JP6069703B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

電源電圧又は基準電圧の電圧供給線にソース端子が接続されるトランジスタと、トランジスタのチャネルが形成される半導体領域と電圧供給線との間に接続される基板バイアス可変抵抗素子とを有する半導体装置が知られている（例えば、特許文献１参照）。基板バイアス決定部は、半導体領域の電位がソース電位に対してもつ大小関係を、基板バイアス可変抵抗素子の可変抵抗値により決定している。

また、制御信号に基づいて作動し、作動時には半導体基板から電荷を汲み出すことにより基板バイアスを深くし、非作動時には出力が高インピーダンスとなる基板電位発生回路を有する半導体集積回路装置が知られている（例えば、特許文献２参照）。スイッチ回路は、制御信号に基づいて作動し、基板電位発生回路の非作動時には導通状態となって半導体基板の電位を電源電位とし、基板電位発生回路の作動時には非導通状態となる。

また、入力端子に入力アナログ電流が印加されるカレントミラー回路と、このカレントミラー回路の複数の出力端子にそれぞれ接続された複数の基準電流源とを備えるＡ／Ｄ変換器が知られている（例えば、特許文献３参照）。

特開２０１０−８０８０７号公報 特開平９−３２６６８８号公報 特開平３−２１６０２３号公報

特許文献１は、基板バイアス発生のための別電源を内部又は外部に持たずに、低コストで基板バイアスを印加するための技術を開示している。

ここで、トランジスタの動作等の原因により、基板バイアス、電源電圧又は基準電圧が変動することがある。その場合、トランジスタのリーク電流が増大してしまい、消費電力が増大してしまうことがある。

本発明の目的は、トランジスタ回路の電源端子及び／又はバックゲート端子の電圧の変動に起因するリーク電流の増大を防止することができる半導体装置を提供することである。

半導体装置は、電源端子及びバックゲート端子を有するトランジスタ回路と、第１の電圧端子と前記電源端子との間に接続される可変抵抗と、前記第１の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記可変抵抗を制御する制御回路とを有する。

可変抵抗を制御することにより、トランジスタ回路の電源端子及び／又はバックゲート端子の電圧の変動に起因するリーク電流の増大を防止し、消費電力を低減することができる。

図１は、半導体装置のトランジスタの構成例を示す断面図である。 図２（Ａ）及び（Ｂ）は、電界効果トランジスタのソース端子とバックゲート端子との差電圧に対する閾値電圧の特性を示すグラフである。 図３は、本発明の第１の実施形態による半導体装置の構成例を示す図である。 図４は、図３の半導体装置の動作例を示すタイミングチャートである。 図５は、図３の半導体装置の動作例を示すタイミングチャートである。 図６は、電源電圧端子の電圧が変動する例を説明するための図である。 図７（Ａ）〜（Ｃ）は、バックゲート端子の電圧が変動する例を説明するための図である。 図８は、本発明の第２の実施形態による半導体装置の構成例を示す図である。 図９は、本発明の第３の実施形態による半導体装置の構成例を示す図である。 図１０は、本発明の第４の実施形態による半導体装置の構成例を示す図である。 図１１は、電源オン時の電圧変化を示す図である。 図１２は、電源オン時の他の電圧変化を示す図である。 図１３は、バックゲート端子の電圧の変動例を示す図である。 図１４は、バックゲート端子の電圧の他の変動例を示す図である。 図１５は、本発明の第５の実施形態による半導体装置の構成例を示す図である。 図１６は、本発明の第６の実施形態による半導体装置の構成例を示す図である。

（第１の実施形態）
図１は、半導体装置のトランジスタの構成例を示す断面図である。半導体装置は、ｐチャネル電界効果トランジスタ１２１及びｎチャネル電界効果トランジスタ１２２を有する。ｎウェル１０２は、ｐ型基板１０１の表面に設けられる。ｐウェル１１２は、ｎウェル１０２内に設けられる。

ｐチャネル電界効果トランジスタ１２１は、ｎ⁺型領域１０３、ｐ型領域のソース１０４、ゲート１０５及びｐ型領域のドレイン１０６を有する。ｎ⁺型領域１０３、ソース１０４及びドレイン１０６は、ｎウェル１０２内に設けられる。ゲート１０５は、ソース１０４及びドレイン１０６の間のチャネル領域の上に、ゲート絶縁膜を介して設けられる。電源電圧端子ＶＤＤは、例えば１．０Ｖの電源電圧が供給される電源端子であり、ソース１０４に接続される。バックゲート端子ＶＮＷは、例えば１．３Ｖのバックゲート電圧が供給され、ｎ⁺型領域１０３を介して、ｎウェル（バックゲート）１０２に接続される。

ｎチャネル電界効果トランジスタ１２２は、ｐ⁺型領域１１３、ｎ型領域のソース１１４、ゲート１１５及びｎ型領域のドレイン１１６を有する。ｐ⁺型領域１１３、ソース１１４及びドレイン１１６は、ｐウェル１１２内に設けられる。ゲート１１５は、ソース１１４及びドレイン１１６の間のチャネル領域の上に、ゲート絶縁膜を介して設けられる。基準電圧端子ＶＳＳは、例えば０Ｖの基準電圧が供給される電源端子であり、ソース１１４に接続される。バックゲート端子ＶＰＷは、例えば−０．３Ｖのバックゲート電圧が供給され、ｐ⁺型領域１１３を介して、ｐウェル（バックゲート）１１２に接続される。

次に、バックゲート端子ＶＮＷ及びＶＰＷの電圧が変動する原因を説明する。ｐ型半導体とｎ型半導体との接合面は、容量とみなすことができる。この容量は、接合容量と呼ばれ、その容量値は、接合面積に比例する。また、ｐ型領域１０４，１０６とゲート１０５との間にも容量成分が存在し、ｎ型領域１１４，１１６とゲート１１５との間にも容量成分が存在する。トランジスタ１２１及び／又は１２２がオンとオフとの間で状態遷移する時や回路の電源供給を遮断する動作であるパワーゲーティングの状態変化時に、これらの容量に対して電荷のチャージ又はディスチャージが行われ、これが原因でバックゲート端子ＶＮＷ及びＶＰＷの電圧が変動する。

図２（Ａ）は、ｎチャネル電界効果トランジスタ１２２の差電圧Ｖｂｓに対する閾値電圧Ｖｔｈの特性を示すグラフである。差電圧Ｖｂｓは、バックゲート端子ＶＰＷの電圧（例えば−０．３Ｖ）から基準電圧端子ＶＳＳの電圧（例えば０Ｖ）を減算した電圧である。差電圧Ｖｂｓが低いほど閾値電圧Ｖｔｈが高くなり、差電圧Ｖｂｓが高いほど閾値電圧Ｖｔｈが低くなる。トランジスタ１２２のオフ状態では、差電圧Ｖｂｓを低い電圧（例えば−０．３Ｖ）に設定することにより、閾値電圧Ｖｔｈを高くし、リーク電流を小さくすることができる。しかし、上記の原因により、バックゲート端子ＶＰＷの電圧が変動し、差電圧Ｖｂｓが高くなると、閾値電圧Ｖｔｈが低くなり、リーク電流が増大し、消費電力が増大してしまう。後に、図９を参照しながら、ｎチャネル電界効果トランジスタ１２２のリーク電流の増大を防止するための半導体装置を説明する。

図２（Ｂ）は、ｐチャネル電界効果トランジスタ１２１の差電圧Ｖｂｓに対する閾値電圧Ｖｔｈの特性を示すグラフである。差電圧Ｖｂｓは、バックゲート端子ＶＮＷの電圧（例えば１．３Ｖ）から電源電圧端子ＶＤＤの電圧（例えば１．０Ｖ）を減算した電圧である。差電圧Ｖｂｓが低いほど閾値電圧Ｖｔｈが高くなり、差電圧Ｖｂｓが高いほど閾値電圧Ｖｔｈが低くなる。トランジスタ１２１のオフ状態では、差電圧Ｖｂｓを高い電圧（例えば０．３Ｖ）に設定することにより、閾値電圧Ｖｔｈを低くし、リーク電流を小さくすることができる。しかし、上記の原因により、バックゲート端子ＶＮＷの電圧が変動し、差電圧Ｖｂｓが低くなると、閾値電圧Ｖｔｈが高くなり、リーク電流が増大し、消費電力が増大してしまう。後に、図３を参照しながら、ｐチャネル電界効果トランジスタ１２１のリーク電流の増大を防止するための半導体装置を説明する。

図３は、本発明の第１の実施形態による半導体装置の構成例を示す図である。コア回路３０１は、図１のｐチャネル電界効果トランジスタ１２１及びｎチャネル電界効果トランジスタ１２２を有するトランジスタ回路であり、電源電圧端子ＶＤＤ及びバックゲート端子ＶＮＷを有する。抵抗制御回路３０４は、ＶＤＤ電源回路３０５、差電圧検出回路３０６、否定論理積（ＮＡＮＤ）回路３０７、差電圧Ａ／Ｄ変換器３０８、Ｎ個のセレクタ３０９及び可変抵抗３１０を有する。ＶＮＷ電源回路３０２は、例えば１．３Ｖのバックゲート電圧を生成し、そのバックゲート電圧をコア回路３０１のバックゲート端子ＶＮＷに供給する。ＶＤＤ電源回路３０５は、例えば１．０Ｖの電源電圧を生成し、その電源電圧を第１の電源電圧端子ＶＤＤ１に出力する。可変抵抗３１０は、Ｎ個のｐチャネル電界効果トランジスタ３１１の並列接続回路を有する。Ｎ個のｐチャネル電界効果トランジスタ３１１は、ソースが第１の電源電圧端子ＶＤＤ１に接続され、ゲートがＮ個のセレクタ３０９の出力端子に接続され、ドレインがコア回路３０１の電源電圧端子ＶＤＤに接続される。

パワーゲーティングコントロールロジック（ＰＧＣＬ）回路３０３は、トランジスタ回路の電源電圧端子への電源電圧の供給を制御するためのパワーゲーティング信号ＰＧ１を出力する。通常モードでは、パワーゲーティング信号ＰＧ１がローレベルになり、Ｎ個のトランジスタ３１１をオンにし、コア回路３０１の電源電圧端子ＶＤＤに電源電圧を供給し、コア回路３０１を動作可能状態にすることができる。これに対し、待機モードでは、パワーゲーティング信号ＰＧ１がハイレベルになり、Ｎ個のトランジスタ３１１をオフにし、コア回路３０１の電源電圧端子ＶＤＤへの電源電圧の供給を停止し、コア回路３０１を待機状態にし、消費電力を低減することができる。ＶＮＷ電源回路３０２は、バックゲート電圧の生成を開始し、バックゲート電圧が所定電圧（例えば１．３Ｖ）に到達するまではローレベルのバックゲート電圧起動検出信号ＰＯＮを出力し、バックゲート電圧が所定電圧（例えば１．３Ｖ）に到達するとハイレベルのバックゲート電圧起動検出信号ＰＯＮを出力する。

差電圧検出回路３０６は、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値（例えば０．２５Ｖ）より低い場合にはローレベルの差電圧信号ＤＦを出力し、その差電圧が閾値より高い場合にはハイレベルの差電圧信号ＤＦを出力する。すなわち、差電圧検出回路３０６は、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧の絶対値が閾値より低い場合にはローレベルの差電圧信号ＤＦを出力し、その差電圧の絶対値が閾値より高い場合にはハイレベルの差電圧信号ＤＦを出力する。ＮＡＮＤ回路３０７は、バックゲート電圧起動検出信号ＰＯＮと差電圧信号ＤＦとの否定論理積信号ＡＤＣＮＴを出力する。

差電圧Ａ／Ｄ変換器３０８は、信号ＡＤＣＮＴがハイレベルである場合に動作し、信号ＡＤＣＮＴがローレベルである場合に動作しない。差電圧Ａ／Ｄ変換器３０８は、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧に応じてＮビットのデジタル制御信号ＣＴＬを出力する。具体的には、差電圧Ａ／Ｄ変換器３０８は、その差電圧が低いほど（差電圧の絶対値が小さいほど）、Ｎビットのデジタル制御信号ＣＴＬのうちのハイレベルのビット信号の数を多くする。すなわち、その差電圧が低い場合には、Ｎ本のデジタル制御信号ＣＴＬのうちのハイレベルのビット信号の数を多くし、その差電圧が高い場合には、Ｎ本のデジタル制御信号ＣＴＬのうちのハイレベルのビット信号の数を少なくする。

Ｎ個のセレクタ３０９は、信号ＡＤＣＮＴがハイレベルの場合にはＮ本の制御信号ＣＴＬをＮ個のｐチャネル電界効果トランジスタ３１１のゲートに出力し、信号ＡＤＣＮＴがローレベルの場合にはパワーゲーティング信号ＰＧ１をＮ個のｐチャネル電界効果トランジスタ３１１のゲートに出力する。ｐチャネル電界効果トランジスタ３１１は、ゲートがローレベルの場合にはオンし、ゲートがハイレベルの場合にはオフする。

図４は、図３の半導体装置の動作例を示すタイミングチャートである。時刻ｔ１の前では、バックゲート端子ＶＮＷの電圧が起動中であり、未だ所定電圧（例えば１．３Ｖ）に達しておらず、バックゲート電圧起動検出信号ＰＯＮがローレベルである。第１の電源電圧端子ＶＤＤ１の電圧とバックゲート端子ＶＮＷの電圧とは、１．０Ｖで同じである。差電圧検出回路３０６は、バックゲート端子ＶＮＷの電圧（１．０Ｖ）から第１の電源電圧端子ＶＤＤ１の電圧（１．０Ｖ）を減算した差電圧（０Ｖ）が閾値（例えば０．２５Ｖ）より低いので、ローレベルの差電圧信号ＤＦを出力する。その結果、信号ＡＤＣＮＴは、ハイレベルになり、Ｎ個のセレクタ３０９は、Ｎ本の制御信号ＣＴＬを選択してＮ個のｐチャネル電界効果トランジスタ３１１のゲートに出力する。差電圧Ａ／Ｄ変換器３０８は、バックゲート端子ＶＮＷの電圧（１．０Ｖ）から第１の電源電圧端子ＶＤＤ１の電圧（１．０Ｖ）を減算した差電圧（０Ｖ）に応じたＮビットの制御信号ＣＴＬを出力する。その差電圧が０Ｖであるので、ｐチャネル電界効果トランジスタ３１１のオン数が少なくなり、可変抵抗３１０の抵抗値Ｒが大きくなる。

可変抵抗３１１の抵抗値が大きい場合、電源電圧端子ＶＤＤの電圧は、第１の電源電圧端子ＶＤＤ１（１．０Ｖ）の電圧に対して大きく低下する。その結果、バックゲート端子ＶＮＷの電圧から電源電圧端子ＶＤＤの電圧を減算した差電圧Ｖｂｓが０Ｖより高くなる。その差電圧Ｖｂｓが高くなると、図２（Ｂ）に示すように、閾値電圧Ｖｔｈが低くなり、ｐチャネル電界効果トランジスタ１２１のリーク電流及び消費電力を低減することができる。

次に、時刻ｔ１以降では、バックゲート端子ＶＮＷの電圧が徐々に上昇し、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧も徐々に上昇する。その結果、ｐチャネル電界効果トランジスタ３１１のオン数が徐々に増加し、可変抵抗３１０の抵抗値Ｒが徐々に小さくなる。これにより、電源電圧端子ＶＤＤの電圧は徐々に上昇し、バックゲート端子ＶＮＷの電圧から電源電圧端子ＶＤＤの電圧を減算した差電圧Ｖｂｓはほぼ一定値になり、ｐチャネル電界効果トランジスタ１２１のリーク電流及び消費電力を低減することができる。

その後、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧（１．０Ｖ）を減算した差電圧が閾値（例えば０．２５Ｖ）以上になると、差電圧信号ＤＦがハイレベルになる。

次に、時刻ｔ２では、バックゲート端子ＶＮＷの電圧が所定電圧（例えば１．３Ｖ）に達し、バックゲート電圧起動検出信号ＰＯＮがハイレベルになり、信号ＡＤＣＮＴがローレベルになる。すると、セレクタ３０９は、パワーゲーティング信号ＰＧ１をＮ個のｐチャネル電界効果トランジスタ３１１のゲートに出力する。通常モードでは、パワーゲーティング信号ＰＧ１がローレベルであり、Ｎ個のｐチャネル電界効果トランジスタ３１１がすべてオンし、第１の電源電圧端子ＶＤＤ１の電圧が電源電圧端子ＶＤＤに供給される。この場合、バックゲート端子ＶＮＷの電圧から電源電圧端子ＶＤＤの電圧を減算した差電圧Ｖｂｓは、十分に高いので、リーク電流及び消費電力を小さくすることができる。これに対し、待機モードでは、パワーゲーティング信号ＰＧ１がハイレベルであり、Ｎ個のｐチャネル電界効果トランジスタ３１１がすべてオフし、電源電圧端子ＶＤＤに電源電圧が供給されず、消費電力を低減することができる。以上のように、時刻ｔ２〜ｔ３では、ｐチャネル電界効果トランジスタ３１１は、パワーゲーティング信号ＰＧ１によりオン／オフが制御される。

次に、時刻ｔ３〜ｔ４の詳細を図５に示す。時刻ｔ３において、コア回路３０１の動作等の原因によりバックゲート端子ＶＮＷの電圧が低下する場合を説明する。差電圧検出回路３０６は、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値（例えば０．２５Ｖ）より低くなるので、ローレベルの差電圧信号ＤＦを出力する。その結果、信号ＡＤＣＮＴは、ハイレベルになり、Ｎ個のセレクタ３０９は、Ｎ本の制御信号ＣＴＬを選択してＮ個のｐチャネル電界効果トランジスタ３１１のゲートに出力する。差電圧Ａ／Ｄ変換器３０８は、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧に応じたＮビットの制御信号ＣＴＬを出力し、可変抵抗３１０の抵抗値Ｒを制御する。その差電圧が低いほど、可変抵抗３１０の抵抗値Ｒが大きくなり、電源電圧端子ＶＤＤの電圧が相対的に低くなり、その差電圧が高いほど、可変抵抗３１０の抵抗値Ｒが小さくなり、電源電圧端子ＶＤＤの電圧が相対的に高くなる。これにより、電源電圧端子ＶＤＤの電圧は徐々に低下し、その後に徐々に上昇し、バックゲート端子ＶＮＷの電圧から電源電圧端子ＶＤＤの電圧を減算した差電圧Ｖｂｓはほぼ一定値に維持される。

仮に、可変抵抗３１０がない場合には、時刻ｔ３において、バックゲート端子ＶＮＷの電圧が低下すると、差電圧Ｖｂｓも低下してしまい、図２（Ｂ）に示すように、閾値電圧Ｖｔｈが上昇し、リーク電流及び消費電力が増大してしまう。本実施形態によれば、可変抵抗３１０を設けることにより、バックゲート端子ＶＮＷの電圧が低下しても、差電圧Ｖｂｓの低下を防止し、リーク電流及び消費電力の増大を防止することができる。

次に、図４の時刻ｔ４では、バックゲート端子ＶＮＷの電圧が上昇し、１．３Ｖに戻る。バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値（例えば０．２５Ｖ）以上になると、差電圧信号ＤＦがハイレベルになる。その結果、信号ＡＤＣＮＴがローレベルになる。すると、セレクタ３０９は、時刻ｔ２と同様に、パワーゲーティング信号ＰＧ１をＮ個のｐチャネル電界効果トランジスタ３１１のゲートに出力する。パワーゲーティング信号ＰＧ１がローレベルの場合には、Ｎ個のｐチャネル電界効果トランジスタ３１１がすべてオンし、第１の電源電圧端子ＶＤＤ１の電圧が電源電圧端子ＶＤＤに供給される。これに対し、パワーゲーティング信号ＰＧ１がハイレベルの場合には、Ｎ個のｐチャネル電界効果トランジスタ３１１がすべてオフし、電源電圧端子ＶＤＤに電源電圧が供給されず、消費電力を低減することができる。以上のように、時刻ｔ４以降では、ｐチャネル電界効果トランジスタ３１１は、パワーゲーティング信号ＰＧ１によりオン／オフが制御される。

また、時刻ｔ４以降において、その差電圧が閾値を超えた電圧からＶｂｓの最大の差電圧の範囲で変動した場合に、差電圧検出回路３０６が無い構成では、可変抵抗３１０は随時変化することになるため、コア回路３０１に与えられる電源電圧ＶＤＤが変動し、コア回路３０１が誤動作する可能性がある。そこで、差電圧検出回路３０６を設けることで、差電圧検出回路３０６で設定されている閾値を超えた電圧からＶｂｓの最大の差電圧の範囲で変動した状態で、コア回路３０１が回路動作する場合には、可変抵抗３１０内のｐチャネル電界効果トランジスタは全てオンし続けることになる。換言すると、可変抵抗３１０の抵抗値を最小抵抗値で維持し続けることになるので、コア回路３０１の誤動作を防止することができる。

図６は、電源電圧端子ＶＤＤの電圧が変動する例を説明するための図である。第１〜第ｎのコア回路３０１−１〜３０１−ｎは、それぞれ、図３のコア回路３０１と同様に、図１のｐチャネル電界効果トランジスタ１２１及びｎチャネル電界効果トランジスタ１２２を有する。第１〜第ｎのコア回路３０１−１〜３０１−ｎの電源電圧端子ＶＤＤには、配線抵抗Ｒ１を介して、ＶＤＤ電源回路３０５（図３）が接続される。ＶＤＤ電源回路３０５は、有限の応答特性及び出力インピーダンスを持った電源回路である。ＶＤＤ電源回路３０５の配線は、抵抗Ｒ１のみで表現しているが、抵抗成分及びインダクタ成分を含む場合もある。コア回路３０１−１〜３０１−ｎが動作状態から停止状態に移行すると、コア回路３０１−１〜３０１−ｎの電源電圧端子ＶＤＤの電圧は高くなる。その後、所定の電圧に戻るまでに時間がかかる。また、同様の理由で、図３のＶＮＷ電源回路３０２が生成するバックゲート端子ＶＮＷの電圧も変動する。電源電圧端子ＶＤＤの電圧が変動すると、第１の電源電圧端子ＶＤＤ１の電圧も変動する。第１の電源電圧端子ＶＤＤ１が上昇したり、バックゲート端子ＶＮＷの電圧が下降したとしても、上記の図５のように、可変抵抗３１０を制御することにより、差電圧Ｖｂｓの低下を防止し、リーク電流及び消費電力の増大を防止することができる。

図７（Ａ）〜（Ｃ）は、バックゲート端子ＶＮＷの電圧が変動する例を説明するための図である。図７（Ａ）では、図６と同様に、コア回路３０１−１〜３０１−ｎの電源電圧端子ＶＤＤは、配線抵抗Ｒ１を介して、ＶＤＤ電源回路３０５に接続される。また、コア回路３０１−１〜３０１−ｎのバックゲート端子ＶＮＷは、配線抵抗Ｒ１を介して、ＶＮＷ電源回路３０２（図３）に接続される。電圧ｓｉｇ１〜ｓｉｇｎは、コア回路３０１−１〜３０１−ｎに供給される電圧であり、例えば、電源電圧端子ＶＤＤの電圧又はバックゲート端子ＶＮＷの電圧である。電圧ｓｉｇ１〜ｓｉｇｎが変化すると、コア回路３０１−１〜３０１−ｎ内のトランジスタが持つ容量を介して、バックゲート端子ＶＮＷの電圧が変動する。図７（Ｂ）に示すように、１個のコア回路３０１−１の動作開始により、１個の電圧ｓｉｇ１のみが変動した場合には、バックゲート端子ＶＮＷの電圧の変動量（低下量）は比較的小さい。これに対し、図７（Ｃ）に示すように、ｎ個のコア回路３０１−１〜３０１−ｎの動作開始により、ｎ個の電圧ｓｉｇ１〜ｓｉｇｎが同時に変動した場合には、バックゲート端子ＶＮＷの電圧の変動量（低下量）は比較的大きく、所定電圧（１．３Ｖ）に戻るまでも時間がかかる。このような場合にも、上記のように、可変抵抗３１０を制御することにより、差電圧Ｖｂｓの低下を防止し、リーク電流及び消費電力の増大を防止することができる。

（第２の実施形態）
図８は、本発明の第２の実施形態による半導体装置の構成例を示す図である。本実施形態（図８）は、第１の実施形態（図３）に対して、ＮＡＮＤ回路３０７を削除したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。ＰＧＣＬ回路３０３は、制御信号ＰＧ２、バックゲート電圧起動検出信号ＰＯＮ及び差電圧信号ＤＦを入力し、パワーゲーティング信号ＰＧ１及び信号ＡＤＣＮＴを出力する。本実施形態の動作は、第１の実施形態と同様である。

コア回路３０１は、自己の動作状態に応じて制御信号ＰＧ２を生成し、制御信号ＰＧ２をＰＧＣＬ回路３０３に出力することができる。コア回路３０１が信号処理を行っている場合、電源電圧端子ＶＤＤの電圧を変動させると、信号処理に支障をきたす動作状態の場合がある。そのような動作状態の場合には、コア回路３０１は、動作中断不可状態（抵抗制御無効）を示す制御信号ＰＧ２を出力し、ＰＧＣＬ回路３０３はローレベルのパワーゲーティング信号ＰＧ１及びローレベルの信号ＡＤＣＮＴを出力する。これにより、可変抵抗３１０の抵抗値の変更は行われず、コア回路３０１は信号処理を続行する。

また、コア回路３０１が、信号処理を行っているが、即座に中断可能な動作状態の場合がある。そのような動作状態の場合には、コア回路３０１は、動作中断可能状態を示す制御信号ＰＧ２を出力し、ＰＧＣＬ回路３０３は、第１の実施形態と同様に、バックゲート電圧起動検出信号ＰＯＮ及び差電圧ＤＦに応じて信号ＡＤＣＮＴを出力する。信号ＡＤＣＮＴがハイレベルである場合には、コア回路３０１は、一旦、信号処理を中断し、可変抵抗３１０の抵抗値が制御される。これにより、差電圧Ｖｂｓの低下を防止し、リーク電流及び消費電力の増大を防止することができる。

また、コア回路３０１が信号処理を行っていない動作状態の場合がある。そのような動作状態の場合には、コア回路３０１は、非動作状態を示す制御信号ＰＧ２を出力し、ＰＧＣＬ回路３０３は、第１の実施形態と同様に、バックゲート電圧起動検出信号ＰＯＮ及び差電圧ＤＦに応じて信号ＡＤＣＮＴを出力する。信号ＡＤＣＮＴがハイレベルである場合には、可変抵抗３１０の抵抗値が制御される。これにより、差電圧Ｖｂｓの低下を防止し、リーク電流及び消費電力の増大を防止することができる。

（第３の実施形態）
図９は、本発明の第３の実施形態による半導体装置の構成例を示す図である。第１及び第２の実施形態では、コア回路３０１内のｐチャネル電界効果トランジスタ１２１のリーク電流を低減する例を説明した。本実施形態では、コア回路３０１内のｎチャネル電界効果トランジスタ１２２のリーク電流を低減する例を説明する。以下、本実施形態が第１及び第２の実施形態と異なる点を説明する。コア回路３０１は、図１のｎチャネル電界効果トランジスタ１２２及びｐチャネル電界効果トランジスタ１２１を有する。基準電圧端子ＶＳＳは、ｎチャネル電界効果トランジスタ１２２のソース１１４に接続される。バックゲート端子ＶＰＷは、ｎチャネル電界効果トランジスタ１２２のバックゲート１１２に接続される。ＶＰＷ電源回路９０１は、バックゲート端子ＶＰＷにバックゲート電圧（例えば−０．３Ｖ）を供給する。可変抵抗３１０は、Ｎ個のｎチャネル電界効果トランジスタ３１１の並列接続回路を有する。Ｎ個のｎチャネル電界効果トランジスタ３１１は、ドレインが基準電圧端子ＶＳＳに接続され、ソースが第１のグランド電圧端子ＧＮＤに接続される。

ＰＧＣＬ回路３０３は、パワーゲーティング信号ＰＧ１を出力する。通常モードでは、パワーゲーティング信号ＰＧ１がハイレベルになり、Ｎ個のトランジスタ３１１をオンにし、コア回路３０１の基準電圧端子ＶＳＳに基準電圧を供給し、コア回路３０１を動作可能状態にすることができる。これに対し、待機モードでは、パワーゲーティング信号ＰＧ１がローレベルになり、Ｎ個のトランジスタ３１１をオフにし、コア回路３０１の基準電圧端子ＶＳＳへの基準電圧の供給を停止し、コア回路３０１を待機状態にし、消費電力を低減することができる。ＶＰＷ電源回路９０１は、バックゲート電圧の生成を開始し、バックゲート電圧が所定電圧（例えば−０．３Ｖ）に到達するまではローレベルのバックゲート電圧起動検出信号ＰＯＮを出力し、バックゲート電圧が所定電圧（例えば−０．３Ｖ）に到達するとハイレベルのバックゲート電圧起動検出信号ＰＯＮを出力する。

差電圧検出回路３０６は、バックゲート端子ＶＰＷの電圧（例えば−０．３Ｖ）から第１のグランド電圧端子ＧＮＤの電圧（例えば０Ｖ）を減算した差電圧が閾値（例えば−０．２５Ｖ）より高い場合にはローレベルの差電圧信号ＤＦを出力し、その差電圧が閾値より低い場合にはハイレベルの差電圧信号ＤＦを出力する。すなわち、差電圧検出回路３０６は、バックゲート端子ＶＰＷの電圧から第１のグランド電圧端子ＧＮＤの電圧を減算した差電圧の絶対値が閾値より低い場合にはローレベルの差電圧信号ＤＦを出力し、その差電圧の絶対値が閾値より高い場合にはハイレベルの差電圧信号ＤＦを出力する。ＮＡＮＤ回路３０７は、バックゲート電圧起動検出信号ＰＯＮと差電圧信号ＤＦとの否定論理積信号ＡＤＣＮＴを出力する。

差電圧Ａ／Ｄ変換器３０８は、信号ＡＤＣＮＴがハイレベルである場合に動作し、信号ＡＤＣＮＴがローレベルである場合に動作しない。差電圧Ａ／Ｄ変換器３０８は、バックゲート端子ＶＰＷの電圧から第１のグランド電圧端子ＧＮＤの電圧を減算した差電圧に応じてＮビットのデジタル制御信号ＣＴＬを出力する。具体的には、差電圧Ａ／Ｄ変換器３０８は、その差電圧が高いほど（差電圧の絶対値が小さいほど）、Ｎビットのデジタル制御信号ＣＴＬのうちのローレベルのビット信号の数を多くする。すなわち、その差電圧が高い場合には、Ｎ本のデジタル制御信号ＣＴＬのうちのローレベルのビット信号の数を多くし、その差電圧が低い場合には、Ｎ本のデジタル制御信号ＣＴＬのうちのローレベルのビット信号の数を少なくする。

Ｎ個のセレクタ３０９は、信号ＡＤＣＮＴがハイレベルの場合にはＮ本の制御信号ＣＴＬをＮ個のｎチャネル電界効果トランジスタ３１１のゲートに出力し、信号ＡＤＣＮＴがローレベルの場合にはパワーゲーティング信号ＰＧ１をＮ個のｎチャネル電界効果トランジスタ３１１のゲートに出力する。ｎチャネル電界効果トランジスタ３１１は、ゲートがローレベルの場合にはオフし、ゲートがハイレベルの場合にはオンする。

バックゲート端子ＶＰＷの電圧から第１のグランド電圧端子ＧＮＤの電圧を減算した差電圧が高くなると、可変抵抗３１０の抵抗値を大きくし、基準電圧端子ＶＳＳの電圧を上昇させる。これにより、バックゲート端子ＶＰＷの電圧から基準電圧端子ＶＳＳの電圧を減算した差電圧Ｖｂｓの上昇を防止し、図２（Ａ）に示すように、閾値電圧Ｖｔｈの低下を防止し、ｎチャネル電界効果トランジスタ１２２のリーク電流及び消費電力を低減することができる。

（第４の実施形態）
図１０は、本発明の第４の実施形態による半導体装置の構成例を示す図である。以下、本実施形態が第１〜第３の実施形態と異なる点を説明する。半導体装置は、第１〜第３のコア回路３０１−１〜３０１−３、第１〜第３の抵抗制御回路３０４−１〜３０４−３、ＰＧＣＬ回路３０３、ＶＮＷ電源回路３０２及びＶＰＷ電源回路９０１を有する。コア回路３０１−１〜３０１−３は、それぞれ、図１のｐチャネル電界効果トランジスタ１２１及びｎチャネル電界効果トランジスタ１２２を有する。第１〜第３の抵抗制御回路３０４−１〜３０４−３は、それぞれ、図３の抵抗制御回路３０４及び図９の抵抗制御回路３０４を有する。ＰＧＣＬ回路３０３は、図３、図８及び図９のＰＧＣＬ回路３０３に対応する。ＶＮＷ電源回路３０２は、図３のＶＮＷ電源回路３０２に対応する。ＶＰＷ電源回路９０１は、図９のＶＰＷ電源回路９０１に対応する。

ＶＮＷ電源回路３０２は、第１〜第３のコア回路３０１−１〜３０１−３、第１〜第３の抵抗制御回路３０４−１〜３０４−３、ＰＧＣＬ回路３０３にバックゲート端子ＶＮＷの電圧を供給する。ＶＰＷ電源回路９０１は、第１〜第３のコア回路３０１−１〜３０１−３、第１〜第３の抵抗制御回路３０４−１〜３０４−３、ＰＧＣＬ回路３０３にバックゲート端子ＶＰＷの電圧を供給する。第１〜第３の抵抗制御回路３０４−１〜３０４−３は、それぞれ、可変抵抗３１０を制御し、第１〜第３のコア回路３０１−１〜３０１−３に電源電圧端子ＶＤＤ及び基準電圧端子ＶＳＳの電圧を供給する。

図１１は、電源オン時の電圧変化を示す図である。時刻ｔ１において、半導体装置の電源がオンになると、第１の電源電圧端子ＶＤＤ１の電圧及びバックゲート端子ＶＮＷの電圧は０Ｖから上昇する。時刻ｔ２以降では、第１の電源電圧端子ＶＤＤ１の電圧は、ほぼ１．０Ｖを維持する。時刻ｔ３以降では、バックゲート端子ＶＮＷの電圧は、ほぼ１．３Ｖを維持する。期間Ｔ１では、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より低いので、可変抵抗３１０を制御し、電源電圧端子ＶＤＤの電圧を低下させることにより、リーク電流及び消費電力の増大を防止することができる。期間Ｔ２では、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より高いので、トランジスタ３１１をすべてオンにし、電源電圧端子ＶＤＤに電源電圧を供給する。

図１２は、電源オン時の他の電圧変化を示す図である。時刻ｔ１において、半導体装置の電源がオンになると、バックゲート端子ＶＮＷの電圧は０Ｖから上昇する。時刻ｔ２以降では、バックゲート端子ＶＮＷの電圧は、ほぼ１．３Ｖを維持する。次に、時刻ｔ３では、ＶＤＤ電源回路３０５は、パワーゲーティングにより、第１の電源電圧端子ＶＤＤ１の電圧を０Ｖから上昇させることができる。時刻ｔ４以降では、第１の電源電圧端子ＶＤＤ１の電圧は、ほぼ１．０Ｖを維持する。期間Ｔ１では、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が常に閾値より高いので、トランジスタ３１１をすべてオンにし、電源電圧端子ＶＤＤに電源電圧を供給する。

つまり、時刻ｔ２以降では、バックゲート端子ＶＮＷの電圧がほぼ１．３Ｖを維持しているため、可変抵抗３１０の制御をしなくてもリーク電流及び消費電力の増大を防止することができる。

図１３は、バックゲート端子ＶＮＷの電圧の変動例を示す図である。時刻ｔ１以前では、バックゲート端子ＶＮＷの電圧は、ほぼ１．３Ｖである。時刻ｔ１では、パワーゲーティング信号ＰＧ１がハイレベルからローレベルに変化し、電源電圧端子ＶＤＤの電圧が０Ｖから上昇する。すると、その影響で、バックゲート端子ＶＮＷの電圧が低下してしまう。そのため、期間Ｔ１では、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より低くなる場合があるので、可変抵抗３１０を制御し、電源電圧端子ＶＤＤの電圧を低下させることにより、リーク電流及び消費電力の増大を防止することができる。時刻ｔ２以降では、電源電圧端子ＶＤＤの電圧は、ほぼ１．０Ｖを維持する。期間Ｔ２では、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より高いので、トランジスタ３１１をすべてオンにし、電源電圧端子ＶＤＤに電源電圧を供給する。

図１４は、バックゲート端子ＶＮＷの電圧の他の変動例を示す図である。電源電圧端子ＶＤＤ−１は、第１のコア回路３０１−１の電源電圧端子ＶＤＤを示す。電源電圧端子ＶＤＤ−２は、第２のコア回路３０１−２の電源電圧端子ＶＤＤを示す。時刻ｔ１以前では、バックゲート端子ＶＮＷの電圧はほぼ１．３Ｖであり、電源電圧端子ＶＤＤ−１は０Ｖであり、電源電圧端子ＶＤＤ−２はほぼ１．０Ｖである。時刻ｔ１では、パワーゲーティング信号ＰＧ１がハイレベルからローレベルに変化し、電源電圧端子ＶＤＤ−１の電圧が０Ｖから上昇する。すると、その影響で、バックゲート端子ＶＮＷの電圧が低下してしまう。期間Ｔ１では、第１の抵抗制御回路３０４−１及び第２の抵抗制御回路３０４−２は、それぞれのバックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より低くなる場合があるので、可変抵抗３１０を制御し、第１のコア回路３０１−１の電源電圧端子ＶＤＤ−１及び第２のコア回路３０１−２の電源電圧端子ＶＤＤ−２の電圧を低下させることにより、リーク電流及び消費電力の増大を防止することができる。時刻ｔ２以降では、第１のコア回路３０１−１の電源電圧端子ＶＤＤ−１の電圧は、ほぼ１．０Ｖを維持する。期間Ｔ２では、第１の抵抗制御回路３０４−１及び第２の抵抗制御回路３０４−２は、それぞれバックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より高いので、トランジスタ３１１をすべてオンにし、第１のコア回路３０１−１の電源電圧端子ＶＤＤ−１及び第２のコア回路３０１−２の電源電圧端子ＶＤＤ−２に電源電圧を供給する。

以上のように、複数のコア回路を有する半導体装置では、あるコア回路のパワーゲーティング動作を行った時の他のコア回路の電圧変動に対しても、第１の電圧端子ＶＤＤ１の電圧とバックゲート端子ＶＮＷの電圧との差電圧が閾値より低い場合には、電源端子ＶＤＤの電圧とバックゲート端子ＶＮＷの電圧との差電圧Ｖｂｓの絶対値が閾値より高くなるように可変抵抗３１０を制御する。これにより、図２（Ｂ）に示すように、閾値電圧Ｖｔｈを低く維持し、ｐチャネル電界効果トランジスタ１２１のリーク電流及び消費電力の増加を防止することができる。

（第５の実施形態）
図１５は、本発明の第５の実施形態による半導体装置の構成例を示す図である。以下、本実施形態が第４の実施形態と異なる点を説明する。半導体装置は、１．８Ｖ及び１．５Ｖの２種類の電源電圧で動作する。第１のコア回路３０１−１は、１．８Ｖの電源電圧で動作する。第２のコア回路３０１−２及び第３のコア回路３０１−３は、１．５Ｖの電源電圧で動作する。第１の抵抗制御回路３０４−１は、抵抗制御し、１．８Ｖの電源電圧を第１のコア回路３０１−１の電源電圧端子ＶＤＤに供給する。第２の抵抗制御回路３０４−２は、抵抗制御し、１．５Ｖの電源電圧を第２のコア回路３０１−２の電源電圧端子ＶＤＤに供給する。第３の抵抗制御回路３０４−３は、抵抗制御し、１．５Ｖの電源電圧を第３のコア回路３０１−３の電源電圧端子ＶＤＤに供給する。ＶＮＷ電源回路３０２−１は、１．８Ｖ＋０．３Ｖのバックゲート電圧を第１のコア回路３０１−１のバックゲート端子ＶＮＷ及び第１の抵抗制御回路３０４−１に供給する。ＶＰＷ電源回路９０１−１は、−０．３Ｖのバックゲート電圧を第１のコア回路３０１−１のバックゲート端子ＶＰＷ及び第１の抵抗制御回路３０４−１に供給する。ＶＮＷ電源回路３０２−２は、１．５Ｖ＋０．３Ｖのバックゲート電圧を、第２のコア回路３０１−２のバックゲート端子ＶＮＷ、第３のコア回路３０１−３のバックゲート端子ＶＮＷ、第２の抵抗制御回路３０４−２及び第３の抵抗制御回路３０４−３に供給する。ＶＰＷ電源回路９０１−２は、−０．３Ｖのバックゲート電圧を、第２のコア回路３０１−２のバックゲート端子ＶＰＷ、第３のコア回路３０１−３のバックゲート端子ＶＰＷ、第２の抵抗制御回路３０４−２及び第３の抵抗制御回路３０４−３に供給する。

第４の実施形態でも説明したように、例えば、第１のコア回路３０１−１及び第２のコア回路３０１−２が動作中に、第３のコア回路３０１−３のパワーゲーティング動作が開始された時に、図１４で示すような電圧の変動とほぼ同様の電圧の変動が発生する場合がある。その場合、第４の実施形態と同様に、第３のコア回路３０１−３の電源電圧端子に接続されている第３の抵抗制御回路３０４−３は、期間Ｔ１では、第３の抵抗制御回路３０４−３は、バックゲート端子ＶＮＷの電圧から第３のコア回路の電源電圧端子の電圧を減算した差電圧が閾値より低くなる場合があるので、可変抵抗３１０を制御し、電源電圧端子の電圧を低下させることにより、リーク電流及び消費電力の増大を防止することができる。時刻ｔ２以降では、電源電圧端子の電圧は、ほぼ１．５Ｖを維持する。期間Ｔ２では、第３の抵抗制御回路３０４−３は、バックゲート端子ＶＮＷの電圧から第１の電源電圧端子ＶＤＤ１の電圧を減算した差電圧が閾値より高いので、トランジスタ３１１をすべてオンにし、電源電圧端子ＶＤＤ−２に電源電圧を供給する。

（第６の実施形態）
図１６は、本発明の第６の実施形態による半導体装置の構成例を示す図である。以下、本実施形態が第５の実施形態と異なる点を説明する。半導体装置は、１．８Ｖ及び１．５Ｖの２種類の電源電圧で動作する。第１のコア回路３０１−１は、１．８Ｖの電源電圧で動作する。第２のコア回路３０１−２及び第３のコア回路３０１−３は、１．５Ｖの電源電圧で動作する。第１の抵抗制御回路３０４−１は、抵抗制御し、１．８Ｖの電源電圧を第１のコア回路３０１−１の電源電圧端子ＶＤＤに供給する。第２の抵抗制御回路３０４−２は、抵抗制御し、１．５Ｖの電源電圧を第２のコア回路３０１−２及び第３のコア回路３０１−３の電源電圧端子ＶＤＤに供給する。ＶＮＷ電源回路３０２−１は、１．８Ｖ＋０．３Ｖのバックゲート電圧を第１のコア回路３０１−１のバックゲート端子ＶＮＷ及び第１の抵抗制御回路３０４−１に供給する。ＶＰＷ電源回路９０１−１は、−０．３Ｖのバックゲート電圧を第１のコア回路３０１−１のバックゲート端子ＶＰＷ及び第１の抵抗制御回路３０４−１に供給する。ＶＮＷ電源回路３０２−２は、１．５Ｖ＋０．３Ｖのバックゲート電圧を、第２のコア回路３０１−２のバックゲート端子ＶＮＷ、第３のコア回路３０１−３のバックゲート端子ＶＮＷ及び第２の抵抗制御回路３０４−２に供給する。ＶＰＷ電源回路９０１−２は、−０．３Ｖのバックゲート電圧を、第２のコア回路３０１−２のバックゲート端子ＶＰＷ、第３のコア回路３０１−３のバックゲート端子ＶＰＷ及び第２の抵抗制御回路３０４−２に供給する。
第５の実施形態でも説明したような動作が可能であり、詳細な説明は省略する。

以上のように、図３の半導体装置は、第１の電圧端子ＶＤＤ１の電圧とバックゲート端子ＶＮＷの電圧との差電圧が閾値より低い場合には、電源端子ＶＤＤの電圧とバックゲート端子ＶＮＷの電圧との差電圧Ｖｂｓの絶対値が閾値より高くなるように可変抵抗３１０を制御する。これにより、図２（Ｂ）に示すように、閾値電圧Ｖｔｈを低く維持し、ｐチャネル電界効果トランジスタ１２１のリーク電流及び消費電力の増加を防止することができる。

また、図９の半導体装置は、第１の電圧端子ＧＮＤ（ＶＳＳ）の電圧とバックゲート端子ＶＰＷの電圧との差電圧の絶対値が閾値より低い場合には、電源端子ＧＮＤ（ＶＳＳ）の電圧とバックゲート端子ＶＰＷの電圧との差電圧Ｖｂｓが閾値より高くなるように可変抵抗３１０を制御する。これにより、図２（Ａ）に示すように、閾値電圧Ｖｔｈを高く維持し、ｎチャネル電界効果トランジスタ１２２のリーク電流及び消費電力の増加を防止することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
電源端子及びバックゲート端子を有するトランジスタ回路と、
第１の電圧端子と前記電源端子との間に接続される可変抵抗と、
前記第１の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記可変抵抗を制御する制御回路と
を有することを特徴とする半導体装置。
（付記２）
前記可変抵抗は、複数の電界効果トランジスタの並列接続回路を有し、
前記制御回路は、前記複数の電界効果トランジスタの導通する数を制御することにより、前記可変抵抗の抵抗値を制御することを特徴とする付記１記載の半導体装置。
（付記３）
前記制御回路は、前記差電圧の絶対値が前記閾値より低い場合には、前記複数の電界効果トランジスタの導通する数を制御し、前記差電圧の絶対値が前記閾値より高い場合には、外部から入力される第１制御信号に基づいて前記複数の電界効果トランジスタの導通／非導通を制御することを特徴とする付記２記載の半導体装置。
（付記４）
前記制御回路は、前記トランジスタ回路の動作が中断可能かどうかを示す第２制御信号に応じて前記可変抵抗を制御することを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記トランジスタ回路は、ｐチャネル電界効果トランジスタを有し、
前記電源端子は、高電位側の電源電圧端子であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
前記バックゲート端子は、前記ｐチャネル電界効果トランジスタが形成されるｎウェルに接続され、
前記電源電圧端子は、前記ｐチャネル電界効果トランジスタのソースに接続されることを特徴とする付記５記載の半導体装置。
（付記７）
前記トランジスタ回路は、ｎチャネル電界効果トランジスタを有し、
前記電源端子は、基準電圧端子であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記８）
前記バックゲート端子は、前記ｎチャネル電界効果トランジスタが形成されるｐウェルに接続され、
前記基準電圧端子は、前記ｎチャネル電界効果トランジスタのソースに接続されることを特徴とする付記７記載の半導体装置。
（付記９）
電源端子及びバックゲート端子を有するトランジスタ回路と、
複数の電界効果トランジスタを有し、第１の電圧端子と前記電源端子との間に接続される可変抵抗と、
前記第１の電圧端子に印加される第１の電圧と前記バックゲート端子に印加される第２の電圧との差電圧を検出する差電圧検出回路と、
前記差電圧を変換したデジタル信号に基づいて、前記可変抵抗を制御する制御回路と、
を有し、
前記制御回路は、前記第２の電圧が基準電圧に到達し、前記差電圧が第１閾値以上の時に、前記可変抵抗の前記複数の電界効果トランジスタをすべてオン状態とすることを特徴とする半導体装置。
（付記１０）
前記制御回路は、前記差電圧が前記第１閾値より低い第２閾値以上の電圧値の時に、前記可変抵抗の前記複数の電界効果トランジスタをすべてオン状態とすることを特徴とする付記９記載の半導体装置。
（付記１１）
電源端子及びバックゲート端子を有する複数のトランジスタ回路と、
それぞれの第１の電圧端子と前記電源端子との間に接続され、複数の電界効果トランジスタを有する複数の可変抵抗と、
前記それぞれの第１の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記複数の可変抵抗をそれぞれ制御する複数の制御回路と
を有し、
前記バックゲート端子の電圧が基準電圧となる前に、前記トランジスタ回路が動作を開始する場合、前記トランジスタ回路に接続される前記可変抵抗を制御する前記制御回路に基づいて、前記可変抵抗を制御し、
前記バックゲート端子の電圧が基準電圧以上の時に、前記トランジスタ回路が動作を開始する場合、前記トランジスタ回路に接続される前記可変抵抗の前記複数の電界効果トランジスタをすべてオン状態とすることを特徴とする半導体装置。
（付記１２）
電源端子及びバックゲート端子を有する複数のトランジスタ回路と、
それぞれの第１の電圧端子と前記電源端子との間に接続される複数の可変抵抗と、
前記それぞれの第１の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記複数の可変抵抗をそれぞれ制御する複数の制御回路と
を有し、
前記バックゲート端子の電圧が基準電圧かどうかを検出し、該検出結果に応じて、前記複数の制御回路の制御を有効とするかどうかを決定することを特徴とする半導体装置。

３０１ コア回路（トランジスタ回路）
３０２ ＶＮＷ電源回路
３０３ パワーゲーティングコントロールロジック（ＰＧＣＬ）回路
３０４ 抵抗制御回路
３０５ ＶＤＤ電源回路
３０６ 差電圧検出回路
３０７ 否定論理積回路
３０８ 差電圧Ａ／Ｄ変換器
３０９ セレクタ
３１０ 可変抵抗
３１１ 電界効果トランジスタ

Claims (8)

1. 電源端子及びバックゲート端子を有するトランジスタ回路と、
   第１の電圧端子と前記電源端子との間に接続される可変抵抗と、
   前記第１の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記可変抵抗を制御する制御回路と
   を有することを特徴とする半導体装置。
2. 前記可変抵抗は、複数の電界効果トランジスタの並列接続回路を有し、
   前記制御回路は、前記複数の電界効果トランジスタの導通する数を制御することにより、前記可変抵抗の抵抗値を制御することを特徴とする請求項１記載の半導体装置。
3. 前記制御回路は、前記差電圧の絶対値が前記閾値より低い場合には、前記複数の電界効果トランジスタの導通する数を制御し、前記差電圧の絶対値が前記閾値より高い場合には、外部から入力される第１制御信号に基づいて前記複数の電界効果トランジスタの導通／非導通を制御することを特徴とする請求項２記載の半導体装置。
4. 前記制御回路は、前記トランジスタ回路の動作が中断可能かどうかを示す第２制御信号に応じて前記可変抵抗を制御することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記トランジスタ回路は、ｐチャネル電界効果トランジスタを有し、
   前記電源端子は、高電位側の電源電圧端子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記バックゲート端子は、前記ｐチャネル電界効果トランジスタが形成されるｎウェルに接続され、
   前記電源電圧端子は、前記ｐチャネル電界効果トランジスタのソースに接続されることを特徴とする請求項５記載の半導体装置。
7. 前記トランジスタ回路は、ｎチャネル電界効果トランジスタを有し、
   前記電源端子は、基準電圧端子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
8. 前記バックゲート端子は、前記ｎチャネル電界効果トランジスタが形成されるｐウェルに接続され、
   前記基準電圧端子は、前記ｎチャネル電界効果トランジスタのソースに接続されることを特徴とする請求項７記載の半導体装置。

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