JPH10135336A - 半導体集積回路装置、半導体集積回路装置が発するノイズの低減方法、半導体集積回路装置の内部電源システム - Google Patents

半導体集積回路装置、半導体集積回路装置が発するノイズの低減方法、半導体集積回路装置の内部電源システム

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JPH10135336A
JPH10135336A JP28399096A JP28399096A JPH10135336A JP H10135336 A JPH10135336 A JP H10135336A JP 28399096 A JP28399096 A JP 28399096A JP 28399096 A JP28399096 A JP 28399096A JP H10135336 A JPH10135336 A JP H10135336A
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power supply
capacitor
supply line
integrated circuit
semiconductor integrated
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Kazuhito Fujii
和仁 藤井
Nobutaka Kitagawa
信孝 北川
Hiroshi Mitani
浩 三谷
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Toshiba Corp
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Toshiba Corp
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract

(57)【要約】 【課題】 複数のマクロセルを集積し構成される半導体
集積回路装置において、外部に発する高周波ノイズのレ
ベルを低減する。 【解決手段】 半導体チップ１の外部から電位VCC が供
給されるメイン電源線VCCMと、マクロセル１〜マクロセ
ル８を構成する回路に接続されるローカル電源線VCCL
と、一方の電極をローカル電源線VCCLに接続し、他方の
電極を電位VSS が供給される電源線VSS に接続したコン
デンサＣ（C1〜C8）とを具備する。そして、コンデンサ
Ｃの容量を、マクロセルが電流を消費する周期の一回当
たりに消費する電荷量を蓄積可能な範囲とし、メイン電
源線VCCMの電源パッド4-1 と、ローカル電源線VCCLのコ
ンデンサとの接続点との間に含まれる抵抗成分Ｒ（R1〜
R8）の抵抗値を、この抵抗値とコンデンサＣの容量との
時定数が、コンデンサが放電した電荷量を、上記周期の
一回当たりの期間中に充電回復可能な範囲とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体チップ
に、複数の機能回路ブロックを集積して構成する半導体
集積回路装置、特にマイクロコントローラユニット（Ｍ
ＣＵ）に係り、このＭＣＵが周囲に発する電磁妨害（Ｅ
ＭＩ）ノイズの抑制に関する。
【０００２】
【従来の技術】近時、電子機器が、様々な分野に普及し
つつあり、多くの電子機器が、互いに近接されて使われ
るようになってきている。半導体集積回路装置であるマ
イクロコントローラユニット（ＭＣＵ）は、これらの電
子機器の制御に使用されている。
【０００３】ところで、ＭＣＵが、高周波ノイズを高い
レベルで発生させた場合、ラジオ受信機等に、電磁妨害
（ＥＭＩ）ノイズを与える。特にＭＣＵの動作速度は、
高速化の一途を辿っており、ＥＭＩノイズは増大する傾
向にある。
【０００４】ＥＭＩノイズの種類としては、サーキット
ボード（プリント基板）に配線された電源線を伝導する
もの、この電源線をアンテナとして空間に放射されるも
の、ＭＣＵの表面から空間に放射されるもの、などがあ
る。
【０００５】プリント基板に配線された電源線、つまり
導体を伝導するノイズはＥＭＩフィルタを使用すること
によって、また、空間を伝導するノイズは、シールド線
を使用することによってそれぞれ軽減され、周辺の電子
機器に影響を与えないように配慮されている。このよう
なＥＭＩノイズ対策は、現在、プリント基板で行われて
いる。
【０００６】
【発明が解決しようとする課題】ノイズは、一般的に、
半導体集積回路装置が消費する消費電流の変動により発
生し、上記のように導体、または空間を伝導して、他の
電子機器に影響を与える。例えば半導体集積回路装置が
消費する電源電流の変動は、プリント基板に配線された
電源線に伝わり、高周波ノイズとなって、他の電子機器
に影響を与える。同様に、装置の表面、あるいはプリン
ト基板に配線された電源線がアンテナとなって空間に放
射された高周波ノイズも、他の電子機器に影響を与え
る。これら導体、または空間を伝導する高周波ノイズが
互いにセットになると、予測不可能な影響が、他の電子
機器に発生する可能性がある。
【０００７】この発明は、上記の事情に鑑み為されたも
ので、その第１の目的は、複数の機能回路ブロックを集
積し構成される半導体集積回路装置において、外部に発
する高周波ノイズのレベルを低減可能な半導体集積回路
装置を提供することにある。
【０００８】また、第２の目的は、複数の機能回路ブロ
ックを集積し構成される半導体集積回路装置が外部に発
する高周波ノイズのレベルを低減可能なノイズの低減方
法を提供することにある。
【０００９】また、第３の目的は、複数の機能回路ブロ
ックを集積し構成される半導体集積回路装置が外部に発
する高周波ノイズのレベルを低減可能な内部電源システ
ムを提供することにある。
【００１０】
【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１に係る半導体集積回路装置は、半導
体チップに、複数の機能回路ブロックを集積して構成す
る半導体集積回路装置であって、前記半導体チップの外
部から第１の電源電位が供給されるメイン電源線と、前
記機能回路ブロックを構成する回路に接続されるローカ
ル電源線と、一方の電極を前記ローカル電源線に接続
し、他方の電極を前記第１の電源電位とは異なる第２の
電源電位が供給される他の電源線に接続したコンデンサ
とを具備する。そして、前記コンデンサの容量を、前記
機能回路ブロックが電流を消費する変動周期の一回当た
りに消費する電荷量を蓄積可能な範囲に設定し、前記メ
イン電源線の前記第１の電源電位の供給点と、前記ロー
カル電源線の前記コンデンサとの接続点との間に含まれ
る抵抗成分の抵抗値を、この抵抗値と前記コンデンサの
容量との時定数が、前記コンデンサが放電した電荷量
を、前記変動周期の一回当たりの期間中に充電回復可能
な範囲に設定することを特徴とする。
【００１１】上記請求項１に係る半導体集積回路装置に
よれば、コンデンサの容量を、機能回路ブロックが電流
を消費する変動周期の一回当たりに消費する電荷量を蓄
積可能な範囲に設定し、抵抗成分の抵抗値を、この抵抗
値とコンデンサの容量との時定数が、コンデンサが放電
した電荷量を、上記の変動周期の一回当たりの期間中に
充電回復可能な範囲に設定したことで、機能回路ブロッ
クが消費する電荷のほとんどを、コンデンサの放電電荷
によって、実質的に得られるようになる。このため、機
能回路ブロックが消費する電荷の主要な供給源は、メイ
ン電源線から、上記コンデンサとなる。これにより、メ
イン電源線から直接に電荷を得ていた従来に比べ、メイ
ン電源線に発生する電流の変動は小さくなる。このよう
に、メイン電源線に発生する電流の変動が小さくなるこ
とで、このメイン電源線から、メイン電源線の第１の電
源電位の供給点、例えば外部電源パッドを介して、例え
ばプリント基板に配線された電源線に伝わっていく高周
波ノイズのレベルを低下できる。
【００１２】さらに、上記のコンデンサは、機能回路ブ
ロックが消費する電荷を蓄積しておくだけでなく、その
接続状態から、バイパスコンデンサの機能をも有する。
これにより、半導体集積回路装置の動作中に、機能回路
ブロックと、外部の負荷との間に発生する電流ループも
小さくなり、半導体集積回路装置の表面から輻射され
る、高周波ノイズのレベルも同時に低減できる。
【００１３】また、請求項２に係る半導体集積回路装置
は、請求項１に係る発明において、前記抵抗成分の抵抗
値は、前記メイン電源線の前記第１の電源電位の供給点
から前記ローカル電源線の前記コンデンサとの接続点ま
での配線抵抗、抵抗値を導電性不純物の濃度によって調
節したシリコンを主成分とする導電性材料からなる抵
抗、抵抗値を前記メイン電源線の配線抵抗よりも高い配
線抵抗を有する前記メイン電源線と同一の材料からなる
抵抗のうち、少なくともいずれか一つの抵抗体を含むこ
とによって設定されていることを特徴とする。
【００１４】上記請求項２に係る半導体集積回路装置に
よれば、上記抵抗成分の抵抗値を設定するときの、具体
的な構成例が得られる。また、請求項３に係る半導体集
積回路装置は、請求項２に係る発明において、前記抵抗
体の配置数は、前記コンデンサの一つに対して一つ、前
記コンデンサの複数に対して一つ、前記コンデンサの全
てに対して一つのうち、いずれか一つを含むことを特徴
とする。
【００１５】上記請求項３に係る半導体集積回路装置に
よれば、上記抵抗体の配置数の、具体的な配置数が得ら
れる。また、請求項４に係る半導体集積回路装置は、請
求項１乃至請求項３いずれか一つに係る発明において、
前記コンデンサは、ゲートを一方の電極とし、前記ゲー
トの下にゲート絶縁膜を介して存在する半導体領域を他
方の電極としたＭＯＳ型キャパシタ、層間絶縁膜の上に
形成された２層の導電層の間に絶縁物を介在させたコン
デンサのうち、少なくともいずれか一つを含むことを特
徴とする。
【００１６】上記請求項４に係る半導体集積回路装置に
よれば、半導体チップに形成される上記コンデンサの、
集積形成し易い、具体的な構成例が得られる。また、請
求項５に係る半導体集積回路装置は、請求項４に係る発
明において、前記コンデンサが前記ＭＯＳ型キャパシタ
であるとき、前記ＭＯＳ型キャパシタを複数設け、前記
コンデンサの容量が、前記ＭＯＳ型キャパシタの接続数
によって調節されていることを特徴とする。
【００１７】上記請求項５に係る半導体集積回路装置に
よれば、上記コンデンサの容量を、容易に調節可能な、
具体的な構成例が得られる。また、複数のＭＯＳ型キャ
パシタにより、上記コンデンサを構成することで、上記
コンデンサを分割することができる。分割したコンデン
サをそれぞれ、半導体チップの任意な場所に配置すれ
ば、上記コンデンサを付加することによる、半導体チッ
プ面積の増加を抑制できる。
【００１８】また、複数のＭＯＳ型キャパシタの数と、
コンデンサが必要とする容量とを最適に併せることもで
きるので、上記コンデンサを付加することによる、半導
体チップ面積の、無用な増加も抑制できる。
【００１９】また、請求項６に係る半導体集積回路装置
は、請求項５に係る発明において、前記複数のＭＯＳ型
キャパシタは、前記機能回路ブロックの周縁に沿って列
状に配置、前記機能回路ブロックに隣接した領域に行列
状に配置のうち、少なくともいずれかを含むことを特徴
とする。
【００２０】上記請求項６に係る半導体集積回路装置に
よれば、上記複数のＭＯＳ型コンデンサを、半導体チッ
プに配置するときの、具体的な構成例が得られる。ま
た、上記第２の目的を達成するために、請求項７に係る
半導体集積回路装置が外部に発するノイズの低減方法
は、半導体チップに、複数の機能回路ブロックを集積し
て構成する半導体集積回路装置が発するノイズの低減方
法であって、前記半導体チップの外部から第１の電源電
位が供給されるメイン電源線を配線し、前記機能回路ブ
ロックを構成する回路に接続されるローカル電源線を配
線し、前記ローカル電源線と、前記第１の電源電位とは
異なる第２の電源電位が供給される他の電源線とを、前
記機能回路ブロックが電流を消費する変動周期の一回当
たりに消費する電荷量を、蓄積可能な容量を持つコンデ
ンサによって電気的に結合し、前記メイン電源線の前記
第１の電源電位の供給点と、前記ローカル電源線の前記
コンデンサとの接続点との間に含まれる抵抗成分の抵抗
値と前記コンデンサの容量との時定数を、前記コンデン
サが放電した電荷量を、前記変動周期の一回当たりの期
間中に充電回復可能な範囲とし、前記機能回路ブロック
が前記変動周期の一回当たりに消費する電荷を、前記コ
ンデンサの放電電荷から得ることを特徴とする。
【００２１】上記請求項７に係るノイズの低減方法によ
れば、機能回路ブロックが電流を消費する変動周期の一
回当たりに消費する電荷を、コンデンサの放電電荷から
得ることで、機能回路ブロックが消費する電荷の主要な
供給源を、メイン電源線から、上記コンデンサとするこ
とができる。これにより、メイン電源線から直接に電荷
を得ていた従来に比べ、メイン電源線に発生する電流の
変動を小さくできる。このように、メイン電源線に発生
する電流の変動を小さくすることで、このメイン電源線
から、メイン電源線の第１の電源電位の供給点、例えば
外部電源パッドを介して、例えばプリント基板に配線さ
れた電源線に伝わっていく高周波ノイズのレベルを低減
する。
【００２２】さらに、上記のコンデンサは、機能回路ブ
ロックが消費する電荷を蓄積しておくだけでなく、その
接続状態から、バイパスコンデンサとなり、半導体集積
回路装置の動作中に、機能回路ブロックと、外部の負荷
との間に発生する電流ループを小さくする。これによ
り、半導体集積回路装置の表面から輻射される、高周波
ノイズのレベルも同時に低減する。
【００２３】また、上記第３の目的を達成するために、
請求項８に係る半導体集積回路装置の内部電源システム
は、半導体チップに、複数の機能回路ブロックを集積し
て構成する半導体集積回路装置の内部電源システムであ
って、前記半導体チップの外部から第１の電源電位が供
給されるメイン電源線と、前記機能回路ブロックを構成
する回路に接続されるローカル電源線と、前記ローカル
電源線と、前記第１の電源電位とは異なる第２の電源電
位が供給される他の電源線とを電気的に結合し、前記機
能回路ブロックが電流を消費する変動周期の一回当たり
に消費する電荷量を蓄積可能な容量を持つコンデンサと
を有し、前記メイン電源線の前記第１の電源電位の供給
点と、前記ローカル電源線の前記コンデンサとの接続点
との間に含まれる抵抗成分の抵抗値と前記コンデンサの
容量との時定数を、前記コンデンサが放電した電荷量
を、前記変動周期の一回当たりの期間中に充電回復可能
な範囲とし、前記機能回路ブロックが電流を消費する変
動周期の一回当たりに消費する電荷を、前記コンデンサ
に充電し、充電された前記コンデンサからの放電電荷に
より、前記変動周期の一回当たりに消費する電荷を得
て、次回の前記変動周期が始まるまでに、前記コンデン
サの蓄積電荷量を、放電前の蓄積電荷量に充電回復させ
ることを特徴とする。
【００２４】上記請求項８に係る内部電源システムによ
れば、機能回路ブロックが電流を消費する変動周期の一
回当たりに消費する電荷を、コンデンサに充電し、充電
されたコンデンサからの放電電荷により、上記変動周期
の一回当たりに消費する電荷を得ることで、機能回路ブ
ロックが消費する電荷の主要な供給源を、メイン電源線
から、上記コンデンサとする。これにより、メイン電源
線から直接に電荷を得ていた従来に比べ、メイン電源線
に発生する電流の変動を小さくできる。メイン電源線に
発生する電流の変動を小さくすることで、このメイン電
源線から、メイン電源線の第１の電源電位の供給点、例
えば外部電源パッドを介して、例えばプリント基板に配
線された電源線に伝わっていく高周波ノイズのレベルを
低下できる。
【００２５】さらに、上記のコンデンサは、機能回路ブ
ロックに電荷を供給するだけでなく、その接続状態か
ら、バイパスコンデンサの機能をも有する。これによ
り、半導体集積回路装置の動作中に、機能回路ブロック
と、外部の負荷との間に発生する電流ループも小さくな
り、半導体集積回路装置の表面から輻射される、高周波
ノイズのレベルも同時に低減できる。
【００２６】さらに、次回の上記変動周期が始まるまで
に、コンデンサの蓄積電荷量を、放電前の蓄積電荷量に
充電回復させることで、半導体集積回路装置が動作して
いる間、機能回路ブロックが消費する電荷を、常に上記
コンデンサから供給できるようにする。
【００２７】また、請求項９に係る半導体集積回路装置
の内部電源システムは、請求項８に係る発明において、
前記抵抗成分の抵抗値は、前記メイン電源線の前記第１
の電源電位の供給点から前記ローカル電源線の前記コン
デンサとの接続点までの配線抵抗、抵抗値を導電性不純
物の濃度によって調節したシリコンを主成分とする導電
性材料からなる抵抗、抵抗値を前記メイン電源線の配線
抵抗よりも高い配線抵抗を有する前記メイン電源線と同
一の材料からなる抵抗のうち、少なくともいずれか一つ
の抵抗体を含むことによって設定されていることを特徴
とする。
【００２８】上記請求項９に係る半導体集積回路装置の
内部電源システムによれば、上記抵抗成分の抵抗値を設
定するための、具体的な構成例が得られる。また、請求
項１０に係る内部電源システムは、請求項８および請求
項９いずれかに係る発明において、前記抵抗体の配置数
は、前記コンデンサの一つに対して一つ、前記コンデン
サの複数に対して一つ、前記コンデンサの全てに対して
一つのうち、いずれか一つを含むことを特徴とする。
【００２９】上記請求項１０に係る内部電源システムに
よれば、上記抵抗体の配置数の、具体的な配置数が得ら
れる。また、請求項１１に係る内部電源システムは、請
求項８乃至請求項１０いずれか一つに係る発明におい
て、前記コンデンサは、ゲートを一方の電極とし、前記
ゲートの下にゲート絶縁膜を介して存在する半導体領域
を他方の電極としたＭＯＳ型キャパシタ、層間絶縁膜の
上に形成された２層の導電層の間に絶縁物を介在させた
コンデンサのうち、少なくともいずれか一つを含むこと
を特徴とする。
【００３０】上記請求項１１に係る内部電源システムに
よれば、半導体チップに形成される上記コンデンサの、
集積形成し易い、具体的な構成例が得られる。また、請
求項１２に係る内部電源システムは、請求項８乃至請求
項１１いずれか一つに係る発明において、前記機能回路
ブロックに接続される電源系統が、前記半導体集積回路
装置の外部入出力用回路に接続される電源系統から独立
していることを特徴とする。
【００３１】上記請求項１２に係る内部電源システムに
よれば、機能回路ブロックに接続される電源系統を、半
導体集積回路装置の外部入出力用回路に接続される電源
系統から独立させたことで、外部入出力用回路が消費す
る電流の影響を、上記内部電源システムが有するメイン
電源線に現れ難くすることができる。
【００３２】
【発明の実施の形態】図１は、この発明の第１の実施の
形態に係るＭＣＵを概略的に示すブロック図である。図
１には、プリント基板に配置されて、周辺の電気機器を
制御するマイクロコントローラユニット（ＭＣＵ）の一
構成例が示されている。
【００３３】まず、第１の実施の形態に係る、複数のマ
クロセルを集積して構成されるＭＣＵの概要を説明す
る。図１に示すように、半導体集積回路チップ１には、
機能回路ブロックである、マクロセル１〜マクロセル８
が形成されている。図１に示すマクロセル１、２はそれ
ぞれＲＯＭブロック、マクロセル３、４はそれぞれＲＡ
Ｍブロック、マクロセル５はＣＰＵブロック、マクロセ
ル７はクロックジェネレータ（ＣＬＫ．ＧＥＮ）ブロッ
ク、マクロセル６、８はそれぞれ周辺回路ブロックであ
る。
【００３４】ＲＯＭブロックおよびＲＡＭブロックはそ
れぞれ、データを記憶するメモリ機能を有し、ＣＰＵブ
ロックは、チップ１内に形成された他のマクロセルを制
御して、複数のマクロセルが集積された装置を、一つの
集積回路（ＩＣ）として動作させるための制御機能を有
する。また、クロックジェネレータブロックは、例えば
集積回路の制御に必要なクロックを発生するクロック発
生機能を有し、周辺回路ブロックはユーザーが要求する
ＩＣの仕様を満たすための機能を有する。
【００３５】図１に示すＭＣＵを構成するときに使われ
るマクロセルとしては、図１に示すマクロセル１〜マク
ロセル８の他、データバスラインを制御する機能を有す
るバス制御回路、およびデータ信号など各種の信号をカ
ウントするカウンタ回路などが用いられる場合がある。
【００３６】半導体チップ１の周縁の部分には、入出力
パッド群２に接続された入出力回路群を含む入出力回路
ブロックＩ／Ｏ１〜Ｉ／Ｏ８が形成されている。入出力
回路ブロックＩ／Ｏ１〜Ｉ／Ｏ８とマクロセル１〜マク
ロセル８との間には、インターフェース回路ブロックＩ
／Ｆ１〜Ｉ／Ｆ８が形成されている。インターフェース
回路ブロックＩ／Ｆ１〜Ｉ／Ｆ８は、入出力回路ブロッ
クＩ／Ｏ１〜Ｉ／Ｏ８に入力された信号をマクロセルに
伝達する、およびマクロセルから出力された信号を入出
力回路Ｉ／Ｏ１〜Ｉ／Ｏ８に伝達するインターフェース
回路を含んでいる。
【００３７】次に、第１の実施の形態に係るＭＣＵが有
する内部電源システムを説明する。図１に示すＭＣＵ
は、大きく分けて２つの互いに独立した内部電源システ
ムを有している。一つは、入出力回路ブロックＩ／Ｏ１
〜Ｉ／Ｏ８に使用されるＩ／Ｏ用電源系である。他の一
つは、インターフェース回路ブロックＩ／Ｆ１〜Ｉ／Ｆ
８およびマクロセル１〜マクロセル８に使用される内部
機能回路用電源系である。
【００３８】まず、Ｉ／Ｏ用電源系は、高電位電源線Ｖ
ＣＣＱ（例えば５Ｖ）と、低電位電源線ＶＳＳＱ（例え
ば接地電位、以下、接地線という）とを含んでいる。電
源線ＶＣＣＱ、接地線ＶＳＳＱはそれぞれ、入出力回路
ブロックＩ／Ｏ１〜Ｉ／Ｏ８が配置された、チップ１の
周縁部分に沿って配線される。電源線ＶＣＣＱは、Ｉ／
Ｏ用外部電源パッド３-1に接続されている。電源パッド
３-1には、チップ１の外部から高電位が印加される。接
地線ＶＳＳＱは、Ｉ／Ｏ用外部電源パッド３-2に接続さ
れている。電源パッド３-2には、チップ１の外部から接
地電位が印加される。電源線ＶＣＣＱ、接地線ＶＳＳＱ
は、入出力回路ブロックＩ／Ｏ１〜Ｉ／Ｏ８を構成する
図示せぬＭＯＳＦＥＴに接続される。また、電源線ＶＣ
ＣＱと接地線ＶＳＳＱとは、バイパスコンデンサ１０を
介して互いに接続されている。バイパスコンデンサ１０
は、入出力回路ブロックＩ／Ｏ１〜Ｉ／Ｏ８毎に一つず
つ設けられている。
【００３９】また、内部機能回路用電源系は、高電位電
源線ＶＣＣ（例えば５Ｖ）と、低電位電源線ＶＳＳ（例
えば接地電位、以下、接地線という）とを含んでいる。
接地線ＶＳＳは、外部電源パッド４-2に接続されてい
る。電源パッド４-2には、チップ１の外部から接地電位
が印加される。この第１の実施の形態に係るＭＣＵで
は、接地線ＶＳＳは、インターフェース回路ブロックＩ
／Ｆ１〜Ｉ／Ｆ８を構成する図示せぬＭＯＳＦＥＴ、お
よびマクロセル１〜マクロセル８を構成する図示せぬＭ
ＯＳＦＥＴにそれぞれに接続される。本明細書では、イ
ンターフェース回路およびマクロセルを、機能回路ブロ
ックと総称する。
【００４０】一方、電源線ＶＣＣは、外部電源パッド４
-1に接続されている。電源パッド４-1には、チップ１の
外部から高電位が印加される。さらに、この発明では、
電源線ＶＣＣは、抵抗体Ｒ（Ｒ１〜Ｒ１２）と、コンデ
ンサＣ（Ｃ１〜Ｃ１２）とを含む回路（以下、ＲＣ回路
という）１１を介して、機能回路ブロックそれぞれの内
部に配線される。
【００４１】ＲＣ回路１１の抵抗体Ｒは、電源線ＶＣＣ
のうち、機能回路ブロックの外に配線される部分（この
部分を、本明細書では、メイン電源線という）に一端を
接続し、機能回路ブロック（この部分を、本明細書で
は、ローカル電源線ＶＣＣＬという）に他端を接続す
る。コンデンサＣは、ローカル電源線ＶＣＣＬを、集積
回路内接地点、即ち、接地線ＶＳＳに接続する。
【００４２】第１の実施の形態に係る装置のＲＣ回路１
１は、機能回路ブロックのうち、一つのマクロセルに対
して一つずつ、また、二つのインターフェース回路ブロ
ックに対して一つ設けられる。
【００４３】なお、ＲＣ回路１１は、複数のマクロセル
に対して一つ、あるいは一つのインターフェース回路ブ
ロックに対して一つずつ設けるようにしても良い。上記
ＲＣ回路１１は、機能回路ブロックが消費する電流によ
って発生する、ローカル電源線ＶＣＣＬの電流変動を小
さくする機能を持つ。そこで、ＲＣ回路１１それぞれに
含まれている抵抗体Ｒ１〜Ｒ１２の抵抗値、およびバイ
パスコンデンサＣ１〜Ｃ１２の容量は、接続されている
機能回路ブロックが消費する消費電流、および消費電流
の変動周期などを考慮して、最適な値に決められる。
【００４４】以下、図１に示すＲＣ回路１１それぞれに
含まれる抵抗体Ｒの、望ましい抵抗値、およびコンデン
サＣの、望ましい容量との決め方の一例を説明する。上
記ＭＣＵは、インターフェース回路、ＣＰＵ、ＲＡＭ、
ＲＯＭ、クロックジェネレータ、周辺回路などの機能回
路ブロックを含む。これらの機能回路ブロックでは、消
費される消費電流、および消費電流の変動周期はそれぞ
れ異なる。
【００４５】図２は、図１に示すＭＣＵのうち主要な部
分のみを示した回路図である。図３（Ａ）はローカル電
源線ＶＣＣＬ７の概略的な電流波形図で、図３（Ｂ）は
メイン／ローカル電源線ノードＶＣＣＭ７の概略的な電
流波形図、図４（Ａ）はローカル電源線ＶＣＣＬ３の概
略的な電流波形図で、図４（Ｂ）はメイン／ローカル電
源線ノードＶＣＣＭ３の概略的な電流波形図である。
【００４６】図２には、発明を理解しやすくするため
に、機能回路ブロックのうち、マクロセル３（ＲＡＭブ
ロック）、マクロセル７（クロックジェネレータブロッ
ク）のみを示し、また、図３および図４には、簡略化さ
れた電流波形を示すことにする。
【００４７】図２に示すマクロセル７の消費電流の最大
値をＩＬ７、電源電流を消費している期間をΔｔ７、消
費電流の変動周期をＴ７とする。このときのローカル電
源線ＶＣＣＬ７の電流波形を、図３（Ａ）に概略的に示
す。
【００４８】なお、マクロセル７が消費する電流の波形
は、実際には図３（Ａ）に示すような方形波にはなら
ず、ジグザグ状に変化する。このジグザグ状の波形は、
一見、ランダムに見えるが、実際には、ある周期毎に同
じような波形を繰り返すことが多い。これは、マクロセ
ル、例えばマクロセル７が、同じ様な動作を、周期的に
繰り返すことによる。この繰り返しの周期を、消費電流
の変動周期Ｔ７としている。また、ジグザグ状の波形に
現れる頂点のうち、最大のものを、消費電流の最大値Ｉ
Ｌ７とする。方形波の高さは、この最大値ＩＬ７に合わ
せられている。そして、上記ジグザグ状の波形は、上記
ジグザグ状の波形の変動周期Ｔ７の一回当たりの面積と
等しい面積を持つ方形波に置き換えられている。置き換
えられた方形波の幅Δｔ７は、電源電流を消費している
期間と仮定される。
【００４９】図２に示すマクロセル７を担当するＲＣ回
路１１-7は、抵抗体Ｒ７（抵抗値をＲ７とする）とコン
デンサＣ７（容量をＣ７とする）とを有する。まず、図
３に示す期間Δｔ７が始まった時点では、コンデンサＣ
７がローカル電源線ＶＣＣＬ７に放電する放電電流ＩＣ
７と、マクロセル７が消費する消費電流ＩＬ７とは互い
に等しい。
【００５０】コンデンサＣ７に充電されていた電荷が消
費されるにしたがって、抵抗体Ｒ７の両端には電圧降下
ΔＶ７が発生し、メイン電源線ＶＣＣＭからメイン／ロ
ーカル電源線ノードＶＣＣＭ７を介して供給される電流
ＩＲ７が増加していく。
【００５１】期間Δｔ７が終了した後、放電電流ＩＬ７
＝０となると、電流ＩＲ７によってコンデンサＣ７が充
電される。なお、電流ＩＬ７は、放電電流ＩＣ７と電流
ＩＲ７との和に等しいので、下記（１）式が成り立つ。
【００５２】 ＩＲ７＝ＩＬ７−ＩＣ７ （１） また、電流ＩＲ７が、期間Δｔ７が終了した後、一定で
ある、と仮定すると、（１）式は、下記（２）式のよう
に変形され、電流ＩＲ７は（２）式で近似できる。
【００５３】 ＩＲ７＝ＩＬ７−（Ｃ７・ΔＶ７／Δｔ７） （２） ここで、電流ＩＲ７は、下記（３）式で表すことができ
る。 ＩＲ７＝ΔＶ７／Ｒ７ （３） （２）式に、（３）式を代入すると、下記の（４）式が
得られる。
【００５４】 ΔＶ７＝ＩＬ７・Ｒ７・Δｔ７／（Δｔ７＋Ｒ７・Ｃ７） （４） また、ＲＣ回路１１-7の時定数ＲＣ（＝Ｒ７・Ｃ７）と
変動周期Ｔ（＝Ｔ７）との関係を考えてみると、時定数
ＲＣが変動周期Ｔに対して小さすぎると、ノイズ低減の
効果が弱まり、反対に大きすぎると、抵抗体に過大な電
圧降下ΔＶ（＝ΔＶ７）を定常的に発生させてしまう。
このような事情を考慮し、ＭＣＵにおいては、時定数Ｒ
ＣはＴ／（２〜５）程度、電圧降下ΔＶは０．２〜０．
５［Ｖ］程度が好ましい範囲である、とする。
【００５５】この考慮と、上記（４）式とを使用して、
図２に示すＲＣ回路１１-7の、具体的な定数計算例を、
以下に示す。上記の考慮より、時定数ＲＣはＴ７／３程
度が最適として８３［ｎｓ］、電圧降下ΔＶ７は０．５
［Ｖ］を最適とする。なお、これら時定数、電圧降下は
それぞれ、集積回路に応じて、適宜、最適な値に変更さ
れるものである。また、電流波形からＴ７は２５０［ｎ
ｓ］、Δｔ７は８［ｎｓ］、最大消費電流ＩＬ７は８９
［ｍＡ］であった。
【００５６】このような条件例においては、抵抗値Ｒ７
の最適値は６４［Ω］、容量Ｃ７の最適値は１３００
［ｐＦ］となる。なお、上記容量Ｃ７は、マクロセル７
が電流を消費する変動周期Ｔ７に、マクロセル７が消費
する電荷量を蓄積できる。また、容量Ｃ７と抵抗値Ｒ７
との時定数は、放電した電荷量を、マクロセル７が電流
を消費する変動周期Ｔ７の期間中に、充電し、回復でき
る範囲となる。
【００５７】このようなＲＣ回路１１-7を有することに
より、最大供給電流ＩＲ７と、最大消費電流ＩＬ７との
比（減衰係数）は１１．４（＝８９［ｍＡ］／７．８１
［ｍＡ］）となる。このときのメイン／ローカル電源線
ノードＶＣＣＭ７の電流波形を、図３（Ｂ）に概略的に
示す。
【００５８】ＲＣ回路１１-7が無い場合、図３（Ａ）に
示す電流波形が、そのまま電源線に伝わるが、ＲＣ回路
１１-7を有することによって、図３（Ｂ）に概略的に示
されているように、メイン／ローカル電源線ノードＶＣ
ＣＭ７の最大供給電流ＩＲ７が１／１１．４となり、ま
た、時定数も８［ｎｓ］から８３［ｎｓ］へと１０倍程
度となる。よって、ローカル電源線ＶＣＣＬ７に大きな
電流変動が発生していても、メイン電源線ＶＣＣＭに発
生する電流変動は軽減され、低ノイズなＭＣＵを得るこ
とができる。
【００５９】また、マクロセル７と同様に、マクロセル
３にＲＣ回路１１-3を設けることによって、図４（Ａ）
に示すような大きな電流変動がローカル電源線ＶＣＣＬ
３に発生しても、メイン／ローカル電源線ノードＶＣＣ
Ｍ３には、図４（Ｂ）に示すように大きな電流変動は発
生しない。なお、抵抗体Ｒ３の最適な抵抗値、およびコ
ンデンサＣ３の最適な容量は、上述の計算により求める
ことができる。
【００６０】図５（Ａ）は、ＲＣ回路が無いＭＣＵの電
源線の電流波形図で、図５（Ｂ）は、ＲＣ回路を持つＭ
ＣＵのメイン電源線の電流波形図である。図２に示す回
路から、ＲＣ回路１１-3、１１-7をそれぞれ除去した場
合、メイン電源線ＶＣＣＭに発生する電流変動は、図５
（Ａ）に示すように、電流ＩＬ３と電流ＩＬ７との和と
なり、非常に大きなものとなる。
【００６１】これに対して、図２に示すようにＲＣ回路
１１-3、１１-7を設けた場合、メイン電源線ＶＣＣＭに
発生する電流変動は、図５（Ｂ）に示すように、電流Ｉ
Ｒ３と電流ＩＲ７との和になり、図５（Ａ）に示すもの
に比べて、小さくすることができる。
【００６２】また、ＲＣ回路１１に含まれるコンデンサ
Ｃは、その接続状態からバイパスコンデンサの機能を有
する。これによれば、ＭＣＵに発生する電流ループを小
さくでき、ＭＣＵの表面から輻射されるノイズを軽減で
きる。
【００６３】以下、ＭＣＵに生ずる電流ループを、マク
ロセル３に含まれたインバータが、マクロセル８に含ま
れたインバータに対し、“Ｌ”レベルから“Ｈ”レベル
となる信号を与えた状態を例に挙げて説明する。
【００６４】図１５は、ＲＣ回路が無い、従来のＭＣＵ
の電流ループを示す図、図６は、この発明の第１の実施
の形態に係るＭＣＵの電流ループを示す図である。ま
ず、ＲＣ回路が無いＭＣＵでは、図１５に示すように、
マクロセル３のインバータが“Ｈ”レベルを出力すると
き、電源パッド４-1から電流を得る。この電流は、マク
ロセル８のインバータのゲートと電源線ＶＳＳとの間に
寄生する寄生容量を充電する。このとき、細線に示すよ
うな、電源パッド４-1から寄生容量を介して電源パッド
４-2に抜ける、電流ループを発生させる。この電流ルー
プは、ＭＣＵの外部にある図示せぬ負荷、マクロセル３
の内部、およびマクロセル８の内部を介した大きなもの
になる。このような電流ループが強く生ずると、ＭＣＵ
の表面から輻射されるノイズが増す。なお、太線に示す
電流ループは、マクロセル８のインバータのゲートと電
源線ＶＣＣとの間に寄生する寄生容量が放電する放電電
流によるループである。
【００６５】これに対し、図６に示すように、第１の実
施の形態に係るＭＣＵでは、マクロセル３のインバータ
に流れる電流は、コンデンサＣ３からの放電電流が大部
分を占め、メイン電源線ＶＣＣＭからの電流は、僅かで
ある。メイン電源線ＶＣＣＭからの電流の大部分は、コ
ンデンサＣ３やコンデンサＣ８を充電する。したがっ
て、第１の実施の形態に係るＭＣＵでは、電流ループが
マクロセルの内部で閉じたものと、ＲＣ回路を充電する
ものとが大部分となり、図１５に示した寄生容量を介し
た電流ループは弱まる。これにより、ＭＣＵの表面から
輻射されるノイズが軽減される。
【００６６】一般に、マクロセルなどの機能回路ブロッ
クを集積して構成されるＭＣＵの消費電流は、各機能回
路ブロックの消費電流の総和となる。しかし、上記第１
の実施の形態に係るＭＣＵによれば、各機能回路ブロッ
ク毎にコンデンサＣを設け、このコンデンサＣにそれぞ
れ各機能回路ブロックが消費する電荷を蓄積しておく。
そして、各機能回路ブロックが消費する電流を、コンデ
ンサＣの放電電流によって得るようにする。このような
構成により、各機能回路ブロックが消費する平均の消費
電流は変わることなく、メイン電源線ＶＣＣＭに現れ
る、急俊な電流の変動を抑えることができる。このよう
に、各機能回路ブロックの平均の消費電流が変わらない
ことで、各機能回路ブロックの性能が劣化することもな
い。そして、メイン電源線ＶＣＣＭに現れる電流波形の
高周波成分が除去されるので、高周波ノイズを低減する
ことができる。同時に、コンデンサＣにより、ＭＣＵに
生ずる電流ループを小さくでき、表面から輻射される高
周波ノイズをも軽減することができる。
【００６７】また、ＲＣ回路１１の時定数は、次回の周
期が始まるまでに、コンデンサの蓄積電荷量を、放電前
の蓄積電荷量に充電回復できる範囲にあることで、ＭＣ
Ｕが動作している間、マクロセルが消費する電荷は、コ
ンデンサＣから、常に供給できる。
【００６８】次に、ＲＣ回路を、集積回路化したとき
の、具体的な一例を説明する。図７は、この発明の第１
の実施の形態に係る半導体集積回路装置の主要な部分の
みを拡大して示した平面図である。
【００６９】図７には、機能回路ブロックのうち、マク
ロセル１（ＲＯＭブロック）と、マクロセル３（ＲＡＭ
ブロック）のみを示す。図７に示すように、マクロセル
１、およびマクロセル３はそれぞれ、周囲を配線チャネ
ルによって囲まれている。配線チャネルは、複数存在し
ているマクロセルどうしを、所望の機能を達成するよう
に互いに結線する配線が形成される領域である。メイン
電源線ＶＣＣＭは、配線チャネルの中、あるいは図示す
るように、配線チャネルに沿って形成される。つまり、
メイン電源線ＶＣＣＭは、マクロセルの外に配線され
る。
【００７０】マクロセル１の内部には、ローカル電源線
ＶＣＣＬ１が配置され、同様にマクロセル３の内部に
は、ローカル電源線ＶＣＣＬ３が配置される。メイン電
源線ＶＣＣＭからは、メイン／ローカル電源線ノードＶ
ＣＣＭ１がマクロセル１の内部に向けて分岐されてい
る。メイン／ローカル電源線ノードＶＣＣＭ１は、マク
ロセル１の内部、あるいは図示するようにマクロセル１
の外側において抵抗体Ｒ１の一端に接続されている。抵
抗体Ｒ１の他端は、マクロセル１の内部、あるいは図示
するようにマクロセル１の外側において、ローカル電源
線ＶＣＣＬ１に接続されている。また、ローカル電源線
ＶＣＣＬ１は、マクロセル１の内部、あるいは図示する
ようにマクロセル１の外側において、コンデンサＣ１に
接続されている。
【００７１】同様に、メイン電源線ＶＣＣＭからは、メ
イン／ローカル電源線ノードＶＣＣＭ３がマクロセル３
の内部に向けて分岐されている。メイン／ローカル電源
線ノードＶＣＣＭ３は、マクロセル３の内部、あるいは
図示するようにマクロセル３の外側において抵抗体Ｒ３
の一端に接続され、その他端は、マクロセル３の内部、
あるいは図示するようにマクロセル３の外側において、
ローカル電源線ＶＣＣＬ３に接続されている。また、ロ
ーカル電源線ＶＣＣＬ３は、マクロセル３の内部、ある
いは図示するようにマクロセル３の外側において、コン
デンサＣ３に接続されている。
【００７２】コンデンサＣ１およびＣ３は、例えば互い
に並列に接続された複数のＭＯＳ型キャパシタにより構
成される。複数のＭＯＳ型キャパシタは、図７に示すよ
うに、マクロセルの内部、あるいはマクロセルと配線チ
ャネルとの間の領域に、行列状に配置（コンデンサＣ
１）、あるいはマクロセルの内部、あるいはマクロセル
と配線チャネルとの間の領域に、環状に配置（コンデン
サＣ３）されて、チップ１に形成される。また、複数の
ＭＯＳ型キャパシタを、チップ１に複数形成しておく
と、例えばＭＯＳ型キャパシタの接続数を増減するだけ
で、コンデンサＣの容量を変更でき、また、余分なＭＯ
Ｓ型キャパシタを削減することもできるので、集積回路
に好適である。
【００７３】図８は、図７中の一点鎖線枠１００によっ
て示された部分を拡大した平面図である。図９は断面図
で、（Ａ）図は、図８中の９Ａ−９Ａ線に沿う断面図、
（Ｂ）図は、図８中の９Ｂ−９Ｂ線に沿う断面図であ
る。
【００７４】図８および図９（Ａ）に示すように、ＲＣ
回路１１に含まれる抵抗体Ｒ３は、フィールド酸化膜１
０１上に形成された、ポリシリコン抵抗１０２である。
ポリシリコン抵抗１０２は層間絶縁膜１０３によって被
覆されている。メイン／ローカル電源線ノードＶＣＣＭ
３は、層間絶縁膜１０３に形成されたコンタクト孔を介
して、ポリシリコン抵抗１０２の一端に接続されてい
る。また、ローカル電源線ＶＣＣＬ３は、層間絶縁膜１
０３に形成されたコンタクト孔を介して、ポリシリコン
抵抗１０２の他端に接続されている。ポリシリコン抵抗
１０２の抵抗値は、その内部に含有される、導電性不純
物の濃度によって調節される。また、ポリシリコン抵抗
１０２と同様な抵抗体の例としては、半導体基板内に形
成した拡散層からなる拡散抵抗がある。拡散抵抗の抵抗
値も、その内部に含有される、導電性不純物の濃度によ
って調節される。このような拡散抵抗を用いて、抵抗体
Ｒ３を構成してもよい。
【００７５】また、図８および図９（Ｂ）に示すよう
に、ＲＣ回路１１に含まれるコンデンサＣ３は、ＭＯＳ
ＦＥＴのＰ型ソース／ドレイン領域１０４それぞれに、
ローカル電源線ＶＣＣＬ３を接続し、ゲート１０５に接
地線ＶＳＳを接続した、ＭＯＳ型キャパシタである。Ｍ
ＯＳ型キャパシタの容量は、ゲート１０３と半導体基板
との対向面積と、ゲート酸化膜１０６の厚み、ゲート酸
化膜１０６の誘電率などにより調節される。また、この
例では、Ｐ型ソース／ドレイン領域１０４間のチャネル
領域に、Ｐ型の不純物を導入し、ゲート酸化膜１０６直
下の半導体領域（チャネル領域）を、Ｎ型からＰ型とし
ている。Ｐ型のチャネル領域は、Ｐ型ソース／ドレイン
領域１０４どうしを互いに接続する。これにより、チャ
ネル領域の電位レベルを、充分にＶＣＣレベルとするこ
とができる。
【００７６】図１０は、この発明の第１の実施の形態の
変形例に係る半導体集積回路装置の平面図である。図１
１は断面図で、（Ａ）図は、図１０中の１１Ａ−１１Ａ
線に沿う断面図、（Ｂ）図は、図１０中の１１Ｂ−１１
Ｂ線に沿う断面図である。
【００７７】この変形例は、ＲＣ回路に含まれる抵抗体
およびコンデンサの他の例を説明するものである。図１
０および図１１（Ａ）に示すように、ＲＣ回路１１に含
まれる抵抗体Ｒ３は、メイン電源線ＶＣＣＭ、ローカル
電源線ＶＣＣＬ３などを構成する低抵抗な金属層、一般
的にはアルミニウム合金である金属層によって構成され
ても良い。この場合には、抵抗体Ｒ３自体が、例えばメ
イン／ローカル電源線ノードＶＣＣＭ３の一部、もしく
は図示するように全体を構成する。また、抵抗体Ｒ３の
抵抗値は、例えば図示するようにメイン／ローカル電源
線ノードＶＣＣＭ３の幅を、メイン電源線ＶＣＣＭおよ
びローカル電源線ＶＣＣＬ３の幅よりも細くし、抵抗体
Ｒ３となる部分の金属層の断面積を調節することで、制
御できる。
【００７８】図１０および図１１（Ｂ）に示すように、
ＲＣ回路１１に含まれるコンデンサＣ３は、フィールド
酸化膜１０１の上に形成された、２層の導電層の間に絶
縁物を介在させた、一般的なコンデンサによって構成さ
れても良い。この場合、２層の導電層は、ＭＯＳＦＥＴ
のゲートを構成する導電性ポリシリコン層と、電源線な
ど、内部配線を構成する金属層とで構成、もしくは図示
するように、２層の導電性ポリシリコン層１０７、１０
８によって構成できる。また、絶縁物は二酸化シリコン
１０９などで構成できる。この場合、コンデンサＣ３の
容量は、２層の導電層の対向面積、絶縁物の種類および
その厚みを調節することで、最適な値に制御できる。
【００７９】上記第１の実施の形態に係るＭＣＵによれ
ば、メイン電源線ＶＣＣＭとマクロセルなどの機能回路
ブロックの内部のローカル電源線ＶＣＣＬとを、ＲＣ回
路１１を介して接続することで、メイン電源線ＶＣＣＭ
の消費電流の変動を抑制でき、高周波ノイズの発生を抑
制することができる。
【００８０】このように、第１の実施の形態に係るＭＣ
Ｕは、高周波ノイズを、その発生源において抑制するこ
とで、メイン電源線ＶＣＣＭに印加される高周波ノイズ
を小さくする。これにより、特に外部電源パッド４-1を
介してチップ１の外部に発せられていくような高周波ノ
イズを低減できる。よって、低ノイズで、周辺の電気機
器に対して影響を与えにくいＭＣＵを得ることができ
る。
【００８１】次に、この発明の第２の実施の形態に係る
半導体集積回路装置を説明する。図１２は、この発明の
第２の実施の形態に係るＭＣＵの主要な部分の回路図で
ある。
【００８２】ＲＣ回路１１において、抵抗体Ｒは、コン
デンサＣ毎に設けられる必要は必ずしもない。図１２に
示すように、コンデンサＣ３とコンデンサＣ８とで共有
される抵抗体Ｒ３８を有するＲＣ回路１１-38 を設ける
ようにしても良い。この場合には、メイン電源線ＶＣＣ
Ｍからメイン／ローカル電源線ＶＣＣＭ３８を分岐し、
分岐されたメイン／ローカル電源線ＶＣＣＭ３８を、抵
抗体Ｒ３８の一端に接続する。抵抗体Ｒ３８の他端は、
ローカル電源線ＶＣＣＬ３とローカル電源線ＶＣＣＬ８
とを互いに接続する共通ローカル電源線ＶＣＣＬ３８に
接続する。また、ローカル電源線ＶＣＣＬ３およびロー
カル電源線ＶＣＣＬ８はそれぞれ、コンデンサＣ３およ
びＣ８を介して接地線ＶＳＳに接続する。
【００８３】図１３は、この発明の第２の実施の形態に
係るＭＣＵの電流ループを示す図である。図１３に示す
ように、第１の実施の形態に係るＭＣＵでも、マクロセ
ル３のインバータに流れる電流は、コンデンサＣ３から
の放電電流が大部分を占め、メイン電源線ＶＣＣＭから
の電流は、僅かである。メイン電源線ＶＣＣＭからの電
流の大部分は、コンデンサＣ３やコンデンサＣ８を充電
する。したがって、第２の実施の形態に係るＭＣＵにお
いても、電流ループが、マクロセルの内部で閉じたもの
と、ＲＣ回路を充電するものとが大部分となって、ＭＣ
Ｕの表面から輻射されるノイズが軽減される。
【００８４】また、太線に示す、マクロセル８のインバ
ータのゲートとローカル電源線ＶＣＣＬとの間に寄生す
る寄生容量が放電する放電電流ループ中には、抵抗体Ｒ
３、Ｒ８などが無くなり、動作の高速化を期待すること
ができる。
【００８５】次に、この発明の第３の実施の形態に係る
半導体集積回路装置を説明する。図１４は、この発明の
第３の実施の形態に係るＭＣＵを概略的に示すブロック
図である。
【００８６】図１４に示すように、抵抗体Ｒは、コンデ
ンサＣ１〜Ｃ１２の全てで共有されるようにしても良
い。この場合にも、第１、第２の実施の形態と同様に、
各コンデンサＣ１〜Ｃ１２の容量をそれぞれ、マクロセ
ル１〜８、インターフェース回路Ｉ／Ｆ１〜Ｉ／Ｆ８が
電流を消費する変動周期Ｔの一回当たりに消費する電荷
量を蓄積可能な範囲に設定する。また、共有される抵抗
体Ｒの抵抗値は、この抵抗値と各コンデンサＣ１〜Ｃ１
２の容量との時定数がそれぞれ、各コンデンサＣ１〜Ｃ
１２が放電した電荷量を、変動周期Ｔの一回の期間中に
充電し、回復可能な範囲とする。
【００８７】このような構成により、抵抗体Ｒを、各コ
ンデンサＣ１〜Ｃ１２それぞれに設けた第１の実施の形
態、および抵抗体Ｒを、各コンデンサＣ１〜Ｃ１２のい
くつか毎に設けた第２の実施の形態と同様な効果を得る
ことができる。
【００８８】また、抵抗体Ｒは、抵抗値を導電性不純物
の濃度によって調節したシリコンを主成分とする導電性
材料からなるポリシリコン抵抗や拡散抵抗、あるいはメ
イン電源線ＶＣＣＭと同一の導電層からなり、その断面
積をメイン電源線ＶＣＣＭよりも小さくし、配線抵抗を
より高くした抵抗などにより構成すれば良い。
【００８９】さらに、第１〜第３の実施の形態において
は、抵抗体Ｒを集積回路チップ内に形成した。これを、
メイン電源線ＶＣＣＭの電源電位ＶＣＣの供給点である
電源パッド４-1から、ローカル電源線ＶＣＣＬのコンデ
ンサＣとの接続点との間に含まれる配線抵抗の抵抗値
を、上記抵抗体Ｒと同様な範囲に設定するようにして
も、第１〜第３の実施の形態と同様な効果を得ることが
できる。
【００９０】さらに、第１〜第３の実施の形態では、機
能回路ブロックに接続される電源系ＶＣＣＭ、ＶＣＣ
Ｌ、ＶＳＳを、半導体集積回路装置の外部入出力回路ブ
ロックＩ／Ｏ１〜Ｉ／Ｏ８に接続される電源系ＶＣＣ
Ｑ、ＶＳＳＱから独立させている。
【００９１】この構成によれば、特にメイン電源線ＶＣ
ＣＭに、回路ブロックＩ／Ｏ１〜Ｉ／Ｏ８の入出力回路
が消費する電流の影響が現れ難くなる、という効果を得
ることができる。また、電源系ＶＣＣＭ、ＶＣＣＬ、Ｖ
ＳＳを、電源系ＶＣＣＱ、ＶＳＳＱから独立させること
により、電源系ＶＣＣＱ、ＶＳＳＱには、抵抗体Ｒを設
けず、バイパスコンデンサのみを設けることが可能とな
る。これにより、抵抗体Ｒによる電圧降下がなく、入出
力パッド２から、充分に大きな電流を得られるようにす
ることができる。
【００９２】なお、第１〜第３の実施の形態では、メイ
ン電源線ＶＣＣＭとローカル電源線ＶＣＣＬとの間に抵
抗体Ｒを設け、接地線ＶＳＳには抵抗体Ｒを接続しない
構成とした。接地線ＶＳＳに抵抗体Ｒを接続しないこと
で、接地線ＶＳＳの配線容量を充分に大きくできる。配
線容量が充分に大きくされた接地線ＶＳＳでは、電位が
揺らぎ難くなる。よって、接地線ＶＳＳに、電流変動に
よる電位の揺らぎを、現れ難くすることができる。
【００９３】また、接地線ＶＳＳを、メイン接地線ＶＳ
ＳＭとローカル接地線ＶＳＳＬとに分け、メイン接地線
ＶＳＳＭとローカル接地線ＶＳＳＬとの間に抵抗体Ｒを
設けるようにしても良い。このときには、電源線ＶＣＣ
には、抵抗体Ｒを接続せず、電源線ＶＣＣの配線容量を
充分に大きくするのが良い。
【００９４】
【発明の効果】以上、説明したように、この発明によれ
ば、複数のマクロセルを集積し構成される半導体集積回
路装置において、外部に発する高周波ノイズのレベルを
低減可能な半導体集積回路装置、複数のマクロセルを集
積し構成される半導体集積回路装置が外部に発する高周
波ノイズのレベルを低減可能なノイズの低減方法、並び
に複数のマクロセルを集積し構成される半導体集積回路
装置が外部に発する高周波ノイズのレベルを低減可能な
内部電源システムをそれぞれ提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施の形態に係るＭＣ
Ｕの概略的なブロック図。
【図２】図２はこの発明の第１の実施の形態に係るＭＣ
Ｕの主要な部分の回路図。
【図３】図３（Ａ）はローカル電源線の概略的な電流波
形図、図３（Ｂ）はメイン／ローカル電源線ノードの概
略的な電流波形図。
【図４】図４（Ａ）はローカル電源線の概略的な電流波
形図、図４（Ｂ）はメイン／ローカル電源線ノードの概
略的な電流波形図。
【図５】図５（Ａ）はＲＣ回路が無いＭＣＵの電源線の
電流波形図、図５（Ｂ）はＲＣ回路を持つＭＣＵのメイ
ン電源線の電流波形図。
【図６】図６はＲＣ回路を持つＭＣＵの電流ループを示
す図。
【図７】図７はこの発明の第１の実施の形態に係る半導
体集積回路装置の主要な部分を拡大して示した平面図。
【図８】図８は図７中の一点鎖線枠に示す部分を拡大し
た平面図。
【図９】図９（Ａ）は図８中の９Ａ−９Ａ線に沿う断面
図、図９（Ｂ）は図８中の９Ｂ−９Ｂ線に沿う断面図。
【図１０】図１０はこの発明の第１の実施の形態の変形
例に係る半導体集積回路装置の平面図。
【図１１】図１１（Ａ）は図１０中の１１Ａ−１１Ａ線
に沿う断面図、図１１（Ｂ）は図１０中の１１Ｂ−１１
Ｂ線に沿う断面図。
【図１２】図１２はこの発明の第２の実施の形態に係る
ＭＣＵの主要な部分の回路図。
【図１３】図１３はこの発明の第２の実施の形態に係る
ＭＣＵの電流ループを示す図。
【図１４】図１４はこの発明の第３の実施の形態に係る
ＭＣＵの概略的なブロック図。
【図１５】図１５は従来のＭＣＵの電流ループを示す
図、
【符号の説明】
１…半導体集積回路チップ、 ２…入出力パッド群、 ３-1、３-2…外部電源パッド、 ４-1、４-2…外部電源パッド、 １０…バイパスコンデンサ、 １１…ノイズフィルタ回路、 １０２…ポリシリコン抵抗、 １０５…ゲート、 ＶＣＣＭ…メイン電源線、 ＶＣＣＬ…ローカル電源線、 Ｒ…抵抗体、 Ｃ…バイパスコンデンサ。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに、複数の機能回路ブロッ
    クを集積して構成する半導体集積回路装置であって、 前記半導体チップの外部から第１の電源電位が供給され
    るメイン電源線と、 前記機能回路ブロックを構成する回路に接続されるロー
    カル電源線と、 一方の電極を前記ローカル電源線に接続し、他方の電極
    を前記第１の電源電位とは異なる第２の電源電位が供給
    される他の電源線に接続したコンデンサとを具備し、 前記コンデンサの容量を、前記機能回路ブロックが電流
    を消費する変動周期の一回当たりに消費する電荷量を蓄
    積可能な範囲に設定し、 前記メイン電源線の前記第１の電源電位の供給点と、前
    記ローカル電源線の前記コンデンサとの接続点との間に
    含まれる抵抗成分の抵抗値を、この抵抗値と前記コンデ
    ンサの容量との時定数が、前記コンデンサが放電した電
    荷量を、前記変動周期の一回当たりの期間中に充電回復
    可能な範囲に設定したことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】 前記抵抗成分の抵抗値は、 前記メイン電源線の前記第１の電源電位の供給点から前
    記ローカル電源線の前記コンデンサとの接続点までの配
    線抵抗、 抵抗値を導電性不純物の濃度によって調節したシリコン
    を主成分とする導電性材料からなる抵抗、 抵抗値を前記メイン電源線の配線抵抗よりも高い配線抵
    抗を有する前記メイン電源線と同一の材料からなる抵
    抗、 のうち、少なくともいずれか一つの抵抗体を含むことに
    よって設定されていることを特徴とする請求項１に記載
    の半導体集積回路装置。
  3. 【請求項３】 前記抵抗体の配置数は、 前記コンデンサの一つに対して一つ、 前記コンデンサの複数に対して一つ、 前記コンデンサの全てに対して一つ、 のうち、いずれか一つを含むことを特徴とする請求項２
    に記載の半導体集積回路装置。
  4. 【請求項４】 前記コンデンサは、 ゲートを一方の電極とし、前記ゲートの下にゲート絶縁
    膜を介して存在する半導体領域を他方の電極としたＭＯ
    Ｓ型キャパシタ、 層間絶縁膜の上に形成された２層の導電層の間に絶縁物
    を介在させたコンデンサ、 のうち、少なくともいずれか一つを含むことを特徴とす
    る請求項１乃至請求項３いずれか一項に記載の半導体集
    積回路装置。
  5. 【請求項５】 前記コンデンサが前記ＭＯＳ型キャパシ
    タであるとき、 前記ＭＯＳ型キャパシタを複数設け、前記コンデンサの
    容量が、前記ＭＯＳ型キャパシタの接続数によって調節
    されていることを特徴とする請求項４に記載の半導体集
    積回路装置。
  6. 【請求項６】 前記複数のＭＯＳ型キャパシタは、 前記機能回路ブロックの周縁に沿って列状に配置、 前記機能回路ブロックに隣接した領域に行列状に配置、 のうち、少なくともいずれかを含むことを特徴とする請
    求項５に記載の半導体集積回路装置。
  7. 【請求項７】 半導体チップに、複数の機能回路ブロッ
    クを集積して構成する半導体集積回路装置が発するノイ
    ズの低減方法であって、 前記半導体チップの外部から第１の電源電位が供給され
    るメイン電源線を配線し、 前記機能回路ブロックを構成する回路に接続されるロー
    カル電源線を配線し、 前記ローカル電源線と、前記第１の電源電位とは異なる
    第２の電源電位が供給される他の電源線とを、前記機能
    回路ブロックが電流を消費する変動周期の一回当たりに
    消費する電荷量を、蓄積可能な容量を持つコンデンサに
    よって電気的に結合し、 前記メイン電源線の前記第１の電源電位の供給点と、前
    記ローカル電源線の前記コンデンサとの接続点との間に
    含まれる抵抗成分の抵抗値と前記コンデンサの容量との
    時定数を、前記コンデンサが放電した電荷量を、前記変
    動周期の一回当たりの期間中に充電回復可能な範囲と
    し、 前記機能回路ブロックが前記変動周期の一回当たりに消
    費する電荷を、前記コンデンサの放電電荷から得ること
    を特徴とする半導体集積回路装置が発するノイズの低減
    方法。
  8. 【請求項８】 半導体チップに、複数の機能回路ブロッ
    クを集積して構成する半導体集積回路装置の内部電源シ
    ステムであって、 前記半導体チップの外部から第１の電源電位が供給され
    るメイン電源線と、 前記機能回路ブロックを構成する回路に接続されるロー
    カル電源線と、 前記ローカル電源線と、前記第１の電源電位とは異なる
    第２の電源電位が供給される他の電源線とを電気的に結
    合し、前記機能回路ブロックが電流を消費する変動周期
    の一回当たりに消費する電荷量を蓄積可能な容量を持つ
    コンデンサとを有し、 前記メイン電源線の前記第１の電源電位の供給点と、前
    記ローカル電源線の前記コンデンサとの接続点との間に
    含まれる抵抗成分の抵抗値と前記コンデンサの容量との
    時定数を、前記コンデンサが放電した電荷量を、前記変
    動周期の一回当たりの期間中に充電回復可能な範囲と
    し、 前記機能回路ブロックが電流を消費する変動周期の一回
    当たりに消費する電荷を、前記コンデンサに充電し、充
    電された前記コンデンサからの放電電荷により、前記変
    動周期の一回当たりに消費する電荷を得て、 次回の前記変動周期が始まるまでに、前記コンデンサの
    蓄積電荷量を、放電前の蓄積電荷量に充電回復させるこ
    とを特徴とする半導体集積回路装置の内部電源システ
    ム。
  9. 【請求項９】 前記抵抗成分の抵抗値は、 前記メイン電源線の前記第１の電源電位の供給点から前
    記ローカル電源線の前記コンデンサとの接続点までの配
    線抵抗、 抵抗値を導電性不純物の濃度によって調節したシリコン
    を主成分とする導電性材料からなる抵抗、 抵抗値を前記メイン電源線の配線抵抗よりも高い配線抵
    抗を有する前記メイン電源線と同一の材料からなる抵
    抗、 のうち、少なくともいずれか一つの抵抗体を含むことに
    よって設定されていることを特徴とする請求項８に記載
    の半導体集積回路装置の内部電源システム。
  10. 【請求項１０】 前記抵抗体の配置数は、 前記コンデンサの一つに対して一つ、 前記コンデンサの複数に対して一つ、 前記コンデンサの全てに対して一つ、 のうち、いずれか一つを含むことを特徴とする請求項９
    に記載の半導体集積回路装置の内部電源システム。
  11. 【請求項１１】 前記コンデンサは、 ゲートを一方の電極とし、前記ゲートの下にゲート絶縁
    膜を介して存在する半導体領域を他方の電極としたＭＯ
    Ｓ型キャパシタ、 層間絶縁膜の上に形成された２層の導電層の間に絶縁物
    を介在させたコンデンサ、 のうち、少なくともいずれか一つを含むことを特徴とす
    る請求項８乃至請求項１０いずれか一項に記載の半導体
    集積回路装置の内部電源システム。
  12. 【請求項１２】 前記機能回路ブロックに接続される電
    源系統が、前記半導体集積回路装置の外部入出力用回路
    に接続される電源系統から独立していることを特徴とす
    る請求項８乃至請求項１１いずれか一項に記載の半導体
    集積回路装置の内部電源システム。
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