JP2675052B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2675052B2 JP2675052B2 JP63067452A JP6745288A JP2675052B2 JP 2675052 B2 JP2675052 B2 JP 2675052B2 JP 63067452 A JP63067452 A JP 63067452A JP 6745288 A JP6745288 A JP 6745288A JP 2675052 B2 JP2675052 B2 JP 2675052B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- internal voltage
- circuits
- pulse
- voltage generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係わり、特に、該装置内部に
おいて、外部電源電圧とは異なる内部電源電圧を使用す
る半導体装置に関する。
おいて、外部電源電圧とは異なる内部電源電圧を使用す
る半導体装置に関する。
超高集積回路の素子微細化にともなつて素子の耐圧は
低下する傾向にあり、これを動作させるための電源電圧
も低下させざるを得なくなつている。しかし、外部から
与える電源電圧は、従来どおりの方が使い勝手の面で望
ましい。このような要望に応える手段として、外部電源
電圧VCC（例えば、5V）をチツプ内で降下させて、その
降下させた内部電圧Vl（例えば、3V）で微細素子を用い
た回路を動作させる半導体装置がある。
低下する傾向にあり、これを動作させるための電源電圧
も低下させざるを得なくなつている。しかし、外部から
与える電源電圧は、従来どおりの方が使い勝手の面で望
ましい。このような要望に応える手段として、外部電源
電圧VCC（例えば、5V）をチツプ内で降下させて、その
降下させた内部電圧Vl（例えば、3V）で微細素子を用い
た回路を動作させる半導体装置がある。
これに関しては、たとえばアイ・エス・エス・シー・
シー，ダイジエスト・オブ・テクニカル・ペーパーズ、
第282頁から第283頁,1984年２月（ISSCC DIGEST OF TEC
HNICAL PAPERS,PP282−283,Feb.,1984）に記述されてい
る。
シー，ダイジエスト・オブ・テクニカル・ペーパーズ、
第282頁から第283頁,1984年２月（ISSCC DIGEST OF TEC
HNICAL PAPERS,PP282−283,Feb.,1984）に記述されてい
る。
第３図にこの文献に記述されている。上記技術をMOS
DRAMに適用した例を示す。１は半導体チツプ、２は周辺
回路、３は内部電圧発生回路、６はパルス発生回路、10
はメモリアレーである。パルス発生回路６は、２入力AN
D回路23,24から成る。メモリアレー10は次のような構成
である。14,15はデータ線、16,17はデータ線プリチヤー
ジのためのMOSトランジスタ（MOST）、18はセンスアン
プ、19はメモリセルで、20の蓄積容量と21のトランスフ
アーゲートより成る。
DRAMに適用した例を示す。１は半導体チツプ、２は周辺
回路、３は内部電圧発生回路、６はパルス発生回路、10
はメモリアレーである。パルス発生回路６は、２入力AN
D回路23,24から成る。メモリアレー10は次のような構成
である。14,15はデータ線、16,17はデータ線プリチヤー
ジのためのMOSトランジスタ（MOST）、18はセンスアン
プ、19はメモリセルで、20の蓄積容量と21のトランスフ
アーゲートより成る。
メモリアレー10は、チツプ高集積化のために16,17,21
のMOSTのような微細素子を用いているため耐圧が低い。
したがつて、外部電源電圧VCC（たとえば5V）よりも低
い内部電圧Vl（たとえば3V）のパルスで動作させてい
る。このため、内部電源電圧Vlを発生する内部電圧発生
回路３と、このVlの振幅のパルスを発生するパルス発生
回路６が設けられている。ここで、内部電源電圧Vlは外
部電源VCCから内部電圧発生回路３を通して降下させた
ものである。
のMOSTのような微細素子を用いているため耐圧が低い。
したがつて、外部電源電圧VCC（たとえば5V）よりも低
い内部電圧Vl（たとえば3V）のパルスで動作させてい
る。このため、内部電源電圧Vlを発生する内部電圧発生
回路３と、このVlの振幅のパルスを発生するパルス発生
回路６が設けられている。ここで、内部電源電圧Vlは外
部電源VCCから内部電圧発生回路３を通して降下させた
ものである。
メモリアレー10は、パルスφplをMOST16,17に印加す
ることによりデータ線へのプリチャージ動作を、パルス
φｍをトランスフアーゲート21に印加することによりメ
モリセルの記憶情報の読み出し動作を行う。このφplと
φｍは内部電圧Vlと周辺回路から出力される電圧振幅V
CCのタイミングパルスφp,φｗのAND出力で、電圧振幅V
lのパルスである。
ることによりデータ線へのプリチャージ動作を、パルス
φｍをトランスフアーゲート21に印加することによりメ
モリセルの記憶情報の読み出し動作を行う。このφplと
φｍは内部電圧Vlと周辺回路から出力される電圧振幅V
CCのタイミングパルスφp,φｗのAND出力で、電圧振幅V
lのパルスである。
以上のように、内部電圧発生回路を用いることによつ
て、外部インターフエースは従来と同じに保つたまま前
記素子耐圧低下の問題を解決している。
て、外部インターフエースは従来と同じに保つたまま前
記素子耐圧低下の問題を解決している。
尚、電圧変換回路に関しては他に、特開昭63−95653
号公報がある。
号公報がある。
上記従来技術では内部電源電圧Vlにより動作する回路
のチツプ上の配置や構成については配慮されていなかつ
た。すなわち、内部電源電圧Vlで動作する回路が複数個
ある場合の、内部電圧発生回路の配置や、その出力電圧
の配線の問題については配慮されていなかつた。
のチツプ上の配置や構成については配慮されていなかつ
た。すなわち、内部電源電圧Vlで動作する回路が複数個
ある場合の、内部電圧発生回路の配置や、その出力電圧
の配線の問題については配慮されていなかつた。
たとえば、上記従来技術を半導体メモリに適用した場
合、以下に述べるような問題が生ずる。第４図および第
５図に上記従来技術を適用した例を示す。第４図におい
て、１は半導体メモリチツプ全体、２は周辺回路、３は
内部電圧発生回路、6,7,8,9はパルス発生回路、10,11,1
2,13は微細MOSTで構成さているメモリマツトである。メ
モリマツトは、微細素子を使用しているために内部電源
電圧Vlで動作させる。内部電圧発生回路３とパルス発生
回路６〜９はこのための回路である。内部電圧発生回路
３は内部電圧Vlを発生し、パルス発生回路６〜９はこの
内部電源電圧Vlの振幅のパルスφp1,φp2,φp3,φp4を
それぞれ発生する。
合、以下に述べるような問題が生ずる。第４図および第
５図に上記従来技術を適用した例を示す。第４図におい
て、１は半導体メモリチツプ全体、２は周辺回路、３は
内部電圧発生回路、6,7,8,9はパルス発生回路、10,11,1
2,13は微細MOSTで構成さているメモリマツトである。メ
モリマツトは、微細素子を使用しているために内部電源
電圧Vlで動作させる。内部電圧発生回路３とパルス発生
回路６〜９はこのための回路である。内部電圧発生回路
３は内部電圧Vlを発生し、パルス発生回路６〜９はこの
内部電源電圧Vlの振幅のパルスφp1,φp2,φp3,φp4を
それぞれ発生する。
この例では、パルス発生回路６〜９の４個に対して、
内部電圧発生回路３は１個だけである。したがつて、こ
の内部電圧発生回路３によつて発生したが内部電源電圧
Vlを各パルス発生回路に供給するためには、チツプの上
辺から下辺にわたる長い配線が必要であり、配線に寄生
するインピーダンスが大きくなつて雑音発生の原因とな
る。そこで、このインピーダンスを小さくするために配
線幅を太くすると、これによるチツプ上の占有面積が増
すという問題が生じる。
内部電圧発生回路３は１個だけである。したがつて、こ
の内部電圧発生回路３によつて発生したが内部電源電圧
Vlを各パルス発生回路に供給するためには、チツプの上
辺から下辺にわたる長い配線が必要であり、配線に寄生
するインピーダンスが大きくなつて雑音発生の原因とな
る。そこで、このインピーダンスを小さくするために配
線幅を太くすると、これによるチツプ上の占有面積が増
すという問題が生じる。
第５図は配線が長くなるという第４図の例における問
題を避けるために、各パルス発生回路に１個ずつの内部
電圧発生回路3,4,24,5を設けた例である。こうすれば、
パルス発生回路６〜９と各内部電圧発生回路3,4,24,5と
の距離を最小にすることができるが、パルス発生回路の
数と同数の内部電圧発生回路が必要となる。したがつ
て、内部電圧発生回路のチツプにおける占有面積および
該回路による消費電流が第４図の例に比べて増加する。
もし、内部電圧発生回路の負荷回路となるパルス発生回
路の数ｎが更に多くなつた場合には、この占有面積と消
費電力は、高集積化、低消費電力にとつて重大な問題と
なる。
題を避けるために、各パルス発生回路に１個ずつの内部
電圧発生回路3,4,24,5を設けた例である。こうすれば、
パルス発生回路６〜９と各内部電圧発生回路3,4,24,5と
の距離を最小にすることができるが、パルス発生回路の
数と同数の内部電圧発生回路が必要となる。したがつ
て、内部電圧発生回路のチツプにおける占有面積および
該回路による消費電流が第４図の例に比べて増加する。
もし、内部電圧発生回路の負荷回路となるパルス発生回
路の数ｎが更に多くなつた場合には、この占有面積と消
費電力は、高集積化、低消費電力にとつて重大な問題と
なる。
本発明の目的は、上記の問題を解決し、低雑音、低占
有面積、低消費電力の内部電圧発生回路を提供すること
にある。
有面積、低消費電力の内部電圧発生回路を提供すること
にある。
上記目的は、内部電圧発生回路とその出力を電源とし
て用いるパルス発生回路などの負荷回路とを近接して配
置し、アドレス信号などの制御信号による選択と非選択
の関係にある負荷回路で１個の内部電圧発生回路を共有
する構成とすることにより達成される。
て用いるパルス発生回路などの負荷回路とを近接して配
置し、アドレス信号などの制御信号による選択と非選択
の関係にある負荷回路で１個の内部電圧発生回路を共有
する構成とすることにより達成される。
たとえば、上記複数の内部回路は半導体メモリであ
り、上記制御信号は該半導体メモリのアドレス信号であ
る場合において発明は極めて有効である。
り、上記制御信号は該半導体メモリのアドレス信号であ
る場合において発明は極めて有効である。
内部電圧発生回路とその出力を電源として用いるパル
ス発生回路などの負荷回路とを近接して配置することに
より、これらの間の配線インピーダンスを減らすことが
でき、これによつて発生する雑音のレベルを抑えること
ができる。
ス発生回路などの負荷回路とを近接して配置することに
より、これらの間の配線インピーダンスを減らすことが
でき、これによつて発生する雑音のレベルを抑えること
ができる。
また、アドレス信号などの制御信号による選択と非選
択の関係にある負荷回路で１個の内部電圧発生回路を共
有することにより、内部電圧発生回路の数を減らすこと
ができる。従つて該回路のチツプ占有面積と該回路で消
費される電力分を低減することができる。ここで、負荷
回路のうち選択、非選択の状態にある回路数がそれぞれ
ｍ個、ｌ個ある場合、内部電圧発生回路の駆動能力は、
ｍ個分で十分である。すなわち、共有することによつて
駆動能力を増加させる必要はない。
択の関係にある負荷回路で１個の内部電圧発生回路を共
有することにより、内部電圧発生回路の数を減らすこと
ができる。従つて該回路のチツプ占有面積と該回路で消
費される電力分を低減することができる。ここで、負荷
回路のうち選択、非選択の状態にある回路数がそれぞれ
ｍ個、ｌ個ある場合、内部電圧発生回路の駆動能力は、
ｍ個分で十分である。すなわち、共有することによつて
駆動能力を増加させる必要はない。
以下、本発明の一実施例を第１図，第２図により説明
する。ここでは、半導体メモリに本発明を適用した例に
ついて説明するが、本発明は他の半導体装置にも適用で
きる。第１図において、１はチツプ全体を示し、２は周
辺回路、3,4,5は内部電源電圧Vlを発生する内部電圧発
生回路、6,7,8,9はこの内部電圧発生回路の出力を電源
として用いて電圧振幅Vlのパルスφp1,φp2,φp3,φp4
を発生するパルス発生回路、10,11,12,13は、それぞれ
φp1,φp2,φp3,φp4によつて動作する微細素子を用い
たメモリマツトである。第２図は、これらの回路の動作
タイミングを示す図である。
する。ここでは、半導体メモリに本発明を適用した例に
ついて説明するが、本発明は他の半導体装置にも適用で
きる。第１図において、１はチツプ全体を示し、２は周
辺回路、3,4,5は内部電源電圧Vlを発生する内部電圧発
生回路、6,7,8,9はこの内部電圧発生回路の出力を電源
として用いて電圧振幅Vlのパルスφp1,φp2,φp3,φp4
を発生するパルス発生回路、10,11,12,13は、それぞれ
φp1,φp2,φp3,φp4によつて動作する微細素子を用い
たメモリマツトである。第２図は、これらの回路の動作
タイミングを示す図である。
本半導体メモリチツプには、単一の外部電源VCC（た
とえば5V）の電圧が印加されている。内部電圧発生回路
3,4,5からは、VCCから降下させた内部電源電圧Vl（たと
えば3V）が出力され、パルス発生回路6,7,8,9にそれぞ
れ入力されている。そして、パルス発生回路には、第２
図に示すタイミングパルスφｔと、アドレス信号aiおよ
びaiと逆相の▲▼が入力されている。
とえば5V）の電圧が印加されている。内部電圧発生回路
3,4,5からは、VCCから降下させた内部電源電圧Vl（たと
えば3V）が出力され、パルス発生回路6,7,8,9にそれぞ
れ入力されている。そして、パルス発生回路には、第２
図に示すタイミングパルスφｔと、アドレス信号aiおよ
びaiと逆相の▲▼が入力されている。
周辺回路は、外部アドレスレス信号Aiを受けて内部ア
ドレス信号aiおよびaiを、外部制御信号（ここではロウ
アドレスストローブ信号▲▼、カラムアドレスス
トローブ信号▲▼、および書込みエネーブル信号
▲▼）を受けて内部のタイミングパルスφｔを発生
する。該回路は、チツプの集積度にはあまり影響しない
のであえて微細素子を用いる必要がないこと、および外
部インターフエースの都合により、外部電源電圧VCCで
直接動作させているが、もちろん、内部電源電圧Vlで動
作させてもよい。
ドレス信号aiおよびaiを、外部制御信号（ここではロウ
アドレスストローブ信号▲▼、カラムアドレスス
トローブ信号▲▼、および書込みエネーブル信号
▲▼）を受けて内部のタイミングパルスφｔを発生
する。該回路は、チツプの集積度にはあまり影響しない
のであえて微細素子を用いる必要がないこと、および外
部インターフエースの都合により、外部電源電圧VCCで
直接動作させているが、もちろん、内部電源電圧Vlで動
作させてもよい。
メモリは、アドレスによつて選択されたマツトのみが
動作する。この例では、ai＝“0"（▲▼＝“1"）の
ときマツト10と12が選択（11と13は非選択）、ai＝“1"
（▲▼＝“0"）のときマツト11と13が選択（10と12
は非選択の状態となる。そのために、選択されたマツト
用のパルスのみが出力される。
動作する。この例では、ai＝“0"（▲▼＝“1"）の
ときマツト10と12が選択（11と13は非選択）、ai＝“1"
（▲▼＝“0"）のときマツト11と13が選択（10と12
は非選択の状態となる。そのために、選択されたマツト
用のパルスのみが出力される。
すなわち、第２図に示すように、ai＝“0"のときは、
パルス発生回路６と８がタイミングパルスφｔによりφ
p1,φp3を出力してマツト10と12を、逆に、ai＝“1"の
ときは、パルス発生回路７と９がパルスφｔにより
φp2,φp4を出力してマツト11と13を動作させる。
パルス発生回路６と８がタイミングパルスφｔによりφ
p1,φp3を出力してマツト10と12を、逆に、ai＝“1"の
ときは、パルス発生回路７と９がパルスφｔにより
φp2,φp4を出力してマツト11と13を動作させる。
本実施例の特徴は、各内部電圧発生回路をパルス発生
回路に近接して配置し、しかも、パルス発生回路７と８
とで内部電圧発生回路４を共有していることである。そ
のため、第４図の例に比べて配線が短くなり、配線によ
るインピーダンスが低く、これによつて発生する雑音の
レベルを抑えることができる。また、第５図に比べて、
内部電圧発生回路数が１個減り、これによつて、チツプ
占有面積と消費電力の低減が実現できる。しかも、パル
ス発生回路７と８は同時には動作しないので、内部電圧
発生回路４は１個のパルス発生回路のみを駆動できれば
よく、駆動能力を２倍にする必要はない。
回路に近接して配置し、しかも、パルス発生回路７と８
とで内部電圧発生回路４を共有していることである。そ
のため、第４図の例に比べて配線が短くなり、配線によ
るインピーダンスが低く、これによつて発生する雑音の
レベルを抑えることができる。また、第５図に比べて、
内部電圧発生回路数が１個減り、これによつて、チツプ
占有面積と消費電力の低減が実現できる。しかも、パル
ス発生回路７と８は同時には動作しないので、内部電圧
発生回路４は１個のパルス発生回路のみを駆動できれば
よく、駆動能力を２倍にする必要はない。
ここで、内部電圧発生回路の具体的な実施例について
は、たとえば特願昭57−220083、および文献アイ・エス
・エス・シー・シー、ダイジエスト・オブ・テクニカル
・ペーパーズ、第282頁から第283頁（1984年２月）、
（ISSCC DIGEST OF TECHNICAL PAPERS,PP282−283,Fe
b.,1984）において詳しく論じられている。
は、たとえば特願昭57−220083、および文献アイ・エス
・エス・シー・シー、ダイジエスト・オブ・テクニカル
・ペーパーズ、第282頁から第283頁（1984年２月）、
（ISSCC DIGEST OF TECHNICAL PAPERS,PP282−283,Fe
b.,1984）において詳しく論じられている。
また、パルス発生回路５〜８は、たとえば第６図に示
した回路で実現できる。第６図（ａ）において、25はＰ
チヤネルMOSトランジスタT1,T2と、ＮチヤネルMOSトラ
ンジスタT3,T4から成る２入力AND回路である。該回路は
VCCにより動作し、その入力はタイミングパルスφｔと
アドレス信号ai（または▲▼）である。26は、Ｐチ
ヤネルMOSトランジスタT5とＮチヤネルMOSトランジスタ
T6から成るインバータであり、Vlで動作する。すなわ
ち、同図（ｂ）の如くaiが“1"（電位VCC）のときにφ
ｔが入力されると、内部電源Vlの振幅のパルスφｐが集
力される。なお、NAND回路の電源は、周辺回路の電源と
同じ外部電源VCCを用いているが、内部電源電圧Vlで動
作させてもよい。ただしこのときは内部電圧発生回路の
負荷が該NAND回路分だけ増加する。
した回路で実現できる。第６図（ａ）において、25はＰ
チヤネルMOSトランジスタT1,T2と、ＮチヤネルMOSトラ
ンジスタT3,T4から成る２入力AND回路である。該回路は
VCCにより動作し、その入力はタイミングパルスφｔと
アドレス信号ai（または▲▼）である。26は、Ｐチ
ヤネルMOSトランジスタT5とＮチヤネルMOSトランジスタ
T6から成るインバータであり、Vlで動作する。すなわ
ち、同図（ｂ）の如くaiが“1"（電位VCC）のときにφ
ｔが入力されると、内部電源Vlの振幅のパルスφｐが集
力される。なお、NAND回路の電源は、周辺回路の電源と
同じ外部電源VCCを用いているが、内部電源電圧Vlで動
作させてもよい。ただしこのときは内部電圧発生回路の
負荷が該NAND回路分だけ増加する。
第７図は、第１図の実施例に比べて、内部電圧発生回
路の数をさらに１個減らした例である。アドレス信号ai
（あるいは▲▼）、タイミングパルスφｔ、および
パルスφp1,φp2,φp3,φp4は、第１図および第２図で
説明したものと同様である。
路の数をさらに１個減らした例である。アドレス信号ai
（あるいは▲▼）、タイミングパルスφｔ、および
パルスφp1,φp2,φp3,φp4は、第１図および第２図で
説明したものと同様である。
本実施例では、パルス発生回路６と７とで内部電圧発
生回路３を、パルス発生回路８と９とで内部電圧発生回
路５をそれぞれ共有している。そのため内部電圧発生回
路がさらに１個減り、これによるチツプ占有面積と消費
電力の低減ができる。ここで、第２図に示すように、パ
ルス発生回路６と７、同８と９はそれぞれ同時には動作
しない。したがつて、内部電圧発生回路３と５は、それ
ぞれ１個のパルス発生回路のみを駆動できればよく、駆
動能力を２倍にする必要はない。
生回路３を、パルス発生回路８と９とで内部電圧発生回
路５をそれぞれ共有している。そのため内部電圧発生回
路がさらに１個減り、これによるチツプ占有面積と消費
電力の低減ができる。ここで、第２図に示すように、パ
ルス発生回路６と７、同８と９はそれぞれ同時には動作
しない。したがつて、内部電圧発生回路３と５は、それ
ぞれ１個のパルス発生回路のみを駆動できればよく、駆
動能力を２倍にする必要はない。
第８図は、メモリマツトが８個の場合に本発明を適用
した実施例である。ここで、１は半導体チツプ、２は周
辺回路、3,4は内部電圧発生回路６〜9,27〜30はパルス
発生回路、10〜13,31〜34はメモリマツトである。本実
施例では、８個のメモリマツトのうち、２個がアドレス
信号aiおよびajによつて選択され、選択されたメモリマ
ツトのみが動作する。すなわち、aiaj＝“00"のときメ
モリマツト10と29、aiaj＝“01"のとき11と30,aiaj＝
“10"のとき12と31,aiaj＝“11"のとき13と32が選択さ
れる。そのため、選択されたメモリマツト用パルスφpk
（ｋ＝１〜８）のみが出力される。
した実施例である。ここで、１は半導体チツプ、２は周
辺回路、3,4は内部電圧発生回路６〜9,27〜30はパルス
発生回路、10〜13,31〜34はメモリマツトである。本実
施例では、８個のメモリマツトのうち、２個がアドレス
信号aiおよびajによつて選択され、選択されたメモリマ
ツトのみが動作する。すなわち、aiaj＝“00"のときメ
モリマツト10と29、aiaj＝“01"のとき11と30,aiaj＝
“10"のとき12と31,aiaj＝“11"のとき13と32が選択さ
れる。そのため、選択されたメモリマツト用パルスφpk
（ｋ＝１〜８）のみが出力される。
すなわち、第９図に示したように、アドレス信号aiaj
＝“00"のとき、パルスφp1とp5が、aiaj＝“01"のとき
φp2とφp6,aiaj＝“10"のときφp3とφp7,aiaj＝“11"
のときφp4とφp8がそれぞれ出力される。なおこのパル
スφpk（ｋ＝１〜８）は、タイミングパルスφｔのタイ
ミングで出力されるパルスであり、その振幅は内部電源
電圧Vlである。
＝“00"のとき、パルスφp1とp5が、aiaj＝“01"のとき
φp2とφp6,aiaj＝“10"のときφp3とφp7,aiaj＝“11"
のときφp4とφp8がそれぞれ出力される。なおこのパル
スφpk（ｋ＝１〜８）は、タイミングパルスφｔのタイ
ミングで出力されるパルスであり、その振幅は内部電源
電圧Vlである。
本実施例は、メモリマツトを動作させるための４個の
パルス発生回路を１個の内部電圧発生回路で共有して、
内部電圧発生回路数を全部で２個にした例である。この
ように、複数のパルス発生回路が、それよりも少ない内
部電圧発生回路数を共有するように構成することによ
り、回路数を大幅に減らすことができ、チツプ占有面積
と消費電力の低減化が達成される。
パルス発生回路を１個の内部電圧発生回路で共有して、
内部電圧発生回路数を全部で２個にした例である。この
ように、複数のパルス発生回路が、それよりも少ない内
部電圧発生回路数を共有するように構成することによ
り、回路数を大幅に減らすことができ、チツプ占有面積
と消費電力の低減化が達成される。
〔発明の効果〕 本発明によれば、内部電圧を電源として用いる負荷回
路がチツプ内に複数個ある場合、各内部電圧発生回路か
ら各負荷回路までの配線を短くすることができるので、
雑音レベルを低く抑えることができる。また、内部電圧
発生回路の駆動能力を増加させることなく回路数を減ら
すことができるので、占有面積および消費電力を低減す
ることができる。
路がチツプ内に複数個ある場合、各内部電圧発生回路か
ら各負荷回路までの配線を短くすることができるので、
雑音レベルを低く抑えることができる。また、内部電圧
発生回路の駆動能力を増加させることなく回路数を減ら
すことができるので、占有面積および消費電力を低減す
ることができる。
第1,7,8図は本発明の実施例の半導体メモリの構成を示
す平面図、第２図は第１図のパルスタイミング図、第９
図は第８図のパルスタイミング図、第３図，第４図，第
５図は従来の半導体メモリの構成を示す平面図、第６図
はパルス発生回路の一実施例を示す回路図である。 １……半導体チツプ、２……周辺回路、３〜5,24……内
部電圧発生回路、６〜9,27〜30……パルス発生回路、10
〜13,31〜34……メモリマツト、14,15……データ線、1
6,17,21……微細MOST、18……センスアンプ、19……メ
モリセル、20……蓄積容量、22,23……AND回路、25……
NAND回路、26……インバータ回路、T1,T2,T5……Ｐチヤ
ネルMOST、T3,T4,T6……ＮチヤネルMOST。
す平面図、第２図は第１図のパルスタイミング図、第９
図は第８図のパルスタイミング図、第３図，第４図，第
５図は従来の半導体メモリの構成を示す平面図、第６図
はパルス発生回路の一実施例を示す回路図である。 １……半導体チツプ、２……周辺回路、３〜5,24……内
部電圧発生回路、６〜9,27〜30……パルス発生回路、10
〜13,31〜34……メモリマツト、14,15……データ線、1
6,17,21……微細MOST、18……センスアンプ、19……メ
モリセル、20……蓄積容量、22,23……AND回路、25……
NAND回路、26……インバータ回路、T1,T2,T5……Ｐチヤ
ネルMOST、T3,T4,T6……ＮチヤネルMOST。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 均 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (72)発明者 池永 伸一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−102498（ＪＰ，Ａ) 実開 昭49−125634（ＪＰ，Ｕ) 実開 昭53−71338（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】外部電源端子と、 上記外部電源端子から供給される外部電圧を内部電圧に
変換すべく設けられその内部電圧出力が互いに接続され
ていない第１および第２の内部電圧発生回路と、 上記内部電圧を電源とし、制御信号が第１の状態にある
とき動作状態となり第２状態にあるとき非動作状態とな
る第１および第２の回路と、 上記内部電圧を電源とし、上記制御信号が上記第２の状
態にあるとき動作状態となり上記第１の状態にあるとき
非動作状態となる第３および第４の回路とを有し、 上記第１の内部電圧発生回路は上記第２の内部電圧発生
回路よりも上記第１および第３の回路の近傍に配置さ
れ、上記第２の内部電圧発生回路は上記第１の内部電圧
発生回路よりも上記第２および第４の回路の近傍に配置
され、 上記第１の回路と上記第３の回路とは上記第１の内部電
圧発生回路を共有し、上記第２の回路と上記第４の回路
とは上記第２の内部電圧発生回路を共有していることを
特徴とする半導体装置。 - 【請求項２】上記第１の回路と上記第３の回路とは上記
第１の内部電圧発生回路に関して対称の位置に配置さ
れ、上記第２の回路と上記第４の回路とは上記第２の内
部電圧発生回路に対して対称の位置に配置されているこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067452A JP2675052B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067452A JP2675052B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241091A JPH01241091A (ja) | 1989-09-26 |
| JP2675052B2 true JP2675052B2 (ja) | 1997-11-12 |
Family
ID=13345333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63067452A Expired - Fee Related JP2675052B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675052B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063178B2 (ja) * | 1991-02-07 | 2000-07-12 | 日本電気株式会社 | 半導体メモリ装置 |
| KR0172333B1 (ko) * | 1995-01-16 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 전원 승압 회로 |
| JP3013773B2 (ja) * | 1996-03-22 | 2000-02-28 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49125634U (ja) * | 1973-02-28 | 1974-10-28 | ||
| JPS5371338U (ja) * | 1976-11-17 | 1978-06-15 | ||
| JPS62102498A (ja) * | 1985-10-28 | 1987-05-12 | Toshiba Corp | スタテイツク型ランダムアクセスメモリのメモリセル電源制御回路 |
-
1988
- 1988-03-23 JP JP63067452A patent/JP2675052B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| US8179730B2 (en) | 2007-06-19 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241091A (ja) | 1989-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4768171A (en) | Memory circuit having a plurality of cell arrays | |
| JP4037470B2 (ja) | 半導体装置 | |
| KR900005667B1 (ko) | 반도체 기억장치 | |
| KR940002856B1 (ko) | Cmos센스 앰프를 가진 반도체 메모리 | |
| JPH0795395B2 (ja) | 半導体集積回路 | |
| US11942142B2 (en) | Memory subword driver circuits with common transistors at word lines | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| US11688455B2 (en) | Semiconductor memory subword driver circuits and layout | |
| US6172931B1 (en) | Semiconductor memory device with a multi-bank structure | |
| US5402378A (en) | Circuit for generating a clock signal to separate bit lines in a semiconductor memory device | |
| KR19990077852A (ko) | 반도체 집적회로장치 | |
| JP2000269459A (ja) | 半導体集積回路装置 | |
| JP4330183B2 (ja) | 半導体記憶装置 | |
| JPS61199297A (ja) | 半導体記憶装置 | |
| JP2003030984A (ja) | 半導体記憶装置 | |
| JP2675052B2 (ja) | 半導体装置 | |
| JPH07111825B2 (ja) | 半導体記憶装置 | |
| US6674112B1 (en) | Semiconductor integrated circuit device | |
| JPH10312682A (ja) | 半導体記憶装置 | |
| US20060109732A1 (en) | Semiconductor memory device capable of operating at high speed | |
| JPH06326272A (ja) | 半導体記憶装置 | |
| JP2000163960A (ja) | 半導体集積回路装置 | |
| JP3621250B2 (ja) | 半導体記憶装置 | |
| JP2585644B2 (ja) | 半導体装置 | |
| JP2680037B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| LAPS | Cancellation because of no payment of annual fees |