JP2680037B2

JP2680037B2 - 半導体記憶装置

Info

Publication number: JP2680037B2
Application number: JP63137575A
Authority: JP
Inventors: 田中　　均; 勝高木村; 陵一堀; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-06-06
Filing date: 1988-06-06
Publication date: 1997-11-19
Anticipated expiration: 2012-11-19
Also published as: JPH01307995A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリセルアレーが複数のサブアレーに分
割されている半導体記憶装置に関する。

〔従来の技術〕

ダイナミツク・ランダムアクセス・メモリ（以下DRAM
と略記する）は、例えば第２図に示す構成を有するもの
である。同図において、XDはＸ（行）デコーダ、YDはＹ
（列）デコーダ、Ｗはワード線（行アドレス選択線）、
D₁,_１〜D_N,_Ｎはデータ線、SA₁〜SA_Nはセンスアン
プ、DS₁〜DS_Nはデータ線選択スイツチ、I/O₁〜I/O_nはデ
ータ入出力線、DTはセンスアンプ駆動回路、MC₁,MC_Nは
第３図に示すような１トランジスタ、１キヤパシタから
成るメモリセル、A_X,A_YはそれぞれＸアドレス信号線、
Ｙアドレス信号線、φ_SA1,φ_SA2はセンスアンプ駆動信
号線PCC₁,PCC₂はタイミング発生回路（以下周辺回路と
称する）である。

ここでメモリセルMC₁に蓄わえられている情報を読み
出す場合以下の動作を行なう。まずＸデコーダXDによ
り、ワード線Ｗが選択されると、データ線D₁,_１〜D_N,
_Ｎとその選択ワード線Ｗとの交点にあるメモリセルMC
₁〜MC_Nに蓄えられていた情報がデータ線D₁〜D_Nに現われ
る。次に、周辺回路PCC₂よりセンスアンプ駆動信号が送
られ駆動回路DTにより、センスアンプSA₁〜SA_Nが駆動さ
れ、先の情報を増幅する。このときSA₁〜SA_Nの出力端に
はメモリセルMC₁〜MC_Nの情報が同時に出力される。次に
ＹデコーダYDにより、DS₁〜DS_NのＮ個のデータ線選択ス
イツチのうちDS₁を選択し、センスアンプSA₁の情報を入
出力線I/O1に出力する。この情報は、図では省略してあ
るが、さらにメインアンプにより増幅されてチツプ外部
へ出力される。

以上が情報を読み出すときの動作であるが、書き込み
の場合は、逆にチツプ外部からの情報を入出力線I/O1、
データ線選択スイツチDS₁、データ線D₁,_１を介してMC
₁へ入力する。

以上のようなDRAMにおいては、記憶容量が増加するに
したがつてデータ線１本当りに付くメモリセル数が増加
し、データ線の浮遊容量が増加する。DRAMでは、センス
アンプに入力されるメモリセルからの信号は、このデー
タ線容量とメモリセルキヤパシタ容量の比が小さい程大
きくなるから、このデータ線容量の増加は信号電圧の低
下をもたらす。また、データ線充放電時の電流の増加を
もたらす。

これらの問題を解決する手段として、例えば、特公昭
59−51075に記載のようにデータ線を複数本に分割し、
その分割ごとにセンスアンプを設ける方法がある。第２
図はそのような方法を用いた従来例である。同図でデー
タ線はｎ本に分割され、その分割ごとにセンスアンプ、
ＹデコーダＸデコーダが設けられサブアレーAR₁〜AR_nを
構成している。これにより、データ線容量C_Dはになり、信号電圧がとなる。ここでＮはデータ線方向のメモリセル数、C_DO
はメモリセル１ビツト当りのデータ線容量、C_SAはセン
スアンプ部容量である。また、ｎ個のサブアレーのうち
１個のみ、センスアンプを動作させることによつて、デ
ータ線と充放電電流をほぼ1/nにできる。このとき、セ
ンスアンプの制御のために周辺回路PCC₂からｎ本の信号
φ_SA1〜φ_SAnが必要となる。ここで、φ_SA1〜φ_SAnはPC
C₂内でＸアドレスによりつくられる。

第４図はセンスアンプ制御法のもう一つの例で、周辺
回路PCC₂からのセンスアンプ制御信号は１本のみで、こ
れとＸデコーダで用いるアドレスA_Xとの論理積をサブア
レー内でとつてそれをセンスアンプ駆動回路に入力して
いる。

以上のように、上記の従来技術によれば、記憶容量が
増加しても信号電圧の減少や、充放電電流の増加は防ぐ
ことができた。しかし、第２図に示すような例では、デ
ータ線分割数の増加によりセンスアンプ、Ｙデコーダの
増加以外に周辺回路からサブアレー内のセンスアンプ駆
動回路への制御信号数の増加が加わりさらにチツプサイ
ズが増加するという問題があつた。また、第４図に示す
例では周辺回路から各センスアンプ駆動回路への制御信
号は１本ですむがサブアレー内でＸアドレスA_Xと論理積
（AND）をとる回路AND1が必要となる。この回路はデー
タ線分割数が増える程多くのアドレス信号を必要とし、
回路も複雑になる。特に２のべき乗以外の分割数とした
場合には、論理積ばかりでなく論理和（OR）回路も必要
となるため、回路はさらに複雑になりサブアレー内に入
りきらなくなるという問題がある。また、回路の複雑化
により遅延時間が大きくなるという問題もある。

第５図は、そのような２のべき乗以外の分割数が実際
に必要であることを示す図である。これは4MbDRAMの例
であり、横軸がデータ線分割数ｎ、縦軸がチツプ短辺寸
法Ｌと、データ線容量C_Dとメモリセル容量C_Sの比C_D/C_S
である。

ここで、チツプ短辺寸法Ｌの上限を幅400ミル（10.16
mm）のデユアルインライン・プラスチツクパツケージ
（通称DILP）に収容可能な7.0mmとし、C_D/C_Sを従来と同
じ10とするとデータ線分割数は22〜24とする必要がある
ことがわかる。この数は２のべき乗である16と32の中間
の値である。

このように、記憶容量が増加するにつれて２のべき乗
以外の分割数が必要なことが多く発生するようになり、
第４図に示すような構成をとることが困難となつてく
る。

〔発明が解決しようとする課題〕

以上のように、従来技術では記憶容量が増加するに伴
なつて、サブアレーを選択するための信号数が増加する
ためチツプサイズの増加は避けられなかつた。また２の
べき乗以外のデータ線分割数ではサブアレーを選択する
ための論理回路が非常に複雑になり、サブアレー内には
収容できなくなるという問題、さらにその論理回路の段
数がふえ遅延時間が大きくなるという問題があつた。

本発明の目的は、データ線分割数が増加しても、また
その分割数が２のべき乗以外であつても、チツプサイズ
および遅延時間の増加をなくすことである。

〔課題を解決するための手段〕

上記目的は、複数のワード線と、上記複数のワード線
と交差する複数のデータ線と、上記複数のワード線と上
記複数のデータ線との交点に配置された複数のメモリセ
ルと、上記複数のデータ線に接続された複数のセンスア
ンプと、上記複数のワード線の所望のワード線を選択す
るＸデコーダとを有し、上記Ｘデコーダの出力の論理和
により上記複数のセンスアンプを制御することを特徴と
する半導体記憶装置により達成される。

〔作用〕

上記複数のワード線の何れかのワード線を選択する
と、上記Ｘデコーダの出力の論理和の状態が変化する。
その論理和の状態の変化に応じてセンスアンプが制御さ
れる。

〔実施例〕

以下、本発明の実施例を第１図により説明する。本実
施例の特徴は、ｎ個に分割されたサブアレーAR₁〜AR_n内
に配置されているＸデコータXD内のAND回路XA₁〜XA_nの
出力端の各々にＮチヤネルMOSトランジスタQ₁〜Q_nのゲ
ート電極を接続し、それらのソース電極を接地し、ドレ
イン電極を共通とすることによりXA₁〜XA_nのワイヤドOR
出力を得、その出力によりセンスアンプSA₁〜SA_Nを制御
できるようにしたことである。

これにより、もし、サブアレー内のＸデコーダXA₁〜X
A_nのうちの１個が選択されたなら、それに接続されたＮ
チヤンネルトランジスタ（Q₁〜Q_nのいずれか）がオン
し、そのワイヤドORの出力は“ハイ（High）”の状態か
ら“ロー（Low）”の状態に変化し、そのサブアレーが
選択されたことを検知できる。したがつて、従来のよう
に周辺回路からサブアレーの数と同じ数のサブアレー内
センスアンプ選択用の信号線を引き廻す必要がなくな
り、センスアンプの動作タイミングを決定するための信
号１本とワイヤドORの出力線１本の計２本で済むように
なる。また、Q₁〜Q_nはその負荷であるワイヤドOR出力線
の寄生容量が小さいので、チヤネル幅が小さく、また接
続方法も単純なので従来のＸデコーダのレイアウトパタ
ーンの隙間に挿入することができ、レイアウト面積は増
加しない。

この効果を4MbDRAMを例にして定量的に示す。まず、
メモリアレーの分割数を24、配線ピツチを４μｍとす
る。そうすると、従来の方式では信号線数は24本である
から配線領域の幅は96μｍとなる。一方、第１図の方式
では信号線数は２本であるから、８μｍとなり、従来よ
りチツプサイズを88μｍ小さくできることになる。さら
に、センスアンプをＰチヤネルMOSトランジスタとＮチ
ヤネルMOSトランジスタで構成した場合には、それぞれ
に対して逆位相の信号が必要となるため、信号線数は２
倍となり、その差も180μｍと大きくなる。これは、チ
ツプ短辺寸法の700μｍに対しては３％程度に過ぎない
が、幅400milのパツケージとチツプの間の封止余裕に対
しては10％に達し、そのパツケージへの収容の可否が左
右される量となる。

なお、第１図において、ワイヤドORの出力端に接続さ
れたＰチヤネルMOSトランジスタQ_Pは、ワイヤドOR出力
端をV_CCの電位にプリチヤージするために使用される。

以上のように、本実施例によれば、メモリセルアレー
の分割数が２のべき乗以外の数でも、サブアレーを選択
する信号の発生回路を簡単にでき、さらに周辺回路から
の信号線数も少なくできるのでチツプサイズを小さくで
きる。また、その低減分を他の信号線の幅を広げること
に使用すれば、信号線の寄生抵抗が小さくなるので、高
速化が可能となる。

第６図は、本発明を特願昭56−81042記載の多分割デ
ータ線回路方式に適用した例である。この実施例の特徴
は、第１図で示した実施例のワイヤドOR出力を、センス
アンプの選択以外にも利用したことである。

本実施例において、メモリセルアレーは2K個に分割さ
れ、その２個に１組づつセンスアンプSA、データ線プリ
チヤージ回路PC、データ線選択スイツチDSが付加され、
その２個のメモリセルアレーで、それらの回路を共用す
る構成となつている。また、ＹデコーダYDは右端に１列
のみ配置され、その出力は各ブロツク内のデータ線選択
スイツチを一括して制御するようになつている。このた
め、この方式では、従来の方式にくらべ、Ｙデコーダが
1/K、センスアンプが1/2に低減されるため小チツプ化が
可能となる。

ここで、XCL_iとXCU_i（ｉ＝１〜Ｋ）は、メモリセルア
レーを選択するための回路で、その中のφ_SHR,φ_SHLは
２個のメモリセルアレーのうち１個の選択し、センスア
ンプに接続するための信号、φ_PCはプリチヤージ回路を
駆動するための信号、φ_SPはＰチヤネルトランジスタで
構成されるセンスアンプを駆動するための信号である。
いずれもＸデコーダ出力のワイヤドOR出力φ_DL,φ_DRと
周辺回路からの信号φ_SH,φ_SAによつて制御回路GCLにお
いてつくられる。また、GCLでつくられた信号φ_PCはサ
ブアレー上部に配置された第２の制御回路GCUに入力さ
れ、ここで、Ｎチヤネルトランジスタで構成されるセン
スアンプを駆動する信号φ_SH、および共通データ入出力
線IOi,▲▼（ｉ＝１〜Ｋ）にあらわれた信号を増
幅するためのメインアンプMAi（ｉ＝１〜Ｋ）を駆動す
る信号φ_maを発生する。

φ_maはまた、データ入出力線do,▲▼とメインア
ンプを接続するためのスイツチをも制御している。

第７図および第８図は、それぞれ、制御回路、GCL,GC
Uの具体的回路構成を示したものである。また第９図
は、第６図，第７図，第８図の動作波形を示したもので
ある。以下、第９図を用いて、上記回路の動作を説明す
る。

チツプ外部より入力された、アドレス信号は、周辺回
路PCC₁で内部回路用の振幅に変換された後、内部アドレ
ス信号a_xiとなつて、ＸデコーダXDi（ｉ＝１〜2K）へ入
力される。ここで、例えばXD₁の中のNA1が選択され、そ
の出力がL_OWレベルからHighレベルに変化すると、ワイ
ヤドOR用のトランジスタQ₁がオンし、φ_PDとQ_D1によりV
ccのレベルにあつたワイドORの出力がOVに変化する。こ
のとき、インバータI₁により、この出力は反転されφ_DL
としてGCLへ入力される。第７図において、GCLの内部ノ
ードN₁,N₂およびN₃,N₄（すなわち、φ_SHL,φ_SHR）はプ
リチヤージパルスφ_ＰによつてあらかじめV_CCのレベル
に充電されている。ここで、φ_DLがOVからV_CCに立ち上
がるとN₁のノードは、昇圧用コンデンサQ_G5によつてV_CC
＋αのレベルにまで昇圧される。一方N₂のノードおよび
φ_SHRは、トランジスタQ_G11およびQ_G9によつてOVのレベ
ルに放電される。この状態で周辺回路からの信号φ_SHが
V_CCからV_CC＋βに変化すると、φ_SHによる電流はQ_G7を
通過して、φ_SHLのレベルをV_CCからV_CC＋βのレベルに
まで上昇させる。一方、φ_SHRはQ_G9によつてOVに放電さ
れ、また、Q_G10のゲートであるノードN₂はQ_G11によつて
OVに放電されているから、Q_G10はオフ状態にあり、φ_SH
からφ_SHRへ電流は流れずOVの状態を保つている。以上
のようにして、φ_SHLはV_CC＋βにφ_SHRはOVになるの
で、メモリセルアレーMCA1のデータ線のみがセンスアン
プに接続されることになる。

一方、データ線プリチヤージ回路の駆動信号φ_PCは、
φ_DLとφ_DRのノア（NOR）出力であるから、φ_DLがOVか
らVccに変化したとき、V_CCからOVに変化しプリチヤージ
回路の動作を停止させる。このNOR回路出力φ_PCは、イ
ンバータINV₄によつて反転されナンド（NAND）回路へ入
力されているから、φ_DLがOVからVccに変化することに
よつて、NAND回路の一方の入力端は、OVからV_CCに変化
する。また、φ_PCは第８図に示すGCUへ入力され、AND1,
AND2の一方の入力端もOVからV_CCに変化させる。

ここで、周辺回路P_cc1からのワード線駆動信号φ_ｘが
OVからV_CC＋βに変化すると、ワードドライバQ_W1のゲー
トはNA1によりV_CCに充電されているから、Q_w1を通して
電流がW₁に流れ、その電圧をV_CC＋βとする。その結
果、そのワード線に接続されたメモリセルより信号がデ
ータ線上に読み出される。ここで、周辺回路P_CC2からの
センスアンプ駆動信号φ_SAをOVからV_CCへ変化させると
第７図のNAND回路出力はV_CCからOVに変化し、PMOSセン
スアンプ駆動トランジスタQ_SPをオンさせる。また同時
に、GCU内のAND1の出力はOVからV_CCに変化し、NMOSセン
スアンプ駆動トランジスタQ_SNをオンさせる。

こうして、センスアンプが動作し、データ線上の信号
が十分に増幅された後、Ｙアドレス信号をＹデコーダYD
に入力し、その出力によつてデータ線選択スイツチDSの
うちの１個を選択する。これによつて、データ線上の信
号は、データ入出力線I/O1,▲▼を通してメイ
ンアンプMA₁に入力される。ここで、周辺回路PCC₁から
のメインアンプ駆動信号をOVからV_CCに変化させるとGCU
内のAND₂の出力φ_MSがOVからV_CCに変化し、メインアン
プMA₁を動作させ、さらにその出力をデータ入出力線do,
▲▼に接続する。読み出し信号は、do,▲▼を
通して出力バツフアDOBに入力され、これよりチツプ外
部へ出力される。以上が読み出し動作であるが、書き込
み時も、データの流れが逆になるところ以外は読み出し
時と同様である。

以上のように本実施例によれば、サブアレーを選択す
るための信号はすべてサブアレー内で発生させることが
できるので、周辺回路からの選択信号の数を少なくで
き、多分割データ線回路方式本来の効果と合わせてより
小チツプ化が可能となる。

〔発明の効果〕

以上のように、本発明によれば、メモリセルアレーの
分割数が増加しても、またその数が２のべき乗でなくて
も、その選択信号発生回路を個々のサブアレー内に内容
できる程小さな面積で実現できるので、周辺回路からサ
ブアレーへの選択信号配線数を低減でき小チツプ面積化
が可能となる。また、それによつて収容するパツケージ
も小型化できるので、同一面積でより多くのパツケージ
を実装できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路ブロツク図、第６
図，第７図，第８図は本発明の第２の実施例の回路図、
第９図は第６図，第７図，第８図の動作波形図、第２
図，第４図は従来例の回路ブロツク図、第５図はメモリ
セルアレー分割数とチツプサイズおよびデータ線容量の
相関図、第３図は、本発明の実施例および従来例で用い
るメモリセルの等価回路図である。 MC……メモリセル、MCA……メモリセルアレー、AR……
サブアレー、AND……AND回路、INV……インバータ回
路、SA……センスアンプ、DS……データ線選択回路、D,
……データ線、Ｗ……ワード線、XD……Ｘデコーダブ
ロツク、YD……Ｙデコーダブロツク、PCC……周辺回
路、SAA……センスアンプブロツク、DT……センスアン
プ駆動回路、I/O……サブデータ入出力線、PC……デー
タ線プリチヤージ回路、XCL……メモリセルアレーおよ
びPMOSセンスアンプ選択回路、XCU……メインアンプお
よびNMOSセンスアンプ選択回路、GCL,GCR……選択信号
発生回路、φ_SHL……左側メモリアレー選択信号、φ_SHR
……右側メモリアレー選択信号、φ_SP……PMOSセンスア
ンプ選択信号、φ_PC……データ線プリチヤージ信号、φ
_SA……センスアンプ駆動信号、φ_MA……メインアンプ駆
動信号、φ_MS……メインアンプ選択信号、φ_SH……メモ
リアレー選択回路駆動信号、φ_Ｐ……選択信号発生回路
プリチヤージ信号、φ_DL……左側Ｘデコーダ出力のワイ
ヤドOR出力、φ_DR′……右側ＸデコーダのワイヤドOR出
力、do……メインデータ入出力線、Do……データ出力信
号、Di……データ入力信号、φ_Ｘ……ワード線駆動信
号、A_X,a_X……内部Ｘアドレス信号、A_Y,a_Y,φ_Ｙ……内
部Ｙアドレス信号、φ_Ｒ……出力バツフア制御信号、φ
_Ｗ……入力バツフア制御信号、WD……ワードドライバブ
ロツク、DOB……出力バツフア、DIB……データ入力バツ
フア、Q_S……メモリセルスイツチトランジスタ、C_S……
メモリセルキヤパシタ、V_CC……電源電圧、V_P……メモ
リセルプレート電圧、C_D……データ線容量、Ｌ……チツ
プ短辺寸法、XA,NA……Ｘデコーダ内AND回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀陵一東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭62−24495（ＪＰ，Ａ) 特開昭63−201995（ＪＰ，Ａ) 特開昭63−209093（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ複数のワード線と、上記複数のワ
ード線と交差する複数のデータ線と、上記複数のワード
線と上記複数のデータ線との交点に設けられた複数のメ
モリセルとからなる複数のメモリアレイと、それぞれが上記複数のメモリアレイのうちのそれぞれ特
定のメモリアレイに対応するように設けられ、かつそれ
ぞれがセンスアンプ駆動信号によって動作されることに
よって対応するメモリアレイにおける複数のデータ線の
情報信号をそれぞれ増幅する複数のセンスアンプからな
る複数のセンスアンプ群と、上記複数のメモリアレイの所望のワード線を選択するＸ
デコーダと、上記複数のセンスアンプ群のうちの上記Ｘデコーダによ
って選択されるワード線を持つメモリアレイに対応する
センスアンプ群に対するセンスアンプ駆動信号を共通の
動作タイミング信号によって決められるタイミングで形
成する制御回路とを有してなり、上記制御回路は、各メモリアレイに対するＸデコーダ出
力の論理和と上記共通の動作タイミング信号との組み合
わせによって当該メモリアレイに対応する複数のセンス
アンプ群のための上記センスアンプ駆動信号を形成する
ように構成されてなることを特徴とする半導体記憶装
置。
【請求項２】上記各メモリアレイに対するＸデコーダ出
力の論理和は、ドレイン電極の相互が共通接続されてな
るとともにソース電極の相互が共通接続され、かつそれ
ぞれのゲート電極に上記Ｘデコーダ出力が供給される複
数のMOSトランジスタの上記共通接続されてなるドレイ
ン電極から得られるようにされてなることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。
【請求項３】上記メモリアレイの数が２のべき乗以外の
数からなることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
【請求項４】上記各メモリアレイは、ダイナミック・ラ
ンダムアクセス・メモリを構成するメモリアレイからな
ることを特徴とする特許請求の範囲第１項ないし第３項
のうちの１に記載の半導体記憶装置。
【請求項５】上記各センスアンプ群におけるセンスアン
プはＰチャンネルMOSトランジスタとＮチャンネルMOSト
ランジスタとから構成され、上記制御回路は各センスア
ンプ群のＰチャンネルMOSトランジスタを駆動するため
の一方の位相の駆動信号とＮチャンネルMOSトランジス
タを駆動するための他方の位相の駆動信号との互いに逆
位相の駆動信号を形成するように構成されてなることを
特徴とする特許請求の範囲第１項ないし第４項のうちの
１に記載の半導体記憶装置。
【請求項６】上記各センスアンプ群はそれぞれ複数のメ
モリアレイが対応され、各センスアンプ群とそれに対応
される複数のメモリアレイの複数のデータ線が選択的に
接続されるようにされ、上記制御回路は、各センスアン
プ群に対応される複数のメモリアレイに対するＸデコー
ダの論理和と上記共通の動作タイミング信号とに基づい
て当該センスアンプ群のための上記駆動信号を形成する
ように構成されてなることを特徴とする特許請求の範囲
第１項ないし第５項のうちの１に記載の半導体記憶装
置。