KR100733416B1 - 전압 발생 장치 - Google Patents

Abstract

본 발명은 전압 발생 장치에 관한 것으로서, 특히, 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류(IDD2P)를 최소화시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 기준전압보다 문턱전압만큼 높거나 낮은 전위를 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단; 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및 전압 구동부와 코아전압 인가단 사이와, 전압 구동부와 접지전압단 사이에 각각 구비되어 전압 구동부의 오프 누설 전류의 경로를 차단하는 구동 제어부를 포함한다.

스탠바이, 전류, 하프, 코아전압, 비트라인 프리차지, 셀 플레이트

Description

전압 발생 장치{Voltage generator}

도 1은 종래의 전압 발생 장치에 관한 회로도.

도 2는 본 발명에 따른 전압 발생 장치에 관한 회로도.

도 3은 본 발명에 따른 전압 발생 장치의 다른 실시예.

도 4a 내지 도 4c는 본 발명에 따른 전압 발생 장치의 파형도.

본 발명은 전압 발생 장치에 관한 것으로서, 특히, 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류를 최소화시킬 수 있도록 하는 기술이다.

반도체 메모리 소자는 공정변화에 대한 조건들에 의해 낮은 구동능력(Drivability)을 갖는 경우가 많다. 이러한 경우 전압의 구동능력이 작아서 내부전압에 큰 변화를 일으켜 반도체 메모리 소자의 오동작을 유발하게 된다.

또한, 반도체 메모리 소자가 고집적화됨에 따라 공정변화가 점점 심해지기 때문에, 코아전압이 점점 낮아지면서 반도체 메모리 소자에 사용되는 비트라인 프리차지 전압 Vblp 및 셀 플레이트 전압 Vcp의 구동능력도 감소하게 된다.

도 1은 종래의 비트라인 프리차지 전압 Vblp 발생 장치에 관한 회로도이다.

종래의 전압 발생 장치는 코아전압 제어수단(10)과 전압 구동부(20)를 구비한다. 그리고, 코아전압 제어수단(10)은 코아전압 발생부(11)와, 바이어스 전압 발생부(12) 및 게이트 전압 발생부(13)를 포함한다.

여기서, 코아전압 발생부(11)는 비트라인 프리차지 전압 Vblp 또는 셀플레이트 전압 VCP의 기준전압이 되는 1/2 코아전압(1/2×VCORE)을 발생한다. 이러한 코아전압 발생부(11)는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P1,P2와 저항 R1,R2을 구비한다. 따라서 셀프 바이어스 다이오드(Self Bias Diode) 저항과 라인(Line) 저항을 이용한 전압 분할기(Voltage Divider)를 구현하여 기준전압 ref을 발생한다.

이때, 전원전압이 외부에서 인가되는 경우에 도 1에서와 같이 전압 분할기를 이용하여 전원전위를 생성하지만, 전원전압을 내부에서 생성하는 경우 다른 장치의 기준전위 발생부를 통해 기준전압 ref을 생성할 수 있다.

그리고, 바이어스 전압 발생부(12)는 기준전압 ref을 이용하여 바이어스 전압 pbias,nbias을 발생한다. 이러한 바이어스 전압 발생부(12)는 PMOS트랜지스터 P3~P6와 NMOS트랜지스터 N1~N6를 구비한다.

여기서, PMOS트랜지스터 P3와 NMOS트랜지스터 N1,N3는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 접지전압 VSS 인가단으로 일정한 전류가 흐 르도록 한다. 그리고, PMOS트랜지스터 P3는 게이트 단자를 통해 기준전압 ref이 인가되고, NMOS트랜지스터 N1,N3는 각각의 게이트 단자와 드레인 단자가 공통 연결된다.

또한, PMOS트랜지스터 P4와 NMOS트랜지스터 N2,N4는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 커런트 미러 구조를 이루며, 코아전압 VCORE 인가단에 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P4는 게이트 단자와 드레인 단자가 공통 연결되고, NMOS트랜지스터 N2는 NMOS트랜지스터 N1와 게이트 단자가 공통 연결되며, NMOS트랜지스터 N4는 NMOS트랜지스터 N3과 게이트 단자가 공통 연결되어, NMOS트랜지스터 N2,N4에 동일한 전류가 흐르게 된다.

또한, PMOS트랜지스터 P5는 코아전압 VCORE 인가단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P4와 공통 연결된 커런트 미러 구조를 이룬다. PMOS트랜지스터 P6는 코아전압 VCORE 인가단과 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 바이어스 전압 pbias이 인가된다. 또한, NMOS트랜지스터 N5는 접지전압단과 PMOS트랜지스터 P7 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias가 인가된다. NMOS트랜지스터 N6는 접지전압단과 PMOS트랜지스터 P8 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias이 인가된다.

게이트 전압 발생부(13)는 게이트 단자를 통해 게이트 전압 ngate이 공통으로 인가되는 NMOS트랜지스터 N7,N8과 게이트 단자를 통해 게이트 전압 pgate이 공통으로 인가되는 PMOS트랜지스터 P7,P8을 구비하여 커런트 미러 구조를 이룬다. 이러한 게이트 전압 발생부(13)는 기준전압 ref 보다 NMOS트랜지스터 N7의 문턱전압 만큼 높은 전위인 게이트 전압 ngate과, 기준전압 ref 보다 PMOS트랜지스터 P7의 문턱전압 만큼 낮은 전위인 게이트 전압 pgate을 생성한다.

또한, 전압 구동부(20)는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 구비한다. PMOS트랜지스터 P9와 NMOS트랜지스터 N9는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.

이러한 종래의 전압 발생 장치는 내부 전원전위가 낮은 경우 구동능력이 감소하게 되는 것을 방지하기 위한 것으로서, 최종단의 구동능력을 높이기 위해 전압 구동부(20)에 슬림 로우(Slim Low) 문턱전압을 갖는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 구비하게 된다. 그런데, 이러한 경우 액티브, 리드/라이트 시의 동작 특성은 향상되는 반면에, 프리차지 상태에서는 오프 누설 전류가 많이 흐르게 되는 문제점이 있다.

즉, PMOS트랜지스터 P9의 문턱전압이 목표 값에서 조금만 낮아지게 되면, 많은 오프 누설전류에 의해 프리차지, 즉 스탠바이 전류가 발생하게 된다. 이에 따라, 스펙에 부합되지 않는 결과를 야기하게 되며, 특히, 스탠바이 전류가 중요한 관건인 저전력 또는 모바일 제품에서 치명적인 오류를 유발할 수 있다.

따라서, 최종 드라이버 단의 동작 영역을 확보하기 위해 PMOS트랜지스터 P9와 NMOS트랜지스터 N9의 문턱전압을 낮출 경우, 구동능력 특성을 향상시킬 수는 있 으나 스탠바이 전류 측면에서는 엄청난 손실을 유발하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 드라이버 단에 문턱전압이 낮은 PMOS트랜지스터와 NMOS트랜지스터를 사용하고 소스 디제너레이션(Source Degeneration) 위한 구동 제어부를 포함하여 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류(IDD2P)를 최소화시킬 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 전압 발생 장치는, 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 기준전압보다 문턱전압만큼 높거나 낮은 전위를 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단; 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및 전압 구동부와 코아전압 인가단 사이와, 전압 구동부와 접지전압단 사이에 각각 구비되어 전압 구동부의 오프 누설 전류의 경로를 차단하는 구동 제어부를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명에 따른 전압 발생 장치에 관한 회로도이다.

본 발명은 코아전압 제어수단(100)과 전압 구동부(200) 및 구동 제어부(300,310)를 구비한다. 그리고, 코아전압 제어수단(100)은 코아전압 발생부(110)와, 바이어스 전압 발생부(120) 및 게이트 전압 발생부(130)를 포함한다.

여기서, 코아전압 발생부(110)는 비트라인 프리차지 전압 Vblp 또는 셀플레이트 전압 VCP의 기준전압이 되는 1/2 코아전압(1/2×VCORE)을 발생한다. 이러한 코아전압 발생부(110)는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P10,P11와 저항 R3,R4을 구비한다. 따라서 셀프 바이어스 다이오드(Self Bias Diode) 저항 P10,P11과 라인(Line) 저항 R3,R4을 이용한 전압 분할기(Voltage Divider)를 구현하여 기준전압 ref을 발생한다.

이때, 전원전압이 외부에서 인가되는 경우에 도 2에서와 같이 전압 분할기를 이용하여 전원전위를 생성하지만, 전원전압을 내부에서 생성하는 경우 다른 장치의 기준전위 발생부를 통해 기준전압 ref을 생성할 수 있다.

그리고, 바이어스 전압 발생부(120)는 기준전압 ref을 이용하여 바이어스 전압 pbias,nbias을 발생한다. 이러한 바이어스 전압 발생부(120)는 PMOS트랜지스터 P12~P15와 NMOS트랜지스터 N10~N15를 구비한다.

여기서, PMOS트랜지스터 P12와 NMOS트랜지스터 N10,N12는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 접지전압 VSS 인가단으로 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P12는 게이트 단자를 통해 기준전압 ref이 인가되고, NMOS트랜지스터 N10,N12는 각각의 게이트 단자와 드레인 단자가 공통 연결된다.

또한, PMOS트랜지스터 P13와 NMOS트랜지스터 N11,N13는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 커런트 미러 구조를 이루며, 코아전압 VCORE 인가단에 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P13는 게이트 단자와 드레인 단자가 공통 연결되고, NMOS트랜지스터 N11는 NMOS트랜지스터 N10와 게이트 단자가 공통 연결되며, NMOS트랜지스터 N13는 NMOS트랜지스터 N12과 게이트 단자가 공통 연결되어, 평형 상태에서 NMOS트랜지스터 N11,N13에 동일한 전류가 흐르게 된다.

또한, PMOS트랜지스터 P14는 코아전압 VCORE 인가단과 NMOS트랜지스터 N16 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P13와 공통 연결된 커런트 미러 구조를 이룬다. PMOS트랜지스터 P15는 코아전압 VCORE 인가단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자를 통해 바이어스 전압 pbias이 인가된다. 또한, NMOS트랜지스터 N14는 접지전압 VSS 인가단과 PMOS트랜지스터 P16 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias가 인가된다. NMOS트랜지스터 N15는 접지전압단과 PMOS트랜지스터 P17 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias이 인가된다.

게이트 전압 발생부(130)는 게이트 단자를 통해 게이트 전압 ngate이 공통으로 인가되는 NMOS트랜지스터 N16,N17과, 게이트 단자를 통해 게이트 전압 pgate이 공통으로 인가되는 PMOS트랜지스터 P16,P17을 구비하여 커런트 미러 구조를 이룬다. 이러한 게이트 전압 발생부(130)는 기준전압 ref 보다 NMOS트랜지스터 N16의 문턱전압 만큼 높은 전위인 게이트 전압 ngate과, 기준전압 ref 보다 PMOS트랜지스 터 P16의 문턱전압 만큼 낮은 전위인 게이트 전압 pgate을 생성한다.

또한, 전압 구동부(200)는 PMOS트랜지스터 P18와 NMOS트랜지스터 N18를 구비한다. PMOS트랜지스터 P18와 NMOS트랜지스터 N18는 출력 전압 제어부(300,310) 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.

그리고, 구동 제어부(300)는 코아전압 VCORE 인가단과 PMOS트랜지스터 P18 사이에 연결되어 게이트 단자를 통해 접지전압 VSS가 인가되는 PMOS트랜지스터 P19를 포함한다. 또한, 구동 제어부(310)는 접지전압 VSS 인가단과 NMOS트랜지스터 N18 사이에 연결되어 게이트 단자를 통해 전원전압 VDD가 인가되는 NMOS트랜지스터 N19를 포함한다.

이러한 구성을 갖는 본 발명은 내부 전원전위가 낮은 경우 구동능력이 감소하게 되는 것을 방지하고 최종 드라이버 단의 동작 영역을 확보하기 위해 전압 구동부(200)에 슬림 로우(Slim Low) 문턱전압을 갖는 PMOS트랜지스터 P18와 NMOS트랜지스터 N18를 구비하게 된다.

그리고, 소스 디제너레이션(Source Degeneration) 방식으로 드라이버 최종단에 구비된 구동 제어부(300)에 노말 PMOS트랜지스터 P19와 노말 NMOS트랜지스터 N19를 포함하게 된다. 이에 따라, 본 발명은 노말 동작시 전압 구동부(200)의 구동능력을 그대로 이용하고, 슬림 로우 문턱전압을 갖는 PMOS트랜지스터 P18과 NMOS트랜지스터 N18의 누설 경로를 노말 PMOS트랜지스터 P19와 노말 NMOS트랜지스터 N19를 이용하여 제어할 수 있도록 한다.

도 3은 본 발명에 따른 전압 발생 장치에 관한 다른 실시예이다.

본 발명은 코아전압 제어수단(100)과 전압 구동부(200) 및 구동 제어부(400,410)를 구비한다. 그리고, 코아전압 제어수단(100)은 코아전압 발생부(110)와, 바이어스 전압 발생부(120) 및 게이트 전압 발생부(130)를 포함한다.

이러한 도 3의 실시예는 코아전압 제어수단(100)과 전압 구동부(200)의 구성이 도 2의 실시예와 동일하며, 다만, 구동 제어부(400,410)의 구성이 도 2와 상이하다. 이에 따라, 코아전압 제어수단(100)과 전압 구동부(200)의 상세 구성 및 동작의 설명은 생략하기로 한다.

도 3의 실시예에 따른 구동 제어부(400)는 코아전압 VCORE 인가단과 PMOS트랜지스터 P18 사이에 병렬 연결된 PMOS트랜지스터 P20,P21을 구비한다. 여기서, PMOS트랜지스터 P20는 게이트 단자를 통해 액티브바 신호 actb가 인가되고, PMOS트랜지스터 P21는 게이트 단자를 통해 접지전압 VSS가 인가된다.

또한, 구동 제어부(410)는 접지전압 VSS 인가단과 NMOS트랜지스터 N18 사이에 병렬 연결된 NMOS트랜지스터 N20,N21을 구비한다. 여기서, NMOS트랜지스터 N20는 게이트 단자를 통해 액티브 신호 act가 인가되고, NMOS트랜지스터 N21는 게이트 단자를 통해 전원전압 VDD가 인가된다.

이러한 구성을 갖는 본 발명은 소스 디제너레이션 방식으로 드라이버 최종단에 구비된 구동 제어부(400)에 노말 PMOS트랜지스터 P21와 노말 NMOS트랜지스터 N21를 포함하게 된다. 이에 따라, 본 발명은 노말 동작시 전압 구동부(200)의 구동능력을 그대로 이용하고, 슬림 로우 문턱전압을 갖는 PMOS트랜지스터 P18과 NMOS 트랜지스터 N18의 누설 경로를 노말 PMOS트랜지스터 P21와 노말 NMOS트랜지스터 N21를 이용하여 제어할 수 있도록 한다.

또한, 이러한 본 발명은 동작 모드를 나타내는 액티브 신호 act의 제어에 따라 액티브 또는 스탠바이 모드시 각각 노말 PMOS트랜지스터 P21와 노말 NMOS트랜지스터 N21를 사용하게 된다. 이에 따라, 전류의 공급이 많이 필요한 경우 구동 제어부(400,410)에 따라 전압 구동부(200)에 많은 전류를 공급하도록 하고, 전류 공급이 많이 필요하지않는 경우에는 턴오프되어 전압 구동부(200)만 사용할 수 있도록 한다.

예를 들어, 본 발명은 도 4a에서와 같이 액티브 명령 atv의 활성화 시점에 동기하여 액티브 신호 act가 활성화된다.

즉, 액티브 동작 모드시 액티브 명령 atv에 따라 액티브 신호 act가 하이가 되고, 액티브바 신호 actb가 로우로 활성화된다. 이에 따라, NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴온된다. 그리고, 프리차지 동작 모드시 프리차지 신호 pcg가 활성화되면 일정 시간 이후에, 액티브 신호 act가 로우가 되고, 액티브바 신호 actb가 하이로 천이하여 NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴오프된다.

그리고, 본 발명은 도 4b에서와 같이 액티브 명령 atv와 프리차지 신호 pcg의 활성화 시점에 동기하여 액티브 신호 act가 활성화된다.

즉, 액티브 동작 모드시 액티브 명령 atv에 따라 액티브 신호 act가 하이가 되고, 액티브바 신호 actb가 로우로 활성화된다. 이에 따라, NMOS트랜지스터 N20 와 PMOS트랜지스터 P20가 턴온된다. 그리고, 액티브 명령 atv의 일정 지연시간 이후에 액티브 신호 act가 로우가 되고, 액티브바 신호 actb가 하이로 천이된다. 이에 따라, NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴오프된다.

이어서, 프리차지 동작 모드시 프리차지 신호 pcg가 활성화되면 액티브 신호 act가 하이가 되고, 액티브바 신호 actb가 로우로 천이하여 NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴온된다. 그리고, 프리차지 신호 pcg의 활성화 시점에서 일정 지연시간 이후에 액티브 신호 act가 로우가 되고, 액티브바 신호 actb가 하이로 천이된다. 이에 따라, NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴오프된다.

또한, 본 발명은 도 4c에서와 같이 클럭 인에이블 신호 CKE의 활성화 구간동안 액티브 신호 act가 활성화된다.

즉, 클럭 인에이블 신호 CKE가 활성화되는 넌 파워다운(Non Power down) 모드시 액티브 신호 act가 하이가 되고, 액티브바 신호 actb가 로우로 활성화된다. 이에 따라, NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴온된다. 그리고, 클럭 인에이블 신호 CKE가 비활성화되는 파워다운 모드시 액티브 신호 act가 로우가 되고, 액티브바 신호 actb가 하이로 천이된다. 이에 따라, NMOS트랜지스터 N20와 PMOS트랜지스터 P20가 턴오프된다.

이상에서 설명한 바와 같이, 본 발명은 드라이버 단에 문턱전압이 낮은 PMOS트랜지스터와 NMOS트랜지스터를 사용하고 소스 디제너레이션 하기 위한 구성을 구 현하여 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류(IDD2P,IDD2N,IDD3P,IDD6)를 최소화시킴으로써 소자의 신뢰도를 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 상기 기준전압보다 문턱전압만큼 높거나 낮은 전위를 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단;

상기 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및

상기 전압 구동부와 코아전압 인가단 사이와, 상기 전압 구동부와 접지전압단 사이에 각각 구비되어 상기 전압 구동부의 오프 누설 전류의 경로를 차단하는 구동 제어부를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 1항에 있어서, 상기 구동 제어부는 상기 전압 구동부의 전류를 소스 디제너레이션 하기 위한 노말 트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 1항에 있어서, 상기 구동 제어부는

상기 코아전압 인가단과 상기 전압 구동부 사이에 연결되어 게이트 단자를 통해 접지전압이 인가되는 제 1노말 트랜지스터; 및

상기 접지전압단과 상기 전압 구동부 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 제 2노말 트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 3항에 있어서, 상기 제 1노말 트랜지스터는 제1PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 3항에 있어서, 상기 제 2노말 트랜지스터는 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

삭제

제 1항 또는 제 3항에 있어서, 상기 구동 제어부는

상기 전압 구동부와 코아전압 인가단 사이와, 상기 전압 구동부와 접지전압 단 사이에 각각 구비되어 특정 명령신호의 액티브 동작시 상기 전압 구동부의 전류 구동 능력을 향상시키는 구동 제어수단을 더 포함하는 것을 특징으로 하는 전압 발생 장치.

제 7항에 있어서, 상기 구동 제어수단은

상기 코아전압 인가단과 상기 전압 구동부 사이에 연결되어 게이트 단자를 통해 액티브바 신호가 인가되는 제 1트랜지스터; 및

상기 접지전압단과 상기 전압 구동부 사이에 연결되어 게이트 단자를 통해 액티브 신호가 인가되는 제 2트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 8항에 있어서, 상기 제 1트랜지스터는 제 2PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 8항에 있어서, 상기 제 2트랜지스터는 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.

제 7항에 있어서, 상기 구동 제어수단은 액티브 동작시 턴온되어 상기 전압 구동부의 전류 구동 능력을 향상시키고, 스탠바이 모드시 턴오프됨을 특징으로 하는 전압 발생 장치.

제 7항에 있어서, 상기 구동 제어수단은 상기 액티브 동작시 액티브 신호가 인에이블 되는 시점에 턴온되고, 프리차지 동작시 프리차지 신호가 인에이블 되는 시점에서 일정 지연시간 이후에 턴오프 됨을 특징으로 하는 전압 발생 장치.

제 7항에 있어서, 상기 구동 제어수단은 상기 액티브 동작시 액티브 신호가 인에이블 되는 시점에 턴온되고 일정 지연시간 이후에 턴오프되며, 프리차지 동작시 프리차지 신호가 인에이블 되는 시점에 턴온되고 일정 지연시간 이후에 턴오프 됨을 특징으로 하는 전압 발생 장치.

제 7항에 있어서, 상기 구동 제어수단은 클럭 인에이블 신호의 활성화 구간동안에 턴온 상태를 유지하고, 파워다운 모드시 상기 클럭 인에이블 신호가 비활성화 되는 구간에서 턴오프 상태를 유지함을 특징으로 하는 전압 발생 장치.

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