KR20070002597A - 반도체 소자의 누설 전류 제어 장치 - Google Patents

반도체 소자의 누설 전류 제어 장치 Download PDF

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Abstract

본 발명은 반도체 소자의 누설 전류 제어 장치에 관한 것으로서, 반도체 소자의 게이트 오프 누설 전류에 의한 대기전류 또는 셀프 리프레쉬를 전류를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 반도체 소자의 PMOS트랜지스터에서 디램이 동작되지 않는 상태에서는 게이트 전위를 소스 및 벌크 전압 보다 높게 인가시켜 대기 전류(IDD2) 또는 셀프 리프레쉬 전류(IDD6)를 감소시킴으로써 대기 모드 또는 셀프 리프레쉬 모드시 게이트 오프 누설 전류를 감소시킬 수 있도록 한다.

Description

반도체 소자의 누설 전류 제어 장치{Device for controlling leakage current of semiconductor device}
도 1 내지 도 3은 종래기술에 따른 반도체 소자의 누설 전류 제어 장치에 관한 구성도.
도 4 내지 도 6은 본 발명에 따른 반도체 소자의 누설 전류 제어 장치에 관한 구성도.
본 발명은 반도체 소자의 누설 전류 제어 장치에 관한 것으로서, 반도체 소자의 게이트 오프 누설 전류에 의한 대기전류 또는 셀프 리프레쉬를 전류를 감소시킬 수 있도록 하는 기술이다.
근래에 들어 디램이 스케일링 다운(Scaling-down)되면서 트랜지스터의 밀도가 급속히 증가하였으며 전력 소모의 감소를 위해 사용전압도 점점 낮아지고 있다. 또한, 낮은 전압 레벨로 보다 향상된 천이 속도를 얻기 위해서 문턱전압도 점점 낮아지게 되었는데, 이로 인해 서브 문턱 누설(Sub-threshold leakage)이 새로운 문제로 부각되었다.
즉, 디램의 기술이 발전하게 되면서 디램의 축소화가 가속화 되었다. 이에 따른 트랜지스터 소자의 게이트 선폭(CD)의 감소에 의해 최근 디램 제품에서 크게 이슈(Issue)화 되고 있는 부분이 게이트 오프(Gate-off) 누설 전류에 의한 IDD2(스탠바이 전류)와 IDD6(셀프 리프레쉬 전류)의 증가 현상이다.
이러한 게이트 오프 누설 전류의 증가에 대응하여 디램의 동작 전압은 3.3V->2.5V->1.8V로 지속적으로 감소되고 있지만, 스탠바이 전류에 대한 스펙(Spec)은 감소되지 못하고 있는 실정이다. 특히, 디램의 게이트 오프 누설 전류는 NMOS트랜지스터 보다는 PMOS트랜지스터에서 훨씬 더 심하게 발생하고 있다.
도 1 및 도 2는 종래의 DDR(Double Data Rate)1 디램 제품에서 PMOS트랜지스터 P1의 스탠바이 상태시 또는 리프레쉬 모드시 각 노드별 전위를 나타낸 구성도이다. 여기서, PMOS트랜지스터 P1는 디램 칩에서 사용되는 트랜지스터 중 가장 채널 길이가 짧은 트랜지스터에 해당한다. 이러한 PMOS트랜지스터 P1는 코아전압 VCORE, 페리전압 VPERI 등의 전원이 사용된다.
도 1을 보면, PMOS트랜지스터 P1는 소스 단자와 벌크에 1.6V의 코아전압 VCORE이 인가되고, 게이트 단자를 통해 전압 구동부(1)로부터 인가되는 1.6V의 코아전압 VCORE이 인가된다.
또한, 도 2를 보면, PMOS트랜지스터 P1는 소스 단자와 벌크에 2.0V의 페리전압 VPERI이 인가되고, 게이트 단자를 통해 전압 구동부(1)로부터 인가되는 2.0V의 페리전압 VPERI이 인가된다.
도 3은 종래의 DDR(Double Data Rate)2 디램 제품에서 PMOS트랜지스터 P1의 스탠바이 상태시 또는 리프레쉬 모드시 각 노드별 전위를 나타낸 구성도이다.
도 3을 보면, PMOS트랜지스터 P1는 소스 단자와 벌크에 1.5V의 코아전압 VCORE이 인가되고, 게이트 단자를 통해 전압 구동부(1)로부터 인가되는 1.5V의 코아전압 VCORE이 인가된다.
이러한 구성을 갖는 종래의 PMOS트랜지스터 P1는 디램에 엑티브 동작을 하지 않는 대기 모드 또는 셀프 리프레쉬 동작 모드시에 게이트 전압을 소스 및 벌크의 전압과 동일한 전원 레벨로 사용한다.
이러한 PMOS트랜지스터 P1는 문턱전압(VT)을 일정 레벨 이상으로 유지해야 한다. 그런데, 디램의 동작 전압이 감소하고 스피드 특성이 향상됨에 따라 필연적으로 PMOS트랜지스터 P1의 문턱전압의 상한 마진이 감소할 수 밖에 없게 된다. 이에 따라, PMOS트랜지스터 P1의 문턱전압에 대한 윈도우(Window)가 점점 좁아지고 있는 형편이다.
이러한 경우 디램의 대기(Standby) 동작 모드 또는 셀프 리프레쉬 동작 모드시 PMOS트랜지스터 P1의 게이트 오프(Gate-off) 상태에서 대기 전류(IDD2) 또는 셀프 리프레쉬 전류(IDD6)가 증가하게 되는 문제점이 있다.
특히, 최근에는 DDR2 디램 제품들에서 IDD2/IDD6 전류의 스펙 오버에 의한 수율이 감소되고 스피드 특성이 저하되는 문제가 대두되면서 디램 양산에 상당한 어려움이 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 디램이 동작되지 않는 상태에서는 PMOS트랜지스터에서 게이트 전위를 소스 및 벌크 전압 보다 높게 인가시켜 대기 전류(IDD2P) 또는 셀프 리프레쉬 전류(IDD6)를 감소시킴으로써 대기 모드 또는 셀프 리프레쉬 모드시 게이트 오프 누설 전류를 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 누설 전류 제어 장치는, 소스 단자와 벌크에 코아전압이 인가되는 PMOS트랜지스터; 및 PMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고, PMOS트랜지스터의 게이트 오프 상태시 구동전압은 코아전압 보다 높은 전위로 인가됨을 특징으로 한다.
또한, 본 발명은 소스 단자와 벌크에 페리전압이 인가되는 PMOS트랜지스터; 및 PMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고, PMOS트랜지스터의 게이트 오프 상태시 구동전압은 페리전압 보다 높은 전위로 인가됨을 특징으로 한다.
또한, 본 발명은 소스 단자와 벌크에 코아전압 또는 페리전압이 인가되는 NMOS트랜지스터; 및 NMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고, NMOS트랜지스터의 게이트 오프 상태시 구동전압은 코아전압 또는 페리전압 보다 낮은 백바이어스 전위로 인가됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4 및 도 5는 본 발명에 따른 DDR(Double Data Rate)1 디램 제품에서 PMOS트랜지스터 P2의 스탠바이 상태 또는 리프레쉬 동작 모드시 각 노드별 전위를 나타낸 구성도이다. 여기서, PMOS트랜지스터 P2는 외부 전원전압 VDD(VEXT), 페리전압 VPERI 등의 전원이 사용된다. 또한, 게이트 오프 누설 전류는 쇼트 채널(Short channel) 트랜지스터에 발생할 확률이 높기 때문에, 본 발명의 실시예에서는 모스 트랜지스터를 쇼트 채널 트랜지스터에 적용되는 것으로 한다.
도 4를 보면, PMOS트랜지스터 P2는 소스 단자와 벌크에 1.6V의 코아전압 VCORE이 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자를 통해 전압 구동부(10)로부터 인가되는 2.0V의 페리전압 VPERI 또는 2.5V의 외부 전원전압 VDD(VEXT)이 인가된다. 또한, PMOS트랜지스터 P2의 드레인 단자를 통해 0V의 접지전압 VSS가 인가된다.
도 5를 보면, PMOS트랜지스터 P2는 소스 단자와 벌크에 2.0V의 페리전압 VPERI이 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자를 통해 전압 구동부(10)로부터 인가되는 2.5V의 외부 전원전압 VDD(VEXT) 또는 펌핑전압 VPP이 인가된다. 또한, PMOS트랜지스터 P2의 소스 단자를 통해 0V의 접지전압 VSS가 인가된다.
도 6은 본 발명에 따른 DDR(Double Data Rate)2 디램 제품에서 PMOS트랜지스터 P2의 스탠바이 상태 또는 리프레쉬 동작 모드시 각 노드별 전위를 나타낸 구성도이다.
도 6을 보면, PMOS트랜지스터 P2는 소스 단자와 벌크에 1.5V의 코아전압 VCORE이 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자를 통해 전압 구동부 (10)로부터 인가되는 1.8V의 외부 전원전압 VDD(VEXT) 또는 펌핑전압 VPP이 인가된다. 또한, PMOS트랜지스터 P2의 소스 단자를 통해 0V의 접지전압 VSS가 인가된다.
이러한 구성을 갖는 본 발명은 디램 반도체에서 PMOS트랜지스터 P2의 게이트 오프 누설 전류에 의한 스탠바이 전류(IDD2) 또는 셀프 리프레쉬 전류(IDD6)의 증가 현상을 개선하기 위해, PMOS트랜지스터 P2의 게이트 오프시 PMOS트랜지스터 P2의 게이트 단자에 벌크(Well) 및 소스 전위 보다 높은 전위를 인가시키도록 한다.
즉, 도 4에 도시된 바와 같이, 소스 단자와 벌크에 코아전압 VCORE이 인가되는 PMOS트랜지스터 P2에 대해서는 게이트 오프 상태에서 게이트 전위를 페리전압 VPERI 또는 외부 전원전압 VDD(VEXT)으로 인가한다. 그리고, 도 5에서와 같이 소스 단자와 벌크에 페리전압 VPERI이 인가되는 PMOS트랜지스터 P2에 대해서는 게이트 오프 상태에서 게이트 전위를 외부 전원전압 VDD(VEXT) 또는 펌핑전압 VPP으로 인가한다.
또한, DDR2의 디램에서 PMOS트랜지스터 P2의 게이트 단자에 외부 전원전압 VDD(VEXT)이 인가될 경우가 있으며, 게이트 오프시 PMOS트랜지스터 P2의 게이트 단자에 소스 및 벌크 전압의 전위 보다 높은 펌핑전압 VPP을 인가시키도록 한다.
이에 따라, 디램이 엑티브 동작을 수행하지 않는 상태에서 PMOS트랜지스터 P2의 게이트에 소스 및 벌크의 전위 보다 높은 전압을 인가할 경우 게이트의 하부 채널 영역에서의 누설 전류를 수십~수백배 감소시킬 수 있게 된다. 결국, 스탠바이 모드 또는 셀프 리프레쉬 모드시 PMOS트랜지스터 P2의 게이트-오프 누설 전류에 의해 IDD 전류가 증가하는 현상을 개선할 수 있게 된다.
또한, 본 발명에서는 PMOS트랜지스터를 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 게이트 오프 상태시 NMOS트랜지스터의 게이트 전위를 VSS로 인가하지 않고 VBB로 인가하여 게이트 오프 누설 전류를 감소시킬 수도 있다.
즉, PMOS트랜지스터의 게이트 오프 누설 전류는 IDD 레벨의 증가에 큰 영향을 미치게 된다. 이와 더불어, NMOS트랜지스터의 문턱전압(VT)이 크게 낮아질 경우에도 게이트 오프 누설 전류에 큰 영향을 미칠 수 있다.
일반적으로 NMOS트랜지스터의 게이트 오프 상태시 게이트, 소스 및 벌크 전위는 접지전압 VSS(0V) 레벨이다. 하지만, 본 발명의 실시예에서는 NMOS트랜지스터의 게이트 전위를 접지전압 VSS 보다 낮은 백바이어스 전압 VBB(-0.8V) 레벨로 인가함으로써 NMOS트랜지스터에서 발생하는 게이트 오프 누설 전류에 따른 IDD 전류의 증가 현상을 개선할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, PMOS트랜지스터의 게이트 오프 누설 전류에 의한 IDD 전류 레벨의 상승 현상을 근본적으로 개선하여 PMOS트랜지스터의 문턱전압을 낮은 레벨로 제어함으로써 스피드 특성을 향상시킬 수 있도록 한다.
둘째, FAB 양산의 관점에서 볼 때, PMOS트랜지스터 문턱전압의 제어 윈도우가 넓어지게 되어 양산성을 향상시킬 수 있도록 한다.
셋째, 프로브 테스트에서의 IDD 전류 패일에 의한 수율 손실 문제와 패키지 테스트에서의 스피드 패일 문제를 동시에 해결하여 수율 향상에 크게 기여할 수 있 도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 소스 단자와 벌크에 코아전압이 인가되는 PMOS트랜지스터; 및
    상기 PMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고,
    상기 PMOS트랜지스터의 게이트 오프 상태시 상기 구동전압은 상기 코아전압 보다 높은 전위로 인가됨을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  2. 제 1항에 있어서, 상기 구동전압은 페리전압 레벨임을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  3. 제 1항에 있어서, 상기 구동전압은 외부 전원전압 레벨임을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  4. 제 1항에 있어서, 상기 구동전압은 펌핑전압 레벨임을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  5. 소스 단자와 벌크에 페리전압이 인가되는 PMOS트랜지스터; 및
    상기 PMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고,
    상기 PMOS트랜지스터의 게이트 오프 상태시 상기 구동전압은 상기 페리전압 보다 높은 전위로 인가됨을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  6. 제 5항에 있어서, 상기 구동전압은 외부 전원전압 레벨임을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  7. 제 5항에 있어서, 상기 구동전압은 펌핑전압 레벨임을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
  8. 소스 단자와 벌크에 코아전압 또는 페리전압이 인가되는 NMOS트랜지스터; 및
    상기 NMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고,
    상기 NMOS트랜지스터의 게이트 오프 상태시 상기 구동전압은 상기 코아전압 또는 페리전압 보다 낮은 백바이어스 전위로 인가됨을 특징으로 하는 반도체 소자의 누설 전류 제어 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733416B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 전압 발생 장치
KR20140081348A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치의 드라이버

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