KR20070002597A - Device for controlling leakage current of semiconductor device - Google Patents
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Abstract
Description
도 1 내지 도 3은 종래기술에 따른 반도체 소자의 누설 전류 제어 장치에 관한 구성도. 1 to 3 is a block diagram of a leakage current control device of a semiconductor device according to the prior art.
도 4 내지 도 6은 본 발명에 따른 반도체 소자의 누설 전류 제어 장치에 관한 구성도. 4 to 6 is a block diagram of a leakage current control device of a semiconductor device according to the present invention.
본 발명은 반도체 소자의 누설 전류 제어 장치에 관한 것으로서, 반도체 소자의 게이트 오프 누설 전류에 의한 대기전류 또는 셀프 리프레쉬를 전류를 감소시킬 수 있도록 하는 기술이다. BACKGROUND OF THE
근래에 들어 디램이 스케일링 다운(Scaling-down)되면서 트랜지스터의 밀도가 급속히 증가하였으며 전력 소모의 감소를 위해 사용전압도 점점 낮아지고 있다. 또한, 낮은 전압 레벨로 보다 향상된 천이 속도를 얻기 위해서 문턱전압도 점점 낮아지게 되었는데, 이로 인해 서브 문턱 누설(Sub-threshold leakage)이 새로운 문제로 부각되었다. In recent years, as the DRAM scales down, the density of transistors has increased rapidly, and the voltage used has gradually decreased to reduce power consumption. In addition, the lower the voltage level, the lower the threshold voltage has been gradually lowered to obtain an improved transition rate, which has led to a new problem of sub-threshold leakage.
즉, 디램의 기술이 발전하게 되면서 디램의 축소화가 가속화 되었다. 이에 따른 트랜지스터 소자의 게이트 선폭(CD)의 감소에 의해 최근 디램 제품에서 크게 이슈(Issue)화 되고 있는 부분이 게이트 오프(Gate-off) 누설 전류에 의한 IDD2(스탠바이 전류)와 IDD6(셀프 리프레쉬 전류)의 증가 현상이다. In other words, the development of DRAM technology has accelerated the reduction of DRAM. As a result of the reduction in the gate line width (CD) of the transistor device, an issue that has recently become a major issue in DRAM products is IDD2 (standby current) and IDD6 (self refresh current) caused by gate-off leakage current. ) Is an increase phenomenon.
이러한 게이트 오프 누설 전류의 증가에 대응하여 디램의 동작 전압은 3.3V->2.5V->1.8V로 지속적으로 감소되고 있지만, 스탠바이 전류에 대한 스펙(Spec)은 감소되지 못하고 있는 실정이다. 특히, 디램의 게이트 오프 누설 전류는 NMOS트랜지스터 보다는 PMOS트랜지스터에서 훨씬 더 심하게 발생하고 있다. In response to the increase of the gate-off leakage current, the operating voltage of the DRAM is continuously decreased from 3.3V to 2.5V to 1.8V, but the specification of the standby current is not reduced. In particular, the gate-off leakage current of DRAM is much more severe in PMOS transistors than in NMOS transistors.
도 1 및 도 2는 종래의 DDR(Double Data Rate)1 디램 제품에서 PMOS트랜지스터 P1의 스탠바이 상태시 또는 리프레쉬 모드시 각 노드별 전위를 나타낸 구성도이다. 여기서, PMOS트랜지스터 P1는 디램 칩에서 사용되는 트랜지스터 중 가장 채널 길이가 짧은 트랜지스터에 해당한다. 이러한 PMOS트랜지스터 P1는 코아전압 VCORE, 페리전압 VPERI 등의 전원이 사용된다. 1 and 2 are diagrams illustrating potentials of respective nodes in a standby state or a refresh mode of a PMOS transistor P1 in a conventional Double Data Rate (DDR1) DRAM product. Here, the PMOS transistor P1 corresponds to a transistor having the shortest channel length among the transistors used in the DRAM chip. The PMOS transistor P1 uses a core voltage VCORE and a ferry voltage VPERI.
도 1을 보면, PMOS트랜지스터 P1는 소스 단자와 벌크에 1.6V의 코아전압 VCORE이 인가되고, 게이트 단자를 통해 전압 구동부(1)로부터 인가되는 1.6V의 코아전압 VCORE이 인가된다. Referring to FIG. 1, a core voltage VCORE of 1.6 V is applied to a source terminal and a bulk, and a core voltage VCORE of 1.6 V applied from a
또한, 도 2를 보면, PMOS트랜지스터 P1는 소스 단자와 벌크에 2.0V의 페리전압 VPERI이 인가되고, 게이트 단자를 통해 전압 구동부(1)로부터 인가되는 2.0V의 페리전압 VPERI이 인가된다. 2, a ferry voltage VPERI of 2.0 V is applied to the source terminal and the bulk, and a ferry voltage VPERI of 2.0 V applied from the
도 3은 종래의 DDR(Double Data Rate)2 디램 제품에서 PMOS트랜지스터 P1의 스탠바이 상태시 또는 리프레쉬 모드시 각 노드별 전위를 나타낸 구성도이다. FIG. 3 is a diagram illustrating potentials of respective nodes in a standby state or a refresh mode of a PMOS transistor P1 in a conventional Double Data Rate (DDR) 2 DRAM product.
도 3을 보면, PMOS트랜지스터 P1는 소스 단자와 벌크에 1.5V의 코아전압 VCORE이 인가되고, 게이트 단자를 통해 전압 구동부(1)로부터 인가되는 1.5V의 코아전압 VCORE이 인가된다. Referring to FIG. 3, a core voltage VCORE of 1.5 V is applied to a source terminal and a bulk, and a core voltage VCORE of 1.5 V applied from the
이러한 구성을 갖는 종래의 PMOS트랜지스터 P1는 디램에 엑티브 동작을 하지 않는 대기 모드 또는 셀프 리프레쉬 동작 모드시에 게이트 전압을 소스 및 벌크의 전압과 동일한 전원 레벨로 사용한다. The conventional PMOS transistor P1 having such a configuration uses the gate voltage at the same power supply level as that of the source and bulk in the standby mode or the self refresh operation mode in which the DRAM does not perform an active operation.
이러한 PMOS트랜지스터 P1는 문턱전압(VT)을 일정 레벨 이상으로 유지해야 한다. 그런데, 디램의 동작 전압이 감소하고 스피드 특성이 향상됨에 따라 필연적으로 PMOS트랜지스터 P1의 문턱전압의 상한 마진이 감소할 수 밖에 없게 된다. 이에 따라, PMOS트랜지스터 P1의 문턱전압에 대한 윈도우(Window)가 점점 좁아지고 있는 형편이다. The PMOS transistor P1 must maintain the threshold voltage VT above a certain level. However, as the operating voltage of the DRAM decreases and the speed characteristic improves, the upper limit of the threshold voltage of the PMOS transistor P1 inevitably decreases. Accordingly, the window for the threshold voltage of the PMOS transistor P1 is getting narrower.
이러한 경우 디램의 대기(Standby) 동작 모드 또는 셀프 리프레쉬 동작 모드시 PMOS트랜지스터 P1의 게이트 오프(Gate-off) 상태에서 대기 전류(IDD2) 또는 셀프 리프레쉬 전류(IDD6)가 증가하게 되는 문제점이 있다. In this case, there is a problem that the standby current IDD2 or the self refresh current IDD6 increases in the gate-off state of the PMOS transistor P1 in the standby mode or the self refresh mode of the DRAM.
특히, 최근에는 DDR2 디램 제품들에서 IDD2/IDD6 전류의 스펙 오버에 의한 수율이 감소되고 스피드 특성이 저하되는 문제가 대두되면서 디램 양산에 상당한 어려움이 있는 실정이다. In particular, as DDR2 DRAM products have a problem in that yields due to the specification over IDD2 / IDD6 current are reduced and speed characteristics are deteriorated, there is a considerable difficulty in mass production of DRAM.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 디램이 동작되지 않는 상태에서는 PMOS트랜지스터에서 게이트 전위를 소스 및 벌크 전압 보다 높게 인가시켜 대기 전류(IDD2P) 또는 셀프 리프레쉬 전류(IDD6)를 감소시킴으로써 대기 모드 또는 셀프 리프레쉬 모드시 게이트 오프 누설 전류를 감소시킬 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and when the DRAM is not operated, the gate potential is applied higher than the source and bulk voltages in the PMOS transistor to reduce the standby current IDD2P or the self refresh current IDD6. This allows the gate-off leakage current to be reduced in the standby mode or the self refresh mode.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 누설 전류 제어 장치는, 소스 단자와 벌크에 코아전압이 인가되는 PMOS트랜지스터; 및 PMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고, PMOS트랜지스터의 게이트 오프 상태시 구동전압은 코아전압 보다 높은 전위로 인가됨을 특징으로 한다. According to an aspect of the present invention, there is provided a leakage current control apparatus for a semiconductor device, including: a PMOS transistor having core voltage applied to a source terminal and a bulk; And a voltage driver supplying a driving voltage to the gate terminal of the PMOS transistor, wherein the driving voltage is applied at a potential higher than the core voltage in the gate-off state of the PMOS transistor.
또한, 본 발명은 소스 단자와 벌크에 페리전압이 인가되는 PMOS트랜지스터; 및 PMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고, PMOS트랜지스터의 게이트 오프 상태시 구동전압은 페리전압 보다 높은 전위로 인가됨을 특징으로 한다. In addition, the present invention is a PMOS transistor to which a ferry voltage is applied to the source terminal and bulk; And a voltage driver supplying a driving voltage to the gate terminal of the PMOS transistor, wherein the driving voltage is applied at a potential higher than the ferry voltage in the gate-off state of the PMOS transistor.
또한, 본 발명은 소스 단자와 벌크에 코아전압 또는 페리전압이 인가되는 NMOS트랜지스터; 및 NMOS트랜지스터의 게이트 단자에 구동전압을 공급하는 전압 구동부를 구비하고, NMOS트랜지스터의 게이트 오프 상태시 구동전압은 코아전압 또는 페리전압 보다 낮은 백바이어스 전위로 인가됨을 특징으로 한다. In addition, the present invention is an NMOS transistor to which a core voltage or a ferry voltage is applied to the source terminal and bulk; And a voltage driver supplying a driving voltage to the gate terminal of the NMOS transistor, wherein the driving voltage is applied at a back bias potential lower than a core voltage or a ferry voltage in the gate-off state of the NMOS transistor.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 4 및 도 5는 본 발명에 따른 DDR(Double Data Rate)1 디램 제품에서 PMOS트랜지스터 P2의 스탠바이 상태 또는 리프레쉬 동작 모드시 각 노드별 전위를 나타낸 구성도이다. 여기서, PMOS트랜지스터 P2는 외부 전원전압 VDD(VEXT), 페리전압 VPERI 등의 전원이 사용된다. 또한, 게이트 오프 누설 전류는 쇼트 채널(Short channel) 트랜지스터에 발생할 확률이 높기 때문에, 본 발명의 실시예에서는 모스 트랜지스터를 쇼트 채널 트랜지스터에 적용되는 것으로 한다. 4 and 5 are diagrams illustrating potentials of respective nodes in a standby state or a refresh operation mode of a PMOS transistor P2 in a double data rate (DDR1) DRAM product according to the present invention. Here, the PMOS transistor P2 uses a power source such as an external power supply voltage VDD (VEXT) and a ferry voltage VPERI. In addition, since the gate off leakage current has a high probability of occurring in the short channel transistor, in the embodiment of the present invention, the MOS transistor is applied to the short channel transistor.
도 4를 보면, PMOS트랜지스터 P2는 소스 단자와 벌크에 1.6V의 코아전압 VCORE이 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자를 통해 전압 구동부(10)로부터 인가되는 2.0V의 페리전압 VPERI 또는 2.5V의 외부 전원전압 VDD(VEXT)이 인가된다. 또한, PMOS트랜지스터 P2의 드레인 단자를 통해 0V의 접지전압 VSS가 인가된다. Referring to FIG. 4, a core voltage VCORE of 1.6 V is applied to the source terminal and the bulk of the PMOS transistor P2. Then, a ferry voltage VPERI of 2.0 V or an external power supply voltage VDD (VEXT) of 2.5 V is applied from the
도 5를 보면, PMOS트랜지스터 P2는 소스 단자와 벌크에 2.0V의 페리전압 VPERI이 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자를 통해 전압 구동부(10)로부터 인가되는 2.5V의 외부 전원전압 VDD(VEXT) 또는 펌핑전압 VPP이 인가된다. 또한, PMOS트랜지스터 P2의 소스 단자를 통해 0V의 접지전압 VSS가 인가된다. Referring to FIG. 5, a ferrite voltage VPERI of 2.0 V is applied to a source terminal and a bulk of the PMOS transistor P2. Then, an external power supply voltage VDD (VEXT) or a pumping voltage VPP of 2.5V applied from the
도 6은 본 발명에 따른 DDR(Double Data Rate)2 디램 제품에서 PMOS트랜지스터 P2의 스탠바이 상태 또는 리프레쉬 동작 모드시 각 노드별 전위를 나타낸 구성도이다. FIG. 6 is a diagram illustrating potentials of respective nodes in a standby state or a refresh operation mode of a PMOS transistor P2 in a DDR (Double Data Rate) DRAM product according to the present invention.
도 6을 보면, PMOS트랜지스터 P2는 소스 단자와 벌크에 1.5V의 코아전압 VCORE이 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자를 통해 전압 구동부 (10)로부터 인가되는 1.8V의 외부 전원전압 VDD(VEXT) 또는 펌핑전압 VPP이 인가된다. 또한, PMOS트랜지스터 P2의 소스 단자를 통해 0V의 접지전압 VSS가 인가된다. Referring to FIG. 6, a core voltage VCORE of 1.5 V is applied to the source terminal and the bulk of the PMOS transistor P2. Then, an external power supply voltage VDD (VEXT) or a pumping voltage VPP of 1.8 V is applied from the
이러한 구성을 갖는 본 발명은 디램 반도체에서 PMOS트랜지스터 P2의 게이트 오프 누설 전류에 의한 스탠바이 전류(IDD2) 또는 셀프 리프레쉬 전류(IDD6)의 증가 현상을 개선하기 위해, PMOS트랜지스터 P2의 게이트 오프시 PMOS트랜지스터 P2의 게이트 단자에 벌크(Well) 및 소스 전위 보다 높은 전위를 인가시키도록 한다. According to the present invention having the above structure, the PMOS transistor P2 at the time of gate-off of the PMOS transistor P2 is improved in order to improve an increase in the standby current IDD2 or the self refresh current IDD6 caused by the gate-off leakage current of the PMOS transistor P2 in the DRAM semiconductor. A potential higher than the bulk and source potentials is applied to the gate terminal of the gate.
즉, 도 4에 도시된 바와 같이, 소스 단자와 벌크에 코아전압 VCORE이 인가되는 PMOS트랜지스터 P2에 대해서는 게이트 오프 상태에서 게이트 전위를 페리전압 VPERI 또는 외부 전원전압 VDD(VEXT)으로 인가한다. 그리고, 도 5에서와 같이 소스 단자와 벌크에 페리전압 VPERI이 인가되는 PMOS트랜지스터 P2에 대해서는 게이트 오프 상태에서 게이트 전위를 외부 전원전압 VDD(VEXT) 또는 펌핑전압 VPP으로 인가한다. That is, as shown in FIG. 4, the gate potential is applied to the ferry voltage VPERI or the external power supply voltage VDD (VEXT) in the gate-off state for the PMOS transistor P2 to which the core voltage VCORE is applied to the source terminal and the bulk. As shown in FIG. 5, the gate potential is applied to the external power supply voltage VDD (VEXT) or the pumping voltage VPP in the gate-off state for the PMOS transistor P2 to which the ferry voltage VPERI is applied to the source terminal and the bulk.
또한, DDR2의 디램에서 PMOS트랜지스터 P2의 게이트 단자에 외부 전원전압 VDD(VEXT)이 인가될 경우가 있으며, 게이트 오프시 PMOS트랜지스터 P2의 게이트 단자에 소스 및 벌크 전압의 전위 보다 높은 펌핑전압 VPP을 인가시키도록 한다. In addition, an external power supply voltage VDD (VEXT) may be applied to the gate terminal of the PMOS transistor P2 in the DRAM of DDR2, and a pumping voltage VPP higher than the potential of the source and bulk voltage is applied to the gate terminal of the PMOS transistor P2 when the gate is turned off. Let's do it.
이에 따라, 디램이 엑티브 동작을 수행하지 않는 상태에서 PMOS트랜지스터 P2의 게이트에 소스 및 벌크의 전위 보다 높은 전압을 인가할 경우 게이트의 하부 채널 영역에서의 누설 전류를 수십~수백배 감소시킬 수 있게 된다. 결국, 스탠바이 모드 또는 셀프 리프레쉬 모드시 PMOS트랜지스터 P2의 게이트-오프 누설 전류에 의해 IDD 전류가 증가하는 현상을 개선할 수 있게 된다. Accordingly, when the DRAM does not perform an active operation and applies a voltage higher than the potential of the source and the bulk to the gate of the PMOS transistor P2, the leakage current in the lower channel region of the gate can be reduced by several tens to several hundred times. . As a result, the IDD current increases due to the gate-off leakage current of the PMOS transistor P2 in the standby mode or the self refresh mode.
또한, 본 발명에서는 PMOS트랜지스터를 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 게이트 오프 상태시 NMOS트랜지스터의 게이트 전위를 VSS로 인가하지 않고 VBB로 인가하여 게이트 오프 누설 전류를 감소시킬 수도 있다.In addition, although the PMOS transistor has been described as an embodiment in the present invention, the present invention is not limited thereto, and the gate-off leakage current may be reduced by applying the gate potential of the NMOS transistor to VBB without applying the VMOS to VSS. .
즉, PMOS트랜지스터의 게이트 오프 누설 전류는 IDD 레벨의 증가에 큰 영향을 미치게 된다. 이와 더불어, NMOS트랜지스터의 문턱전압(VT)이 크게 낮아질 경우에도 게이트 오프 누설 전류에 큰 영향을 미칠 수 있다.That is, the gate-off leakage current of the PMOS transistor has a great influence on the increase of the IDD level. In addition, even when the threshold voltage VT of the NMOS transistor is significantly lowered, the gate-off leakage current may be greatly influenced.
일반적으로 NMOS트랜지스터의 게이트 오프 상태시 게이트, 소스 및 벌크 전위는 접지전압 VSS(0V) 레벨이다. 하지만, 본 발명의 실시예에서는 NMOS트랜지스터의 게이트 전위를 접지전압 VSS 보다 낮은 백바이어스 전압 VBB(-0.8V) 레벨로 인가함으로써 NMOS트랜지스터에서 발생하는 게이트 오프 누설 전류에 따른 IDD 전류의 증가 현상을 개선할 수 있도록 한다. Typically, the gate, source, and bulk potentials are at ground voltage VSS (0V) level in the gate-off state of an NMOS transistor. However, in the embodiment of the present invention, the gate potential of the NMOS transistor is applied to the back bias voltage VBB (-0.8 V) level lower than the ground voltage VSS, thereby improving the IDD current increase due to the gate off leakage current generated in the NMOS transistor. Do it.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다. As described above, the present invention provides the following effects.
첫째, PMOS트랜지스터의 게이트 오프 누설 전류에 의한 IDD 전류 레벨의 상승 현상을 근본적으로 개선하여 PMOS트랜지스터의 문턱전압을 낮은 레벨로 제어함으로써 스피드 특성을 향상시킬 수 있도록 한다. First, the IDD current level rise due to the gate-off leakage current of the PMOS transistor is fundamentally improved to control the threshold voltage of the PMOS transistor to a low level, thereby improving the speed characteristic.
둘째, FAB 양산의 관점에서 볼 때, PMOS트랜지스터 문턱전압의 제어 윈도우가 넓어지게 되어 양산성을 향상시킬 수 있도록 한다. Second, from the perspective of mass production of FABs, the control window of the PMOS transistor threshold voltage becomes wider, thereby improving mass productivity.
셋째, 프로브 테스트에서의 IDD 전류 패일에 의한 수율 손실 문제와 패키지 테스트에서의 스피드 패일 문제를 동시에 해결하여 수율 향상에 크게 기여할 수 있 도록 하는 효과를 제공한다. Third, the problem of yield loss due to IDD current fail in probe test and speed fail problem in package test can be solved simultaneously.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (8)
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| KR1020050058200A KR20070002597A (en) | 2005-06-30 | 2005-06-30 | Device for controlling leakage current of semiconductor device |
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| KR1020050058200A KR20070002597A (en) | 2005-06-30 | 2005-06-30 | Device for controlling leakage current of semiconductor device |
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Cited By (2)
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|---|---|---|---|---|
| KR100733416B1 (en) * | 2005-09-29 | 2007-06-29 | 주식회사 하이닉스반도체 | Voltage generator |
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2005
- 2005-06-30 KR KR1020050058200A patent/KR20070002597A/en not_active Application Discontinuation
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| KR100733416B1 (en) * | 2005-09-29 | 2007-06-29 | 주식회사 하이닉스반도체 | Voltage generator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |