KR100922885B1 - Internal voltage generation circuit - Google Patents

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KR100922885B1 KR1020080075598A KR20080075598A KR100922885B1 KR 100922885 B1 KR100922885 B1 KR 100922885B1 KR 1020080075598 A KR1020080075598 A KR 1020080075598A KR 20080075598 A KR20080075598 A KR 20080075598A KR 100922885 B1 KR100922885 B1 KR 100922885B1
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Abstract

PURPOSE: An internal voltage generation circuit is provided to improve a cell data retention time problem due to increase of a leakage component. CONSTITUTION: An internal voltage generation circuit includes a voltage detecting unit(100), an oscillating unit(110), and a pumping unit(120). The voltage detecting unit detects a voltage level of a back bias voltage terminal. The oscillating unit and the pumping unit generate a back bias voltage in response to a detecting signal outputted from the voltage detecting unit. The voltage detecting unit includes a first resistor, a second resistor, a first NMOS transistor, a second NMOS transistor, and a signal generating part. The first resistor, the second resistor, and the first NMOS transistor are successively connected between a first internal power voltage terminal and a detecting node. The second NMOS transistor connects a gate to a connecting node of the first resistor and the second resistor. The second NMOS transistor is connected between the back bias voltage terminal and the detecting node. The second NMOS transistor connects the gate to the first internal power voltage terminal. The signal generating part generates a logic signal corresponding to a voltage level of the detecting node.

Description

내부전압 발생회로{INTERNAL VOLTAGE GENERATION CIRCUIT}Internal voltage generating circuit {INTERNAL VOLTAGE GENERATION CIRCUIT}

본 발명은 반도체 메모리장치에서 백바이어스 전압(VBB)을 온도에 따라서 가변 제어할 수 있는 내부전압 발생회로에 관한 것이다.The present invention relates to an internal voltage generation circuit capable of variably controlling the back bias voltage VBB in accordance with a temperature in a semiconductor memory device.

반도체장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE 전압, 셀 트랜지스터 게이트(워드라인)에 인가되는 외부전위(VDD)보다 높은 전압인 VPP전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 백바이어스 전압(VBB)을 만들어 사용하고 있다.BACKGROUND Semiconductor devices use various types of internal voltages by using externally supplied power voltages. In particular, in the case of a semiconductor memory device (DRAM), a VCORE voltage which is a voltage used in a core region of the memory device, a VPP voltage which is higher than an external potential VDD applied to the cell transistor gate (word line), The back bias voltage VBB, which is lower than the ground voltage VSS used for bulk cell transistors, is used.

한편, 저장공간에 저장되어 있는 데이터를 장시간 보관하기 위해서는 셀 트랜지스터를 통한 누설전류를 효과적으로 조절해야 한다. 이를 위해서 셀 트랜지스터의 벌크 바이어스(BULK BIAS)는 일반적으로 외부 인가 접지전압(VSS) 보다 낮은 네거티브 바이어스(NEGATIVE BAIS)로 만들어준다. Meanwhile, in order to store data stored in the storage space for a long time, the leakage current through the cell transistor should be effectively controlled. For this purpose, the bulk bias of the cell transistors (BULK BIAS) is generally made with a negative bias (NEGATIVE BAIS) lower than the external applied ground voltage (VSS).

도 1은 종래 기술에 따른 VBB 전압 생성을 위한 내부전압 발생회로의 구성도 이다.1 is a block diagram of an internal voltage generation circuit for generating a VBB voltage according to the prior art.

도시하고 있는 바와 같이, 종래 내부전압 제어회로는, VBB 검출기(VBB DETECTOR : 10)를 이용하여 피드백 되는 VBB 전압 레벨을 감시한다. 즉, VBB 전압의 크기가 기준전압보다 높을 때는 출력신호를 인에이블시켜서 목표레벨보다 상승된 VBB 레벨을 원하는 레벨까지 낮춰줄 수 있도록 VBB 펌핑 동작이 이루어지도록 한다. 반대로 VBB 전압의 크기가 기준전압보다 낮을 때는 출력신호를 디스에이블시킨다.As shown, the conventional internal voltage control circuit monitors the VBB voltage level fed back by using a VBB detector (VBB DETECTOR: 10). That is, when the magnitude of the VBB voltage is higher than the reference voltage, the VBB pumping operation is performed to enable the output signal to lower the VBB level higher than the target level to a desired level. Conversely, when the magnitude of the VBB voltage is lower than the reference voltage, the output signal is disabled.

상기 VBB 검출기(10)의 검출신호를 입력받아 인에이블상태 일 때 오실레이터(OSC) 출력을 토글링(TOGGLING)시키고, 디스에이블상태(로우레벨상태)일 때 오실레이터 출력을 픽스(FIX)시키는 오실레이터(OSCILLATOR : 12)를 포함한다. An oscillator that receives the detection signal of the VBB detector 10 and toggles the oscillator (OSC) output when enabled, and fixes the oscillator output when disabled (low level). OSCILLATOR: 12).

그리고 상기 오실레이터(12)에서 오실레이터 출력을 토글링시킬 때, VBB 전압을 원하는 레벨까지 낮춰주기 위하여 VBB 펌핑동작을 수행하는 VBB 펌핑부(VBB PUMP :15)를 포함한다.And when toggling the oscillator output in the oscillator 12, a VBB pumping unit (VBB PUMP: 15) for performing a VBB pumping operation to lower the VBB voltage to a desired level.

상기와 같이 구성되는 종래 내부전압 제어회로는, VBB 레벨이 항상 목표레벨보다 상승되지 않도록 제어한다. 즉, VBB 검출기(10)는, 피드백 되는 VBB 전압을 감시하고, VBB 레벨이 목표레벨보다 상승되었을 때, 인에이블신호를 발생한다. 이렇게 발생되는 VBB 검출신호가 인에이블상태일 때, 오실레이터(12)는 VBB 전압 펌핑을 위한 오실레이터 출력을 발생한다. VBB 펌핑부(15)는, 상기 오실레이터(12) 의 출력을 이용하여 VBB 전압을 원하는 레벨까지 낮춰주기 위한 펌핑동작을 수행한다.The conventional internal voltage control circuit configured as described above controls the VBB level not to always rise above the target level. That is, the VBB detector 10 monitors the feedback VBB voltage, and generates an enable signal when the VBB level rises above the target level. When the generated VBB detection signal is enabled, the oscillator 12 generates an oscillator output for pumping the VBB voltage. The VBB pumping unit 15 performs a pumping operation for lowering the VBB voltage to a desired level by using the output of the oscillator 12.

상기와 같이 동작하는 종래 내부전압 제어회로에서, VBB 검출기(10)는, 온도 변화에 무관하게 일정한 전압레벨을 감지한다. 즉, 온도가 높은 환경에서나 또는 온도가 낮은 환경에서도 내부전압과 비교되는 백바이어스전압(VBB) 레벨은 일정하게 구성되어진다. In the conventional internal voltage control circuit operating as described above, the VBB detector 10 detects a constant voltage level regardless of temperature change. That is, the back bias voltage (VBB) level compared to the internal voltage is configured to be constant even in an environment where the temperature is high or the temperature is low.

그러나 셀 트랜지스터는 온도에 따라서 그 문턱 전압이 변화되어진다. 즉, 고온으로 갈수록 셀 트랜지스터의 문턱 전압이 낮아지면서 오프 전류가 매우 많이 흐르게 되는 문제가 발생되는 것이다. However, the threshold voltage of a cell transistor changes with temperature. In other words, as the threshold voltage of the cell transistor decreases as the temperature increases, the off current flows very much.

예를 들어서 저온일 때 셀 트랜지스터의 문턱전압은 0.95V 이나 고온에서는 셀 트랜지스터의 문턱전압은 0.66V로 급격히 떨어지는 것을 확인할 수 있다. 이와 같이 온도 변화에 따라서 셀 트랜지스터의 문턱전압에 변화가 발생되면서 셀 트랜지스터의 오프 능력이 약화되어 오프 전류가 매우 많이 흐르게 되는 문제점이 발생되었다.For example, it can be seen that the threshold voltage of the cell transistor is 0.95V at low temperature, but the threshold voltage of the cell transistor rapidly drops to 0.66V at high temperature. As a result of the change in the threshold voltage of the cell transistor according to the temperature change, the off capability of the cell transistor is weakened, causing a problem that the off current flows very much.

결과적으로 종래 백바이어스 전압을 발생하는 내부전압 발생회로는, 셀 트랜지스터가 테스트 과정에서 적용된 온도에 비교해서 상대적으로 고온 환경에서 셀트랜지스터의 문턱 전압이 테스트 과정에서 설정된 문턱전압보다 상대적으로 낮아져서 오프 전류가 매우 많이 흐르게 되는 문제점이 발생되었다. As a result, in the internal voltage generator circuit which generates the conventional back bias voltage, the threshold current of the cell transistor is relatively lower than the threshold voltage set in the test process in a relatively high temperature environment, compared to the temperature at which the cell transistor is applied in the test process. There was a problem that flowed very much.

반대로 온도가 낮아짐에 따라서 셀 트랜지스터의 문턱전압(Vt)이 높아지는 현상에 의해서 셀에 라이트(WRITE)가 정상적으로 이루어지지 않는다. 즉, 낮은 온도에서 셀 트랜지스터의 문턱전압(Vt)이 과도하게 높아지는 현상이 발생될 수 있고, 반대로 온도가 올라감에 따라 셀 트랜지스터의 리퀴지(LEAKAGE) 성분이 증가하는 현상이 발생된다.On the contrary, due to a phenomenon in which the threshold voltage Vt of the cell transistor increases as the temperature decreases, the write WRITE is not normally performed in the cell. That is, a phenomenon in which the threshold voltage Vt of the cell transistor is excessively high may occur at a low temperature, and conversely, as the temperature increases, a phenomenon in which the component of the cell transistor increases.

이러한 문제로 인하여 발생하는 불량을 해결하기 위해 셀 리텐션 타임(SCELL RETENTION TIME)을 증가 및 셀 트랜지스터의 문턱전압을 인위적으로 높여줄 필요성이 있다.In order to solve the defects caused by these problems, it is necessary to increase the cell retention time and artificially increase the threshold voltage of the cell transistor.

상기 문제점을 해결하기 위한 본 발명에 따른 목적은 온도변화에 따른 VBB 전위를 가변시키는 내부전압 발생회로를 제공함에 있다.An object of the present invention for solving the above problems is to provide an internal voltage generation circuit for varying the VBB potential according to temperature changes.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 백바이어스 전압단의 전압 레벨을 검출하기 위한 전압 검출수단과, 상기 전압 검출수단으로부터 출력된 검출신호에 응답하여 백바이어스 전압을 생성하기 위한 발진수단 및 펌핑수단을 구비하는 내부전압 발생회로에 있어서, 상기 전압 검출수단은, 제1 내부 전원전압단과 검출노드 사이에 차례로 접속된 제1 저항, 제2 저항, 제1 NMOS 트랜지스터 - 상기 제1 및 제2 저항의 연결노드에 게이트가 연결됨 - ; 상기 백바이어스 전압단과 상기 검출노드 사이에 접속되며 상기 제1 내부 전원전압단에 게이트가 연결된 제2 NMOS 트랜지스터; 및 상기 검출노드의 전압 레벨에 대응하는 로직신호를 발생하는 신호발생부를 구비하는 내부전압 발생회로가 제공된다.According to an aspect of the present invention for achieving the above object, the voltage detection means for detecting the voltage level of the back bias voltage stage, and the oscillation for generating the back bias voltage in response to the detection signal output from the voltage detection means 12. An internal voltage generation circuit comprising means and pumping means, the voltage detecting means comprising: a first resistor, a second resistor, a first NMOS transistor connected in sequence between a first internal power supply voltage terminal and a detection node; A gate is connected to the connection node of the second resistor; A second NMOS transistor connected between the back bias voltage terminal and the detection node and having a gate connected to the first internal power supply voltage terminal; And a signal generator for generating a logic signal corresponding to the voltage level of the detection node.

또한, 본 발명의 다른 측면에 따르면, 백바이어스 전압단의 전압 레벨을 검출하기 위한 전압 검출수단과, 상기 전압 검출수단으로부터 출력된 검출신호에 응답하여 백바이어스 전압을 생성하기 위한 발진수단 및 펌핑수단을 구비하는 내부전압 발생회로에 있어서, 상기 전압 검출수단은, 제1 내부 전원전압단과 검출노드 사이에 차례로 접속된 제1 저항, 제2 저항, 제1 NMOS 트랜지스터 - 상기 제1 및 제2 저항의 연결노드에 게이트가 연결됨 - ; 상기 백바이어스 전압단과 상기 검출노드 사이에 접속되며 제2 내부 전원전압단 - 제2 내부 전원전압은 제1 내부 전원전압과 다른 전압 레벨임 - 에 게이트가 연결된 제2 NMOS 트랜지스터; 및 상기 검출노드의 전압 레벨에 대응하는 로직신호를 발생하는 신호발생부를 구비하는 내부전압 발생회로가 제공된다.Further, according to another aspect of the invention, the voltage detection means for detecting the voltage level of the back bias voltage stage, the oscillating means and the pumping means for generating the back bias voltage in response to the detection signal output from the voltage detection means In the internal voltage generation circuit comprising: a first resistor, a second resistor, a first NMOS transistor connected sequentially between a first internal power supply voltage terminal and a detection node; -Gate connected to connecting node-; A second NMOS transistor connected between the back bias voltage terminal and the detection node and having a gate connected to a second internal power supply voltage terminal, wherein the second internal power supply voltage is different from the first internal power supply voltage; And a signal generator for generating a logic signal corresponding to the voltage level of the detection node.

본 발명은 온도 변화에 따른 목표 레벨 변화를 크게 제어하므로서, 온도가 낮아짐에 따라서 셀 트랜지스터의 문턱전압(Vt)이 높아지고, 셀에 라이트(WRITE)가 정상적으로 이루어지지 않는 문제를 해결한다. 또한, 높은 온도에서 셀 트랜지스 터의 문턱전압이 낮아지고, 리퀴지(LEAKAGE) 성분이 증가에 따른 셀 데이터 리텐션 타임 문제를 개선시키는 효과를 얻는다.The present invention solves the problem that the threshold voltage Vt of the cell transistor is increased as the temperature is lowered and the write WRITE is not normally performed as the temperature is lowered by controlling the target level change largely due to the temperature change. In addition, at a high temperature, the threshold voltage of the cell transistor is lowered, and the cell data retention time problem is improved due to an increase in the liquidity component.

이하 첨부한 도면을 참조하여 본 발명에 따른 내부전압 발생회로에 대해서 자세하게 살펴보기로 한다.Hereinafter, an internal voltage generation circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 내부전압 발생회로를 나타내는 블록도이다.2 is a block diagram illustrating an internal voltage generation circuit according to an exemplary embodiment of the present invention.

도시하고 있는 바와 같이, 본 발명의 내부전압 제어회로는, 온도 가변형 VBB 검출기(VBB DETECTOR : 110)를 이용하여 피드백 되는 VBB 전압 레벨을 감시한다. 즉, VBB 전압의 크기가 기준전압보다 높을 때는 출력신호를 인에이블시켜서 목표레벨보다 상승된 VBB 레벨을 원하는 레벨까지 낮춰줄 수 있도록 VBB 펌핑 동작이 이루어지도록 한다. 반대로 VBB 전압의 크기가 기준전압보다 낮을 때는 출력신호를 디스에이블시킨다.As shown, the internal voltage control circuit of the present invention monitors the VBB voltage level fed back using a temperature-variable VBB detector 110 (VBB DETECTOR 110). That is, when the magnitude of the VBB voltage is higher than the reference voltage, the VBB pumping operation is performed to enable the output signal to lower the VBB level higher than the target level to a desired level. Conversely, when the magnitude of the VBB voltage is lower than the reference voltage, the output signal is disabled.

특히 본 발명의 온도 가변형 VBB 검출기(110)는, VBB 바이어스 레벨을 온도에 따라서 가변시키기 위하여, 온도에 따라서 다른 VBB 검출 포인트를 발생한다. 즉, 온도가 올라가면 VBB 검출 포인트인 DET_MOD 노드의 레벨이 제품 테스트 과정에서 적절하게 설정된 레벨보다(이후 설정레벨이라고 함) 상대적으로 높은 레벨이 된다. 따라서 VBB 전압이 더 하강해야만 설정레벨이 생성되면서, 결과적으로 VBB 검출 포인트를 더 낮추는 효과를 갖는다.In particular, the temperature-variable VBB detector 110 of the present invention generates different VBB detection points depending on the temperature in order to vary the VBB bias level according to the temperature. In other words, when the temperature rises, the level of the DET_MOD node, which is the VBB detection point, becomes a level higher than the level properly set in the product test process (hereinafter referred to as the setting level). Therefore, the set level is generated only when the VBB voltage is further lowered, resulting in a lower VBB detection point.

반대로 온도가 낮아지면 VBB 검출 포인트인 DET_MOD 노드의 레벨이 제품 테 스트 과정에서 적절하게 설정된 레벨보다(이후 설정레벨이라고 함) 상대적으로 낮은 레벨이 된다. 따라서 VBB 전압이 더 상승해야만 설정레벨이 생성되면서, 결과적으로 VBB 검출 포인트를 더 높이는 효과를 갖는다.On the contrary, when the temperature decreases, the level of the DET_MOD node, which is the VBB detection point, becomes relatively lower than the level properly set during the product test process (hereinafter referred to as the setting level). Therefore, the set level is generated only when the VBB voltage is increased further, resulting in the effect of increasing the VBB detection point further.

상기와 같이 온도에 따라서 가변되는 검출 포인트를 발생하는 상기 VBB 검출기(100)의 검출신호를 입력받아 인에이블상태 일 때 오실레이터(OSC) 출력을 토글링(TOGGLING)시키고, 디스에이블상태(로우레벨상태)일 때 오실레이터 출력을 픽스(FIX)시키는 오실레이터(OSCILLATOR : 110)를 포함한다. 그리고 상기 오실레이터(110)에서 오실레이터 출력을 토글링시킬 때, VBB 전압을 원하는 레벨까지 낮춰주기 위하여 VBB 펌핑동작을 수행하는 VBB 펌핑부(VBB PUMP :120)를 포함한다.As described above, the oscillator (OSC) output is toggled when the detection signal of the VBB detector 100 that generates a detection point that varies according to temperature is enabled, and the disabled state (low-level state) is enabled. ), The oscillator (OSCILLATOR) 110 is used to fix the oscillator output. And when toggling the oscillator output in the oscillator 110, VBB pumping unit (VBB PUMP: 120) for performing a VBB pumping operation to lower the VBB voltage to a desired level.

도 3는 본 발명의 일 실시예에 따른 온도 가변형 VBB 검출기(100)의 상세 회로도이다.3 is a detailed circuit diagram of a temperature variable VBB detector 100 according to an embodiment of the present invention.

외부 전원전압(VDD) 변화에 무관하게 안정된 전위를 갖는 내부전원인 VDC와 피드백되는 VBB 전압 사이에 두개의 저항(R2,R3), 두개의 NMOS 트랜지스터(N3,N4)가 순차적으로 직렬 연결된다. 상기 저항(R2,R3) 사이의 접속점에 NMOS 트랜지스터(N3)의 게이트단자가 연결되고, 저항(R2)은 상기 VDC 전원에 연결되고, NMOS 트랜지스터(N3)의 드레인단자는 저항(R3)의 일측에 연결된다. 그리고 상기 NMOS 트랜지스터(N3)의 소스단자와 NMOS 트랜지스터(N4)의 드레인단자가 연결되며, 상기 소스단자와 드레인단자 사이에 VBB 검출노드 DET_MOD가 연결되어진다. 상기 NMOS 트랜지스터(N4)의 소스단자는 VBB 전원에 연결되며, 상기 NMOS 트랜지스터의 게이트단자는 VDC 전압을 바이어스 전압으로 제공받는다. Two resistors R2 and R3 and two NMOS transistors N3 and N4 are sequentially connected in series between the internal power supply VDC having a stable potential regardless of the external power supply voltage VDD and the feedback VBB voltage. The gate terminal of the NMOS transistor N3 is connected to the connection point between the resistors R2 and R3, the resistor R2 is connected to the VDC power supply, and the drain terminal of the NMOS transistor N3 is one side of the resistor R3. Is connected to. A source terminal of the NMOS transistor N3 and a drain terminal of the NMOS transistor N4 are connected, and a VBB detection node DET_MOD is connected between the source terminal and the drain terminal. The source terminal of the NMOS transistor N4 is connected to a VBB power supply, and the gate terminal of the NMOS transistor N4 receives a VDC voltage as a bias voltage.

상기 NMOS 트랜지스터의 게이트 전압은, 온도변화에 따른 저항값 변화를 극대화시키기 위하여 외부 전원전압(VDD)의 변화에 무관한 전압으로 구성하는 것이 바람직하다. 또는 도 5에 도시되고 있는 바와 같이, 회로 내부적으로 사용되고 있는 전원전압 VDC 레벨과 다른 레벨의 전압을 이용할 수 있다. 그러나 이 경우에서도 외부 전원전압의 변화에 무관한 전압을 이용해야 할 것이다.The gate voltage of the NMOS transistor is preferably configured to be a voltage independent of the change in the external power supply voltage VDD in order to maximize the change in the resistance value according to the temperature change. Alternatively, as illustrated in FIG. 5, a voltage having a level different from that of the power supply voltage VDC used in the circuit may be used. However, even in this case, a voltage independent of the change of the external power supply voltage should be used.

상기 VBB 검출 노드(DET_MOD)에는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N5)의 게이트단자가 연결되어진다. 상기 PMOS 트랜지스터(P3)는 VDC 전압에 연결되어지고, 상기 NMOS 트랜지스터(N5)는 접지전원(VSS)에 연결되어진다. 그리고 상기 두 트랜지스터 사이의 접속점이 VBB 검출신호 출력단자(VBBENB)가 연결되어진다.The gate terminal of the PMOS transistor P3 and the NMOS transistor N5 is connected to the VBB detection node DET_MOD. The PMOS transistor P3 is connected to a VDC voltage, and the NMOS transistor N5 is connected to a ground power supply VSS. A connection point between the two transistors is connected to the VBB detection signal output terminal VBBENB.

즉, 본 발명의 온도 가변형 VBB 검출기는, 두개의 저항(R2,R3)을 직렬 연결하여 배치하고, 상기 저항에 직렬로 NMOS 트랜지스터(N3)를 연결하여 배치한 다음에, 상기 두 저항 소자를 연결하는 중간 노드를 NMOS 트랜지스터의 게이트에 연결하는 방식을 채택하고 있다. 그리고 상기 저항 및 NMOS 트랜지스터들은 모두 온도 변화에 따른 저항값 변화가 양의 변화 특성을 갖는다. 따라서 상기 구성에 따르면 내부전원의 전위를 감지하는 검출기의 자체 노드인 검출노드의 바이어스를 피드백받아 온도 변화에 따른 내부 전원의 전위 변화 폭을 증폭시키고 있다.That is, in the temperature variable type VBB detector of the present invention, two resistors R2 and R3 are arranged in series, and an NMOS transistor N3 is disposed in series with the resistors, and then the two resistance elements are connected. The intermediate node is connected to the gate of the NMOS transistor. In addition, both the resistance and the NMOS transistors have a positive change in resistance value with temperature change. Therefore, according to the above configuration, the bias of the detection node, which is a node of the detector that senses the potential of the internal power supply, is fed back to amplify the width of the potential change of the internal power supply according to the temperature change.

상기와 같은 구성으로 이루어진 본 발명에 따른 내부전압 발생회로의 동작과정을 설명한다.The operation of the internal voltage generation circuit according to the present invention having the above configuration will be described.

VBB 펌핑부(120)에서 발생되는 백바이어스전압(VBB)의 레벨이 높은 경우에, NMOS 트랜지스터(N4)의 바디바이어스에 높은 레벨의 백바이어스전압이 인가되므로 인하여 트랜지스터(N4)의 문턱전압은 낮아진다. 이때 NMOS 트랜지스터(N4)의 게이트단자에 인가되는 VDC 전압은 일정하게 제공된다고 하더라도 상기 트랜지스터(N4)의 문턱전압이 낮아지기 때문에, NMOS 트랜지스터(4)는 강하게 턴-온 된 상태와 같아진다. 따라서 검출노드 DET_MOD에는 낮은 전위가 걸린다.When the level of the back bias voltage VBB generated by the VBB pumping unit 120 is high, the threshold voltage of the transistor N4 is lowered because a high level of back bias voltage is applied to the body bias of the NMOS transistor N4. . At this time, even though the VDC voltage applied to the gate terminal of the NMOS transistor N4 is provided at a constant level, the threshold voltage of the transistor N4 is lowered, so that the NMOS transistor 4 is in a strongly turned-on state. Therefore, a low potential is applied to the detection node DET_MOD.

상기 검출노드 DET_MOD의 낮은 전위는 PMOS 트랜지스터(P3)를 강하게 턴-온된 상태를 갖도록 하고, 동시에 NMOS 트랜지스터(N5)는 약하게 턴-온된 상태를 갖도록 하기 때문에, VBB 검출기(100)의 출력신호(VBBENB)는 하이레벨 신호가 발생된다.Since the low potential of the detection node DET_MOD causes the PMOS transistor P3 to be strongly turned on, and at the same time, the NMOS transistor N5 is weakly turned on, the output signal VBBENB of the VBB detector 100 is Is a high level signal.

이렇게 발생된 하이레벨상태의 인에이블신호가 온도 가변형 VBB 검출기(100)에서 발생하면, 오실레이터(110)는 주기적인 클럭신호를 출력하고, VBB 펌핑부(120)가 동작하여 백바이어스전압(VBB)의 레벨을 낮추기 위한 펌핑동작이 수행된다.When the high level enable signal is generated by the temperature-variable VBB detector 100, the oscillator 110 outputs a periodic clock signal, and the VBB pumping unit 120 operates to operate the back bias voltage VBB. A pumping operation is performed to lower the level of.

이후 상기 백바이어스전압(VBB)의 레벨이 낮아지면 NMOS 트랜지스터(N4)의 Q바디 바이어스에 인가되는 백바이어스전압이 낮아지면서, 트랜지스터(N4)의 문턱전압은 상기 경우보다 상대적으로 높아진다. 이때 NMOS 트랜지스터(N4)의 게이트단 자에 인가되는 VDC 전압은 일정하게 제공된다고 하더라도 상기 트랜지스터(N4)의 문턱전압이 높아졌기 때문에, NMOS 트랜지스터(N4)는 약하게 턴-온 된 상태와 같아진다. 따라서 검출노드 DET_MOD의 전압은 높아진다.Then, when the level of the back bias voltage VBB is lowered, the back bias voltage applied to the Q body bias of the NMOS transistor N4 is lowered, and the threshold voltage of the transistor N4 is relatively higher than the above case. At this time, even though the VDC voltage applied to the gate terminal of the NMOS transistor N4 is constantly provided, the threshold voltage of the transistor N4 is increased, so that the NMOS transistor N4 is in a weakly turned-on state. Therefore, the voltage of the detection node DET_MOD becomes high.

상기 검출노드 DET_MOD의 높은 전위는 PMOS 트랜지스터(P3)를 약하게 턴-온된 상태를 갖도록 하고, 동시에 NMOS 트랜지스터(N5)는 강하게 턴-온된 상태를 갖도록 하기 때문에, VBB 검출기(100)의 출력신호(VBBENB)는 로우레벨 신호가 발생된다. 이렇게 VBB 검출기(100)에서 로우레벨의 디스에이블신호가 발생하면, 오실레이터(110)는 클럭신호의 토글링을 멈추고, VBB 펌핑부(120)의 펌핌동작은 정지된다.Since the high potential of the detection node DET_MOD causes the PMOS transistor P3 to be weakly turned on, and at the same time, the NMOS transistor N5 is strongly turned on, the output signal of the VBB detector 100 VBBENB ) Is a low level signal. When the low level disable signal is generated in the VBB detector 100, the oscillator 110 stops toggling the clock signal, and the pumping operation of the VBB pumping unit 120 is stopped.

한편, 본 발명은 온도가 올라가면 DET_MOD 노드를 기준으로 상부에 있는 저항 및 NMOS 트랜지스터에 의해 결정된 저항값 증가보다 NMOS 트랜지스터(N4)의 저항값 증가가 커지면서 동일한 VBB 레벨에서 DET_MOD는 설정레벨 보다 더 높은 레벨이 된다. Meanwhile, in the present invention, when the temperature increases, the DET_MOD is higher than the set level at the same VBB level as the increase in the resistance value of the NMOS transistor N4 becomes larger than the increase in resistance determined by the upper resistance and the NMOS transistor based on the DET_MOD node. Becomes

이때, 검출노드 DET_MOD의 전위는 상부 측의 NMOS 트랜지스터(N3)의 바디 바이어스(벌크전압)로 피드백되도록 본 발명은 구성되고 있다. 따라서 상기 검출노드 DET_MOD의 전위 상승은, 상기 NMOS 트랜지스터(N3)의 바디 바이어스를 상승시킨다. 상기 NMOS 트랜지스터(N3)의 바디 바이어스가 상승되면, NMOS 트랜지스터(N3)의 문턱전압(게이트전압)이 낮아지는 효과를 가져오고, 결과적으로 NMOS 트랜지스터(N3)의 저항값을 감소하는 효과를 가져온다. At this time, the present invention is configured such that the potential of the detection node DET_MOD is fed back to the body bias (bulk voltage) of the NMOS transistor N3 on the upper side. Therefore, the potential rise of the detection node DET_MOD increases the body bias of the NMOS transistor N3. When the body bias of the NMOS transistor N3 is increased, the threshold voltage (gate voltage) of the NMOS transistor N3 is decreased, and as a result, the resistance value of the NMOS transistor N3 is reduced.

반대로 본 발명은 온도가 감소하면, DET_MOD 노드를 기준으로 상부에 있는 저항 및 NMOS 트랜지스터에 의해 결정된 저항값 증가보다 NMOS 트랜지스터(N4)의 저항값 감소가 커지면서 동일한 VBB 레벨에서 DET_MOD는 설정레벨보다 더 낮은 레벨이 된다. On the contrary, in the present invention, when the temperature decreases, the DET_MOD is lower than the set level at the same VBB level as the decrease in the resistance value of the NMOS transistor N4 becomes larger than the increase in resistance determined by the upper resistor and the NMOS transistor relative to the DET_MOD node. It becomes a level.

이때, 검출노드 DET_MOD의 전위는 상부 측의 NMOS 트랜지스터(N3)의 바디 바이어스(벌크전압)로 피드백되도록 본 발명은 구성되고 있다. 따라서 상기 검출노드 DET_MOD의 전위 하강은, 상기 NMOS 트랜지스터(N3)의 바디 바이어스를 하강시킨다. 상기 NMOS 트랜지스터(N3)의 바디 바이어스가 낮아지면, NMOS 트랜지스터(N3)의 문턱전압(게이트전압)이 높아지는 효과를 가져오고, 결과적으로 NMOS 트랜지스터(N3)의 저항값을 증가하는 효과를 가져온다. At this time, the present invention is configured such that the potential of the detection node DET_MOD is fed back to the body bias (bulk voltage) of the NMOS transistor N3 on the upper side. Therefore, the potential drop of the detection node DET_MOD lowers the body bias of the NMOS transistor N3. When the body bias of the NMOS transistor N3 is lowered, the threshold voltage (gate voltage) of the NMOS transistor N3 is increased, and as a result, the resistance value of the NMOS transistor N3 is increased.

이상에서와 같이 본 발명의 검출 노드 DET_MOD는 온도 변화에 따라서 더 큰 전위 변화를 보이게 되고, 이는 결과적으로 VBB 검출 포인트의 범위(RANGE)를 더 크게 만들어준다.As described above, the detection node DET_MOD of the present invention shows a larger potential change according to the temperature change, which results in a larger range (RANGE) of the VBB detection point.

도 4는 본 발명에 따른 온도 가변형 VBB 검출기를 사용시 온도에 따른 VBB 전위의 예를 도시하는 특성도이다. 도시하고 있는 바와 같이, 80도에서 -0.8볼트, -20도에서 -0.2볼트로 목표전압으로 변화시키는 경우를 예로 나타나고 있다. 따라서 도시하는 바와 같이 온도 변화에 따른 VBB 전위 변화가 크게 변화함을 확인할 수 있다.4 is a characteristic diagram showing an example of VBB potential according to temperature when using a temperature variable VBB detector according to the present invention. As shown, the case of changing the target voltage from -0.8 volts at 80 degrees to -0.2 volts at -20 degrees is shown as an example. Therefore, as shown, it can be seen that the VBB potential change greatly changes with the temperature change.

다음, 도 5는 본 발명의 다른 실시예로서, 피드백 되는 VBB 전압을 바디 바이어스로 제공받는 NMOS 트랜지스터(N7)의 게이트 전압을 다른 레벨의 전위인 VDC1 으로 제공하고 있는 경우를 도시하고 있다. Next, FIG. 5 illustrates a case in which the gate voltage of the NMOS transistor N7, which receives the feedback VBB voltage as the body bias, is provided to the other level of potential VDC1.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 온도변화에 따라서 효과적으로 VBB 전위가 변화하도록 제어하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. The preferred embodiment of the present invention described above is disclosed for the purpose of illustration, and is applied to the case of controlling the VBB potential to change effectively with temperature change. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 기술에 따른 내부전압 제어회로의 블록도,1 is a block diagram of an internal voltage control circuit according to the prior art;

도 2는 본 발명의 실시예에 따른 내부전압 제어회로의 블록도,2 is a block diagram of an internal voltage control circuit according to an embodiment of the present invention;

도 3은 본 발명의 실시예에 따른 온도가변형 VBB 검출기의 상세 구성도,3 is a detailed configuration diagram of a variable temperature VBB detector according to an embodiment of the present invention;

도 4는 본 발명에 따른 온도가변형 VBB 검출기를 사용했을 때, 온도에 따른 VBB 전위 변화를 나타내는 특성도,4 is a characteristic diagram showing a change in VBB potential with temperature when using a temperature variable VBB detector according to the present invention;

도 5는 본 발명의 다른 실시예에 따른 온도 가변형 VBB 검출기의 상세 구성도.5 is a detailed configuration diagram of a temperature variable VBB detector according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 온도가변형 VBB 검출기 110 : 오실레이터100: variable temperature VBB detector 110: oscillator

120 : VBB 펌핑부120: VBB pumping part

Claims (10)

삭제delete 삭제delete 삭제delete 삭제delete 백바이어스 전압단의 전압 레벨을 검출하기 위한 전압 검출수단과, 상기 전압 검출수단으로부터 출력된 검출신호에 응답하여 백바이어스 전압을 생성하기 위한 발진수단 및 펌핑수단을 구비하는 내부전압 발생회로에 있어서,An internal voltage generating circuit comprising: voltage detecting means for detecting a voltage level of a back bias voltage stage; oscillating means and pumping means for generating a back bias voltage in response to a detection signal output from the voltage detecting means, 상기 전압 검출수단은,The voltage detection means, 제1 내부 전원전압단과 검출노드 사이에 차례로 접속된 제1 저항, 제2 저항, 제1 NMOS 트랜지스터 - 상기 제1 및 제2 저항의 연결노드에 게이트가 연결됨 - ;A first resistor, a second resistor, and a first NMOS transistor sequentially connected between a first internal power supply voltage terminal and a detection node, a gate of which is connected to a connection node of the first and second resistors; 상기 백바이어스 전압단과 상기 검출노드 사이에 접속되며 상기 제1 내부 전원전압단에 게이트가 연결된 제2 NMOS 트랜지스터; 및A second NMOS transistor connected between the back bias voltage terminal and the detection node and having a gate connected to the first internal power supply voltage terminal; And 상기 검출노드의 전압 레벨에 대응하는 로직신호를 발생하는 신호발생부를 구비하는 내부전압 발생회로.And a signal generator for generating a logic signal corresponding to the voltage level of the detection node. 백바이어스 전압단의 전압 레벨을 검출하기 위한 전압 검출수단과, 상기 전압 검출수단으로부터 출력된 검출신호에 응답하여 백바이어스 전압을 생성하기 위한 발진수단 및 펌핑수단을 구비하는 내부전압 발생회로에 있어서,An internal voltage generating circuit comprising: voltage detecting means for detecting a voltage level of a back bias voltage stage; oscillating means and pumping means for generating a back bias voltage in response to a detection signal output from the voltage detecting means, 상기 전압 검출수단은,The voltage detection means, 제1 내부 전원전압단과 검출노드 사이에 차례로 접속된 제1 저항, 제2 저항, 제1 NMOS 트랜지스터 - 상기 제1 및 제2 저항의 연결노드에 게이트가 연결됨 - ;A first resistor, a second resistor, and a first NMOS transistor sequentially connected between a first internal power supply voltage terminal and a detection node, a gate of which is connected to a connection node of the first and second resistors; 상기 백바이어스 전압단과 상기 검출노드 사이에 접속되며 제2 내부 전원전압단 - 제2 내부 전원전압은 제1 내부 전원전압과 다른 전압 레벨임 - 에 게이트가 연결된 제2 NMOS 트랜지스터; 및A second NMOS transistor connected between the back bias voltage terminal and the detection node and having a gate connected to a second internal power supply voltage terminal, wherein the second internal power supply voltage is different from the first internal power supply voltage; And 상기 검출노드의 전압 레벨에 대응하는 로직신호를 발생하는 신호발생부를 구비하는 내부전압 발생회로.And a signal generator for generating a logic signal corresponding to the voltage level of the detection node. 제5항 또는 제6항에 있어서,The method according to claim 5 or 6, 상기 신호발생부는,The signal generator, 상기 제1 내부 전원전압단과 검출신호 출력단 사이에 소오스와 드레인이 접속되며, 상기 검출노드에 게이트가 접속된 PMOS 트랜지스터; 및A PMOS transistor having a source and a drain connected between the first internal power supply voltage terminal and a detection signal output terminal and a gate connected to the detection node; And 접지전압단과 상기 검출신호 출력단 사이에 소오스와 드레인이 접속되며, 상기 검출노드에 게이트가 접속된 제3 NMOS 트랜지스터를 구비하는 내부전압 발생회로.And a third NMOS transistor having a source and a drain connected between a ground voltage terminal and the detection signal output terminal and having a gate connected to the detection node. 삭제delete 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813546B1 (en) * 2006-10-12 2008-03-17 주식회사 하이닉스반도체 Temperature-dependent voltage level detector of semiconductor memory apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988135B2 (en) 2012-12-10 2015-03-24 Samsung Electronics Co., Ltd. Semiconductor device and body bias method thereof

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