KR100919811B1 - Internal Voltage Generating Circuit - Google Patents
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Abstract
본 발명은 외부전압의 레벨에 따라 구동제어신호를 생성하는 구동제어신호 생성부; 및 외부전압과 내부전압 사이에 연결되어, 상기 구동제어신호에 응답하여 외부전압과 내부전압을 단락시키는 구동부를 포함하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.The present invention provides a driving control signal generation unit for generating a driving control signal according to a level of an external voltage; And an internal voltage driver connected between an external voltage and an internal voltage, the internal voltage driver including a driver shorting the external voltage and the internal voltage in response to the driving control signal.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 구체적으로는 낮은 외부전압의 레벨에서 전류소모를 절감할 수 있도록 한 내부전압 생성회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage generation circuit capable of reducing current consumption at a low external voltage level.
통상적으로 메모리 장치는 외부로부터 외부전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(BULK)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.In general, a memory device receives an external voltage VDD and a ground voltage VSS from an external source and generates and uses an internal voltage for internal operation. The voltages required for the internal operation of the memory device may include a core voltage (VCORE) supplied to the memory core region, a high voltage (VPP) used for driving word lines or overdriving, and a bulk voltage of the an-MOS transistor in the core region. There is a back bias voltage VBB supplied thereto.
여기서 코어전압(VCORE)은 외부에서 입력되는 외부전압(VDD)을 일정한 레벨로 감압하여 공급하면 되지만, 고전압(VPP)은 외부로부터 입력되는 외부전압(VDD)보다 높은 레벨의 전압을 가지며, 백바이어스전압(VBB)은 외부로부터 입력되는 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에 고전압(VPP)과 백바이어스전압(VBB)을 공급하기 위해서는 각각 고전압(VPP)과 백바이어스전압(VBB)을 위해 전하를 공급하는 전하펌프회로가 필요하다.Here, the core voltage VCORE may be supplied by reducing the external voltage VDD input from the outside to a predetermined level, but the high voltage VPP has a voltage higher than the external voltage VDD input from the outside, and has a back bias. Since the voltage VBB maintains a voltage lower than the ground voltage VSS input from the outside, in order to supply the high voltage VPP and the back bias voltage VBB, the high voltage VPP and the back bias voltage VBB, respectively. There is a need for a charge pump circuit for supplying charge.
도 1은 종래기술에 따른 내부전압 생성회로의 구성을 도시한 것이다.1 illustrates a configuration of an internal voltage generation circuit according to the prior art.
도시된 바와 같이, 종래기술에 따른 내부전압 생성회로는 액티브 신호(VINT_ACT)에 응답하여 구동하되, 코어전압(VCORE)을 전압 분배하여 분배전압(FEED)을 생성하는 전압 분배부(10)와, 분배전압(FEED)을 기준전압(VREFC)과 비교하여 구동신호(DRV)를 생성하는 비교부(12)와, 구동신호(DRV)에 응답하여 외부전압(VDD)에 의해 코어전압(VCORE)을 구동하는 구동부(14)로 구성된다. 여기서, 액티브 신호(VINT_ACT)는 리드 또는 라이트시 하이레벨로 인에이블되어 PMOS 트랜지스터(P12, P15, P17)를 턴오프시키고, NMOS 트랜지스터(N15)를 턴오프시켜 비교부(12)를 동작시킨다.As shown, the internal voltage generation circuit according to the prior art is driven in response to the active signal (VINT_ACT), the voltage divider 10 for generating a distribution voltage (FEED) by voltage-dividing the core voltage (VCORE), The comparator 12 generates the driving signal DRV by comparing the divided voltage FEED with the reference voltage VREFC, and the core voltage VCORE by the external voltage VDD in response to the driving signal DRV. It consists of the drive part 14 which drives. Here, the active signal VINT_ACT is enabled at the high level during read or write to turn off the PMOS transistors P12, P15, and P17, and turn off the NMOS transistor N15 to operate the comparator 12.
이와 같은 구성의 내부전압 생성회로는 기준전압(VREFC)의 2배 레벨을 갖는 코어전압(VCORE)을 생성하는데, 이를 구체적으로 살펴보면 다음과 같다.The internal voltage generation circuit having such a configuration generates a core voltage VCORE having a level twice the reference voltage VREFC, which will be described in detail as follows.
우선, 전압 분배부(10)는 코어전압(VCORE)을 전압 분배하여 코어전압(VCORE)의 1/2 레벨을 갖는 분배전압(FEED)을 생성한다.First, the voltage divider 10 divides the core voltage VCORE to generate a divided voltage FEED having a half level of the core voltage VCORE.
다음으로, 비교부(12)는 액티브 신호(VINT_ACT)에 의해 구동되어 분배전압(FEED)과 기준전압(VREFC)을 비교하여 구동신호(DRV)를 생성한다. 이때, 구동신호(DRV)는 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 작은 경우 로우레벨로 생성되고, 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 큰 경우 하이레벨로 생성된다.Next, the comparator 12 is driven by the active signal VINT_ACT to generate the driving signal DRV by comparing the distribution voltage FEED with the reference voltage VREFC. At this time, the driving signal DRV is generated at a low level when the distribution voltage FEED is less than the reference voltage VREFC, and is generated at a high level when the distribution voltage FEED is greater than the reference voltage VREFC. do.
다음으로, 구동부(14)는 구동신호(DRV)를 입력받아 코어전압(VCORE)을 구동한다. 즉, 로우레벨의 구동신호(DRV)가 입력되는 경우 PMOS 트랜지스터(P18)가 턴온되어 외부전압(VDD)으로 코어전압(VCORE)을 구동하고, 하이레벨의 구동신호(DRV)가 입력되는 경우에는 PMOS 트랜지스터(P18)가 턴오프되어 코어전압(VCORE)의 구동이 정지된다.Next, the driver 14 receives the driving signal DRV to drive the core voltage VCORE. That is, when the low-level driving signal DRV is input, when the PMOS transistor P18 is turned on to drive the core voltage VCORE with the external voltage VDD, and the high-level driving signal DRV is input. The PMOS transistor P18 is turned off to stop the driving of the core voltage VCORE.
코어전압(VCORE)을 생성하는 종래의 내부전압 생성회로에서 외부전압(VDD)이 코어전압(VCORE)의 레벨보다 낮은 경우 전압 분배부(10)에서 생성되는 분배전압(FEED)의 레벨은 기준전압(VREFC)의 레벨보다 낮다. 따라서, 비교부(12)에서 생성되는 구동신호(DRV)는 항상 로우레벨이 되어 구동부(14)의 PMOS 트랜지스터(P18)를 턴온시켜 코어전압(VCORE)을 구동하게 된다. 즉, 도 2를 참고하면 외부전압(VDD)의 레벨이 코어전압(VCORE)의 목표레벨(1.2V)보다 낮은 경우 분배전압(FEED)은 기준전압(VREFC)보다 낮고, 구동신호(DRV)는 로우레벨이 되어 코어전압(VCORE)은 외부전압(VDD)과 동일한 레벨로 상승한다. 이와 같이, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우에는 PMOS 트랜지스터(P18)가 턴온되어 코어전압(VCORE)과 외부전압(VDD)이 동일한 레벨로 유지됨에도 불구하고, 내부전압 구동회로가 불필요하게 동작하는 문제가 있었다.In the conventional internal voltage generation circuit that generates the core voltage VCORE, when the external voltage VDD is lower than the level of the core voltage VCORE, the level of the divided voltage FEED generated by the voltage divider 10 is a reference voltage. It is lower than the level of (VREFC). Accordingly, the driving signal DRV generated by the comparator 12 is always at a low level to turn on the PMOS transistor P18 of the driver 14 to drive the core voltage VCORE. That is, referring to FIG. 2, when the level of the external voltage VDD is lower than the target level 1.2V of the core voltage VCORE, the distribution voltage FEED is lower than the reference voltage VREFC, and the driving signal DRV is At the low level, the core voltage VCORE rises to the same level as the external voltage VDD. As such, when the level of the external voltage VDD is lower than the level of the core voltage VCORE, the PMOS transistor P18 is turned on so that the core voltage VCORE and the external voltage VDD are maintained at the same level. There was a problem that the internal voltage driving circuit operates unnecessarily.
도 2를 참고하면, 1.15V의 외부전압(VDD)의 레벨에서 내부전압 생성회로 구동시 소모되는 전류(I(VDD))가 98㎂이다. 실제, 반도체 회로에서 리드 또는 라이트 동작을 수행하기 위해서는 12개의 내부전압 생성회로가 필요하므로, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우에는 12개의 내부전압 생성회로가 불필요한 구동을 하게된다. 이에 따라 소모되는 전류(I(VDD))는 1.18㎃(98㎂×12)이다.Referring to FIG. 2, the current I (VDD) consumed when driving the internal voltage generation circuit at the level of the external voltage VDD of 1.15V is 98 mA. In fact, since 12 internal voltage generation circuits are required to perform read or write operations in a semiconductor circuit, 12 internal voltage generation circuits are unnecessary when the level of the external voltage VDD is lower than the level of the core voltage VCORE. To drive. Accordingly, the current I (VDD) consumed is 1.18 mA (98 mA x 12).
따라서, 본 발명은 외부전압(VDD)의 레벨이 코어전압(VCORE)보다 낮은 경우에는 내부전압 생성회로의 구동을 중단시키고, 코어전압(VCORE)을 외부전압(VDD)에 연결시켜 전류소모를 절감시킬 수 있도록 하는 내부전압 생성회로를 개시한다.Therefore, when the level of the external voltage VDD is lower than the core voltage VCORE, the present invention stops the operation of the internal voltage generation circuit and reduces the current consumption by connecting the core voltage VCORE to the external voltage VDD. An internal voltage generation circuit is disclosed.
이를 위해 본 발명은 외부전압의 레벨에 따라 구동제어신호를 생성하는 구동제어신호 생성부; 및 상기 구동제어신호에 응답하여 외부전압과 내부전압을 단락시키는 구동부를 포함하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.To this end, the present invention includes a drive control signal generation unit for generating a drive control signal in accordance with the level of the external voltage; And an internal voltage driving unit including a driving unit shorting an external voltage and an internal voltage in response to the driving control signal.
본 발명에서, 상기 구동제어신호 생성부는 외부전압과 기준전압의 레벨을 비교하여 외부전압의 레벨이 기준전압의 레벨보다 낮은 경우 인에이블되는 구동제어신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the drive control signal generation unit compares the level of the external voltage and the reference voltage to generate a drive control signal enabled when the level of the external voltage is lower than the level of the reference voltage.
본 발명에서, 상기 구동제어신호 생성부는 외부전압을 전압 분배하여 분배전압을 생성하는 전압 분배부; 및 상기 분배전압과 기준전압을 비교하여 상기 구동제어신호를 생성하는 비교부를 포함하는 것이 바람직하다.In an embodiment of the present invention, the driving control signal generator may include a voltage divider configured to divide a external voltage to generate a divided voltage; And a comparator configured to generate the driving control signal by comparing the divided voltage and the reference voltage.
본 발명에서, 상기 내부전압 구동부는 상기 구동제어신호 및 액티브 신호를 입력받아 구동종료신호를 생성하는 구동종료신호 생성부; 내부전압을 전압 분배하여 분배전압을 생성하는 전압 분배부; 및 상기 구동종료신호에 응답하여 구동하되, 상기 분배전압과 기준전압을 비교하여 구동신호를 생성하는 비교부를 포함하는 것이 바람직하다.In an embodiment of the present invention, the internal voltage driver may include: a driving end signal generator configured to receive the driving control signal and the active signal and generate a driving end signal; A voltage divider configured to divide the internal voltage to generate a divided voltage; And a driving unit configured to drive in response to the driving end signal and to generate a driving signal by comparing the divided voltage with a reference voltage.
본 발명에서, 상기 구동종료신호 생성부는 상기 구동제어신호 및 상기 액티브 신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 것이 바람직하다.In an embodiment of the present invention, the driving end signal generation unit may include a first logic unit configured to receive the inversion signal of the driving control signal and the active signal and perform a logical operation.
본 발명에서, 상기 제1 논리부는 부정 논리합 연산을 수행하는 논리 게이트인 것이 바람직하다.In the present invention, it is preferable that the first logic unit is a logic gate that performs a negative OR operation.
본 발명에서, 상기 구동부는 상기 구동제어신호의 반전신호 및 상기 구동신호를 인가받아 논리연산을 수행하는 제2 논리부; 및 상기 외부전압 공급단과 상기 내부전압 출력단 사이에 연결되어, 상기 제2 논리부의 출력신호에 응답하여 구동하는 구동소자를 포함하는 것이 바람직하다.The driving unit may include a second logic unit configured to perform a logical operation by receiving an inversion signal of the driving control signal and the driving signal; And a driving device connected between the external voltage supply terminal and the internal voltage output terminal to drive in response to an output signal of the second logic unit.
본 발명에서, 상기 제2 논리부는 부정 논리곱 연산을 수행하는 낸드게이트인 것이 바람직하다.In the present invention, the second logic unit is preferably a NAND gate that performs a negative AND operation.
본 발명에서, 상기 구동소자는 PMOS 트랜지스터인 것이 바람직하다.In the present invention, the driving device is preferably a PMOS transistor.
도 1은 종래기술에 따른 내부전압 생성회로의 구성을 도시한 것이다.1 illustrates a configuration of an internal voltage generation circuit according to the prior art.
도 2는 도 1에 도시된 구성을 통해 외부전압의 레벨에 따라 생성되는 내부전압의 파형을 보여주는 도면이다.FIG. 2 is a view showing waveforms of internal voltages generated according to levels of external voltages through the configuration shown in FIG. 1.
도 3은 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.3 is a block diagram illustrating a configuration of an internal voltage generation circuit according to an embodiment of the present invention.
도 4는 도 3에 포함된 구동제어신호 생성부의 상세 회로도이다.4 is a detailed circuit diagram of the driving control signal generator included in FIG. 3.
도 5는 도 3에 포함된 내부전압 구동부의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the internal voltage driver included in FIG. 3.
도 6은 외부전압의 레벨에 따라 생성되는 구동제어신호의 파형을 보여주는 도면이다.6 is a diagram illustrating waveforms of a driving control signal generated according to an external voltage level.
도 7은 외부전압의 레벨에 따라 생성되는 내부전압의 파형을 보여주는 도면이다.7 is a view illustrating waveforms of internal voltages generated according to levels of external voltages.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
20 : 구동제어신호 생성부 22 : 제1 전압 분배부20: drive control signal generator 22: first voltage divider
24 : 제1 비교부 26 : 버퍼부24: first comparison unit 26: buffer unit
30 : 내부전압 구동부 32 : 제2 전압 분배부30: internal voltage driver 32: second voltage divider
34 : 구동신호 생성부 340 : 구동종료신호 생성부34: drive signal generator 340: drive end signal generator
342 : 제2 비교부 36 : 구동부342: second comparison unit 36: driver
360 : 논리부360: logic
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
도 3에 도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 외부전압(VDD)의 레벨에 따라 구동제어신호(VACT_DET)를 생성하는 구동제어신호 생성부(20)와, 구동제어신호(VACT_DET) 및 액티브 신호(VINT_ACT)에 응답하여 외부전압(VDD)으로 코어전압(VCORE)을 구동하는 내부전압 구동부(30)로 구성된다.As shown in FIG. 3, the internal voltage generation circuit according to the present embodiment includes a drive control signal generation unit 20 for generating a drive control signal VACT_DET according to the level of the external voltage VDD, and a drive control signal ( VACT_DET) and an internal voltage driver 30 that drives the core voltage VCORE with the external voltage VDD in response to the active signal VINT_ACT.
실시예에 따라서는 내부전압 생성회로에 있어서, 내부전압 구동부(30)와 동일한 구성을 다수개 포함시킬 수 있다. 예를 들어, 구동제어신호(VACT_DET)에 응답하여 코어전압(VCORE)을 구동하는 내부전압 구동부(30)를 12개로 구성할 수 있다. 다만, 본 실시예에 있어서는 용이한 설명을 위해 12개의 내부전압 구동부(30)를 갖는 내부전압 생성회로를 구성하여 설명한다.According to the exemplary embodiment, the internal voltage generation circuit may include a plurality of configurations identical to those of the internal voltage driver 30. For example, twelve internal voltage drivers 30 driving the core voltage VCORE in response to the driving control signal VACT_DET may be configured. In the present embodiment, however, an internal voltage generation circuit having twelve internal voltage drivers 30 will be described.
구동제어신호 생성부(20)는 제1 전압 분배부(22), 제1 비교부(24) 및 버퍼부(26)로 구성된다.The driving control signal generator 20 includes a first voltage divider 22, a first comparator 24, and a buffer 26.
제1 전압 분배부(22)는 도 4에 도시된 바와 같이, 외부전압(VDD)을 전압 분배하여 제1 분배전압(VREFDD)을 생성한다. 외부전압(VDD) 공급단과 노드(nd21) 사이에 연결되어 외부전압(VDD)을 인가받아 턴온되는 NMOS 트랜지스터(N24)와, 노드(nd21)와 접지단(VSS) 사이에 연결되어 노드(nd21)의 신호에 응답하여 턴온되는 NMOS 트랜지스터(N25)로 구성된다. NMOS 트랜지스터(N24, N25)는 턴온 저항값에 의해 외부전압(VDD)을 전압 분배하여 제1 분배전압(VREFDD)을 생성한다. 실시예에 따라서는 NMOS 트랜지스터(N24, N25)를 저항소자로 구성할 수도 있다. 여기서, NMOS 트랜지스터(N24, N25)는 크기가 동일하므로, 제1 분배전압(VREFDD)은 외부전압(VDD)의 1/2레벨로 생성된다.As illustrated in FIG. 4, the first voltage divider 22 divides the external voltage VDD to generate a first divided voltage VREFDD. An NMOS transistor N24 connected between an external voltage VDD supply terminal and a node nd21 and turned on by receiving an external voltage VDD, and a node nd21 connected between a node nd21 and a ground terminal VSS. The NMOS transistor N25 is turned on in response to a signal of. The NMOS transistors N24 and N25 divide the external voltage VDD by the turn-on resistance to generate a first divided voltage VREFDD. In some embodiments, the NMOS transistors N24 and N25 may be configured as resistance elements. Here, since the NMOS transistors N24 and N25 have the same size, the first divided voltage VREFDD is generated at a level 1/2 of the external voltage VDD.
제1 비교부(24)는 도 4에 도시된 바와 같이 차등증폭회로로 구성되며, 제1 분배전압(VREFDD)과 기준전압(VREFC)을 비교하여 비교신호(DET)를 생성한다. 제1 분배전압(VREFDD)을 입력받는 NMOS 트랜지스터(N26)와, 기준전압(VREFC)을 입력받는 NMOS 트랜지스터(N27)와, 전류미러를 형성하는 PMOS 트랜지스터(P21, P22)와, 노드(nd22)와 접지단(VSS) 사이에 연결되어 정전류(VTAIL)를 인가받아 턴온되는 NMOS 트랜지스터(N23)로 구성된다. 여기서, 기준전압(VREFC)은 코어전압(VCORE)의 1/2 레벨로 설정되는 것이 바람직하다. 따라서, 제1 비교부(24)는 외부전압(VDD)이 기준전압(VREFC)보다 낮은 레벨인 경우 하이레벨의 비교신호(DET)를 생성한다.As shown in FIG. 4, the first comparator 24 includes a differential amplifier circuit, and generates a comparison signal DET by comparing the first divided voltage VREFDD and the reference voltage VREFC. The NMOS transistor N26 that receives the first distribution voltage VREFDD, the NMOS transistor N27 that receives the reference voltage VREFC, the PMOS transistors P21 and P22 that form the current mirror, and the node nd22. And an NMOS transistor N23 connected to the ground terminal VSS and turned on by receiving a constant current VTAIL. Here, the reference voltage VREFC is preferably set to one half level of the core voltage VCORE. Accordingly, the first comparator 24 generates a high level comparison signal DET when the external voltage VDD is lower than the reference voltage VREFC.
버퍼부(26)는 비교신호(DET)를 버퍼링하여 구동제어신호(VACT_DET)를 출력하는 인버터(IV21, IV22)로 구성된다. 이때, 구동제어신호(VACT_DET)는 제1 분배전압(VREFDD)이 기준전압(VREFC)보다 레벨이 작은 경우 하이레벨로 생성되고, 제1 분배전압(VREFDD)이 기준전압(VREFC)보다 레벨이 큰 경우 로우레벨로 생성된다.The buffer unit 26 includes inverters IV21 and IV22 that buffer the comparison signal DET to output the drive control signal VACT_DET. In this case, the driving control signal VACT_DET is generated at a high level when the first divided voltage VREFDD is lower than the reference voltage VREFC, and the first divided voltage VREFDD is higher than the reference voltage VREFC. Is generated at the low level.
내부전압 생성부(30)는 제2 전압 분배부(32), 구동신호 생성부(34) 및 구동부(36)로 구성된다.The internal voltage generator 30 includes a second voltage divider 32, a drive signal generator 34, and a driver 36.
제2 전압 분배부(32)는 도 5에 도시된 바와 같이, 코어전압(VCORE)을 전압 분배하여 제2 분배전압(FEED)을 생성한다. 코어전압(VCORE) 출력단과 노드(nd23) 사이에 연결되어 코어전압(VCORE)을 인가받아 턴온되는 NMOS 트랜지스터(N34)와, 노드(nd23)와 접지단(VSS) 사이에 연결되어 노드(nd23)의 신호에 응답하여 턴온되는 NMOS 트랜지스터(N35)로 구성된다. NMOS 트랜지스터(N34, N35)는 턴온 저항값에 의해 코어전압(VCORE)을 전압 분배하여 노드(nd23)로 제2 분배전압(FEED)을 생성한다. 실시예에 따라서는 NMOS 트랜지스터(N34, N35)를 저항소자로 구성할 수도 있다. 여기서, NMOS 트랜지스터(N34, N35)는 크기가 동일하므로, 제2 분배전압(FEED)은 코어전압(VCORE)의 1/2레벨로 생성된다.As shown in FIG. 5, the second voltage divider 32 divides the core voltage VCORE to generate a second divided voltage FEED. The NMOS transistor N34 connected between the core voltage VCORE output terminal and the node nd23 and turned on by receiving the core voltage VCORE, and the node nd23 connected between the node nd23 and the ground terminal VSS. The NMOS transistor N35 is turned on in response to a signal of. The NMOS transistors N34 and N35 divide the core voltage VCORE by the turn-on resistance to generate a second divided voltage FEED to the node nd23. In some embodiments, the NMOS transistors N34 and N35 may be configured as resistance elements. Here, since the NMOS transistors N34 and N35 have the same size, the second division voltage FEED is generated at a half level of the core voltage VCORE.
구동신호 생성부(34)는 구동종료신호 생성부(340)와 제2 비교부(342)로 구성된다.The drive signal generator 34 includes a drive end signal generator 340 and a second comparator 342.
구동종료신호 생성부(340)는 도 5에 도시된 바와 같이, 구동제어신호(VACT_DET) 및 인버터(IV23)를 통해 반전된 액티브 신호(VINT_ACT)에 응답하여 부정논리합 연산을 수행하는 노아게이트(NR21)로 구성된다. 하이레벨로 인에이블된 구동제어신호(VACT_DET)가 입력되는 경우에는 구동종료신호 생성부(340)의 반전구동종료신호(OFFB)가 로우레벨이 되어 제2 비교부(342)의 구동을 정지시키는 반면, 로우레벨로 인에이블된 구동제어신호(VACT_DET)가 입력되는 경우에는 구동종료신호 생성부(340)의 반전구동종료신호(OFFB)가 하이레벨이 되므로 제2 비교부(342)를 구동시킨다. 여기서, 액티브 신호(VINT_ACT)는 리드 또는 라이트시 하이레벨로 인에이블되는 신호이다.As shown in FIG. 5, the driving end signal generator 340 performs a negative logic sum operation NR21 in response to the driving control signal VACT_DET and the inverted active signal VINT_ACT through the inverter IV23. It consists of When the driving control signal VACT_DET enabled with the high level is input, the inversion driving end signal OFFB of the driving end signal generator 340 becomes low level to stop driving of the second comparator 342. On the other hand, when the driving control signal VACT_DET enabled with the low level is input, the inversion driving end signal OFFB of the driving end signal generator 340 becomes a high level, thereby driving the second comparator 342. . Here, the active signal VINT_ACT is a signal that is enabled at a high level during read or write.
제2 비교부(342)는 도 5에 도시된 바와 같이, 구동종료신호 생성부(340)의 구동종료신호(OFF) 및 반전구동종료신호(OFFB)에 응답하여 구동하되, 기준전압(VREFC)과 제2 분배전압(FEED)을 비교하여 구동신호(DRV)를 생성한다. 이때, 구동신호(DRV)는 제2 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 작은 경우 로우레벨로 생성되고, 제2 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 큰 경우 하이레벨로 생성된다.As illustrated in FIG. 5, the second comparator 342 is driven in response to the driving end signal OFF and the inversion driving end signal OFFB of the driving end signal generation unit 340, but with a reference voltage VREFC. The driving signal DRV is generated by comparing the second distribution voltage FEED with the second distribution voltage FEED. In this case, the driving signal DRV is generated at a low level when the second division voltage FEED is less than the reference voltage VREFC, and when the second division voltage FEED is greater than the reference voltage VREFC. Generated at a high level.
구동부(36)는 외부전압단(VDD)과 노드(nd25) 사이에 연결되어 구동 제어부(340)의 반전구동종료신호(OFFB)에 응답하여 턴온되는 PMOS 트랜지스터(P29)와, 구동신호(DRV) 및 인버터(IV25)를 통해 반전된 구동제어신호(VACT_DET)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND21) 및 인버터(IV26)로 구성된 논리부(360)와, 외부전압단(VDD)과 코어전압(VCORE) 출력단 사이에 연결되어 인버터(IV26)의 출력신호에 응답하여 턴온되는 PMOS 트랜지스터(P30)로 구성된다.The driving unit 36 is connected between the external voltage terminal VDD and the node nd25 and turned on in response to the inversion driving end signal OFFB of the driving control unit 340, and the driving signal DRV. And a logic unit 360 including a NAND gate ND21 and an inverter IV26 that receive the inverted driving control signal VACT_DET through the inverter IV25 and perform an AND operation. The PMOS transistor P30 is connected between the output terminal of the core voltage VCORE and turned on in response to the output signal of the inverter IV26.
이와 같이 구성된 내부전압 생성회로의 동작을 도 3 내지 도 5를 참조하여 좀 더 구체적으로 설명하면 다음과 같다.The operation of the internal voltage generation circuit configured as described above will be described in more detail with reference to FIGS. 3 to 5.
우선, 구동제어신호 생성부(20)는 외부전압(VDD)의 레벨에 따라 제1 분배전압(VREFDD)과 기준전압(VREFC)을 비교하여 구동제어신호(VACT_DET)를 생성한다. 구체적으로, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우 구동제어신호 생성부(20)는 하이레벨의 구동제어신호(VACT_DET)를 생성하고, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우 구동제어신호 생성부(20)는 로우레벨의 구동제어신호(VACT_DET)를 생성한다.First, the driving control signal generation unit 20 generates the driving control signal VACT_DET by comparing the first divided voltage VREFDD and the reference voltage VREFC according to the level of the external voltage VDD. Specifically, when the level of the external voltage VDD is lower than the level of the core voltage VCORE, the driving control signal generator 20 generates the driving control signal VACT_DET having a high level and the level of the external voltage VDD. When the level is higher than the level of the core voltage VCORE, the driving control signal generator 20 generates the driving control signal VACT_DET having a low level.
다음으로, 내부전압 구동부(30)는 구동제어신호(VACT_DET)를 입력받아 코어전압(VCORE)을 구동한다. 이하, 내부전압 구동부(30)의 동작을 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우 및 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우로 나누어서 설명한다.Next, the internal voltage driver 30 receives the driving control signal VACT_DET to drive the core voltage VCORE. Hereinafter, the operation of the internal voltage driver 30 is divided into a case where the level of the external voltage VDD is higher than the level of the core voltage VCORE and a case where the level of the external voltage VDD is lower than the level of the core voltage VCORE. Explain.
앞서, 설명한 바와 같이 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우 구동제어신호 생성부(20)에서 생성된 구동제어신호(VACT_DET)는 로우레벨이다. 이와 같은 상태에서 리드 라이트 동작 수행을 위해 하이레벨의 액티브 신호(VINT_ACT)가 입력되는 경우 구동종료신호 생성부(340)는 로우레벨의 구동종료신호(OFF)와 하이레벨의 반전구동종료신호(OFFB)를 생성한다.As described above, when the level of the external voltage VDD is higher than the level of the core voltage VCORE, the drive control signal VACT_DET generated by the drive control signal generator 20 is at a low level. In this state, when the high level active signal VINT_ACT is input to perform the read write operation, the driving end signal generator 340 may generate the low level driving end signal OFF and the high level inversion driving end signal OFFB. )
하이레벨의 반전구동종료신호(OFFB)에 의해 PMOS 트랜지스터(P24, P27, P29)가 턴오프되고, 로우레벨의 구동종료신호(OFF)에 의해 NMOS 트랜지스터(N32)가 턴오프되어 제2 비교부(342)를 동작시킨다. 제2 비교부(342)는 제2 전압 분배부(32)를 통해 코어전압(VCORE)의 1/2 레벨로 전압 분배된 제2 분배전압(FEED)과 기준전압(VREFC)을 비교하여 구동신호(DRV)를 생성한다. 이때, 생성되는 구동신호(DRV)는 제2 분배전압(FEED)의 레벨이 기준전압(VREFC)의 레벨보다 높은 경우 하이레벨로 생성되고, 제2 분배전압(FEED)의 레벨이 기준전압(VREFC)의 레벨보다 낮은 경우 로우레벨로 생성된다.The PMOS transistors P24, P27, and P29 are turned off by the high level inversion driving end signal OFFB, and the NMOS transistor N32 is turned off by the low level driving end signal OFF so as to turn off the second comparator. 342 is operated. The second comparator 342 compares the second divided voltage FEED and the reference voltage VREFC, which are divided at a half level of the core voltage VCORE by the second voltage divider 32, to the driving signal. Create (DRV). In this case, the generated driving signal DRV is generated at a high level when the level of the second divided voltage FEED is higher than the level of the reference voltage VREFC, and the level of the second divided voltage FEED is the reference voltage VREFC. If the level is lower than), it is generated as a low level.
앞서, 로우레벨의 구동제어신호(VACT_DET)는 구동부(36)에 입력되어 동작하되, 구동부(36)에 포함된 낸드게이트(ND21)를 인버터로 동작시킨다.Previously, the low level driving control signal VACT_DET is input to the driving unit 36 to operate, and operates the NAND gate ND21 included in the driving unit 36 as an inverter.
따라서, 구동부(36)는 구동신호(DRV)에 따라 코어전압(VCORE)을 구동한다. 즉, 로우레벨의 구동신호(DRV)가 입력되는 경우 논리부(360)의 출력신호는 로우레벨이 되므로, PMOS 트랜지스터(P30)가 턴온되어 외부전압(VDD)으로 코어전압(VCORE)을 구동한다. 또한, 구동신호(DRV)가 하이레벨인 경우 논리부(360)의 출력신호가 하이레벨이 되므로, PMOS 트랜지스터(P30)가 턴오프되어 코어전압(VCORE)의 구동이 정지된다.Therefore, the driving unit 36 drives the core voltage VCORE according to the driving signal DRV. That is, when the low level driving signal DRV is input, the output signal of the logic unit 360 is at the low level, so that the PMOS transistor P30 is turned on to drive the core voltage VCORE with the external voltage VDD. . In addition, when the driving signal DRV is at the high level, the output signal of the logic unit 360 is at the high level. Therefore, the PMOS transistor P30 is turned off to stop driving of the core voltage VCORE.
한편, 외부전압(VDD)이 코어전압(VCORE)보다 낮을 때 구동제어신호 생성부(20)에서 생성되는 구동제어신호(VACT_DET)는 하이레벨이다.On the other hand, when the external voltage VDD is lower than the core voltage VCORE, the drive control signal VACT_DET generated by the drive control signal generator 20 is at a high level.
하이레벨의 구동제어신호(VACT_DET)가 입력되는 경우 구동종료신호 생성부(340)에서 출력되는 구동종료신호(OFF)는 하이레벨이고, 반전 구동종료신호(OFFB)는 로우레벨이다.When the high level drive control signal VACT_DET is input, the drive end signal OFF output from the drive end signal generator 340 is high level, and the inversion drive end signal OFFB is low level.
로우레벨의 반전 구동종료신호(OFFB)에 의해 PMOS 트랜지스터(P24, P27, P29)가 턴온되고, 하이레벨의 구동종료신호(OFF)에 의해 NMOS 트랜지스터(N32)가 턴온되어 제2 비교부(342)의 구동이 정지된다.The PMOS transistors P24, P27, and P29 are turned on by the low level inversion driving end signal OFFB, and the NMOS transistor N32 is turned on by the high level driving end signal OFF to turn on the second comparator 342. ) Is stopped.
또한, 하이레벨의 구동제어신호(VACT_DET)에 따라 구동부(36)에 포함된 논리부(360)는 구동신호(DRV)에 관계없이 로우레벨을 출력한다. 따라서, PMOS 트랜지스터(P30)가 턴온되어 코어전압(VCORE)을 외부전압(VDD)에 단락시킨다.In addition, the logic unit 360 included in the driving unit 36 outputs the low level regardless of the driving signal DRV according to the high level driving control signal VACT_DET. Thus, the PMOS transistor P30 is turned on to short the core voltage VCORE to the external voltage VDD.
이상 설명한 바와 같이, 본 실시예의 내부전압 생성회로는 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우에는 내부전압 구동부(30)를 정상 구동시키고, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우에는 내부전압 구동부(30)의 구동을 중단시키고, 코어전압(VCORE)을 외부전압(VDD)에 단락시킴으로써, 내부전압 구동부(30)의 구동에 필요한 전류소모를 절감시킨다.As described above, when the level of the external voltage VDD is higher than the level of the core voltage VCORE, the internal voltage generating circuit of the present embodiment drives the internal voltage driver 30 to be normal, and the level of the external voltage VDD. If the level is lower than the core voltage VCORE, the drive of the internal voltage driver 30 is stopped, and the core voltage VCORE is shorted to the external voltage VDD to thereby drive the current necessary for driving the internal voltage driver 30. Reduce consumption
도 6 및 도 7을 참조하면, 낮은 외부전압(VDD)의 레벨에서 발생하는 전류소모는 종래의 내부전압 생성회로에서 발생하는 전류소모에 비해 절감되는 것을 확인할 수 있다. 즉, 외부전압(VDD)의 레벨이 낮은 경우에 종래의 내부전압 생성회로는 1.18mA(98uA×12)의 전류를 소모하지만, 본 발명의 내부전압 생성회로는 구동제어신호(VACT_DET)에 의해 약 18uA의 전류만을 소모한다.6 and 7, it can be seen that the current consumption generated at the level of the low external voltage VDD is reduced compared to the current consumption generated in the conventional internal voltage generation circuit. That is, when the level of the external voltage VDD is low, the conventional internal voltage generation circuit consumes 1.18 mA (98 uA x 12) of current, but the internal voltage generation circuit of the present invention is weakly driven by the drive control signal VACT_DET. Consumes only 18uA of current.
이와 같이, 본 실시예에서 발생된 전류소모는 종래에 비해 감소되므로, 외부전압(VDD)의 레벨이 코어전압(VCORE)보다 낮은 경우 내부전압 구동부(30)의 구동을 중단시키고, 코어전압(VCORE)을 외부전압(VDD)에 단락시킴으로써, 내부전압 구동부(30)의 구동에 필요한 전류소모를 절감시킬 수 있다.As described above, since the current consumption generated in the present embodiment is reduced as compared with the related art, when the level of the external voltage VDD is lower than the core voltage VCORE, the driving of the internal voltage driver 30 is stopped and the core voltage VCORE is stopped. ) Is shorted to the external voltage VDD, thereby reducing the current consumption required for driving the internal voltage driver 30.
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Citations (2)
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Patent Citations (2)
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