KR940009249B1 - Boosting compensation circuit of the semiconductor memory device - Google Patents
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Abstract
Description
제1도는 이 분야에 공지된 전압 승압 회로.1 is a voltage boosting circuit known in the art.
제2도는 본 발명에 의한 승압보상회로의 블록도.2 is a block diagram of a boost compensation circuit according to the present invention.
제3도는 제2도의 제1실시예.3 is a first embodiment of FIG.
제4도는 제3도의 전압 파형도.4 is a voltage waveform diagram of FIG.
제5도는 제2도의 제2실시예.5 is a second embodiment of FIG.
제6도는 제2도의 제3실시예.6 is a third embodiment of FIG.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩내에 구비되는 승압회로가 칩의 액티브동작으로 인한 승압전압이 떨어졌을시에 이를 바로 보상하기 위한 승압보상회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a boost compensating circuit for immediately compensating for a boost circuit provided in a chip when the boost voltage drops due to active operation of the chip.
반도체 메모리 장치가 점차 고집적화됨에 따라 칩의 동작전압이 점점 낮아지고 있다. 상기 동작 전압이라함은 칩내의 각 구성소자(즉, 트랜지스터등)가 소정의 스윙(swing)동작을 하기 위해 상기 각 구성소자에 인가해주는 전원전압을 말하는 것으로, 이는 칩의 고집적화의 증가에 비례하여 낮아지게 된다. 예를 들어 4M(mega : 220) 다이나믹 램(dynamic RAM)의 경우 상기 동작 전압이 5v로 유지되었으나, 내부전원전압을 채용하기 시작한 16M 다이나믹 램의 경우 4v로 낮아졌고, 64M 다이나믹 램의 경우 3.3v로 낮아지게 되었다. 상기와 같이 칩의 동작 전압이 낮아지게 될시에는 칩의 고속동작이 문제시 되는바, 이에 따라 칩내에는 소정의 전압 승압회로(boostrap circuit)를 구비하는 것이 제시되었다. 상기 승압 회로는 통상적으로 워드라인(word line) 드라이버 회로나 데이타 출력 버퍼에 필요로 되며, 소정의 데이타가 전송시에 상기 데이타의 전압강하 현상을 방지하게 된다.As semiconductor memory devices are increasingly integrated, operating voltages of chips are gradually decreasing. The operating voltage refers to a power supply voltage applied to each component by each component (ie, a transistor, etc.) in the chip to perform a predetermined swing operation, which is proportional to an increase in high integration of the chip. Will be lowered. For example, the operating voltage was maintained at 5v in the case of 4M (mega: 2 20 ) dynamic RAM, but the voltage was lowered to 4v in the case of 16M dynamic RAM, which started to adopt the internal power supply voltage, and 3.3 in 64M dynamic RAM. lowered to v. As described above, when the operation voltage of the chip is lowered, the high speed operation of the chip is problematic. Accordingly, it is proposed to have a predetermined voltage boost circuit in the chip. The boost circuit is typically required for a word line driver circuit or a data output buffer to prevent voltage drop of the data when certain data is transferred.
이 분야에 공지되어 있는 전압 승압 회로도를 제1도에 도시하였다. 상기 제1도의 구성은 소정의 컨트롤 클럭(control clock)을 입력으로 하고, 이를 드라이버 회로(1, 2)를 거쳐, 소정의 승압용 캐패시터(3)에 연결하는 구성이다. 상기 제1도의 구성에서 Vpp신호는 소정의 승압된 전압이며, 상기 컨트롤 클럭은 펄스 신호로 발생되며 칩이 인에이블될시에 발생되는 신호이다. 상기의 동작을 간단히 설명하면 상기 컨트롤 신호가 트리거링(triggering)되며 입력되면, 이는 상기 드라이버 회로(1, 2)에서 증폭되며, 상기 승압용 캐패시터(3)에 입력된다. 그러면 상기 승압용 캐패시터(3)는 상기 승압용 캐패시터(3)의 입력신호에 따른 커플링(coupling) 효과에 의해 상기 Vpp신호를 칩의 전원전압(Vcc)보다 높은 전압으로 출력하게 된다. 그러나 상기 제1도와 같은 회로는 칩의 액티브동작시에(즉, 리드/라이트 동작시에) 상기 Vpp전압이 실리는 라인(line)의 선로 저항등의 부하의 영향으로 소정의 원하는 전압에서 소정레벨 강하하게 되며, 상기의 강하된 전압은 빠른 시간내에 보상이 이루어지기 어렵게 된다. 예를 들어 상기 제1도 회로에서 출력된 Vpp전압이 소정의 워드라인 드라이버(도시되지 않음)의 게이트 전압으로 인가될 시에 상기 Vpp전압이 소정의 원하는 전압보다 떨어지게 되면 상기의 워드라인 드라이버의 출력전압은 소정의 워드라인을 구동하는 신호를 충분히 “하이(high)”신호로 출력하지 못하게 되는 바, 이에 따라 칩의 전체적인 동작속도를 저하시킬 뿐만 아니라 심할 경우 상기 Vpp전압의 보상이 늦게 이루어지면 칩의 오동작까지 초래하는 악현상을 유발하게 된다. 이는 상기 Vpp전압이 예를 들어 데이타 출력 버퍼의 동작 전원 전압으로 인가되는 경우에도 동일한 현상이 발생될 수 있는데 즉, 상기 데이타 출력 버퍼의 경우보다 높은 전압값을 갖는 데이타를 고속으로 출력하는 것이 가장 중요한 사항인데 동작전원 전압인 상기 Vpp전압이 소정 레벨 강하된 전압으로 인가되는 경우에는 이를 제대로 이룰 수 없을 뿐만 아니라 칩의 전체적인 성능을 저하시키게 된다.A voltage boosting circuit diagram known in the art is shown in FIG. The configuration of FIG. 1 is a configuration in which a predetermined control clock is input and connected to the predetermined boosting capacitor 3 via the driver circuits 1 and 2. In the configuration of FIG. 1, the Vpp signal is a predetermined boosted voltage, and the control clock is generated as a pulse signal and is generated when the chip is enabled. Briefly, the above operation is triggered and when the control signal is input, it is amplified by the driver circuits 1 and 2 and input to the boosting capacitor 3. Then, the boosting capacitor 3 outputs the Vpp signal at a voltage higher than the power supply voltage Vcc of the chip by a coupling effect according to the input signal of the boosting capacitor 3. However, the circuit as shown in FIG. 1 has a predetermined level at a predetermined desired voltage under the influence of a load such as a line resistance of the line on which the Vpp voltage is loaded during the chip active operation (i.e., during the read / write operation). The dropped voltage is difficult to compensate for in a short time. For example, if the Vpp voltage falls below a predetermined desired voltage when the Vpp voltage output from the first circuit is applied to a gate voltage of a predetermined word line driver (not shown), the output of the word line driver is output. The voltage is not enough to output a signal driving a predetermined word line as a “high” signal. Therefore, the chip not only lowers the overall operating speed of the chip but also severely compensates for the Vpp voltage. It will cause the phenomena that cause malfunctions of. The same phenomenon may occur when the Vpp voltage is applied to, for example, the operating power supply voltage of the data output buffer. That is, it is most important to output data having a higher voltage value at a higher speed than that of the data output buffer. However, when the Vpp voltage, which is an operating power supply voltage, is applied at a voltage level lowered by a predetermined level, this may not be achieved properly and the overall performance of the chip may be reduced.
따라서 본 발명의 목적은 고집적 반도체 메모리 장치에서 통상적으로 사용하는 전압 승압회로의 출력전압이 강하될 시에 이에 대한 보상이 즉시 이루어지도록 하는 승압보상회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a boost compensating circuit for immediately compensating for an output voltage of a voltage boosting circuit commonly used in a highly integrated semiconductor memory device.
본 발명의 또 다른 목적은 고집적 반도체 메모리 장치에 있어서 칩의 전원전압보다 소정의 레벨 승압된 승압전압이 계속 공급되어 칩의 동작성능을 향상시키는 승압 보상회로를 제공함에 있다.It is still another object of the present invention to provide a boost compensating circuit for improving a chip operating performance by continuously supplying a boosted voltage boosted by a predetermined level than a power supply voltage of a chip in a highly integrated semiconductor memory device.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 칩의 동작 전원 전압보다 소정레벨 상승된 소정의 승압전압이 유입되는 승압노드를 가지는 반도체 메모리 장치에 있어서, 소정의 인에이블신호를 입력하는 입력단과, 상기 입력단의 출력신호의 천이동작에 응답하여 소정의 승압된 전압을 발생시키는 승압전압단과, 상기 승압전압부의 승압된 전압을 출력하기 위한 출력단으로 구성되어 칩이 인에이블될시나 칩의 테스트 동작과 같은 액티브동작시에 상기 승압노드의 전압상태가 상기의 승압전압보다 소정레벨 강하될시에 이를 즉시 보상하기 위한 승압보상회로임을 특징으로 한다. 상기에서 상기 인에이블신호는 칩의 동작모드(mode)에 따라 여러가지 신호일 수 있으며 이는 로우 어드레스 스트로브()신호나 컬럼 어드레스 스트로브()신호에 의해 발생되거나, 아니면 칩의 인에이블시에 발생되는 신호일 수도 있음을 유의하기 바란다.In order to achieve the above object of the present invention, the present invention provides a semiconductor memory device having a boosting node into which a predetermined boosting voltage increased by a predetermined level higher than an operating power supply voltage of a chip, comprising: an input terminal for inputting a predetermined enable signal; A boost voltage stage for generating a predetermined boosted voltage in response to a transition operation of the output signal of the input terminal, and an output stage for outputting the boosted voltage of the boost voltage portion to enable the chip or perform a test operation of the chip. And a boost compensation circuit for immediately compensating when the voltage state of the boost node drops by a predetermined level during the active operation. The enable signal may be various signals according to an operation mode of a chip, which may be a row address strobe ( Signal or column address strobe Note that the signal may be generated by a signal or generated when the chip is enabled.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
상기 본 발명의 사상을 실현한 바람직한 블록도를 제2도에 도시하였다. 상기 제2도에서 a도는 상기 본 발명의 사상을 나타낸 것이며, b도는 상기 본 발명의 사상인 상기 a도 보다 구체적이고 향상된 실시예를 나타내는 블록도이다. 상기 제2a도에서 인에이블신호는 입력단(100)에 입력되고 이로부터 소정의 출력신호가 승압단(200)에 입력된다. 상기 승압된(200)의 출력값은 상기 입력단(100)의 출력값에 따라 응답되는 구성이며, 이로부터 생성되는 값이 출력단(300)으로 입력된다. 상기 제2b도의 블록도의 구성을 상기 제2a도를 참조하여 상세히 설명한다. 상기 제2b도는 소정의 인에이블신호가 전원전압 프리차아지단(400)과, 승압단(500)과, 출력회로(M)의 제어단(600)에 각각 인가되는 구성이다. 상기 제2b도의 구성에서 상기 출력회로(M)의 채널에 연결된 Vpp신호는 칩내에 구비되는 전압 승압회로(즉, Vpp전압 발생회로)의 출력단으로 연결된다. 상기 전원전압 프리차아지단(400)은 상기 승압단(500)의 승압효율을 높이기 위하여 구비되는 것으로 상기 승압단(500)의 출력전압을 소정의 원하는 전압으로 펌핑(pumping)하게 되며, 상기 제2b도와 같은 회로가 디세이블(disable)상태에 있을시에 상기 승압단(500)의 초기값을 상기 전원전압(Vcc)으로 프리차아지시킨다. 상기 제어단(600)은 상기 인에이블신호를 입력하고 이에따라 상기 출력회로(M)의 출력동작을 제어하게 되는데 이는 상기 출력회로(M)의 출력동작이(칩내에 인가되는) 소정의 승압된 전압(Vpp)이 강하될 시에만 이루어지게 한다. 상기 출력회로(M)는 상기 제2b도와 같은 회로가 디세이블 상태에 있을시에 상기 Vpp전압이(즉, 칩내에 구비되는 전압 승압 회로에서 출력된 Vpp전압이) 상기 승압회로의 내부로 역류하지 않도록 하는 기능을 한다. 상기 구성에서 출력회로(M)는 실시예로서 엔형 모오스 트랜지스터로 나타내었지만 이는 상기 Vpp전압을 전송할 수 있는 다른 소자로 구성할 수도 있음을 유의하기 바란다.2 shows a preferred block diagram for realizing the spirit of the present invention. FIG. 2 is a block diagram showing the spirit of the present invention, and b is a block diagram showing a more specific and improved embodiment of the spirit of the present invention. In FIG. 2A, the enable signal is input to the input terminal 100, and a predetermined output signal is input to the boosting stage 200. The output value of the boosted 200 is configured to respond according to the output value of the input terminal 100, and a value generated therefrom is input to the output terminal 300. The configuration of the block diagram of FIG. 2B will be described in detail with reference to FIG. 2A. 2B is a configuration in which a predetermined enable signal is applied to the power supply voltage precharge stage 400, the boost stage 500, and the control stage 600 of the output circuit M, respectively. In the configuration of FIG. 2B, the Vpp signal connected to the channel of the output circuit M is connected to the output terminal of the voltage boosting circuit (ie, the Vpp voltage generating circuit) provided in the chip. The power supply voltage precharge stage 400 is provided to increase the boosting efficiency of the boosting stage 500 and pumps the output voltage of the boosting stage 500 to a predetermined desired voltage. When the circuit like the diagram is in the disabled state, the initial value of the boost stage 500 is precharged to the power supply voltage Vcc. The control stage 600 inputs the enable signal and accordingly controls the output operation of the output circuit M, in which the output operation of the output circuit M is applied to a predetermined boosted voltage. Only when (Vpp) drops. The output circuit M does not flow back into the boost circuit when the circuit shown in FIG. 2b is in the disabled state (ie, the Vpp voltage output from the voltage boost circuit provided in the chip). It works to prevent. In the above configuration, the output circuit M is shown as an N-type transistor as an embodiment, but it should be noted that this may be constituted by another element capable of transmitting the Vpp voltage.
상기 본 발명의 사상에 입각한 블록도의 구성에 의거한 본 발명에 따른 승압보상회로의 구체적인 실시예를 제3도와 제5도와 제6도에 도시하였다. 그리고 상기 제3도의 출력동작의 이해를 돕기위해 상기 제3도 회로가 액티브동작에 있을시의 동작타이밍도를 제4도에 도시하였다. 상기 제3도, 5도, 6도에 따른 실시예는 상기 제2a, b도의 인에이블신호의 종류 또는 칩의 동작모드에 따라 각각 서로 입력단이 달라지는 구성으로 이루어지며 상기 제3도, 5도, 6도와 같은 승압보상회로가 칩내에 모두 구비되어야 한다.(즉, 칩의 액티브동작은 데이타의 리드/라이트동작이나 칩의 테스트동작등과 같이 여러가지의 동작이 있게 되는데 이에 따라 인에이블신호도 여러가지 있게 되는 바, 각각의 액티브동작에 따른 승압전압의 강하현상마다 이를 보상해 주기 위함이다.)Specific examples of the boost compensating circuit according to the present invention based on the configuration of the block diagram based on the idea of the present invention are shown in FIGS. 4 shows the timing of operation when the circuit of FIG. 3 is in active operation to assist in understanding the output operation of FIG. The embodiments according to FIGS. 3, 5, and 6 have a configuration in which input terminals are different from each other according to the types of enable signals of FIGS. 2a and b, or operation modes of chips. The boost compensation circuit, such as 6 degrees, must be provided in the chip (ie, the active operation of the chip has various operations such as read / write operation of data or test operation of the chip. This is to compensate for each drop in the boost voltage according to each active operation.)
본 발명에 의한 승압보상회로의 제1실시예인 상기 제3도 회로의 구성을 설명한다. 상기 제3도는 크게 소정의 인에이블신호를 입력하는 입력단(100A)과, 상기 입력단(100A)의 출력신호에 연결된 전원전압 프리차아지단(400)과, 상기 입력단(100A)의 출력신호에 연결되고 상기 전원전압 프리차아지단(400)의 출력신호를 승압시키기 위한 승압단(500)과, 상기 승압단(500)으로부터 승압된 전압을 출력하기 위한 출력회로(M7)와, 상기 출력회로(M7)의 출력동작을 제어하기 위한 출력회로제어부(600)로 이루어진다. 상기 구성에서 상기 제2a, b도의 도면번호와 동일한 것은 본 발명에 따른 승압보상회로의 각 구성소자의 기능에 대한 이해를 돕고자 한 것이며, 상기한 각 구성소자외에 상기 제3도 회로에 도시된 각 인버터(1, 2, …, 6)들은 상술한 각 구성소자의 로직(logic) 및 상기 입력단(100A)의 출력신호의 증폭을 위해 적절하게 실시하였음은 쉽게 이해할 수 있을 것이다. 상기 입력단(100A)은 인에이블신호인 PTRST와 PRD신호를 각각 일입력씩으로 하는 낸드게이트(11)와, 상기 PRD신호를 인버터(13)를 통해 일입력으로 하고 상기 낸드게이트(11)의 출력신호를 인버터(12)를 통해 타입력으로 하는 노아게이트(14)와, 상기 노아게이트(14)의 출력단에 연결된 인버터(15)로 이루어진다. 상기 전원전압 프리차아지단(400)은 상기 입력단(100A)의 출력신호에 인버터(1, 2, 3)를 통해 전극의 일단이 연결된 승압용 제1캐패시터(C1)와, 전원전압단(Vcc)에 게이트가 접속되고 전원전압단 및 상기 승압용 제1캐패시터(C1)전극의 타단 사이에 채널이 형성된 제1풀업트랜지스터(M1)와, 소정의 출력노드(N6)에 게이트가 접속되고 전원전압단 및 상기 승압용 제1캐패시터(C1)전극의 타단 사이에 채널이 형성된 제2풀업트랜지스터(M2)와, 전원전압단(Vcc)에 게이트가 접속되고 전원전압단 및 상기 출력노드(N6) 사이에 채널이 형성된 제3풀업트랜지스터(M3)와, 상기 승압용 제1캐패시터(C1)전극의 타단에 게이트가 접속되고 전원전압단 및 상기 출력노드(N6) 사이에 채널이 형성된 제4풀업트랜지스터(M4)로 이루어진다.The configuration of the above-mentioned FIG. 3 circuit which is the first embodiment of the boost compensating circuit according to the present invention will be described. 3 is connected to an input terminal 100A for inputting a predetermined enable signal, a power voltage precharge terminal 400 connected to an output signal of the input terminal 100A, and an output signal of the input terminal 100A. A boost stage 500 for boosting the output signal of the power voltage precharge stage 400, an output circuit M7 for outputting a voltage boosted from the boost stage 500, and the output circuit M7. It consists of an output circuit control unit 600 for controlling the output operation. In the above configuration, the same reference numerals as those of FIGS. 2A and 2B are intended to help an understanding of the function of each component of the boost compensating circuit according to the present invention. It will be readily understood that each of the inverters 1, 2, ..., 6 has been properly implemented for the amplification of the logic of each component described above and the output signal of the input terminal 100A. The input terminal 100A is a NAND gate 11 which enables one of the enable signals PTRST and PRD signal, respectively, and the PRD signal as one input through the inverter 13, and outputs the output signal of the NAND gate 11. Is composed of a noah gate 14 having a type force through the inverter 12 and an inverter 15 connected to an output terminal of the noah gate 14. The power supply voltage precharge stage 400 includes a first capacitor C1 for boosting and having one end of an electrode connected to the output signal of the input terminal 100A through inverters 1, 2, and 3, and a power supply voltage terminal Vcc. A gate is connected to the first pull-up transistor M1 and a predetermined output node N6 having a gate connected to the gate and a channel formed between the power supply voltage terminal and the other end of the first capacitor C1 electrode for boost. And a gate connected to a second pull-up transistor M2 having a channel formed between the other end of the first capacitor C1 electrode for boost, and a power supply voltage terminal Vcc, and between a power supply voltage terminal and the output node N6. A fourth pull-up transistor M4 in which a channel is formed, and a gate is connected to the other end of the boosting capacitor C1, and a channel is formed between a power supply voltage terminal and the output node N6. )
상기 승압단(500)은 상기 입력단(100A)의 출력신호에 인버터(4, 5)를 통해 전극의 일단이 연결된 승압용 제2캐패시터(C2)로 이루어지며 승압효율을 향상시키기 위하여 드라이버회로(7, 8)를 구비한다. 상기 출력회로 제어단(600)은 상기 입력단(100 A)의 출력신호에 상기 인버터(4, 5)를 통해 전극의 일단이 접속된 승압용 제3캐패시터(C3)와, 상기 입력단(100A)의 출력신호에 인버터(6)를 통해 전극의 일단이 접속된 승압용 제4캐패시터(C4)와, 전원전압단(Vcc)에 게이트가 접속되고 전원전압단 및 상기 승압용 제4캐패시터(C4) 전극의 타단 사이에 채널이 형성된 제5풀업트랜지스터(M5)와, 상기 승압용 제4캐패시터(C4) 전극의 타단에 게이트가 접속되고 채널의 일단이 전원전압단에 접속되고 채널의 타단이 상기 승압용 제3캐패시터(C3) 전극의 타단 및 상기 출력회로(M7)의 제어단자에 공통으로 접속되는 제6풀업트랜지스터(M6)로 이루어진다. 상기 구성에서 상기 승압단(500)의 출력노드인 N6노드는 승압전압인 Vpp전압을 출력하는 동시에 상기 전원전압 프리차아지단(400)의 제2풀업트랜지스터(M2)의 제어전압으로 피드백(feedback)되는 구성이며, 인에이블신호인 상기 PTRST 및 PRD신호는 각각 컬럼 어드레스신호와 로우 어드레스 신호가 각각 액티브 신호로 발생될시에 천이동작을 가지는 신호이다.The boosting stage 500 includes a boosting second capacitor C2 having one end of an electrode connected to the output signal of the input terminal 100A through inverters 4 and 5, and to improve the boosting efficiency. , 8). The output circuit control stage 600 may include a boosting third capacitor C3 having one end of an electrode connected to the output signal of the input terminal 100 A through the inverters 4 and 5 and the input terminal 100A. A boosted fourth capacitor C4 having one end of the electrode connected to the output signal via the inverter 6, and a gate connected to the power supply voltage terminal Vcc, and having a power supply voltage terminal and the boosted fourth capacitor C4 electrode; A fifth pull-up transistor M5 having a channel formed between the other ends of the gate and the other end of the boosted fourth capacitor C4, a gate is connected, one end of the channel is connected to a power supply voltage terminal, and the other end of the channel is used for the boost The sixth pull-up transistor M6 is commonly connected to the other end of the third capacitor C3 electrode and the control terminal of the output circuit M7. In the configuration, the N6 node, which is the output node of the boost stage 500, outputs a boosted voltage Vpp voltage and feeds back to the control voltage of the second pull-up transistor M2 of the power supply voltage precharge stage 400. The PTRST and PRD signals, which are enable signals, are signals having a transition operation when the column address signal and the row address signal are respectively generated as active signals.
상기한 구성에 의거하여 상기 제3도 회로의 동작특성을 타이밍도인 상기 제4도를 참조하여 상세히 설명한다. 상기 PTRST 및 PRD신호는 천이동작을 수행하지 않을시에는(또는 칩이 액티브동작이 아닐시에는) 상기 제4도에 도시된 바와 같이 각각 “로우” 신호로 발생이 된다.(상기 제4도에 도시된 타이밍도는 상기 제3도 회로가 액티브되고 나서의 동작타이밍도를 나타낸 것으로 상기 제3도 회로가 디세이블된 상태시에는, N6, N4노드의 전압레벨은 모두 전원전압(Vcc)레벨로 프리차아지됨을 유의하기 바란다.) 이때, 상기 입력단(100A)의 출력신호가 차아지되는 N1노드는 접지전압 레벨인 “로우”상태로 프리차아지되고, 상기 전원전압 프리차아지단(400)내의 N5노드는 2Vcc전압레벨로 프리차아지되고, 상기 승압단(500)의 출력노드인 N6노드도 전원전압레벨로 프리차아지된다. 그리고 상기 출력회로제어단(600)의 N3노드는 2Vcc전압레벨로 프리차아지되고, 상기 출력회로(M7)의 제어전압으로 인가되는 N4노드는 Vcc전압레벨로 프리차아지되는 바, 상기 출력회로(M7)의 출력동작은 디세이블상태로 된다. 그후, 칩이 액티브됨과 동시에 상기 전원전압 프리차아지단(400)내의 N5노드는 전원전압레벨로 프리차아지되고, 상기 승압단(500)의 출력노드인 N6노드인 2Vcc전압레벨로 프리차아지된다. 그리고 상기 출력회로제어단(600)의 N3노드는 Vcc전압레벨로 프리차아지되고, 상기 출력회로(M7)의 제어전압으로 인가되는 N4노드는 2Vcc전압레벨로 프리차아지된다. 그후 상기 입력신호중에서 PRD신호가 먼저 “하이”레벨로 상승하면(상기 PRD신호는 로우 어드레스 스트로브()신호가 액티브 신호로 발생된 후, 소정시간 지연된 후에 발생되는 신호이다.) 상기 N1노드의 전압레벨이 “로우”레벨로 변화되는바, 이에 따라 상기 N5노드는 2Vcc전압레벨로 변화되고 상기 N6노드는 Vcc전압레벨로 변화되고 상기 N4노드는 Vcc전압레벨로 변화된다.Based on the above configuration, the operation characteristics of the circuit of FIG. 3 will be described in detail with reference to FIG. 4, which is a timing diagram. The PTRST and PRD signals are generated as "low" signals as shown in FIG. 4 when the transition operation is not performed (or when the chip is not active). The timing diagram shown shows the operation timing after the circuit of FIG. 3 is activated. When the circuit of FIG. 3 is disabled, the voltage levels of the N6 and N4 nodes are all set to the power supply voltage (Vcc) level. At this time, the N1 node to which the output signal of the input terminal 100A is charged is precharged to a "low" state, which is a ground voltage level, and is within the power voltage precharge stage 400. The N5 node is precharged to the 2 Vcc voltage level, and the N6 node, which is the output node of the boost stage 500, is also precharged to the power supply voltage level. The N3 node of the output circuit control stage 600 is precharged to a 2 Vcc voltage level, and the N4 node applied to the control voltage of the output circuit M7 is precharged to a Vcc voltage level. The output operation of M7 is in a disabled state. Thereafter, at the same time as the chip is activated, the N5 node in the power supply voltage precharge stage 400 is precharged to the power supply voltage level, and is precharged to the 2Vcc voltage level which is the N6 node which is the output node of the boosting stage 500. . The N3 node of the output circuit control stage 600 is precharged to the Vcc voltage level, and the N4 node applied to the control voltage of the output circuit M7 is precharged to the 2Vcc voltage level. Then, if the PRD signal first rises to the "high" level among the input signals (the PRD signal is a low address strobe ( The signal is generated after a predetermined time delay after the signal is generated as an active signal. The voltage level of the N1 node is changed to a "low" level. Accordingly, the N5 node is changed to a 2 Vcc voltage level and the N6 is changed. The node changes to the Vcc voltage level and the N4 node changes to the Vcc voltage level.
이때 상기 N6노드는 상기 2Vcc전압레벨의 N5노드에 의해 풀(full) “턴온”되는 상기 제3풀업트랜지스터(M3)를 통해 풀-Vcc전압레벨로 되는 바, 이에 따라 상기 N1노드의 전압레벨이 “하이”레벨로 천이할 시에는 완전한 2Vcc레벨로 펌핑함을 유의하기 바란다. 또한 이때에도 상기 출력회로(M7)는 “턴오프”하고 있는데, 이는 곧 칩이 액티브되어 상기의 Vpp전압이 칩내의 소정의 구성소자(즉, 워드라인 드라이버나 데이타 출력드라이버등과 같은 소자)에 인가되고 있는 중임을 아울러 유의하기 바란다. 그리고 나서 상기 PTRST신호가 “하이”레벨로 천이하면,(이때 상기 PRD신호는 계속 “하이”레벨 상태이다.) 상기 N1노드의 전압레벨이 “하이”레벨로 천이하며 상기 N5, N6, N4노드의 전압레벨을 각각 Vcc, 2Vcc, 2Vcc전압레벨로 변화시킨다. 이때 상기 Vpp전압은 칩내에서 동작전압으로 사용되는 바, 그에 따른 전압강하현상이 일어난다. 따라서 이때 제어전압으로는 2Vcc전압이 인가되고 채널의 일단이 2Vcc전압으로 차아지되는 상태의 상기 출력회로(M7)는 “턴온”동작을 일으키고 소정레벨 전압강하가 발생된 상기 Vpp전압을 빠른 시간내에 충분히 전압을 보상하게 된다. 이에따라 칩내에서 상기 Vpp전압을 동작전압으로 사용하는 소자들은 계속 안정한 동작을 수행할 수 있게 되며, 또한 동작속도의 저하가 방지된다. 그리고 나서 상기 PTRST신호가 “로우”신호로 되면 상기 N1노드의 전압레벨이 “로우”레벨로 다시 변화되는바, 이에 따라 상기 N5노드는 전압레벨로 변화되고 상기 N6노드는 Vcc전압레벨로 변화되고 상기 N4노드는 Vcc전압레벨로 변화되기 때문에 상기 출력회로(M7)를 통해 상기 Vpp전압이 역류하는 현상을 방지하게 된다.At this time, the N6 node becomes a full-Vcc voltage level through the third pull-up transistor M3 that is "turned on" by the N5 node of the 2Vcc voltage level. Accordingly, the voltage level of the N1 node is changed. Please note that when transitioning to the “high” level, it will pump to the full 2 Vcc level. Also at this time, the output circuit M7 is " turned off ", which means that the chip is activated so that the Vpp voltage is applied to a predetermined component of the chip (i.e., a word line driver or a data output driver). Please note that it is being accredited. Then, when the PTRST signal transitions to the "high" level (the PRD signal continues to be in the "high" level), the voltage level of the node N1 transitions to the "high" level and the nodes N5, N6, and N4. Change the voltage levels of Vcc, 2Vcc, and 2Vcc respectively. In this case, the Vpp voltage is used as an operating voltage in the chip, and thus a voltage drop phenomenon occurs. Therefore, at this time, the 2Vcc voltage is applied as the control voltage, and the output circuit M7 in which one end of the channel is charged to the 2Vcc voltage causes the "turn-on" operation, and the Vpp voltage in which the predetermined level voltage drop occurs is generated within a short time. It is enough to compensate the voltage. Accordingly, the devices using the Vpp voltage as the operating voltage in the chip can continue to perform stable operation, and the degradation of the operating speed is prevented. Then, when the PTRST signal becomes a "low" signal, the voltage level of the N1 node is changed back to a "low" level. Accordingly, the N5 node is changed to a voltage level and the N6 node is changed to a Vcc voltage level. The N4 node is changed to the Vcc voltage level, thereby preventing the Vpp voltage from flowing backward through the output circuit M7.
그리고 상기 PRD신호가 “로우”로 되면 상기 제3도의 승압보상회로의 각 구성소자는 초기 상태와 같은 값으로 프리차아지되며, 상기 승압보상회로의 출력동작은 상기 Vpp전압이 강하할 때마다 상기 Vpp전압을 즉시 보상하는 동작으로 된다. 상기 제4도에 도시된 타이밍도에서 Q구간은 실질적으로 상기 제3도와 같은 승압보상회로가 상기 Vpp전압을 주로 보상하는 구간으로, 그 간격은 상기 인에이블신호의 인에이블시간을 조절하거나 상기 승압보상회로에 소정의 지연회로등과 같은 것을 더 구비하여 칩의 특성에 따라 적절하게 조정될 수 있음을 이 분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.When the PRD signal is “low,” each component of the boost compensation circuit of FIG. 3 is precharged to the same value as the initial state, and the output operation of the boost compensation circuit is performed whenever the Vpp voltage drops. The operation immediately compensates for the Vpp voltage. In the timing diagram shown in FIG. 4, the Q section is a section in which the boost compensation circuit as shown in FIG. 3 substantially compensates the Vpp voltage, and the interval adjusts the enable time of the enable signal or adjusts the boost. Those skilled in the art will readily understand that the compensation circuit may further include a predetermined delay circuit or the like so that it can be appropriately adjusted according to the characteristics of the chip.
본 발명에 의한 승압보상회로의 제2실시예인 제5도 회로는 상기 제3도 회로와 비교하면 쉽게 이해할 수 있는 바와 같이 입력단(100B)에 입력되는 인에이블신호와 그에 따른 상기 입력단(100B)의 로직 게이트의 구성만 다르게 된다. 상기 제5도 회로에서 인에이블신호로 입력되는 PXIE신호는 소정의 워드라인에 소정의 전압 승압회로에서출력되는 Vpp전압이 인가되도록 컨트롤하는 신호이고, PDPX신호는신호가 천이하거나, 소정의 어드레스가 디코딩되고 상기 디코딩된 어드레스 신호가 천이동작시에 발생하는 신호이다. 상기 입력단(100B)은 상기 PXIE신호와 PDPX신호를 각각 일입력씩으로 하는 제1낸드게이트(21) 및 노아게이트(22)와 상기 노아게이트(22)의 출력신호를 인버터(23)를 통해 입력하는 제2낸드게이트(24)로 이루어진다. 상기 제5도 회로의 입력단(100B)의 출력신호가 차아지되는 N1노드도 상기 제3도 회로의 경우와 같이 “하이”레벨로 프리차아지되며 그외의 각 회로들의 동작도 상기 제3도 회로와 동일하게 된다. 상기 제5도 회로의 인에이블신호인 PXIE신호와 PDPX신호는 상기 제3도 회로의 인에이블신호인 PTRST신호와 PRD신호에 비해 예를 들어 다이나믹 램(dynamic RAM)의 리드/라이트 동작시에 쉽게 발생시킬 수 있는 클럭신호로서 상기 다이나믹 램의 여러가지 동작 모드에 넓게 적용시킬 수 있다.FIG. 5, which is a second embodiment of the boost compensating circuit according to the present invention, is made of the enable signal input to the input terminal 100B and the input terminal 100B accordingly, as can be easily understood in comparison with the third circuit. Only the logic gate configuration is different. The PXIE signal input as an enable signal in the circuit of FIG. 5 is a signal for controlling a Vpp voltage output from a predetermined voltage boosting circuit to a predetermined word line, and the PDPX signal The signal transitions or a predetermined address is decoded and the decoded address signal is a signal generated during the transition operation. The input terminal 100B inputs the first NAND gate 21 and the NOA gate 22 and the output signals of the NOA gate 22 through the inverter 23, each having the PXIE signal and the PDPX signal as one input. And a second NAND gate 24. The N1 node to which the output signal of the input terminal 100B of the FIG. 5 circuit is charged is also precharged to the "high" level as in the case of the FIG. 3 circuit, and the operation of the other circuits is also performed on the FIG. Becomes the same as The PXIE signal and the PDPX signal, which are the enable signals of the FIG. 5 circuit, are more easily compared to the PTRST and PRD signals, which are the enable signals of the FIG. 3 circuit, for example, during a read / write operation of a dynamic RAM. As a clock signal that can be generated, it can be widely applied to various operation modes of the dynamic RAM.
본 발명에 의한 승압보상회로의 제3실시예인 제6도 회로는 상기 제6도 회로와 비교해 볼때에 입력단(100C)의 인에이블신호 PFTE신호가 추구되는 구성이다. 그래서 상기 PFTE신호를 입력하는 낸드게이트(34)는 3입력 1출력 낸드게이트로 구성된다. 상기 PFTE신호는 메모리 장치에 있어서 테스트 모드(fast test mode)시에 발생되는 신호로서 칩이 상기의 테스트 모드를 수행할 시에 인에이블된다. 상기 제6도의 회로도 상기 제5도의 회로와 동일하게 동작되며 상기 제6도 회로의 입력단(100C)의 출력신호가 차아지되는 N1노드의 프리차아지 레벨도 “하이”상태로 된다.The circuit of FIG. 6, which is the third embodiment of the boost compensation circuit according to the present invention, is configured to enable the enable signal PFTE signal of the input terminal 100C as compared with the circuit of FIG. Thus, the NAND gate 34 for inputting the PFTE signal is composed of three input one output NAND gates. The PFTE signal is a signal generated in a fast test mode in a memory device and is enabled when a chip performs the test mode. The circuit of FIG. 6 is operated in the same manner as the circuit of FIG. 5, and the precharge level of the N1 node to which the output signal of the input terminal 100C of the circuit of FIG.
상기 제3도와 제5도와 제6도 회로는 본 발명의 사상을 실현한 최적의 실시예로서 하나의 칩내에는 상기 회로들을 모두 구비해야 본 발명의 목적을 달성할 수 있게 된다. 그리고 상기의 실시예들은 상기 본 발명의 사상을 실현한 상기 제2도 블록도의 구성에 입각하여 바람직하게 실시하였지만 그 구성에 있어서는 다르게 실시할 수도 있음에 유의하기 바란다.The circuits of FIGS. 3 and 5 and 6 are the best embodiments in which the spirit of the present invention is realized. The circuits of FIG. Although the above embodiments are preferably implemented based on the configuration of the second block diagram showing the idea of the present invention, it may be implemented differently in the configuration.
상술한 바와 같이 본 발명에 의한 승압보상회로는 소정의 전압승압회로의 출력전압이 강하될 시에 이에 대한 보상이 즉시 이루어지도록 하며, 고집적 반도체 메모리 장치에 있어서 칩의 전원전압보다 소정 레벨승압된 승압전압을 칩의 액티브동작시에 계속 공급할 수 있어 칩의 동작성능을 향상시키게 된다.As described above, in the boost compensation circuit according to the present invention, compensation is made immediately when the output voltage of the predetermined voltage boost circuit drops, and in the highly integrated semiconductor memory device, the voltage is boosted by a predetermined level than the power supply voltage of the chip. The voltage can be supplied continuously during the active operation of the chip, thereby improving the operation performance of the chip.
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20060928 Year of fee payment: 13 |
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