CN111162666B - 驱动电路及开关信号产生方法 - Google Patents

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Abstract

本发明公开了一种驱动电路及开关信号产生方法。驱动电路接收脉宽调变信号并分别提供第一开关信号及第二开关信号。驱动电路包括逻辑信号单元、下桥死区时间单元及下桥驱动单元。逻辑信号单元根据脉宽调变信号提供第一逻辑信号及第二逻辑信号。下桥死区时间单元耦接逻辑信号单元，根据第一逻辑信号决定下桥死区时间信号的前缘，并根据第一开关信号的后缘决定下桥死区时间信号的后缘。下桥驱动单元耦接逻辑信号单元及下桥死区时间单元，根据第二逻辑信号决定第二开关信号的前缘且根据下桥死区时间信号的后缘决定第二开关信号的后缘。本发明能有效避免在高频应用下的上桥开关与下桥开关同时导通的直通短路(Shoot through)现象。

Description

驱动电路及开关信号产生方法
技术领域
本发明与驱动电路有关，特别是关于一种驱动电路及开关信号产生方法。
背景技术
传统的驱动电路在高频操作(例如脉宽调变信号的周期<5％或操作频率在1MHz以上)时，很可能会因为驱动电路内部的RC延迟而造成上/下桥驱动单元所接收的逻辑信号U0/L0已转态，但上/下桥驱动单元所输出的开关信号UG/LG尚未结束的现象。
此时，若开关信号UG/LG也随着逻辑信号U0/L0而转态，将导致开关信号UG与LG同时处于高位准HV而出现上桥开关与下桥开关同时导通的直通短路(Shoot through)现象，如图1所示。
尤其是在现今高频元件的应用愈来愈频繁的情况下，此一问题更容易出现，亟待克服。
发明内容
本发明提供一种驱动电路及开关信号产生方法，以解决现有技术所述及的问题。
本发明的一较佳具体实施例为一种驱动电路。于此实施例中，驱动电路接收脉宽调变信号并分别提供第一开关信号及第二开关信号。驱动电路包括逻辑信号单元、下桥死区时间单元及下桥驱动单元。逻辑信号单元根据脉宽调变信号提供第一逻辑信号及第二逻辑信号。下桥死区时间单元耦接逻辑信号单元。下桥死区时间单元根据第一逻辑信号决定下桥死区时间信号的前缘，并根据第一开关信号的后缘决定下桥死区时间信号的后缘。下桥驱动单元耦接逻辑信号单元及下桥死区时间单元。下桥驱动单元根据第二逻辑信号决定第二开关信号的前缘且根据下桥死区时间信号的后缘决定第二开关信号的后缘。
在本发明的一实施例中，驱动电路还包括上桥死区时间单元。上桥死区时间单元耦接逻辑信号单元。上桥死区时间单元根据第二开关信号决定上桥死区时间信号的前缘，并根据第二逻辑信号的后缘决定上桥死区时间信号的后缘。
在本发明的一实施例中，上桥死区时间单元包括延迟单元、正反器及或非(NORgate)。延迟单元接收第二开关信号并提供延迟后的第二开关信号。正反器耦接逻辑信号单元及延迟单元，分别接收第二逻辑信号及延迟后的第二开关信号并提供输出信号。或非门耦接正反器、延迟单元及上桥驱动单元，用以接收输出信号及延迟后的第二开关信号并提供上桥死区时间信号至上桥驱动单元。
在本发明的一实施例中，驱动电路还包括上桥驱动单元，耦接逻辑信号单元及上桥死区时间单元。上桥驱动单元根据上桥死区时间信号的前缘决定第一开关信号的前缘且根据第一逻辑信号的后缘决定第一开关信号的后缘。
在本发明的一实施例中，下桥驱动单元包括与门(AND gate)及驱动器。与门耦接逻辑信号单元及下桥死区时间单元，用以判断第二逻辑信号与下桥死区时间信号的逻辑状态后输出。驱动器耦接与门，用以产生第二开关信号。
在本发明的一实施例中，下桥死区时间单元包括延迟单元、正反器及或非(NORgate)。延迟单元接收第一开关信号并提供延迟后的第一开关信号。正反器耦接逻辑信号单元及延迟单元，分别接收第一逻辑信号及延迟后的第一开关信号并提供输出信号。或非门耦接正反器、延迟单元及下桥驱动单元，用以接收输出信号及延迟后的第一开关信号并提供上桥死区时间信号至下桥驱动单元。
在本发明的一实施例中，第一逻辑信号及第二逻辑信号彼此反相。
本发明的另一较佳具体实施例也为一种驱动电路。于此实施例中，驱动电路接收脉宽调变信号并分别提供第一开关信号及第二开关信号。驱动电路包括逻辑信号单元、下桥死区时间单元、下桥驱动单元、上桥死区时间单元及上桥驱动单元。逻辑信号单元根据脉宽调变信号提供第一逻辑信号及第二逻辑信号。下桥死区时间单元耦接逻辑信号单元。下桥死区时间单元根据第一逻辑信号决定下桥死区时间信号的前缘，并根据第一开关信号的后缘决定下桥死区时间信号的后缘。下桥驱动单元耦接逻辑信号单元及下桥死区时间单元。下桥驱动单元根据第二逻辑信号决定第二开关信号的前缘且根据下桥死区时间信号的后缘决定第二开关信号后缘。上桥死区时间单元耦接逻辑信号单元，上桥死区时间单元根据第二开关信号决定上桥死区时间信号的前缘，并根据第二逻辑信号的后缘决定上桥死区时间信号的后缘。上桥驱动单元耦接逻辑信号单元及上桥死区时间单元。上桥驱动单元根据上桥死区时间信号的前缘决定第一开关信号的前缘且根据第一逻辑信号的后缘决定第一开关信号的后缘。
本发明的另一较佳具体实施例为一种开关信号产生方法，用于驱动电路接收一脉宽调变信号并分别提供一第一开关信号及一第二开关信号，开关信号产生方法包括下列步骤：根据脉宽调变信号提供第一逻辑信号及第二逻辑信号；根据第一逻辑信号决定下桥死区时间信号的前缘，并根据第一开关信号的后缘决定下桥死区时间信号的后缘；以及根据第二逻辑信号决定第二开关信号的前缘且根据下桥死区时间信号的后缘决定第二开关信号的后缘。
在本发明的一实施例中，根据第二开关信号决定一上桥死区时间信号的前缘，并根据第二逻辑信号的后缘决定上桥死区时间信号的后缘；以及根据上桥死区时间信号的前缘决定第一开关信号的前缘且根据第一逻辑信号的后缘决定第一开关信号的后缘。
相较于现有技术，本发明的驱动电路及开关信号产生方法在某一相的开关信号转态前的死区时间内，会先确认另一相的逻辑信号，待另一相开关信号确定为关断状态时才结束死区时间，由以确保上桥开关与下桥开关不会同时导通，故能有效避免在高频应用下的上桥开关与下桥开关同时导通的直通短路(Shoot through)现象。
关于本发明的优点与精神可以通过以下的发明详述及所附附图得到进一步的了解。
附图说明
图1为现有的驱动电路在高频操作下出现直通短路(Shoot through)现象的时序图。
图2为根据本发明的一较佳具体实施例中的驱动电路的示意图。
图3A及图3B分别为图2中的上桥驱动单元及上桥死区时间单元的一实施例。
图4A及图4B分别为图2中的下桥驱动单元及下桥死区时间单元的一实施例。
图5为本发明的驱动电路在高频操作下能有效避免直通短路现象的各信号的时序图。
图6为根据本发明的另一较佳具体实施例中的开关信号产生方法的流程图。
主要元件符号说明：
1：驱动电路
10：逻辑信号单元
12：上桥驱动单元
14：上桥死区时间单元
16：下桥驱动单元
18：下桥死区时间单元
PWM：脉宽调变信号
U0：第一逻辑信号
L0：第二逻辑信号
UG：第一开关信号
LG：第二开关信号
LDT：上桥死区时间信号
UDT：下桥死区时间信号
N1～N4：第一接点～第四接点
ADD：与门
DRV：驱动器
DL：延迟单元
FF：正反器
NOR：或非门
LGD：延迟后的第二开关信号
S：输入端
R：输入端
Q：输出端
UGD：延迟后的第一开关信号
TPWM：脉宽调变信号的周期
TUD：延迟时间
TLD：延迟时间
TDT：死区时间
t0～t7：时间
HV：高位准
LV：低位准
S10～S18：步骤
具体实施方式
现在将详细参考本发明的示范性实施例，并在附图中说明所述示范性实施例的实例。在附图及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。
根据本发明的一较佳具体实施例为一种驱动电路。于此实施例中，驱动电路可应用于电源转换器中，用以根据脉宽调变信号分别产生第一开关信号及第二开关信号给输出级中的上桥开关及下桥开关，但不以此为限。
请参照图2，图2为此实施例中的驱动电路的示意图。驱动电路1接收脉宽调变信号PWM并分别提供第一开关信号UG及第二开关信号LG。
驱动电路1包括逻辑信号单元10、上桥驱动单元12、上桥死区时间单元14、下桥驱动单元16及下桥死区时间单元18。逻辑信号单元10分别耦接上桥驱动单元12、上桥死区时间单元14、下桥驱动单元16及下桥死区时间单元18；上桥驱动单元12分别耦接逻辑信号单元10及上桥死区时间单元14；上桥死区时间单元14分别耦接逻辑信号单元10及上桥驱动单元12；下桥驱动单元16分别耦接逻辑信号单元10及下桥死区时间单元18；下桥死区时间单元18分别耦接逻辑信号单元10及下桥驱动单元16。
逻辑信号单元10接收脉宽调变信号PWM并根据脉宽调变信号PWM提供第一逻辑信号U0及第二逻辑信号L0。详细而言，逻辑信号单元10分别提供第一逻辑信号U0至上桥驱动单元12及下桥死区时间单元18且逻辑信号单元10分别提供第二逻辑信号L0至上桥死区时间单元14及下桥驱动单元16。
接下来，先以下桥驱动单元16与下桥死区时间单元18为例进行说明。
下桥死区时间单元18分别耦接至位于逻辑信号单元10与上桥驱动单元12之间的第一接点N1以及位于上桥驱动单元12的输出端的第三接点N3，以分别接收第一逻辑信号U0及第一开关信号UG。
当下桥死区时间单元18接收到第一逻辑信号U0及第一开关信号UG时，下桥死区时间单元18会根据第一逻辑信号U0决定下桥死区时间单元18提供给下桥驱动单元16的下桥死区时间信号UDT的前缘，并根据第一开关信号UG的后缘决定下桥死区时间信号UDT的后缘。
当下桥驱动单元16接收到第二逻辑信号L0及下桥死区时间信号UDT时，下桥驱动单元16会根据第二逻辑信号L0决定下桥驱动单元16所输出的第二开关信号LG的前缘，并根据下桥死区时间信号UDT的后缘决定第二开关信号LG的后缘。
由此，在第二开关信号LG转态前的死区时间内，能够先根据第一逻辑信号U0及第一开关信号UG确认第一开关信号UG处于关断状态后才结束第二开关信号LG的死区时间，由以避免在下桥开关受控于第二开关信号LG而导通的同时，上桥开关也受控于第一开关信号UG而导通，故能有效确保上桥开关与下桥开关不会同时导通而造成直通短路的现象。
同理，对上桥驱动单元12与上桥死区时间单元14而言，上桥死区时间单元14分别耦接至位于逻辑信号单元10与下桥驱动单元16之间的第二接点N2以及位于下桥驱动单元16的输出端的第四接点N4，以分别接收第二逻辑信号L0及第二开关信号LG。
当上桥死区时间单元14接收到第二逻辑信号L0及第二开关信号LG时，上桥死区时间单元14会根据第二开关信号LG决定上桥死区时间信号LDT的前缘，并根据第二逻辑信号L0的后缘决定上桥死区时间信号LDT的后缘。
当上桥驱动单元12接收到第一逻辑信号U0及上桥死区时间信号LDT时，上桥驱动单元12会根据上桥死区时间LDT的前缘决定第一开关信号UG的前缘且根据第一逻辑信号U0的后缘决定第一开关信号UG的后缘。
由此，在第一开关信号UG转态前的死区时间内，能够先根据第二逻辑信号L0及第二开关信号LG确认第二开关信号LG处于关断状态后才结束第一开关信号UG的死区时间，由以避免在上桥开关受控于第一开关信号UG而导通的同时，下桥开关也受控于第二开关信号LG而导通，故能有效确保上桥开关与下桥开关不会同时导通而造成直通短路的现象。
请参照图3A，于一实施例中，上桥驱动单元12包括与门ADD及驱动器DRV，但不以此为限。与门ADD分别耦接逻辑信号单元10及上桥死区时间单元14，用以分别接收第一逻辑信号U0与上桥死区时间信号LDT，并判断第一逻辑信号U0与上桥死区时间信号LDT的逻辑状态后输出至驱动器DRV，再由驱动器DRV据以产生第一开关信号UG后输出。
请参照图3B，于一实施例中，上桥死区时间单元14包括延迟单元DL、正反器FF及或非门NOR，但不以此为限。延迟单元DL用以接收第二开关信号LG并将第二开关信号LG延迟一段时间后提供延迟后的第二开关信号LGD。正反器FF耦接逻辑信号单元10及延迟单元DL，其两输入端S及R分别接收第二逻辑信号L0及延迟后的第二开关信号LGD并由其输出端Q提供输出信号至或非门NOR，再由或非门NOR根据正反器FF的输出信号及延迟后的第二开关信号LGD产生上桥死区时间信号LDT至上桥驱动单元12。
请参照图4A，于一实施例中，下桥驱动单元16包括与门ADD及驱动器DRV，但不以此为限。与门ADD分别耦接逻辑信号单元10及下桥死区时间单元18，用以分别接收第二逻辑信号L0与下桥死区时间信号UDT，并将第二逻辑信号L0与下桥死区时间信号UDT相加后输出至驱动器DRV，再由驱动器DRV据以产生第二开关信号LG后输出。
请参照图4B，于一实施例中，下桥死区时间单元18包括延迟单元DL、正反器FF及或非门NOR，但不以此为限。延迟单元DL用以接收第一开关信号UG并将第一开关信号UG延迟一段时间后提供延迟后的第一开关信号UGD。正反器FF耦接逻辑信号单元10及延迟单元DL，其两输入端S及R分别接收第一逻辑信号U0及延迟后的第一开关信号UGD并由其输出端Q提供输出信号至或非门NOR，再由或非门NOR根据正反器FF的输出信号及延迟后的第一开关信号UGD提供下桥死区时间信号UDT至下桥驱动单元16。
请参照图5，图5为本发明的驱动电路在高频操作下能有效避免直通短路现象的各信号的时序图。如图5所示，逻辑信号单元10根据脉宽调变信号PWM提供第一逻辑信号U0及第二逻辑信号L0。在高频操作下，脉宽调变信号PWM的周期TPWM小于5us。第一逻辑信号U0与脉宽调变信号PWM同相且第二逻辑信号L0与脉宽调变信号PWM反相，亦即第一逻辑信号U0及第二逻辑信号L0的周期与脉宽调变信号PWM的周期相同。
于时间t0，脉宽调变信号PWM由低位准LV变为高位准HV。因此，与脉宽调变信号PWM同相的第一逻辑信号U0也由低位准LV变为高位准HV，而与脉宽调变信号PWM反向的第二逻辑信号L0则由高位准HV变为低位准LV。此时，下桥死区时间单元18会根据第一逻辑信号U0决定下桥死区时间信号UDT的前缘，使得下桥死区时间信号UDT于时间t0由高位准HV变为低位准LV。至于上桥死区时间信号LDT及第一开关信号UG于时间t0均维持于低位准LV且第二开关信号LG于时间t0维持于高位准HV。
经过下桥驱动单元16的延迟时间TLD，于时间t1，下桥驱动单元16根据第二逻辑信号L0决定其所输出的第二开关信号LG的前缘，使得第二开关信号LG于时间t1由高位准HV变为低位准LV并进入死区时间TDT。至于上桥死区时间信号LDT、下桥死区时间信号UDT及第一开关信号UG于时间t1均维持于低位准LV。
于时间t2，上桥死区时间单元14会根据第二开关信号L0经过死区时间TDT决定上桥死区时间信号LDT的前缘。详细而言，上桥死区时间信号LDT的前缘是根据第二开关信号LG加上死区时间TDT而决定的，使得上桥死区时间信号LDT于时间t2由低位准LV变为高位准HV。
于时间t3，脉宽调变信号PWM由高位准HV变为低位准LV。因此，与脉宽调变信号PWM同相的第一逻辑信号U0也由高位准HV变为低位准LV，而与脉宽调变信号PWM反向的第二逻辑信号L0则由低位准LV变为高位准HV。上桥死区时间单元14会根据第二逻辑信号L0的后缘决定上桥死区时间信号LDT的后缘，使得上桥死区时间信号LDT于时间t3由高位准HV变为低位准LV。
于时间t4，上桥驱动单元12会根据上桥死区时间信号LDT决定第一开关信号UG的前缘。详细而言，第一开关信号UG的前缘是根据第一逻辑信号U0、延迟时间TLD、死区时间TDT加上延迟时间TUD而决定，使得第一开关信号UG于时间t4由低位准LV变为高位准HV。
于时间t5，上桥驱动单元12会根据上桥死区时间LDT的后缘决定第一开关信号UG的后缘。详细而言，第一开关信号UG的后缘是根据第一逻辑信号U0的后缘加上上桥驱动单元12的延迟时间TUD而决定的，使得第一开关信号UG于时间t5由高位准HV变为低位准LV。
于时间t6，下桥死区时间单元18会根据第一开关信号UG的后缘决定下桥死区时间信号UDT的后缘。详细而言，下桥死区时间信号UDT的后缘是根据第一开关信号UG的后缘加上死区时间TDT而决定的，使得下桥死区时间信号UDT于时间t6由低位准LV变为高位准HV。
于时间t7，下桥驱动单元16会根据下桥死区时间信号UDT的后缘决定第二开关信号LG的后缘。详细而言，第二开关信号LG的后缘是根据下桥死区时间信号UDT的后缘加上下桥驱动单元16的延迟时间TLD而决定的，使得下桥死区时间信号UDT于时间t6由低位准LV变为高位准HV。
根据上述内容可得知下列两点结论：
(1)由于第一开关信号UG于时间t0至时间t4的期间与时间t5至时间t7的期间均维持于低位准LV，亦即上桥开关受控于第一开关信号UG而于时间t0至时间t4的期间与时间t5至时间t7的期间内均处于关断状态，因此，即使第二开关信号LG于时间t0至时间t4的期间与时间t5至时间t7的期间内曾变为高位准HV，亦即下桥开关受控于第二开关信号LG而于时间t0至时间t4的期间与时间t5至时间t7的期间内曾处于导通状态，在时间t0至时间t4的期间与时间t5至时间t7的期间内第一开关信号UG与第二开关信号LG不可能同时为高位准HV，故不会出现上桥开关与下桥开关同时导通的直通短路现象。
(2)由于第一开关信号UG于时间t4至时间t5的期间内均位于高位准HV，亦即上桥开关受控于第一开关信号UG而于时间t4至时间t5的期间内处于导通状态，而第二开关信号LG于时间t4至时间t5的期间内均为于低位准LV，亦即下桥开关受控于第二开关信号LG而于时间t4至时间t5的期间内处于关断状态，因此，当上桥开关于时间t4至时间t5的期间内处于导通状态时，下桥开关均处于关断状态，当然不可能出现上桥开关与下桥开关同时导通的直通短路现象。
因此，本发明的驱动电路即使操作于高频下，从时间t0至时间t7的期间内均不可能出现上桥开关与下桥开关同时导通的直通短路现象，故能有效避免在高频应用中发生直通短路的现象。
本发明的另一较佳具体实施例为一种开关信号产生方法。请参照图6，图6为此实施例中的开关信号产生方法的流程图。
如图6所示，开关信号产生方法包括下列步骤：
步骤S10：根据脉宽调变信号提供第一逻辑信号及第二逻辑信号；
步骤S12：根据第一逻辑信号决定下桥死区时间信号的前缘，并根据第一开关信号的后缘决定下桥死区时间信号的后缘；
步骤S14：根据第二逻辑信号决定第二开关信号的前缘且根据下桥死区时间信号的后缘决定第二开关信号的后缘；
步骤S16：根据第二开关信号决定上桥死区时间信号的前缘，并根据第二逻辑信号的后缘决定上桥死区时间信号的后缘；以及
步骤S18：根据上桥死区时间信号的前缘决定第一开关信号的前缘且根据第一逻辑信号的后缘决定第一开关信号的后缘。
相较于现有技术，本发明的驱动电路及开关信号产生方法在某一相的开关信号转态前的死区时间内，还会先确认另一相的逻辑信号，待另一相开关信号确定为关断状态时才结束死区时间，由以确保上桥开关与下桥开关不会同时导通，故能有效避免在高频应用下的上桥开关与下桥开关同时导通的直通短路现象。
通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所公开了的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。

Claims (7)

1.一种驱动电路，接收脉宽调变信号并分别提供第一开关信号及第二开关信号，其特征在于，上述驱动电路包括：
逻辑信号单元，根据上述脉宽调变信号提供第一逻辑信号及第二逻辑信号；
下桥死区时间单元，耦接上述逻辑信号单元，上述下桥死区时间单元根据上述第一逻辑信号决定下桥死区时间信号的前缘，并根据上述第一开关信号的后缘决定上述下桥死区时间信号的后缘；以及
下桥驱动单元，耦接上述逻辑信号单元及上述下桥死区时间单元，上述下桥驱动单元根据上述第二逻辑信号决定上述第二开关信号的前缘且根据上述下桥死区时间信号的后缘决定上述第二开关信号的后缘，
其中，上述下桥死区时间单元包括：
延迟单元，接收上述第一开关信号并提供延迟后的第一开关信号；
正反器，耦接上述逻辑信号单元及上述延迟单元，分别接收上述第一逻辑信号及上述延迟后的第一开关信号并提供一输出信号；以及
或非门，耦接上述正反器、上述延迟单元及上述下桥驱动单元，用以接收上述输出信号及上述延迟后的第一开关信号并提供上述下桥死区时间信号至上述下桥驱动单元；
上述下桥驱动单元包括：
与门，耦接上述逻辑信号单元及上述下桥死区时间单元，用以判断上述第二逻辑信号与上述下桥死区时间信号的逻辑状态后输出；以及
驱动器，耦接上述与门，用以产生上述第二开关信号。
2.根据权利要求1所述的驱动电路，其特征在于，还包括：
上桥死区时间单元，耦接上述逻辑信号单元，上述上桥死区时间单元根据上述第二开关信号决定上桥死区时间信号的前缘，并根据上述第二逻辑信号的后缘决定上述上桥死区时间信号的后缘。
3.根据权利要求2所述的驱动电路，其特征在于，上述上桥死区时间单元包括：
另一延迟单元，接收上述第二开关信号并提供延迟后的第二开关信号；
另一正反器，耦接上述逻辑信号单元及上述另一延迟单元，分别接收上述第二逻辑信号及上述延迟后的第二开关信号并提供另一输出信号；以及
另一或非门，耦接上述另一正反器及上述另一延迟单元，用以接收上述另一输出信号及上述延迟后的第二开关信号并提供上述上桥死区时间信号。
4.根据权利要求2所述的驱动电路，其特征在于，还包括：
上桥驱动单元，耦接上述逻辑信号单元及上述上桥死区时间单元，上述上桥驱动单元根据上述上桥死区时间信号的前缘决定上述第一开关信号的前缘且根据上述第一逻辑信号的后缘决定上述第一开关信号的后缘。
5.根据权利要求1所述的驱动电路，其特征在于，上述第一逻辑信号及上述第二逻辑信号彼此反相。
6.一种开关信号产生方法，用于驱动电路接收脉宽调变信号并分别提供第一开关信号及第二开关信号，其特征在于，上述开关信号产生方法包括下列步骤：
根据脉宽调变信号提供第一逻辑信号及第二逻辑信号；
根据上述第一逻辑信号决定下桥死区时间信号的前缘，并根据上述第一开关信号的后缘决定上述下桥死区时间信号的后缘；以及
根据上述第二逻辑信号决定上述第二开关信号的前缘且根据上述下桥死区时间信号的后缘决定上述第二开关信号的后缘，
其中，上述开关信号产生方法还包括：
接收上述第一开关信号并提供延迟后的第一开关信号；
分别接收上述第一逻辑信号及上述延迟后的第一开关信号并提供一输出信号；
接收上述输出信号及上述延迟后的第一开关信号并提供上述下桥死区时间信号；
判断上述第二逻辑信号与上述下桥死区时间信号的逻辑状态后输出；以及
产生上述第二开关信号。
7.根据权利要求6所述的开关信号产生方法，其特征在于，上述开关信号产生方法还包括下列步骤：
根据上述第二开关信号决定上桥死区时间信号的前缘，并根据上述第二逻辑信号的后缘决定上述上桥死区时间信号的后缘；以及
根据上述上桥死区时间信号的前缘决定上述第一开关信号的前缘且根据上述第一逻辑信号的后缘决定上述第一开关信号的后缘。
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