TWI500260B - 控制電路以及控制方法 - Google Patents

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    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Description

控制電路以及控制方法
本發明所揭露之實施例係相關於推挽(push-pull)式架構電路，尤指一種用來控制推挽式架構電路以避免其中的互補電晶體發生同時導通的狀況的控制電路。
一般來說，推挽式架構電路內部具有一對互補的電晶體元件，可用來通過適當的控制該些電晶體的開關以輸出相對應的電位，舉例來說，一對金氧半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)，當高端(high-side)的電晶體導通(turn on)、低端(low-side)的電晶體截止(cut off)時輸出高電位，反之，當低端的電晶體導通、高端的電晶體截止時輸出低電位。因此，推挽式架構電路具有漏電流(sink current)與集電流(source current)的功能且多使用於針對電流驅動(current driving)的應用。
請參考第1圖，第1圖為傳統的推挽式架構電路100的示意圖。第1圖中的傳統推挽式架構電路100透過分別將高端的一P型電晶體M1的一高端控制訊號CTRLH 以及低端的一N型電晶體M2的一低端控制訊號CTRLL 回授並且經過一延遲時間T之後，與一控制訊號CTRL一同進行邏輯運算來控制另一端的電晶體元件的開關，其中延遲時間T應大於P型電晶體M1或是N型電晶體M2的導通或 是截止時間，以確保一端電晶體收到訊號切換的時候另一端電晶體的導通或是截止動作已經完成。然而，當推挽式架構電路之控制訊號的工作週期(duty cycle)例如低於兩倍延遲時間T或是受到雜訊干擾時，仍有可能會發生誤動作而使高端與低端的電晶體元件同時導通而出現過大的電流而燒毀電路。
請連同第1圖來參考第2圖以及第3圖，第2圖係第1圖中的傳統推挽式架構電路100在正常狀況下的時序圖，其中當CTRLH 為0時，第1圖中的P型電晶體M1導通，而CTRLL 為1時，第1圖中的N型電晶體M2導通，在正常的狀況下，如第2圖所示，P型電晶體M1以及N型電晶體M2的導通期間彼此之間至少都有延遲時間T來給予P型電晶體M1或是N型電晶體M2足夠的導通或是截止時間，換句話說，延遲時間T的時間間隔係用來保護推挽式架構電路100。第3圖係第1圖中的傳統推挽式架構電路100發生誤動作狀況下的時序圖，如第3圖所示，在一時間tE 的時候，CTRLH 由1變0，代表P型電晶體M1正要被導通，而CTRLL 由1變0，代表N型電晶體M2正要被截止，然而由於P型電晶體M1或是N型電晶體M2都需要一段時間來導通或是截止(即閘極延遲時間)，因此P型電晶體M1或是N型電晶體M2在時間tE有可能會處於同時被導通或是截止的狀態，若是P型電晶體M1或是N型電晶體M2在時間tE 處於同時被導通的狀態(即發生重疊(overlap))則會使一供應電壓VDD直接與接地電壓GND導通而產生過大的電流燒毀電路。因此，為了避免發生上述誤動作，需要一種創新的推挽式架構電路 的控制電路來改善上述問題。
本發明之一目的為提供一種推挽式架構電路的控制電路以及相關控制方法以解決上述的問題。
本發明之一實施例揭露一種用來產生一第一控制訊號以及一第二控制訊號之控制電路，包含有一反向器、一第一延遲電路、一第二延遲電路、一第一遮罩電路、一第二遮罩電路、一第一邏輯判斷電路以及一第二邏輯判斷電路。該反向器用來將一輸入時脈反向以產生一反向時脈。該第一延遲電路用來延遲該第一控制訊號以產生一第一延遲控制訊號。該第二延遲電路用來延遲該第二控制訊號以產生一第二延遲控制訊號。該第一遮罩電路耦接至該第一延遲電路以及該輸入時脈，用來依據該輸入時脈來過濾不大於一第一時間長度的該第一延遲控制訊號，並產生一第一遮罩訊號。該第二遮罩電路耦接至該第二延遲電路以及該反向時脈，用來依據該反向時脈來過濾不大於一第二時間長度的該第二延遲控制訊號，並產生一第二遮罩訊號。該第一邏輯判斷電路用來依據該第二遮罩訊號以及該輸入時脈來產生該第一控制訊號至該第一延遲電路。該第二邏輯判斷電路，用來依據該第一遮罩訊號以及該反向時脈來產生該第二控制訊號至該第二延遲電路。
本發明之另一實施例揭露一種用來產生一第一控制訊號以及一 第二控制訊號之控制方法，包含有：將一輸入時脈反向以產生一反向時脈；延遲該第一控制訊號以產生一第一延遲控制訊號；延遲該第二控制訊號以產生一第二延遲控制訊號；依據該輸入時脈來過濾不大於一第一時間長度的該第一延遲控制訊號，並產生一第一遮罩訊號；依據該反向時脈來過濾不大於一第二時間長度的該第二延遲控制訊號，並產生一第二遮罩訊號；依據該第二遮罩訊號以及該輸入時脈來產生該第一控制訊號；以及依據該第一遮罩訊號以及該反向時脈來產生該第二控制訊號。
相較於傳統推挽式架構電路所採用的控制電路，使用本發明所揭示之具有遮罩電路為基本精神所建立的控制電路中，在有風險的狀況下，控制電路會阻止應該導通的電晶體導通，而還是讓應該截止的電晶體截止以達到了防止高端的電晶體元件以及低端的電晶體元件同時導通的可能性發生，進而達到了主動保護電路的目的。
請參考第4圖，第4圖為本發明用來產生一第一控制訊號以及一第二控制訊號之控制電路400之一示範性實施例的架構圖。控制電路400可應用於控制一推挽式架構電路，然而，本發明實際上並不以此為限，換言之，任何採用控制電路400的應用均屬本發明的範疇。在第4圖中，一輸入時脈CK輸入至控制電路400的一輸入端，此外，一第一控制訊號SPGATE 以及一第二控制訊號SNGATE 分別由控 制電路400的一第一輸出端以及一第二輸出端輸出至一P型電晶體M1之閘極以及一N型電晶體M2之閘極。應注意的是，推挽式架構電路所連接的高端(high side)與低端(low side)元件不一定分別係一P型電晶體以及一N型電晶體，舉例來說，高端元件亦可以係一N型電晶體，而低端元件亦可以係一P型電晶體。而第一控制訊號SPGATE 以及一第二控制訊號SNGATE 亦可以視應用所需分別將其訊號反相後(如經一反相器)，再輸出至其所對應的電晶體或電路單元。
本實施例中，控制電路400包含有一反向器402、一第一延遲電路404、一第二延遲電路406、一第一遮罩(mask)電路410、一第二遮罩電路420、一第一邏輯判斷電路430以及第二邏輯判斷電路440。反向器402係用來將輸入時脈CK反向以產生一反向輸入時脈CKB。第一延遲電路404係用來延遲第一控制訊號SPGATE 以產生一第一延遲控制訊號SPGATE_D ，第二延遲電路406係用來延遲第二控制訊號SNGATE 以產生一第二延遲控制訊號SNGATE_D ，其中第一延遲電路404的延遲時間大於P型電晶體M1的延遲時間，以及第二延遲電路406的延遲時間大於N型電晶體M2的延遲時間，以確保一端電晶體收到訊號切換的時候，另一端電晶體的導通或是截止動作已經完成，一般來說，可將第一延遲電路404的延遲時間以及第二延遲電路406的延遲時間設定為一相同延遲時間，例如該相同延遲時間可以係大於該P型電晶體與該N型電晶體兩者當中之最大延遲時間。
控制電路400中的第一遮罩電路410被耦接至第一延遲電路404以及輸入時脈CK，且第一遮罩電路410係用來依據輸入時脈CK來過濾不大於一第一時間長度td1的第一延遲控制訊號SPGATE_D ，並產生一第一遮罩訊號SMASK1 。第一遮罩電路410包含有一延遲電路412、一第一時脈緣產生器414、一第二時脈緣產生器416、一SR閂鎖器(SR latch)418以及一邏輯電路419，其中延遲電路412係用來對輸入時脈CK延遲第一時間長度td1以產生一延遲時脈CKd。第一時脈緣產生器414係用以依據輸入時脈CK之特定時脈緣(例如輸入時脈CK之正緣)來產生一第一時脈緣訊號CKedge 。第二時脈緣產生器416係用以依據延遲時脈CKd之特定時脈緣(例如輸入時脈CK之正緣)來產生一第二時脈緣訊號CKdedge 。SR閂鎖器418具有一第一輸入端S(即一設定端)、一第二輸入端R(即一重置端)以及一輸出端Q，第一輸入端S係接收第一時脈緣訊號CKedge ，第二輸入端R係接收第二時脈緣訊號CKdedge ，以及輸出端Q係輸出一SR閂鎖輸出訊號Slatch ，然而上述僅為本實施例的示範性說明，實際上可以使用任何能夠達到相同目的閂鎖設計，且都屬於本發明的範疇，不以此為限。
邏輯電路419係用以依據SR閂鎖輸出訊號Slatch 與第一延遲控制訊號SPGATE_D 來產生第一遮罩訊號SMASK1 ，舉例來說，可以使用一反向器431來將第一延遲控制訊號SPGATE_D 反向以產生一反向延遲控制訊號，再以一反或閘(NOR gate)432來對該反向延遲控制訊號與SR閂鎖輸出訊號Slatch 進行一反或邏輯操作，以產生第一遮罩訊號 SMASK1 。上述僅為本實施例的示範性說明，實際上可以使用任何能夠達到相同目的邏輯電路來設計而且都屬於本發明的範疇，不以此為限。
請參考第5圖，第5圖為依據工作週期(duty cycle)小於第一時間長度td1的輸入時脈CK所產生的SR閂鎖輸出訊號Slatch1 的時序圖。如第5圖所示，輸入時脈CK的一工作週期c1小於第一時間長度td1，利用第一時脈緣產生器414將輸入時脈CK的正緣取出以產生第一時脈緣訊號CKedge ，同樣地，利用第二時脈緣產生器416將延遲時脈CKd的正緣取出而產生第二時脈緣訊號CKdedge ，其中第一時脈緣訊號CKedge 以及第一時脈緣訊號CKdedge 之間具有第一時間長度td1的時間差距，最後，將第一時脈緣訊號CKedge 以及第二時脈緣訊號CKdedge 分別輸入至SR閂鎖器418的第一輸入端S以及第二輸入端R以產生工作週期相等於第一時間長度td1的SR閂鎖輸出訊號Slatch 。上述僅為說明延遲電路412、第一時脈緣產生器414、第二時脈緣產生器416以及SR閂鎖器418的運作原理，實際上輸入時脈CK並不一定係小於第一時間長度td1，輸入時脈CK也可以等於或大於第一時間長度td1，然而SR閂鎖器418所輸出的SR閂鎖輸出訊號Slatch 的工作週期都會被限制在第一時間長度td1。
第二遮罩電路420被耦接至第二延遲電路406以及反向輸入時脈CKB，且第二遮罩電路420係用來依據反向輸入時脈CKB來過濾不大於一第二時間長度td2的第二延遲控制訊號SNGATE_D ，並產生一 第二遮罩訊號SMASK2 。第二遮罩電路420包含有延遲電路422、第一時脈緣產生器424、第二時脈緣產生器426、SR閂鎖器428以及邏輯電路429，其中延遲電路422的延遲時間為第二時間長度td2。第二遮罩電路420與第一遮罩電路410具有相同的電路架構與操作原理，故第二遮罩電路420的細節可參照先前針對第一遮罩電路410的說明書段落，故於此不另贅述以求簡潔。應注意的是，傳統的推挽式架構電路所採用的控制電路中，為避免發生如第3圖所示的同時導通的狀況，第3圖中的控制訊號CTRL的工作週期必須要大於第1圖中的延遲元件的兩倍延遲時間，換句話說，必須要靠操作者自行注意控制訊號CTRL的安全範圍，而一旦發生雜訊或是意外地將不符合安全範圍規定的控制訊號CTRL輸入到第1圖中的推挽式架構電路100，便可能會造成過大電流而燒毀電路。相較於習知作法，本實施例中直接把安全範圍設定在第一遮罩電路410以及第二遮罩電路420當中，其中第一時間長度td1以及第二時間長度td2應大於第一延遲電路404與第二延遲電路406兩者之最大延遲時間以及P型電晶體M1與N型電晶體M2兩者之最大延遲時間的總和，應注意的是，實際上也可以將第一時間長度td1以及第二時間長度td2設定為相同的時間長度，例如將第一時間長度td1以及第二時間長度td2都設定為一共用時間長度T2。如此一來，無論如何的雜訊或是錯誤的輸入，都會被阻擋而無法導通後續的高端或是低端的元件(即P型電晶體M1與N型電晶體M2)。
控制電路400中的第一邏輯判斷電路430係用來依據第二遮罩訊 號SMASK2 以及輸入時脈CK來產生第一控制訊號SPGATE 至第一延遲電路404與P型電晶體M1，而第二邏輯判斷電路440係用來依據第一遮罩訊號SMASK1 以及反向時脈CKB來產生第二控制訊號SNGATE 至第二延遲電路406與N型電晶體M2。第一邏輯判斷電路430以及第二邏輯判斷電路440可以分別使用SR閂鎖器432、442來實作，舉例來說，在第一邏輯判斷電路430中，將輸入時脈CK輸入至SR閂鎖器432的一設定端以及將第二遮罩訊號SMASK2 輸入至一重置端，並由SR閂鎖器432的一輸出端產生第一控制訊號SPGATE 。而第二邏輯判斷電路440的操作原理基本上和第一邏輯判斷電路430相似，將第一遮罩訊號SMASK1 輸入至SR閂鎖器442的一設定端以及將反向輸入時脈CKB輸入至SR閂鎖器442的一重置端，並由SR閂鎖器442的一輸出端產生第二控制訊號SNGATE 。然而，上述僅為本實施例的示範性說明，實際上可以使用任何能夠達到相同目的閂鎖設計，且都屬於本發明的範疇，不以此為限。
請參考第6圖，第6圖係第4圖中的控制電路400在輸入時脈CK的負工作週期小於共用時間長度T2的情況下的時序圖。第4圖中的輸入時脈CK在時間t0 的時候從1轉變到0，正常情況下控制電路400接收到從1轉變到0的輸入應該要使高端的P型電晶體M1單獨導通來讓供應電壓VDD拉高電位以驅動後續的電路，然而第6圖中的輸入時脈CK由於負工作週期小於共用時間長度T2，也就是輸入時脈CK從1轉變到0之後在低電位的維持時間尚未滿足共用時間長度T2的系統安全範圍就在時間t1 從0回到1，因此為了 避免造成誤動作，第一遮罩電路410會將輸入時脈CK在時間t0 到t1 之間的區域遮蔽(mask)掉，如此一來，第一控制訊號SPGATE 會持續的保持在1(第一控制訊號SPGATE 為0才會使P型電晶體M1導通)，而第二控制訊號SNGATE 仍會在時間t0 的時候讓N型電晶體M2截止，並且等到時間t1 之後再經過共用時間長度T2才導通N型電晶體M2(第二控制訊號SNGATE 為1才會使N型電晶體M2導通)，換句話說，在輸入時脈CK的負工作週期小於共用時間長度T2的情況下，第一控制訊號SPGATE 不會有任何的反應，而第二控制訊號SNGATE 仍會讓N型電晶體M2截止，也就是說，在有風險的狀況下，控制電路400會阻止應該導通的電晶體導通，而還是讓應該截止的電晶體維持截止，以達到防止高端的P型電晶體M1以及低端的N型電晶體M2同時導通的發生。
請參考第7圖，第7圖係第4圖中的控制電路400在輸入時脈CK的負工作週期等於共用時間長度T2的情況下的時序圖。第6圖中的輸入時脈CK由於負工作週期剛好等於共用時間長度T2，也就是輸入時脈CK從1轉變到0之後在低電位的維持時間僅剛好滿足共用時間長度T2的系統安全範圍便在時間t1 從0回到1，因此為了避免造成誤動作，第一遮罩電路410會將輸入時脈CK在時間t0 到t1 之間的區域遮蔽掉，如此一來，第一控制訊號SPGATE 會持續的保持在1，而第二控制訊號SNGATE 仍會在時間t0 的時候讓N型電晶體M2截止，並且等到時間t1 之後再經過共用時間長度T2才導通N型電晶體M2，換句話說，在輸入時脈CK的負工作週期小於共用時間 長度T2的情況下，第一控制訊號SPGATE 不會有任何的反應，而第二控制訊號SNGATE 仍會讓N型電晶體M2截止。
請參考第8圖，第8圖係第4圖中的控制電路400在輸入時脈CK的負工作週期大於共用時間長度T2的情況下的時序圖。第8圖中的輸入時脈CK由於負工作週期大於共用時間長度T2，也就是輸入時脈CK從1轉變到0之後在低電位的維持時間已經滿足共用時間長度T2的系統安全範圍才在時間t1 從0回到1，因此第一遮罩電路410會保留輸入時脈CK在時間t0 到t1 之間的區域，首先第二控制訊號SNGATE 仍會在時間t0 的時候讓N型電晶體M2截止，並且等到時間t1 之後再經過共用時間長度T2才導通N型電晶體M2，而第一控制訊號SPGATE 會在時間t0 之後經過共用時間長度T2才導通高端的P型電晶體M1，並且在時間t1 的時候(也就是輸入時脈CK從0轉變到1的時候)立刻讓高端的P型電晶體M1截止。換句話說，在輸入時脈CK的負工作週期大於共用時間長度T2的情況下，第一控制訊號SPGATE 才能反應輸入時脈CK的控制，且第二控制訊號SNGATE 會在P型電晶體M1截止之後經過共用時間長度T2之後才導通N型電晶體M2，以達到防止高端的P型電晶體M1以及低端的N型電晶體M2同時導通的發生。
請參考第9圖，第9圖係第4圖中的控制電路400在輸入時脈CK的正工作週期小於共用時間長度T2的情況下的時序圖。第4圖中的輸入時脈CK在時間t0 的時候從0轉變到1，於正常情況下， 控制電路400接收到從0轉變到1的輸入應該要使低端的N型電晶體M2單獨導通來讓接地電壓GND拉低電位以驅動後續的電路，然而第9圖中的輸入時脈CK由於正工作週期小於共用時間長度T2，也就是輸入時脈CK從0轉變到1之後在高電位的維持時間尚未滿足共用時間長度T2的系統安全範圍便在時間t1 從1回到0，因此為了避免造成誤動作，第二遮罩電路420會將輸入時脈CK在時間t0 到t1 之間的區域遮蔽掉，如此一來，第二控制訊號SNGATE 會持續的保持在0(第二控制訊號SNGATE 為1才會使N型電晶體M2導通)，而第一控制訊號SPGATE 仍會在時間t0 的時候讓P型電晶體M1截止，並且等到時間t1 之後再經過共用時間長度T2才導通P型電晶體M1(第一控制訊號SPGATE 為0才會使P型電晶體M1導通)，換句話說，在輸入時脈CK的負工作週期小於共用時間長度T2的情況下，第二控制訊號SNGATE 不會有任何的反應，而第一控制訊號SPGATE 仍會讓P型電晶體M1截止，也就是說，在有風險的狀況下，控制電路400會阻止應該導通的電晶體導通，而還是讓應該截止的電晶體保持截止，以達到防止高端的P型電晶體M1以及低端的N型電晶體M2同時導通的發生。
請參考第10圖，第10圖係第4圖中的控制電路400在輸入時脈CK的正工作週期等於共用時間長度T2的情況下的時序圖。第10圖中的輸入時脈CK由於正工作週期剛好等於共用時間長度T2，也就是輸入時脈CK從0轉變到1之後在高電位的維持時間僅剛好滿足共用時間長度T2的系統安全範圍便在時間t1 從1回到0，因此為 了避免造成誤動作，第二遮罩電路420會將輸入時脈CK在時間t0 到t1 之間的區域遮蔽掉，如此一來，第二控制訊號SNGATE 會持續的保持在0，而第一控制訊號SPGATE 仍會在時間t0 的時候讓P型電晶體M1截止，並且等到時間t1 之後再經過共用時間長度T2才導通P型電晶體M1，換句話說，在輸入時脈CK的正工作週期小於共用時間長度T2的情況下，第二控制訊號SNGATE 不會有任何的反應，而第一控制訊號SPGATE 仍會讓P型電晶體M1截止。
請參考第11圖，第11圖係第4圖中的控制電路400在輸入時脈CK的正工作週期大於共用時間長度T2的情況下的時序圖。第11圖中的輸入時脈CK由於正工作週期大於共用時間長度T2，也就是輸入時脈CK從0轉變到1之後在高電位的維持時間已經滿足共用時間長度T2的系統安全範圍才在時間t1 從1回到0，因此第二遮罩電路420會保留輸入時脈CK在時間t0 到t1 之間的區域，首先第一控制訊號SPGATE 仍會在時間t0 的時候讓P型電晶體M1截止，並且等到時間t1 之後再經過共用時間長度T2才導通P型電晶體M1，而第二控制訊號SNGATE 會在時間t0 之後經過共用時間長度T2才導通低端的N型電晶體M2，並且在時間t1 的時候(也就是輸入時脈CK從1轉變到0的時候)立刻讓低端的N型電晶體M2截止。換句話說，在輸入時脈CK的正工作週期大於共用時間長度T2的情況下，第二控制訊號SNGATE 才能反應輸入時脈CK的控制，且第一控制訊號SPGATE 會在N型電晶體M2截止之後經過共用時間長度T2之後才導通P型電晶體M1，以達到防止高端的P型電晶體M1以及低端的N 型電晶體M2同時導通的發生。
相較於傳統推挽式架構電路所採用的控制電路，使用本發明所揭示之具有遮罩電路為基本精神所建立的控制電路中，在有風險的狀況下，控制電路會阻止應該導通的電晶體導通，而還是讓應該截止的電晶體截止以達到了防止高端的電晶體元件以及低端的電晶體元件同時導通的可能性發生以更進一步防止電路燒毀，進而達到了主動保護電路的目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧推挽式架構電路
400‧‧‧控制電路
402、431、433‧‧‧反向器
404‧‧‧第一延遲電路
406‧‧‧第二延遲電路
410‧‧‧第一遮罩電路
412、422‧‧‧延遲電路
414、424‧‧‧第一時脈緣產生器
416、426‧‧‧第二時脈緣產生器
418、428、432、442‧‧‧SR閂鎖器
419、429‧‧‧邏輯電路
420‧‧‧第二遮罩電路
430‧‧‧第一邏輯判斷電路
432、434‧‧‧反或閘
440‧‧‧第二邏輯判斷電路
第1圖為傳統的推挽式架構電路的示意圖。
第2圖係第1圖所示之傳統推挽式架構電路在正常狀況下的時序圖。
第3圖係第1圖所示之傳統推挽式架構電路發生誤動作狀況下的時序圖。
第4圖為本發明用來產生一第一控制訊號以及一第二控制訊號之控制電路之一示範性實施例的架構圖。
第5圖為依據工作週期小於第一時間長度的輸入時脈所產生的SR閂鎖輸出訊號的時序圖。
第6圖係第4圖中的控制電路在輸入時脈的負工作週期小於共用時 間長度的情況下的時序圖。
第7圖係第4圖中的控制電路在輸入時脈的負工作週期等於共用時間長度的情況下的時序圖。
第8圖係第4圖中的控制電路在輸入時脈的負工作週期大於共用時間長度的情況下的時序圖。
第9圖係第4圖中的控制電路在輸入時脈的正工作週期小於共用時間長度的情況下的時序圖。
第10圖係第4圖中的控制電路在輸入時脈的正工作週期等於共用時間長度的情況下的時序圖。
第11圖係第4圖中的控制電路在輸入時脈的正工作週期大於共用時間長度的情況下的時序圖。
400‧‧‧控制電路
402、431、433‧‧‧反向器
404‧‧‧第一延遲電路
406‧‧‧第二延遲電路
410‧‧‧第一遮罩電路
412、422‧‧‧延遲電路
414、424‧‧‧第一時脈緣產生器
416、426‧‧‧第二時脈緣產生器
418、428、432、442‧‧‧SR閂鎖器
419、429‧‧‧邏輯電路
420‧‧‧第二遮罩電路
430‧‧‧第一邏輯判斷電路
432、434‧‧‧反或閘
440‧‧‧第二邏輯判斷電路

Claims (13)

  1. 一種用來產生一第一控制訊號以及一第二控制訊號之控制電路，包含有：一反向器，用來將一輸入時脈反向以產生一反向時脈；一第一延遲電路，用來延遲該第一控制訊號以產生一第一延遲控制訊號；一第二延遲電路，用來延遲該第二控制訊號以產生一第二延遲控制訊號；一第一遮罩(mask)電路，耦接至該第一延遲電路以及該輸入時脈，用來依據該輸入時脈來過濾不大於一第一時間長度的該第一延遲控制訊號，並產生一第一遮罩訊號；一第二遮罩電路，耦接至該第二延遲電路以及該反向時脈，用來依據該反向時脈來過濾不大於一第二時間長度的該第二延遲控制訊號，並產生一第二遮罩訊號；一第一邏輯判斷電路，用來依據該第二遮罩訊號以及該輸入時脈來產生該第一控制訊號至該第一延遲電路；以及一第二邏輯判斷電路，用來依據該第一遮罩訊號以及該反向時脈來產生該第二控制訊號至該第二延遲電路。
  2. 如申請專利範圍第1項所述之控制電路，其中該第一控制訊號另輸出至一P型電晶體之閘極，以及該第二控制訊號另輸出至一N型電晶體之閘極。
  3. 如申請專利範圍第2項所述之控制電路，其中該第一延遲電路的 延遲時間大於該P型電晶體的一延遲時間，以及該第二延遲電路的延遲時間大於該N型電晶體的一延遲時間。
  4. 如申請專利範圍第2項所述之控制電路，其中該第一時間長度以及該第二時間長度係大於該第一延遲電路與第二延遲電路兩者之最大延遲時間以及該P型電晶體與該N型電晶體兩者之最大延遲時間的總和。
  5. 如申請專利範圍第1項所述之控制電路，其中該第一遮罩電路包含有：一延遲電路，用以對該輸入時脈延遲該第一時間長度，以產生一延遲時脈；一第一時脈緣產生器，用以依據該輸入時脈之特定時脈緣來產生一第一時脈緣訊號；一第二時脈緣產生器，用以依據該延遲時脈之特定時脈緣來產生一第二時脈緣訊號；一閂鎖器，具有一第一輸入端、一第二輸入端以及一輸出端，該第一輸入端係接收該第一時脈緣訊號，該第二輸入端係接收該第二時脈緣訊號，以及該輸出端係輸出一閂鎖輸出訊號；以及一邏輯電路，用以依據該閂鎖輸出訊號與該第一延遲控制訊號來產生該第一遮罩訊號。
  6. 如申請專利範圍第5項所述之控制電路，其中該閂鎖器係為一SR閂鎖器，該第一輸入端係為一設定端，以及該第二輸入端係為一重置端。
  7. 如申請專利範圍第5項所述之控制電路，其中該邏輯電路包含有：一反向器，用以將該第一延遲控制訊號反向以產生一反向延遲控制訊號；以及一反或閘，用以對該反向延遲控制訊號與該閂鎖輸出訊號進行一反或邏輯操作，以產生該第一遮罩訊號。
  8. 如申請專利範圍第1項所述之控制電路，其中該第一邏輯判斷電路包含：一閂鎖器，具有一第一輸入端、一第二輸入端以及一輸出端，該第一輸入端係接收該輸入時脈，該第二輸入端係接收該第二遮罩訊號，以及該輸出端係輸出該第一控制訊號。
  9. 如申請專利範圍第8項所述之控制電路，其中該閂鎖器係為一SR閂鎖器，該第一輸入端係為一設定端，以及該第二輸入端係為一重置端。
  10. 一種用來產生一第一控制訊號以及一第二控制訊號之控制方法，包含有：將一輸入時脈反向以產生一反向時脈；延遲該第一控制訊號以產生一第一延遲控制訊號；延遲該第二控制訊號以產生一第二延遲控制訊號；依據該輸入時脈來過濾不大於一第一時間長度的該第一延遲控制訊號，以產生一第一遮罩訊號；依據該反向時脈來過濾不大於一第二時間長度的該第二延遲控制訊號，以產生一第二遮罩訊號；依據該第二遮罩訊號以及該輸入時脈來產生該第一控制訊 號；以及依據該第一遮罩訊號以及該反向時脈來產生該第二控制訊號。
  11. 如申請專利範圍第10項所述之控制方法，另包含：將該第一控制訊號輸出至一P型電晶體之閘極；以及將該第二控制訊號輸出至一N型電晶體之閘極。
  12. 如申請專利範圍第11項所述之控制方法，其中施加於該第一控制訊號之延遲時間大於該P型電晶體的一延遲時間，以及施加於該第二控制訊號之延遲時間大於該N型電晶體的一延遲時間。
  13. 如申請專利範圍第11項所述之控制方法，其中該第一時間長度以及該第二時間長度係大於施加於該第一控制訊號之延遲時間以及施加於該第二控制訊號之延遲時間中的最大延遲時間以及該P型電晶體與該N型電晶體兩者之最大延遲時間的總和。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452071B1 (ko) * 2012-12-21 2014-10-16 삼성전기주식회사 구동 회로, 구동 모듈 및 모터 구동 장치
ITUA20161431A1 (it) * 2016-03-07 2017-09-07 St Microelectronics Srl Circuito di pilotaggio di gate per uno stadio di uscita half bridge o full bridge e corrispondente procedimento per pilotare uno stadio di uscita half bridge o full bridge
CN111162666B (zh) * 2018-11-08 2022-05-24 力智电子股份有限公司 驱动电路及开关信号产生方法
US11405040B2 (en) * 2020-03-27 2022-08-02 Arm Limited Logic configuration techniques

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349243A (en) * 1993-06-30 1994-09-20 Sgs-Thomson Microelectronics, Inc. Latch controlled output driver
US6538479B2 (en) * 2000-08-29 2003-03-25 Stmicroelectronics S.R.L. Power switch driver circuit having cross-coupled buffer circuits
US20060001459A1 (en) * 2004-07-01 2006-01-05 Analog Devices, Inc. Anti-cross conduction drive control circuit and method
US7183815B2 (en) * 2000-02-04 2007-02-27 Sanyo Electric Co., Ltd. Drive apparatus for CCD image sensor
EP1991035A2 (de) * 2007-05-05 2008-11-12 Hella KG Hueck & Co. Ansteuerung für die Schalter einer H-Brückenschaltung zum Betreiben einer Hochdruck-Gasentladungslampe in Kraftfahrzeugen
WO2010088179A1 (en) * 2009-01-29 2010-08-05 Continental Automotive Systems Us, Inc. Configurable push-pull driver
US20120038391A1 (en) * 2010-08-16 2012-02-16 Green Solution Technology Co., Ltd. Transistor module and transistor driving module
US20120319754A1 (en) * 2011-06-20 2012-12-20 Green Solution Technology Co., Ltd. Transistor switch control circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349243A (en) * 1993-06-30 1994-09-20 Sgs-Thomson Microelectronics, Inc. Latch controlled output driver
US7183815B2 (en) * 2000-02-04 2007-02-27 Sanyo Electric Co., Ltd. Drive apparatus for CCD image sensor
US6538479B2 (en) * 2000-08-29 2003-03-25 Stmicroelectronics S.R.L. Power switch driver circuit having cross-coupled buffer circuits
US20060001459A1 (en) * 2004-07-01 2006-01-05 Analog Devices, Inc. Anti-cross conduction drive control circuit and method
EP1991035A2 (de) * 2007-05-05 2008-11-12 Hella KG Hueck & Co. Ansteuerung für die Schalter einer H-Brückenschaltung zum Betreiben einer Hochdruck-Gasentladungslampe in Kraftfahrzeugen
WO2010088179A1 (en) * 2009-01-29 2010-08-05 Continental Automotive Systems Us, Inc. Configurable push-pull driver
US20120038391A1 (en) * 2010-08-16 2012-02-16 Green Solution Technology Co., Ltd. Transistor module and transistor driving module
US20120319754A1 (en) * 2011-06-20 2012-12-20 Green Solution Technology Co., Ltd. Transistor switch control circuit

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