CN103973278A - 控制电路以及控制方法 - Google Patents

Abstract

本发明公开了一种控制电路以及控制方法，该控制电路用来产生一第一控制信号以及一第二控制信号，其包含：一反向器，用来依据一输入时脉来产生一反向时脉；一第一延迟电路，用来产生一第一延迟控制信号；一第二延迟电路，用来产生一第二延迟控制信号；一第一遮罩电路，用来依据该输入时脉来产生一第一遮罩信号；一第二遮罩电路，用来依据该反向时脉来产生一第二遮罩信号；一第一逻辑判断电路，用来依据该第二遮罩信号以及该输入时脉来产生该第一控制信号至该第一延迟电路；以及一第二逻辑判断电路，用来依据该第一遮罩信号以及该反向时脉来产生该第二控制信号至该第二延迟电路。

Description

控制电路以及控制方法

技术领域

本发明所揭示的实施例相关于推挽(push-pull)式架构电路，尤指一种用来控制推挽式架构电路以避免其中的互补晶体管发生同时导通的状况的控制电路。

背景技术

一般来说，推挽式架构电路内部具有一对互补的晶体管元件，可用来通过适当的控制该些晶体管的开关以输出相对应的电位，举例来说，一对金氧半导体场效晶体管(metal oxide semiconductorfield effect transistor,MOSFET)，当高端(high-side)的晶体管导通(turn on)、低端(low-side)的晶体管截止(cut off)时输出高电位，反之，当低端的晶体管导通、高端的晶体管截止时输出低电位。因此，推挽式架构电路具有漏电流(sink current)与集电流(source current)的功能且多使用于针对电流驱动(currentdriving)的应用。

请参考图1，图1为现有的推挽式架构电路100的示意图。图1中的现有推挽式架构电路100通过分别将高端的一P型晶体管M1的一高端控制信号CTRL_H以及低端的一N型晶体管M2的一低端控制信号CTRL_L反馈并且经过一延迟时间T之后，与一控制信号CTRL一同进行逻辑运算来控制另一端的晶体管元件的开关，其中延迟时间T应大于P型晶体管M1或是N型晶体管M2的导通或是截止时间，以确保一端晶体管收到信号切换的时候另一端晶体管的导通或是截止动作已经完成。然而，当推挽式架构电路的控制信号的工作周期(duty cycle)例如低于两倍延迟时间T或是受到噪声干扰时，仍有可能会发生误动作而使高端与低端的晶体管元件同时导通而出现过大的电流而烧毁电路。

请连同图1来参考图2以及图3，图2是图1中的现有推挽式架构电路100在正常状况下的时序图，其中当CTRL_H为0时，图1中的P型晶体管M1导通，而CTRL_L为1时，图1中的N型晶体管M2导通，在正常的状况下，如图2所示，P型晶体管M1以及N型晶体管M2的导通期间彼此之间至少都有延迟时间T来给予P型晶体管M1或是N型晶体管M2足够的导通或是截止时间，换句话说，延迟时间T的时间间隔是用来保护推挽式架构电路100。图3是图1中的现有推挽式架构电路100发生误动作状况下的时序图，如图3所示，在一时间t_E的时候，CTRL_H由1变0，代表P型晶体管M1正要被导通，而CTRL_L由1变0，代表N型晶体管M2正要被截止，然而由于P型晶体管M1或是N型晶体管M2都需要一段时间来导通或是截止(即栅极延迟时间)，因此P型晶体管M1或是N型晶体管M2在时间t_E有可能会处于同时被导通或是截止的状态，若是P型晶体管M1或是N型晶体管M2在时间t_E处于同时被导通的状态(即发生重迭(overlap))则会使一供应电压VDD直接与接地电压GND导通而产生过大的电流烧毁电路。因此，为了避免发生上述误动作，需要一种创新的推挽式架构电路的控制电路来改善上述问题。

发明内容

本发明的一目的为提供一种推挽式架构电路的控制电路以及相关控制方法以解决上述的问题。

本发明的一实施例揭示一种用来产生一第一控制信号以及一第二控制信号的控制电路，包含有一反向器、一第一延迟电路、一第二延迟电路、一第一遮罩电路、一第二遮罩电路、一第一逻辑判断电路以及一第二逻辑判断电路。该反向器用来将一输入时脉反向以产生一反向时脉。该第一延迟电路用来延迟该第一控制信号以产生一第一延迟控制信号。该第二延迟电路用来延迟该第二控制信号以产生一第二延迟控制信号。该第一遮罩电路耦接至该第一延迟电路以及该输入时脉，用来依据该输入时脉来过滤不大于一第一时间长度的该第一延迟控制信号，并产生一第一遮罩信号。该第二遮罩电路耦接至该第二延迟电路以及该反向时脉，用来依据该反向时脉来过滤不大于一第二时间长度的该第二延迟控制信号，并产生一第二遮罩信号。该第一逻辑判断电路用来依据该第二遮罩信号以及该输入时脉来产生该第一控制信号至该第一延迟电路。该第二逻辑判断电路，用来依据该第一遮罩信号以及该反向时脉来产生该第二控制信号至该第二延迟电路。

本发明的另一实施例揭示一种用来产生一第一控制信号以及一第二控制信号的控制方法，包含有：将一输入时脉反向以产生一反向时脉；延迟该第一控制信号以产生一第一延迟控制信号；延迟该第二控制信号以产生一第二延迟控制信号；依据该输入时脉来过滤不大于一第一时间长度的该第一延迟控制信号，并产生一第一遮罩信号；依据该反向时脉来过滤不大于一第二时间长度的该第二延迟控制信号，并产生一第二遮罩信号；依据该第二遮罩信号以及该输入时脉来产生该第一控制信号；以及依据该第一遮罩信号以及该反向时脉来产生该第二控制信号。

相较于现有推挽式架构电路所采用的控制电路，使用本发明所揭示的具有遮罩电路为基本精神所建立的控制电路中，在有风险的状况下，控制电路会阻止应该导通的晶体管导通，而还是让应该截止的晶体管截止以达到了防止高端的晶体管元件以及低端的晶体管元件同时导通的可能性发生，进而达到了主动保护电路的目的。

附图说明

图1为现有的推挽式架构电路的示意图。

图2是图1所示的现有推挽式架构电路在正常状况下的时序图。

图3是图1所示的现有推挽式架构电路发生误动作状况下的时序图。

图4为本发明用来产生一第一控制信号以及一第二控制信号的控制电路的一示范性实施例的架构图。

图5为依据工作周期小于第一时间长度的输入时脉所产生的SR闩锁输出信号的时序图。

图6是图4中的控制电路在输入时脉的负工作周期小于共用时间长度的情况下的时序图。

图7是图4中的控制电路在输入时脉的负工作周期等于共用时间长度的情况下的时序图。

图8是图4中的控制电路在输入时脉的负工作周期大于共用时间长度的情况下的时序图。

图9是图4中的控制电路在输入时脉的正工作周期小于共用时间长度的情况下的时序图。

图10是图4中的控制电路在输入时脉的正工作周期等于共用时间长度的情况下的时序图。

图11是图4中的控制电路在输入时脉的正工作周期大于共用时间长度的情况下的时序图。

其中，附图标记说明如下：

100推挽式架构电路

400控制电路

402、431、433反向器

404第一延迟电路

406第二延迟电路

410第一遮罩电路

412、422延迟电路

414、424第一时脉缘产生器

416、426第二时脉缘产生器

418、428、432、442SR闩锁器

419、429逻辑电路

420第二遮罩电路

430第一逻辑判断电路

432、434或非门

440第二逻辑判断电路

具体实施方式

请参考图4，图4为本发明用来产生一第一控制信号以及一第二控制信号的控制电路400的一示范性实施例的架构图。控制电路400可应用于控制一推挽式架构电路，然而，本发明实际上并不以此为限，换言之，任何采用控制电路400的应用均属本发明的范畴。在图4中，一输入时脉CK输入至控制电路400的一输入端，此外，一第一控制信号S_PGATE以及一第二控制信号S_NGATE分别由控制电路400的一第一输出端以及一第二输出端输出至一P型晶体管M1的栅极以及一N型晶体管M2的栅极。应注意的是，推挽式架构电路所连接的高端(high side)与低端(low side)元件不一定分别是一P型晶体管以及一N型晶体管，举例来说，高端元件亦可以是一N型晶体管，而低端元件亦可以是一P型晶体管。而第一控制信号S_PGATE以及一第二控制信号S_NGATE亦可以视应用所需分别将其信号反相后(如经一反相器)，再输出至其所对应的晶体管或电路单元。

本实施例中，控制电路400包含有一反向器402、一第一延迟电路404、一第二延迟电路406、一第一遮罩(mask)电路410、一第二遮罩电路420、一第一逻辑判断电路430以及第二逻辑判断电路440。反向器402是用来将输入时脉CK反向以产生一反向输入时脉CKB。第一延迟电路404是用来延迟第一控制信号S_PGATE以产生一第一延迟控制信号S_{PGATE_D}，第二延迟电路406是用来延迟第二控制信号S_NGATE以产生一第二延迟控制信号S_{NGATE_D}，其中第一延迟电路404的延迟时间大于P型晶体管M1的延迟时间，以及第二延迟电路406的延迟时间大于N型晶体管M2的延迟时间，以确保一端晶体管收到信号切换的时候，另一端晶体管的导通或是截止动作已经完成，一般来说，可将第一延迟电路404的延迟时间以及第二延迟电路406的延迟时间设定为一相同延迟时间，例如该相同延迟时间可以大于该P型晶体管与该N型晶体管两者当中的最大延迟时间。

控制电路400中的第一遮罩电路410被耦接至第一延迟电路404以及输入时脉CK，且第一遮罩电路410是用来依据输入时脉CK来过滤不大于一第一时间长度td1的第一延迟控制信号S_{PGATE_D}，并产生一第一遮罩信号S_MASK1。第一遮罩电路410包含有一延迟电路412、一第一时脉缘产生器414、一第二时脉缘产生器416、一SR闩锁器(SR latch)418以及一逻辑电路419，其中延迟电路412是用来对输入时脉CK延迟第一时间长度td1以产生一延迟时脉CKd。第一时脉缘产生器414是用以依据输入时脉CK的特定时脉缘(例如输入时脉CK的正缘)来产生一第一时脉缘信号CK_edge。第二时脉缘产生器416是用以依据延迟时脉CKd的特定时脉缘(例如输入时脉CK的正缘)来产生一第二时脉缘信号CKd_edge。SR闩锁器418具有一第一输入端S(即一设定端)、一第二输入端R(即一重置端)以及一输出端Q，第一输入端S接收第一时脉缘信号CK_edge，第二输入端R接收第二时脉缘信号CKd_edge，以及输出端Q输出一SR闩锁输出信号S_latch，然而上述仅为本实施例的示范性说明，实际上可以使用任何能够达到相同目的闩锁设计，且都属于本发明的范畴，不以此为限。

逻辑电路419是用以依据SR闩锁输出信号S_latch与第一延迟控制信号S_{PGATE_D}来产生第一遮罩信号S_MASK1，举例来说，可以使用一反向器431来将第一延迟控制信号S_{PGATE_D}反向以产生一反向延迟控制信号，再以一或非门(NOR gate)432来对该反向延迟控制信号与SR闩锁输出信号S_latch进行一或非逻辑操作，以产生第一遮罩信号S_MASK1。上述仅为本实施例的示范性说明，实际上可以使用任何能够达到相同目的逻辑电路来设计而且都属于本发明的范畴，不以此为限。

请参考图5，图5为依据工作周期(duty cycle)小于第一时间长度td1的输入时脉CK所产生的SR闩锁输出信号S_latch1的时序图。如图5所示，输入时脉CK的一工作周期c1小于第一时间长度td1，利用第一时脉缘产生器414将输入时脉CK的正缘取出以产生第一时脉缘信号CK_edge，同样地，利用第二时脉缘产生器416将延迟时脉CKd的正缘取出而产生第二时脉缘信号CKd_edge，其中第一时脉缘信号CK_edge以及第一时脉缘信号CKd_edge之间具有第一时间长度td1的时间差距，最后，将第一时脉缘信号CK_edge以及第二时脉缘信号CKd_edge分别输入至SR闩锁器418的第一输入端S以及第二输入端R以产生工作周期相等于第一时间长度td1的SR闩锁输出信号S_latch。上述仅为说明延迟电路412、第一时脉缘产生器414、第二时脉缘产生器416以及SR闩锁器418的运作原理，实际上输入时脉CK并不一定小于第一时间长度td1，输入时脉CK也可以等于或大于第一时间长度td1，然而SR闩锁器418所输出的SR闩锁输出信号S_latch的工作周期都会被限制在第一时间长度td1。

第二遮罩电路420被耦接至第二延迟电路406以及反向输入时脉CKB，且第二遮罩电路420是用来依据反向输入时脉CKB来过滤不大于一第二时间长度td2的第二延迟控制信号S_{NGATE_D}，并产生一第二遮罩信号S_MASK2。第二遮罩电路420包含有延迟电路422、第一时脉缘产生器424、第二时脉缘产生器426、SR闩锁器428以及逻辑电路429，其中延迟电路422的延迟时间为第二时间长度td2。第二遮罩电路420与第一遮罩电路410具有相同的电路架构与操作原理，故第二遮罩电路420的细节可参照先前针对第一遮罩电路410的说明书段落，故于此不另赘述以求简洁。应注意的是，现有的推挽式架构电路所采用的控制电路中，为避免发生如图3所示的同时导通的状况，图3中的控制信号CTRL的工作周期必须要大于图1中的延迟元件的两倍延迟时间，换句话说，必须要靠操作者自行注意控制信号CTRL的安全范围，而一旦发生噪声或是意外地将不符合安全范围规定的控制信号CTRL输入到图1中的推挽式架构电路100，便可能会造成过大电流而烧毁电路。相较于现有作法，本实施例中直接把安全范围设定在第一遮罩电路410以及第二遮罩电路420当中，其中第一时间长度td1以及第二时间长度td2应大于第一延迟电路404与第二延迟电路406两者的最大延迟时间以及P型晶体管M1与N型晶体管M2两者的最大延迟时间的总和，应注意的是，实际上也可以将第一时间长度td1以及第二时间长度td2设定为相同的时间长度，例如将第一时间长度td1以及第二时间长度td2都设定为一共用时间长度T2。如此一来，无论如何的噪声或是错误的输入，都会被阻挡而无法导通后续的高端或是低端的元件(即P型晶体管M1与N型晶体管M2)。

控制电路400中的第一逻辑判断电路430是用来依据第二遮罩信号S_MASK2以及输入时脉CK来产生第一控制信号S_PGATE至第一延迟电路404与P型晶体管M1，而第二逻辑判断电路440是用来依据第一遮罩信号S_MASK1以及反向时脉CKB来产生第二控制信号S_NGATE至第二延迟电路406与N型晶体管M2。第一逻辑判断电路430以及第二逻辑判断电路440可以分别使用SR闩锁器432、442来实作，举例来说，在第一逻辑判断电路430中，将输入时脉CK输入至SR闩锁器432的一设定端以及将第二遮罩信号S_MASK2输入至一重置端，并由SR闩锁器432的一输出端产生第一控制信号S_PGATE。而第二逻辑判断电路440的操作原理基本上和第一逻辑判断电路430相似，将第一遮罩信号S_MASK1输入至SR闩锁器442的一设定端以及将反向输入时脉CKB输入至SR闩锁器442的一重置端，并由SR闩锁器442的一输出端产生第二控制信号S_NGATE。然而，上述仅为本实施例的示范性说明，实际上可以使用任何能够达到相同目的闩锁设计，且都属于本发明的范畴，不以此为限。

请参考图6，图6是图4中的控制电路400在输入时脉CK的负工作周期小于共用时间长度T2的情况下的时序图。图4中的输入时脉CK在时间t₀的时候从1转变到0，正常情况下控制电路400接收到从1转变到0的输入应该要使高端的P型晶体管M1单独导通来让供应电压VDD拉高电位以驱动后续的电路，然而图6中的输入时脉CK由于负工作周期小于共用时间长度T2，也就是输入时脉CK从1转变到0之后在低电位的维持时间尚未满足共用时间长度T2的系统安全范围就在时间t₁从0回到1，因此为了避免造成误动作，第一遮罩电路410会将输入时脉CK在时间t₀到t₁之间的区域遮蔽(mask)掉，如此一来，第一控制信号S_PGATE会持续的保持在1(第一控制信号S_PGATE为0才会使P型晶体管M1导通)，而第二控制信号S_NGATE仍会在时间t₀的时候让N型晶体管M2截止，并且等到时间t₁之后再经过共用时间长度T2才导通N型晶体管M2(第二控制信号S_NGATE为1才会使N型晶体管M2导通)，换句话说，在输入时脉CK的负工作周期小于共用时间长度T2的情况下，第一控制信号S_PGATE不会有任何的反应，而第二控制信号S_NGATE仍会让N型晶体管M2截止，也就是说，在有风险的状况下，控制电路400会阻止应该导通的晶体管导通，而还是让应该截止的晶体管维持截止，以达到防止高端的P型晶体管M1以及低端的N型晶体管M2同时导通的发生。

请参考图7，图7是图4中的控制电路400在输入时脉CK的负工作周期等于共用时间长度T2的情况下的时序图。图6中的输入时脉CK由于负工作周期刚好等于共用时间长度T2，也就是输入时脉CK从1转变到0之后在低电位的维持时间仅刚好满足共用时间长度T2的系统安全范围便在时间t₁从0回到1，因此为了避免造成误动作，第一遮罩电路410会将输入时脉CK在时间t₀到t₁之间的区域遮蔽掉，如此一来，第一控制信号S_PGATE会持续的保持在1，而第二控制信号S_NGATE仍会在时间t₀的时候让N型晶体管M2截止，并且等到时间t₁之后再经过共用时间长度T2才导通N型晶体管M2，换句话说，在输入时脉CK的负工作周期小于共用时间长度T2的情况下，第一控制信号S_PGATE不会有任何的反应，而第二控制信号S_NGATE仍会让N型晶体管M2截止。

请参考图8，图8是图4中的控制电路400在输入时脉CK的负工作周期大于共用时间长度T2的情况下的时序图。图8中的输入时脉CK由于负工作周期大于共用时间长度T2，也就是输入时脉CK从1转变到0之后在低电位的维持时间已经满足共用时间长度T2的系统安全范围才在时间t₁从0回到1，因此第一遮罩电路410会保留输入时脉CK在时间t₀到t₁之间的区域，首先第二控制信号S_NGATE仍会在时间t₀的时候让N型晶体管M2截止，并且等到时间t₁之后再经过共用时间长度T2才导通N型晶体管M2，而第一控制信号S_PGATE会在时间t₀之后经过共用时间长度T2才导通高端的P型晶体管M1，并且在时间t₁的时候（也就是输入时脉CK从0转变到1的时候）立刻让高端的P型晶体管M1截止。换句话说，在输入时脉CK的负工作周期大于共用时间长度T2的情况下，第一控制信号S_PGATE才能反应输入时脉CK的控制，且第二控制信号S_NGATE会在P型晶体管M1截止之后经过共用时间长度T2之后才导通N型晶体管M2，以达到防止高端的P型晶体管M1以及低端的N型晶体管M2同时导通的发生。

请参考图9，图9是图4中的控制电路400在输入时脉CK的正工作周期小于共用时间长度T2的情况下的时序图。图4中的输入时脉CK在时间t₀的时候从0转变到1，于正常情况下，控制电路400接收到从0转变到1的输入应该要使低端的N型晶体管M2单独导通来让接地电压GND拉低电位以驱动后续的电路，然而图9中的输入时脉CK由于正工作周期小于共用时间长度T2，也就是输入时脉CK从0转变到1之后在高电位的维持时间尚未满足共用时间长度T2的系统安全范围便在时间t₁从1回到0，因此为了避免造成误动作，第二遮罩电路420会将输入时脉CK在时间t₀到t₁之间的区域遮蔽掉，如此一来，第二控制信号S_NGATE会持续的保持在0(第二控制信号S_NGATE为1才会使N型晶体管M2导通)，而第一控制信号S_PGATE仍会在时间t₀的时候让P型晶体管M1截止，并且等到时间t₁之后再经过共用时间长度T2才导通P型晶体管M1(第一控制信号S_PGATE为0才会使P型晶体管M1导通)，换句话说，在输入时脉CK的负工作周期小于共用时间长度T2的情况下，第二控制信号S_NGATE不会有任何的反应，而第一控制信号S_PGATE仍会让P型晶体管M1截止，也就是说，在有风险的状况下，控制电路400会阻止应该导通的晶体管导通，而还是让应该截止的晶体管保持截止，以达到防止高端的P型晶体管M1以及低端的N型晶体管M2同时导通的发生。

请参考图10，图10是图4中的控制电路400在输入时脉CK的正工作周期等于共用时间长度T2的情况下的时序图。图10中的输入时脉CK由于正工作周期刚好等于共用时间长度T2，也就是输入时脉CK从0转变到1之后在高电位的维持时间仅刚好满足共用时间长度T2的系统安全范围便在时间t₁从1回到0，因此为了避免造成误动作，第二遮罩电路420会将输入时脉CK在时间t₀到t₁之间的区域遮蔽掉，如此一来，第二控制信号S_NGATE会持续的保持在0，而第一控制信号S_PGATE仍会在时间t₀的时候让P型晶体管M1截止，并且等到时间t₁之后再经过共用时间长度T2才导通P型晶体管M1，换句话说，在输入时脉CK的正工作周期小于共用时间长度T2的情况下，第二控制信号S_NGATE不会有任何的反应，而第一控制信号S_PGATE仍会让P型晶体管M1截止。

请参考图11，图11是图4中的控制电路400在输入时脉CK的正工作周期大于共用时间长度T2的情况下的时序图。图11中的输入时脉CK由于正工作周期大于共用时间长度T2，也就是输入时脉CK从0转变到1之后在高电位的维持时间已经满足共用时间长度T2的系统安全范围才在时间t₁从1回到0，因此第二遮罩电路420会保留输入时脉CK在时间t₀到t₁之间的区域，首先第一控制信号S_PGATE仍会在时间t₀的时候让P型晶体管M1截止，并且等到时间t₁之后再经过共用时间长度T2才导通P型晶体管M1，而第二控制信号S_NGATE会在时间t₀之后经过共用时间长度T2才导通低端的N型晶体管M2，并且在时间t₁的时候(也就是输入时脉CK从1转变到0的时候)立刻让低端的N型晶体管M2截止。换句话说，在输入时脉CK的正工作周期大于共用时间长度T2的情况下，第二控制信号S_NGATE才能反应输入时脉CK的控制，且第一控制信号S_PGATE会在N型晶体管M2截止之后经过共用时间长度T2之后才导通P型晶体管M1，以达到防止高端的P型晶体管M1以及低端的N型晶体管M2同时导通的发生。

相较于现有推挽式架构电路所采用的控制电路，使用本发明所揭示的具有遮罩电路为基本精神所建立的控制电路中，在有风险的状况下，控制电路会阻止应该导通的晶体管导通，而还是让应该截止的晶体管截止以达到了防止高端的晶体管元件以及低端的晶体管元件同时导通的可能性发生以更进一步防止电路烧毁，进而达到了主动保护电路的目的。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (13)

1.一种用来产生一第一控制信号以及一第二控制信号的控制电路，包含有：

一反向器，用来将一输入时脉反向以产生一反向时脉；

一第一延迟电路，用来延迟该第一控制信号以产生一第一延迟控制信号；

一第二延迟电路，用来延迟该第二控制信号以产生一第二延迟控制信号；

一第一遮罩电路，耦接至该第一延迟电路以及该输入时脉，用来依据该输入时脉来过滤不大于一第一时间长度的该第一延迟控制信号，并产生一第一遮罩信号；

一第二遮罩电路，耦接至该第二延迟电路以及该反向时脉，用来依据该反向时脉来过滤不大于一第二时间长度的该第二延迟控制信号，并产生一第二遮罩信号；

一第一逻辑判断电路，用来依据该第二遮罩信号以及该输入时脉来产生该第一控制信号至该第一延迟电路；以及

一第二逻辑判断电路，用来依据该第一遮罩信号以及该反向时脉来产生该第二控制信号至该第二延迟电路。

2.如权利要求1所述的控制电路，其中该第一控制信号另输出至一P型晶体管的栅极，以及该第二控制信号另输出至一N型晶体管的栅极。

3.如权利要求2所述的控制电路，其中该第一延迟电路的延迟时间大于该P型晶体管的一延迟时间，以及该第二延迟电路的延迟时间大于该N型晶体管的一延迟时间。

4.如权利要求2所述的控制电路，其中该第一时间长度以及该第二时间长度大于该第一延迟电路与第二延迟电路两者的最大延迟时间以及该P型晶体管与该N型晶体管两者的最大延迟时间的总和。

5.如权利要求1所述的控制电路，其中该第一遮罩电路包含有：

一延迟电路，用以对该输入时脉延迟该第一时间长度，以产生一延迟时脉；

一第一时脉缘产生器，用以依据该输入时脉的特定时脉缘来产生一第一时脉缘信号；

一第二时脉缘产生器，用以依据该延迟时脉的特定时脉缘来产生一第二时脉缘信号；

一闩锁器，具有一第一输入端、一第二输入端以及一输出端，该第一输入端接收该第一时脉缘信号，该第二输入端接收该第二时脉缘信号，以及该输出端输出一闩锁输出信号；以及

一逻辑电路，用以依据该闩锁输出信号与该第一延迟控制信号来产生该第一遮罩信号。

6.如权利要求5所述的控制电路，其中该闩锁器为一SR闩锁器，该第一输入端为一设定端，以及该第二输入端为一重置端。

7.如权利要求5所述的控制电路，其中该逻辑电路包含有：

一反向器，用以将该第一延迟控制信号反向以产生一反向延迟控制信号；以及

一或非门，用以对该反向延迟控制信号与该闩锁输出信号进行一或非逻辑操作，以产生该第一遮罩信号。

8.如权利要求1项所述的控制电路，其中该第一逻辑判断电路包含：

一闩锁器，具有一第一输入端、一第二输入端以及一输出端，该第一输入端接收该输入时脉，该第二输入端接收该第二遮罩信号，以及该输出端输出该第一控制信号。

9.如权利要求8所述的控制电路，其中该闩锁器为一SR闩锁器，该第一输入端为一设定端，以及该第二输入端为一重置端。

10.一种用来产生一第一控制信号以及一第二控制信号的控制方法，包含有：

将一输入时脉反向以产生一反向时脉；

延迟该第一控制信号以产生一第一延迟控制信号；

延迟该第二控制信号以产生一第二延迟控制信号；

依据该输入时脉来过滤不大于一第一时间长度的该第一延迟控制信号，以产生一第一遮罩信号；

依据该反向时脉来过滤不大于一第二时间长度的该第二延迟控制信号，以产生一第二遮罩信号；

依据该第二遮罩信号以及该输入时脉来产生该第一控制信号；以及

依据该第一遮罩信号以及该反向时脉来产生该第二控制信号。

11.如权利要求10所述的控制方法，另包含：

将该第一控制信号输出至一P型晶体管的栅极；以及

将该第二控制信号输出至一N型晶体管的栅极。

12.如权利要求11所述的控制方法，其中施加于该第一控制信号的延迟时间大于该P型晶体管的一延迟时间，以及施加于该第二控制信号的延迟时间大于该N型晶体管的一延迟时间。

13.如权利要求11所述的控制方法，其中该第一时间长度以及该第二时间长度大于施加于该第一控制信号的延迟时间以及施加于该第二控制信号的延迟时间中的最大延迟时间以及该P型晶体管与该N型晶体管两者的最大延迟时间的总和。