CN1238598A - 反馈脉冲发生器 - Google Patents

反馈脉冲发生器 Download PDF

Info

Publication number
CN1238598A
CN1238598A CN99103611A CN99103611A CN1238598A CN 1238598 A CN1238598 A CN 1238598A CN 99103611 A CN99103611 A CN 99103611A CN 99103611 A CN99103611 A CN 99103611A CN 1238598 A CN1238598 A CN 1238598A
Authority
CN
China
Prior art keywords
output
pulse generator
input
gate
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99103611A
Other languages
English (en)
Other versions
CN1183673C (zh
Inventor
G·达尼尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1238598A publication Critical patent/CN1238598A/zh
Application granted granted Critical
Publication of CN1183673C publication Critical patent/CN1183673C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

反馈脉冲发生器有一个输入和一个输出端，第一数字门电路和第二数字门电路。第一数字门电路耦合在该脉冲发生器的输入和输出之间，并且响应来自外部信源的输入信号，用于开始在该脉冲发生器的输出的一个脉冲。第二数字门电路耦合在该脉冲发生器的输出和到第一数字门电路的第二输入之间的反馈路径中，第二数字门电路响应在该脉冲发生器的输出的该脉冲的开始，用于终止在该脉冲发生器的输出的该脉冲以使该脉冲在一个预定的时间期间是可用的，而本质上与在该脉冲发生器的输出的任何负载无关。

Description

反馈脉冲发生器
本发明涉及脉冲发生器，特别地涉及能够产生精确的时钟脉冲同时适应各种负载状态的脉冲发生器。经常要求控制脉冲在一些高性能电路中触发一个事件。现在参见图1，表示一个典型的现有技术脉冲发生器10(在虚线矩形内表示)，包含一个与非门12，一个倒相器14，一个延迟网络16和一个负载18。图2表示电压波形与该脉冲发生器10相关的时间的关系。脉冲发生器10类似于表示在1996年3月12日发给Diba的美国专利5,498,989的图1中的一个单触发电路的现有技术装置。应该懂得，某些类似的现有技术装置已经以其它较小的修改用一个或非门代替与非门42，提供与脉冲发生器10类似的操作。因此，在下面与非门42称为或非门/与非门(NOR/NAND)42。
在脉冲发生器10中，通过分离输入信号为两个并行路径从该输入信号产生一个输出脉冲，第一路径是到该NOR/NAND门12的第一输入的直达路径，而第二路径是通过一个延迟电路16到该NOR/NAND门12的第二输入。来自NOR/NAND门12的输出通过倒相器14传送，提供用于脉冲发生器10的输出信号。现在参见图2，表示波形22(该输入信号)，24(在NOR/NAND门12的第二输入的延时的输入信号(X))和26(在倒相器14的输出出现的输出信号)与时间的关系。如图2所表示，当该输入信号22达到二进制逻辑″1″时发出脉冲发生器1D的输出脉冲，而当延时的输入信号X达到二进制逻″0″时开始终止。在这个方法中，仅仅该输入信号22用于建立输出脉冲。这个装置的一个缺点是它忽略脉冲发生器10的输出的负载18，它可以显著地影响该输出脉冲的宽度和幅度。
1991年10月22日发给的美国专利5,059,818(Witt等人)揭露用于提供输出时钟信号的一个自调节的时钟脉冲发生器。该输出时钟信号具有足够长度的第一和第二阶段以适应微处理器速度路径，和响应具有在宽的频率范围和占空因数内的一个频率和一个占空因数输入时钟信号而提供。该时钟脉冲发生器包括包含一个输出的一个锁存器，和设置和复位耦合到分开与非门的输入，各个与非门具有耦合到一个时钟源和分别来自该锁存器的输出的一个延迟反馈路径的第一和第二输入。安排该锁存器通过该输入时钟信号设置和复位，并且提供输出时钟信号。在来自该锁存器输出的该反馈路径也使该锁存器的设置和复位能建立该输出时钟信号的相位长度。这个装置的一个限制是该输入时钟信号在该输出信号通过该延迟电路传播之前必须进入一个低状态。这要求该输出脉冲必须比该输入时钟脉冲更长。
希望提供一个精确的脉冲发生器，它是可自己复位的(resettable)和使用预定的内部信号与用于适应各种的负载状态的一个反馈路径。
本发明针对一个脉冲发生器，包含用于接收来自外部信源的输入信号的一个输入，和用于提供输出信号以便驱动外部设备的一个输出，第一数字门电路和第二数字门电路。第一数字式电路耦合的在该脉冲发生器的输入和输出之间，并且响应来自该外部信源的输入信号从第一逻辑状态改变到第二逻辑状态，该输入信号是在它的第一输入接收的，用于在该脉冲发生器的输出端起始一个脉冲。第二数字门电路耦合的在该脉冲发生器的输出和到第一数字门装置的第二输入之间的一个反馈通路中。第二数字门装置响应在该脉冲发生器的输出的该脉冲的起始，而来自该外部信源的输入信号是在第二逻辑状态，用于具有预定延迟的控制信号给第一数字门装置。这个延时的控制信号由第一数字门装置使用用于在该脉冲发生器的输出终止该脉冲，以使该脉冲仅仅对于一个预定的时间期间是可提供的，本质上与该脉冲发生器的输出端的任何负载无关。
从另一方面看，本发明是针对一个脉冲发生器，包括用于从外部信源接收输入信号到一个输入端，用于提供输出信号以便驱动外部设备的一个输出端，第一数字门电路和第二数字门电路。第一数字门电路耦合的在该脉冲发生器输入和输出之间，并且响应来自该外部信源的输入信号从第一逻辑状态改变到第二逻辑状态，并且在其第一输入接收，用于在该脉冲发生器的输出端起始一个脉冲。第二数字门电路耦合的在该脉冲发生器的输出和到第一数字门装置的第二输入之间的一个反馈路径中，并且包含一个或非门和一个延迟电路。或非门具有用于接收来自该外部信源的延时的输入信号的第一输入，耦合到该反馈路径用于接收来自该脉冲发生器的输出信号的第二输入，和一个输出。该延迟电路耦合在该或非门的输出和第一数字门装置的第二输入之间，用于提供一个预定延迟给来自该或非门的输出信号，使得第一数字门电路终止该脉冲发生器的输出信号中的该脉冲。更具体地说，第二数字门电路响应在该脉冲发生器的输出的该脉冲的开始同时来自该外部信源的该输入信号是在第二逻辑状态，用于提供具有一个预定延迟的控制信号给第一数字门装置，用于终止在该脉冲发生器的输出的该脉冲。以这个方式，该输出脉冲对于一个预定的时间期间是可提供的，本质上与在该脉冲发生器的输出的任何负载无关。
从下面结合附图和权利要求的更详细的描述中将更好的懂得本发明。
图1是现有技术脉冲发生器的方框图；
图2举例说明在图1的现有技术脉冲发生器中得到的典型的电压波形与输入信号，延时的输入信号和输出信号的时间关系；
图3是根据本发明的第一实施例的一个反馈脉冲发生器的方框图；
图4举例说明图3的脉冲发生器的典型的电压波形与输入信号，一个延时的和处理的输入信号以及输出信号的时间关系；
图5是根据本发明的第二实施例的一个反馈脉冲发生器的方框图；以及
图6是根据本发明的第三实施例的一个反馈脉冲发生器的方框图。
上述各图不必标定。
应该懂得，在附图的几个图中具有同样的功能的相应单元具有同样的标识编号。
现在参见图3，表示根据本发明的第一实施例的一个反馈脉冲发生器40(表示在虚线矩形内)的方框图。反馈脉冲发生器40包含第一数字门电路41(表示在虚线矩形内)和第二数字门电路45(表示在虚线框内)，电路41包含一个与非门42和一个倒相器44，而第二数字门电路45包含第一延迟网络46，一个或非门48以及第二延迟网络50。到反馈脉冲发生器40的输入信号耦合到该与非门42的第一输入和第一延迟网络46的输入。来自与非门42的输出信号耦合到倒相器44的输入，倒相器44在它的输出产生倒相输入信号，该倒相输入信号作为来自反馈脉冲发生器40的输出信号。来自延迟网络46的输出信号(B)(该被延时的输入信号)耦合到或非门48的第一输入。或非门48的第二输入经过反馈路径49接收反馈脉冲发生器40的输出信号。或非门48产生输出信号(X)，输出信号(X)通过第二延迟网络50传送并且耦合到与非门42的第二输入。每一个第一和第二延迟网络46和50可以包含本领域已知的任何合适的网络，用于提供预定的延迟，例如作为串联连接的多个N倒相器(例如N=4)。
现在参见图4，表示到反馈脉冲发生器40的输入信号60，在第二延迟网络50的输出产生的一个延时的输入信号(Y)62和反馈脉冲发生器40的输出信号64的典型的电压波形时间关系。应该懂得，信号60，62和64的脉冲的上升和下降期间是不必标定的并且可以放大比例到更清楚地说明各种脉冲的定时。起始时，T=T0，输入信号60是二进制逻辑″0″，它加到与非门42的第一输入。这使得与非门42输出一个二进制逻辑″1″(不管加到它的第二输入的值)，该逻辑″1″在倒相器44中反向为二进制逻辑″0″并且提供作为反馈脉冲发生器40的输出信号64。二进制逻辑″0″输出信号64经过反馈路径49反馈到或非门48的第二输入。在这个时候，或非门48也接收来自其第一输入的第一延迟网络46的输出的延时的二进制逻辑″0″输入信号60。从这两个输入信号，或非门48产生一个二进制逻辑″1″作为X输出信号。这个二进制逻辑″1″输出信号通过第二延迟网络传送并且作为Y输入信号加到与非门42的第二输入。当在T=T1输入信号60上升到二进制逻辑″1″时，这时与非门42具有加到两个输入的二进制逻辑″1″，使得二进制逻辑″0″由此输出，然后在T=T2通过倒相器44反向为一个二进制逻辑″1″，作为反馈脉冲发生器40的输出信号64传输。因此，当加到与非门42的第一输入的输入信号60达到二进制逻辑″1″时，在T=TI加到与非门42的第二输入的Y信号62是二进制逻辑″1″，发出输出信号64中的脉冲并且在T=T2上升到二进制逻辑″1″，如图4所示的。
在反馈脉冲发生器40的输出产生的二进制逻辑″1″经过反馈路径49反馈到或非门48的第二输入，或非门48还有一个由第一延迟网络46加到其第二输入端的二进制″0″，在这时，或非门48产生一个二进制逻辑″0″，它被第二延迟网络50延迟了一个预定的时间期间，然后加到与非门42的第二输入。在T=T3，一旦与非门42的第二输入达到二进制逻辑″0″同时输入信号60仍然是二进制逻辑″1″，与非门42在它的输出产生一个二进制逻辑″1″，然后在T=T4通过倒相器44反向为二进制逻辑″0″并且被用作为作为反馈脉冲发生器40的输出信号64。在时间T=T5，脉冲发生器40恢复到它在T=T0时的逻辑状态，有选择地产生另外的输出脉冲。因此反馈脉冲发生器40使用输入信号60开始输出信号64中的一个脉冲，并且输出信号64用于复位或者终止该脉冲。使用反馈脉冲发生器40的输出信号64用于复位输出脉冲，适应反馈脉冲发生器40的任何负载。
现在参见图5，表示根据本发明的第二实施例的一个反馈脉冲发生器80(表示在虚线矩形内)的方框图。反馈脉冲发生器80本质上具有与图3的反馈脉冲发生器40同样的装置，除了一个开关电路82(表示在虚线矩形内)已经插入一个反馈路径89之外。更具体地说，反馈脉冲发生器80包括一个含有与非门42与一个倒相器44的第一数字式电路41(表示在虚线矩形内)，一个包含第一延迟网络46，一个或非门48和第二延迟网络50的第二数字门电路45(表示在虚线矩形内)，以及插入反馈路径89的该开关电路82。与非门42，倒相器44，第一延迟网络46，或非门48和第二延迟网络50以上面相应于图3的反馈脉冲发生器40同样的方式彼此耦合，在这里不再描述。关于反馈路径89，或非门48的第二输入经过开关电路82接收反馈脉冲发生器80的输出信号。或非门48产生输出信号(X)，它通过第二延迟网络50传送并且耦合到与非门42的第二输入。在反馈路径89中的开关电路82最好是一个N沟道场效应晶体管，其中它的栅电极84和漏极83两者连接到反馈脉冲发生器80的输出，而该晶体管的源电极85耦合到或非门48的第二输入。连接开关电路82的晶体管使得本质上作为一个二极管起作用。反馈脉冲发生器80以与上面对于图3的反馈脉冲发生器40描述的同样的方式操作，除了当反馈脉冲发生器80的输出是高(二进制逻辑″1″)时该晶体管仅仅接通(工作)之外。使用该晶体管作为反馈路径89中的开关电路82起着改善性能的作用，在此该脉冲信号的幅度是重要的。在反馈脉冲发生器80中产生的波形本质上与表示在图4中的波形是同样的波形60,62和64，因为反馈脉冲发生器40和80以同样的方式操作。
现在参见图6，表示根据本发明的第三实施例的一个反馈脉冲发生器90(表示在虚线矩形内)的方框图。反馈脉冲发生器90包含一个输入，一个输出，第一数字门电路92(表示在虚线矩形内)和第二数字门电路45(表示在虚线矩形内)，它对应于图3和5的第二数字门电路45。数字式电路92不同于图3和5的第一数字门电路41。更具体地说，第一数字式电路92包含直接地耦合到反馈脉冲发生器90的输出的一个或非门94，耦合在脉冲发生器90的输入和或非门94的第一输入之间的第一倒相器96，以及耦合在第二数字式电路的输出与到或非门94的第二输入之间的第二倒相器98。利用这个装置，反馈脉冲发生器90的操作是与对于图4的波形60,62和64以及图3的装置所描述的操作是同样的。应该懂得，任选的开关电路82(SW.CKT.)(表示在虚线矩形内)对应于在图5表示的开关电路82，可以插入在反馈路径49中。
最初，图4的输入信号60是一个二进制逻辑″0″，它经过第一倒相器96加到或非门94的第一输入。第一倒相器96使得二进制逻辑″1″被加到或非门94的第一输入，它又输出一个二进制逻辑″0″(不管加到它的第二输入的值)，提供作为反馈脉冲发生器90的图4的输出信号64。二进制逻辑″0″输出信号64经过反馈路径49反馈到或非门48的第二输入，它也从第一延迟网络46的输出接收延时的二进制逻辑″0″输入信号60。从这两个输入信号，或非门48产生一个二进制逻辑″1″作为X输出信号。这个二进制逻辑″1″通过第二延迟网络50传送，在第二倒相器98中反向为一个二进制逻辑″0″，并且作为Y输入信号加到或非门94的第二输入。当输入信号60上升到二进制逻辑″1″时，这时或非门94将二进制逻辑″0″加到两个输入，使得二进制逻辑″1″从那里输出，作为反馈脉冲发生器90的输出信号64传输。更具体地说，当输入信号60达到一个二进制逻辑″1″并且经过第一倒相器96作为二进制逻辑″0″加到或非门94的第一输入，同时加到或非门94的第二输入的Y信号62仍然是一个二进制逻辑″0″，发出输出信号64中的脉冲并且上升到二进制逻辑″1″，如图4中所示的。
在反馈脉冲发生器40的输出产生的二进制逻辑″1″经过反馈路径49反馈给或非门48的第二输入，它仍然通过第一延迟网络46将二进制逻辑″0″加到它的第一输入。在这时刻，或非门48产生一个二进制逻辑″0″，它在第二延迟网络50中被延迟一个预定的时间期间，在第二倒相器98中反向，然后加到或非门94的第二输入。一旦或非门94的第二输入达到二进制逻辑″1″，同时输入信号60仍然是二进制逻辑″0″时，或非门94输出一个二进制逻辑″0″，作为反馈脉冲发生器90的输出信号64应用。因此，反馈脉冲发生器90使用该输入信号开始输出信号64中的一个脉冲，而输出信号64用于复位或者终止该脉冲。使用反馈脉冲发生器90的该输出信号复位输出脉冲，适应反馈脉冲发生器90的任何负载。
应当理解和懂得，上面描述的本发明的特定实施例只是本发明的一般原理的说明。本领域的技术人员可以进行符合所提出的原理的各种的修改。例如，反馈脉冲发生器80的第一数字门电路41可以以图6的反馈脉冲发生器90的第一数字门电路替换。

Claims (14)

1．一种脉冲发生器，包括：
用于从外部信源接收输入信号的一个输入端和用于提供输出信号驱动外部设备的一个输出端；
第一数字门电路，耦合在该脉冲发生器的输入和输出之间，第一数字门电路响应来自该外部信源的从第一逻辑状态改变为第二逻辑状态和在它的第一输入接收的输入信号，用于在该脉冲发生器的输出端起始一个脉冲；以及
耦合在该脉冲发生器的输出和到第一数字门电路的第二输入之间的一个反馈路径中的第二数字门电路，第二数字门装置响应在该脉冲发生器的输出的该脉冲的起始而同时来自该外部信源的该输入信号是在第二逻辑状态，用于提供具有预定延迟单单一个中心的信号给第一数字门电路用于终止在该脉冲发生器的输出的该脉冲，以使该脉冲对于预定的时间期间是可用的，而本质上与在该脉冲发生器的输出的任何负载无关。
2．根据权利要求1的脉冲发生器，其中第一数字门电路包含一个与非门，它具有耦合到该脉冲发生器的输入的第一输入、耦合到第二数字门电路的输出的第二输入和一个输出的；以及
一个倒相器，耦合在该与非门的输出和该脉冲发生器的输出之间。
3．根据权利要求2的脉冲发生器，其中第二数字门电路包含一个或非门，它具有对于接收来自该外部信源的延时的输入信号的第一输入，耦合到该反馈路径用于接收来自该脉冲发生器的输出信号的第二输入和一个输出；以及
一个延迟电路，耦合在该或非门的输出和第一数字门电路的该与非门的第二输入之间、用于提供预定的延迟给来自该或非门的输出信号，使得该与非门终止该脉冲发生器的该输出信号中的该脉冲。
4．根据权利要求3的脉冲发生器，其中第二数字门电路还包含一个开关电路，耦合在该脉冲发生器的输出和该或非门的第二输入之间，仅仅在出现该脉冲发生器的输出信号中的脉冲时，自动地提供一个反馈信号给第二数字门电路。
5．根据权利要求4的脉冲发生器，其中该开关电路是一个晶体管，包含耦合到该脉冲发生器的输出的一个栅电极，和耦合在该脉冲发生器的输出与该或非门的第二输入之间的源极和漏极。
6．根据权利要求1的脉冲发生器还包含一个开关电路，耦合在该脉冲发生器的输出与第二数字门电路的第二输入之间，仅仅在出现该脉冲发生器的输出信号中的脉冲时，自动地提供一个反馈信号给第二数字门电路。
7．根据权利要求6的脉冲发生器，其中该开关电路是一个晶体管，包含耦合到该脉冲发生器的输出的一个栅电极，和耦合在该脉冲发生器的输出与第二数字门电路的第二输入之间的源极与漏极。
8．根据权利要求1的脉冲发生器，其中第一数字门电路包含第一倒相器，第二倒相器，和一个或非门，该或非门包含经过第一倒相器耦合到该脉冲发生器的输入的第一输入，经过第二第二倒相器耦合到第二数字门电路的输出的第二输入，和直接地耦合到该反馈脉冲发生器的输出的一个输出。
9．根据权利要求8的脉冲发生器，其中第二数字门电路包含一个或非门，该或非门具有用于接收来自该外部信源的延时的输入信号的第一输入，耦合到该反馈路径用于接收来自该脉冲发生器的输出信号的第二输入，和一个输出；以及
一个延迟电路，耦合在该或非门的输出和该第一数字门装置的与非门的第二输入之间，用于提供预定的延迟给来自该或非门的输出信号，使得该与非门终止该脉冲发生器的输出信号中的该脉冲。
10．根据权利要求9的脉冲发生器，其中第二数字门电路还包含一个开关电路，耦合在该脉冲发生器的输出和该或非门的第二输入之间，仅仅在出现该脉冲发生器的输出信号中的脉冲是时，自动地提供一个反馈信号给第二数字门电路。
11．根据权利要求10的脉冲发生器，其中该开关电路是一个晶体管，包含耦合到该脉冲发生器的输出的一个栅电极，和耦合在该脉冲发生器的输出与该或非门的第二输入之间的源极与漏极。
12．一个脉冲发生器，包含：
用于接收来自外部信源的输入信号的一个输入和用于提供输出信号驱动外部设备的一个输出；
第一数字门电路，耦合在该脉冲发生器的输入和输出之间，第一数字门电路响应来自该外部信源的输入信号从第一逻辑状态改变为第二逻辑状态并且在它的第一输入接收，用于开始在脉冲发生器的输出的脉冲；以及
第二数字门电路，耦合在该脉冲发生器的输出和到第一数字门电路的第二输入之间的一个反馈路径，第二数字门电路包含：
一个或非门，具有用于从该外部信源接收延时的输入信号的第一输入，耦合到该反馈路径用于从该脉冲发生器接收该输出信号的第二输入，和一个输出；以及
一个延迟电路，耦合在该或非门的输出和第一数字门电路的第二输入之间，用于提供一个预定的延迟给来自该或非门的输出信号，使得第一数字门电路终止该脉冲发生器的输出信号中的该脉冲，第二数字门电路响应在该脉冲发生器的输出的该脉冲的起始且同时来自该外部信源的该输入信号是在第二逻辑状态，用于提供具有一个预定延迟的控制信号给第一数字门电路以便终止在该脉冲发生器的输出的该脉冲，以使该脉冲在一个预定的时间期间是可用的，而与在该脉冲发生器的输出的任何负载无关。
13．根据权利要求12的脉冲发生器，其中第一数字门电路包含一个与非门，该与非门包含耦合到该脉冲发生器的输入的第一输入，耦合到该第二数式门电路的输出的第二输入和一个输出；以及
一个倒相器，耦合在该与非门的输出和该脉冲发生器的输出之间。
14．根据权利要求12的脉冲发生器，其中第一数字门电路包含第一倒相器，第二倒相器和一个或非门，该或非门包含经过第一倒相器耦合到该脉冲发生器的输入的第一输入，经过第二倒相器耦合到第二数字门电路的输出的第二输入，和直接地耦合到该反馈脉冲发生器的输出的一个输出。
CNB991036115A 1998-03-06 1999-03-05 反馈脉冲发生器 Expired - Fee Related CN1183673C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/036,486 1998-03-06
US09/036486 1998-03-06
US09/036,486 US5929684A (en) 1998-03-06 1998-03-06 Feedback pulse generators

Publications (2)

Publication Number Publication Date
CN1238598A true CN1238598A (zh) 1999-12-15
CN1183673C CN1183673C (zh) 2005-01-05

Family

ID=21888853

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991036115A Expired - Fee Related CN1183673C (zh) 1998-03-06 1999-03-05 反馈脉冲发生器

Country Status (6)

Country Link
US (1) US5929684A (zh)
EP (1) EP0940918A3 (zh)
JP (1) JP2000188528A (zh)
KR (1) KR19990077628A (zh)
CN (1) CN1183673C (zh)
TW (1) TW407399B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140313B (zh) * 2006-09-06 2010-09-01 国际商业机器公司 开关延迟历史效应的在线测量的集成电路器件及方法
CN101977037A (zh) * 2009-04-08 2011-02-16 台湾积体电路制造股份有限公司 脉冲时钟产生电路、集成电路与产生脉冲时钟信号的方法
CN102148614A (zh) * 2010-02-10 2011-08-10 上海宏力半导体制造有限公司 脉冲产生电路及方法、基准电压产生及其推动电路及方法
CN103780229A (zh) * 2012-10-17 2014-05-07 财团法人工业技术研究院 电容性负载驱动电路以及脉冲激发装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6233205B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Built-in self test method for measuring clock to out delays
US6466520B1 (en) 1996-09-17 2002-10-15 Xilinx, Inc. Built-in AC self test using pulse generators
JP3033523B2 (ja) * 1997-05-16 2000-04-17 日本電気株式会社 出力回路
US6452459B1 (en) 1999-07-22 2002-09-17 Xilinx, Inc. Circuit for measuring signal delays of synchronous memory elements
US6630838B1 (en) 2001-01-23 2003-10-07 Xilinx, Inc. Method for implementing dynamic burn-in testing using static test signals
US7065684B1 (en) 2002-04-18 2006-06-20 Xilinx, Inc. Circuits and methods for measuring signal propagation delays on integrated circuits
US6825695B1 (en) * 2003-06-05 2004-11-30 International Business Machines Corporation Unified local clock buffer structures
JP4173887B2 (ja) * 2003-08-13 2008-10-29 富士通株式会社 パルス生成回路
US7242233B2 (en) * 2003-10-23 2007-07-10 International Business Machines Corporation Simplified method for limiting clock pulse width
US8054119B2 (en) * 2005-04-19 2011-11-08 International Business Machines Corporation System and method for on/off-chip characterization of pulse-width limiter outputs
US7319355B2 (en) * 2006-01-03 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator
US7358785B2 (en) * 2006-04-06 2008-04-15 International Business Machines Corporation Apparatus and method for extracting a maximum pulse width of a pulse width limiter
US7423470B2 (en) * 2006-05-31 2008-09-09 Agilent Technologies, Inc. Pulse generator
US7719315B2 (en) * 2006-10-31 2010-05-18 International Business Machines Corporation Programmable local clock buffer
US8638153B2 (en) * 2012-03-29 2014-01-28 Qualcomm Incorporated Pulse clock generation logic with built-in level shifter and programmable rising edge and pulse width

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2902686A (en) * 1954-11-29 1959-09-01 Underwood Corp Signal apparatus
US3192408A (en) * 1962-11-27 1965-06-29 Honeywell Inc Pulse-generator providing output-pulse width determined by pair of preselected voltage levels of ramp function signal
US3601636A (en) * 1969-06-23 1971-08-24 Mohawk Data Sciences Corp Single-shot device
US3768026A (en) * 1972-03-09 1973-10-23 Bell Telephone Labor Inc Retriggerable one-shot multivibrator
JPS596616A (ja) * 1982-07-05 1984-01-13 Oki Electric Ind Co Ltd ワンシヨツトマルチバイブレ−タ回路
JPS62261215A (ja) * 1986-05-07 1987-11-13 Oki Electric Ind Co Ltd パルス発生回路
JPH01144719A (ja) * 1987-11-30 1989-06-07 Toshiba Corp リトリガブル・マルチバイブレータ
US4843255A (en) * 1988-02-10 1989-06-27 Tektronix, Inc. Self-latching monostable circuit
JPH0246015A (ja) * 1988-08-06 1990-02-15 Nec Corp 単安定マルチバイブレータ回路
US5059818A (en) * 1990-06-01 1991-10-22 Advanced Micro Devices, Inc. Self-regulating clock generator
JPH05218824A (ja) * 1992-02-04 1993-08-27 Fujitsu Ltd パルス幅補正回路
DE69317927T2 (de) * 1992-02-28 1998-11-19 Sony Corp Halbleiterspeicheranordnung mit einer Adressübergangsabfühlschaltung
US5298799A (en) * 1992-12-31 1994-03-29 International Business Machines Corporation Single-shot circuit with fast reset
US5422585A (en) * 1993-09-24 1995-06-06 Fan Chiangi; Yung F. Apparatus for generating an output signal of a desired pulse width
US5498989A (en) * 1994-04-19 1996-03-12 Xilinx, Inc. Integrated circuit one shot with extended length output pulse
US5493538A (en) * 1994-11-14 1996-02-20 Texas Instruments Incorporated Minimum pulse width address transition detection circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140313B (zh) * 2006-09-06 2010-09-01 国际商业机器公司 开关延迟历史效应的在线测量的集成电路器件及方法
CN101977037A (zh) * 2009-04-08 2011-02-16 台湾积体电路制造股份有限公司 脉冲时钟产生电路、集成电路与产生脉冲时钟信号的方法
CN101977037B (zh) * 2009-04-08 2012-11-21 台湾积体电路制造股份有限公司 脉冲时钟产生电路、集成电路与产生脉冲时钟信号的方法
CN102148614A (zh) * 2010-02-10 2011-08-10 上海宏力半导体制造有限公司 脉冲产生电路及方法、基准电压产生及其推动电路及方法
CN102148614B (zh) * 2010-02-10 2015-11-11 上海华虹宏力半导体制造有限公司 脉冲产生电路及方法、基准电压产生及其推动电路及方法
CN103780229A (zh) * 2012-10-17 2014-05-07 财团法人工业技术研究院 电容性负载驱动电路以及脉冲激发装置
CN103780229B (zh) * 2012-10-17 2016-03-09 财团法人工业技术研究院 电容性负载驱动电路以及脉冲激发装置

Also Published As

Publication number Publication date
EP0940918A2 (en) 1999-09-08
TW407399B (en) 2000-10-01
KR19990077628A (ko) 1999-10-25
JP2000188528A (ja) 2000-07-04
CN1183673C (zh) 2005-01-05
US5929684A (en) 1999-07-27
EP0940918A3 (en) 2003-07-30

Similar Documents

Publication Publication Date Title
CN1183673C (zh) 反馈脉冲发生器
US6323706B1 (en) Apparatus and method for edge based duty cycle conversion
US4002926A (en) High speed divide-by-N circuit
KR970704264A (ko) 집적된 테스트 및 컨트롤을 갖는 디지탈 펄스폭 변조기
CN1193426A (zh) 无错误时钟脉冲启动电路
US5880644A (en) N-bit pulse width modulated signal generator
DE60101169T2 (de) Logikschaltkreis mit Pipeline-Struktur
US20030058014A1 (en) Delay locked loop
US4423338A (en) Single shot multivibrator having reduced recovery time
CN112803728B (zh) 一种电力电子变压器中功率单元驱动的同步方法
US3945290A (en) Device for producing a vibrato effect for accoustic signals
US4941075A (en) Timing correction for square wave inverter power poles
KR0144051B1 (ko) 인버터에서의 데드 타임 발생회로
SU1019572A1 (ru) Устройство дл управлени тиристорным преобразователем
SU1309302A1 (ru) Управл емый формирователь импульсов
JPS63229917A (ja) 奇数分の１分周器
SU1129717A1 (ru) Одновибратор
SU1457160A1 (ru) Управл емый делитель частоты
RU2028727C1 (ru) Устройство для коррекции фазы
EP0520675A2 (en) Flushable delay line
SU1624665A1 (ru) Имитатор нестабилизации напр жени сети переменного тока
SU1614020A1 (ru) Устройство дл контрол импульсных последовательностей
SU1251309A1 (ru) Преобразователь пачки импульсов в пр моугольные импульсы
SU1083195A1 (ru) Устройство дл управлени подключением электропитани
SU1219972A1 (ru) Пороговое устройство

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee