SU1309302A1 - Управл емый формирователь импульсов - Google Patents

Abstract

Изобретение относитс  к области электронной вычислительной техники. Цель изобретени  - расширение функциональных возможностей устройства. Устройство содержит элемент ИЛИ-НЕ 1 и инвертор 2. Обеспечение электронного дискретного управлени  длительностью выходного сигнала достигаетс  введением инвертирующего блока 3, состо щего из п-инвертирующих каскадов 4, и образованием новых функциональных св зей . 4 ил.

Description

Изобретение относитс  к электронной вычислительной технике и может быть исноль- зовано в качестве устройства формировани  импульсов по фронтам входного сигнала с унравлением по длительности.

Целью изобретени   вл етс  рас1нирение функциональных возможностей устройства, а именно обеснечение электронного дискретного унравлени  длительностью выходного сигнала нутем введени  инвертирующего блока, состо нлего из п параллельно соединенных инвертирующих каскадов, один из входов которых подключен к унравл ющей клемме устройства, благодар  чему достигаетс  изменение числа одновременно включенных инвертирующих каскадов при подаче определенной комбинации сигналов на уп- равл юн1ие клеммы устройства, вследствие чего дискретно измен етс  задержка сигнала в И1 вертируюи1,ем блоке i;, следовательно , длительность выходного сигнала.

На фиг. 1 приведена функциональна  схема управл емого формировагел  имнуль- сов; на фиг. 2-4 - примеры реа.лиза- цни инвертирующего каскада, вынолненно- го на К-МДП-транзисторах.

Устройство содержит элемент ИЛИ - НЕ 1, инвертор 2, инвертирующий блок 3, состо щий из п инвертирующих каскадов 4. Вход 5 инвертирующего блока 3 соединен с входами б инвертируюнщх каскадов 4, с первым входом элемента ИЛИ - НЕ 1 и нодключен к входной 7 устройства. Выход 8 инвертирующего б.юка 3 соединен с выходами 9 инвертирующих каскадов 4 и с входом инвертора 2, выход которого нодключен к второму входу элемен та ИЛИ-НЕ 1, выход которого  вл етс  выходной тиной 10 устройства. Унравл ю- щие входы 11 инвертируюни1х каскадов 4 подключены к соответствующим ун()авл ю- щим клеммам 12 устройства, которые  вл ютс  выходами устройства 13 управлени .

Каждый инвертируюни-|й каскад 4 содержит первую пару 1и)с. 1едовагел1 но соедипен- niiix M/U -т 1анзисторов 14 Р-тииа и вторх-ю пару последовательно с()един ,л-:ных .ЧД П- трапзисторон 15 п-тина, причем перва  и втора  пары транзисторов включены между выходом 9 ппвертирующего каскада 4 и соответственно первой 16 и второй 17 ;jin- нами питани  устройства. Затвпр, д.вух трап- зисторов 14 и 15 разного гипа об ьедгше- ны и подключены к входу 6 и1П ертирую- щего каскада, а затворы друшх транзисторов соединены соответственно с 5ходок и выходом донолнительного инвертора 18, вход кото5)О1-о нодключен к управ.л юп1ему вхсду П ннвертируюи1его каскада 4.

В качестве liiiBCpTOpa 2 может быть ис- нользована группа нечетного числа iioc/ie- довательпо включеппых инверторов.

Устройство 13 управлепи  может быть вьпюлнено в виде деп1ифратора, регисфа

и произвольного преобразовател  кодов (фиг. 1). На выходах (клеммах 12) устройства 13 управлени  устанавливаетс  требуема  комбинаци  сигиалов, формируемых

в зависимости от кода, поданного на щины настройки 19-21. На фиг. 1 приведен пример конкретной реализации устройства 13 унравлени  дл  инвертирующих каскадов 4, ностроенных на основе устройства (фиг. 2), которое реализовано в виде комбинационной схемы на логических элементах И, И- НЕ и инверторах.

Управл емый формирователь импульсов функционирует следующим образом.

В исходном состо нии на входную щи- ну 7 устройства подаетс  нулевой сигнал , а на щины настройки 19-21 подан код, например, 1, О, 0. В результате на выходах (клеммах 12) устройства 13 управлени  формируетс  комбинаци  сигналов 1, О, О, О в соответствии с числом п параллельно соединенных инвертирующих каскадов 4 в инвертирующем блоке 3. Число единичных сигналов на управл ющих клеммах 12 устройства в зависимости от кода настройки может быть от одного до п. В соответствии с этим такое же число инвертирующих каскадов. 4 готово к переключению .

Единичный управл юп1ий сигнал подаетс  на унравл ющий вход 11 соответствующего инвертируюнхего каскада 4 и открывает пару МДП-транзисторов разного типа. Поскольку входной сигнал равен нулю, второй МДП-транзистор п-типа при этом заперт, а второй МДП-трапзистор р-тина того же инвертирующего каскада 4 открыт. Поэтому на выходе 9 хот  бы одного инвертирующего каскада 4 и, следовательно, на выходе 8 инвертирующе1 о блока 3 через одну пару МДП-транзисторов р-тина формируетс  сигнал логической «1, равный напр жению на 1ервой тине 16 питани  устройства .

На втором входе элемента ИЛИ-НЕ 1 при этом устанавли15аетс  нулевой сигпал, а на выходной HJHHC 10 устройства - единичный . Устройство отово к работе.

При поступлении на входную тину 7 устройстсва единичного сигнала элемент ИЛИ-НЕ 1 переключаетс , и на выходной тине 10 устройства формируетс  фронт спада формируемого имнульса. Одновременно начинает переключатьс  инвертируюп.1.ий каскад 4, на управл юнгем входе 11 которого был подан си1 пал логической «1 от соответствующей клеммы 12 управлени . МДП-транзистор 14 при этом закрываетс , а МДП-транзистор 15 того же инвертирую- uiero каскада 4 открываетс . На выходе 9

данного инвертирующего каскада 4 и, следовательно , на выходе 8 инвертирующего блока 3 формируетс  сигнал логического «О. На второй вход элемента ИЛИ -НЕ 1 в резуль

тате поступает сигнал логической «1, подтверждающий состо ние выходной шины 10 устройства.

После окончани  действи  единичного сигнала на входной шине 7 устройства нулевой сигнал на выходной шине 10 устройства сохран ет свое значение до тех пор, пока не произойдет переключение инверти- руюш,его каскада 4, на управл ющем входе 11 которого присутствовал сигнал логической «1, и инвертора 2.

Эта задержка переключени  совместно с величиной длительности входного сигнала на входной шине 7 определ ет величину, длительности формируемого импульса на выходной шине 10 устройства.

Величина задержки переключени  инвертирующего блока 3 зависит от числа одновременно переключающихс  инвертирующих каскадов 4, которое определ етс  числом единичных сигналов на управл ющих клеммах 12 устройства.

Таким образом, производитс  дискретное управление длительностью выходного импульса и временным положением выходного сигнала по отношению к входному.

Claims (1)

1. Формула изобретени 

   Управл емый форм ирователь импульсов, содержащий инвертор и элемент ИЛИ-НЕ,

   выход которого соединен с выходной шиной устройства, отличающийс  тем, что, с целью расширени  функциональных возможностей , в него введен инвертирующий блок,

   состо щий из п параллельно соединенных по входам и выходам инвертирующих каскадов , каждый из которых содержит первую пару последовательно соединенных .ИДП- транзисторов р-типа и вторую пару последовательно соединенных МДП-транзисторов

   п-типа, причем перва  и втора  пары МДП- транзисторов включены между выходом инвертирующего каскада и соответственно первой и второй щинами питани , затворы двух МДП-транзисторов разного типа объединены

   и подключены к входу инвертирующего каскада , который соединен с входом инвертирующего блока, первым входом элемента ИЛИ - НЕ и с входной шиной устройства , а затворы двух других МДП-транзисторов разного типа инвертирующего каскада

   соединены соответственно с входом и выходом дополнительного инвертора, вход которого подключен к управл ющему входу инвертирующего каскада, который соединен с соответствующей управл ющей клеммой устройства , выход инвертирующего блока, соединенный с выходами инвертирующих каскадов , подключен через инвертор к второму входу элемента ИЛИ-НЕ.

   16

   18 гЗ

   W

   L-|I,

   Фиг . 2.

   17

   ФигМ