CN112398443A - 运算放大器的降电容方案 - Google Patents

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Abstract

本发明公开了一种运算放大器，包括一第一差分输入对、一第一开关器及一第二开关器。该第一差分输入对包括一第一输入晶体管及一第二输入晶体管。该第一输入晶体管具有一栅极端，其耦接于该运算放大器的一输出端。该第二输入晶体管具有一栅极端。该第一开关器耦接于该第一输入晶体管的该栅极端及该第二输入晶体管的该栅极端之间。该第二开关器耦接于该运算放大器的一第一输入端及该第二输入晶体管的该栅极端之间。

Description

运算放大器的降电容方案
技术领域
本发明涉及一种运算放大器，尤其涉及一种可用于面板的源极驱动装置的运算放大器。
背景技术
运算放大器为模拟集成电路(Analog Integrated Circuit，Analog IC)中常用的基本电路组件，模拟集成电路可以是例如面板的源极驱动装置或数据驱动装置等。在高分辨率和低偏移(意即数据电压偏差小)的源极驱动集成电路的设计和应用下，现有的源极驱动电路中作为输出缓冲器使用的运算放大器(下文简称为源极放大器(SourceOperational Amplifier，S-OP))的单级设计的带宽及速度都已符合需求。然而，因输入对的寄生电容过大，造成源极放大器的输出速度产生瓶颈而无法提升，此瓶颈主要来自于数字模拟转换器(Digital-to-Analog Converter，DAC)输出端至源极放大器输入端产生的电阻电容延迟(RC delay)。
请参考图1，图1为一源极驱动电路10的示意图。图1示出了伽玛电压(Gammavoltage)产生电路的输出缓冲器至源极放大器(S-OP)之间的电路。伽玛电压产生电路的输出缓冲器通常可由运算放大器来实现，因此又称为输入伽玛运算放大器(Input GammaOperational Amplifier，IGOP)。由输入伽玛运算放大器所产生的七个掐点电压(tapvoltage)Gamma1～Gamma7并通过伽玛电阻的分压而产生多个伽玛电压输出至电阻阶梯式数字模拟转换器(Resistor-ladder DAC，RDAC)。根据输入图像数据(例如8位或10位的数据码)，电阻阶梯式数字模拟转换器可从多个伽玛电压中选择与输入图像数据相应的伽玛电压传送至源极放大器的输入端。电阻阶梯式数字模拟转换器包括多个开关器，分别由对应于输入图像数据的控制信号所控制。当电阻阶梯式数字模拟转换器进行电压选择时，其中的部分开关器开启，一连串导通路径所形成的阻抗(即Ron)加上源极放大器的差分输入对的寄生电容和路径上的寄生电容产生电阻电容充放电的时间延迟，此电阻电容时间延迟将严重限制住整个源极驱动集成电路系统在高分辨率之下的信号传递。
为了缩小从电阻阶梯式数字模拟转换器至源极放大器输入对之间的电路产生的时间延迟，较简单的解决方法是降低电阻阶梯式数字模拟转换器的开关器开启的阻抗或减少电阻串中的电阻数目。然而，当电阻阶梯式数字模拟转换器或电阻串简化到极致时，则会随着更高分辨率的应用而产生更大的时间延迟。
请参考图2，图2示出了现有源极放大器的一输入级电路200中的多个差分输入对，多个差分输入对可通过内插来产生更细致的输入数据电压电平，以提升源极放大器所输出的数据电压分辨率。举例来说，若欲提供8位的分辨率，可使用6位的数字模拟转换器搭配2位的源极放大器。在例如一差动差分放大器(Differential Difference Amplifier，DDA)的范例结构中具有多个差分输入对，每一差分输入对由多颗金氧半场效晶体管(MetalOxide Semiconductor Field-Effect Transistor，MOSFET)组成并耦接于多个电流源(接收偏置电压VB)，其中，不同差分输入对可接收略为不同的输入数据电压(例如输入数据电压Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、Vin3-…等，如图2所示)以进行内插。当系统具有更高色彩分辨率的需求，例如8位到10位或甚至12位时，更低的数据电压偏差也是必需的。然而，源极放大器的差分输入对的面积急速上升，例如在差动差分放大器架构之下，当分辨率提高2位时，差分输入对的电路面积会以4倍的幅度增长(其寄生电容也等比例增长)，导致电阻阶梯式数字模拟转换器的输出端的寄生电容倍率性成长，致使源极放大器的输入信号延迟的情况加剧。
发明内容
因此，本发明的主要目的即在于提供一种用于源极驱动装置的运算放大器的降电容方案，以解决上述问题。
本发明的一实施例公开了一种运算放大器，其包括一第一差分输入对、一第一开关器及一第二开关器。该第一差分输入对包括一第一输入晶体管及一第二输入晶体管。该第一输入晶体管具有一栅极端，其耦接于该运算放大器的一输出端。该第二输入晶体管具有一栅极端。该第一开关器耦接于该第一输入晶体管的该栅极端及该第二输入晶体管的该栅极端之间。该第二开关器耦接于该运算放大器的一第一输入端及该第二输入晶体管的该栅极端之间。
附图说明
图1为一源极驱动电路的示意图。
图2示出了现有源极放大器的一输入级电路中的多个差分输入对。
图3为本发明实施例一运算放大器的输入级电路的示意图。
图4示出了具有多个正输入端及多个负输入端的一源极放大器的范例。
图5为正常驱动模式和升速驱动模式之下的电压切换的示意图。
图6～9为本发明实施例一源极放大器的一输入级电路的示意图。
图10A及10B为本发明实施例一源极放大器的输入级电路的示意图。
图11为本发明实施例一源极驱动电路的示意图。
图12示出了图11中的降电容电路的范例示意图。
图13A及13B示出了显示线期间内降电容电路的详细运作方式。
图14示出了降电容电路的一种实际电路图。
图15为降电容电路的相关控制信号的波形图。
其中，附图标记说明如下：
10、110 源极驱动电路
S-OP、40 源极放大器
IGOP 输入伽玛运算放大器
Gamma1～Gamma7 掐点电压
RDAC 电阻阶梯式数字模拟转换器
Ron 阻抗
200、300、600、800、900、100 输入级电路
VB、VB1～VB3 偏置电压
Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、 输入数据电压
Vin3-、Vink+、Vink-、Vin(k+1)+、
Vin(k-1)-、Vinx+、Vinx-、VinN+、
VinN-
DP1～DP3 差分输入对
MP1～MP3、MN1～MN3 输入晶体管
MB1～MB3、CS11、CS12、CS21、 晶体管
CS22、CS31、CS32
SW2A、SW2B、SW3A、SW3B、 开关器
SWB11、SWB12、SWB21、SWB22、
SWB31、SWB32
I 偏置电流值
C+ 正输入端电容
C- 负输入端电容
S1、S2、RF_CK、RF_CK’、R_N、 控制信号
R_P、F_N、F_P
1102 降电容电路
P_1～P_N 正输入端
N_1～N_N 负输入端
ΔV 电压差
CD1、CD2 钳位装置
具体实施方式
请参考图3，图3为本发明实施例一运算放大器的一输入级电路300的示意图。输入级电路300可包括多组差分输入对，图3示出了其中的三组差分输入对DP1～DP3。差分输入对DP1是由输入晶体管MP1及MN1组成，其可通过接收一电流源(由一晶体管MB1所构成)的电流供应来进行运作。差分输入对DP2是由输入晶体管MP2及MN2组成，其可通过接收一电流源(由一晶体管MB2所构成)的电流供应来进行运作。差分输入对DP3是由输入晶体管MP3及MN3组成，其可通过接收一电流源(由一晶体管MB3所构成)的电流供应来进行运作。通过一偏置电压VB的接收，晶体管MB1～MB3可用来供应偏置电流(bias current)(或称为尾电流(tailcurrent))。在此例中，每一差分输入对DP1～DP3均接收相同的偏置电流值I。与输入级电路200类似，输入级电路300的差分输入对也分别用来接收略为不同的输入数据电压Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、Vin3-…等以进行内插，用来输出具有更高分辨率的所需电压电平。
如图3所示，输入级电路300还包括：耦接于输入晶体管MP2的栅极端及运算放大器的正输入端(其用来接收输入数据电压Vin2+)之间的一开关器SW2A，耦接于输入晶体管MP2的栅极端及输入晶体管MN2的栅极端之间的一开关器SW2B，耦接于输入晶体管MP3的栅极端及运算放大器的另一正输入端(其用来接收输入数据电压Vin3+)之间的一开关器SW3A，以及耦接于输入晶体管MP3的栅极端及输入晶体管MN3的栅极端之间的一开关器SW3B。
若运算放大器作为源极驱动装置的输出缓冲器时(下文简称为源极放大器(Source Operational Amplifier，S-OP))，运算放大器耦接至伽玛电压(Gamma voltage)产生电路中的电阻阶梯式数字模拟转换器(Resistor-ladder DAC，RDAC)。更明确来说，源极放大器的正输入端耦接至电阻阶梯式数字模拟转换器，而源极放大器的负输入端则耦接至源极放大器的输出端以形成缓冲器结构。图4示出了具有多个正输入端及多个负输入端的一源极放大器40的范例，其中，至少一正输入端被设定为耦接至电阻阶梯式数字模拟转换器的输出端，而所有负输入端都耦接至源极放大器40本身的输出端。
请回头参考图3，输入级电路300中的差分输入对DP2及DP3可通过开关器的控制而操作在两种不同的驱动模式。对于差分输入对DP2来说，在一正常驱动模式(第一驱动模式)之下，开关器SW2A开启而开关器SW2B关闭，使得输入晶体管MP2的栅极端耦接至源极放大器的输入端，以进一步耦接至电阻阶梯式数字模拟转换器；在一升速驱动模式(第二驱动模式)之下，开关器SW2A关闭而开关器SW2B开启，使得输入晶体管MP2的栅极端耦接至输入晶体管MN2的栅极端。此外，关于开关器SW3A及SW3B的运作方式类似于开关器SW2A及SW2B，可用以实现差分输入对DP3的不同驱动模式，其相关操作不再赘述。
因此，在升速驱动模式之下，部分差分输入对(即DP2及DP3)中的正端输入晶体管的栅极端耦接至相应负端输入晶体管的栅极端，而这些差分输入对中的正端输入晶体管的栅极端与源极放大器的输入端之间的连结则断开。在这样的布置之下，源极放大器中仅少数差分输入对被启用，而源极放大器中的差分输入对的寄生电容可由源极放大器快速充放电。如此一来，电阻阶梯式数字模拟转换器的输出端的寄生电容可大幅降低，以减轻电阻电容延迟(RC delay)的现象。在图3及其后续实施例的图示当中，省略未画出差分输入对的负输入端与源极放大器的输出端之间的连线，但本领域技术人员应了解，差分输入对的负输入端可共同耦接至输出端以形成缓冲器结构，如图4所示的电路。
在一显示线期间(display line period)(或称为显示输出期间)内，一行新显示数据被载入源极驱动装置的运算放大器，使得大量的源极放大器同时切换为从电阻阶梯式数字模拟转换器接收对应于新显示数据的所选数据电压。电阻阶梯式数字模拟转换器所选择的数据电压因像素数据的变换而改变，因此源极放大器的输入数据电压经过显示线期间的一段上升时间或下降时间之后到达稳态。其中，上升时间代表源极放大器的输入数据电压从目前的电平上升至较高电平的期间；下降时间代表源极放大器的输入数据电压从目前的电平下降至较低电平的期间。在此例中，开关器SW2A、SW2B、SW3A及SW3B可在一显示线期间当中的源极放大器输入数据电压的上升时间或下降时间内操作在升速驱动模式。在源极放大器输入数据电压的上升时间及/或下降时间内，应控制较多组差分输入对的正栅极端耦接至相应的负栅极端。详细来说，输入级电路可布置仅一组或少数差分输入对的正栅极端用来接收由电阻阶梯式数字模拟转换器输出的数据电压，同时多数差分输入对的正栅极端和负栅极端连接至源极放大器的输出端(即反馈端)。在图3的实施例中，在升速驱动模式之下，开关器SW2A及SW3A关闭而开关器SW2B及SW3B开启，因此，正端输入晶体管MP2及MP3的栅极端分别耦接至其对应负端输入晶体管MN2及MN3的栅极端。断开的开关器SW2A及SW3A可降低电阻阶梯式数字模拟转换器输出端的寄生电容，从而降低信号传递的时间延迟。
另一方面，在正常驱动模式之下，所有差分输入对DP1～DP3中的正端输入晶体管的栅极端都耦接至源极放大器的输入端，以进一步耦接至电阻阶梯式数字模拟转换器的相应输出端。举例来说，当源极放大器的输入数据电压接近稳定(即接近其目标电压值)之后，可开启开关器SW2A及SW3A同时关闭开关器SW2B及SW3B，以进行正常驱动并控制源极放大器的输出端到达正确的电压值。
请继续参考图4搭配图3所示，除了用来接收输入数据电压Vin1+的第一组差分输入对(如DP1)以外，其它差分输入对(如DP2、DP3…等)都通过开关器的控制，以在不同驱动模式之下选择耦接至相应的输入端或相应的负栅极端。在正常驱动模式之下，所有耦接于正端输入晶体管的栅极端与源极放大器40的输入端之间的开关器都开启，而所有耦接于正端输入晶体管的栅极端与负端输入晶体管的栅极端之间的开关器都关闭，因此正输入端看到的整体电容(即C+)等于C1+C2+C3+…，其中，C1、C2、C3…分别代表各正端输入晶体管的寄生电容。同时，负输入端看到的整体电容(即C-)等于C1’+C2’+C3’+…，其中，C1’、C2’、C3’…分别代表各负端输入晶体管的寄生电容。
在升速驱动模式之下，所有耦接于正端输入晶体管的栅极端与负端输入晶体管的栅极端之间的开关器都开启，而所有耦接于正端输入晶体管的栅极端与源极放大器40的输入端之间的开关器都关闭，因此正输入端看到的整体电容仅包括C1，而负输入端看到的整体电容提升至C1’+C2’+C3’+…+C2+C3+…。由于负输入端共同耦接至源极放大器40的输出端，因此可利用源极放大器40本身强而有力的驱动能力对这些差分输入对的寄生电容进行充放电。如此一来，位于电阻阶梯式数字模拟转换器输出端(其仅耦接于源极放大器40的一个或少数正输入端)的寄生电容可大幅度下降。如图5所示，在升速驱动模式中，当电阻阶梯式数字模拟转换器输出端(或源极放大器40输入端)的电容性负载降低的情况下，输入数据电压的上升时间及下降时间也随之而缩短，代表电阻电容延迟减少。
值得注意的是，本发明不限于设定哪一组差分输入对在升速驱动模式下耦接至输入端。在一实施例中，输入级电路中的每一开关器都可弹性且独立地进行控制，因此，可将任意数量的正端输入晶体管耦接至输入端。在一实施例中，在每一差分输入对中(连同第一组差分输入对)，都可在正端输入晶体管的栅极端及负端输入晶体管的栅极端之间设置一开关器，同时在正端输入晶体管的栅极端及输入端之间设置一开关器，使得不同差分输入对可在不同时间耦接至输入端。举例来说，在每一显示线期间当中，可选择其中一组差分输入对耦接至输入端而其它差分输入对以升速驱动模式的方式耦接，以降低输入端的电容性负载。在每N段显示线期间(意即N条连续的显示线进行显示或N组连续的数据电压从源极放大器输出)之后或每显示N个连续图像帧(image frame)之后，可改为选择另一组差分输入对耦接至输入端。此实施方式的目的在于减轻或消除差分输入对之间的工艺不匹配造成的偏移。再者，也可在一显示线期间内设定由不同差分输入对交替耦接至输入端。
通过切换差分输入对耦接方式来实现的降电容方案也可应用于具有不同电路结构的输入级电路。请参考图6，图6为本发明实施例一源极放大器的一输入级电路600的示意图。如图6所示，输入级电路600包括多组(x组)差分输入对，其中部分(k组)差分输入对设置有开关器而其它(x-k组)差分输入对未设置开关器(其中k小于x)。因此，在输入数据电压改变的显示线期间，可设定此(x-k)组差分输入对操作在升速驱动模式，即，将此(x-k)组差分输入对的正端输入晶体管的栅极端耦接至相应负端输入晶体管的栅极端。当输入数据电压稳定后，可设定此(x-k)组差分输入对操作在正常驱动模式，即，将此(x-k)组差分输入对的正端输入晶体管的栅极端耦接至相应的输入端。
由于负端输入晶体管还耦接至源极放大器的输出端，可通过源极放大器本身的驱动能力对这些差分输入对的寄生电容充放电。如此一来，在显示线期间内，可降低耦接至电阻阶梯式数字模拟转换器输出端的正端输入晶体管数量，使得电阻阶梯式数字模拟转换器输出端的寄生电容大幅降低，从而提高电阻阶梯式数字模拟转换器输出端的寄生电容的充放电速度，并降低电阻电容延迟。
请参考图7，图7为本发明实施例一源极放大器的一输入级电路700的示意图。图7示出了一差分输入对包括多组输入晶体管对分别耦接至相同正输入端的情况(都用来接收输入数据电压Vin1+)，其负栅极端则耦接至源极放大器的输出端。在这些差分输入对当中，n组输入晶体管对(M＝n)设置有开关器而k组输入晶体管对(M＝k)未设置开关器。因此，在输入数据电压改变的显示线期间内，可设定此n组输入晶体管对操作在升速驱动模式，其中，正端输入晶体管的栅极端耦接至相应负端输入晶体管的栅极端。当输入数据电压稳定后，可设定此n组输入晶体管对操作在正常驱动模式，其中，正端输入晶体管的栅极端耦接至相应的输入端。在此例中，供应差分输入对的电流值是以相同于输入晶体管对数量的比例分配至各输入晶体管对(即kI和nI)。
由于负端输入晶体管还耦接至源极放大器的输出端，可通过源极放大器本身的驱动能力对这些输入晶体管对的寄生电容充放电。如此一来，在显示线期间内，仅存在部分输入晶体管对耦接至电阻阶梯式数字模拟转换器的输出端，使得电阻阶梯式数字模拟转换器输出端的寄生电容大幅降低，从而提高电阻阶梯式数字模拟转换器输出端的寄生电容的充放电速度，并降低电阻电容延迟。
在上述实施例中，每一差分输入对或每一输入晶体管对都用来接收相同的偏置电流值。本领域技术人员应了解，偏置电流或尾电流可任意设定。举例来说，请参考图8，图8为本发明实施例一源极放大器的一输入级电路800的示意图。如图8所示，输入级电路800的电路结构类似于输入级电路300的电路结构，故功能相似的信号或组件都以相同符号表示。输入级电路800与输入级电路300之间的差异在于，在输入级电路800中，每一差分输入对DP1～DP3分别接收不同大小的偏置电流(即kI、nI及xI)。不同电流大小可借由在差分输入对DP1～DP3的电流源中设置不同数量的晶体管来实现(即M＝k、M＝n及M＝x)，不同电流值可作为用来进行内插以提高输出数据电压分辨率的权重参数。在此例中，通过开关器SW2A、SW2B、SW3A及SW3B的控制，差分输入对DP2及DP3可操作在正常驱动模式或升速驱动模式，其详细操作方式可参见上述段落的说明，在此不赘述。
请参考图9，图9为本发明实施例一源极放大器的一输入级电路900的示意图。如图9所示，输入级电路900包括多组(x组)差分输入对，而每一差分输入对都具有y组输入晶体管对(即M＝y)。在此x组差分输入对当中，k组差分输入对未设置开关器(其中k小于x)，其它的(x-k)组差分输入对当中，z组输入晶体管对(M＝z)设置有开关器而其它(y-z)组输入晶体管对(M＝y-z)未设置开关器(其中z小于y)。因此，在输入数据电压改变的显示线期间，可设定此z组输入晶体管对操作在升速驱动模式，其中，正端输入晶体管的栅极端耦接至相应负端输入晶体管的栅极端。当输入数据电压稳定后，可设定此z组输入晶体管对操作在正常驱动模式，其中，正端输入晶体管的栅极端耦接至相应的输入端。
由于负端输入晶体管还耦接至源极放大器的输出端，可通过源极放大器本身的驱动能力对这些差分输入对的寄生电容充放电。如此一来，在显示线期间内，仅存在部分输入晶体管对耦接至电阻阶梯式数字模拟转换器的输出端，使得电阻阶梯式数字模拟转换器输出端的寄生电容大幅降低，从而提高电阻阶梯式数字模拟转换器输出端的寄生电容的充放电速度，并降低电阻电容延迟。
在图9的实施例中，每一电流源接收相同的偏置电压VB，以在每一差分输入对上产生相同的偏置电流值I。对于该(x-k)组差分输入对而言，由于部分输入晶体管对为具有开关器的设置方式而部分输入晶体管对未设置开关器，因此，供应给差分输入对的偏置电流值I也可通过相同比例分配(即(y-z)/y*I及z/y*I)，以和输入晶体管对的数量对应。
值得注意的是，本发明的目的在于提供一种用于运算放大器的降电容方案。本领域技术人员当可据此进行修饰或变化，而不限于此。举例来说，在上述实施例中，运算放大器可作为一源极放大器，用来接收来自于电阻阶梯式数字模拟转换器的数据电压。然而，本发明的差分输入对不限于源极放大器中的差分输入对，且运算放大器的前级也不限于伽玛电压产生电路。实际上，本发明的运算放大器可广泛应用于任何需要降低差分输入对的寄生电容的情况，从而避免因被动组件、主动组件及信号导线加上差分输入对的寄生电容负载而产生过大的电阻电容延迟，或因前级电路的驱动能力不足所导致的压摆率(slewrate)过慢的问题。只要将一或多组差分输入对或输入晶体管对切换为正栅极端耦接至相应的负栅极端，并将正端输入晶体管与输入端隔离以降低前级输出端的寄生电容，其相关的实施方式、操作方式及应用都属于本发明的范畴。
另外需注意的是，当正端输入晶体管的栅极端与输入端的连结断开时，应将其耦接至相应负端输入晶体管的栅极端。更明确来说，本发明实施例的目的在于降低运算放大器输入端及前级电路输出端的寄生电容，将正端输入晶体管的栅极端从输入端断开即可达到此目的。在此情况下，该栅极端可能为浮空状态而未连接至任何节点，导致该栅极端的电压无法预测。若正端输入晶体管的栅极端电压与运算放大器的目标输出数据电压电平差距较大的情况下，当差分输入对回复到正常驱动模式且栅极端重新连接至输入端时，可能发生电荷共享(charge sharing)的情况，造成运算放大器的输入端及输出端出现不正常的压降或突波。因此，优选地，在升速驱动模式下应将正端输入晶体管的栅极端耦接至相应负端输入晶体管的栅极端，使得运算放大器的强大驱动能力能够用来将输入栅极端的电压拉到目标电压电平。
此外还需注意，控制差分输入对的正栅极端与负栅极端短路的实施方式会降低源极放大器的充放电能力。举例来说，在输入级电路具有三组差分输入对的实施例中，每一组差分输入对均接收相同的偏置电流大小，若其中一组差分输入对依正常方式耦接至输入端而另外两组差分输入对在升速驱动模式之下被设定为正端输入晶体管及负端输入晶体管的栅极端彼此相接。在此情况下，源极放大器的充放电能力会下降至原来的三分之一。
在一实施例中，可设定或调整差分输入对的偏置电流以解决此问题。请参考图10A及10B，其为本发明实施例一源极放大器的一输入级电路100的示意图。输入级电路100可包括多组差分输入对，图10A及10B示出了其中的三组差分输入对DP1～DP3。差分输入对DP1是由输入晶体管MP1及MN1组成，其在未设置开关器之下进行操作，其中，输入晶体管MP1的栅极端耦接至源极放大器的输入端而输入晶体管MN1的栅极端耦接至源极放大器的输出端(省略以简化图示)。差分输入对DP2是由输入晶体管MP2及MN2组成，差分输入对DP3是由输入晶体管MP3及MN3组成，差分输入对DP2及DP3都在设置有开关器的情况下进行操作，类似于图3中的开关器实施方式(省略以简化图示)。
此外，差分输入对DP1可从一电流源接收电流供应，此电流源是由分别耦接于开关器SWB11及SWB12的晶体管CS11及CS12来实现，开关器SWB11及SWB12则分别由控制信号S1及S2控制。晶体管CS11及CS12分别接收偏置电压VB1及VB2，用以提供不同电流大小。差分输入对DP2可从一电流源接收电流供应，此电流源是由分别耦接于开关器SWB21及SWB22的晶体管CS21及CS22来实现，开关器SWB21及SWB22则分别由控制信号S1及S2控制。晶体管CS21及CS22分别接收偏置电压VB1及VB3，用以提供不同电流大小。差分输入对DP3可从一电流源接收电流供应，此电流源是由分别耦接于开关器SWB31及SWB32的晶体管CS31及CS32来实现，开关器SWB31及SWB32则分别由控制信号S1及S2控制。晶体管CS31及CS32分别接收偏置电压VB1及VB3，用以提供不同电流大小。
图10A示出了正常驱动模式，其中，每一差分输入对DP1～DP3的正端输入晶体管的栅极端都耦接至相应的输入端。在正常驱动模式之下，受控于控制信号S1的开关器SWB11、SWB21及SWB31开启，使得电流源供应相同的偏置电流值I至差分输入对DP1～DP3。
图10B示出了升速驱动模式，其中，差分输入对DP2～DP3中的正端输入晶体管的栅极端耦接至相应负端输入晶体管的栅极端。因此，只有差分输入对DP1中的正端输入晶体管的栅极端耦接至源极放大器的输入端，以降低输入端的寄生电容。在升速驱动模式之下，受控于控制信号S2的开关器SWB12、SWB22及SWB32开启，使得电流源供应不同的偏置电流值至差分输入对DP1～DP3。在此例中，用于差分输入对DP1的偏置电流值为I*(X+N)/X，而用于差分输入对DP2及DP3的偏置电流值为I/X，其中，X及N为正整数。
因此，在升速驱动模式之下，差分输入对DP2～DP3中两输入晶体管的栅极端彼此相接，使得差分输入对DP2～DP3的偏置电流或尾电流无法提供源极放大器所需的充放电能力，这是因为正端输入晶体管及负端输入晶体管的栅极端锁定在相同电压电平。换句话说，只有一组差分输入对DP1可提供源极放大器充放电能力。在此情况下，可在升速驱动模式下提升差分输入对DP1所接收的偏置电流大小，从而提供足够的充放电能力。对应地，差分输入对DP2及DP3所接收的偏置电流可降低为小于正常驱动模式下的数值。
值得注意的是，根据参数N及X来决定电流值的方式仅为一种范例。实际上，电流值可依任何可行的方式进行设定或调整，只要差分输入对DP1在升速驱动模式下接收的偏置电流值大于正常驱动模式下接收的偏置电流值，即可在升速驱动操作中维持较高的充放电能力等级。在图10A及10B的实施例中，也可通过施加不同偏置电压给电流源来实现不同的电流值。在另一实施例中，不同电流值也可借由在各电流源中使用不同数量的晶体管或改变晶体管大小来实现。
在另一实施例中，也可在负栅极端与正栅极端互相耦接的情况下，在正端输入晶体管的栅极端及负端输入晶体管的栅极端之间施加一电压差，以解决正负栅极端相接所造成的充放电能力下降的问题。
请参考图11，图11为本发明实施例一源极驱动电路110的示意图。如图11所示，源极驱动电路110类似于图1中的源极驱动电路10，故功能相似的信号或组件都以相同符号表示。源极驱动电路110与源极驱动电路10之间的差异在于，源极驱动电路110还包括一降电容电路1102，其耦接于电阻阶梯式数字模拟转换器及源极放大器之间。
图12示出了降电容电路1102的范例示意图，其中，一源极放大器也示于图12以方便说明。如图12所示，源极放大器包括N个正输入端P_1～P_N、N个负输入端N_1～N_N、以及一输出端。正输入端P_1～P_N通过降电容电路1102耦接至电阻阶梯式数字模拟转换器，而负输入端N_1～N_N通过降电容电路1102耦接至源极放大器的输出端。降电容电路1102包括多个开关器及钳位装置，其中，开关器用来控制源极放大器的正输入端P_1～P_N耦接至电阻阶梯式数字模拟转换器或耦接至源极放大器中相应的负输入端N_1～N_N，而钳位装置的作用为，在正输入端P_1～P_N及其相应的负输入端N_1～N_N之间产生电压差ΔV。
值得注意的是，降电容电路1102中开关器的运作方式类似于前述实施例中源极放大器的输入级电路的开关器。为方便说明，图12将开关器包括在降电容电路1102中，而降电容电路1102作为独立于源极放大器的模块，在此情形下，源极放大器仅包括多个差分输入对，因此图12所示的正输入端P_1～P_N及负输入端N_1～N_N分别代表各差分输入对中的正端输入晶体管的栅极端及负端输入晶体管的栅极端。在另一实施例中，降电容电路1102也可整合在源极放大器或输入级电路中，考虑降电容电路1102整合在源极放大器的情况下，降电容电路1102中耦接至电阻阶梯式数字模拟转换器的节点可视为源极放大器的输入端。
图12示出了源极放大器具有N组差分输入对，其中仅一组差分输入对未设置开关器而其它差分输入对都设置有开关器(即耦接至降电容电路1102中的开关器)。详细来说，对于第1组差分输入对而言，正输入端P_1耦接至电阻阶梯式数字模拟转换器以接收输入数据电压Vin1+，负输入端N_1耦接至源极放大器的输出端。对于其它差分输入对而言，负输入端N_2～N_N共同耦接至源极放大器的输出端，而正输入端P_2～P_N可选择耦接至电阻阶梯式数字模拟转换器(用来接收输入数据电压Vin2+、Vin3+、…VinN+)或耦接至相应的负输入端N_2～N_N。
更明确来说，在降电容电路1102的开关器设置之下，每一正输入端P_2～P_N都可通过一开关器耦接至电阻阶梯式数字模拟转换器。负输入端N_2～N_N则彼此相接，再通过一开关器共同耦接至源极放大器的输出端。除此之外，正输入端P_2～P_(N-1)可分别通过一开关器耦接至正输入端P_N，正输入端P_N还通过一开关器耦接至源极放大器的输出端，并通过两条路径耦接至负输入端N_2～N_N的共同节点，此两条路径各自包括一开关器及一钳位装置CD1或CD2。在其中一条路径上，钳位装置CD1可形成一电压差ΔV使得正输入端P_2～P_N的电压大于负输入端N_2～N_N的电压；在另一条路径上，钳位装置CD2可形成一电压差ΔV使得负输入端N_2～N_N的电压大于正输入端P_2～P_N的电压，如图12所示。
因此，在显示线期间内，可设定降电容电路1102操作在升速驱动模式，即，耦接于正输入端P_2～P_N及负输入端N_2～N_N之间的开关器开启，而耦接于正输入端P_2～P_N及电阻阶梯式数字模拟转换器之间的开关器关闭。在此情况下，仅正输入端P_1贡献寄生电容到电阻阶梯式数字模拟转换器的输出端，使得电阻阶梯式数字模拟转换器具有较低的电容性负载。在其它期间，降电容电路1102则操作在正常驱动模式，即，耦接于正输入端P_2～P_N及电阻阶梯式数字模拟转换器之间的开关器开启，而耦接于正输入端P_2～P_N及负输入端N_2～N_N之间的开关器关闭。
图13A及13B示出了显示线期间内降电容电路1102的详细运作方式。详细来说，图13A示出了显示线期间内的输入数据电压的上升时间；图13B示出了显示线期间内的输入数据电压的下降时间。降电容电路1102可接收控制信号，其可在每一段上升时间及下降时间内控制相应的开关器开启或关闭。
如图13A所示，在输入数据电压的上升时间，耦接于钳位装置CD1的开关器以及耦接于正输入端P_2～P_N及输出端之间的开关器开启。在此情况下，通过开启的开关器，一电流可从源极放大器的输出端通过正输入端P_2～P_N而流至负输入端N_2～N_N。在刻意施加正电压差于正输入端P_2～P_N及负输入端N_2～N_N之间的情况下(即正输入端P_2～P_N的电压大于负输入端N_2～N_N的电压)，源极放大器可具有较高的驱动能力，以在上升时间对输出端进行充电。
如图13B所示，在输入数据电压的下降时间，耦接于钳位装置CD2的开关器以及耦接于负输入端N_2～N_N及输出端之间的开关器开启。在此情况下，通过开启的开关器，一电流可从源极放大器的输出端通过负输入端N_2～N_N而流至正输入端P_2～P_N。在刻意施加负电压差于正输入端P_2～P_N及负输入端N_2～N_N之间的情况下(即正输入端P_2～P_N的电压小于负输入端N_2～N_N的电压)，源极放大器可具有较高的驱动能力，以在下降时间对输出端进行放电。
因此，在输入数据电压的上升时间或下降时间内，即使部分差分输入对未用来接收输入数据电压，源极放大器的跨导(transconductance)及压摆率仍可维持在良好的水平。如此一来，可降低电阻阶梯式数字模拟转换器输出端的寄生电容，同时维持源极放大器的充放电能力，可大幅减少电阻电容延迟的问题并改善系统的整体输出压摆率(上升/下降时间)。
图14示出了降电容电路1102的一种实际电路图，降电容电路1102可用于具有3个正输入端P_1～P_3及3个负输入端N_1～N_3(即3组差分输入对)的源极放大器。需注意的是，每一开关器都可由一N型金氧半场效晶体管(N-type Metal Oxide SemiconductorTransistor，NMOS Transistor)及一P型金氧半场效晶体管(P-type Metal OxideSemiconductor Transistor，PMOS Transistor)所组成的传输门来实现，且每一钳位装置CD1及CD2可由一二极管或二极管形式的晶体管(diode-connected transistor)来实现，二极管或二极管形式的晶体管可形成约等于0.7V的电压差。图15为图14中的降电容电路1102的相关控制信号的波形图。如图15所示，在上升时间及下降时间内，控制信号RF_CK及RF_CK’可用来启动升速驱动模式，控制信号R_N及R_P在上升时间开启对应的开关器，而控制信号F_N及F_P在下降时间开启对应的开关器。
综上所述，本发明实施例提供了一种用于运算放大器的降电容方案，此降电容方案可实现于运算放大器的输入级电路，或实现于耦接于运算放大器输入端的降电容电路。在一实施例中，运算放大器可作为一输出缓冲器，如源极驱动装置中的源极放大器。通过降电容方案，可将一开关器耦接于差分输入对的正端输入晶体管的栅极端及其对应的输入端之间，另一开关器耦接于正端输入晶体管的栅极端及其对应的负端输入晶体管的栅极端之间。因此，可选择将正端输入晶体管的栅极端耦接至输入端以接收一输入数据电压(即正常驱动模式)，或耦接至负端输入晶体管的栅极端以降低正输入端的寄生电容(即升速驱动模式)。在一实施例中，升速驱动模式可在运算放大器的输入数据电压改变的显示线期间内进行。如此一来，在显示线期间内，仅存在一组或少数差分输入对耦接至前级的输出端，可大幅减少寄生电容，从而降低电阻电容延迟并改善信号传递的效率。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种运算放大器，包括：
一第一差分输入对，包括：
一第一输入晶体管，具有一栅极端，其耦接于该运算放大器的一输出端；以及
一第二输入晶体管，具有一栅极端；
一第一开关器，耦接于该第一输入晶体管的该栅极端及该第二输入晶体管的该栅极端之间；以及
一第二开关器，耦接于该运算放大器的一第一输入端及该第二输入晶体管的该栅极端之间。
2.如权利要求1所述的运算放大器，其特征在于，在一第一驱动模式之下，该第一开关器关闭而该第二开关器开启，且在一第二驱动模式之下，该第一开关器开启而该第二开关器关闭。
3.如权利要求2所述的运算放大器，其特征在于，在该第一驱动模式之下，该第二输入晶体管的该栅极端耦接至该运算放大器的该第一输入端，且在该第二驱动模式之下，该第二输入晶体管的该栅极端耦接至该第一输入晶体管的该栅极端。
4.如权利要求2所述的运算放大器，其特征在于，该第一开关器及该第二开关器在一显示线期间内的一上升时间及一下降时间当中至少一者之内操作在该第二驱动模式。
5.如权利要求1所述的运算放大器，其特征在于，该第一差分输入对还包括：
一第三输入晶体管，具有一栅极端，其耦接于该运算放大器的该输出端；以及
一第四输入晶体管，具有一栅极端，其耦接于该运算放大器的该第一输入端。
6.如权利要求1所述的运算放大器，其特征在于，还包括一第二差分输入对，该第二差分输入对包括：
一第五输入晶体管，具有一栅极端，其耦接于该运算放大器的该输出端；以及
一第六输入晶体管，具有一栅极端，其耦接于该运算放大器的一第二输入端。
7.如权利要求1所述的运算放大器，其特征在于，还包括一第三差分输入对，该第三差分输入对包括：
一第七输入晶体管，具有一栅极端，其耦接于该运算放大器的该输出端；以及
一第八输入晶体管，具有一栅极端；
其中，该运算放大器还包括：
一第三开关器，耦接于该第七输入晶体管的该栅极端及该第八输入晶体管的该栅极端之间；以及
一第四开关器，耦接于该运算放大器的一第三输入端及该第八输入晶体管的该栅极端之间。
8.如权利要求1所述的运算放大器，其特征在于，当该第二输入晶体管的该栅极端耦接至该运算放大器的该第一输入端时，该第一差分输入对用来接收一第一偏置电流，而当该第二输入晶体管的该栅极端耦接至该第一输入晶体管的该栅极端时，该第一差分输入对用来接收一第二偏置电流；
其中，该第一偏置电流的数值大于该第二偏置电流的数值。
9.如权利要求8所述的运算放大器，其特征在于，还包括一第四差分输入对，该第四差分输入对耦接于该运算放大器的一第四输入端，其中，当该第二输入晶体管的该栅极端耦接至该运算放大器的该第一输入端时，该第四差分输入对用来接收一第三偏置电流，而当该第二输入晶体管的该栅极端耦接至该第一输入晶体管的该栅极端时，该第四差分输入对用来接收一第四偏置电流；
其中，该第四偏置电流的数值大于该第三偏置电流的数值。
10.如权利要求1所述的运算放大器，其特征在于，该第二输入晶体管的该栅极端耦接至该第一输入晶体管的该栅极端，且该第二输入晶体管的该栅极端与该第一输入晶体管的该栅极端之间具有一电压差。
11.如权利要求10所述的运算放大器，其特征在于，该第二输入晶体管的该栅极端通过一钳位装置耦接至该第一输入晶体管的该栅极端。
12.如权利要求11所述的运算放大器，其特征在于，该钳位装置包括一二极管或二极管形式的晶体管。
13.如权利要求11所述的运算放大器，其特征在于，该钳位装置用来在该第二输入晶体管的该栅极端与该第一输入晶体管的该栅极端之间形成该电压差。
14.如权利要求1所述的运算放大器，其特征在于，该运算放大器为一源极驱动装置的一输出缓冲器。
15.如权利要求14所述的运算放大器，其特征在于，该第一差分输入对耦接于用于该源极驱动装置的一伽玛电压产生电路中的一电阻阶梯式数字模拟转换器。
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