JP3072576B2 - 自動調整回路 - Google Patents
自動調整回路Info
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- JP3072576B2 JP3072576B2 JP4218785A JP21878592A JP3072576B2 JP 3072576 B2 JP3072576 B2 JP 3072576B2 JP 4218785 A JP4218785 A JP 4218785A JP 21878592 A JP21878592 A JP 21878592A JP 3072576 B2 JP3072576 B2 JP 3072576B2
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- Japan
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- nonvolatile memory
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- automatic adjustment
- adjustment circuit
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- Prior art date
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- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えばアナログ電子回
路を自動調整する自動調整回路に関するものである。
路を自動調整する自動調整回路に関するものである。
【０００２】
【従来の技術】従来、アナログ電子回路の初期調整には
可変抵抗によって調整したり、厚膜あるいは薄膜抵抗を
トリミングする方法が用いられている。しかし、前者は
機械的な操作を必要とするために調整の自動化が困難で
あるとともに機械的接触部が接触不良をおこし易い。ま
た、後者は大掛かりなレーザトリミング装置を必要とす
る共に、トリミング部分から酸化等の組成変化による抵
抗値変動を生じ易い。このため近年はＤ／Ａ変換器と不
揮発性メモリを用いたデジタル調整方式が考案され、実
用化されている。
可変抵抗によって調整したり、厚膜あるいは薄膜抵抗を
トリミングする方法が用いられている。しかし、前者は
機械的な操作を必要とするために調整の自動化が困難で
あるとともに機械的接触部が接触不良をおこし易い。ま
た、後者は大掛かりなレーザトリミング装置を必要とす
る共に、トリミング部分から酸化等の組成変化による抵
抗値変動を生じ易い。このため近年はＤ／Ａ変換器と不
揮発性メモリを用いたデジタル調整方式が考案され、実
用化されている。
【０００３】これは図６に示すように調整データをＥＥ
ＰＲＯＭ１等の不揮発性メモリに蓄えておき、電源投入
時等にこのデータを全てラッチ２に転送する。ラッチ２
の出力のバイナリコードをデコーダ３によってデコード
し、そのデコードされた信号をＤ／Ａ変換器４に供給し
てアナログ信号に変換する。
ＰＲＯＭ１等の不揮発性メモリに蓄えておき、電源投入
時等にこのデータを全てラッチ２に転送する。ラッチ２
の出力のバイナリコードをデコーダ３によってデコード
し、そのデコードされた信号をＤ／Ａ変換器４に供給し
てアナログ信号に変換する。
【０００４】Ｄ／Ａ変換器４は図７に示すように一端に
電源Ｖｃの供給された直列抵抗Ｒ1〜Ｒn と、それぞれ
の抵抗接続点に接続されたアナログスイッチＳ1〜Ｓnと
で構成される。デコーダ３ではアナログスイッチＳ1〜
Ｓnの何れを選択するかという信号を出力し、その出力
によって決まるアナログスイッチの一つがオンとなり、
選択された点の電圧が出力され、これをバッファアンプ
５によって増幅されて出力される。この場合、例えば８
ビットの場合、アナログスイッチは２５６個ありデコー
ダ３の出力はそのうちどの一つを選択するかを表す信号
を出力する。
電源Ｖｃの供給された直列抵抗Ｒ1〜Ｒn と、それぞれ
の抵抗接続点に接続されたアナログスイッチＳ1〜Ｓnと
で構成される。デコーダ３ではアナログスイッチＳ1〜
Ｓnの何れを選択するかという信号を出力し、その出力
によって決まるアナログスイッチの一つがオンとなり、
選択された点の電圧が出力され、これをバッファアンプ
５によって増幅されて出力される。この場合、例えば８
ビットの場合、アナログスイッチは２５６個ありデコー
ダ３の出力はそのうちどの一つを選択するかを表す信号
を出力する。
【０００５】Ｄ／Ａ変換器４の構成として図７に示す直
列抵抗式の他に図８に示すＲ−２Ｒ式によって構成して
も良い。この場合には図６のデコーダ回路３は不要にな
り、ラッチ回路２から出力される信号が例えば８ビット
であれば、スイッチは８個用意し、それぞれのビットが
どのスイッチを制御するかを対応させておけば良い。ま
た、これらの方式ではＤ／Ａ変換器４の印加電圧Ｖｃは
一定であり、Ｄ／Ａ変換器出力Ｖｏｕｔは調整ポイント
（これをｘとする、但し０≦ｘ≦１）に応じて次のよう
に表す。 Ｖｏｕｔ＝Ｖｃ・ｘ ・・・・・（１）
列抵抗式の他に図８に示すＲ−２Ｒ式によって構成して
も良い。この場合には図６のデコーダ回路３は不要にな
り、ラッチ回路２から出力される信号が例えば８ビット
であれば、スイッチは８個用意し、それぞれのビットが
どのスイッチを制御するかを対応させておけば良い。ま
た、これらの方式ではＤ／Ａ変換器４の印加電圧Ｖｃは
一定であり、Ｄ／Ａ変換器出力Ｖｏｕｔは調整ポイント
（これをｘとする、但し０≦ｘ≦１）に応じて次のよう
に表す。 Ｖｏｕｔ＝Ｖｃ・ｘ ・・・・・（１）
【０００６】
【発明が解決しようとする課題】しかしながらこのよう
な従来の方法は予め決められた固定値を出力する構成と
なっており、ある所望の入力電圧があり、それを所望の
倍率で出力することができない。外来ノイズ等によりラ
ッチのデータが変化し、誤った信号が出力されることが
ある。Ｄ／Ａ変換器の精度は一般に１２ビット以上得る
ことが難しいので、精度を確保することが困難である等
の課題がある。
な従来の方法は予め決められた固定値を出力する構成と
なっており、ある所望の入力電圧があり、それを所望の
倍率で出力することができない。外来ノイズ等によりラ
ッチのデータが変化し、誤った信号が出力されることが
ある。Ｄ／Ａ変換器の精度は一般に１２ビット以上得る
ことが難しいので、精度を確保することが困難である等
の課題がある。
【０００７】本発明はこのような状況に鑑みてなされた
もので、入力信号を直接所望の倍率で増幅でき、外来ノ
イズの影響を受け難く、精度を向上させるようにしたも
のである。
もので、入力信号を直接所望の倍率で増幅でき、外来ノ
イズの影響を受け難く、精度を向上させるようにしたも
のである。
【０００８】
【課題を解決するための手段】このような課題を解決す
るために第１の発明は、複数の抵抗を所望の状態に接続
した抵抗分圧回路の端部に入力信号を供給し、その抵抗
の所定の接続点から分圧電圧を得るように構成したＤ／
Ａ変換器を備えたものである。第２の発明は第１の発明
において、所定の時間毎あるいは一定の時間毎に不揮発
性メモリから読み出したデータを更新するようにしたも
のである。第３の発明は第１または第２の発明におい
て、Ｄ／Ａ変換器は２系統を並列にした構成とし、それ
ぞれの系統の分解能を異ならせるようにしたものであ
る。
るために第１の発明は、複数の抵抗を所望の状態に接続
した抵抗分圧回路の端部に入力信号を供給し、その抵抗
の所定の接続点から分圧電圧を得るように構成したＤ／
Ａ変換器を備えたものである。第２の発明は第１の発明
において、所定の時間毎あるいは一定の時間毎に不揮発
性メモリから読み出したデータを更新するようにしたも
のである。第３の発明は第１または第２の発明におい
て、Ｄ／Ａ変換器は２系統を並列にした構成とし、それ
ぞれの系統の分解能を異ならせるようにしたものであ
る。
【０００９】
【作用】第１の発明では入力電圧が抵抗分圧された値が
出力され、第２の発明では不揮発性メモリから読み出さ
れたデータが一定間隔で読み出され更新される。第３の
発明は分解能が向上する。
出力され、第２の発明では不揮発性メモリから読み出さ
れたデータが一定間隔で読み出され更新される。第３の
発明は分解能が向上する。
【００１０】
【実施例】以下、本発明の実施例を説明するが、従来例
と同一部分は同記号を用いて、その説明を省略する。図
１は本発明の一実施例を示す回路図であり、抵抗Ｒ１〜
Ｒｎが直列に接続され、その一端に入力信号Ｖｉｎを供
給する。抵抗の接続点はアナログスイッチＳ1〜Ｓnが接
続されており、そのスイッチの一つがデコーダ３によっ
てデコードされた信号によって選択され、選択された信
号は増幅器５を介して出力される。
と同一部分は同記号を用いて、その説明を省略する。図
１は本発明の一実施例を示す回路図であり、抵抗Ｒ１〜
Ｒｎが直列に接続され、その一端に入力信号Ｖｉｎを供
給する。抵抗の接続点はアナログスイッチＳ1〜Ｓnが接
続されており、そのスイッチの一つがデコーダ３によっ
てデコードされた信号によって選択され、選択された信
号は増幅器５を介して出力される。
【００１１】この入力電圧ＶｉｎはアナログスイッチＳ
1〜Ｓnの電源電圧をＶｓとすると０≦Ｖｉｎ≦Ｖｓの範
囲であることが必要になる。また、Ｄ／Ａ変換器４の入
力電圧の片側は常に０Ｖである必要はなく、この条件す
なわち、０≦Ｖｉｎ≦Ｖｓの条件を満たせば、両側に信
号を接続しても良い。例えば図２に示すように２つのＤ
／Ａ変換器を直列接続し、計測増幅器のゲイン調整に用
いることができる。このようにすれば差動入力に対応す
ることができる。
1〜Ｓnの電源電圧をＶｓとすると０≦Ｖｉｎ≦Ｖｓの範
囲であることが必要になる。また、Ｄ／Ａ変換器４の入
力電圧の片側は常に０Ｖである必要はなく、この条件す
なわち、０≦Ｖｉｎ≦Ｖｓの条件を満たせば、両側に信
号を接続しても良い。例えば図２に示すように２つのＤ
／Ａ変換器を直列接続し、計測増幅器のゲイン調整に用
いることができる。このようにすれば差動入力に対応す
ることができる。
【００１２】ここで、ＥＥＰＲＯＭ１、ラッチ２、デコ
ーダ３はＣＭＯＳ構造であり、入力に変化がなければ電
源電圧が供給されていても電流はほとんど流れない特性
を有している。このことから図３に示すように、これら
は常に通電しておき、Ｄ／Ａ変換器４およびバッファア
ンプ５の電源のみをオン・オフするアナログスイッチ６
を設け、スタンバイ時にはオフにするようにしておけば
良い。このようにすればラッチ２のデータは常に保持さ
れるので、スタンバイ後の動作開始時にすぐＤ／Ａ変換
させることが可能になる。
ーダ３はＣＭＯＳ構造であり、入力に変化がなければ電
源電圧が供給されていても電流はほとんど流れない特性
を有している。このことから図３に示すように、これら
は常に通電しておき、Ｄ／Ａ変換器４およびバッファア
ンプ５の電源のみをオン・オフするアナログスイッチ６
を設け、スタンバイ時にはオフにするようにしておけば
良い。このようにすればラッチ２のデータは常に保持さ
れるので、スタンバイ後の動作開始時にすぐＤ／Ａ変換
させることが可能になる。
【００１３】図４はカウンタ６を設け、外部よりクロッ
ク信号を入力し、一定時間毎にＥＥＰＲＯＭ１のデータ
をラッチ２に転送する。このようにすれば仮にラッチ２
のデータ内容がノイズ等によって変化してもある時間以
内には復旧させることができる。
ク信号を入力し、一定時間毎にＥＥＰＲＯＭ１のデータ
をラッチ２に転送する。このようにすれば仮にラッチ２
のデータ内容がノイズ等によって変化してもある時間以
内には復旧させることができる。
【００１４】間欠動作を行う装置の場合にはクロックで
はなく、装置の動作信号をカウンタ６に入力し、一定時
間毎ではなく、一定回数毎にＥＥＰＲＯＭ１のデータを
転送するようにしても良い。また、このカウンタ６の設
定値はプリセットできるようにしておき、使用状態に応
じて例えばノイズの多い環境では頻繁にデータを転送す
るようにし、そうでない環境では転送回数を減らすよう
にすることもできる。
はなく、装置の動作信号をカウンタ６に入力し、一定時
間毎ではなく、一定回数毎にＥＥＰＲＯＭ１のデータを
転送するようにしても良い。また、このカウンタ６の設
定値はプリセットできるようにしておき、使用状態に応
じて例えばノイズの多い環境では頻繁にデータを転送す
るようにし、そうでない環境では転送回数を減らすよう
にすることもできる。
【００１５】以上はデータ転送によりラッチの内容を更
新する例であるが、データ転送の代わりにＥＥＰＲＯＭ
１とラッチのデータを比較し、相違があったときだけラ
ッチデータを書き換える方法をとっても良い。
新する例であるが、データ転送の代わりにＥＥＰＲＯＭ
１とラッチのデータを比較し、相違があったときだけラ
ッチデータを書き換える方法をとっても良い。
【００１６】図５は２個のＤ／Ａ変換器４ａ、４ｂを用
い、その出力ＶＡ、ＶＢを抵抗Ｒ１Ｒ２を介して加算す
ることにより、出力Ｖｏｕｔは次のようになる。
い、その出力ＶＡ、ＶＢを抵抗Ｒ１Ｒ２を介して加算す
ることにより、出力Ｖｏｕｔは次のようになる。
【００１７】 Ｖｏｕｔ＝｛ＶＡ・Ｒ２／（Ｒ１＋Ｒ２）｝＋ＶＢ・Ｒ１／（Ｒ１＋Ｒ１） ・・・・・・・（２）
【００１８】ここでＲ１《Ｒ２に選べば、Ｒ１は粗調
側、Ｒ２は微調側となるように設計することによって、
総合的に高い分解能を得ることができる。ＮビットのＤ
／Ａ変換器を２つ用いた場合は最高で２Ｎビットの分解
能が得られる。このようにして低い分解能のＤ／Ａ変換
器を用いて高い分解能を得ることができる。
側、Ｒ２は微調側となるように設計することによって、
総合的に高い分解能を得ることができる。ＮビットのＤ
／Ａ変換器を２つ用いた場合は最高で２Ｎビットの分解
能が得られる。このようにして低い分解能のＤ／Ａ変換
器を用いて高い分解能を得ることができる。
【００１９】なお、Ｄ／Ａ変換器の数は２個に限らず、
３個以上でも良い。また、Ｄ／Ａ変換器の分解能は同一
である必要はない。
３個以上でも良い。また、Ｄ／Ａ変換器の分解能は同一
である必要はない。
【００２０】
【発明の効果】以上説明したように本発明は、入力電圧
を分圧したので入力信号を所望の倍率とする事が可能と
なり、またある間隔でメモリの内容を読み出すようにし
たので、外来雑音によって読み出された内容が変更され
てしまっても、新たに記憶されたデータによって正確な
動作を行うことができる。また、分解能の異なるＤ／Ａ
変換器を並列にしたので、見かけ上の分解能を向上させ
ることができるという効果を有する。
を分圧したので入力信号を所望の倍率とする事が可能と
なり、またある間隔でメモリの内容を読み出すようにし
たので、外来雑音によって読み出された内容が変更され
てしまっても、新たに記憶されたデータによって正確な
動作を行うことができる。また、分解能の異なるＤ／Ａ
変換器を並列にしたので、見かけ上の分解能を向上させ
ることができるという効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示すブロック図であ
る。
る。
【図４】本発明の第４の実施例を示すブロック図であ
る。
る。
【図５】本発明の第５の実施例を示す回路図である。
【図６】従来の一例を示すブロック図である。
【図７】図６のＤ／Ａ変換器の内部構成を示す回路図で
ある。
ある。
【図８】図６のＤ／Ａ変換器の第２の例を示す回路図で
ある。
ある。
【符号の説明】１…ＥＥＰＲＯＭ、２…ラッチ、３…デコーダ、４,４
ａ,４ｂ…Ｄ／Ａ変換器、５,５ａ,５ｂ…バッファ増幅
器、６…カウンタ、７…アナログスイッチ、Ｒ 1 〜Ｒ n ,
Ｒ,Ｒ S ,Ｒ F …抵抗、Ｓ 1 〜Ｓ n …スイッチ。
ａ,４ｂ…Ｄ／Ａ変換器、５,５ａ,５ｂ…バッファ増幅
器、６…カウンタ、７…アナログスイッチ、Ｒ 1 〜Ｒ n ,
Ｒ,Ｒ S ,Ｒ F …抵抗、Ｓ 1 〜Ｓ n …スイッチ。
フロントページの続き (56)参考文献 特開 昭55−5526（ＪＰ，Ａ) 特開 昭55−4759（ＪＰ，Ａ) 特開 昭56−119516（ＪＰ，Ａ) 特開 昭59−134913（ＪＰ，Ａ) 特開 昭60−257612（ＪＰ，Ａ) 特開 昭62−171214（ＪＰ，Ａ) 特開 平６−152423（ＪＰ，Ａ) 特開 昭61−108912（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/18 H03M 1/66 H03M 1/70
Claims (3)
- 【請求項１】 データを記憶した不揮発性メモリと、 複数の抵抗が所望の状態に接続され端部に入力信号が供
給される抵抗分圧回路から成り、前記不揮発性メモリか
ら読み出したデータに基づき抵抗群の所定の接続点から
分圧電圧を得るように構成したＤ／Ａ変換器とを備えた
自動調整回路において、 前記不揮発性メモリから読み出すデータを所定の時間毎
あるいは一定の回数毎に更新すること を特徴とする自動
調整回路。 - 【請求項２】 データを記憶した不揮発性メモリと、 複数の抵抗が所望の状態に接続され端部に入力信号が供
給される抵抗分圧回路から成り、前記不揮発性メモリか
ら読み出したデータに基づき抵抗群の所定の接続点から
分圧電圧を得るように構成したＤ／Ａ変換器とを備えた
自動調整回路において、 前記Ｄ／Ａ変換器は２系統を並列にした構成とし、それ
ぞれの系統の分解能を異ならせること を特徴とする自動
調整回路。 - 【請求項３】 データを記憶した不揮発性メモリと、 複数の抵抗が所望の状態に接続され端部に入力信号が供
給される抵抗分圧回路から成り、前記不揮発性メモリか
ら読み出したデータに基づき抵抗群の所定の接続点から
分圧電圧を得るように構成したＤ／Ａ変換器とを備えた
自動調整回路において、 前記不揮発性メモリから読み出すデータを所定の時間毎
あるいは一定の回数毎に更新し、 前記Ｄ／Ａ変換器は２系統を並列にした構成とし、それ
ぞれの系統の分解能を異ならせること を特徴とする自動
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218785A JP3072576B2 (ja) | 1992-07-27 | 1992-07-27 | 自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218785A JP3072576B2 (ja) | 1992-07-27 | 1992-07-27 | 自動調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645852A JPH0645852A (ja) | 1994-02-18 |
| JP3072576B2 true JP3072576B2 (ja) | 2000-07-31 |
Family
ID=16725344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218785A Expired - Fee Related JP3072576B2 (ja) | 1992-07-27 | 1992-07-27 | 自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072576B2 (ja) |
-
1992
- 1992-07-27 JP JP4218785A patent/JP3072576B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645852A (ja) | 1994-02-18 |
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