CN110637414A - 用于减少电路中的晶体管随机失配的影响的方法及设备 - Google Patents

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Abstract

包含一对输入节点及一对输出节点的模拟电路耦合到失配减少电路，所述失配减少电路包含输入节点、输出节点、对偶数相位及奇数相位进行定时的相位控制器、输入开关及输出开关。所述输入开关在每一偶数相位期间将所述失配减少电路输入节点电连接到所述对模拟电路输入节点中的第一节点且在每一奇数相位期间将所述失配减少电路输入节点电连接到所述对模拟电路输入节点中的第二节点。所述输出开关在每一偶数相位期间将所述对模拟电路输出节点中的第一节点电连接到所述失配减少电路输出节点且在每一奇数相位期间将所述对模拟电路输出节点中的第二节点电连接到所述失配减少电路输出节点。

Description

用于减少电路中的晶体管随机失配的影响的方法及设备
优先权申请案
本申请案主张对2017年4月7日提出申请的美国申请案第15/482,020号的优先权权益，所述美国申请案以其全文引用的方式并入本文中。
背景技术
由晶体管随机失配导致的随机偏移可存在于模拟电路(例如运算放大器、比较器、电流镜、模/数转换器及数/模转换器)中。此类偏移可影响电路性能达到不可接受的水平。用于减少随机偏移的实例为使用电容器来存储及消除随机偏移的自动归零方法。然而，此方法限制于特定电路中的应用，且限制此类电路的速度，这是因为每个操作需要平衡相位。
附图说明
在图式(其未必按比例绘制)中，相似编号可在不同视图中描述类似组件。图式通常以实例方式而非限制方式图解说明本文件中所论述的各种实施例。
图1图解说明包含系统的电子电路的实施例，所述系统具有模拟电路及用于减少模拟电路中的晶体管随机失配的影响的电路系统。
图2图解说明图1的系统的实施例。
图3图解说明图1的系统的另一实施例。
图4图解说明用于减少电路中的晶体管随机失配的影响的方法的实施例。
图5图解说明用于减少电路中的晶体管随机失配的影响的方法的另一实施例。
图6图解说明数/模转换器(DAC)以及包含图1的系统的比较器系统的实施例。
图7图解说明包含图1的系统的模/数转换器(ADC)系统的实施例。
具体实施方式
在以下详细描述中，将参考形成详细描述的一部分的附图，且在附图中以图解说明方式展示其中可实践本发明的特定实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明，且应理解，可组合实施例，或可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构、逻辑及电改变。在本发明中对“一(an)”、“一个(one)”或“各种(various)”实施例的提及未必关于同一实施例，且此类提及预期一个以上实施例。以下详细描述提供实例，且本发明的范围由所附权利要求书及其合法等效形式来界定。
除其它之外，此文件论述用于减少由电路中的晶体管随机失配导致的随机偏移的系统及方法。在各种实施例中，用于此减少随机偏移的数字方法可由硬件、软件或硬件与软件的组合来实施以支持高速系统或装置中的快速操作。实施本发明系统的电路的实例可包含但不限于电子电路，所述电子电路包含数/模转换器(DAC)、模/数转换器(ADC)及/或比较器。尽管在此文件中具体论述这些实例，但本发明系统及方法可应用于包含一或多对匹配晶体管以减少由晶体管随机失配导致的随机偏移的任何电路。
图1图解说明包含系统101的电子电路100的实施例，所述系统具有模拟电路102及用于减少模拟电路差分放大器102中的晶体管随机失配的影响的失配减少电路108。在各种实施例中，电子电路100可包含ADC、DAC及/或比较器。系统101可为ADC、DAC及/或比较器(针对其需要解决由晶体管随机失配导致的随机偏移)中的任一者的一部分。在各种实施例中，模拟电路102可包含运算放大器、比较器或电流镜。
模拟电路102包含输入104及输出106。输入104可包含一对差分输入节点，例如正(非反相)输入节点与负(反相)输入节点。输出106可包含一对互补输出节点，例如真实输出节点与互补输出节点。模拟电路102包含耦合于输入104与输出106之间的一或多对匹配晶体管。每一对匹配晶体管中的晶体管可具有晶体管随机失配，所述晶体管随机失配导致在输出106处所见的随机偏移。失配减少电路108在模拟电路102的输入104及输出106处耦合到所述模拟电路以减少随机偏移。失配减少电路108包含用以接收输入信号的输入110及用以递送输出信号的输出112。
在各种实施例中，模拟电路102可包含运算放大器、比较器及/或电流镜。系统101可使用此模拟电路102来处理输入信号且使用失配减少电路108来减少晶体管随机失配对信号处理的影响以产生输出信号。
图2图解说明系统201的实施例，所述系统表示系统101的实例。系统201包含电流镜202及失配减少电路208。
电流镜202表示图1的模拟电路102的实例且可包含一对输入节点、一对输出节点及一或多对匹配晶体管。在所图解说明实施例中，所述对输入节点包含第一输入节点(IN21)及第二输入节点(IN22)。所述对输出节点包含第一输出节点(OUT21)及第二输出节点(OUT22)。一对匹配晶体管M1与M2可具有晶体管随机失配，所述晶体管随机失配导致输出节点处的随机偏移。当晶体管M1及M2分别用作当前输入晶体管及输出晶体管时，使用输入节点IN21及输出节点OUT21。当晶体管M2及M1分别用作当前输入晶体管及输出晶体管时，使用输入节点IN22及输出节点OUT22。
失配减少电路208表示图1的失配减少电路108的实例且包含输入节点IN1、输出节点OUT1、相位控制器220、输入开关S-IN、输出开关S-OUT及任选地静止ADC或DAC输出电路222。
相位控制器220可对一或多对偶数相位与奇数相位(例如，相位0、相位1、相位2、相位3…)进行定时。偶数相位及奇数相位可具有介于0.01微秒到1000微秒之间的持续时间。
输入开关S-IN由相位控制器220控制。输入开关S-IN可在一或多对偶数相位与奇数相位中的每一偶数相位期间将输入节点IN1连接到输入节点IN21，且可在一或多对偶数相位与奇数相位中的每一奇数相位期间将输入节点IN1连接到输入节点IN22。替代地，输入开关S-IN可在一或多对偶数相位与奇数相位中的每一奇数相位期间将输入节点IN1连接到输入节点IN21，且可在一或多对偶数相位与奇数相位中的每一偶数相位期间将输入节点IN1连接到输入节点IN22。
输出开关S-OUT也由相位控制器220控制。输出开关S-OUT可在一或多对偶数相位与奇数相位中的每一偶数相位期间将输出节点OUT21连接到输出节点OUT1且在一或多对偶数相位与奇数相位中的每一奇数相位期间将输出节点OUT22连接到输出节点OUT1。替代地，输出开关S-OUT可在一或多对偶数相位与奇数相位中的每一奇数相位期间将输出节点OUT21连接到输出节点OUT1且在一或多对偶数相位与奇数相位中的每一偶数相位期间将输出节点OUT22连接到输出节点OUT1。
静止ADC或DAC电路222(还被称为输出电路)可针对一或多对偶数相位与奇数相位中的每一相位记录数字代码(例如，将所述数字代码至少暂时存储于(例如)存储器装置中)，且可产生平均输出信号，所述平均输出信号为针对一或多对偶数相位与奇数相位所记录的数字代码的平均值。在各种实施例中，在计算平均值时所使用的偶数相位与奇数相位的对数取决于随机偏移的量值及/或所述随机偏移对电路性能的影响。可基于电路的结构而估计此量值及/或影响。求平均函数可在失配减少电路208(如所图解说明)中或失配减少电路201外部实现，且可通过硬件电路或软件代码实现。
图3图解说明系统301的另一实施例，所述系统表示系统101的另一实例。系统301包含运算放大器或比较器302及失配减少电路308。
运算放大器或比较器302表示图1的模拟电路102的另一实例且可包含一对差分输入节点、一对互补输出节点及一或多对匹配晶体管。在所图解说明实施例中，所述对差分输入节点包含正(非反相)输入节点(IN+)及负(反相)输入节点(IN-)。所述对互补输出节点包含真实输出节点(OUT)及互补输出节点(OUTF)。运算放大器或比较器302包含至少一对匹配晶体管，且可包含多对匹配晶体管，所述匹配晶体管可具有导致真实及/或互补输出节点处的随机偏移的晶体管随机失配。
失配减少电路308表示失配减少电路108的另一实例且包含一对第一输入节点IN1与第二输入节点IN2、一对第一输出节点OUT1与第二输出节点OUT2、相位控制器220、输入开关S-IN、输出开关S-OUT及任选地静止ADC或DAC电路322。
输入开关S-IN由相位控制器220控制。输入开关S-IN可在一或多对偶数相位与奇数相位中的每一偶数相位期间将第一输入节点IN1连接到正输入节点In+且将第二输入节点IN2连接到负输入节点IN-，并且可在一或多对偶数相位与奇数相位中的每一奇数相位期间将第一输入节点IN1连接到负输入节点IN-且将第二输入节点IN2连接到正输入节点IN+。替代地，输入开关S-IN可在一或多对偶数相位与奇数相位中的每一奇数相位期间将第一输入节点IN1连接到正输入节点IN+且将第二输入节点IN2连接到负输入节点IN-，并且可在一或多对偶数相位与奇数相位中的每一偶数相位期间将第一输入节点IN1连接到负输入节点IN-且将第二输入节点IN2连接到正输入节点IN+。
输出开关S-OUT也由相位控制器220控制。输出开关S-OUT可在一或多对偶数相位与奇数相位中的每一偶数相位期间将真实输出节点OUT连接到第一输出节点OUT1且将互补输出节点OUTF连接到第二输出节点OUT2，并且可在一或多对偶数相位与奇数相位中的每一奇数相位期间将互补输出节点OUTF连接到第一输出节点OUT1且将真实输出节点OUT连接到第二输出节点OUT2。替代地，输出开关S-OUT可在一或多对偶数相位与奇数相位中的每一奇数相位期间将真实输出节点OUT连接到第一输出节点OUT1且将互补输出节点OUTF连接到第二输出节点OUT2，并且可在一或多对偶数相位与奇数相位中的每一偶数相位期间将互补输出节点OUTF连接到第一输出节点OUT1且将真实输出节点OUT连接到第二输出节点OUT2。
静止ADC或DAC电路322(还被称为输出电路)可针对一或多对偶数相位与奇数相位中的每一相位记录数字代码(例如，将所述数字代码至少暂时存储于(例如)存储器装置中)，且可产生平均输出信号，所述平均输出信号为针对一或多对偶数相位与奇数相位所记录的数字代码的平均值。在各种实施例中，在计算平均值时所使用的偶数相位与奇数相位的对数取决于随机偏移的量值及/或所述随机偏移对电路性能的影响。可基于电路的结构而估计此量值及/或影响。求平均函数可在失配减少电路308(如所图解说明)中或失配减少电路301外部实现，且可通过硬件电路或软件代码实现。
图4图解说明用于减少电路中的晶体管随机失配的影响的方法430的实施例。可在使用包含ADC、DAC及/或比较器的电子电路来处理信号时应用方法430。电子电路包含具有一对输入节点及一对输出节点的一个或多个模拟电路。可(举例来说)使用图2的系统201来执行方法430。
在431处，(例如)通过使用相位控制器220而对一或多对偶数相位与奇数相位进行定时。在432处，在一或多对偶数相位与奇数相位中的每一偶数相位期间将输入信号发射到所述对输入节点中的第一节点(例如，系统201中的IN21)。在433处，在一或多对偶数相位与奇数相位中的每一偶数相位期间从所述对输出节点中的第一节点(例如，系统201中的OUT21)接收输出信号(例如，包含数字代码)。在434处，在一或多对偶数相位与奇数相位中的每一奇数相位期间将输入信号发射到所述对输入节点中的第二节点(例如，系统201中的IN22)。在435处，在一或多对偶数相位与奇数相位中的每一奇数相位期间从所述对输出节点中的第二节点(例如，OUT22)接收输出信号。可(举例来说)使用系统201中的输入开关S-IN来执行步骤432及434。可(举例来说)使用系统201中的输入开关S-OUT来执行步骤433及435。在436处，在每一偶数相位期间从输出信号接收数字代码且在每一奇数相位期间从输出信号接收数字代码，并且对所述数字代码求平均以产生平均数字代码。
图5图解说明用于减少电路中的晶体管随机失配的影响的方法540的实施例。可在使用包含ADC、DAC及/或比较器的电子电路来处理信号时应用方法540。电子电路包含具有一对差分输入节点及一对互补输出节点的至少一个运算放大器或比较器电路。可(举例来说)使用图3的系统301来执行方法540。
在541处，(例如)通过使用相位控制器220而对一或多对偶数相位与奇数相位进行定时。在542处，在一或多对偶数相位与奇数相位中的每一偶数相位期间将输入信号发射到所述对差分输入节点(例如，系统301中的IN+及IN-)。所发射输入信号为所述对差分输入节点中的第一节点与第二节点之间的差分信号。在543处，在一或多对偶数相位与奇数相位中的每一偶数相位期间从所述对互补输出节点(例如，系统301中的OUT及OUTF)接收输出信号(例如，包含数字代码)。所接收输出信号为所述对互补输出节点中的第一节点与第二节点之间的差分信号。在544处，在一或多对偶数相位与奇数相位中的每一奇数相位期间将输入信号反相并发射到所述对差分输入节点。在545处，在一或多对偶数相位与奇数相位中的每一奇数相位期间从所述对互补输出节点接收输出信号且将所述输出信号反相。可(举例来说)使用系统301中的输入开关S-IN来执行步骤542及544。可(举例来说)使用系统301中的输入开关S-OUT来执行步骤543及545。在546处，在每一偶数相位期间从输出信号接收数字代码且在每一奇数相位期间从输出信号接收数字代码，并且对所述数字代码求平均以产生输出数字代码。
图6图解说明DAC以及包含系统101(包含如此文件中所论述的其各种实例)的比较器系统600的实施例。所图解说明系统包含：DAC 650，其具有用以接收数字代码的DAC输入及用以提供模拟信号的DAC输出；比较器652，其具有耦合到DAC输出以接收模拟信号的第一比较器输入、用以接收参考电压信号VREF的第二比较器输入及比较器输出。晶体管随机失配对系统600的输出变化的影响程度取决于系统600的电路结构，且可从所述电路结构来估计。在各种实施例中，比较器652包含系统101(包含如此文件中所论述的其实例中的任一者)以减少晶体管随机失配对输出变化的影响。
在一个实施例中，在高速电路中实施系统600以用于时钟工作循环校准。在高速系统(例如，具有500MHz或500MHz以上的主时钟频率)中，时钟工作循环校准对于确保可靠的高速操作为重要的。包含系统600的电路可提供时钟工作循环校准。电路接收外部时钟信号且将所述外部时钟信号转换成去往时钟树的内部时钟信号。电路具有数个修整位以校准时钟信号的工作循环，且像DAC一样操作。将低通滤波器及比较器连接到时钟树以监视时钟信号的工作循环。比较器具有可影响工作循环校准的准确性的晶体管随机失配。系统101(包含如此文件中所论述的其实例中的任一者)可包含于比较器中以通过减少随机偏移而改进校准准确性。可通过硬件电路或软件代码而对用于每一相位中的数字代码求平均。平均数字代码可接着用于适当时钟工作循环修整以减少比较器中的晶体管随机失配的影响。
图7图解说明包含系统101(包含如此文件中所论述的其各种实例)的ADC系统700的实施例。在所图解说明实施例中，系统700包含ADC 754，所述ADC包含系统101。在另一实施例中，ADC 754可具有连接到包含系统101的比较器的ADC输出。晶体管随机失配对系统700的输出变化的影响程度取决于系统700的电路结构，且可从所述电路结构来估计。在各种实施例中，系统700包含系统101(包含如此文件中所论述的其实例中的任一者)以减少晶体管随机失配对输出变化的影响。
参考图6及7两者，在一个实施例中，晶体管随机失配对系统600或700的输出变化具有可忽略的影响。比较器652包含图3的系统301。相位控制器220对一对偶数相位与奇数相位—相位0与相位1进行定时。输入开关S-IN在相位0期间将第一输入节点IN1连接到正输入节点IN+且将第二输入节点IN2连接到负输入节点IN-，并且在相位1期间将第一输入节点IN1连接到负输入节点IN-且将第二输入节点IN2连接到正输入节点IN+。替代地，输入开关S-IN在相位0期间将第一输入节点IN1连接到负输入节点IN-且将第二输入节点IN2连接到正输入节点IN+，并且在相位1期间将第一输入节点IN1连接到正输入节点IN+且将第二输入节点IN2连接到负输入节点IN-。输出开关S-OUT在相位0期间将真实输出节点OUT连接到第一输出节点OUT1且将互补输出节点OUTF连接到第二输出节点OUT2，并且在相位1期间将互补输出节点OUTF连接到第一输出节点OUT1且将真实输出节点OUT连接到第二输出节点OUT2。替代地，输出开关S-OUT在相位0期间将互补输出节点OUTF连接到第一输出节点OUT1且将真实输出节点OUT连接到第二输出节点OUT2，并且在相位1期间将真实输出节点OUT连接到第一输出节点OUT1且将互补输出节点OUTF连接到第二输出节点OUT2。输出电路322针对相位0及1中的每一者记录互补输出节点OUT及OUTF处的信号，且产生针对相位0及1所记录的信号的平均值。
参考图6及7两者，在另一实施例中，晶体管随机失配对系统600的输出变化具有显著影响。比较器652包含图3的系统301。相位控制器220对两对偶数相位与奇数相位—相位0、相位1、相位2及相位3进行定时。输入开关S-IN在相位0及2中的每一者期间将第一输入节点IN1连接到正输入节点IN+且将第二输入节点IN2连接到负输入节点IN-，并且在相位1及3中的每一者期间将第一输入节点IN1连接到负输入节点IN-且将第二输入节点IN2连接到正输入节点IN+。替代地，输入开关S-IN在相位0及2中的每一者期间将第一输入节点IN1连接到负输入节点IN-且将第二输入节点IN2连接到正输入节点IN+，并且在相位1及3中的每一者期间将第一输入节点IN1连接到正输入节点IN+且将第二输入节点IN2连接到负输入节点IN-。输出开关S-OUT在相位0及2中的每一者期间将真实输出节点OUT连接到第一输出节点OUT1且将互补输出节点OUTF连接到第二输出节点OUT2，并且在相位1及3中的每一者期间将互补输出节点OUTF连接到第一输出节点OUT1且将真实输出节点OUT连接到第二输出节点OUT2。替代地，输出开关S-OUT在相位0及2中的每一者期间将互补输出节点OUTF连接到第一输出节点OUT1且将真实输出节点OUT连接到第二输出节点OUT2，并且在相位1及3中的每一者期间将真实输出节点OUT连接到第一输出节点OUT1且将互补输出节点OUTF连接到第二输出节点OUT2。输出电路322针对相位0、1、2及3中的每一者记录互补输出节点OUT及OUTF处的信号，且产生针对相位0、1、2及3所记录的信号的平均值。
尽管上文将系统301论述为特定实例，但系统600或700可包含一或多个系统，例如系统201及/或301。在各种实施例中，系统600可包含在一或多个运算放大器及/或一或多个电流镜中具有一个或多个临界匹配装置的任何DAC系统，且系统700可包含在一或多个运算放大器及/或一或多个电流镜中具有一个或多个临界匹配装置的任何ADC系统。
以上详细描述包含对形成所述详细描述的一部分的附图的参考。图式以图解说明方式展示其中可实践本发明的特定实施例。这些实施例在本文中还被称为“实例”。除了所展示或所描述的那些元素之外，此类实例还可包含若干元素。然而，本发明人还预期其中仅提供所展示或所描述的那些元素的实例。此外，本发明人还预期使用关于特定实例(或者其一或多个方面)或关于本文中所展示或所描述的其它实例(或者其一或多个方面)所展示或所描述的那些元素的任何组合或排列的实例(或者其一或多个方面)。
将理解，当将元件称为“在另一元件上”、“连接到另一元件”或“与另一元件耦合”时，其可直接在另一元件上、与另一元件连接或耦合，或者可存在介入元件。相比来说，当将元件称为“直接在另一元件上”、“直接连接到另一元件”或“直接与另一元件耦合”时，不存在介入元件或层。如果在图式中将两个元件展示为以线连接，那么所述两个元件可耦合或直接耦合，除非另外指示。
以上描述打算为说明性而非限制性的。举例来说，上文所描述的实例(或者其一或多个方面)可以彼此组合方式使用。例如，所属领域的技术人员可在审阅以上描述后即刻使用其它实施例。提供本摘要以符合37C.F.R.§1.72(b)，从而允许读者快速确定本技术揭示内容的本质。基于以下理解提交摘要：其并非将用于解释或限制权利要求书的范围或含义。而且，在以上实施方式中，各种特征可被分组在一起以简化本发明。此不应解释为意指未主张的所揭示特征对任一权利要求为必要的。而是，发明性标的物可在于少于特定所揭示实施例的所有特征。因此，所附权利要求书据此并入到实施方式中，其中每一权利要求独立地作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。本发明的范围应参考所附权利要求书连同此权利要求书授权的等效物的全部范围来确定。

Claims (20)

1.一种设备，其包括：
模拟电路，其包含一对模拟电路输入节点及一对模拟电路输出节点；及
失配减少电路，其包含：
第一失配减少电路输入节点；
第一失配减少电路输出节点；
相位控制器，其经配置以对一或多对偶数相位与奇数相位进行定时；
输入开关，其耦合到所述相位控制器且经配置以在所述一或多对偶数相位与奇数相位中的每一偶数相位期间将所述第一失配减少电路输入节点电连接到所述对模拟电路输入节点中的第一节点并且在所述一或多对偶数相位与奇数相位中的每一奇数相位期间将所述第一失配减少电路输入节点电连接到所述对模拟电路输入节点中的第二节点；及
输出开关，其耦合到所述相位控制器且经配置以在所述一或多对偶数相位与奇数相位中的每一偶数相位期间将所述对模拟电路输出节点中的第一节点电连接到所述第一失配减少电路输出节点并且在所述一或多对偶数相位与奇数相位中的每一奇数相位期间将所述对模拟电路输出节点中的第二节点电连接到所述第一失配减少电路输出节点。
2.根据权利要求1所述的设备，其中所述失配减少电路进一步包括输出电路，所述输出电路经配置以针对所述一或多对偶数相位与奇数相位中的每一相位记录所述第一输出节点处的信号且产生平均信号，所述平均信号为针对所述一或多对偶数相位与奇数相位所记录的所述信号的平均值。
3.根据权利要求2所述的设备，其中所述模拟电路包括运算放大器、比较器或电流镜中的至少一者。
4.根据权利要求2所述的设备，其中所述失配减少电路进一步包括第二失配减少电路输入节点及第二失配减少电路输出节点，所述输入开关进一步经配置以在所述每一偶数相位期间将所述第二失配减少电路输入节点电连接到所述对模拟电路输入节点中的所述第二节点且在所述每一奇数相位期间将所述第二失配减少电路输入节点电连接到所述对模拟电路输入节点中的所述第一节点，所述输出开关进一步经配置以在所述每一偶数相位期间将所述对模拟电路输出节点中的所述第二节点电连接到所述第二失配减少电路输出节点且在所述每一奇数相位期间将所述对模拟电路输出节点中的所述第一节点电连接到所述第二失配减少电路输出节点，且所述输出电路经配置以针对所述每一相位记录所述第一输出节点及所述第二输出节点处的数字代码。
5.根据权利要求4所述的设备，其中所述模拟电路包括运算放大器。
6.根据权利要求4所述的设备，其中所述模拟电路包括比较器。
7.根据权利要求1所述的设备，其包括电子电路，所述电子电路包含模/数转换器ADC、数/模转换器DAC或比较器中的一或多者，所述电子电路包含所述模拟电路及所述失配减少电路。
8.一种设备，其包括：
运算放大器，其包含：
一对运算放大器输入节点，其包含非反相运算放大器输入节点及反相运算放大器输入节点；及
一对互补运算放大器输出节点，其包含真实运算放大器输出节点及互补运算放大器输出节点；以及
失配减少电路，其耦合到所述运算放大器电路且包含：
第一失配减少电路输入节点及第二失配减少电路输入节点；
第一失配减少电路输出节点及第二失配减少电路输出节点；
相位控制器，其经配置以对第一相位及第二相位进行定时；
输入开关，其耦合到所述相位控制器且经配置以在所述第一相位期间将所述第一失配减少电路输入节点电连接到所述非反相运算放大器输入节点且将所述第二失配减少电路输入节点电连接到所述反相运算放大器输入节点并且在所述第二相位期间将所述第一失配减少电路输入节点电连接到所述反相运算放大器输入节点且将所述第二失配减少电路输入节点电连接到所述非反相运算放大器输入节点；
输出开关，其耦合到所述相位控制器且经配置以在所述第一相位期间将所述真实运算放大器输出节点电连接到所述第一失配减少电路输出节点且将所述互补运算放大器输出节点电连接到所述第二失配减少电路输出节点，并且在所述第二相位期间将所述互补运算放大器输出节点电连接到所述第一失配减少电路输出节点且将所述真实运算放大器输出节点电连接到所述第二失配减少电路输出节点；及
输出电路，其经配置以在所述第一相位及所述第二相位期间记录所述第一失配减少电路输出节点与所述第二失配减少电路输出节点之间的输出信号，且产生平均输出信号，所述平均输出信号为在所述第一相位期间所记录的所述输出信号与在所述第二相位期间所记录的所述输出信号的平均值。
9.根据权利要求8所述的设备，其包括数/模转换器DAC，所述DAC包含所述运算放大器。
10.根据权利要求8所述的设备，其包括模/数转换器ADC，所述ADC包含所述运算放大器。
11.根据权利要求8所述的设备，其包括比较器，所述比较器包含所述运算放大器。
12.根据权利要求11所述的设备，其包括数/模转换器DAC，所述DAC包含耦合到所述比较器的DAC输出。
13.根据权利要求11所述的设备，其中：
所述相位控制器进一步经配置以对第三相位及第四相位进行定时；
所述输入开关进一步经配置以在所述第三相位期间将所述第一失配减少电路输入节点电连接到所述非反相运算放大器输入节点且将所述第二失配减少电路输入节点电连接到所述反相运算放大器输入节点，并且在所述第四相位期间将所述第一失配减少电路输入节点电连接到所述反相运算放大器输入节点且将所述第二失配减少电路输入节点电连接到所述非反相运算放大器输入节点；
所述输出开关进一步经配置以在所述第三相位期间将所述真实运算放大器输出节点电连接到所述第一失配减少电路输出节点且将所述互补运算放大器输出节点电连接到所述第二失配减少电路输出节点，并且在所述第四相位期间将所述互补运算放大器输出节点电连接到所述第一失配减少电路输出节点且将所述真实运算放大器输出节点电连接到所述第二失配减少电路输出节点；且
所述输出电路进一步经配置以在所述第三相位及所述第四相位期间记录所述输出信号，且产生在所述第一相位期间所记录的所述输出信号、在所述第二相位期间所记录的所述输出信号、在所述第三相位期间所记录的所述输出信号与在所述第四相位期间所记录的所述输出信号的平均值。
14.根据权利要求13所述的设备，其包括数/模转换器DAC，所述DAC包含耦合到所述比较器的DAC输出。
15.根据权利要求14所述的设备，其包括时钟工作循环校准电路，所述时钟工作循环校准电路包含所述DAC及所述比较器。
16.一种用于减少电子电路中的晶体管随机失配的影响的方法，其包括：
使用电子电路来处理输入信号以产生输出信号，所述电子电路包含运算放大器电路，所述运算放大器电路具有一对差分输入节点及一对互补输出节点；
对一或多对偶数相位与奇数相位进行定时；
在所述一或多对偶数相位与奇数相位中的每一偶数相位期间将所述输入信号发射到所述对差分输入节点中的第一节点；
在所述每一偶数相位期间从所述对互补输出节点中的第一节点接收所述输出信号；
在所述一或多对偶数相位与奇数相位中的每一奇数相位期间将所述输入信号发射到所述对差分输入节点中的第二节点；及
在所述每一奇数相位期间从所述对互补输出节点中的第二节点接收所述输出信号。
17.根据权利要求16所述的方法，其进一步包括：
在所述一或多对偶数相位与奇数相位期间接收所述输出信号中的数字代码；及
对在所述一或多对偶数相位与奇数相位期间接收的所述数字代码求平均。
18.根据权利要求16所述的方法，其进一步包括：
在所述每一偶数相位期间将所述输入信号发射到所述对差分输入节点，所述所发射信号为所述对差分输入节点中的所述第一节点与所述第二节点之间的差分信号；
在所述每一偶数相位期间从所述对互补输出节点接收所述输出信号，所述所接收信号为所述对互补输出节点中的所述第一节点与所述第二节点之间的差分信号；
在所述每一奇数相位期间将所述输入信号反相且将所述经反相输入信号发射到所述对差分输入节点；及
在所述每一奇数相位期间从所述对互补输出节点接收所述输出信号且将所述所接收输出信号反相。
19.根据权利要求18所述的方法，其进一步包括对在所述每一偶数相位期间从所述对互补输出节点接收的所述输出信号及在所述每一奇数相位期间从所述对互补输出节点接收的所述输出信号求平均。
20.根据权利要求18所述的方法，其进一步包括：
在所述一或多对偶数相位与奇数相位期间接收所述输出信号中的数字代码；及
对在所述一或多对偶数相位与奇数相位期间接收的所述数字代码求平均。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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