CN105191138A - 用于检测和补偿晶体管失配的电路和方法 - Google Patents

Abstract

本公开涉及一种用于检测晶体管失配的电路(1)，包括：用于生成基准信号(Vin)的信号发生器(4)，以及包括至少一对p沟道和n沟道晶体管的放大电路(5)，所述放大电路受到变化因素的影响，所述变化因素还影响位于同一集成电路(10)上的功能电路(3)，所述变化因素致使所述晶体管具有不同的驱动强度，所述放大电路(5)被配置用于接收所述基准信号(Vin)以及用于提供代表所述晶体管的驱动强度中的所述差异的放大信号(Vout)，以及其中，所述信号发生器(4)被设计成比所述放大电路(5)对所述变化因素更不敏感。它还涉及用于检测和补偿晶体管失配的集成电路(10)和方法。

Description

用于检测和补偿晶体管失配的电路和方法

技术领域

本公开一般涉及用于检测和补偿受诸如工艺、电压和温度变化之类的变化因素影响的集成电路中的晶体管失配的电路和方法。

背景

存在影响集成电路的多种变化来源，即工艺(P)变化、电源电压(V)变化、以及工作温度(T)变化，通常称为PVT角(PVTcorner)。每个变化来源都影响整个集成电路或其部分。例如，由环境温度的改变造成的温度变化以同样的方式影响集成电路上的所有晶体管和互连线，而由于芯片上温度梯度的存在(如热点的存在)造成的温度差将引起集成电路的不同部分以不同的温度工作。

由管芯与管芯之间的变化以及管芯内的变化造成的工艺变化引起了采用纳米技术设计与制造的功能电路之间的显著差异，因为工艺容差不随着设计尺寸而成比例地缩放，造成了变化的相对影响随着每一代新技术而增加。减轻变化以及优化功能电路的制造后的工作特性来满足其目标频率和功耗的精确检测和补偿方案对于良品率提高与改善来说已变得必不可少。

某些常规的解决方案建议以过度设计余量来设计功能电路，以应对工艺变化以及保证电路满足其所要求的时序。其他已知解决方案包括确定工艺变化程度的传感器电路，接着是适当地改变功能电路的工作特性的补偿电路。如此，补偿方案的效率取决于检测(传感器)电路的精确度。这些方案中的一些方案基于监视功能电路的关键路径(诸如反相器链或复制电路)的延迟。因此，通过改变施加于电路晶体管的偏置电压，要么电源电压被调整，要么阈值电压被调制。

在设计集成电路(即功能电路)时制造参数的变化被定义为工艺变化。工艺角表示这些参数变化的极值，在极值范围内电路应当正确运行。以这些工艺角制造的p沟道和n沟道晶体管可能比规定的运行得更慢或更快，且处于更低或更高的温度和电压。PMOS和NMOS晶体管之间的这样的失配影响了电路特性。例如，在偏斜角中，一个晶体管(如p沟道)比另一晶体管(如n沟道)开关得快得多，这造成不平衡开关，这继而可能导致单元失效。在近阈值操作中，当功能电路以接近晶体管的阈值电压的电压工作时，偏斜角的效应变得更加突显。结果，针对偏斜角的最小工作电源电压比针对平坦角的更高(例如在NMOS和PMOS晶体管都更快地开关时)。平衡的N和P晶体管允许较低的电路工作电压和功率，同时提供了较高的静态噪声容限。这两种类型的晶体管之间的任何失配造成噪声容限、最小工作电压的劣化，并且还造成电路的性能和功率方面的劣化。

在题为“V_TBalancingandDeviceSizingTowardsHighYieldofSub-thresholdStaticLogicGates”(针对亚阈值静态逻辑门的高良品率的V_T平衡和器件大小设置)的论文(Y.Pu等人，Proc.ISPLED，355-358页，2007年8月)中已经提出了一种用于检测PMOS和NMOS晶体管失配之间的差异的数字解决方案。由于降低的设计复杂性以及跨技术的移植性，该解决方案是有吸引力的。

概述

根据一个示例性实施例，本公开涉及一种用于检测晶体管失配的电路，包括：用于生成基准信号的信号发生器，以及包括至少一对p沟道和n沟道晶体管的放大电路，所述放大电路受到变化因素的影响，所述变化因素还影响位于同一集成电路上的功能电路，所述变化因素致使所述晶体管具有不同的驱动强度，所述放大电路被配置用于接收所述基准信号以及用于提供代表所述晶体管的驱动强度中的所述差异的放大信号，以及其中，所述信号发生器被设计成比所述放大电路对所述变化因素更不敏感。

根据本公开的一实施例，所述信号发生器生成一基准电压，所述基准电压具有受所述变化因素极小影响的值，所述变化因素诸如工艺变化、温度和/或电压变化。从而，所述放大电路(被设计成对这些变化因素敏感)放大并偏斜该基准电压。根据一实施例，所述电路可检测制造工艺变化以及由老化和环境温度中的改变造成的变化。有利的是，所述电路不要求外部电压发生器，且能够在宽范围的电源电压下工作。此外，它具有较少的组件，它较不易受到局部变化的影响，且因此它具有较低的设计复杂性。所述电路可完全以数字CMOS来实现，这使得它可容易地跨不同技术被移植。

根据一个示例性实施例，所述信号发生器包括配置成按照导通且串联连接的两个二极管工作的组件。有利的是，所述信号发生器能够生成在宽范围的电源电压(例如在40nm技术中0.3-1.1V)内对变化因素不敏感的基准信号。

根据另一示例性实施例，所述信号发生器被设计用于在存在变化因素的情况下减少所生成的基准信号的电压波动。

在另一示例性实施例中，所述信号发生器的组件大小被设置成使得所述电压波动被减少到大约1％。

根据另一示例性实施例，本公开涉及一种包括用于检测晶体管失配的至少一个电路的集成电路。

在另一示例性实施例中，所述集成电路包括被配置用于接收用于检测晶体管失配的所述电路的放大信号以及用于生成至少一个偏置电压的控制电路，所述至少一个偏置电压要被施加于所述功能电路中的至少一对p沟道和n沟道晶体管，用于补偿所述晶体管的驱动强度中的差异。用于检测晶体管失配的所述电路的放大电路需要提供足够的放大，使得其输出信号中的偏斜被观察到，所述偏斜继而能被简单的控制电路处理以及然后被补偿。如此，所述放大定义了所述检测电路的分辨率(即可检测性精度)。

根据另一示例性实施例，所述至少一个偏置电压被进一步施加于所述放大电路中的至少一对p沟道和n沟道晶体管用于补偿所述晶体管的驱动强度中的所述差异，其中所述控制电路被进一步配置用于基于所述放大信号中的电压改变检测驱动强度中的所述差异何时被补偿。

有利的是，所述检测电路检测代表所述晶体管的失配的驱动强度差异，该驱动强度差异然后被控制逻辑电路处理。接着，所述控制电路生成(一个或多个)偏置电压，所述偏置电压被施加给相应的(一个或多个)晶体管来补偿检测出的驱动强度差异。为了在存在更随机的管芯内变化的情况下实现更好的精确度，可跨所述集成电路使用多个检测电路。此外，可生成用于NMOS和PMOS晶体管两者的不同偏置电压，这允许以宽范围的电源电压工作。

根据一个示例性实施例，所述控制电路包括用于存储所述至少一个偏置电压的存储器，所述控制电路被进一步配置用于选择将所述功能电路的泄漏功耗最小化的至少一个偏置电压。

在另一示例性实施例中，所述控制电路被配置用于生成用于所述p沟道晶体管的第一偏置电压和用于所述n沟道晶体管的第二偏置电压。

根据一示例性实施例，本公开涉及一种包括根据先前的实施例的集成电路的设备。

根据另一示例性实施例，本公开涉及一种用于检测晶体管失配的方法，所述方法包括：生成基准信号，以及用放大电路放大所述基准信号以便提供代表功能电路的驱动强度中的差异的放大信号，所述功能电路包括位于集成电路中的至少一对p沟道和n沟道晶体管，所述集成电路受到致使所述晶体管具有不同驱动强度的变化因素的影响，以及其中，所述生成基准信号的步骤包括生成比所述放大步骤中所生成的所述放大信号对所述变化因素更敏感的基准信号。

在一个示例性实施例中，本公开涉及一种用于补偿受变化因素影响的集成电路中的晶体管失配的方法，所述集成电路包括功能电路、用于检测晶体管失配的电路、以及用于补偿所述检测到的晶体管失配的控制电路，所述方法包括：在用于检测晶体管失配的电路中，提供代表位于所述检测电路中的至少一对p沟道和n沟道晶体管的驱动强度中的差异的放大信号，以及在所述控制逻辑电路中，接收所述放大信号，生成考虑到所述放大信号的至少一个偏置电压，以及将所述至少一个偏置电压施加于位于所述功能电路中的至少一对p沟道和n沟道晶体管中的至少一个晶体管。

在另一示例性实施例中，所述方法进一步包括：在所述控制逻辑电路中，将所述至少一个偏置电压施加于位于所述检测电路中的所述至少一对p沟道和n沟道晶体管中的至少一个晶体管，以及检测驱动强度中的所述差异何时被补偿。

在进一步的示例性实施例中，用于补偿的方法进一步包括将所述至少一个偏置电压存储在存储器中，以及从存储的偏置电压中选择使所述功能电路的泄漏功耗最小化的至少一个偏置电压。

根据另一示例性实施例，所述方法执行穷举搜索以寻找等于NMOS和PMOS晶体管的驱动强度的所有偏置电压对，并将它们存储在存储器中。从这些对中，使泄漏最小化的一个对(具有最小和的对)被选择并施加至用于检测晶体管失配的所述电路的放大电路以及所述功能电路。以此方式，确保了所述功能电路具有最小的功耗，同时仍然正确工作。此外，所述方法可在所述功能电路工作之前或期间被执行。这允许对由于诸如工艺、温度和电压变化以及老化之类的变化因素造成的晶体管失配进行补偿。

在另一示例性实施例中，生成至少一个偏置电压的步骤包括生成用于所述p沟道晶体管的第一偏置电压以及用于所述n沟道晶体管的第二偏置电压。

根据一示例性实施例，所提出的解决方案对于以近阈值电压工作的新兴系统来说可能是相关的，在这些新兴系统中工艺变化的影响变得更为突显(即使采用较陈旧的CMOS技术)以及经受到由于偏斜角造成的功能失效。此外，根据另一示例性实施例，所提出的解决方案还可被用于通过施加合适的偏置电压来调谐正被评估的功能电路。根据另一示例性实施例，所提出的解决方案可适用于纳米CMOS技术，在纳米CMOS技术中大的工艺变化排除了经典最差情况设计作为可行解决方案。

本公开的用于检测和补偿的方法提供了若干优点。例如，它能够在电路的使用期限内在功能电路不在使用时(例如在空闲周期)被应用，这允许减轻由于制造工艺变化以及由老化和环境温度中的改变造成的变化引起的晶体管失配。结果，功能电路可以较低的电源电压正确地工作。此外，用于补偿的方法能够减弱NMOS和PMOS晶体管之间的阈值失配(驱动强度中的差异)，同时仍然提供泄漏最优解决方案。所提出的检测电路和控制电路不要求外部基准电压，并可不仅被应用于低电压工作(如近阈值)，而且可普遍地被应用于宽范围的电源电压。它还允许即使在NMOS和PMOS晶体管之间的阈值电压V_TH失配导致几乎相等的延迟但与标称工作角相比更差的功率特性的情况下也能获得最小功耗。此外，两个电路都可完全以数字CMOS来实现，这使得这些电路可容易地跨不同技术被移植。这些电路具有以下优点：具有较少的组件，较不易受到局部变化的影响，且因此提供较少的设计复杂性。

上面已经描述了具有各种新颖的和创造性的方面的某些目标和优点。应理解，不一定所有这些目标或优点都可根据本发明的任何特定实施例实现。本领域那些技术人员将认识到本发明的解决方案可按实现或优化一个优点或一组优点而不必实现其他目标或优点的方式来被实施或执行。

附图简述

为了更好地理解本公开，结合附图以及详细描述，下文描述了一些示例性实施例，其中：

图1例示出根据一个示例性实施例的集成电路。

图2例示出根据另一示例性实施例的集成电路。

图3例示出根据再一示例性实施例的集成电路。

图4例示出根据一示例性实施例的信号发生器的电路原理图。

图5例示出根据一示例性实施例的在不同电源电压处具有不同驱动强度的逻辑门的偏置电压的平均和标准偏差。

图6A例示出根据一示例性实施例的带有以及不带有偏置电压校正的偏斜SF角的示例绘图。

图6B例示出根据一示例性实施例的带有以及不带有偏置电压校正的标称TT角的示例绘图。

图7A例示出根据一示例性实施例的用于补偿的方法的初始化阶段的流程图。

图7B例示出根据一示例性实施例的用于补偿的方法的运行时阶段的流程图。

图8例示出根据一示例性实施例的分别用于p沟道和n沟道晶体管的偏置电压波形的示例。

某些说明性实施例的详细描述

将关于具体实施例并参考特定附图来描述本公开，但是本公开不限于此。所描述的附图只是示意性的且是非限制性的。在附图中，出于说明性的目的，一些元素的大小可被夸大且不按比例地绘制。尺寸和相对尺寸并不必然对应于本公开的实际付诸实施。

此外，本说明书和权利要求书中的术语第一、第二、第三等等用于在类似的元素之间进行区分，而不一定用于描述顺序次序或时间次序。这些术语可在适当环境下互换，并且本公开的实施例可以不同于本文中描述或例示出的其他顺序操作。

此外，本说明书和权利要求书中的术语顶部、底部、上方、下方等用于描述性目的，而不一定用于描述相对位置。这样使用的术语可在适当的环境下互换，并且本文中所述的本公开的实施例可以不同于本文中描述或示出的其他定向来操作。

权利要求中所使用的术语“包括”不应被解释为限于此后列出的手段；它不排除其他元素或步骤。它需要被解释为指定存在如所提及的所述特征、整体、步骤或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤或组件、或者其组合。由此，措辞“一种包括装置A和B的设备”的范围不应限于只由组件A和B构成的设备。它意味着，就本发明而言，该设备的仅有相关组件是A和B。

应当注意的是，在描述本公开的某些特征或方面时，特定术语的使用不应当用来暗示该术语在本文中被重定义以被限制于包括与所述术语相关联的本公开的特征或方面的任何具体特性。

在其它实例中，未详细示出众所周知的方法、结构以及技术，以免混淆对本描述的理解。

在本公开的上下文中，术语“管芯”和“集成电路”被互换地使用来定义使用半导体材料制造的且提供某些功能或操作的电子电路。术语“功能电路”被用于指代集成电路中提供“预期”功能的电路部分，且与辅助和控制其工作的其他电路相区分。

为此，在本公开的上下文中，术语“(一个或多个)工艺变化”被用于定义由半导体制造工艺造成的晶体管和互连线参数中的偏差，其中术语“变化因素”(variability)被用于指代包括工艺、温度、和/或电压变化因素在内的不同变化来源。

术语“驱动强度”被定义为晶体管导通时晶体管的漏-源电流。晶体管之间的驱动强度的差异定义了它们的失配。

工艺变化是用于指代设计集成电路(即功能电路)时制造参数的变化的术语。工艺角表示这些参数变化的极值，在该范围内电路应当正确运行。以这些工艺角制造的p沟道和n沟道晶体管可能比规定的运行得更慢或更快，且处于更低或更高的温度和电压。工艺角以双字母标志符命名，其中第一个字母指代N沟道MOSFET(NMOS)角，而第二个字母指代P沟道(PMOS)角。在该命名规范中，对于每个晶体管类型(NMOS或PMOS)，存在三个角：典型(标称)、快速(高)和慢速(低)，其中快速角和慢速角分别展现出比正常(典型)晶体管性能更快和更慢。例如，指定为FS的角表示快速NMOS和慢速PMOS晶体管。存在五个可能的角：典型-典型(TT)、快速-快速(FF)、慢速-慢速(SS)、快速-慢速(FS)以及慢速-快速(SF)。前三个角(TT、FF、SS)被称为平坦角，因为两种类型的晶体管被均衡影响，且一般不会不利地影响电路的逻辑正确性。从而，这些晶体管能以更慢速的或更快速的时钟频率来运行。后两个角(FS、SF)被称为偏斜角，因为NMOS或PMOS晶体管之一将比另一个快得多地开关，从而形成不平衡开关，这可能造成在输出端一个晶体管比另一个开关得快得多。这可能导致失效的单元，包括组合单元与锁存单元两者，尤其是以近阈值电源电压工作时。

如先前所述，工艺变化导致参数化良品率损失，这是与展现出正确的功能、但不满足诸如速度、峰值功率或维持电流之类的目标性能要求的管芯相关联的良品率损失。在近阈值运行中，当功能电路以接近晶体管的阈值电压的电压工作时，偏斜角的效应变得更加突显。结果，针对偏斜角的最小工作电源电压比针对平坦角的更高。

在一个方面中，本公开涉及一种用于检测晶体管失配的电路。电路1在功能电路3中检测N沟道晶体管和P沟道晶体管之间的驱动强度(被定义为晶体管导通时晶体管的漏-源电流)的差异。由于电路1和功能电路3都包括p沟道晶体管和n沟道晶体管且位于相同的集成电路10上，如图1中所示，两个电路都易受相同和类似变化因素的影响。一旦检测电路1检测到晶体管失配，控制电路2就生成至少一个偏置电压来补偿检测出的晶体管失配。偏置电压(一个或多个)被施加于检测电路1，并被调整直到晶体管失配得到补偿为止。补偿从而是一渐进过程。偏置电压(一个或多个)可在检测电路指示出经补偿的晶体管失配的同时或仅在其之后被施加于功能电路3。

工艺(参数)变化因素定义了工艺参数偏离TT角的变化，并被分类为管芯与管芯之间的变化以及管芯内的变化。前者以相似的方式影响某一管芯(即集成电路10)上的所有晶体管，且通常被建模为工艺参数偏移(如所有晶体管的V_TH中的偏移)，而后者影响某一管芯上的个体晶体管或彼此非常接近的晶体管。对于采用较陈旧的技术或具有小面积(大小)的集成电路，管芯与管芯之间的变化是主要的。在这些情况下，电路1和功能电路3将遭受到相同的工艺变化趋势。类似地，对于温度和压力变化也是如此。在管芯内工艺变化并非是可忽略的情况下，在集成电路上的不同位置中可部署多个检测电路，其中每一个感测并控制集成电路的不同区域的变化因素。在该情况下，根据管芯内工艺变化，集成电路可被划分成具有受控偏置电压的多个区域。当电路1被用于检测不仅由工艺变化造成的、而且由温度和/或电压变化造成的PMOS和NMOS晶体管失配时，相同的原理适用。例如，在没有管芯内温度梯度而仅有环境温度变化的情况下，检测电路1和功能电路3观察到相同的变化。在集成电路的不同区域之间存在温度差的情况下，可采用多个检测电路。电路1必须确定变化的程度，当变化被补偿时确保功能电路3适当地工作。如图2中更详细所述那样，电路1包括信号发生器4和放大电路5。与常规解决方案相反，信号发生器4生成对变化因素(工艺、温度和/或电压变化)不敏感的信号。在存在这样的变化的情况下，生成的信号值不显著地改变。然而，放大电路经受到与功能电路3相同或相似的变化。换言之，放大电路表现得与功能电路类似，并模仿功能电路的变化因素。

如先前所阐述的，该变化因素造成p沟道和n沟道晶体管之间的驱动强度中的失配。为了检测功能电路3中PMOS和NMOS晶体管的驱动强度中的差异，与例如Pu等人(其中整个检测电路被设计为对变化因素敏感)的论文相反，在本公开中，仅放大级5被设计为对变化因素敏感。

放大级5接收信号发生器4生成的信号作为输入信号Vin，即Vin＝V_DD/2，并且输出放大信号Vout。由于输入信号Vin通过放大级5，因此它以与功能电路会造成的相同方式被偏斜。因此，如果放大电路(连带地功能电路)向例如SF或FS角偏斜—取决于集成电路的工艺变化以及温度和电压变化，则放大级输出的信号Vout是偏斜的放大信号，该信号将分别比输入信号更大或更低(比V_DD/2更大或更小)。放大级5处的输出因此要么是逻辑“1”(如定义为70％V_DD或90％V_DD)要么是逻辑“0”(如定义为30％V_DD或10％V_DD)，这是晶体管失配的指示。

在一示例实施例中，如图4中所示的信号发生器4被设计成比放大电路对变化因素更不敏感。它包括导通并串联连接的一对二极管4a、4b。较佳地，每个二极管4a、4b是采用导通二极管配置的PMOS晶体管，即带有连接的栅极端子和源极端子。然而，其他实现也是可能的，诸如被配置为导通二极管的晶体管、配置为非导通二极管的NMOS和PMOS晶体管、以及具有诸如电阻器之类的无源元件的实现。信号发生器4在其输入处接收接地(GND)并输出电源电压一半的电压Vin＝V_DD/2。信号发生器4起生成精确的V_DD/2的分压器的作用，因此消除了对外部(模拟)基准电压的需要。精确度被如下定义：

$\max \left(abs\right(\frac{\frac{V_{DD}}{2}-(\mathrm{\μ}\±3\mathrm{\σ})}{\frac{V_{DD}}{2}}\left)\right)\×100.$

两个晶体管(4a、4b)的大小设置(sizing)影响在存在变化的情况下生成的信号Vin的精确度。PMOS晶体管是优选的，因为它们提供更精确的输出电压，尤其是以较低的电压。在功能模式期间，信号发生器的输入电压被设置为GND以在其输出生成V_DD/2，在非功能模式期间输入电压被设为V_DD以节省功率。

表1

表1示出采用40nm技术在存在随机管芯内工艺变化的情况下对于不同大小的晶体管4a、4b来说生成的V_DD/2的统计数据。生成的V_DD/2电压被示为处于μ±3σ的范围内，其中μ和σ分别是生成的V_DD/2分布的平均偏差和标准偏差。对于V_DD＝1.1V的标称电源电压，实现了接近1％的精确度。此外，以较低的V_DD，更长的沟道长度(例如对于40nm技术L＝0.1μm)被用于实现良好的精确度。对于其他工艺角，即FF、SS、SF和TT，观察到类似的结果。该表还示出对于V_DD＝0.3V而言生成的V_DD/2的统计数据。利用这些大小设置，可实现2％的精确度。通过进一步增加晶体管大小可实现例如V_DD/2的1％的更好精确度。

所建议的信号发生器4的优点在于它能够针对大范围的电源电压(诸如在40nm技术中0.3-1.1V)生成对变化因素不敏感的基准信号Vout。

在一个实施例中，信号发生器4可仅用基本组件(即PMOS或NMOS晶体管)来实现，这允许将其集成到与功能电路3相同的集成电路上。

在另一实施例中，电路1需要在对驱动强度中的差异的可检测性方面提供足够的分辨率。该分辨率(即可检测性精度)由输入信号Vin的放大量来定义。从而，放大电路需要提供足够的放大，使得输出信号Vout中的偏斜能由简单的控制电路2处理以及然后被补偿。放大电路5包括与信号发生器4串联连接的至少一个逻辑门5a-5n。较佳地，但非限制，逻辑门(一个或多个)可以是反相器。反相器单元大小设置以及放大级的数量影响控制电路2的敏感度，以及继而影响所生成的偏置电压的精确度。

在另一实施例中，控制电路2包括控制器和偏压发生器电路(在附图中未例示出)。控制器可用硬件或软件实现。例如，如果用软件实现，则简单的微控制器或微处理器可被用于实现其功能。偏压发生器电路可被实现为数字或模拟电路。

在另一实施例中，检测电路1可部分地包括控制电路2的功能中的一些功能，如图3中所示。控制电路2可被分成第一2’控制电路和2”控制电路，其中第一控制电路2’是电路1的一部分。在该情况中，第一控制电路2’可生成代表每个p沟道和n沟道晶体管的驱动强度的电压信号V_B,N、V_B,P。控制电路2的剩余功能由第二控制电路2”提供。

在另一方面中，本公开涉及包括至少一个电路1的集成电路10。为了补偿晶体管失配以及使得功能电路3的晶体管的性能(例如以最小化阈值电压V_TH变化)更接近TT角的晶体管的性能，可通过向晶体管的体端子(bulkterminal)施加偏置电压来使NMOS晶体管或PMOS晶体管或两者正向偏置和/或反向偏置。电路1的输出处的放大信号Vout从而被提供作为控制电路2的输入，控制电路2生成至少一个电压信号V_B,N、V_B,P用于补偿检测到的驱动强度中的差异。生成的信号V_B,N、V_B,P然后被施加给功能电路3以及检测电路1的放大级5两者。

与常规解决方案相比，所提议的检测电路可在大范围的电源电压(如0.3V-1.1V)下工作，因为(i)电路1的输出由控制电路2处理，以及(ii)控制电路2为NMOS晶体管和PMOS晶体管各自生成不同的偏置电压V_B,N、V_B,P用于平衡它们的驱动强度。

在一个实施例中，要被施加的偏置电压的量可例如以迭代的方式被确定。偏置电压值V_B,N、V_B,P可逐步地增加或减少，直到放大级5的输出从一个二进制值改变为另一个为止。例如，如果放大电路以及连带地功能电路是偏斜的SF角，则放大级的输出信号Vout将为逻辑“1”。在该情况下，偏置电压被施加到PMOS晶体管或NMOS晶体管或两者，直到Vout从逻辑“1”改变到逻辑“0”为止。输出电压的改变是经补偿的晶体管失配的指示。对于标称电压(如V_DD＝1.1V)，V_B,P与V_B,N可分别被设置在V_DD±V_DD/2和±V_DD/2的范围内。这些范围根据工艺技术和工作电压而改变。例如，对于较接近于晶体管的阈值电压的工作电压，V_B,N范围可被设为±2V_DD。

偏置电压V_B,N、V_B,P的精确度取决于偏置电压的分布有多密集(在存在变化因素(例如管芯内工艺变化)的情况下在该偏置电压分布下检测电路1的输出切换)，以及取决于不管在放大级5的输出处观察到逻辑“0”还是逻辑“1”，偏置电压被设置的精度如何。

诸如INVERTER12、INVERTER24至INVERTER8×24之类的不同反相器单元大小可被用于放大级5的反相器。在此，INVERTER表示具有带有与TT角类似的驱动强度的N和P晶体管的反相器，而数字(如12、24以及8×24)表示其驱动强度。对用于检测逻辑“0”或逻辑“1”的偏置电压分布的影响是类似的。已经观察到反相器的驱动强度对将偏压分布从INVERTER12的大于200mV的3σ减少到INVERTER8×24情况下小于50mV有影响。例如，如果所要求的偏置电压精度是50mV，则使用INVERTER8×24反相器单元就足够了；使用更大的单元不会带来任何额外的好处。

图5示出在不同电源电压下对不同反相器单元的偏置电压的平均μ和方差σ，其中误差线图(errorbar)示出±3σ方差。该图示出通过在每一放大级使用具有更大驱动强度的单元，使用所提议解决方案的建议偏压的±3σ方差与电源电压无关地被减少。但是，在较低的电压处该减少更突显，其中与标称电压1.1V中大约40％的减少相比，使用INVERTER4×24而不是INVERTER12，在0.2V处观察到±3σ中70％的减少。

图6A和6B示出对于输入和输出连接在一起的反相器来说，减少了偏斜(SF)和标称(TT)角之间的间隙的最小偏置电压V_B,N、V_B,P的示例。这样的反相器的输出电压(在NMOS和PMOS晶体管之间无偏斜的情况下)预期为接近V_DD/2。在晶体管之间偏斜的情况下，向其中一个或每一个施加合适的偏置电压，使得反相器门的输出电压更接近TT角(非常接近V_DD/2)。图6A中所例示的采用40nm低功率技术的蒙特卡罗(Monte-Carlo)结果示出建议的检测电路1将偏斜角与典型角之间的间隙减少到小于0.2％。对于标称TT角的情况，反相器输出不以任何显著方式改变(图6B)。

对于输入和输出连在一起的反相器，50mV的偏压精度足以缩小偏斜角与TT角之间的间隙(即，使得这一反相器的输出尽可能接近V_DD/2)。更高的偏压精度(即小于50mV)对电路1的有效性的影响是可忽略的。

所提出的检测和控制电路使得功能电路能够以较低的电源电压工作，这继而导致由于较低的动态和泄漏功耗造成的功率节省。尤其是，对NMOS和PMOS晶体管的正向偏置和反向偏置两者的使用允许泄漏功耗节省。例如，与无偏压的情况相比，使用所提出的电路和按照伪代码呈现的算法(图7A和图7B)，对于FF角实现的泄漏节省平均为70.8％，最大为75.6％。

本公开的另一方面涉及一种用于在受变化因素影响的集成电路10中检测晶体管失配的方法。变化因素造成集成电路中p沟道和n沟道晶体管的驱动强度中的差异。该方法包括生成基准信号Vin，接着是对该基准信号的放大。在一个实施例中，基准信号是以比放大信号受变化因素影响更少的方式生成的。从而，如以上所阐述的，放大信号Vout的值代表晶体管之间的驱动强度的差异。例如，在存在变化因素的情况下，由于晶体管之间的驱动强度的差异，放大信号的值将与基准信号的值不同。

本公开的另一方面涉及一种用于补偿功能电路3中一对p沟道和n沟道晶体管的驱动强度中的差异的方法。这里所述的方法以迭代的方式操作，以获得用于补偿晶体管的失配的良好偏置电压。良好偏置电压意味着施加在晶体管之一或两者的体端子的、使晶体管的性能最接近TT角的偏置电压或电压V_B,N、V_B,P。该方法包括用如上所述的检测电路1确定代表驱动强度中的所述差异的值的步骤，以及生成和调整偏置电压V_B,N、V_B,P的步骤。偏置电压被施加于晶体管之一或两者，直到晶体管的失配被补偿为止。例如，在某一次迭代处，根据检测电路的输出，用于NMOS晶体管的偏置电压可被选择。在下一迭代中，再次基于检测电路输出，例如用于PMOS晶体管的偏置电压可被选择。这两个步骤被重复，直到晶体管的失配被补偿为止。为了加速该方法，较佳的是，在一个迭代中，可确定用于p沟道晶体管和n沟道晶体管两者的偏置电压。可生成用于每个p沟道晶体管和n沟道晶体管的不同偏置电压。此外，正向和反向偏置可被施加给NMOS和PMOS晶体管中的任一个。这允许所提出的方法可被适用于宽电源电压范围(如0.3V-1.1V)。

该方法包括初始化阶段(图7A)和运行时阶段(图7B)。初始化阶段可例如在制造后执行以设置NMOS和PMOS晶体管的偏置，或者在每次集成电路重启时执行。基于工艺、电压和/或温度中预期的改变速率，运行时阶段可在电路以某一频率运行期间周期性地执行。例如每隔10分钟或每隔10天。

在示例实施例中，在初始化时，在步骤100，PMOS和NMOS晶体管的偏置电压分别被初始地设为V_B,P＝V_DD和V_B,N＝0。在每次迭代，在步骤140，V_B,P电压被减小或者V_B,N被增大。任选地，在同一迭代中，两个电压都可被调整。偏置电压(一个或多个)被改变直到电路1的输出(Vout)从一个值改变到另一个值120，这是经补偿的晶体管失配的指示。

在另一实施例中，该方法执行穷举搜索以寻找等于NMOS晶体管和PMOS晶体管的驱动强度的所有的V_B,N、V_B,P对。满足120的条件的每一对被存储在存储器130中。在完成穷举搜索之后，平衡晶体管失配的所有偏压对将被存储在可能偏压列表中。在一较佳实施例中，在150中，选择其和等于所有存储的偏压对的最小值的一对偏置电压。所选的那对偏置电压还使得功能电路3的泄漏功耗最小化。

在电路运行的同时，由于温度和电压变化和/或老化，晶体管的驱动强度可能改变。该改变被反映在电路1的输出电压(Vout)的改变中。在运行时阶段期间，在160中，该方法将以预定的时间周期检查检测电路的输出电压(Vout)中的改变。如果检测到Vout中的改变，则当前的偏置电压(V_B,P、V_B,N)—例如初始化阶段设置的偏置电压—被递增地改变(一起或交替地)170，直到检测电路的输出(Vout)改变为止180。在180，执行验证偏置电压(一个或多个)是否位于各自限制范围内的附加步骤，即V_B,P＝[V_Bmin,P,V_Bmax,P]以及V_B,N＝[V_Bmin,N,V_Bmax,N]。例如，采用40nm技术以及V_DD＝1.1V，各自的限制范围将为V_B,P＝[0.55V-1.65V]以及V_B,N＝[-0.55V-0.55V]。在选择新的一对偏置电压之后，时间周期被重置190。

在运行时工作期间，预期变化是逐渐的且因此仅要求对偏置电压(一个或多个)的小的微调，这可在不中断功能电路的工作的情况下被执行。替代地，如果预期到PVT中的突然改变或者微调的周期非常大，则如初始化阶段中的穷举搜索可被执行。

偏置电压(一个或多个)的可能范围取决于给定的V_DD和晶体管类型。可为每个晶体管类型定义不同的最大和最小偏置电压值。对于例如V_DD＝1.1V的标称电压，V_B,P可被设置于V_Bmin,P＝V_DD-V_DD/2至V_Bmax,P＝V_DD+V_DD/2的范围内，而V_B,N处于从V_Bmin,N＝-V_DD/2至V_Bmax,N＝+V_DD/2的范围内。如上所阐述的，这些范围取决于工艺技术以及工作电压。例如，对于较接近于晶体管的阈值电压的工作电压，V_B,N范围可被设为±2V_DD。

图8示出穷尽搜索的示例波形，其中所定义的偏置电压范围中的所有可能的偏置电压都被探查。偏置电压最初被设为V_B,P＝V_Bmax,P＝V_DD+V_DD/2以及V_B,N＝V_Bmin,N＝-V_DD/2。在每次迭代，在步骤140V_B,N递增+Δ。一旦V_B,N到达其最大值V_B,N＝V_Bmax,N，它就被重置为其最小值V_Bmin,N。然而，在步骤140，仅当V_B,N到达其最大值时，V_B,P减少-Δ。在该示例中，每次迭代仅一个偏置电压被改变。该过程被重复，直到所有可能的偏置电压组合都被探查为止。在穷举搜索期间，使得晶体管的性能最接近标称角的各对偏置电压可被保存在存储器130中。类似的或相同的搜索过程也可被用于图7A的运行时阶段。

有利的是，所提出的检测电路1可完全以数字CMOS来实现，使得它跨不同的技术能容易地移植，与控制逻辑块2一起能够减弱NMOS和PMOS晶体管之间的阈值失配(驱动强度中的差异)。检测电路1和控制逻辑2可被应用于宽电压范围工作(如0.3V-1.1V)。对外部基准电压的需要也被避免。根据至少一个示例性实施例，所提出的解决方案能够缓和制造工艺变化以及由老化和环境温度中的改变造成的变化，因为它能够在电路的使用期限内在功能电路不在使用时(例如在空闲周期)被应用。此外，根据至少一个示例性实施例，所提出的解决方案具有以下优点：具有较少组件、较不易受到局部变化的影响、且因此较少的设计复杂性。

Claims (15)

1.一种用于检测晶体管失配的电路(1)，包括：

-用于生成基准信号(Vin)的信号发生器(4)，以及

-包括至少一对p沟道和n沟道晶体管的放大电路(5)，所述放大电路(5)受到变化因素的影响，所述变化因素还影响位于同一集成电路(10)上的功能电路(3)，所述变化因素致使所述晶体管具有不同的驱动强度，并且所述放大电路(5)被配置用于接收所述基准信号(Vin)以及用于提供代表所述晶体管的驱动强度中的所述差异的放大信号(Vout)，以及

其中，所述信号发生器(4)被设计成比所述放大电路对所述变化因素更不敏感。

2.如权利要求1所述的用于检测晶体管失配的电路(1)，其特征在于，所述信号发生器(4)被设计用于在存在变化因素的情况下减少所述生成的基准信号(Vin)的电压波动。

3.如前述任一权利要求所述的用于检测晶体管失配的电路(1)，其特征在于，所述信号发生器(4)包括被配置成作为导通且串联连接的两个二极管(4a、4b)工作的组件。

4.如权利要求2和3所述的用于检测晶体管失配的电路(1)，其特征在于，所述组件的大小被设置成使得所述电压波动被减少到大约1％。

5.一种包括根据前述任一权利要求所述的用于检测晶体管失配的至少一个电路(1)的集成电路(10)。

6.如权利要求5所述的集成电路(10)，其特征在于，进一步包括被配置用于接收用于检测晶体管失配的所述电路(1)的放大信号(Vout)以及用于生成至少一个偏置电压(V_B,N、V_B,P)的控制电路(2)，所述至少一个偏置电压要被施加于所述功能电路(3)中的至少一对p沟道和n沟道晶体管，用于补偿所述晶体管的驱动强度中的差异。

7.如权利要求6所述的集成电路(10)，其特征在于，所述至少一个偏置电压(V_B,N、V_B,P)被进一步施加于所述放大电路(5)中的至少一对p沟道和n沟道晶体管用于补偿所述晶体管的驱动强度中的所述差异，其中所述控制电路(2)被进一步配置用于基于所述放大信号(Vout)中的电压改变检测驱动强度中的所述差异何时被补偿。

8.如权利要求6或7所述的集成电路(10)，其特征在于，所述控制电路(2)包括用于存储所述至少一个偏置电压(V_B,N、V_B,P)的存储器，并且所述控制电路(2)被进一步配置用于选择将所述功能电路(3)的泄漏功耗最小化的至少一个偏置电压(V_B,N、V_B,P)。

9.如权利要求6至8中任一项所述的集成电路(10)，其特征在于，所述控制电路(2)被配置用于生成用于p沟道晶体管的第一偏置电压(V_B,P)和用于n沟道晶体管的第二偏置电压(V_B,N)。

10.一种包括如权利要求5至9中任一项所述的集成电路(10)的设备。

11.一种用于检测晶体管失配的方法，所述方法包括：

-生成基准信号(Vin)，以及

-用放大电路(5)放大所述基准信号(Vin)以便提供代表功能电路(3)的驱动强度中的差异的放大信号(Vout)，所述功能电路包括位于集成电路(10)中的至少一对p沟道和n沟道晶体管，所述集成电路(10)受致使所述晶体管具有不同驱动强度的变化因素的影响，以及

其中，所述生成基准信号(Vin)的步骤包括生成比所述放大步骤中所生成的所述放大信号对所述变化因素更不敏感的基准信号(Vin)。

12.一种用于补偿受变化因素影响的集成电路(10)中的晶体管失配的方法，所述集成电路包括功能电路(3)、用于检测晶体管失配的电路(1)、以及用于补偿所述检测到的晶体管失配的控制电路(2)，所述方法包括：

-在根据权利要求11的用于检测晶体管失配的电路(1)中，提供代表位于所述检测电路(1)中的至少一对p沟道和n沟道晶体管的驱动强度中的差异的放大信号(Vout)，以及

-在所述控制电路(2)中，接收所述放大信号(Vout)，生成考虑到所述放大信号的至少一个偏置电压(V_B,N、V_B,P)，以及将所述至少一个偏置电压(V_B,N、V_B,P)施加于位于所述功能电路(3)中的至少一对p沟道和n沟道晶体管中的至少一个晶体管。

13.如权利要求12所述的方法，其特征在于，在所述控制电路(2)中，进一步将所述至少一个偏置电压(V_B,N、V_B,P)施加于位于所述检测电路(1)中的所述至少一对p沟道和n沟道晶体管中的至少一个晶体管，以及检测驱动强度中的所述差异何时被补偿。

14.如权利要求12或13所述的方法，其特征在于，进一步包括：

-将所述至少一个偏置电压(V_B,N、V_B,P)存储在存储器中，以及

-从所存储的偏置电压中选择使所述功能电路(3)的泄漏功耗最小化的至少一个偏置电压(V_B,N、V_B,P)。

15.如权利要求12至14任一项所述的方法，其特征在于，生成至少一个偏置电压(V_B,N、V_B,P)包括生成用于p沟道晶体管的第一偏置电压(V_B,P)以及用于n沟道晶体管的第二偏置电压(V_B,N)。