KR102673930B1

KR102673930B1 - 역류 방지 회로 및 전원 회로

Info

Publication number: KR102673930B1
Application number: KR1020190073093A
Authority: KR
Inventors: 츠토무 도미오카; 다다카츠 구로다
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2018-06-25
Filing date: 2019-06-19
Publication date: 2024-06-10
Also published as: CN110632967A; US20190393692A1; TWI818034B; TW202001472A; KR20200000809A; CN110632967B; JP7043139B2; JP2020003859A; US11025047B2

Abstract

(과제) 출력단 트랜지스터 (이하, 간단히 Tr) 의 기생 다이오드의 순방향 전압, 출력 전압을 검출하는 인버터 회로의 임계값 전압에 대한 프로세스나 온도 특성의 영향을, 프로세스의 추가·관리 공정을 추가하지 않고 억제하여, 역류 전류를 방지하는 역류 방지 회로를 제공한다.
(해결 수단) 전원 전압이 공급되는 입력 단자 및 출력 단자로부터 출력 전압을 출력하는 p 형 MOSTr 의 출력단 Tr 사이에 직렬로 개삽된 p 형 MOSTr 인 역류 방지 Tr, 출력 전압이 전원 전압을 초과한 경우, 역류 방지 Tr 을 오프 상태로 하는 역류 방지 제어 회로를 구비하고, 역류 방지 제어부가 p 형 MOSTr 이고, 소스가 출력 단자에 접속된 제 1 Tr, 일단이 제 1 Tr 의 드레인 및 역류 방지 Tr 의 게이트에 접속되고, 타단이 접지된 제 1 정전류 회로, 입력 단자 및 제 1 Tr 의 게이트 사이에 개삽되고, 제어 신호를 제 1 Tr 의 게이트에 출력하는 레벨 시프트 회로를 갖고, 제 1 Tr 의 드레인 전압으로 역류 방지 Tr 의 온 오프 제어를 실시한다.

Description

역류 방지 회로 및 전원 회로{BACKDRAFT PREVENTION CIRCUIT AND POWER SUPPLY CIRCUIT}

본 발명은, 역류 방지 회로 및 전원 회로에 관한 것이다.

강압형의 볼티지 레귤레이터는, 입력 전압이 출력 전압보다 높은 상태에서 사용된다. 그런데, 사용 조건 및 회로 구성에 따라서는, 입력 전압보다 출력 전압이 높아지는 경우가 있다. 이 경우, 출력 단자로부터 전류가 역류할 가능성이 있다.

그 때문에, 입력 전압보다 출력 전압이 높아져도, 볼티지 레귤레이터의 출력단의 p 채널형 MOS (metal oxide semiconductor) 트랜지스터 (이하, PMOS 트랜지스터라고 한다) 에 역류 전류가 흐르지 않도록, 입력 전압보다 출력 전압이 높아진 것을 검지하면, 상기 p 채널형 MOS 트랜지스터를 오프 상태로 하는 구성이 있다. 이 구성은, 예를 들어, 일본 공개특허공보 평10-341141호에 기재되어 있다.

도 11 에 나타내는 종전의 볼티지 레귤레이터는, PMOS 트랜지스터 (10) 및 n 채널형 MOS 트랜지스터 (이하, NMOS 트랜지스터라고 한다) (11) 로 이루어지는 인버터 회로와, 오차 증폭 회로 (101) 와, 출력단 트랜지스터 (102) 와, 기준 전원 (103) 과, 역류 방지 트랜지스터 (106) 를 구비한다. PMOS 트랜지스터 (10) 의 게이트, NMOS 트랜지스터 (11) 의 게이트 및 역류 방지 트랜지스터 (106) 로서의 PMOS 트랜지스터의 게이트는 각각 입력 단자 (104) 와 접속되어 있다. 오차 증폭 회로 (101) 의 비반전 입력 단자, 출력단 트랜지스터 (102) 의 드레인 및 PMOS 트랜지스터의 소스는 각각 출력 단자 (105) 와 접속되어 있다. 입력 단자 (104) 의 전압은 전원 전압 VDD 이다. 출력 단자 (105) 의 전압은, 출력 전압 VOUT 이다.

종전의 볼티지 레귤레이터에 있어서는, p 채널형 MOS 트랜지스터인 역류 방지 트랜지스터 (106) 가 온이면, 입력 전압인 전원 전압 VDD 와 p 채널형 MOS 트랜지스터인 출력단 트랜지스터 (102) 의 드레인-백 게이트 사이의 기생 다이오드의 순방향 전압 Vf 를 가산한 전압보다 출력 전압 VOUT 가 높아진 경우, 즉 이하의 (i) 식

VOUT ＞ VDD ＋ Vf … (i)

이 성립될 경우, 역류 전류가 기생 다이오드를 통하여, 볼티지 레귤레이터 내부에 흘러든다.

이 때문에, 종전의 볼티지 레귤레이터는, 인버터 회로의 출력을, 역류 방지 트랜지스터 (106) 의 게이트에 공급하여, 이하의 (ii) 식

VOUT ＞ VDD ＋ VTH (inv) … (ii)

가 성립될 경우에 역류 방지 트랜지스터 (106) 를 오프하도록 구성되어 있다. 상기 (ii) 식에 있어서, 임계값 전압 VTH (inv) 는, PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (11) 로 이루어지는 인버터 회로의 임계값 전압이다.

상기 서술한 구성에 의해, 출력 전압 VOUT 가 입력 전압인 전원 전압 VDD 보다 높아져도, 볼티지 레귤레이터 내부에 대한 역류 전류를 방지할 수 있다.

상기 서술한 특허문헌 1 은, 순방향 전압 Vf 와 임계값 전압 VTH (inv) 가 동일한 전압으로 간주하여 설계되어 있다.

그러나, 프로세스나 온도 특성의 편차에 따라, 임계값 전압 VTH (inv) 가 순방향 전압 Vf 보다 높은 전압이 되는 경우가 있다. 이 경우, 이하의 (iii) 식

VDD ＋ Vf ＜ VOUT ＜ VDD ＋ VTH (inv) … (iii)

에 나타내는 조건이 성립되어 있는 것으로 생각된다.

즉, 출력 전압 VOUT 가 전원 전압 VDD 및 순방향 전압 Vf 의 가산값을 초과해도, 이 출력 전압 VOUT 가 전원 전압 VDD 및 임계값 전압 VTH (inv) 의 가산값보다 낮은 상태이다.

상기 서술한 (iii) 식의 상태에 있어서는, 출력 전압 VOUT 가 전원 전압 VDD 및 순방향 전압 Vf 의 가산값을 초과해도, 역류 방지 트랜지스터 (106) 가 온 상태이기 때문에, 역류 전류의 유입을 방지할 수 없어, 볼티지 레귤레이터 내부에 역류 전류가 흘러든다.

이 상태에 대응하기 위해, 프로세스나 온도 특성에 의한 (iii) 식에 나타내는 상태의 발생을 방지할 목적에서, 순방향 전압 Vf 보다 임계값 전압 VTH (inv) 를 낮추는 제어를 실시하는 공정을 추가할 필요가 있어, 볼티지 레귤레이터의 제조 비용이 상승되어 버린다.

본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로, 출력단 트랜지스터의 기생 다이오드의 순방향 전압 (Vf) 과, 출력 전압의 검출을 실시하는 인버터 회로의 임계값 전압 (VTH (inv)) 을 순방향 전류가 흐르지 않는 상태로 하기 위한 프로세스의 제어 혹은 관리를 실시하는 공정을 추가하지 않고, 프로세스나 온도 특성에 의한 영향을 억제하여, 역류 전류를 방지하는 역류 방지 회로 및 전원 회로를 제공하는 것을 목적으로 한다.

본 발명의 역류 방지 회로는, 전원 전압이 공급되는 입력 단자와, 출력 단자로부터 소정의 출력 전압을 출력하는 p 채널형 MOS 트랜지스터인 출력단 트랜지스터 사이에 직렬로 개삽 (介揷) 된 p 채널형 MOS 트랜지스터인 역류 방지 트랜지스터와, 상기 출력 전압이 상기 전원 전압을 초과한 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어 회로를 구비하고, 상기 역류 방지 제어 회로가, 상기 출력 단자에 접속된 소스와, 전압이 인가되는 게이트와, 드레인을 포함하는 인핸스먼트형의 p 채널형 MOS 트랜지스터인 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인 및 상기 역류 방지 트랜지스터의 게이트의 각각에 접속되는 제 1 단과, 접지된 제 2 단을 포함하는 제 1 정전류 회로와, 상기 입력 단자 및 상기 제 1 트랜지스터의 게이트 사이에 개삽되고, 상기 전원 전압을 전압 강하한 전압을 제어 전압으로 하여, 상기 제 1 트랜지스터의 게이트에 인가하는 레벨 시프트 회로를 갖고, 상기 인핸스먼트형의 p 채널형 MOS 트랜지스터인 제 1 트랜지스터의 드레인의 전압에 의해 상기 역류 방지 트랜지스터의 온/오프 제어를 실시하는 것을 특징으로 한다.

본 발명의 전원 회로는, 입력 단자와, 출력 단자와, 상기 입력 단자로부터 전원 전압이 공급되는 소스와, 게이트 전압이 인가되는 게이트와, 상기 게이트에 인가되는 게이트 전압에 대응하여, 출력 단자에 소정의 출력 전압을 출력하는 드레인과, 소스측의 기생 다이오드를 갖고, p 채널형 MOS 트랜지스터인 출력단 트랜지스터와, p 채널형 MOS 트랜지스터로서, 상기 입력 단자에 접속되는 소스와, 상기 출력단 트랜지스터의 소스와 접속되는 드레인을 갖고, 상기 출력단 트랜지스터의 소스측의 기생 다이오드를 통하여 상기 출력 단자로부터 유입되는 역류 전류를 방지하는 역류 방지 트랜지스터와, 상기 출력 전압이 상기 전원 전압을 초과한 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어 회로를 구비하고, 상기 역류 방지 제어 회로가, 인핸스먼트형의 p 채널형 MOS 트랜지스터로서, 소스가 상기 출력 단자에 접속된 제 1 트랜지스터와, 일단이 상기 제 1 트랜지스터의 드레인 및 상기 역류 방지 트랜지스터의 게이트의 각각에 접속되고, 타단이 접지된 정전류 회로와, 상기 입력 단자 및 상기 제 1 트랜지스터의 게이트 사이에 개삽되고, 상기 전원 전압을 전압 강하한 전압을 제어 신호로 하여, 상기 제 1 트랜지스터의 게이트에 인가하는 레벨 시프트 회로를 갖고, 상기 제 1 트랜지스터의 드레인의 전압에 의해 상기 역류 방지 트랜지스터의 온/오프 제어를 실시하는 것을 특징으로 한다.

본 발명에 의하면, 출력단 트랜지스터의 기생 다이오드의 순방향 전압 (Vf) 과, 출력 전압의 검출을 실시하는 인버터 회로의 임계값 전압 (VTH (inv)) 을, 순방향 전류가 흐르지 않는 상태로 하기 위한 프로세스의 추가 혹은 관리를 실시하는 공정을 추가하지 않고, 프로세스나 온도 특성에 의한 영향을 억제하여, 역류 전류를 방지하는 역류 방지 회로 및 전원 회로를 제공할 수 있다.

도 1 은, 제 1 실시형태에 의한 역류 방지 회로를 구비하는, 제 1 실시형태의 전원 회로인 볼티지 레귤레이터를 나타내는 개략 블록도이다.
도 2 는, 제 1 실시형태에 의한 역류 방지 회로에 있어서의 레벨 시프트 회로의 회로예를 나타내는 도면이다.
도 3 은, 제 1 실시형태에 있어서의 정전류 회로의 회로예를 나타내는 도면이다.
도 4 는, 제 1 실시형태에 있어서의 정전류 회로의 다른 회로예를 나타내는 도면이다.
도 5 는, 제 2 실시형태에 의한 역류 방지 회로에 있어서의 레벨 시프트 회로의 회로예를 나타내는 도면이다.
도 6 은, 제 3 실시형태에 의한 역류 방지 회로에 있어서의 레벨 시프트 회로의 회로예를 나타내는 도면이다.
도 7 은, 제 4 실시형태에 의한 역류 방지 회로에 있어서의 역류 방지 제어부의 회로예를 나타내는 도면이다.
도 8 은, 제 5 실시형태에 의한 역류 방지 회로에 있어서의 역류 방지 제어부의 회로예를 나타내는 도면이다.
도 9 는, 제 6 실시형태에 의한 역류 방지 회로에 있어서의 역류 방지 제어부의 회로예를 나타내는 도면이다.
도 10 은, 제 7 실시형태에 의한 역류 방지 회로를 사용한 전원 회로인 볼티지 레귤레이터를 나타내는 개략 블록도이다.
도 11 은, 종래의 역류 방지 회로를 사용한 전원 회로인 볼티지 레귤레이터의 구성을 나타내는 개략 블록도이다.

＜제 1 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 1 실시형태에 대해 설명한다. 도 1 은, 본 발명의 제 1 실시형태에 의한 역류 방지 회로 (100) 를 사용한 전원 회로인 볼티지 레귤레이터 (1) 를 나타내는 개략 블록도이다.

볼티지 레귤레이터 (1) 는, 역류 방지 회로 (100), 오차 증폭 회로 (101), 출력단 트랜지스터 (102), 기준 전원 (103) 의 각각을 구비하고 있다. 역류 방지 회로 (100) 는, 역류 방지 트랜지스터 (106) 및 역류 방지 제어 회로 (111) 를 구비하고 있다. 역류 방지 제어 회로 (111) 는, 정전류 인버터 (109) 및 레벨 시프트 회로 (110) 를 구비하고 있다. 정전류 인버터 (109) 는, 제 1 트랜지스터 (107) 및 제 1 정전류 회로로서의 정전류 회로 (108) 를 구비하고 있다. 정전류 인버터 (109) 에 있어서, 제 1 트랜지스터 (107) 는, 정전류 회로 (108) 와 접속점 (P1) 을 통하여 접속되어 있다. 이하, 디플리션형이라고 특별히 정의하고 있지 않은 트랜지스터는, 인핸스먼트형의 트랜지스터이다.

역류 방지 트랜지스터 (106) 는, PMOS 트랜지스터로서, 소스 (S) 가 입력 단자 (104) 에 접속되고, 게이트 (G) 가 배선 (203) 을 통하여 접속점 (P1) 에 접속되고, 드레인 (D) 및 백 게이트 (BG) 가 출력단 트랜지스터 (102) 의 소스 (S) 및 백 게이트 (BG) 에 접속되어 있다.

출력단 트랜지스터 (102) 는, PMOS 트랜지스터로서, 게이트 (G) 가 오차 증폭 회로 (101) 의 출력 단자에 접속되고, 드레인 (D) 이 출력 단자 (105) 에 접속되어 있다.

오차 증폭 회로 (101) 는, 비반전 입력 단자가 출력 단자 (105) 에 접속되고, 반전 입력 단자가 기준 전원 (103) 의 ＋ 단자에 접속되어 있다.

기준 전원 (103) 은, － 측 단자가 접지되고, ＋ 측 단자가 출력 전압 VOUT 를 제어하는 기준 전압으로 되어 있다.

제 1 트랜지스터 (107) 는, PMOS 트랜지스터로서, 배선 (202) 을 통하여 출력 단자 (105) 에 접속되는 소스 (S) 와, 게이트 (G) 와, 접속점 (P1) 에 접속되어 있는 드레인 (D) 을 갖고 있다.

레벨 시프트 회로 (110) 는, 배선 (201) 을 통하여 입력 단자 (104) 에 접속되어 있는 회로 입력 단자와, 제 1 트랜지스터 (107) 의 게이트 (G) 에 접속되어 있는 회로 출력 단자를 갖고 있다.

정전류 회로 (108) 는, 일단이 접속점 (P1) 에 접속되고, 타단이 접지되어 있다. 정전류 회로 (108) 는, 예를 들어, 디플리션형의 n 채널형 MOS 혹은 p 채널형 MOS 트랜지스터의 게이트와 소스와 백 게이트를 단락시킨 전류원을 사용한다. 또, 디플리션형의 n 채널형 MOS 트랜지스터 혹은 p 채널형 MOS 트랜지스터의 게이트와 백 게이트를 단락시키고, 게이트와 소스 사이에 저항을 개삽한 전류원을 사용해도 된다.

상기 서술한 구성에 있어서, 오차 증폭 회로 (101) 는, 반전 입력 단자에 기준 전원 (103) 으로부터 공급되는 기준 전압 Vref 와, 비반전 입력 단자에 출력 단자 (105) 로부터 공급되는 출력 전압 VOUT 를 비교한다. 그리고, 오차 증폭 회로 (101) 는, 비교 결과에 대응하여, 출력 전압 VOUT 가 기준 전압 Vref 와 동등해지도록, 출력단 트랜지스터 (102) 의 게이트 (G) 에 대해, 출력 단자로부터 공급되는 제어 전압을 제어한다.

이로써, 출력 단자 (105) 에 접속되는 부하의 소비 전력이 변경되어도, 오차 증폭 회로 (101) 는, 출력단 트랜지스터 (102) 로부터 출력되는 출력 전압 VOUT 를, 항상 기준 전압 Vref 와 동등하게 하도록 제어한다. 이 결과, 볼티지 레귤레이터 (1) 는, 정전압 전원 회로로서 동작한다.

이하, 도 1 의 역류 방지 제어 회로 (111) 의 동작을 설명한다.

레벨 시프트 회로 (110) 는, 회로 입력 단자로부터 입력되는 전원 전압 VDD 를 전압 강하 VLS110 만큼 저하시켜 회로 출력 단자로부터 출력하고, 즉, 전압 VDD － VLS110 을 제 1 트랜지스터 (107) 의 게이트 (G) 에 인가한다.

이 때문에, 제 1 트랜지스터 (107) 의 게이트 전압이 VDD － VLS110 이고, 정전류 인버터 (109) 의 임계값 전압이 VTH109 (VTH (inv)) 인 경우, 정전류 인버터 (109) 가 반전시키는 출력 전압 VOUT 는, 이하의 (1) 식

VOUT ＝ VDD － VLS110 ＋ VTH109 … (1)

로 나타낸다. 여기서, VTH109 는, 실질적으로, 제 1 트랜지스터 (107) 가 온 상태로 천이된 경우, 접속점 (P1) 의 전위가「0」V 로부터 상승하는 점에서, 제 1 트랜지스터 (107) 의 임계값 전압의 VTH107 과 동일해진다.

따라서, 출력 전압 VOUT 가 VDD － VLS110 ＋ VTH109 이하인 경우, 즉, 출력 전압 VOUT 가 전원 전압 VDD 이하인 경우, 이하의 (2) 식

VDD ≥ VOUT … (2)

가 성립될 경우, 제 1 트랜지스터 (107) 의 게이트 소스간 전압은, (VOUT － (VDD － VLS110)) 을 계산함으로써 얻어지고, 제 1 트랜지스터 (107) 의 임계값 전압 VTH107 이하가 된다. 즉, 이하의 (3) 식

VOUT － (VDD － VLS110) ≤ VTH107 … (3)

을 만족시키고 있다. (3) 식을 만족시키고 있는 경우, 제 1 트랜지스터 (107) 는 오프 상태이고, 제 1 트랜지스터 (107) 의 드레인 전류가 정전류 회로 (108) 의 전류값 이하가 된다.

이 때문에, 역류 방지 제어부 (111) 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 의 전압이「0」V 를 유지하고, 역류 방지 제어 회로 (111) 는, 역류 방지 트랜지스터 (106) 가 온 상태를 유지한다.

한편, VOUT 가 이하의 (4) 식으로 나타내는 전압

VDD － VLS110 ＋ VTH109 … (4)

를 초과한 경우, 제 1 트랜지스터 (107) 의 게이트 (G) 와 소스 (S) 사이의 전압, 즉 제 1 트랜지스터 (107) 의 게이트 소스간 전압은, 이하의 (5) 식

(VOUT － (VDD － VLS110)) ＞ VTH107 … (5)

에서 기재하고 있는 바와 같이, 임계값 전압 VTH107 을 초과하므로, 제 1 트랜지스터 (107) 가 온 상태가 된다. 그리고, 제 1 트랜지스터 (107) 의 드레인 전류의 전류값이 증가하여, 정전류 회로 (108) 의 전류값보다 커진다.

이로써, 역류 방지 제어 회로 (111) 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 의 전압이 상승하여, 역류 방지 트랜지스터 (106) 가 온 상태로부터 오프 상태로 천이되도록 제어된다.

이 때문에, 출력 전압 VOUT 가 전원 전압 VDD 를 초과한 경우, 즉 이하의 (6) 식

VOUT ＞ VDD … (6)

이 성립될 경우, 출력 단자 (105) 로부터 입력 단자 (104) 에 대해 역류 전류가 흐르지 않기 위해서는, 이하의 (7) 식이 성립되도록, 전압 강하 VLS110 을 생성할 필요가 있다.

VDD － VLS110 ＋ VTH109 ＜ VDD ＋ Vf102 … (7)

여기서, Vf102 (Vf) 는, 출력단 트랜지스터 (102) 의 기생 다이오드의 순방향 전압이다.

(7) 식을 고려하면, 역류 전류가 흐르지 않기 위해서는, 정전류 인버터 (109) 의 임계값 전압 VTH109 가, 기생 다이오드의 순방향 전압 Vf102 미만인 것, 즉 이하의 (8) 식

VTH109 － VLS110 ＜ Vf102 … (8)

을 만족시키면 된다.

본 실시형태에 있어서, 상기 서술한 정전류 인버터 (109) 의 구성에 의해, 임계값 전압 VTH109 와 레벨 시프트 회로 (110) 의 전압 강하 VLS110 의 차분 전압을, 기생 다이오드의 순방향 전압 Vf102 미만으로 함으로써, 출력단 트랜지스터 (102) 의 기생 다이오드의 순방향 전압 Vf102 와 임계값 전압 VTH109 를 순방향 전류가 흐르지 않는 상태로 하기 위한 프로세스의 제어 혹은 관리를 실시하는 공정을 추가하지 않고, 프로세스의 편차나 온도에 따른 특성 변화에 의한 영향을 억제할 수 있어, 출력 전압 VOUT 가 전원 전압 VDD 보다 높아진 타이밍을 양호한 정밀도로, 실시간으로 검지할 수 있다. 이 때문에, 본 실시형태에 의하면, 출력 전압 VOUT 와 전원 전압 VDD 의 전압에 따라, 역류 방지 제어 회로 (111) 가 역류 방지 트랜지스터 (106) 를 확실하게 오프 상태로 할 수 있어, 출력단 트랜지스터 (102) 의 기생 다이오드를 통한, 출력 단자 (105) 로부터의 역류 전류의 볼티지 레귤레이터 (1) 내로의 유입을 방지하는 것이 가능해진다.

도 2 는, 레벨 시프트 회로 (110) 의 회로예를 나타내는 도면이다. 레벨 시프트 회로 (110) 는, 저항 (113) 과 제 2 정전류 회로로서의 정전류 회로 (112) 를 구비하고 있다. 저항 (113) 은, 일단이 배선 (201) 에 접속되고, 타단이 정전류 회로 (112) 를 통하여 접지되어 있다.

정전류 회로 (112) 가 전류 I112 를 흘리고, 저항 (113) 이 저항값 R113 인 경우, 전압 강하 VLS110 은, 이하의 식 (9)

VLS110 ＝ R113 × I112 … (9)

에 기재하는 바와 같이, 저항값 R113 과 전류값 I112 의 곱이 된다.

따라서, 저항 (113) 의 저항값 R113 및 정전류 회로 (112) 의 전류 I112 에 의해, 전압 강하 VLS110 의 전압값이 조정된다. 즉, (8) 식이 성립되기 위해서, 저항 (113) 및 정전류 회로 (112) 는 각각 이하의 (10) 식

(VTH109 － R113 × I112) ＜ Vf102 … (10)

을 만족시키도록 구성된다.

도 3 은, 정전류 회로 (112) 의 회로예를 나타내는 도면이다.

도 3 에 있어서, 정전류 회로 (112) 는, 기준 전원 (301) 과, 오차 증폭 회로 (302) 와, n 채널형 MOS 트랜지스터 (303) 와, 저항 (304) 의 각각을 구비하고 있다.

오차 증폭 회로 (302) 에 의해 구성되는 부 (負) 귀환 회로에 의해, 오차 증폭 회로 (302) 의 비반전 입력 단자는, 기준 전원 (301) 이 출력하는 기준 전압 V301 과 동일한 전압이 된다.

저항 (304) 에 흐르는 전류 I304 는, 저항 (304) 의 저항값을 저항 R304 로 했을 경우, V301/R304 에 비례한 전류가 된다.

저항 R304 에 흐르는 전류는, 단자 (T112) 가 배선 (204) 을 통하여 접속되는 저항 (113) 으로부터 공급된다. 이 때문에, 전압 강하 VLS110 은, R113/R304 에 비례한 전압이 된다.

또, 정전류 회로 (112) 는, 단자 (T112) 및 배선 (204) 의 각각의 사이에 커런트 미러 회로를 형성하여, 최종적으로 전류원으로서 구성한다. 이 때문에, 그 커런트 미러 회로의 되돌려지는 전류비에 의해, 전류 I112 가 R113/R403 에 비례하여 변화되므로, VLS110 이 비례 관계의 표기로 되어 있다.

상기 서술한 저항 (113) 과 저항 (304) 의 각각을 동종의 저항으로 구성함으로써, 온도 의존성이나 제조 편차가 저항 (113), 저항 (304) 각각에서 동일해진다.

이 때문에, 저항 (113) 및 저항 (304) 의 각각의 조합에 있어서, 온도 의존성이나 제조 편차가 상쇄되어, 전압 강하 VLS110 은, 양호한 정밀도로, 기준 전압 V301 에 비례하여 설정할 수 있다.

도 4 는, 본 발명의 제 1 실시형태에 있어서의 정전류 회로 (112) 의 다른 회로예를 나타내는 도면이다.

도 4 에 있어서, 정전류 회로 (112) 는, pnp 바이폴러 트랜지스터 (401, 402), 저항 (403), p 채널형 MOS 트랜지스터 (404, 405), 오차 증폭 회로 (406) 의 각각을 구비하고 있다. 이 정전류 회로 (112) 는, 밴드 갭 레퍼런스 회로에서 사용되는 구성이고, PTAT (Proportional To Absolute Temperature) 전류를 생성하는 회로이다.

저항 (403) 의 전압 강하가 PTAT 전압 VPTAT 가 되기 위해, 저항 (403) 에 흐르는 전류 I403 은, 저항 (403) 을 저항 R403 으로 한 경우, VPTAT/R403 에 비례한 전류가 된다.

저항 (403) 에 흐르는 전류는, 단자 (T112) 가 배선 (204) 을 통하여 접속되는 저항 (113) 으로부터 공급되게 된다.

이 때문에, 전압 강하 VLS110 은, R113/R403 에 비례한 전압이 된다.

또, 정전류 회로 (112) 는, 도 3 의 정전류 회로 (112) 와 마찬가지로, 단자 (T112) 및 배선 (204) 의 각각의 사이에 커런트 미러 회로를 형성하여, 최종적으로 전류원으로서 구성한다. 이 때문에, 그 커런트 미러 회로의 되돌려지는 전류비에 의해, 전류 I112 가 R113/R403 에 비례하여 변화되므로, VLS110 이 비례 관계의 표기로 되어 있다.

상기 서술한 저항 (113) 과 저항 (403) 의 각각을 동종의 저항으로 구성함으로써, 온도 의존성이나 제조 편차가 저항 (113), 저항 (403) 각각에서 동일해진다.

이 때문에, 도 3 의 정전류 회로 (112) 와 마찬가지로, 저항 (113) 및 저항 (403) 의 각각의 조합에 있어서, 온도 의존성이나 제조 편차가 상쇄되어, 전압 강하 VLS110 은, 양호한 정밀도로, PTAT 전압 VPTAT 에 비례하여 설정할 수 있다.

＜제 2 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 2 실시형태에 대해 설명한다. 도 5 는, 본 발명의 제 2 실시형태에 의한 역류 방지 회로 (100) 에 있어서의 레벨 시프트 회로 (110A) 의 회로예를 나타내는 도면이다. 제 2 실시형태에 의한 역류 방지 회로는, 레벨 시프트 회로 (110) 대신에 레벨 시프트 회로 (110A) 를 구비하는 점을 제외하고 제 1 실시형태에 의한 역류 방지 회로와 동일하게 구성된다.

레벨 시프트 회로 (110A) 는, 정전류 회로 (112) 와 PMOS 트랜지스터 (114) 를 구비하고 있다. 이 PMOS 트랜지스터 (114) 는, 저항 (113) 대신에 사용되고 있다. 또, 정전류 회로 (112) 는, 제 1 실시형태와 동일하다.

PMOS 트랜지스터 (114) 는, 소스 (S) 가 배선 (201) 에 접속되고, 게이트 (G) 및 드레인 (D) 이 배선 (204) 에 접속되어 있다.

정전류 회로 (112) 가 전류 I112 인 경우, PMOS 트랜지스터 (114) 의 임계값 전압 VTH114 의 경우, 레벨 시프트 회로 (110A) 의 전압 강하 VLS110 은, PMOS 트랜지스터 (114) 의 임계값 전압 VTH114 에 거의 동등해진다. 즉, 이하의 (11) 식

VLS110 ≒ VTH114 … (11)

이 된다.

여기서, 제 1 트랜지스터 (107) 및 PMOS 트랜지스터 (114) 의 각각은, 동일한 프로세스의 편차나 온도 변화에 의한 특성 변화를 나타내므로, 각각의 영향을 캔슬할 수 있고, 상기 서술한 (8) 식으로서 기술되는 VTH109 － VLS110 ＜ Vf102 의 관계는 안정적으로 만족된다.

본 실시형태에 있어서, 제 1 실시형태와 마찬가지로, 상기 서술한 정전류 인버터 (109) 의 임계값 전압 VTH109 와, 도 5 의 레벨 시프트 회로 (110A) 의 PMOS 트랜지스터 (114) 의 임계값 전압 VTH114 (전압 강하 VLS110) 의 차분 전압을, 기생 다이오드의 순방향 전압 Vf102 미만으로 할 수 있다.

＜제 3 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 3 실시형태에 대해 설명한다. 도 6 은, 본 발명의 제 3 실시형태에 의한 역류 방지 회로 (100) 에 있어서의 레벨 시프트 회로 (110B) 의 회로예를 나타내는 도면이다. 제 3 실시형태에 의한 역류 방지 회로는, 레벨 시프트 회로 (110) 대신에 레벨 시프트 회로 (110B) 를 구비하는 점을 제외하고 제 1 실시형태에 의한 역류 방지 회로와 동일하게 구성된다.

레벨 시프트 회로 (110B) 는, 정전류 회로 (112) 와 다이오드 (115) (PN 접합 소자) 를 구비하고 있다. 제 3 실시형태에 있어서는, 도 2 의 저항 (113) 대신에, 다이오드 (115) 가 사용되고 있다. 정전류 회로 (112) 는, 제 1 실시형태와 동일하다.

다이오드 (115) 는 애노드가 배선 (201) 에 접속되고, 캐소드가 배선 (204) 에 접속되어 있다.

정전류 회로 (112) 가 전류 I112 인 경우, 다이오드 (115) 의 순방향 전압 Vf115 의 경우,

VLS110 ≒ Vf115 … (12)

가 된다.

여기서, 다이오드 (115) 및 출력단 트랜지스터 (102) 의 각각은, 동일한 프로세스의 편차나 온도 변화에 의한 특성 변화를 나타내므로, 각각의 영향을 캔슬할 수 있고, 상기 서술한 (8) 식으로서 기술되는 (VTH109 － VLS110) ＜ Vf102 의 관계는 안정적으로 만족된다.

본 실시형태에 있어서, 제 1 실시형태와 마찬가지로, 상기 서술한 정전류 인버터 (109) 의 임계값 전압 VTH109 와, 도 6 의 레벨 시프트 회로 (110B) 의 다이오드 (115) 의 순방향 전압 Vf115 (전압 강하 VLS110) 의 차분 전압을, 기생 다이오드의 순방향 전압 Vf102 미만으로 할 수 있다.

＜제 4 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 4 실시형태에 대해 설명한다. 도 7 은, 본 발명의 제 4 실시형태에 의한 역류 방지 회로 (100) 에 있어서의 역류 방지 제어 회로 (111C) 의 회로예를 나타내는 도면이다. 제 1 실시형태와 상이한 점은, 역류 방지 제어 회로 (111C) 에 있어서, 정전류 인버터 (109) 의 접속점 (P1) 과 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에 파형 정형 회로 (701) 가 개삽되어 있는 구성이다.

파형 정형 회로 (701) 는, 인버터 (702) 와 인버터 (703) 가 직렬로 접속되어 구성되어 있다. 또, 용량 소자 (콘덴서) (704) 는, 인버터 (702) 의 출력 단자와 인버터 (703) 의 입력 단자 사이에 일단이 접속되고, 타단이 접지되어 있다.

파형 정형 회로 (701) 는, 접속점 (P1) 이 소정의 전압으로 상승했을 때, 전류 제어 신호로서의「H」레벨의 신호를 역류 방지 트랜지스터 (106) 의 게이트 (G) 에 대해 출력하고, 이「H」레벨의 신호에 의해 역류 방지 트랜지스터 (106) 를 오프 상태로 한다.

또, 용량 소자 (704) 는, 인버터 (702) 의 출력 변화를 지연시켜 인버터 (703) 에 대해 공급하기 위해서 형성되어 있다. 이 지연된 시간은, 역류 방지 트랜지스터 (106) 를 오프 상태로 하는 타이밍 조정에 사용된다.

본 실시형태에 의하면, 접속점 (P1) 이 소정의 전압이 된 시점에서, 파형 정형 회로 (701) 가 역류 방지 트랜지스터 (106) 의 게이트 (G) 에 대해, 역류 방지 트랜지스터 (106) 를 오프 상태로 하는「H」레벨의 신호를 출력하므로, 제 1 실시형태와 비교하여 역류 방지 트랜지스터 (106) 를 고속으로 오프 상태로 하는 것이 가능해진다.

또, 본 실시형태에 의하면, 용량 소자 (704) 의 용량을 조정함으로써, 출력 전압 VOUT 가 소정의 전압을 초과하고 나서부터 역류 방지 트랜지스터 (106) 를 오프 상태로 할 때까지의 시간을 용이하게 제어할 수 있다.

또, 제 2 및 제 3 실시형태의 역류 방지 제어 회로 (111) 도, 정전류 인버터 (109) 의 접속점 (P1) 과, 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 파형 정형 회로 (701) 를 개삽하는 구성으로 해도 된다.

＜제 5 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 5 실시형태에 대해 설명한다. 도 8 은, 본 발명의 제 5 실시형태에 의한 역류 방지 회로 (100) 에 있어서의 역류 방지 제어 회로 (111D) 의 회로예를 나타내는 도면이다. 제 1 실시형태와 상이한 점은, 역류 방지 제어 회로 (111D) 에 있어서, 정전류 인버터 (109) 대신에 정전류 인버터 (109D) 와, 파형 정형 회로 (801) 의 각각이 구비된 점이다.

파형 정형 회로 (801) 는, 인버터 (802) 와 인버터 (803) 가 직렬로 접속되어 구성되어 있다.

또, 정전류 인버터 (109D) 는, 제 1 트랜지스터 (107) 와 함께, 정전류 인버터 (109) 에 있어서의 정전류 회로 (108) 대신에, 제 1 정전류 회로로서의 가변 전류원 (108D) 이 형성되어 있다.

정전류 인버터 (109D) 에 있어서, 제 1 트랜지스터 (107) 는, 게이트 (G) 가 레벨 시프트 회로 (110) 에 배선 (204) 을 통하여 접속되고, 소스 (S) 가 배선 (202) 을 통하여 출력 단자 (105) 에 접속되고, 드레인 (D) 이 접속점 (P1) 과 접속되어 있다.

가변 전류원 (108D) 은, 일단이 접속점 (P1) 에 접속되고, 타단이 접지점에 접속되고, 제어 단자가 인버터 (802) 의 출력 단자에 접속되어 있다. 또, 가변 전류원 (108D) 은, 제어 단자에 대해「H」레벨이 인가되어 있는 경우의 전류값과 비교하여,「L」레벨이 인가되어 있는 경우의 전류값이 적게 흐르도록 전류값이 전환되는 구성으로 되어 있다.

이 구성에 의해, 정전류 인버터 (109D) 는, 가변 전류원 (108D) 의 제어 단자에 대해 전류 제어 신호로서의「H」레벨의 신호 및「L」레벨의 신호가 공급됨으로써, 가변 전류원 (108D) 에 흐르는 전류가 변화되므로, 역류 방지 트랜지스터 (106) 의 온/오프 제어에 있어서의 출력 전압 VOUT 의 전압값에 대해 히스테리시스성을 갖게 할 수 있다.

즉, 정상 상태인 출력 전압 VOUT 가 전원 전압 VDD 이하인 경우, 접속점 (P1) 이「L」레벨이고, 인버터 (802) 가 출력하는 신호 레벨이「H」레벨이기 때문에, 가변 전류원 (108D) 은, 제어 단자에「H」레벨의 신호가 공급되어 소정의 전류값이 흐르는 상태로 되어 있다. 이 때문에, 정전류 인버터 (109D) 는, 임계값 전압이 임계값 전압 VTH109A 에 유지되어 있는 상태로 되어 있다.

한편, 역류 검지 상태인 출력 전압 VOUT 가 전원 전압 VDD 보다 높은 경우, 접속점 (P1) 이「H」레벨이고, 인버터 (802) 가 출력하는 신호 레벨이「L」레벨이기 때문에, 가변 전류원 (108D) 은, 제어 단자에「L」레벨의 신호가 공급되어 소정의 전류값과 비교하여 보다 적은 전류가 흐르는 상태로 되어 있다. 이 때문에, 정전류 인버터 (109D) 는, 임계값 전압이 임계값 전압 VTH109B (＜ 임계값 전압 VTH109A) 로 천이된 상태로 되어 있다. 이로써, 정전류 인버터 (109D) 의 히스테리시스의 전압은, 역류 방지 트랜지스터 (106) 가 온 상태로부터 오프 상태가 되는 출력 전압 VOUT 와, 역류 방지 트랜지스터 (106) 가 오프 상태로부터 온 상태가 되는 출력 전압 VOUT 에 있어서의 차분으로서 VTH109A － VTH109B 가 된다.

상기 서술한 구성에 의해, 본 실시형태에 의하면, 역류 방지 트랜지스터 (106) 를 온 오프 제어하기 위해, 출력 전압 VOUT 가 소정의 전압을 초과했는지의 여부를 검출하는 정전류 인버터 (109D) 의 임계값 전압 VTH109 를, 역류 방지 트랜지스터 (106) 가 온 상태인 경우 (임계값 전압 VTH109A) 와 비교하여, 오프 상태인 경우 (임계값 전압 VTH109B) 를 낮출 수 있다. 따라서, 일단, 역류 방지 트랜지스터 (106) 가 오프 상태가 되었을 경우, 오프 상태가 되었을 때의 출력 전압 VOUT 에 대해, 복귀시에 있어서 출력 전압 VOUT 가 소정의 전압만큼 낮은 전압이 되지 않으면 역류 방지 트랜지스터 (106) 를 온 상태로 하지 않는 히스테리시스성을 갖게 할 수 있고, 짧은 주기로 발진하는 것과 같은 온 오프 동작에 의해 역류 방지 트랜지스터 (106) 를 가동시키지 않는 것이 가능해져, 볼티지 레귤레이터 (1) 의 열화를 억제할 수 있다.

또, 제 2 및 제 3 실시형태의 역류 방지 제어 회로 (111) 도, 정전류 인버터 (109) 를 상기 서술한 정전류 인버터 (109D) 로 치환하여, 접속점 (P1) 과 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 파형 정형 회로 (801) 를 개삽하는 구성으로 해도 된다.

＜제 6 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 6 실시형태에 대해 설명한다. 도 9 는, 본 발명의 제 6 실시형태에 의한 역류 방지 회로 (100) 에 있어서의 역류 방지 제어 회로 (111E) 의 회로예를 나타내는 도면이다. 제 1 실시형태와 상이한 점은, 역류 방지 제어 회로 (111E) 에 있어서, 레벨 시프트 회로 (110E) 와, 정전류 인버터 (109) 와, 파형 정형 회로 (901) 의 각각이 구비된 점이다.

파형 정형 회로 (901) 는, 인버터 (902) 와 인버터 (903) 가 직렬로 접속되어 구성되어 있다.

또, 레벨 시프트 회로 (110E) 에 있어서는, 레벨 시프트 회로 (110) 에 있어서의 정전류 회로 (112) 대신에, 제 2 정전류 회로로서의 가변 전류원 (112E) 이 형성되어 있다.

레벨 시프트 회로 (110E) 에 있어서, 저항 (113) 은, 일단이 배선 (201) 에 접속되고, 타단이 배선 (204) 에 접속되어 있다.

가변 전류원 (112E) 은, 일단이 배선 (204) 에 접속되고, 타단이 접지점에 접속되고, 제어 단자가 인버터 (902) 의 출력 단자에 접속되어 있다. 또, 가변 전류원 (112E) 은, 제어 단자에 대해「H」레벨이 인가되어 있는 경우의 전류값과 비교하여,「L」레벨이 인가되어 있는 경우의 전류값이 많이 흐르도록 전류값이 전환되는 구성으로 되어 있다.

이 구성에 의해, 레벨 시프트 회로 (110E) 는, 가변 전류원 (112E) 의 제어 단자에 대해 전류 제어 신호로서의「H」레벨 신호 및「L」레벨 신호가 공급됨으로써, 가변 전류원 (112E) 에 흐르는 전류가 변화되므로, 역류 방지 트랜지스터 (106) 의 온/오프 제어에 있어서의 출력 전압 VOUT 의 전압값에 대해 히스테리시스성을 갖게 할 수 있다.

즉, 정상 상태인 출력 전압 VOUT 가 전원 전압 VDD 이하인 경우, 접속점 (P1) 이「L」레벨이고, 인버터 (902) 가 출력하는 신호 레벨이「H」레벨이기 때문에, 가변 전류원 (112E) 은, 제어 단자에「H」레벨의 신호가 공급되어 소정의 전류 I112A 가 흐르는 상태로 되어 있다. 이 때문에, 레벨 시프트 회로 (110E) 는, 그 전압 강하가 전압 강하 VLS110A 에 유지되어 있는 상태로 되어 있다. 전압 강하 VLS110A 는, 상기 서술한 (9) 식과 동일하고, 이하의 (13) 식

VLS110A (＝ R113 × I112A) … (13)

으로 나타낸다.

한편, 역류 검지 상태인 출력 전압 VOUT 가 전원 전압 VDD 보다 높은 경우, 접속점 (P1) 이「H」레벨이고, 인버터 (802) 가 출력하는 신호 레벨이「L」레벨이기 때문에, 가변 전류원 (112E) 은, 제어 단자에「L」레벨의 신호가 공급되어 소정의 전류 I112A 와 비교하여, 보다 많은 전류 I112B 의 전류가 흐르는 상태로 되어 있다. 이 때문에, 레벨 시프트 회로 (110E) 는, 전압 강하가 전압 강하 VLS110B 로 천이된 상태로 되어 있다. 전압 강하 VLS110B 는, 이하의 (14) 식

VLS110B ＝ R113 × I112B ＞ VLS110A … (14)

로 나타낸다. 이로써, 레벨 시프트 회로 (110E) 의 히스테리시스의 전압은, 역류 방지 트랜지스터 (106) 가 온 상태로부터 오프 상태가 되는 출력 전압 VOUT 와, 역류 방지 트랜지스터 (106) 가 오프 상태로부터 온 상태가 되는 출력 전압 VOUT 에 있어서의 차분이 된다. 이 차분은 이하의 (15) 식

VLS110B － VLS110A ＝ R113 × (I112B － I112A) … (15)

가 된다.

상기 서술한 구성에 의해, 본 실시형태에 의하면, 역류 방지 트랜지스터 (106) 를 온 오프 제어하기 위해, 출력 전압 VOUT 가 소정의 전압을 초과했는지의 여부를 검출하는 정전류 인버터 (109) 에 부여하는 전압 강하 VLS110 을, 역류 방지 트랜지스터 (106) 가 온 상태인 경우 (전압 강하 VLS110A) 와 비교하여, 오프 상태인 경우 (전압 강하 VLS110B) 를 높게 할 수 있다. 따라서, 일단, 역류 방지 트랜지스터 (106) 가 오프 상태가 되었을 경우, 오프 상태가 되었을 때의 출력 전압 VOUT 에 대해, 복귀시에 있어서 출력 전압 VOUT 가 소정의 전압만큼 낮은 전압이 되지 않으면 역류 방지 트랜지스터 (106) 를 온 상태로 하지 않는 히스테리시스성을 갖게 할 수 있고, 짧은 주기로 발진하는 것과 같은 온 오프 동작에 의해 역류 방지 트랜지스터 (106) 를 가동시키지 않는 것이 가능해져, 볼티지 레귤레이터 (1) 의 열화를 억제할 수 있다.

또, 제 2 및 제 3 실시형태의 역류 방지 제어 회로 (111) 도, 레벨 시프트 회로 (110) 를 상기 서술한 레벨 시프트 회로 (110E) 로 치환하여, 접속점 (P1) 과 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 파형 정형 회로 (901) 를 개삽하는 구성으로 해도 된다.

＜제 7 실시형태＞

이하, 도면을 참조하여, 본 발명의 제 7 실시형태에 대해 설명한다.

도 10 은, 본 발명의 제 7 실시형태에 의한 역류 방지 회로 (100F) 를 사용한 전원 회로인 볼티지 레귤레이터 (1F) 를 나타내는 개략 블록도이다.

볼티지 레귤레이터 (1F) 가, 볼티지 레귤레이터 (1) 와 상이한 점은, 역류 방지 회로 (100F) 내의 역류 방지 제어 회로 (111F) 에 있어서, 전류 제어 회로 (605) 와 저항 (710) 이 구비된 점이다.

전류 제어 회로 (605) 는, 인버터 (601), n 채널형 MOS 트랜지스터 (602) 및 정전류 회로 (603) 의 각각이 구비되어 있다.

인버터 (601) 는, 입력 단자가 정전류 인버터 (109) 의 접속점 (P1) 에 접속되고, 출력 단자가 n 채널형 MOS 트랜지스터 (602) 의 게이트 (G) 에 접속되어 있다.

n 채널형 MOS 트랜지스터 (602) 는, n 채널형 MOS 트랜지스터로서, 드레인 (D) 이 역류 방지 트랜지스터 (106) 의 게이트 (G) 와 접속점 (P2) 을 통하여 접속되고, 소스 (S) 가 정전류 회로 (603) 를 통하여 접지되어 있다.

저항 (710) 은, 일단이 역류 방지 트랜지스터 (106) 의 드레인 (D) 에 접속되고, 타단이 접속점 (P2) 을 통하여 n 채널형 MOS 트랜지스터 (602) 의 드레인 (D) 에 접속되어 있다. 저항 (710) 의 저항값은, n 채널형 MOS 트랜지스터 (602) 가 온 상태가 되었을 때, 접속점 (P2) 의 전압이 정전류 회로 (603) 에 의해 역류 방지 트랜지스터 (106) 가 온 상태가 되도록, 충분히 크게 설정되어 있다.

정상 상태인 출력 전압 VOUT 가 전원 전압 VDD 이하인 경우, 접속점 (P1) 이「L」레벨이고, 인버터 (601) 가 출력하는 신호 레벨이「H」레벨이기 때문에, n 채널형 MOS 트랜지스터 (602) 는, 게이트 (G) 에「H」레벨의 신호가 공급되고 있어, 온 상태로 되어 있다. 이로써 접속점 (P2) 의 전압이 저하되므로, 역류 방지 트랜지스터 (106) 는 온 상태가 된다.

한편, 역류 검지 상태인 출력 전압 VOUT 가 전원 전압 VDD 보다 높은 경우, 접속점 (P1) 의 전압이 상승하여, 인버터 (601) 가 출력하는 신호 레벨이「L」레벨이 되기 때문에, n 채널형 MOS 트랜지스터 (602) 는 오프 상태가 된다. 이로써, 저항 (710) 에 전류가 흐르지 않게 되어, 접속점 (P2) 의 전압은 역류 방지 트랜지스터 (106) 의 드레인 (D) 전압과 동등해지기 때문에, 역류 방지 트랜지스터 (106) 는 오프 상태가 된다.

본 실시형태에 의하면, 저항 (710) 과 n 채널형 MOS 트랜지스터 (602) 와 정전류 회로 (603) 로 이루어지는 인버터의 출력에 의해, 역류 방지 트랜지스터 (106) 의 게이트 제어를 실시하고 있고, 저항 (710) 의 저항값이나 정전류 회로 (603) 의 전류값을 조정함으로써, 역류 방지 트랜지스터 (106) 가 온 상태일 때의 게이트 전압을 제어할 수 있어, 역류 방지 트랜지스터 (106) 의 게이트 (G) 의 열화를 방지할 수 있다는 효과가 있다.

또, 제 2 및 제 3 실시형태의 역류 방지 제어 회로 (111) 도, 역류 방지 제어 회로 (111F) 와 동일한 구성으로 하고, 도 1 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 과, 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 전류 제어 회로 (605) 를 개삽하고, 역류 방지 트랜지스터 (106) 의 게이트 (G) 및 드레인 (D) 사이에 저항 (710) 을 개삽하는 구성으로 해도 된다.

또, 제 1 실시형태로부터 제 7 실시형태에 있어서는, 전원 회로로서 출력 전압 VOUT 가 기준 전압 Vref 와 동등하게 제어되는 볼티지 팔로어 (트래커) 형의 볼티지 레귤레이터 (1) 를 예로 하여 설명했지만, 출력 전압 VOUT 를 분압 저항으로 분압한 귀환 전압 Vfb 와 기준 전압 Vref 가 동등하게 제어되는 강압형의 볼티지 레귤레이터 등의 전원의 출력단에 있어서의 출력단 트랜지스터로부터의 역류 전류를 방지하는 구성에 사용해도 된다.

이상, 이 발명의 실시형태를 도면을 참조하여 상세히 서술해 왔지만, 구체적인 구성은 이 실시형태에 한정되는 것이 아니고, 이 발명의 요지를 일탈하지 않는 범위의 설계 등도 포함된다.

Claims

전원 전압이 공급되는 입력 단자와, 출력 단자로부터 소정의 출력 전압을 출력하는 p 채널형 MOS 트랜지스터인 출력단 트랜지스터 사이에 직렬로 개삽된 p 채널형 MOS 트랜지스터인 역류 방지 트랜지스터와,
상기 출력 전압이 상기 전원 전압을 초과한 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어 회로를 구비하고,
상기 역류 방지 제어 회로가,
상기 출력 단자에 접속된 소스와, 전압이 인가되는 게이트와, 드레인을 포함하는 인핸스먼트형의 p 채널형 MOS 트랜지스터인 제 1 트랜지스터와,
상기 제 1 트랜지스터의 드레인 및 상기 역류 방지 트랜지스터의 게이트의 각각에 접속되는 제 1 단과, 접지된 제 2 단을 포함하는 제 1 정전류 회로와,
상기 입력 단자 및 상기 제 1 트랜지스터의 게이트 사이에 개삽되고, 상기 전원 전압을 전압 강하한 전압을 제어 전압으로 하여, 상기 제 1 트랜지스터의 게이트에 인가하는 레벨 시프트 회로를 갖고, 상기 인핸스먼트형의 p 채널형 MOS 트랜지스터인 제 1 트랜지스터의 드레인의 전압에 의해 상기 역류 방지 트랜지스터의 온/오프 제어를 실시하는 것을 특징으로 하는 역류 방지 회로.
제 1 항에 있어서,
상기 제 1 트랜지스터의 임계값 전압과 상기 레벨 시프트 회로의 전압 강하의 차분이, 상기 출력단 트랜지스터의 기생 다이오드의 순방향 전압 미만에서 형성 되어 있고,
상기 제 1 트랜지스터의 소스에 인가되는 상기 출력 전압이, 상기 제 1 트랜지스터의 게이트에 인가되는 상기 제어 전압을 초과하면, 상기 제 1 트랜지스터의 드레인의 전압이 상승하여, 상기 역류 방지 트랜지스터를 오프로 하는 것을 특징으로 하는 역류 방지 회로.
제 1 항 또는 제 2 항에 있어서,
상기 레벨 시프트 회로가, 저항과, 상기 저항과 직렬로 접속되는 제 2 정전류 회로를 구비하는 것을 특징으로 하는 역류 방지 회로.
제 1 항 또는 제 2 항에 있어서,
상기 레벨 시프트 회로가, p 채널형 MOS 트랜지스터와, 상기 p 채널형 MOS 트랜지스터와 직렬로 접속되는 제 2 정전류 회로를 구비하는 것을 특징으로 하는 역류 방지 회로.
제 1 항 또는 제 2 항에 있어서,
상기 레벨 시프트 회로가, PN 접합 소자와, 상기 PN 접합 소자와 직렬로 접속되는 제 2 정전류 회로를 구비하는 것을 특징으로 하는 역류 방지 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제 1 트랜지스터의 드레인과, 역류 방지 트랜지스터의 게이트 사이에 개삽된 파형 정형 회로를 추가로 구비한 것을 특징으로 하는 역류 방지 회로.
제 6 항에 있어서,
상기 제 1 정전류 회로가, 상기 파형 정형 회로가 출력하는 전류 제어 신호에 의해, 상기 출력 전압이 상기 전원 전압 이하인 경우의 전류와 비교하여, 상기 출력 전압이 상기 전원 전압을 초과한 경우의 전류를 적게 하도록 구성되는 것을 특징으로 하는 역류 방지 회로.
제 6 항에 있어서,
상기 레벨 시프트 회로가, 상기 파형 정형 회로가 출력하는 전류 제어 신호에 의해, 상기 출력 전압이 상기 전원 전압 이하인 경우의 전압 강하와 비교하여, 상기 출력 전압이 상기 전원 전압을 초과한 경우의 전압 강하를 크게 하도록 구성되는 것을 특징으로 하는 역류 방지 회로.
제 1 항에 있어서,
상기 역류 방지 트랜지스터의 드레인 및 게이트 사이에 개삽된 저항과,
상기 역류 방지 트랜지스터의 게이트와 제 1 트랜지스터의 드레인 사이에 개삽되고, 제 1 트랜지스터의 드레인의 전압에 의해 상기 저항에 흘리는 전류를 제어하는 전류 제어 회로를 추가로 구비하고,
상기 전류 제어 회로가, 상기 출력 전압이 상기 전원 전압보다 높은 경우에, 상기 저항에 흐르는 전류를 감소시키는 것을 특징으로 하는 역류 방지 회로.
입력 단자와,
출력 단자와,
상기 입력 단자로부터 전원 전압이 공급되는 소스와, 게이트 전압이 인가되는 게이트와, 상기 게이트에 인가되는 게이트 전압에 대응하여, 출력 단자에 소정의 출력 전압을 출력하는 드레인과, 소스측의 기생 다이오드를 갖고, p 채널형 MOS 트랜지스터인 출력단 트랜지스터와,
p 채널형 MOS 트랜지스터로서, 상기 입력 단자에 접속되는 소스와, 상기 출력단 트랜지스터의 소스와 접속되는 드레인을 갖고, 상기 출력단 트랜지스터의 소스측의 기생 다이오드를 통하여 상기 출력 단자로부터 유입되는 역류 전류를 방지하는 역류 방지 트랜지스터와,
상기 출력 전압이 상기 전원 전압을 초과한 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어 회로를 구비하고,
상기 역류 방지 제어 회로가,
인핸스먼트형의 p 채널형 MOS 트랜지스터로서, 소스가 상기 출력 단자에 접속된 제 1 트랜지스터와,
일단이 상기 제 1 트랜지스터의 드레인 및 상기 역류 방지 트랜지스터의 게이트의 각각에 접속되고, 타단이 접지된 정전류 회로와,
상기 입력 단자 및 상기 제 1 트랜지스터의 게이트 사이에 개삽되고, 상기 전원 전압을 전압 강하한 전압을 제어 신호로 하여, 상기 제 1 트랜지스터의 게이트에 인가하는 레벨 시프트 회로를 갖고, 상기 제 1 트랜지스터의 드레인의 전압에 의해 상기 역류 방지 트랜지스터의 온/오프 제어를 실시하는 것을 특징으로 하는 전원 회로.