JP7043139B2 - 逆流防止回路及び電源回路 - Google Patents

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Description

本発明は、逆流防止回路及び電源回路に関する。
降圧型のボルテージレギュレータは、入力電圧が出力電圧より高い状態で使用される。ところが、使用条件及び回路構成によっては、入力電圧より出力電圧が高くなった場合、出力端子から電流が逆流する可能性がある。
そのため、入力電圧より出力電圧が高くなっても、ボルテージレギュレータの出力段のpチャネル型MOS(metal oxide semiconductor)トランジスタに逆流電流が流れないように、入力電圧より出力電圧が高くなったことを検知すると、上記pチャネル型MOSトランジスタをオフ状態とする構成がある(例えば、特許文献1参照)。
図11の従来例においては、pチャネル型MOSトランジスタである逆流防止トランジスタ106がオンであると、
VOUT>VDD+Vf …(1)
となった場合、すなわち、入力電圧である電源電圧VDDとpチャネル型MOSトランジスタである出力段トランジスタ102のドレイン-バックゲート間の寄生ダイオードの順方向電圧Vfとを加算した電圧より出力電圧VOUTが高くなった場合、逆流電流が寄生ダイオードを介して、ボルテージレギュレータ内部に流れ込む。
このため、PMOSトランジスタ10及びNMOSトランジスタ11からなるインバータ回路の出力を、逆流防止トランジスタ106のゲートに供給し、以下の(2)式の電圧関係となった場合に、逆流防止トランジスタ106をオフする構成としている。
VOUT>VDD+VTH(inv) …(2)
上記(2)式において、閾値電圧VTH(inv)は、PMOSトランジスタ10及びNMOSトランジスタ11からなるインバータ回路の閾値電圧である。この構成により、出力電圧VOUTが入力電圧である電源電圧VDDより高くなっても、ボルテージレギュレータ内部に対する逆流電流を防止することができる。
特開平10-341141号公報
上述した特許文献1は、順方向電圧Vfと閾値電圧VTH(inv)とが同様の電圧として設計されている。
しかしながら、プロセスや温度特性のばらつきによって、閾値電圧VTH(inv)が順方向電圧Vfより高い電圧となる場合がある。この場合、以下の(3)式に示す関係式の状態が発生することが考えられる。
VDD+Vf<VOUT<VDD+VTH(inv) …(3)
すなわち、出力電圧VOUTが電源電圧VDD及び順方向電圧Vfの加算値を超えても、この出力電圧VOUTが電源電圧VDD及び閾値電圧VTH(inv)の加算値より低い状態である。
上述した(3)式の状態においては、出力電圧VOUTが電源電圧VDD及び順方向電圧Vfの加算値を超えても、逆流防止トランジスタ106がオン状態のため、逆流電流の流入を防止できず、ボルテージレギュレータ内部に逆流電流が流れ込む。
この状態に対応するため、プロセスや温度特性による(3)式に示す状態の発生を防止する目的で、順方向電圧Vfより閾値電圧VTH(inv)を低くする制御を行う工程を追加する必要があり、ボルテージレギュレータの製造コストが上昇してしまう。
本発明は、このような事情に鑑みてなされたもので、出力段トランジスタの寄生ダイオードの順方向電圧(Vf)と、出力電圧の検出を行うインバータ回路の閾値電圧(VTH(inv))とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスや温度特性による影響を抑止し、逆流電流を防止する逆流防止回路及び電源回路を提供することを目的とする。
本発明の逆流防止回路は、電源電圧が供給される入力端子と、出力端子から所定の出力電圧を出力するpチャネル型MOSトランジスタである出力段トランジスタとの間に直列に介挿されたpチャネル型MOSトランジスタである逆流防止トランジスタと、前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部とを備え、前記逆流防止制御部が、エンハンスメント型のpチャネル型MOSトランジスタであり、ソースが前記出力端子に接続された第1トランジスタと、一端が前記第1トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に接続され、他端が接地された第1定電流回路と、前記入力端子及び前記第1トランジスタのゲート間に介挿され、前記電源電圧を電圧降下した電圧を制御電圧として、前記第1トランジスタのゲートに印加するレベルシフト回路とを有し、前記第1トランジスタのドレインの電圧により前記逆流防止トランジスタのオン/オフ制御を行うことを特徴とする。
この発明によれば、出力段トランジスタの寄生ダイオードの順方向電圧(Vf)と、出力電圧の検出を行うインバータ回路の閾値電圧(VTH(inv))とを、順方向電流が流れない状態とするためのプロセスの追加あるいは管理を行う工程を追加することなく、プロセスや温度特性による影響を抑止し、逆流電流を防止する逆流防止回路及び電源回路を提供することができる。
本発明の第1の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。 本発明の第1の実施形態による逆流防止回路100おけるレベルシフト回路110の回路例を示す図である。 本発明の第1の実施形態における定電流回路112の回路例を示す図である。 本発明の第1の実施形態における定電流回路112の他の回路例を示す図である。 本発明の第2の実施形態による逆流防止回路100におけるレベルシフト回路110Aの回路例を示す図である。 本発明の第3の実施形態による逆流防止回路100におけるレベルシフト回路110Bの回路例を示す図である。 本発明の第4の実施形態による逆流防止回路100における逆流防止制御部111Cの回路例を示す図である。 本発明の第5の実施形態による逆流防止回路100における逆流防止制御部111Dの回路例を示す図である。 本発明の第6の実施形態による逆流防止回路100における逆流防止制御部111Eの回路例を示す図である。 本発明の第7の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。 従来の逆流防止回路を用いた電源回路であるボルテージレギュレータの構成を示す概略ブロック図である。
<第1の実施形態>
以下、図面を参照して、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
この概略ブロック図において、ボルテージレギュレータ1は、逆流防止回路100、誤差増幅回路101、出力段トランジスタ102、基準電源103の各々を備えている。逆流防止回路100は、逆流防止トランジスタ106及び逆流防止制御部111を備えている。逆流防止制御部111は、定電流インバータ109及びレベルシフト回路110を備えている。定電流インバータ109は、第1トランジスタ107及び定電流回路108を備えている。以下、デプレッション型と特に定義していないトランジスタは、エンハンスメント型のトランジスタである。
逆流防止トランジスタ106は、pチャネル型MOSトランジスタであり、ソースSが入力端子104に接続され、ゲートGが配線203を介して接続点P1に接続され、ドレインD及びバックゲートBGが出力段トランジスタ102のソースS及びバックゲートBGに接続されている。
出力段トランジスタ102は、pチャネル型MOSトランジスタであり、ゲートGが誤差増幅回路101の出力端子に接続され、ドレインDが出力端子105に接続されている。
誤差増幅回路101は、+側入力端子が出力端子105に接続され、-側入力端子が基準電源103の+端子に接続されている。
基準電源103は、-端子が接地され、+側端子が出力電圧VOUTを制御する基準電圧となっている。
第1トランジスタ107は、pチャネル型MOSトランジスタであり、ソースSが配線202を介して出力端子105に接続され、ゲートGが配線204を介してレベルシフト回路110の回路出力端子に接続され、ドレインDが接続点P1に接続されている。
レベルシフト回路110は、回路入力端子が配線201を介して入力端子104に接続されている。
定電流回路108は、一端が接続点P1に接続され、他端が接地されている。定電流回路108は、例えば、ゲートとソースとバックゲートとを短絡したデプレッション型のnチャネル型MOSあるいはpチャネル型MOSトランジスタを用いた電流源を用いる。また、ゲートとバックゲートとを短絡したデプレッション型のnチャネル型MOSトランジスタあるいはpチャネル型MOSトランジスタのゲートとソースとの間に抵抗を介挿した電流源を用いても良い。
上述した構成において、誤差増幅回路101は、-側端子に基準電源103から供給される基準電圧Vrefと、+側端子に出力端子105から供給される出力電圧VOUTとを比較する。そして、誤差増幅回路101は、比較結果に対応し、出力電圧VOUTが基準電圧Vrefと同等となるように、出力段トランジスタ102のゲートGに対して、出力端子から供給する制御電圧を制御する。
これにより、出力端子105に接続される負荷の消費電力が変更されても、誤差増幅回路101は、出力段トランジスタ102から出力される出力電圧VOUTを、常に基準電圧Vrefと同等とするように制御する。この結果、ボルテージレギュレータ1は、定電圧電源回路として動作する。
以下、図1の逆流防止制御部111の動作を説明する。
定電流インバータ109は、上述したように、第1トランジスタ107と定電流回路108により構成されている。
この構成において、レベルシフト回路110は、回路入力端子から入力される電源電圧VDDを電圧降下VLS110分低下させて回路出力端子から出力し、すなわち、電圧VDD-VLS110を第1トランジスタ107のゲートGに印加する。
このため、第1トランジスタ107のゲート電圧がVDD-VLS110であり、定電流インバータ109の閾値電圧がVTH109(VTH(inv))である場合、定電流インバータ109が反転する出力電圧VOUTは、以下の式で表される。
VOUT=VDD-VLS110+VTH109
となる。ここで、VTH109は、実質的に、第1トランジスタ107がオン状態に移行した場合、接続点P1の電位が「0」Vから上昇することから、第1トランジスタ107の閾値電圧のVTH107と同様となる。
したがって、VOUTがVDD-VLS110+VTH109以下の場合、すなわち、出力電圧VOUTが電源電圧VDD以下の場合(VDD≧VOUTの場合)、第1トランジスタ107のゲートソース間電圧が(VOUT-(VDD-VLS110))≦VTH107のため、第1トランジスタ107がオフ状態であり、第1トランジスタ107のドレイン電流が定電流回路108の定電流の電流値以下となる。
このため、逆流防止制御部111における定電流インバータ109の接続点P1の電圧が「0」Vを維持し、逆流防止制御部111は、逆流防止トランジスタ106をオン状態を維持する。
一方、VOUTがVDD-VLS110+VTH109を超えた場合、第1トランジスタ107のゲートソース間電圧が(VOUT-(VDD-VLS110))>VTH107であり、第1トランジスタ107のゲートGとソースSとの間の電圧が閾値電圧VTH107を超えて、第1トランジスタ107がオン状態となる。そして、第1トランジスタ107のドレイン電流の電流値が増加して、定電流回路108の定電流の電流値より大きくなる。
これにより、逆流防止制御部111における定電流インバータ109の接続点P1の電圧が上昇し、逆流防止トランジスタ106がオン状態からオフ状態に移行するように制御される。
このため、出力電圧VOUTが電源電圧VDDを超えた場合(VOUT>VDDの場合)、出力端子105から入力端子104に対して逆流電流が流れないためには、以下の関係式が成立するように、電圧降下VLS110を生成する必要がある。以下の関係式において、順方向電圧Vf102(Vf)は、出力段トランジスタ102の寄生ダイオードの順方向電圧である。
VDD-VLS110+VTH109<VDD+Vf102
すなわち、(VTH109-VLS110)<Vf102の関係が成立すれば、すなわち、VTH109-VLS110が寄生ダイオードの順方向電圧Vf102未満であればよい。
本実施形態において、上述した定電流インバータ109の構成により、閾値電圧VTH109とレベルシフト回路110の電圧降下VLS110との差分電圧を、寄生ダイオードの順方向電圧Vf102未満とすることで、出力段トランジスタ102の寄生ダイオードの順方向電圧Vf102と閾値電圧VTH109とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスのばらつきや温度による特性変化による影響を抑制することができ、出力電圧VOUTが電源電圧VDDより高くなったタイミングを精度良く、リアルタイムに検知することができる。このため、本実施形態によれば、出力電圧VOUTと電源電圧VDDの電圧に応じて、逆流防止制御部111が逆流防止トランジスタ106を確実にオフ状態とすることができ、出力段トランジスタ102の寄生ダイオードを介する、出力端子105からの逆流電流のボルテージレギュレータ1内への流入を防止することが可能となる。
図2は、本発明の第1の実施形態による逆流防止回路100おけるレベルシフト回路110の回路例を示す図である。レベルシフト回路110は、抵抗113と定電流回路112とを備えている。抵抗113は、一端が配線201に接続され、他端が定電流回路112を介して接地されている。
定電流回路112が電流I112を流し、抵抗113が抵抗値R113である場合、電圧降下VLS110は、R113×I112となる。
したがって、抵抗113の抵抗値R113及び定電流回路112の電流I112により、電圧降下VLS110の電圧値を調整する。すなわち、(VTH109-VLS110)<Vf102を満足させるため、(VTH109-R113×I112)<Vf102となるように、抵抗R1113及び定電流回路112の各々を形成する。
図3は、本発明の第1の実施形態における定電流回路112の回路例を示す図である。
図3において、定電流回路112は、基準電源301と、誤差増幅回路302と、nチャネル型MOSトランジスタ303と抵抗304との各々を備えている。
誤差増幅回路302により構成される負帰還回路により、誤差増幅回路302の負入力端子-は、基準電源301の出力する基準電圧V301と同様の電圧となる。
抵抗304に流れる電流I304は、抵抗304が抵抗R304とした場合、V301/R304に比例した電流となる。すなわち、I304∝(V301/R304)となる。
抵抗R304に流れる電流は、端子T112が配線204を介して接続される抵抗113から供給されることになる。
このため、電圧降下VLS110は、R113/R304に比例した電圧となる。すなわち、VLS110∝(R113/R304)×V301となる。
また、定電流回路112は、端子T112及び配線204の各々の間にカレントミラー回路を設けて、最終的に電流源として構成する。このため そのカレントミラー回路の折返しの電流比により、電流I112がR113/R403に比例して変化するため、VLS110が比例関係の表記となっている。
上述した抵抗113と抵抗304との各々を同種の抵抗で構成することにより、温度依存性や製造バラツキが抵抗113、抵抗304それぞれで同様となる。
このため、抵抗113及び抵抗304の各々の組合わせにおいて、温度依存性や製造バラツキが相殺され、電圧降下VLS110は、精度良く、基準電圧V301に比例して設定することができる。
図4は、本発明の第1の実施形態における定電流回路112の他の回路例を示す図である。
図4において、定電流回路112は、pnpバイポーラトランジスタ401、402、抵抗403、pチャネル型MOSトランジスタ404、405、誤差増幅回路406との各々を備えている。この定電流回路112は、バンドギャップリファレンス回路で使用される構成であり、PTAT(Proportional To Absolute Temperature)電流を生成する回路である。
抵抗403の電圧降下がPTAT電圧VPTATとなるため、抵抗403に流れる電流I043は、抵抗403が抵抗R403とした場合、VPTAT/R403に比例した電流となる。すなわち、I403∝(VPTAT/R403)となる。
抵抗R403に流れる電流は、端子T112が配線204を介して接続される抵抗113から供給されることになる。
このため、電圧降下VLS110は、R113/R403に比例した電圧となる。すなわち、VLS110∝(R113/R403)×VPTATとなる。
また、定電流回路112は、図3の定電流回路112と同様に、端子T112及び配線204の各々の間にカレントミラー回路を設けて、最終的に電流源として構成する。このため そのカレントミラー回路の折返しの電流比により、電流I112がR113/R403に比例して変化するため、VLS110が比例関係の表記となっている。
上述した抵抗113と抵抗403との各々を同種の抵抗で構成することにより、温度依存性や製造バラツキが抵抗113、抵抗403それぞれで同様となる。
このため、図3の定電流回路112と同様に、抵抗113及び抵抗403の各々の組合わせにおいて、温度依存性や製造バラツキが相殺され、電圧降下VLS110は、精度良く、PTAT電圧VPTATに比例して設定することができる。
<第2の実施形態>
以下、図面を参照して、本発明の第2の実施形態について説明する。図5は、本発明の第2の実施形態による逆流防止回路100におけるレベルシフト回路110Aの回路例を示す図である。
第2の実施形態において、レベルシフト回路110Aは、定電流回路112とpチャネル型MOSトランジスタ114とを備えている。このpチャネル型MOSトランジスタ114は、図2の抵抗113に換えて用いられている。また、定電流回路112は、第1の実施形態と同様である。
pチャネル型MOSトランジスタ114は、ソースSが配線201に接続され、ゲートG及びドレインDが配線204に接続されている。
定電流回路112が電流I112である場合、pチャネル型MOSトランジスタ114の閾値電圧VTH114の場合、VLS110≒VTH114となる。
ここで、第1トランジスタ107及びpチャネル型MOSトランジスタ114の各々は、同様のプロセスのばらつきや温度変化による特性変化を示すため、それぞれの影響をキャンセルすることができ、VTH109-VLS110<Vf102の関係は安定して満たされる。
本実施形態において、第1の実施形態と同様に、上述した定電流インバータ109の閾値電圧VTH109と、図5のレベルシフト回路110Aのpチャネル型MOSトランジスタ114の閾値電圧VTH114(電圧降下VLS110)との差分電圧を、寄生ダイオードの順方向電圧Vf102未満とすることができる。
<第3の実施形態>
以下、図面を参照して、本発明の第3の実施形態について説明する。図6は、本発明の第3の実施形態による逆流防止回路100におけるレベルシフト回路110Bの回路例を示す図である。
レベルシフト回路110Bは、定電流回路112とダイオード115(PN接合素子)とを備えている。第3の実施形態においては、図2の抵抗113に換え、ダイオード115が用いられている。定電流回路112は、第1の実施形態と同様である。
ダイオード115はアノードが配線201に接続され、カソードが配線204に接続されている。
定電流回路112が電流I112である場合、ダイオード115の順方向電圧Vf115の場合、VLS110≒Vf115となる。
ここで、ダイオード115及び出力段トランジスタ102との各々は、同様のプロセスのばらつきや温度変化による特性変化を示すため、それぞれの影響をキャンセルすることができ、(VTH109-VLS110)<Vf102の関係は安定して満たされる。
本実施形態において、第1の実施形態と同様に、上述した定電流インバータ109の閾値電圧VTH109と、図6のレベルシフト回路110Bのダイオード115の順方向電圧Vf115(電圧降下VLS110)との差分電圧を、寄生ダイオードの順方向電圧Vf102未満とすることができる。
<第4の実施形態>
以下、図面を参照して、本発明の第4の実施形態について説明する。図7は、本発明の第4の実施形態による逆流防止回路100における逆流防止制御部111Cの回路例を示す図である。第1の実施形態と異なる点は、逆流防止制御部111Cにおいて、定電流インバータ109の接続点P1と逆流防止トランジスタ106のゲートGとの間に波形整形回路701が介挿されている構成である。
波形整形回路701は、インバータ702とインバータ703とが直列に接続されて構成されている。また、容量素子(コンデンサ)704は、インバータ702の出力端子とインバータ703の入力端子との間に一端が接続され、他端が接地されている。
波形整形回路701は、接続点P1が所定の電圧に上昇した際、「H」レベルの信号を逆流防止トランジスタ106のゲートGに対して出力し、この「H」レベルの信号により逆流防止トランジスタ106をオフ状態とする。
また、容量素子704は、インバータ702の出力変化を遅延させてインバータ703に対して供給するために設けられている。この遅延された時間は、逆流防止トランジスタ106をオフ状態とするタイミング調整に用いられる。
本実施形態によれば、接続点P1が所定の電圧となった時点で、波形整形回路701が逆流防止トランジスタ106のゲートGに対し、逆流防止トランジスタ106をオフ状態とする「H」レベルの信号を出力するため、第1の実施形態に比較して逆流防止トランジスタ106を高速にオフ状態とすることが可能となる。
また、本実施形態によれば、容量素子704の容量を調整することにより、出力電圧VOUTが所定の電圧を超えてから逆流防止トランジスタ106をオフ状態とするまでの時間を容易に制御することができる。
また、第2及び第3の実施形態の逆流防止制御部111も、図1における定電流インバータ109の接続点P1と、逆流防止トランジスタ106のゲートGとの間に、上述した波形整形回路701を介挿する構成としても良い。
<第5の実施形態>
以下、図面を参照して、本発明の第5の実施形態について説明する。図8は、本発明の第5の実施形態による逆流防止回路100における逆流防止制御部111Dの回路例を示す図である。第1の実施形態と異なる点は、逆流防止制御部111Dにおいて、定電流インバータ109の代わりに定電流インバータ109Dと、波形整形回路801との各々が備えられた点である。
波形整形回路801は、インバータ802とインバータ803とが直列に接続されて構成されている。また、定電流インバータ109Dにおいては、定電流インバータ109における定電流回路108に換え、可変電流源108Dが設けられている。
また、定電流インバータ109Dは、第1トランジスタ107とともに、定電流インバータ109における定電流回路108に換え、可変電流源108Dが設けられている。
定電流インバータ109Dにおいて、第1トランジスタ107は、ゲートGがレベルシフト回路110に配線204を介して接続され、ソースSが配線202を介して出力端子105に接続され、ドレインDが接続点P1と接続されている。
可変電流源108Dは、一端が接続点P1に接続され、他端が接地点に接続され、制御端子がインバータ802の出力端子に接続されている。また、可変電流源108Dは、制御端子に対して「H」レベルが印加されている場合に比較して、「L」レベルが印加されている場合の電流値が少なく流れる構成となっている。
この構成により、定電流インバータ109Dは、可変電流源108Dの制御端子に対して「H」レベル及び「L」レベルが供給されることにより、可変電流源108Dに流れる電流が変化するため、逆流防止トランジスタ106のオン/オフ制御における出力電圧VOUTの電圧値に対してヒステリシス性を持たせることができる。
すなわち、定常状態である出力電圧VOUTが電源電圧VDD以下の場合、接続点P1が「L」レベルであり、インバータ802の出力する信号レベルが「H」レベルであるため、可変電流源108Dは、制御端子に「H」レベルの信号が供給されて所定の電流値が流れる状態となっている。このため、定電流インバータ109Dは、閾値電圧が閾値電圧VTH109Aに維持されている状態となっている。
一方、逆流検知状態である出力電圧VOUTが電源電圧VDDよりも高い場合、接続点P1が「H」レベルであり、インバータ802の出力する信号レベルが「L」レベルであるため、可変電流源108Dは、制御端子に「L」レベルの信号が供給されて所定の電流値に比較してより少ない電流が流れる状態となっている。このため、定電流インバータ109Dは、閾値電圧が閾値電圧VTH109B(<閾値電圧VTH109A)に移行した状態となっている。これにより、定電流インバータ109Dのヒステリシスの電圧は、逆流防止トランジスタ106がオン状態からオフ状態となる出力電圧VOUTと、逆流防止トランジスタ106がオフ状態からオン状態となる出力電圧VOUTとにおける差分として、VTH109A-VTH109Bとなる。
上述した構成により、本実施形態によれば、逆流防止トランジスタ106をオンオフ制御するため、出力電圧VOUTが所定の電圧を超えたか否かを検出する定電流インバータ109Dの閾値電圧VTH109を、逆流防止トランジスタ106がオン状態の場合(閾値電圧VTH109A)に比較して、オフ状態の場合(閾値電圧VTH109B)を低くすることができる。したがって、一旦、逆流防止トランジスタ106がオフ状態となった場合、オフ状態となった際の出力電圧VOUTに対して、復帰時において出力電圧VOUTが所定の電圧だけ低い電圧とならないと逆流防止トランジスタ106をオン状態としないヒステリシス性を持たせることができ、短い周期で発振するようなオンオフ動作で逆流防止トランジスタ106を稼働させないことが可能となり、ボルテージレギュレータ1の劣化を抑制することができる。
また、第1の実施形態の逆流防止制御部111も、図1における定電流インバータ109を上述した定電流インバータ109Dに置き換えて、接続点P1と逆流防止トランジスタ106のゲートGとの間に、上述した波形整形回路801を介挿する構成としても良い。
<第6の実施形態>
以下、図面を参照して、本発明の第6の実施形態について説明する。図9は、本発明の第6の実施形態による逆流防止回路100における逆流防止制御部111Eの回路例を示す図である。第1の実施形態と異なる点は、逆流防止制御部111Eにおいて、レベルシフト回路110Eと、定電流インバータ109と、波形整形回路901との各々が備えられた点である。
波形整形回路901は、インバータ902とインバータ903とが直列に接続されて構成されている。
また、レベルシフト回路110Eにおいては、レベルシフト回路110における定電流回路112に換え、可変電流源112Eが設けられている。
レベルシフト回路110Eにおいて、抵抗113は、一端が配線201に接続され、他端が配線204に接続されている。
可変電流源112Eは、一端が配線204に接続され、他端が接地点に接続され、制御端子がインバータ902の出力端子に接続されている。また、可変電流源112Eは、制御端子に対して「H」レベルが印加されている場合に比較して、「L」レベルが印加されている場合の電流値が多く流れる構成となっている。
この構成により、レベルシフト回路110Eは、可変電流源112Eの制御端子に対して「H」レベル及び「L」レベルが供給されることにより、可変電流源112Eに流れる電流が変化するため、逆流防止トランジスタ106のオン/オフ制御における出力電圧VOUTの電圧値に対してヒステリシス性を持たせることができる。
すなわち、定常状態である出力電圧VOUTが電源電圧VDD以下の場合、接続点P1が「L」レベルであり、インバータ902の出力する信号レベルが「H」レベルであるため、可変電流源112Eは、制御端子に「H」レベルの信号が供給されて所定の電流I112Aが流れる状態となっている。このため、レベルシフト回路110Eは、電圧降下が電圧降下VLS110A(=R113×I112A)に維持されている状態となっている。
一方、逆流検知状態である出力電圧VOUTが電源電圧VDDよりも高い場合、接続点P1が「H」レベルであり、インバータ802の出力する信号レベルが「L」レベルであるため、可変電流源112Eは、制御端子に「L」レベルの信号が供給されて所定の電流I112Aに比較して、より多い電流I112Bの電流が流れる状態となっている。このため、レベルシフト回路110Eは、電圧降下が電圧降下VLS110B(=R113×I112B>VLS110A)に移行した状態となっている。これにより、レベルシフト回路110Eのヒステリシスの電圧は、逆流防止トランジスタ106がオン状態からオフ状態となる出力電圧VOUTと、逆流防止トランジスタ106がオフ状態からオン状態となる出力電圧VOUTとにおける差分として、VLS110B-VLS110A=R113×(I112B-I112A)となる。
上述した構成により、本実施形態によれば、逆流防止トランジスタ106をオンオフ制御するため、出力電圧VOUTが所定の電圧を超えたか否かを検出する定電流インバータ109に与える電圧降下VLS110を、逆流防止トランジスタ106がオン状態の場合(電圧降下VLS110A)に比較して、オフ状態の場合(電圧降下VLS110B)を高くすることができる。したがって、一旦、逆流防止トランジスタ106がオフ状態となった場合、オフ状態となった際の出力電圧VOUTに対して、復帰時において出力電圧VOUTが所定の電圧だけ低い電圧とならないと逆流防止トランジスタ106をオン状態としないヒステリシス性を持たせることができ、短い周期で発振するようなオンオフ動作で逆流防止トランジスタ106を稼働させないことが可能となり、ボルテージレギュレータ1の劣化を抑制することができる。
また、第1の実施形態の逆流防止制御部111も、図1におけるレベルシフト回路110を上述したレベルシフト回路110Eに置き換えて、接続点P1と逆流防止トランジスタ106のゲートGとの間に、上述した波形整形回路901を介挿する構成としても良い。
<第7の実施形態>
以下、図面を参照して、本発明の第7の実施形態について説明する。図10は、本発明の第7の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。図10に示すボルテージレギュレータ1Fが第1の実施形態と異なる点は、逆流防止回路100F内の逆流防止制御部111Fにおいて、電流制御回路605と、抵抗710とが備えられた点である。
電流制御回路605は、インバータ601、nチャネル型MOSトランジスタ602及び定電流回路603の各々が備えられている。
インバータ601は、入力端子が定電流インバータ109の接続点P1に接続され、出力端子がnチャネル型MOSトランジスタ602のゲートGに接続されている。
nチャネル型MOSトランジスタ602は、nチャネル型MOSトランジスタであり、ドレインDが逆流防止トランジスタ106のゲートGと接続点P2を介して接続され、ソースSが定電流回路603を介して接地されている。
抵抗710は、一端が逆流防止トランジスタ106のドレインDに接続され、他端が接続点P2を介してnチャネル型MOSトランジスタ602のドレインDに接続されている。抵抗710の抵抗値は、nチャネル型MOSトランジスタ602がオン状態となったとき、接続点P2の電圧が定電流回路603によって逆流防止トランジスタ106がオン状態となるように、十分大きく設定されている。
定常状態である出力電圧VOUTが電源電圧VDD以下の場合、接続点P1が「L」レベルであり、インバータ601の出力する信号レベルが「H」レベルであるため、nチャネル型MOSトランジスタ602は、ゲートGに「H」レベルの信号が供給されており、オン状態となっている。これにより接続点P2の電圧が低下するので、逆流防止トランジスタ106はオン状態となる。
一方、逆流検知状態である出力電圧VOUTが電源電圧VDDよりも高い場合、接続点P1の電圧が上昇し、インバータ601の出力する信号レベルが「L」レベルとなるため、nチャネル型MOSトランジスタ602は、オフ状態となる。これにより、抵抗710に電流が流れなくなり、接続点P2の電圧は逆流防止トランジスタ106のドレインD電圧と等しくなるため、逆流防止トランジスタ106はオフ状態となる。
本実施形態によれば、抵抗710とnチャネル型MOSトランジスタ602と定電流回路603からなるインバータの出力により、逆流防止トランジスタ106のゲート制御を行っており、抵抗710の抵抗値や定電流回路603の電流値を調整することにより、逆流防止トランジスタ106がオン状態の時のゲート電圧を制御することができ、逆流防止トランジスタ106のゲートGの劣化を防ぐことができるという効果がある。
また、第1の実施形態の逆流防止制御部111も、逆流防止制御部111Fと同様の構成とし、図1における定電流インバータ109の接続点P1と、逆流防止トランジスタ106のゲートGとの間に、上述した電流制御回路605を介挿し、逆流防止トランジスタ106のゲートG及びドレインD間に抵抗710を介挿する構成としても良い。
また、第1の実施形態から第7の実施形態においては、電源回路として出力電圧VOUTが基準電圧Vrefと等しく制御されるボルテージフォロア(トラッカー)型のボルテージレギュレータ1を例として説明したが、出力電圧VOUTを分圧抵抗で分圧した帰還電圧Vfbと基準電圧Vrefとが等しく制御される降圧型のボルテージレギュレータなどの電源の出力段における出力段トランジスタからの逆流電流を防止する構成に用いても良い。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
1,1F…ボルテージレギュレータ
100,100F…逆流防止回路
101,302,406…誤差増幅回路
102…出力段トランジスタ
103,301…基準電源
104…入力端子
105…出力端子
106…逆流防止トランジスタ
107…第1トランジスタ
108,112,603…定電流回路
109,109D…定電流インバータ
110,110A,110B,110E…レベルシフト回路
111,111C,111D,111E,111F…逆流防止制御部
113,304,403,710…抵抗
114,404,405…pチャネル型MOSトランジスタ
201,202,203,204…配線
303,602…nチャネル型MOSトランジスタ
601,702,703,802,803,902,903,…インバータ
401,402…pnpバイポーラトランジスタ
701,801,901…波形整形回路
704…容量素子

Claims (10)

  1. 電源電圧が供給される入力端子と、出力端子から所定の出力電圧を出力するpチャネル型MOSトランジスタである出力段トランジスタとの間に直列に介挿されたpチャネル型MOSトランジスタである逆流防止トランジスタと、
    前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部と
    を備え、
    前記逆流防止制御部が、
    エンハンスメント型のpチャネル型MOSトランジスタであり、ソースが前記出力端子に接続された第1トランジスタと、
    一端が前記第1トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に接続され、他端が接地された第1定電流回路と、
    前記入力端子及び前記第1トランジスタのゲート間に介挿され、前記電源電圧を電圧降下した電圧を制御電圧として、前記第1トランジスタのゲートに印加するレベルシフト回路と
    を有し、前記第1トランジスタのドレインの電圧により前記逆流防止トランジスタのオン/オフ制御を行う
    ことを特徴とする逆流防止回路。
  2. 前記第1トランジスタの閾値電圧と前記レベルシフト回路の電圧降下との差分が、前記出力段トランジスタの寄生ダイオードの順方向電圧未満で形成されており、
    前記第1トランジスタのソースに印加される前記出力電圧が、前記第1トランジスタのゲートに印加される前記制御電圧を超えると、前記第1トランジスタのドレインの電圧が上昇し、前記逆流防止トランジスタをオフとする
    ことを特徴とする請求項1に記載の逆流防止回路。
  3. 前記レベルシフト回路が、抵抗と第2定電流回路との直列接続により構成されている
    ことを特徴とする請求項1または請求項2に記載の逆流防止回路。
  4. 前記レベルシフト回路が、pチャネル型MOSトランジスタと第2定電流回路との直列接続により構成されている
    ことを特徴とする請求項1または請求項2に記載の逆流防止回路。
  5. 前記レベルシフト回路が、PN接合素子と第2定電流回路との直列接続により構成されている
    ことを特徴とする請求項1または請求項2に記載の逆流防止回路。
  6. 前記第1トランジスタのドレインと、逆流防止トランジスタのゲートとの間に介挿された波形整形回路をさらに備えた
    ことを特徴とする請求項1から請求項3のいずれか一項に記載の逆流防止回路。
  7. 前記第1定電流回路が、前記波形整形回路が出力する電流制御信号により、前記出力電圧が前記電源電圧以下の場合の電流に比較して、前記出力電圧が前記電源電圧を超えた場合の電流を少なくする
    ことを特徴とする請求項6に記載の逆流防止回路。
  8. 前記レベルシフト回路が、前記波形整形回路が出力する電流制御信号により、前記出力電圧が前記電源電圧以下の場合の電圧降下に比較して、前記出力電圧が前記電源電圧を超えた場合の電圧降下を大きくする
    ことを特徴とする請求項6に記載の逆流防止回路。
  9. 前記逆流防止トランジスタのドレイン及びゲート間に介挿された抵抗と、
    前記逆流防止トランジスタのゲートと第1トランジスタのドレインとの間に介挿され、第1トランジスタのドレインの電圧により前記抵抗に流す電流を制御する電流制御部と
    をさらに備え、
    前記電流制御部が、前記出力電圧が前記電源電圧を超えた場合に、前記抵抗に流れる電流を減少させる
    ことを特徴とする請求項1に記載の逆流防止回路。
  10. pチャネル型MOSトランジスタであり、ソースに対して入力端子から電源電圧が供給され、ゲートに印加されるゲート電圧に対応して、出力端子に対してドレインから所定の出力電圧を出力する出力段トランジスタと、
    pチャネル型MOSトランジスタであり、ソースが前記入力端子に接続され、ドレインが前記出力段トランジスタのソースと接続され、前記出力段トランジスタのソース側の寄生ダイオードを介して前記出力端子から流入する逆流電流を防止する逆流防止トランジスタと、
    前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部と
    を備え、
    前記逆流防止制御部が、
    エンハンスメント型のpチャネル型MOSトランジスタであり、ソースが前記出力端子に接続された第1トランジスタと、
    一端が前記第1トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に接続され、他端が接地された定電流回路と、
    前記入力端子及び前記第1トランジスタのゲート間に介挿され、前記電源電圧を電圧降下した電圧を制御信号として、前記第1トランジスタのゲートに印加するレベルシフト回路とを有し、前記第1トランジスタのドレインの電圧により前記逆流防止トランジスタのオン/オフ制御を行う
    ことを特徴とする電源回路。
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