JP6728173B2 - パワートランジスタのためのレギュレーティッドハイサイドゲート駆動回路 - Google Patents

パワートランジスタのためのレギュレーティッドハイサイドゲート駆動回路 Download PDF

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Description

本発明は、一態様において、パワートランジスタのためのレギュレーティッドハイサイドゲート駆動回路に関する。レギュレーティッドハイサイドゲート駆動回路は、線形調整装置を備えるフローティング電圧レギュレータによって給電されるゲートドライバを備える。
集積Ｄ級オーディオアンプは、１０年以上に亘って存在し、高電力変換効率、小寸法、低発熱及び良音質のような多数の有利な特徴のために着実に人気を得た。バイポーラＣＭＯＳ及びＤＭＯＳ高電圧半導体プロセスは、出力段の能動スイッチとしての大規模ＬＤＭＯＳ出力装置を特徴付けるこれらの集積Ｄ級オーディオアンプの実現の典型的な候補である。これらのＬＤＭＯＳトランジスタは、単独のハイサイド装置（ｉｓｏｌａｔｅｄ ｈｉｇｈ ｓｉｄｅ ｄｅｖｉｃｅｓ）であり、典型的には、出力段の所定の出力抵抗に対するトランジスタの寸法を最小にするＮＭＯＳ装置である。バイポーラＣＭＯＳ及びＤＭＯＳハイサイド半導体プロセスが発展を続けて１８０ｎｍ以下の寸法を特徴付けると、ＬＤＭＯＳ能動スイッチに要求されるゲート駆動電圧は、約５Ｖの電圧レベルに近づく。ハイサイドＬＤＭＯＳトランジスタのゲート−ソース間電圧を上述した５Ｖの最大値のような当該ＬＤＭＯＳトランジスタの酸化物電圧範囲に適合する電圧範囲に制限することによってゲートの完全性を維持するために、ハイサイドゲートドライバによってこのゲート駆動電圧を超えるべきではない。このようなゲート電圧の精度の要求又は制約は、ハイサイドゲートドライバに対する十分な電源電圧すなわちハイサイド正電源電圧の設計を複雑にしている。従来、ハイサイドＬＤＭＯＳトランジスタに印加されるゲート−ソース間電圧の精度及び安定性の要求は、各ハイサイドＬＤＭＯＳトランジスタのハイゲートドライバの直流電源電圧に対する外部ブートストラップコンデンサを用いることによって達成されてきた。
しかしながら、外部コンデンサは、典型的には、集積Ｄ級オーディオアンプの多数のタイプのアプリケーション、特に、低価格かつ大容量の民生用オーディオシステムに対して許容できない額の部品コスト及び組立費を追加する。この解決の別の欠点は、典型的なＤ級オーディオアンプが多数のハイサイドパワートランジスタ及びそれぞれが外部コンデンサを必要とする関連のハイサイドゲート駆動回路を含みうることである。これは、例えば、マルチレベルＰＭＷ増幅器のＨブリッジ構成の出力段の状況である。その結果、ハイサイドゲートドライバに対するハイサイド正電源電圧を安定化させるための外部コンデンサを必要とすることなくハイサイドＬＤＭＯＳトランジスタ及び他のタイプのハイサイドパワートランジスタを正確に駆動することができる新規のハイサイドゲートドライバ及び回路を提供するのが非常に望ましい。これは、正確かつ安定したレギュレーティッド電源電圧をゲートドライバに供給する新規のタイプのフローティング電圧レギュレータ設計を備える本発明のレギュレーティッドハイサイドゲート駆動回路によって達成された。
本発明の一態様は、パワートランジスタのためのレギュレーティッドハイサイドゲート駆動回路に関する。レギュレーティッドハイサイドゲート駆動回路は、ハイサイド正電源電圧ポート、ハイサイド負電源電圧ポート、駆動入力部及び駆動出力部を備えるゲートドライバを備える。レギュレーティッドハイサイドゲート駆動回路は、フローティング電圧レギュレータと、を更に備え、フローティング電圧レギュレータは、
ハイサイド直流電源に接続可能な正レギュレータ入力部と、
レギュレーティッド直流電圧出力部と、
負レギュレータ入力部と、
レギュレーティッド直流電圧出力部に接続され、レギュレーティッド直流電圧出力部のハイサイド直流電源のノイズ及びリップル電圧を抑制するように構成された線形調整装置と、
レギュレーティッド直流電圧出力部の直流電圧レベルを設定するために線形調整装置の制御端子に直流基準電圧を生成するように構成された直流基準電圧源と、
直流基準電圧源の正端子と負端子との間に接続された調整コンデンサと、
を備える。フローティング電圧レギュレータは、直流基準電圧源の正端子と負端子との間に接続された調整コンデンサを備える。負レギュレータ入力部は、ハイサイド負電源電圧ポートに接続され、レギュレーティッド直流電圧出力部は、ゲートドライバのハイサイド正電源電圧ポートに接続されている。
フローティング電圧レギュレータは、ゲートドライバのハイサイド正電源電圧ポート及びハイサイド負電源電圧ポートに接続され、したがって、ハイサイド直流電源の電圧変動及び電圧ノイズにもかかわらずゲートドライバに対して正確な電源電圧レベルを維持することができる。それゆえに、レギュレーティッド直流電圧出力部の直流電圧の適切な選択又は設定を行うことによって、ゲートドライバの駆動出力部に生じる電圧振幅（ｖｏｌｔａｇｅ ｓｗｉｎｇ）を、ゲートドライバの駆動出力部に接続されたパワートランジスタの上述した酸化物電圧範囲（ｏｘｉｄｅ ｖｏｌｔａｇｅ ｒａｎｇｅ）に適合する電圧範囲に制限又は限定することができる。レギュレーティッド直流電圧出力部の直流電圧が好適には負レギュレータ入力を基準にして略一定となるので、ゲートドライバの駆動電圧がゲートドライバの駆動出力部に結合されたパワートランジスタの最大安全ゲート電圧を絶対に超えないことを保証することができる。レギュレーティッド直流電圧出力部の直流電圧を、直流基準電圧源の適切なプログラミング、調整又は設計によって設定してもよい。当業者は、レギュレーティッド直流電圧出力部の直流電圧を好適には負レギュレータ入力を基準にして略一定となることを理解する。
線形調整装置は、ＭＯＳトランジスタ又はＬＤＭＯＳトランジスタのような一つ以上のトランジスタを備えるトランジスタ配置を備えてもよい。用語「線形」は、この文脈では調整回路が切り替えられず（ｎｏｎ−ｓｗｉｔｃｈｅｄ）に調整装置の両端間の電圧降下によって予め決定されたレギュレーティッド直流電圧を生成することを意味する。ゲートドライバは、インバータ接続形態のトランジスタドライバを備えてもよい。インバータ接続形態のトランジスタドライバは、ゲートドライバのハイサイド正電源電圧ポートとハイサイド負電源電圧ポートの間に縦続接続された第１のトランジスタ及び第２のトランジスタを備えてもよい。直列接続された第１のトランジスタ及び第２のトランジスタのドレイン端子又はエミッタ端子の各々は、駆動出力部に接続されている。第１のトランジスタの制御端子及び第２のトランジスタの制御端子は、好適には、トランジスタドライバの共通制御端子を形成するために相互接続されている。
直流基準電圧源の正端子と負端子との間の調整コンデンサの接続は、許容できないダイ面積の消失が生じることなく調整コンデンサを半導体基板上に集積できるようにするために容量の要求を十分小さい値まで減少させる。調整コンデンサの容量を、例えば、２００ｐＦより下にしてもよく、更に好適には、１００ｐＦより下にしてもよい。好適な実施の形態において、調整コンデンサは、後に更に詳しく説明するような利点を有する金属−絶縁体−金属（ＭＩＭ）コンデンサを備える。ＭＩＭコンデンサは、１０ｐＦと５０ｐＦの間のような１ｐＦと１００ｐＦとの間の容量を有してもよい。
本発明のレギュレーティッドハイサイドゲート駆動回路の一実施の形態によれば、フローティング電圧レギュレータは、開ループ接続形態又はフィードフォワード接続形態を備える。したがって、これらの実施の形態は、レギュレーティッド直流電圧出力部から線形調整装置の制御端子に戻るように延在する電圧又は電流調整フィードバックループを欠く。フローティング電圧レギュレータの開ループ又はフィードフォワード接続形態は、レギュレーティッド直流電圧出力部の規則的に出くわす著しく急な負荷変化に対する高速の応答時間を提供する。したがって、開ループ又はフィードフォワード接続形態によって、添付図面に関連して後に更に詳しく説明する厳しい負荷変動の下でもレギュレーティッド直流電圧出力部の正確な負荷調整を可能にする。
線形調整装置は、正レギュレータ入力部とレギュレーティッド直流電圧出力部との間に接続されたパストランジスタを備えてもよく、パストランジスタの制御端子は、直流基準電圧源によって生成された直流基準電圧に接続されている。パストランジスタは、レギュレーティッド直流電圧出力部に接続されたソース及び正レギュレータ入力部に接続されたドレインを有するＭＯＳＦＥＴ又はレギュレーティッド直流電圧出力部に接続されたエミッタ及び正レギュレータ入力部に接続されたコレクタを有するバイポーラトランジスタを備えてもよい。
レギュレーティッドハイサイドゲート駆動回路の他の実施の形態において、線形調整装置は、正レギュレータ入力部に接続された正電源端子及び負レギュレータ入力部に接続された負電源端子を有するＡＢ級出力段を備える。ＡＢ級出力段の制御端子は、直流基準電圧に更に接続され、ＡＢ級出力段の出力部は、レギュレーティッド直流電圧出力部の負荷に電流を流す（ｓｏｕｒｃｅ）又は当該負荷から電流を引き出すためにレギュレーティッド直流電圧出力部に結合されている。ＡＢ級出力段は、レギュレーティッド直流電圧出力部から電流を発生させるとともにレギュレーティッド直流電圧出力部に電流を流し込むことができる。この特徴によって、レギュレーティッド直流電圧出力部に出現する高周波交流リップル電圧又はノイズ電圧を更に効果的に抑制することができる。
ＡＢ級出力段の一実施の形態は、
正レギュレータ入力部とレギュレーティッド直流電圧出力部との間の接続された第１の出力トランジスタと、
負レギュレータ入力部とレギュレーティッド直流電圧出力部との間に接続された第２の出力トランジスタと、
予め決定された直流バイアス電流を設定するために第１の出力トランジスタの制御端子と第２の出力トランジスタの制御端子との間に接続されたバイアス電圧回路と、を備えてもよい。
直流基準電圧源の一実施の形態は、逆方向バイアスがかけられたツェナーダイオードすなわち逆方向ブレークダウンモード（ｒｅｖｅｒｓｅ ｂｒｅａｋｄｏｗｎ ｍｏｄｅ）でバイアスがかけられたツェナーダイオードを備える。ツェナーダイオードは、好適には、直流基準電圧と負レギュレータ入力部との間に接続されている。定電流源を、ツェナーダイオードの両端間に適切な比較的安定した直流電圧降下が生じるようにするためにツェナーダイオードのカソードに予め決定された直流バイアス電流を供給するように構成してもよい。
直流基準電圧源の代替的な実施の形態は、分流調整回路を備える。分流調整回路は、直流基準電圧と負レギュレータ入力部との間に接続された分流トランジスタと、出力部、第１の入力部及び第２の入力部を備える誤差増幅器と、を備えてもよい。誤差増幅器の出力部は、分流トランジスタの制御端子に接続されている。分流調整回路は、直流基準電圧に接続されるとともに直流基準電圧に比例する分流電圧を誤差増幅器の第１の入力部に供給するように構成された分圧器を更に備えてもよい。第２の直流電圧基準は、誤差増幅器の第２の入力部に接続されている。
分流トランジスタは、ドレイン拡張ＮＭＯＳ（ＤＥ−ＮＭＯＳ）トランジスタを備えてもよく、ドレイン拡張ＮＭＯＳトランジスタの第１のドレイン端子は、直流基準電圧に接続され、第２のドレイン端子、すなわち、拡張されたドレイン端子は、レギュレーティッド直流電圧出力部に接続されている。
フローティング電圧レギュレータを、レギュレーティッドハイサイドゲート駆動回路のゲートドライバに結合されたパワートランジスタの直流電源より高い少なくとも５Ｖの直流電圧レベルをレギュレーティッド直流電圧出力部に供給するように構成してもよい。パワートランジスタは、後に詳しく説明するような複数の積層されたパワートランジスタを備えるＤ級オーディオアンプの出力段の一部を形成してもよい。ゲートドライバの少なくとも５Ｖのオーバードライブ能力は、出力段のＮＭＯＳパワートランジスタを駆動して適切な低インピーダンスのオン状態にできるようにすることを保証する。フローティング電圧レギュレータの線形調整装置、例えば、パストランジスタに十分にバイアスをかけることを保証するために、レギュレーティッドハイサイドゲート駆動回路のハイサイド直流電源の直流電圧を、レギュレーティッド直流電圧出力部の直流電圧レベルより高い少なくとも２Ｖとしてもよい。パストランジスタは、レギュレータの正電圧入力部とレギュレーティッド直流電圧出力部との間に結合されたドレイン端子及びソース端子を有するＬＤＮＭＯＳトランジスタ又はＬＤＰＭＯＳトランジスタを備えてもよい。ハイサイド直流電源は、好適には、レギュレーティッドハイサイドゲート駆動回路が集積される上述したＤ級オーディオアンプの出力段のような回路の接地ノード又は接地電位を基準にした略一定の直流電源電圧である。
本発明のレギュレーティッドハイサイドゲート駆動回路のゲートドライバを、新規のタイプの二重接合分離ウェル構造（ｄｏｕｂｌｅ ｊｕｎｃｔｉｏｎ ｉｓｏｌａｔｅｄ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）の内部に配置してもよい。ゲートドライバのこの配置は、同時係属欧州特許出願第１４１５１９１９．９号において更に説明されている。レギュレーティッドハイサイドゲート駆動回路のこの実施の形態は、第１のウェル拡散が形成された第１の極性の半導体材料を含む半導体基板を備える。第１のウェル拡散は、第２の極性の半導体材料を含むとともに半導体基板に隣接する周辺外壁を有する。半導体基板は、第２のウェル拡散を更に備え、第２のウェル拡散は、第２のウェル拡散の周辺外壁が第１のウェル拡散の周辺内壁に隣接するように第１のウェル拡散の内側に配置された第１の極性の半導体材料を含む。ゲートドライバは、第２のウェル拡散に配置される。第１のウェル拡散及び第２のウェル拡散の各々とゲートドライバのハイサイド負電源電圧ポートとは、好適には、適切な電気配線（ｅｌｅｃｔｒｉｃａｌ ｗｉｒｉｎｇ ｏｒ ｔｒａｃｅｓ）によって電気的に接続されている。
半導体基板は、Ｐ形エピタキシャル半導体基板又はＮ形エピタキシャル半導体基板を備えてもよい。集積ハイサイドゲートドライバ構造は、第１のウェル拡散に隣接するように半導体基板に配置された第２の極性の半導体材料を含む第２のウェル拡散を更に備えてもよい。第２の極性の半導体材料は、第２のトランジスタボディ拡散を形成するために第３のウェル拡散内に配置され、トランジスタ、例えば、ＬＤＭＯＳＦＥＴのようなＭＯＳＦＥＴを、第２のトランジスタボディ拡散内に配置する。この実施の形態は、集積ハイサイドゲートドライバ構造に上述したフローティング電圧レギュレータを集積するのに特に良好に適合される。第２のトランジスタボディ拡散に配置されたトランジスタを、線形電圧レギュレータの上述したパストランジスタとしてもよい。電気配線を、パストランジスタのソース端子をゲートドライバのハイサイド正電源電圧ポートに電気的に接続するために半導体基板の上部に追加してもよい。トランジスタのソース端子を、フローティング電圧レギュレータのレギュレーティッド直流電圧出力部に接続してもよい。
ゲートドライバは、好適には、第２のウェル拡散の第１の垂直壁部若しくは第２の垂直壁部に配置された又は第１のトランジスタボディ拡散に配置された少なくとも一つのＭＯＳＦＥＴを備える。そのような一実施の形態において、トランジスタドライバは、第１のトランジスタボディ拡散に配置された第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと逆の極性であるとともに第２のウェル拡散の第１の垂直壁部又は第２の垂直壁部に配置された第２のＭＯＳＦＥＴと、を備える。第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴは、互いに逆の特性であってもよい。少なくとも一つのＭＯＳＦＥＴの各々又は第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの各々を、１０Ｖより下のドレイン−ソース破壊電圧を有する低電圧デバイスとしてもよい。そのために、ハイサイドフローティング電圧レギュレータによって供給されるゲートドライバのハイサイド正電源電圧ポートとハイサイド負電源電圧ポートとの間の直流電圧差を、好適には、約５Ｖのような３Ｖと１０Ｖとの間の値に設定する。インバータタイプのトランジスタドライバを形成するために第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴを相互接続してもよい。この実施の形態において、第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴは、ゲートドライバのハイサイド正電源電圧ポートとハイサイド負電源電圧ポートとの間で直列に接続され、第１のＭＯＳＦＥＴのドレイン端子及び第２のＭＯＳＦＥＴのドレイン端子は、駆動出力部に接続されている。第１のＭＯＳＦＥＴのドレイン端子及び第２のＭＯＳＦＥＴのドレイン端子は、好適には、トランジスタドライバの制御端子を形成するために互いに結合されている。例えば音声信号を備えるパルス幅変調された入力信号又はパルス密度変調された入力信号の各位相は、トランジスタドライバの制御端子に供給されてもよく、これによって、Ｄ級アンプ、交流モータドライバ等の出力信号を変調する。
本発明の第２の態様は、レギュレーティッドハイサイドゲート駆動回路が半導体ダイ面積の消失を最小にした特にコンパクトな配置を有する集積半導体基板に関する。本発明のこの第２の態様によれば、レギュレーティッドハイサイドゲート駆動回路は、上述した実施の形態のいずれかによる上述した金属−絶縁体−金属（ＭＩＭ）コンデンサを備える。さらに、ゲートドライバの集積回路素子及びフローティング電圧レギュレータの調整コンデンサ以外の集積回路素子は、集積半導体基板の第１のセットの層に集積されている。金属−絶縁体−金属（ＭＩＭ）コンデンサは、金属−絶縁体−金属（ＭＩＭ）コンデンサがゲートドライバの集積回路素子及びフローティング電圧レギュレータの集積回路素子を少なくとも部分的に覆う又はカバーするように第１のセットの層の上に配置された集積半導体基板の第２のセットの層に集積されている。ＭＩＭコンデンサの容量に応じて、ＭＩＭコンデンサは、ゲートドライバの集積回路素子及びフローティング電圧レギュレータの集積回路素子を完全にカバーしてもよい。本実施の形態は、調整コンデンサの１００ｐＦ又は２００ｐＦまでのような比較的高い容量を設けるにもかかわらずレギュレーティッドハイサイドゲート駆動回路のコンパクトな配置を提供する。調整コンデンサのこのような比較的大きい容量は、添付図面を参照しながら後に更に詳しく説明する直流基準電圧の向上したリップル抑制を提供する。
本発明の第３の態様は、Ｄ級オーディオアンプの出力段であって、Ｄ級オーディオアンプの正電源レールと負電源レールとの間に接続された複数の積層されたパワートランジスタを備えるＤ級オーディオアンプの出力段に関する。複数の積層されたパワートランジスタは、制御電圧に従って各パワートランジスタを導通状態と非導通状態との間で切り替えるように構成された制御端子をそれぞれ備える。Ｄ級オーディオアンプの出力段は、上述した実施の形態のいずれかに記載の複数のレギュレーティッドハイサイドゲート駆動回路であって、複数のレギュレーティッドハイサイドゲート駆動回路の駆動出力部が複数の積層されたパワートランジスタの各制御端子に接続された複数のレギュレーティッドハイサイドゲート駆動回路を更に備える。複数の積層されたパワートランジスタのソース端子は、レギュレーティッドハイサイドゲート駆動回路のハイサイド負電源電圧ポートの各々に接続されている。
Ｄ級オーディオアンプの出力段の一実施の形態によれば、複数の積層されたパワートランジスタは、出力段の正電源レールと信号出力部との間に縦続接続された少なくとも第１のパワートランジスタ及び第２のパワートランジスタを備える第１のレッグと、出力段の信号出力部と負電源レールとの間に縦続接続された少なくとも第３のパワートランジスタ及び第４のパワートランジスタを備える第２のレッグと、を備える。この実施の形態の変形は、第１のレッグの中間ノード及び第２のレッグの中間ノードを予め決定された中間電源電圧レベル、例えば、正電源レールと負電源レールとの間の直流電圧差の半分に対応するレベルまで充電するいわゆるフライングコンデンサを備える。この実施の形態によれば、Ｄ級オーディオアンプの出力段は、縦続接続された第１のパワートランジスタと第２のパワートランジスタとの間に配置された第１の中間出力段ノードと縦続接続された第３のパワートランジスタと第４のパワートランジスタとの間に配置された第２の中間出力段ノードとの間に接続されたフライングコンデンサを備える。
本発明の実施の形態を、添付図面に関連させながら後に更に詳しく説明する。
従来の集積ハイサイドゲートドライバ構造を備えるＤ級アンプの出力段の簡略化された回路図である。 図２Ａ）は、寄生回路容量及び外部容量に対する接続を表すＤ級アンプの出力段の回路図であり、図２Ｂ）は、従来の集積ハイサイドゲートドライバ構造の半導体基板の従来のウェル構造の簡略化された断面図である。 図３Ａ）は、本発明の第１の実施の形態によるレギュレーティッドハイサイドゲート駆動回路を備えるＤ級アンプの出力段の簡略化された回路図であり、図３Ｂ）は、本発明の第１の実施の形態によるレギュレーティッドハイサイドゲート駆動回路のゲート駆動部を保持する半導体基板に形成されたウェル構造の簡略化された断面図である。 図４Ａ）は、本発明の第１の実施の形態によるレギュレーティッドハイサイドゲート駆動回路に接続されたＤ級オーディオアンプの出力段の簡略化された回路図であり、図４Ｂ）は、図４Ａ）に示すレギュレーティッドハイサイドゲート駆動回路の半導体基板レイアウトの簡略化された断面図である。 本発明の第２の実施の形態によるレギュレーティッドハイサイドゲート駆動回路の回路図である。 本発明の第３の実施の形態によるレギュレーティッドハイサイドゲート駆動回路の回路図である。 本発明の他の態様によるレギュレーティッドハイサイドゲート駆動回路の各々によって駆動されるマルチレベルＤ級オーディオアンプの出力段の回路図である。
図１は、Ｄ級アンプの出力段１００の簡略化された回路図である。Ｄ級アンプの出力段１００は、従来の集積ハイサイドゲートドライバ構造又は回路ＧＤ，１０３を備える。集積ハイサイドゲートドライバ又は回路１０３は、Ｄ級出力段のハイサイドのＮＭＯＳパワートランジスタ１０７のゲート端子に電気的に結合又は接続された駆動出力部１０４を有する。ＮＭＯＳパワートランジスタ１０７のソース端子は、発声ためのスピーカ負荷に接続可能な負荷ノード又は端子ＯＵＴに結合されている。ＮＭＯＳパワートランジスタ１０７のドレイン端子は、Ｄ級出力段の正直流電源又はレールＰＶＤＤに結合されている。Ｄ級出力段は、スピーカを正直流電源ＰＶＤＤ及び負直流電源ＧＮＤに交互に接続することによってプッシュプル形式でスピーカ負荷を駆動するように負荷端子ＯＵＴに結合されたドレイン端子を有するローサイドＮＭＯＳパワートランジスタ１２７を更に備える。集積ハイサイドゲート駆動回路１０３は、典型的には、ＮＭＯＳパワートランジスタ１０７のゲートによって作り出された大きな容量性負荷を駆動するのに必要とされる。さらに、ゲート駆動回路１０３は、ＮＭＯＳパワートランジスタ１０７のしきい値電圧に適合するとともにＮＭＯＳパワートランジスタ１０７が導通状態すなわちオン状態で低抵抗を有することを保証するためにＮＭＯＳパワートランジスタ１０７のゲート電圧を正直流電源ＰＶＤＤを優に上回る電圧レベルにすることができる。この駆動電圧能力は、ダイオード１０５を介したＤ級アンプのハイサイド直流電源ＧＶＤＤへの接続のために十分高いレベルの直流電圧を生成することができる個別のハイサイド直流電源電圧ラインを介してハイサイド直流電圧ＧＶＤＤ＿ＦＬＯＡＴをゲート駆動回路１０３に供給することによって実現される。ハイサイド直流電源ＧＶＤＤは、例えば、正直流電源ＰＶＤＤより高い５Ｖと１５Ｖとの間の直流電圧レベルを有する。直流高電圧ＧＶＤＤ＿ＦＬＯＡＴは、駆動回路１０３のハイサイド正電源電圧ポート１０６ａを介してゲート駆動回路１０３に供給される。ゲート駆動回路１０３の負電源電圧は、ハイサイド負電源電圧ポート１０６ｂを介して供給される。ゲート駆動回路１０３の負電源電圧は、ゲートドライバ１０３と直流電源ＧＶＤＤ＿ＦＬＯＡＴの両方がＤ級出力段１００の接地点ＧＮＤに対してフローティングとなるように負荷端子ＯＵＴに接続されている。
パルス幅変調された音声信号は、レベルシフタ１１１を介してゲート駆動回路１０３の駆動入力部に供給される。したがって、このパルス幅変調された音声信号のレベルシフトされたレプリカ（ｒｅｐｌｉｃａ）は、ゲート駆動回路１０３の駆動出力部１０４を介してＮＭＯＳパワートランジスタ１０７のゲートに供給される。従来のゲート駆動回路１０３は、Ｄ級出力段１００が集積される半導体基板の従来のウェル構造に配置される。従来のウェル構造は、ウェル構造から半導体基板に結合された寄生ウェル容量（図示せず）を有する。さらに、従来のウェル構造は、後に説明するように寄生ウェル容量がハイサイド正電源電圧ポート１０６で直流高電圧ＧＶＤＤ＿ＦＬＯＡＴに結合されるようになるという不所望な影響を有する従来のゲート駆動回路１０３の最高の直流電位に結び付けられる必要がある。寄生ウェル容量が形成されると、レギュレーティッド直流電圧の安定性に対する多くの問題が生じ、図２Ａ）及び図２Ｂ）を参照しながら後に更に詳しく説明するように、寄生ウェル容量の悪影響を軽減するのに必要な比較的大きい外部の調整コンデンサＣｅｘｔが存在するようになる。
図２Ａ）は、図１に示す従来のＤ級アンプの出力段１００の回路図であるが、上述した寄生ウェル容量２１３及びＮＭＯＳパワートランジスタ１０７の寄生ゲート容量Ｃｇａｔｅに対する接続のような追加の回路の詳細を含む。ゲート駆動回路１０３は、理想スイッチ２０１，２０３にそれぞれ直列なプルアップ及びプルダウン抵抗２０１ａ，２０３ａとして線形的に示したＰＭＯＳ−ＮＭＯＳトランジスタ対を備えるＣＭＯＳインバータを備えてもよい。ハイサイド直流電源（図１参照）を、ＧＶＤＤ及びダイオード２０５によって線形的に示す。ゲート駆動回路は、ＮＭＯＳパワートランジスタ１０７のオン状態とオフ状態との間の交互の切替を行うパルス幅変調された音声信号に従って駆動出力部１０４における直流高電圧ＧＶＤＤ＿ＦＬＯＡＴと負荷端子ＯＵＴの電圧との間の交互の引き出しを行う。しかしながら、当業者は、ＮＭＯＳパワートランジスタ１０７のゲート端子の容量が多数のタイプのＤ級アンプに対して非常に大きくなりうること、例えば、ＮＭＯＳパワートランジスタ１０７の大きさに応じて１ｎＦと１０ｎＦとの間のように１ｎＦより大きくなりうることを理解する。上述したように、従来のゲート駆動回路１０３が配置された従来のウェル構造によって、ノード２０６の直流高電圧ＧＶＤＤ＿ＦＬＯＡＴとＤ級出力段１００の全体が形成される又は組み込まれる半導体基板の接地電位との間に接続された上述した寄生ウェル容量２１３が形成される。その結果、ＧＶＤＤ及びダイオード２０５を備える高圧電源は、寄生ウェル電流ＩＮＢＬによって示すように寄生ウェル容量２１３に対して寄生充電電流及び寄生放電電流を供給する必要がある。さらに、ドレイン−ソース間電圧のパルス幅変調された波形に関連したＮＭＯＳパワートランジスタ１０７のドレイン−ソース間電圧の高いスルーレート又は高いｄｖ／ｄｔによって、寄生ウェル容量２１３に流れる大きい寄生充電電流及び大きい寄生放電電流が生じる。大きい寄生充電電流及び大きい寄生放電電流によって、直流高圧電源によって供給される直流高電圧ＧＶＤＤ＿ＦＬＯＡＴに顕著なリップル電圧が生じる。ＮＭＯＳパワートランジスタ１０７のドレイン−ソース間電圧のスルーレート又はｄｖ／ｄｔは、例えば、２０Ｖ／ｎｓより大きくなることがある。
直流高電圧に生じたリップル電圧によって、ゲートドライバの動作に多数の不所望な影響、例えば、不足電圧の出来事、ゲートドライバ状態の損失及びＮＭＯＳパワートランジスタ１０７の管理損失が生じる。これらの不所望な影響を除去する又は少なくとも抑制するために、ノード２０６のレギュレーティッド直流電圧ＧＶＤＤ＿ＦＬＯＡＴとノード２１２の出力端子ＯＵＴとの間に外部コンデンサＣｅｘｔが接続される。外部コンデンサＣｅｘｔによって、電圧リップルを減少されるとともにレギュレーティッド出力電圧を安定化させる。その理由は、寄生ウェル電流ＩＮＢＬをＣｘｅｔに蓄積されたエネルギーから引き出すことができるからである。換言すれば、Ｃｅｘｔの十分に大きい容量が電圧リップルを所望の大きさまで抑制するように直流高電圧ＧＶＤＤ＿ＦＬＯＡＴの電圧リップルがＣｅｘｔと寄生ウェル容量２１３との間の容量性の分圧によって制御され始める。しかしながら、寄生ウェル容量２１３の容量が５〜１０ｐＦの大きさとなり得るので、直流高電圧の電圧リップルを十分に抑制するために典型的なＤ級出力段が１００ｎＦの大きさの容量の外部コンデンサＣｅｘｔを必要とすることが経験から分かる。この容量値によって、著しく大きいダイ面積が消失するために外部コンデンサＣｅｘｔを他の電子部品と共に半導体基板に集積することができなくなる。一方、外部部品は、テレビジョンセット、携帯電話、ＭＰ３プレーヤ等のような大容量の市販の音声アプリケーションに対するＤ級アンプソリューション（ｃｌａｓｓ Ｄ ａｍｐｌｉｆｉｅｒ ｓｏｌｕｔｉｏｎ）において著しく不所望である。外部部品は、部品コスト及び組立コストをＤ級アンプソリューションに追加する。状況を更に悪化するために、Ｄ級オーディオアンプの典型的な出力段は、複数のパワートランジスタと、例えば、各々が外部コンデンサを必要とする関連のハイサイドゲートドライバ構造又は回路と、を含むことがある。マルチレベルＰＷＭアンプのＨブリッジ出力段は一例である。その結果、ゲートドライバのハイサイド正電源電圧に対するレギュレーティッド電源電圧を安定させるための外部コンデンサを必要としないパワートランジスタの新規のハイサイドゲートドライバ接続形態又は構造を提供するのが非常に望ましい。
図２Ｂ）は、半導体基板に配置されるとともに図２Ａ）に関連して上述した従来の集積されたハイサイドゲートドライバ構造１００を保持するのに用いられる例示的な従来のウェル構造２２０の簡略化された断面図である。従来のウェル構造２２０によって、直流高電圧ＧＶＤＤ＿ＦＬＯＡＴと接地点（ＧＮＤ）との間の寄生ウェル容量２１３の上述した問題のある結合が形成される。従来のウェル構造２２０は、Ｐ形エピタキシャル半導体基板２２２に形成されたＮウェル拡散である。Ｐ形エピタキシャル半導体基板２２２は、Ｐ＋拡散コンタクト部２２１及び適切な電気配線を介してＤ級出力段の接地（ＧＮＤ）電位に電気的に接続される。Ｎウェル拡散は、Ｎウェル拡散の底部を形成する水平Ｎ＋極性埋め込み層（ＮＢＬ）２２６を備える。Ｎ−ウェル拡散は、中間ＢＮＷ層２２８を介してＮＢＬ２２６に電気的に結合されたＮ＋極性半導体材料の垂直壁部２３０も備える。中間ＤＮＷ層２２８は、ＮＢＬ２２６とＮＷ２３０との間の電気的な相互接続層として機能する。
ウェル拡散は、Ｎ＋拡散コンタクト部２３２及び適切な電気配線を介して直流高電圧ＧＶＤＤ＿ＦＬＯＡＴに電気的に接続されている。Ｐ形エピタキシャル半導体基板２２２に対する寄生ウェル容量２１３（ＮＢＬ−ｅｐｉ Ｃａｐ）の結合配置を、コンデンサ記号２１３によって線形的に示す。Ｎウェル拡散の内側にある（すなわち、容積２３６を有する）従来の集積されたハイサイドゲートドライバ構造１００の配置は、Ｎウェル拡散を集積されたハイサイドゲートドライバ構造１００の最高電位に電気的に接続する又は結びつける必要があるという影響を有する。これは、ゲートドライバ回路１０３のＰＭＯＳ−ＮＭＯＳトランジスタ対又は駆動コンデンサが直流高電圧ＧＶＤＤ＿ＦＬＯＡＴとＯＵＴの電圧レベルとの間の電圧レベルより著しく大きい電圧レベルに耐えることができない低電圧装置、例えば、３Ｖ又は５Ｖ装置であるために必要とされる。出力ノードＯＵＴの直流電圧に対して測定された直流高電圧のレベルは、約４．５Ｖのような３Ｖと６Ｖとの間にある。その結果、Ｎウェル拡散は、直流高電圧ＧＶＤＤ＿ＦＬＯＡＴに電気的に接続される。したがって、寄生ウェル容量２１３が直流高電圧ＧＶＤＤ＿ＦＬＯＡＴと接地点（ＧＮＤ）との間に形成されて上述した問題が生じる。
図３Ａ）は、本発明の第１の実施の形態によるレギュレーティッドハイサイドゲート駆動回路を備えるＤ級アンプの出力段３００の簡略化された回路図である。当業者は、本発明によるレギュレーティッドハイサイドゲート駆動回路を単相モータドライバ若しくは多相モータドライバの出力トランジスタ若しくはパワートランジスタ又はスイッチモード電源のパワートランジスタを駆動するために変形例において用いてもよいことを理解する。レギュレーティッドハイサイドゲートドライバ構造は、新規のウェル構造３２４の簡略化された断面図を示す図３Ｂ）に示した新規のタイプのウェル構造内に配置される。図３Ａ）に示すように、新規のタイプのウェル構造３２４において、Ｎウェル拡散３２６，３３０に関連した寄生ウェル容量３１３は、図２Ａ）に示す従来のゲート駆動回路の場合のような直流高電圧端子ＧＶＤＤ＿ＦＬＯＡＴの代わりにＤ級アンプの出力段の出力端子ＯＵＴに接続される。このために、寄生ウェル容量３１３は、ノード３１２の出力端子ＯＵＴと本発明によるレギュレーティッドハイサイドゲート駆動回路のＤ級出力段の接地点（ＧＮＤ）の間に結合される。出力端子ＯＵＴは、ＬＤＮＭＯＳパワートランジスタ３０７のソース端子によって駆動されるＤ級出力段の低インピーダンスノードである。
ＬＤＮＭＯＳパワートランジスタ３０７が導通状態又はオン状態になると、ＬＤＮＭＯＳパワートランジスタ３０７は、低インピーダンスであるとともに大電流源の能力を示す。したがって、ＬＤＮＭＯＳパワートランジスタ３０７は、寄生ウェル容量３１３を充電及び放電するために上述した寄生ウェル電流ＩＮＢＬを容易に供給することができる。その結果、上述した寄生ウェル電流ＩＮＢＬが原因のゲートドライバに対する直流高電圧源ＧＶＤＤ＿ＦＬＯＡＴの不所望なリップル電圧が除去される。したがって、従来のレギュレーティッドハイサイドゲートドライバ構造１００の直流高電圧のこのような電圧リップルを減少させるために必要とされた上述した外部コンデンサＣｅｘｔが取り除かれる。ゲートドライバに対する（ノード３０６の）直流高電圧源ＧＶＤＤ＿ＦＬＯＡＴは、後に更に詳しく説明するようにゲートドライバの本実施の形態のフローティング線形電圧レギュレータ３０５によって生成される。外部コンデンサＣｅｘｔを取り除くことによって、Ｄ級アンプの出力段及び対応するＤ級オーディオアンプソリューションのコスト及びサイズを大幅に減少させる。当業者は、Ｄ級出力段の他の実施の形態がパワートランジスタ３０７としてＮＭＯＳトランジスタ又はＰＬＤＭＯＳトランジスタを用いてもよいことを理解する。
レギュレーティッドハイサイドゲート駆動回路は、理想スイッチ３０１，３０３にそれぞれ直列なプルアップ及びプルダウン抵抗３０１ａ，３０３ａとして線形的に示すＰＭＯＳ−ＮＭＯＳトランジスタ対を備えるＣＭＯＳインバータを備えてもよい。レギュレーティッドハイサイドゲートドライバ又は回路は、Ｄ級出力段のハイサイドのＮＭＯＳパワートランジスタ３０７のゲート端子に電気的に結合又は接続された駆動出力部３０４を有する。ＬＤＮＭＯＳパワートランジスタ３０７のソース端子は、発声のためのスピーカ負荷に接続可能である負荷ノード又は端子ＯＵＴに結合されている。ＬＤＮＭＯＳパワートランジスタ３０７のドレイン端子を、Ｄ級出力段の正直流電源若しくはレールＰＶＤＤ又は積層されたパワートランジスタに結合してもよい。Ｄ級出力段は、スピーカを正直流電源及び負直流電源、例えば、ＧＮＤに交互に接続することによってスピーカ負荷をプッシュプル方式で駆動するように図１の従来のＤ級出力段に関連して説明したようなローサイドＮＭＯＳパワートランジスタ（図示せず）を更に備えてもよい。レギュレーティッドハイサイドゲート駆動回路を、上述したようにＬＤＮＭＯＳパワートランジスタ３０７のゲートによって提供される大容量負荷を駆動できるようにする必要がある。さらに、ゲートドライバは、ＬＤＮＭＯＳパワートランジスタ３０７のしきい値電圧に適合するためにＤ級出力段の正直流電源レール（図示せず）を優に上回る電圧レベルまでＬＤＮＭＯＳパワートランジスタ３０７のゲート電圧を正確に制御することができる。これによって、ＬＤＮＭＯＳパワートランジスタ３０７の低いオン抵抗を保証する。
ＬＤＮＭＯＳパワートランジスタ３０７のゲート電圧の正確な設定は、（Ｄ級出力段の接地ノード又は接地電位ＧＮＤに対する）フローティング線形電圧レギュレータ３０５を介してレギュレーティッド直流電圧ＧＶＤＤ＿ＦＬＯＡＴをゲートドライバ３１１に供給することによって実現される。線形電圧レギュレータは、Ｄ級アンプのハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤに接続しているために十分に高い電圧レベルのレギュレーティッド直流電圧ＧＶＤＤ＿ＦＬＯＡＴ生成することができる。ハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤは、好適には、Ｄ級出力段の接地ノード又は接地電位ＧＮＤを基準にした略一定の直流電源である、すなわち、ハイサイド直流電源は、接地点を基準にした直流電圧又は非フローティング直流電圧である。それに対し、レギュレーティッド直流電圧ＧＶＤＤ＿ＦＬＯＡＴは、負レギュレータ入力部３１２の電位を基準にする。この電位は、フローティング線形電圧レギュレータ３０５のハイサイド負電源電圧ポートである。
フローティング線形電圧レギュレータ３０５を、ＬＤＭＯＳパストランジスタ３０５及び直流基準電圧源ＶＲＥＦの形態の線形調整装置を備えるものとして線形的に示す。直流基準電圧源ＶＲＥＦは、Ｄ級出力段の音声出力部ＯＵＴも構成する負レギュレータ入力部３１２の間に接続されている。直流基準電圧源ＶＲＥＦは、レギュレータ出力ノード３０６に適切なレギュレーティッド及びフローティング直流電圧ＧＶＤＤ＿ＦＬＯＡＴを設定するためにＬＤＭＯＳパストランジスタ３０５のゲート端子又は制御端子を予め決定された直流基準電圧に設定する。適切な平滑又は調整コンデンサＣｒをＶＲＥＦの両端間に接続してもよい。平滑又は調整コンデンサＣｒは、後に更に詳しく説明する金属−絶縁体−金属（ＭＩＭ）コンデンサを備えてもよい。フローティング線形電圧レギュレータ３０５は、レギュレーティッド直流電圧出力部ＧＶＤＤ＿ＦＬＯＡＴと負レギュレータ入力部３１２との間の直流電圧差を略一定に維持しようとする。負レギュレータ入力部３１２を基準としたレギュレーティッド直流電圧出力部ＧＶＤＤ＿ＦＬＯＡＴのレベルは、ハイサイドゲート駆動回路の従来の実施の形態に関連して説明したのと同一の理由により約４．５Ｖのような３Ｖと６Ｖとの間にあってもよい。Ｄ級アンプの出力段のハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤは、フローティング線形電圧レギュレータ３０５の正レギュレータ入力部を形成し、例えば、Ｄ級出力段の正直流電源レールより高い５Ｖと１５Ｖとの間の直流電圧レベルを有してもよい。フローティング線形電圧レギュレータ３０５によって生成されたレギュレーティッド直流電圧ＧＶＤＤ＿ＦＬＯＡＴは、好適には、ゲートドライバのハイサイド正電源ポート（図示せず）を介してゲートドライバに供給される。したがって、当業者は、フローティング線形電圧レギュレータ３０５の正レギュレータ入力部と負レギュレータ入力部の両方が上述したようにＤ級出力段３００の接地電位ＧＮＤに対してフローティングであることを理解する。
当業者は、パルス幅変調された音声信号を図１に示すのと同様なやり方で適切なレベルシフタを介してゲートドライバの駆動入力部（図４Ａ）の符号４１４参照）に供給してもよいことを理解する。したがって、このパルス幅変調された音声信号のレベルシフトされたレプリカ（ｌｅｖｅｌ ｓｈｉｆｔｅｄ ｒｅｐｌｉｃａ）は、ゲートドライバの駆動出力部３０４を介してＮＭＯＳパワートランジスタ３０７に供給される。レギュレーティッド直流電源からＤ級出力段の出力端子ＯＵＴへのレギュレーティッドハイサイドゲートドライバ構造の寄生ウェル容量３１３の移動を、図３Ｂ）、図４Ａ）及び図４Ｂ）を参照しながら後に説明する。
図３Ｂ）は、ゲート駆動回路の形成前の新規のウェル構造３２４の半導体配置を示す。新規のウェル構造３２４は、Ｐ＋形エピタキシャル半導体基板３２２に形成される。Ｐ＋形エピタキシャル半導体基板３２２は、Ｐ＋拡散コンタクト部３２１及び適切な電気配線を介してＤ級出力段の接地（ＧＮＤ）電位に電気的に接続される。新規のウェル構造３２４は、レギュレーティッドハイサイドゲートドライバ構造に対する追加のＰ＋形埋め込み層３２７を有する二重接合絶縁機構及び構造を備える。新規のウェル構造３２４は、水平Ｎ＋極性埋め込み層（ＮＢＬ）３２６及びＮ＋極性半導体材料の垂直壁部３３０を備えるＮウェル拡散を備える。垂直壁部３３０は、完全なＮウェル構造を形成するために中間ＤＮＷ層３２８を介してＮＢＬ３２６に電気的に結合されている。ＮＢＬ３２６は、Ｐ形エピタキシャル半導体基板３２２に隣接する又は対向する周辺外壁を有する新規のウェル構造３２４の底部を形成する。Ｎウェル拡散は、Ｎ＋拡散コンタクト部３３２及び適切な電気配線を介して出力端子ＯＵＴ３１２に電気的に接続される。Ｐ＋極性半導体材料を備える第２のウェル拡散は、第２のウェル拡散の周辺外壁がＮウェル拡散の周辺内壁に隣接する又は対向するようにＮウェル拡散（３２６，３３０，ＤＮＷ）の内部に配置される。第２の又はＰウェル拡散は、Ｐウェル拡散の水平底壁部を形成する埋め込み層３２７を備える。Ｐウェル拡散は、水平底壁部３２７に隣接するとともに電気的に接続される最下エッジ面を有するＰ＋極性半導体材料の垂直壁部３２９も備える。Ｐウェル拡散は、Ｐウェル拡散及びＮウェル拡散が同一電位に配置されるようにＰ＋拡散コンタクト部３３１及び適切な電気配線を介して出力端子ＯＵＴ３１２に電気的に接続される。
図４Ｂ）に示すように、レギュレーティッドハイサイドゲート駆動回路４１７は、新規のウェル構造４２４の内側又は内部に配置されたゲートドライバ４１１を備える。図４Ｂ）は、Ｐ＋形エピタキシャル半導体基板４２２に埋め込まれたＬＤＮＭＯＳパワートランジスタ４０７を除く図４Ａ）に示すＤ級アンプの出力段４００の簡略化された断面図を示す。Ｄ級アンプの出力段４００は、ＬＤＮＭＯＳパストランジスタ４０５を備える開ループ接続形態のフローティング線形電圧レギュレータ４１７を備える。ＬＤＮＭＯＳパストランジスタ４０５は、ゲートドライバ４１１のハイサイド正電源電圧ポート（ＰＭＯＳトランジスタ４０１のソース端子）に対してノード４０６の適切なレギュレーティッド直流電圧ＧＶＤＤ＿ＦＬＯＡＴを設定するためにゲート端子に接続された直流基準電圧ＶＲＥＦによって制御される。ＬＤＮＭＯＳパストランジスタ４０５のソース端子は、ドレイン端子が正レギュレータ入力部に接続されるとともに正レギュレータ入力部がハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤに接続される間にレギュレーティッド直流電圧出力ＧＶＤＤ＿ＦＬＯＡＴを提供する。ＬＤＮＭＯＳパストランジスタ４０５のこのようなソースフォロワ形態は、レギュレーティッド直流電圧出力の迅速な応答を提供する。迅速な応答は、ＬＤＮＭＯＳパワートランジスタ４０７のソース端子における低インピーダンス出力端子ＯＵＴ，４１２での著しく急峻なＰＷＭ又はＰＤＭ波形立上りエッジ及び著しく急峻なＰＷＭ又はＰＤＭ波形立下りエッジを有する負荷条件の要求の下で良好な負荷調整を行うのに非常に有益である。ハイサイド直流電源電圧ＰＶＤＤ＋ＧＶＤＤは、好適には、Ｄ級出力段の接地ノード又は接地電位ＧＮＤを基準にした略一定の直流電源電圧である、すなわち、ハイサイド直流電源電圧は、接地点を基準にした電圧又は非フローティング直流電圧である。
半導体基板４２２のＬＤＭＯＳパストランジスタ４０５の半導体配置を、図４Ｂ）の最右部に断面で示す。ＬＤＮＭＯＳパストランジスタ４０５のソース端子は、正確で安定したレギュレーティッド直流電源ＧＤＶＶ＿ＦＬＯＡＴをゲートドライバ４１１に供給するためにゲートドライバ４１１のハイサイド正電源電圧ポートに結合されている。フローティング電圧レギュレータのパストランジスタ４０５のドレイン端子の一つは、Ｄ級オーディオアンプのハイサイド直流電源ＰＶＤＤ＋ＧＤＶＶに結合されている。ゲートドライバ４１１を包囲又は収用する新規のウェル構造４２４は、上述したウェル構造３２４と同様な構成を有し、比較を容易にするために対応する形態には対応する参照番号を付した。レギュレーティッドハイサイドゲート駆動回路４１７のゲートドライバ４１１は、Ｄ級出力段のハイサイドに配置されたＬＤＮＭＯＳパワートランジスタ４０７のゲート端子に電気的に結合又は接続されたゲート出力部４０４を有するＰＭＯＳ−ＮＭＯＳトランジスタ対４０１，４０３を備える。ゲートドライバのＮＭＯＳトランジスタ４０３のドレイン、ゲート及びソース拡散又は端子は、図４Ｂ）に示すようなＰ＋極性半導体材料の垂直壁部４２９に配置されている。この垂直壁部４２９は、新規のウェル構造４２４の内側Ｐウェルの一部である。新規のウェル構造４２４は、垂直壁部４２９の対向する壁部分に隣接するとともに水平Ｐ＋埋め込み層４２７の上になるように配置されたＮ＋極性トランジスタボディ拡散４３５を更に備える。ゲートドライバ４１１のＰＭＯＳトランジスタ４０１のドレイン、ゲート及びソース拡散又は端子は、図４Ｂ）に示すようにＮ＋極性トランジスタボディ拡散４３５に配置されている。ＰＭＯＳ−ＮＭＯＳトランジスタ対４０１，４０３のゲート端子は、ゲートドライバの入力部４１４を形成するために配線４０４を介して電気的に接続されている。
トランジスタ対４０１，４０３のＰＭＯＳソース端子及びＮＭＯＳドレイン端子は、出力部がＤ級出力段のパワーＬＤＮＭＯＳトランジスタ４０７のゲートに接続されているゲートドライバ４１１の出力部を形成するために配線４１５を介して電気的に接続されている。電線４１２は、ＮＭＯＳトランジスタ４０３のソース、新規のウェル構造４２４の内側Ｐウェル及び新規のウェル構造４２４の外側Ｎウェルの間の電気的な接続を確立する。Ｐ形エピタキシャル半導体基板４２２に対する寄生ウェル容量４１３（ＮＢＬ−ｅｐｉ Ｃａｐ）の結合を、寄生ウェル容量４１３をレギュレーティッド直流電圧出力部４０６，ＧＶＤＤ＿ＦＬＯＡＴから除去するとともにＤ級出力段の低インピーダンス出力端子ＯＵＴ４１２に接続して上述した利益を導き出す方法を示す図４Ａ）及び図４Ｂ）にコンデンサ記号４１３によって線形的に示す。
図５は、レギュレーティッドハイサイドゲートドライバアセンブリ又は回路５１７の第２の実施の形態の回路図を示す。本実施の形態は、ＡＢ級出力段を備える線形調整装置を有する開ループ接続形態のフローティング電圧レギュレータ５３７を備える。上述したフローティング電圧レギュレータ設計と比較すると、このＡＢ級出力段は、レギュレーティッド直流電圧出力ＧＶＤＤ＿ＦＬＯＡＴから電流を取り出すとともにレギュレーティッド直流電圧出力に電流を流し込むという有利な能力を有する。この特徴によって、レギュレーティッド直流電圧出力ＧＶＤＤ＿ＦＬＯＡＴ，５０６の高周波交流リップル及び／又はノイズを更に効果的に抑制することができる。
このレギュレーティッドハイサイドゲート駆動回路５１７は、インバータ形態のゲートドライバ５１１のハイサイド正電源電圧ポートＧＶＤＤ＿ＦＬＯＡＴに結合された開ループフローティング電圧レギュレータ５３７を備える。ゲートドライバ５１１のハイサイド負電源電圧ポート５１２は、図示したようにフローティング電圧レギュレータ５３７の負レギュレータ入力部に結合されている。この負レギュレータ入力部は、ＡＢ級出力段及びフローティング電圧レギュレータ５３７の直流基準電圧源にも結合されている。直流基準電圧源は、ツェナーダイオード５３４と、逆電圧保護ダイオード５３６を介してツェナーダイオードのカソードとハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤの間に接続された第１の定電流源ＩＤＣ１と、を備える。上述したように、ハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤは、好適には、Ｄ級オーディオアンプの出力段のようにレギュレーティッドハイサイドゲート駆動回路５１７が集積された回路の接地ノード又は接地電位を基準にした略一定の直流電源である。
ツェナーダイオード５３４のアノードは、負レギュレータ入力部５１２に接続されている。第１の定電流源ＩＤＣ１は、理想的な安定したツェナーのニー電圧がツェナーダイオード５３４の両端間に生成されるとともにツェナー電圧がフローティングレギュレータの直流基準電圧ＶＲＥＦとして用いられるようにツェナーダイオード５３４の逆方向に予め決定されたバイアス電流を供給する。直流基準電圧ＶＲＥＦは、ＡＢ級出力段の入力端子５０８ａに供給される。ＡＢ級出力段は、（ノードＰＶＤＤ＋ＧＶＤＤの）正レギュレータ入力部とレギュレーティッド直流電圧出力部５０６との間に接続された第１の出力トランジスタ５０５ａと、レギュレーティッド直流電圧出力部５０６と負レギュレータ入力部５１２との間に接続された第２の出力トランジスタ５０５ｂと、を備える。ダイオード接続したＮＭＳＯトランジスタ５３０，５３２及び第２の定電流源ＩＤＣ２の縦続接続は、安定した直流バイアス電流を設定するために第１の出力トランジスタ５０５ａ及び第２の出力トランジスタ５０５ｂに対する直流バイアス電圧回路を形成する。直流バイアス電圧回路は、第１の出力トランジスタ５０５ａのゲージ（ｇａｇｅ）又は制御端子と第２の出力トランジスタ５０５ｂのゲージ又は制御端子の間に接続されている。レギュレーティッド直流電圧出力部５０６のレギュレーティッド直流出力電圧は、直流基準電圧ＶＲＥＦより低い第１のトランジスタ５０５ａのゲート−ソース間電圧降下ＶＧＳにほぼ等しくなる。
フローティング電圧レギュレータ５３７は、好適には、ＶＲＥＦの両端間に接続された平滑又は調整コンデンサＣｒを備える。レギュレーティッドハイサイドゲート駆動回路５１７の一実施の形態において、調整コンデンサＣｒは、半導体基板のハイサイドゲート駆動回路５１７の残りの受動半導体素子及び能動半導体素子の上に配置された金属−絶縁体−金属（ＭＩＭ）コンデンサを備える。最適なリップル抑制を行うために調整コンデンサＣｒの容量、したがって、寸法を比較的大きくする必要があるので、Ｃｒによるダイ面積の消失を最小にするのが重要である。これを、半導体基板の層のセットにＣｒを配置することによって有利に実現することができ、半導体基板の層のセットは、レギュレーティッドハイサイドゲート駆動回路５１７の残りの能動集積回路素子及び受動集積回路素子を保持する層の他のセットの上部に配置される。金属−絶縁体−金属（ＭＩＭ）コンデンサは、例えば、レギュレーティッドハイサイドゲート駆動回路５１７の残りの能動集積回路素子及び受動集積回路素子を部分的に又は完全にカバーしてもよい。Ｃｒの容量を１ｐＦと１００ｐＦとの間にしてもよい。
フローティング電圧レギュレータ５３７の調整コンデンサＣｒの役割は、直流基準電圧源の雑音及びリップルを抑制することと、レギュレーティッド直流電圧出力部５０６がゲートドライバ５１１に電流を十分に供給できるようにするＡＢ級出力段の高速応答の電流／エネルギー貯蔵器（ｃｕｒｒｅｎｔ／ｅｎｅｒｇｙ ｒｅｓｅｖｏｉｒ）として機能することである。レギュレーティッド直流電圧出力部５０６の高速応答は、Ｄ級オーディオアンプの動作中にゲートドライバ５１１によって抽出される上述した高速の電流パルスによって付与される高周波リップル電圧又はスパイク電圧を十分に抑制するのに重要である。上述したように、ゲートドライバ５１１の入力部ＩＮの入力信号は、約１ナノ秒の立上りアイテム及び立下りアイテムのような著しく急速な立上り波形エッジ及び立下り波形エッジを有するパルス幅変調（ＰＷＭ）された又はパルス密度変調（ＰＤＭ）変調された音声信号を備えてもよい。これらの急速なパルスは、レギュレータ出力部５０６のレギュレーティッド直流電圧の対応する急速な電流／電圧パルスを付与する。このチャレンジは、レギュレーティッド直流電圧出力部５０６の十分な調整及びこれによる交流リップル又は電圧ノイズの抑制を行うためのレギュレーティッド直流電圧出力部５０６の負荷変化に対する迅速な応答を行うのに重要となる。フローティング電圧レギュレータ５３７の迅速な応答は、レギュレータの開ループ配置又は接続形態によって促進される。当業者は、このフローティング電圧レギュレータ５３７がレギュレーティッド直流電圧出力部５０６からＡＢ級出力段まで戻る電流又は電圧調整フィードバックループを有することなく電圧レギュレータの線形調整素子を形成することを理解する。本発明者は、そのような電流又は電圧調整フィードバックループが一般的には応答が非常に遅くてゲートドライバ５１１の切替動作によってレギュレーティッド直流電圧出力部５０６に付与されるナノ秒の持続時間の電流インパルスを十分に抑制できないことを実験的に検証した。
図６は、レギュレーティッドハイサイド駆動回路６１７の第３の実施の形態の回路図を示す。当業者は、このレギュレーティッドハイサイドゲート駆動回路６１７を半導体基板の上述した新規のウェル構造又は標準的なＬＤＭＯＳ半導体基板に配置できることを理解する。このハイサイドゲート駆動回路６１７は、分流調整回路６３４に基づくフローティング電圧レギュレータ６３７を備える。当業者は、分流調整回路６３４が基準電圧生成素子として第２の実施の形態のツェナーダイオード５３４の大部分に取って代わることを理解する。
当業者は、第１の出力トランジスタ６０５ａ及び第２の出力トランジスタ６０５ｂを備えるＡＢ級出力段並びにＩＤＣ２及びトランジスタ６３０，６３２を備える直流バイアス電圧回路がハイサイドゲート駆動回路５１７の第２の実施の形態の対応する回路素子の機能及び電気的な特性と同一の機能及び電気的な特性を有してもよいことを理解する。
分流調整回路６３４は、分流トランジスタ６３５を備え、レギュレーティッド直流電圧は、分流トランジスタ６３５を介した可変電流シンクによって制御される。フローティング電圧レギュレータ６３７は、ハイサイド直流電源ＰＶＤＤ＋ＧＶＤＤとレギュレーティッド直流電圧出力ＧＶＤＤ＿ＦＬＯＡＴ，６０６との間に接続されている調整装置として機能する線形パストランジスタ６０５を備える。線形パストランジスタ６０５は、線形パストランジスタのゲート端子に接続された分流調整回路６３４の出力ＶＲＥＦ１によって制御される。分流調整回路６３４は、分流トランジスタ６３５のゲート又は制御端子に結合された出力部を有する誤差増幅器６２３を更に備える。誤差増幅器６２３の第１の入力部は、抵抗Ｒ１ｒ及びＲｒ２を備える分圧器に接続されている。分圧器の第１の端部は、ＶＲＥＦ１に接続されており、第２の端部は、分流電圧レギュレータ６３７のノード６１２の負レギュレータ入力部に接続されている。Ｒｓ１とＲｓ２との間のタッピングポイント又はノード６２１は、電圧ＶＲＥＦ１に比例する分流電圧を誤差増幅器６２３の第１の入力部に供給する。誤差増幅器６２３の第２の入力部は、バンドギャップ電圧基準のような適切な温度安定性電圧基準によって生成することができる又は適切な温度安定性電圧基準から取得することができる直流基準電圧ＶＲＥＦ２に接続される。誤差増幅器６２３は、ＶＲＥＦ１電圧の変化に逆らってレギュレーティッド直流電圧出力ＧＶＤＤ＿ＦＬＯＡＴを所望の又は目的の直流電圧に維持又は固定しようとするために分流トランジスタ６３５の制御電圧又はゲート電圧を増加又は減少させることによってレギュレーティッド直流電圧の変化に応答する。分量調整回路６３４は、ＶＲＥＦ１電圧から分流トランジスタ６３５のゲートまで戻るフィードバックループを備える。レギュレーティッド直流電圧は、分圧器及び誤差増幅器６２３によって検知される。フィードバックループ配置は、ループが分流トランジスタ６３５のドレイン端子からゲート端子までしか延在していないので分流レギュレータ回路の応答の際に顕著な時間遅延を生じさせない。誤差増幅器６２３は、差動増幅器、例えば、オペアンプを備えてもよく、この場合、誤差増幅器６２３の第１の入力部は、オペアンプの非反転入力部であり、第２の入力部は、オペアンプの反転入力部であり、逆の場合も同じである。分流トランジスタ６３５は、ＢＪＴ又はＭＯＳＦＥＴのような様々な種類のタイプのトランジスタを備えてもよい。フローティング電圧レギュレータ６３７の好適な実施の形態において、分流トランジスタ６３５は、ドレイン拡張ＮＭＯＳ（ＤＥ−ＮＭＯＳ）トランジスタを備える。本実施の形態において、ＤＥ−ＮＭＯＳトランジスタは、ＶＲＥＦ１電圧に接続された第１のドレイン端子と、レギュレーティッド直流電流出力部に接続された第２のドレイン端子すなわち拡張ドレイン端子と、を備える。
上述したように、このハイサイドゲート駆動回路６１７は、直流基準電圧ＶＲＥＦ１を設定するための本発明の第２の実施の形態の上述したツェナーダイオード５３４を備えない。ツェナーダイオードの省略は有利である。その理由は、この形態がツェナーダイオードのカソードの負の埋め込み層（ＮＢＬ）が半導体基板に接触して直流基準電圧ＶＲＥＦ１に対する潜在的なノイズ注入経路を開くことを回避するからである。さらに、ツェナーダイオードのカソードの負の埋め込み層（ＮＢＬ）は、半導体基板に対する不所望な寄生容量を形成する。調整コンデンサＣｒの役割及び特性は、レギュレーティッドハイサイドゲート駆動回路５１７の第２の実施の形態の調整コンデンサＣｒの説明に関連して上述した特性と同一であってもよい。
図７は、レギュレーティッドハイサイドゲート駆動回路５１７ａ，５１７ｂ，５１７ｃ，５１７ｄの各々によって駆動されるマルチレベルＤ級オーディオアンプの出力段７０３を備えるＤ級増幅回路７０１の回路図を示す。レギュレーティッドハイサイドゲート駆動回路５１７ａ，５１７ｂ，５１７ｃ，５１７ｄの各々は、上述した実施の形態の一つによるレギュレーティッドハイサイドゲート駆動回路を備えてもよい。マルチレベルＤ級オーディオアンプの出力段すなわち出力段７０３は、Ｄ級増幅回路７０１の正電源レールＰＶＤＤと本実施の形態における接地電位ＧＮＤの形態の負電源レールとの間で縦続接続された四つの積層されたパワートランジスタＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を備える。四つの積層されたパワートランジスタＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のゲート端子は、各パワートランジスタが当該パワートランジスタのゲート電圧に従って導通状態と非導通状態との間で切り替えられるようにハイサイドゲート駆動回路５１７ａ，５１７ｂ，５１７ｃ，５１７ｄのフローティングレギュレーティッド直流電圧出力部５０４ａ，５０４ｂ，５０４ｃ，５０４ｄの各々に接続されている。四つの積層されたパワートランジスタＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各々のソース端子は、同一のパワートランジスタのゲート端子を駆動する特定のレギュレーティッドハイサイドゲート駆動回路の負レギュレータ入力部に接続されている。当業者は、下側のレギュレーティッドハイサイドゲート駆動回路５１７ｄを正の電源レールＰＶＤＤより低い電源レール電圧に接続してもよいことを理解する。その理由は、関連のパワートランジスタＳＷ４のソース端子が永久的にＧＮＤに接続されているからである。したがって、ハイサイドゲート駆動回路５１７ｄのレギュレーティッド直流電圧出力５０４ｄは、実際にはフローティング電圧ではなく接地基準電圧であってもよい。マルチレベルＤ級オーディオアンプの出力段７０３は、出力段の正電源レールＰＶＤＤと信号出力Ｖｏｕｔとの間に接続された縦続の第１のパワートランジスタＳＷ１及び第２のパワートランジスタＳＷ２を備える第１のレッグを備える。マルチレベルＤ級オーディオアンプの出力段７０３は、信号出力Ｖｏｕｔと負電源レールＧＮＤの間に縦続接続された第３のパワートランジスタＳＷ３及び第４のパワートランジスタＳＷ４を備える第２のレッグを更に備える。フライングコンデンサＣｆｌｙは、縦続の第１のパワートランジスタと第２のパワートランジスタとの間に配置された第１の中間出力段ノード７０５と、縦続の第３のパワートランジスタと第４のパワートランジスタとの間に配置された第２の中間出力段ノード７０７との間に接続されている。フライングコンデンサは、好適には、信号出力Ｖｏｕｔに中間電圧（ｍｉｄ−ｐｏｉｎｔ ｖｏｌｔａｇｅ）を設定するために正電源レールＰＶＤＤと負電源レールＧＮＤの間の電圧差の半分まで充電される。

Claims (14)

  1. パワートランジスタのためのレギュレーティッドハイサイドゲート駆動回路であって、
    ハイサイド正電源電圧ポート、ハイサイド負電源電圧ポート、駆動入力部及び駆動出力部を備えるゲートドライバと、
    フローティング電圧レギュレータと、を備え、前記フローティング電圧レギュレータは、
    ハイサイド直流電源に接続可能な正レギュレータ入力部と、
    レギュレーティッド直流電圧出力部と、
    負レギュレータ入力部と、
    前記レギュレーティッド直流電圧出力部に接続され、前記レギュレーティッド直流電圧出力部の前記ハイサイド直流電源のノイズ及びリップル電圧を抑制するように構成された線形調整装置と、
    前記レギュレーティッド直流電圧出力部の直流電圧レベルを設定するために前記線形調整装置の制御端子に直流基準電圧を生成するように構成された直流基準電圧源と、
    前記直流基準電圧源の正端子と負端子との間に接続された調整コンデンサと、
    を備え、
    前記負レギュレータ入力部は、前記ハイサイド負電源電圧ポートに接続され、前記レギュレーティッド直流電圧出力部は、ゲートドライバの前記ハイサイド正電源電圧ポートに接続されており、
    前記線形調整装置は、前記正レギュレータ入力部に接続された正電源端子及び前記負レギュレータ入力部に接続された負電源端子を有するＡＢ級出力段を備え、前記ＡＢ級出力段の制御端子は、前記直流基準電圧に接続され、前記ＡＢ級出力段の出力部は、前記レギュレーティッド直流電圧出力部の負荷に電流を流す又は当該負荷から電流を引き出すために前記レギュレーティッド直流電圧出力部に結合されているレギュレーティッドハイサイドゲート駆動回路。
  2. 前記調整コンデンサは、金属−絶縁体−金属（ＭＩＭ）コンデンサを備える請求項１に記載のレギュレーティッドハイサイドゲート駆動回路。
  3. 前記金属−絶縁体−金属（ＭＩＭ）コンデンサは、１ｐＦと１００ｐＦとの間の容量を有する請求項２に記載のレギュレーティッドハイサイドゲート駆動回路。
  4. 前記フローティング電圧レギュレータは、前記レギュレーティッド直流電圧出力部から前記線形調整装置の前記制御端子に戻る電圧又は電流調整帰還ループのない開ループ接続形態を備える請求項１〜３のいずれか一項に記載のレギュレーティッドハイサイドゲート駆動回路。
  5. 前記線形調整装置は、前記正レギュレータ入力部と前記レギュレーティッド直流電圧出力部との間に接続されたパストランジスタを備え、前記パストランジスタの制御端子は、前記直流基準電圧源によって生成された前記直流基準電圧に接続されている請求項１〜４のいずれか一項に記載のレギュレーティッドハイサイドゲート駆動回路。
  6. 前記パストランジスタは、前記レギュレーティッド直流電圧出力部に接続されたソース及び前記正レギュレータ入力部に接続されたドレインを有するＭＯＳＦＥＴ又は前記レギュレーティッド直流電圧出力部に接続されたエミッタ及び前記正レギュレータ入力部に接続されたコレクタを有するバイポーラトランジスタを備える請求項５に記載のレギュレーティッドハイサイドゲート駆動回路。
  7. 前記ＡＢ級出力段は、
    前記正レギュレータ入力部と前記レギュレーティッド直流電圧出力部との間の接続された第１の出力トランジスタと、
    前記負レギュレータ入力部と前記レギュレーティッド直流電圧出力部との間に接続された第２の出力トランジスタと、
    予め決定された直流バイアス電流を設定するために前記第１の出力トランジスタの制御端子と前記第２の出力トランジスタの制御端子との間に接続されたバイアス電圧回路と、
    を備える請求項１に記載のレギュレーティッドハイサイドゲート駆動回路。
  8. 前記直流基準電圧源は、逆方向バイアスがかけられたツェナーダイオードを備える請求項１〜７のいずれか一項に記載のレギュレーティッドハイサイドゲート駆動回路。
  9. 前記直流基準電圧源は、分流調整回路を備える請求項１〜８のいずれか一項に記載のレギュレーティッドハイサイドゲート駆動回路。
  10. 前記分流調整回路は、
    前記直流基準電圧源と前記負レギュレータ入力部との間に接続された分流トランジスタと、
    出力部、第１の入力部及び第２の入力部を備える誤差増幅器であって、前記出力部が前記分流トランジスタの制御端子に接続された誤差増幅器と、
    前記直流基準電圧源に接続されるとともに前記直流基準電圧に比例する分流電圧を前記誤差増幅器の前記第１の入力部に供給するように構成された分圧器と、
    前記誤差増幅器の前記第２の入力部に接続された第２の直流電圧基準と、
    を備える請求項９に記載のレギュレーティッドハイサイドゲート駆動回路。
  11. 第１のウェル拡散が形成される第１の極性の半導体材料を含む半導体基板を備え、
    前記第１のウェル拡散は、第２の極性の半導体材料を含むとともに前記半導体基板に隣接する周辺外壁を有し、
    第２のウェル拡散は、前記第２のウェル拡散の周辺外壁が前記第１のウェル拡散の周辺内壁に隣接するように前記第１のウェル拡散の内側に配置された前記第１の極性の半導体材料を含み、
    前記ゲートドライバは、前記第２のウェル拡散に配置され、
    前記第１のウェル拡散と前記第２のウェル拡散の各々と前記ゲートドライバのハイサイド負電源電圧ポートとの間に電気的な接続がある請求項１〜１０のいずれか一項に記載のレギュレーティッドハイサイドゲート駆動回路。
  12. 請求項２〜１１のいずれか一項に記載のレギュレーティッドハイサイドゲート駆動回路を備える集積半導体基板であって、前記ゲートドライバの集積回路素子及び前記フローティング電圧レギュレータの前記調整コンデンサ以外の集積回路素子が、前記集積半導体基板の第１のセットの層に集積され、
    前記金属−絶縁体−金属（ＭＩＭ）コンデンサは、前記金属−絶縁体−金属（ＭＩＭ）コンデンサが前記ゲートドライバの前記集積回路素子及び前記フローティング電圧レギュレータの前記集積回路素子に少なくとも部分的に重なり合うように前記第１のセットの層の上に配置されている前記集積半導体基板の第２のセットの層に集積された集積半導体基板。
  13. Ｄ級オーディオアンプの出力段であって、
    前記Ｄ級オーディオアンプの正電源レールと負電源レールとの間に接続された複数の積層されたパワートランジスタであって、制御電圧に従って各パワートランジスタを導通状態と非導通状態との間で切り替えるように構成された制御端子をそれぞれ備える複数の積層されたパワートランジスタと、
    請求項１〜１１のいずれか一項に記載の複数のレギュレーティッドハイサイドゲート駆動回路（ＧＤ１，ＧＤ２，ＧＤ３，ＧＤ４）であって、前記複数のレギュレーティッドハイサイドゲート駆動回路の駆動出力部が前記複数の積層されたパワートランジスタの各制御端子に接続された複数のレギュレーティッドハイサイドゲート駆動回路（ＧＤ１，ＧＤ２，ＧＤ３，ＧＤ４）と、
    を備え、前記複数の積層されたパワートランジスタのソース端子は、前記複数のレギュレーティッドハイサイドゲート駆動回路のハイサイド負電源電圧ポートの各々に接続されているＤ級オーディオアンプの出力段。
  14. 前記複数の積層されたパワートランジスタは、
    前記出力段の前記正電源レールと信号出力部との間に縦続接続された少なくとも第１のパワートランジスタ及び第２のパワートランジスタを備える第１のレッグと、
    前記出力段の前記信号出力部と負電源レールとの間に縦続接続された少なくとも第３のパワートランジスタ及び第４のパワートランジスタを備える第２のレッグと、
    を備える請求項１３に記載のＤ級オーディオアンプの出力段。
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