KR20170076497A - 드라이브 회로 - Google Patents

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허창재
방성만
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Abstract

본 발명의 일 실시 예에 따른 드라이브 회로는, 동작전압 단자와 출력단 사이에 접속되어, 제어전압에 따라 온상태 또는 오프상태로 동작하는 제1 스위치 소자; 상기 출력단과 접지 사이에 접속되어, 상기 제어전압에 따라 상기 제1 스위치 소자와 상보적으로 동작하는 제2 스위치 소자; 상기 동작전압 단자와 상기 제1 스위치 소자의 게이트 사이에 접속되어, 상기 제1 스위치 소자의 소스-게이트 전압에 따라 턴온되어 정전압을 유지하는 정전압 회로부; 상기 제1 스위치 소자의 게이트와 접지 사이에 접속되고, 상기 제어전압에 따라 온상태 또는 오프상태로 동작하고, 온상태에서 상기 제1 스위치 소자의 소스-게이트 전압의 레벨에 기초된 전류 제어 신호에 따라 접지로 흐르는 동작 전류를 조절하는 전류 조절 회로; 상기 정전압 회로부의 턴온 상태에서, 상기 전류 제어 신호를 상기 전류 조절 회로에 제공하여 상기 동작 전류를 제어하는 전류 제어 회로; 및 상기 제어전압을 상기 제2 스위치 소자의 게이트에 제공하는 신호 전달 회로; 를 포함한다.

Description

드라이브 회로{DRIVE CIRCUIT}
본 발명은 MOSFET(Metal-Oxide-Semiconductor Field Effective Transister) 및 LD(Lateral Double Diffused)-MOSFET(이하, LD-MOS라 함)를 이용하는 드라이브 회로에 관한 것이다.
통상, MOS 집적회로로 이루어지는 드라이브 회로는 구동 신호를 생성하는 전자 디바이스에 적용될 수 있는데, 이때 요구되는 구동신호의 전압 레벨에 따라 회로가 설계되어야 한다.
기존의 드라이브 회로 중에서, 정해진 특정전압 공정에 의해 제작되는 드라이브 회로를 이용하여, 그 공정의 특정전압 보다 높은 전압레벨을 갖는 구동신호를 제공하는 것이 요구되는 경우에는 구동능력이 좋은 LD-MOS가 이용될 수 있다.
그런데, LD-MOS을 이용하는 구동회로에서는, 높은 동작전압(VPP)을 사용하므로, 스위칭소자의 항복(Breakdown)현상을 피하도록 설계되어야 한다.
이와 같은 LD-MOS를 이용하는 기존 드라이브 회로 중에서, P채널 LD-MOS와 N채널 LD-MOS를 이용하는 인버터 구조의 드라이브 회로가 있다.
이 드라이브 회로에서, 상기 P채널 LD-MOS의 항복(Breakdown)현상을 피하기 위해서, 동작전압단과 P채널 LD-MOS의 게이트 사이에 제너 다이오드가 접속되고, 또한 전류 소모를 개선하기 위해서, 상기 P채널 LD-MOS의 게이트와 접지 사이에 접속된 스위치 소자를 기 설정된 짧은 시간 동안에 온상태를 동작시키기 위한 원-쇼트 펄스(One-shot pulse) 회로를 포함한다.
그러나, 원-쇼트 펄스(One-shot pulse) 회로에서 발생되는 원-쇼트 신호의 폭(Width)이 너무 짧으면 P채널 LD-MOS가 On상태로 전환되지 못하는 경우가 발생될 수 있는 단점이 있다.
이와 달라 원-쇼트 신호의 폭이 너무 길면, 온상태 전환 후에 온 유지 상태에서도 일정시간 동안 큰 전류가 흐르게 되어 전력소모가 증가하게 되는 단점이 있다. 그런데, 원-쇼트 신호의 펄스 폭(pulse width)을 적절하게 설계하기 위해서는 LD-MOS의 동작온도나 LD-MOS 제조 등의 많고 복잡한 공정(Process)의 산포를 고려하여야 하는 복잡한 문제점이 있어서, 결국 펄스 폭(Pulse width)을 짧게 설계할 수 없고 어느 정도의 여유 폭을 갖도록 설계를 고려하여야 하므로, 이에 따라 필요없는 전력소모가 발생되는 문제점이 있다.
하기 선행기술문헌에 기재된 특허문헌 1은, 드라이브 회로에 관한 것으로, 전술한 기존 기술에 대한 해결 과제에 대한 해결책을 개시하지 못하고 있다.
일본 특개 제2001-177388호 공보
본 발명은, 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, P채널 LD-MOS를 빠르게 온상태로 만드는 제1 전류에서 온상태를 유지하는 제2 전류로의 변경이, 피드백(Feedback)에 의해 자동적으로 조절되도록 함으로써, 불필요한 전류 소모를 줄일 수 있는 드라이브 회로를 제공한다.
본 발명의 제1 기술적인 측면으로써, 본 발명은, 동작전압 단자와 출력단 사이에 접속되어, 제어전압에 따라 온상태 또는 오프상태로 동작하는 제1 스위치 소자; 상기 출력단과 접지 사이에 접속되어, 상기 제어전압에 따라 상기 제1 스위치 소자와 상보적으로 동작하는 제2 스위치 소자; 상기 동작전압 단자와 상기 제1 스위치 소자의 게이트 사이에 접속되어, 상기 제1 스위치 소자의 소스-게이트 전압에 따라 턴온되어 정전압을 유지하는 정전압 회로; 상기 제1 스위치 소자의 게이트와 접지 사이에 접속되고, 상기 제어전압에 따라 온상태 또는 오프상태로 동작하고, 온상태에서 상기 제1 스위치 소자의 소스-게이트 전압의 레벨에 기초된 전류 제어 신호에 따라 접지로 흐르는 동작 전류를 조절하는 전류 조절 회로; 상기 정전압 회로의 턴온 상태에서, 상기 전류 제어 신호를 상기 전류 조절 회로에 제공하여 상기 동작 전류를 제어하는 전류 제어 회로; 및 상기 제어전압을 상기 제2 스위치 소자의 게이트에 제공하는 신호 전달 회로; 를 포함하는 드라이브 회로를 제안한다.
본 과제의 해결 수단에서는, 하기 상세한 설명에서 설명되는 여러 개념들 중 하나가 제공된다. 본 과제 해결 수단은, 청구된 사항의 핵심 기술 또는 필수적인 기술을 확인하기 위해 의도된 것이 아니며, 단지 청구된 사항들 중 하나가 기재된 것이며, 청구된 사항들 각각은 하기 상세한 설명에서 구체적으로 설명된다.
본 발명에 의하면, P채널 LD-MOS를 빠르게 온상태로 만드는 제1 전류에서 온상태를 유지하는 제2 전류로의 변경이, 피드백(Feedback)에 의해 자동적으로 조절되도록 함으로써, 불필요한 전류 소모를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 드라이브 회로의 구성 블록도이다.
도 2는 본 발명의 실시 예에 따른 드라이브 회로의 제1 동작 설명도이다.
도 3은 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작 설명도이다.
도 4는 본 발명의 실시 예에 따른 드라이브 회로의 동작 설명을 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작중 제1 전류에 대한 동작 설명도이다.
도 6은 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작중 제2 전류에 대한 동작 설명도이다.
도 7은 본 발명의 실시 예에 따른 제어전압(Vcnt), 동작전류(Id), 제1 스위치 소자의 게이트 전압(VG_PL1) 및 출력전압(Vout) 각각의 파형도이다.
도 8은 본 발명의 실시 예에 따른 제어전압(Vcnt), 동작전류(Id), 제1 전류(I1), 제2 전류(I2) 및 제3 전류(I3) 각각의 파형도이다.
도 9는 본 발명의 실시 예에 따른 온도 변동에 대한 제1 전류(I1) 및 제1 스위치 소자의 게이트 전압(VG_PL1) 각각의 변동을 보이는 파형도이다.
도 10은 본 발명의 실시 예에 따른 공정 오차에 대한 제1 전류(I1) 및 제1 스위치 소자의 게이트 전압(VG_PL1) 각각의 변동을 보이는 파형도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 드라이브 회로의 구성 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 드라이브 회로는 제1 스위치 소자(110), 제2 스위치 소자(120), 정전압 회로부(200), 전류 조절 회로(230), 전류 제어 회로(240) 및 신호 전달 회로(310)를 포함한다.
제1 스위치 소자(110)는, 동작전압(VPP) 단자와 출력단(OUT) 사이에 접속되어, 제어전압(Vcnt)에 따라 온상태 또는 오프상태로 동작할 수 있다.
일 예로, 상기 제1 스위치 소자(110)는 동작전압(VPP) 단자와 출력단(OUT) 사이에 접속되어, 제어전압(Vcnt)에 따라 온상태 또는 오프상태로 동작하는 P채널 LD-MOS(PL1)를 포함할 수 있다.
제2 스위치 소자(120)는, 상기 출력단(OUT)과 접지 사이에 접속되어, 상기 제어전압(Vcnt)에 따라 상기 제1 스위치 소자(110)와 상보적으로 동작할 수 있다.
일 예로, 제2 스위치 소자(120)는 상기 출력단(OUT)과 접지 사이에 접속되어, 상기 제어전압(Vcnt)에 따라 상기 P채널 LD-MOS(PL1)와 상보적으로 동작하는 N채널 LD-MOS(NL1)를 포함할 수 있다.
상기 정전압 회로부(200)는 상기 동작전압 단자와 상기 제1 스위치 소자의 게이트 사이에 접속되어, 상기 제1 스위치 소자의 소스-게이트 전압에 따라 턴온되어 정전압을 유지할 수 있다.
일 예로, 저항회로(210) 및 정전압 회로(220)를 포함할 수 있다.
상기 저항회로(210)는, 상기 동작전압(VPP) 단자에 연결된 일단 및 타단을 포함한다. 일 예로, 상기 저항회로(210)는 상기 동작전압(VPP) 단자와 상기 정전압 회로(220) 사이에 접속된 제1 저항(R11)을 포함할 수 있다.
상기 정전압 회로(220)는, 상기 저항회로(210)의 타단과 상기 제1 스위치 소자(110)의 게이트 사이에 접속되어, 상기 제1 스위치 소자(110)의 소스-게이트 전압(Vsg_PL1)에 따라 턴온되어 정전압을 유지할 수 있다. 일 예로, 상기 정전압 회로(220)는, 상기 저항회로(210)의 타단에 연결된 캐소드와, 상기 제1 스위치 소자(110)의 게이트에 연결된 애노드를 갖는 제너 다이오드(ZD1)를 포함할 수 있다.
이때, 상기 제너 다이오드(ZD1)의 항복전압(Breakdown)(Vz)과 상기 제1 저항(R11)의 양단 전압(VR11)의 합산 전압(Vz+VR11)은 상기 제1 스위치 소자(110)의 소스-게이트 항복전압(Breakdown)(BVSG)보다 낮게 설정될 수 있다.
전류 조절 회로(230)는, 상기 제1 스위치 소자(110)의 게이트와 접지 사이에 접속되고, 상기 제어전압(Vcnt)에 따라 온상태 또는 오프상태로 동작하고, 온상태에서 상기 제1 스위치 소자(110)의 소스-게이트 전압(Vsg_PL1)의 레벨에 기초된 전류 제어 신호(VR41)에 따라 접지로 흐르는 동작 전류(Id)를 조절할 수 있다.
일 예로, 상기 전류 조절 회로(230)는, 상기 제1 스위치 소자(110)의 게이트와 접지 사이에 직렬로 접속되는 제1 NMOS(NM1), 제2 저항(R31) 및 제1 PMOS(PM1)을 포함할 수 있다.
상기 제1 NMOS(NM1)는 상기 제어전압(Vcnt)에 따라 온상태 또는 오프상태로 동작하고, 상기 제1 PMOS(PM1)는 상기 제1 NMOS(NM1)의 동작에 동기되어 동작하고, 상기 전류 제어 신호(VR41)의 전압레벨에 따라 접지로 흐르는 동작 전류(Id)를 감소시킬 수 있다.
상기 제2 저항(R31)은 하기 수학식 1에 의해서 그 저항값이 설정될 수 있다.
Figure pat00001
상기 수학식 1에서, Vcnt는 제어 전압이고, VGS(NM1)는 제1 NMOS(NM1)의 게이트-소스 전압이고, VSG(PM1)는 상기 제1 PMOS(PM1)의 소스-게이트 전압이고, I1은 상기 제1 전류이다.
전류 제어 회로(240)는, 상기 정전압 회로(220)의 턴온 상태에서, 상기 전류 제어 신호(VR41)를 상기 전류 조절 회로(230)에 제공하여 상기 동작 전류(Id)를 제어할 수 있다.
일 예로, 상기 전류 제어 회로(240)는, 제2 PMOS(PM2) 및 제3 저항(R41)을 포함할 있다.
상기 제2 PMOS(PM2)는, 상기 동작전압(VPP) 단자에 연결된 소스, 상기 정전압 회로(220)와 상기 저항회로(210)간의 접속노드에 연결된 게이트 및 드레인을 갖는다. 상기 제3 저항(R41)은, 상기 제2 PMOS(PM2)의 드레인과 접지 사이에 접속되어, 상기 전류 조절 회로(230)에 상기 전류 제어 신호(VR41)를 제공할 수 있다.
상기 신호 전달 회로(310)는, 상기 제어전압(Vcnt)을 상기 제2 스위치 소자(120)의 게이트에 제공할 수 있다.
일 예로, 상기 신호 전달 회로(310)는 보다 안정된 동작을 위해서 적어도 하나의 인버터를 포함할 수 있다.
한편, 본 발명의 일 실시 예에 따른 드라이브 회로는 도시되어 있지는 않지만, 상기 제어전압(Vcnt)을 입력받는 입력측에, 보다 안정된 동작을 위해서, 인버터 또는 버퍼를 더 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 드라이브 회로의 제1 동작 설명도이고, 도 3은 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작 설명도이다.
도 2를 참조하면, 일 예로, 상기 제어전압(Vcnt)의 전압레벨이 로우레벨(예, 0V)이면, 상기 제1 스위치 소자(110), 정전압 회로(220), 전류 제어 회로(240) 각각은 오프상태로 되고, 상기 제2 스위치 소자(120)는 온상태로 되고, 상기 제1 스위치 소자(110)는 오프상태로 된다.
이에 따라, 출력단(OUT)의 출력전압(Vout)은 로우레벨(예, 0V)의 전압이 된다.
도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 드라이브 회로의 제1 동작을 설명한다.
먼저, 상기 제어전압(Vcnt)의 전압레벨이 로우레벨(예, 0V)이면, 상기 신호 전달 회로(310)가 인버터를 포함하는 경우, 상기 제어전압(Vcnt)의 전압레벨은 상기 신호 전달 회로(310)에 의해 반전되어 하이레벨로 되어, N채널 LD-MOS(NL1)인 제2 스위치 소자(120)는 온상태로 된다.
또한, 상기 제어전압(Vcnt)이 로우레벨(예, 0V)이면, 상기 전류 조절 회로(230)의 제1 NMOS(NM1)도 오프상태로 되어, 상기 제1 스위치 소자(110)의 게이트와 접지간의 전류가 흐르지 않는다.
이에 따라, 상기 정전압 회로(220)의 제너 다이오드(ZD1)가 오프상태가 유지되어, 상기 저항회로(210)를 통해 전류가 흐르지 않는다.
이에 따라, P채널 LD-MOS(PL1)인 제1 스위치 소자(110)는 오프상태로 되고, 상기 전류 제어 회로(240)도 오프상태로 유지된다.
도 3을 참조하면, 일 예로, 상기 제어전압(Vcnt)의 전압레벨이 하이레벨(예, 10V)이면, 상기 제1 스위치 소자(110), 정전압 회로(220), 전류 제어 회로(240) 각각은 온상태로 되고, 상기 제2 스위치 소자(120)는 오프상태로 된다. 상기 제1 스위치 소자(110)는 온상태로 된다.
이에 따라, 출력단(OUT)의 출력전압(Vout)은 하이레벨(예, 60V)의 전압이 된다.
도 1 및 도 3을 참조하여 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작을 설명한다.
도 1 및 도 3을 참조하면, 먼저, 상기 제어전압(Vcnt)의 전압레벨이 하이레벨(예, 10V)이면, 상기 신호 전달 회로(310)가 인버터를 포함하는 경우, 상기 제어전압(Vcnt)의 전압레벨은 상기 신호 전달 회로(310)에 의해 반전되어 로우레벨로 되어, N채널 LD-MOS(NL1)인 제2 스위치 소자(120)는 오프상태로 된다.
또한, 상기 제어전압(Vcnt)이 하이레벨(예, 10V)이면, 상기 전류 조절 회로(230)의 제1 NMOS(NM1)도 온상태로 되고, 또한, 전류 제어 회로(240)는 아직 오프 상태이므로, 상기 전류 조절 회로(230)의 제1 PMOS(PM1)의 게이트가 제3 저항(R41)을 통해 접지되어, 상기 제1 PMOS(PM1)의 소스가 게이트보다 턴온전압 이상으로 될 수 있으므로, 상기 제1 PMOS(PM1)가 턴온상태가 된다.
이에 따라, 상기 전류 조절 회로(230)를 통해 전류가 흐를 수 있으며, 이때, 상기 제1 스위치 소자(110)인 P채널 LD-MOS(PL1)의 소스-게이트 커패시터(Csg)에 충전되는 동안, 도 3에 도시한 바와 같이, 상기 전류 조절 회로(230)를 통해 제1 전류(I1)가 흐른다.
상기 P채널 LD-MOS(PL1)의 소스-게이트 커패시터(Csg)의 충전 전압이 상승하여, 상기 정전압 회로(220)에 포함된 제너 다이오드(ZD1)의 양단전압이 제너 다이오드(ZD1)의 항복전압(Breakdown)보다 높아지면, 상기 제너 다이오드(ZD1)가 온상태가 되어, 상기 저항회로(210)를 통해 전류가 흐르게 된다.
또한, 상기 저항회로(210)의 양단 전압이, 상기 전류 제어 회로(240)의 제2 PMOS(PM2)의 턴온전압 이상되어, 상기 제2 PMOS(PM2)가 턴온되어, 상기 제3 저항(R41)을 통해 제3 전류(I3)가 흐르게 되고, 이후 전압(VR41)이 상승하고, 제1 PMOS(PM1)가 약하게 켜져서 전류의 량이 I2가 된다.
여기서, 상기 제너 다이오드(ZD1)의 항복전압(Breakdown)은 정전압으로 유지되는 전압을 의미하고, 상기 제1 스위치 소자(110) 등의 트랜지스터의 소스-게이트 등의 항복전압(Breakdown)은 견딜 수 있는 상한 전압에 해당되는 내압전압을 의미한다.
도 1 및 도 3을 참조하면, 상기 동작 전류(Id)는 제1 전류(I1)와 제2 전류(I2)를 포함할 수 있다.
도 3을 참조하면, 상기 제1 전류(I1)는 상기 정전압 회로(220)의 턴오프 상태에서, 상기 제1 스위치 소자(110)의 소스-게이트간의 기생 커패시터(Csg) 및 전류 조절 회로(230)를 통해서 접지로 흐른다.
상기 제2 전류(I2)는 상기 정전압 회로(220)의 턴온 상태에서, 상기 저항회로(210), 정전압 회로(220) 및 전류 조절 회로(230)를 통해서 접지로 흐른다.
도 2 및 도 3을 참조하면, 상기 제2 전류(I2)의 값은 상기 제1 전류(I1)의 값보다 낮게 설정된다.
도 4는 본 발명의 실시 예에 따른 드라이브 회로의 동작 설명을 위한 타이밍도이다.
도 4를 참조하면, 제어전압(Vcnt)은 로우레벨(예, 0V)과 하이레벨(예, 10V)이 반복될 수 있고, 이에 따라 P채널 LD-MOS(PL1)과 N채널 LD-MOS(NL1) 각각은 상기 제어전압(Vcnt)의 레벨에 동기되어 상보적으로 동작하고, 상기 제어전압(Vcnt)의 상승 에지에서 제1 전류(I1)가 흐르고, 상기 제어전압(Vcnt)의 상승 유지 기간 동안에 제2 전류(I2)가 흐른다.
이에 따라 출력전압(Vout)이 상기 제어전압(Vcnt)에 따라 하이레벨(예, 10V) 또는 로우레벨(예, 0V)을 가진다.
도 4에 도시된 t1,t2,t3 및 t4는 서로 구별하기 위한 동작 구간으로서, t2 및 t4 구간에서, 상기 P채널 LD-MOS(PL1)이 온되는 상승 에지 시 상기 제1 전류(I1)가 흐르고, 상기 P채널 LD-MOS(PL1)이 온 유지되는 구간(t2,t4)에서 상기 제2 전류(I2)가 흐른다.
도 5는 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작중 제1 전류에 대한 동작 설명도이다. 그리고, 도 6은 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작중 제2 전류에 대한 동작 설명도이다.
도 5를 참조하여 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작중 제1 전류에 대한 동작을 설명한다.
도 5를 참조하면, 전술한 바와 같이, 상기 제1 스위치 소자(110)인 P채널 LD-MOS(PL1)의 소스-게이트 커패시터(Csg)에 충전되는 동안, 도 3에 도시한 바와 같이, 상기 전류 조절 회로(230)를 통해 제1 전류(I1)가 흐른다.
상기 전류 조절 회로(230)를 통해 제1 전류(I1)가 흐르는 경우, 상기 제2 저항(R31)의 양단 전압은 하기와 같다.
예를 들어, 제어전압(Vcnt)의 하이레벨이 10V이이면, 상기 제1 NMOS(NM1)의 게이트 전압이 10V이고, 상기 제1 NMOS(NM1)의 턴온전압이 0.7V이라고 하면, 상기 제1 NMOS(NM1)의 소스 전압이 9.3이다. 즉 제2 저항(R31)의 일단 노드(N1)의 전압이 9.3V가 된다.
여기서, 상기 전류 제어 신호(VR41)의 전압레벨이 0V인 경우에는 상기 제1 PMOS(PM1)의 게이트 전압이 0V이므로, 상기 제1 PMOS(PM1)의 소스 전압은 게이트의 전압레벨인 접지보다 제1 PMOS(PM1)의 턴온전압인 0.7만큼 높은 0.7V가 된다. 즉 제2 저항(R31)의 타단 노드(N2)의 전압이 0.7V가 된다. 이때, 상기 제2 저항(R31)의 양단 전압(ΔV1)은 8.4V가 된다.
도 6을 참조하여 본 발명의 실시 예에 따른 드라이브 회로의 제2 동작중 제2 전류에 대한 동작을 설명한다.
전술한 바와 같이, 상기 전류 제어 회로(240)의 PMOS(PM2)가 턴온상태로 되어, 상기 제3 저항(R41)을 통해 제3 전류(I3)가 흐른다.
이때, 상기 제3 저항(R41)은 하기 수학식 2에 의해 설정될 수 있다.
Figure pat00002
상기 수학식 2에서, VR41은 상기 제3 저항(R41)의 전압값이고, I3는 상기 제3 전류의 값이다.
이때, 상기 전류 조절 회로(230)에 포함된 제1 PMOS(PM1)에 게이트에 전류 제어 신호(VR41)가 인가되어, 상기 전류 조절 회로(230)의 제2 저항(R31)의 양단 전압이 감소되고, 제2 저항(R31)의 저항값이 고정이므로, 전류 조절 회로(230)를 통해 흐르던 제1 전류(I1)가 제2 전류(I2=VR31/R31)로 감소하게 된다.
상기 전류 조절 회로(230)를 통해 제2 전류(I1)가 흐르는 경우, 상기 제2 저항(R31)의 양단 전압은 하기와 같다.
예를 들어, 제어전압(Vcnt)의 하이레벨이 10V이이면, 상기 제1 NMOS(NM1)의 게이트 전압이 10V이고, 상기 제1 NMOS(NM1)의 턴온전압이 0.7V이라고 하면, 상기 제1 NMOS(NM1)의 소스 전압이 9.3이다. 즉 제2 저항(R31)의 일단 노드(N1)의 전압이 9.3V가 된다.
여기서, 상기 전류 제어 신호(VR41)의 전압레벨이 8.51V인 경우에는 상기 제1 PMOS(PM1)의 게이트 전압이 8.51V이므로, 상기 제1 PMOS(PM1)의 소스 전압은 게이트의 전압레벨인 접지보다 제1 PMOS(PM1)의 턴온전압인 0.7만큼 높은 9.21V가 된다. 즉 제2 저항(R31)의 타단 노드(N2)의 전압이 9.21V가 된다. 이때, 상기 제2 저항(R31)의 양단 전압(ΔV2)은 0.09V가 된다.
일 예로, 제1 전류(I1)는 8.4V/R11이고, 제2 전류(I2)는 0.1V/R11이며, 이때, 상기 R31이 8.3KΩ이면, 제1 전류(I1)는 대략 1.012mA이고, 제2 전류(I2)는 대략 10㎂가 된다.
도 7은 본 발명의 실시 예에 따른 제어전압(Vcnt), 동작전류(Id), 제1 스위치 소자의 게이트 전압(VG_PL1) 및 출력전압(Vout) 각각의 파형도이다.
도 7을 참조하면, 일 예로, 10V의 제어전압(Vcnt)에 의해 60V의 출력전압(Vout)을 제공할 수 있고, 제어전압(Vcnt)이 로우(Low)에서 하이(High)레벨로 변하면 순간적으로 제1 전류(I1=1mA)가 흐르고, P채널 LD-MOS(PL1)가 완전히 온상태로 되면 제2 전류(I2=10uA전류)가 흐른다는 것을 알 수 있다. 그리고, 제어전압(Vcnt)이 하이(High)레벨로 유지될 때, P채널 LD-MOS(PL1)의 게이트 전압(VG_PL1)이 51.53V로 소스-게이트 전압(Vsg_PL1)이 8.47V(60V-51.53V)이며, 이 전압은 소스-게이트 항복전압(BVSG)의 최소값은 15V보다 작음을 알 수 있다.
도 8은 본 발명의 실시 예에 따른 제어전압(Vcnt), 동작전류(Id), 제1 전류(I1), 제2 전류(I2) 및 제3 전류(I3) 각각의 파형도이다.
도 8을 참조하면, 제어전압(Vcnt)이 로우(Low)에서 하이(High)레벨로 변할 때, 제2 저항(R31)에 흐르는 동작전류(Id)가 대략 200nsec동안은 제1 전류(I1)로 대략 1mA만큼 흐르고, 그 이후에는 동작전류(Id)가 제2 전류(I2)로 대략 10uA로 감소되는 것을 알 수 있다. 제어전압(Vcnt)이 로우(Low)에서 하이(High)레벨로 되면, 초기 대략 200nsec동안은 제1 PMOS(PM1)의 게이트전압이 0V이므로 동작전류(Id)는 제1전류(I1=1mA)로 큰전류가 흐르고, 제1 PMOS(PM1)를 빠르게 온상태로 되면서 상기 전류 제어 회로(240)의 제2 PMOS(PM2) 및 제3 저항(R41)에 의해 제3 저항(R41)에 의한 전류 제어 신호(VR41)의 전압레벨이 상승하고, 이에 따라 제1 PMOS(PM1)의 게이트전압이 상승되므로 상기 동작전류(Id)는 제1 전류(I1=1mA)에서 제2 전류(I2=10uA)로 감소하게 된다.
여기서, 동작전류(Id)가 제1 전류(I1)에서 제2 전류(I2)로 변경되는 것은 P채널 LD-MOS(PL1)의 기생 커패시터(Csg)가 제너 다이오드(ZD1)의 항복전압(Vz)으로 충전이 되어, P채널 LD-MOS(PL1)가 안정된 온상태로 전환되었음을 의미한다.
도 9는 본 발명의 실시 예에 따른 온도 변동에 대한 제1 전류(I1) 및 제1 스위치 소자의 게이트 전압(VG_PL1) 각각의 변동을 보이는 파형도이고, 도 10은 본 발명의 실시 예에 따른 공정 오차에 대한 제1 전류(I1) 및 제1 스위치 소자의 게이트 전압(VG_PL1) 각각의 변동을 보이는 파형도이다.
도 9의 G11은 -40℃, G12는 25℃ 및 G13은 125℃ 각각에서의 제1 전류(I1)의 파형도이고, G21은 -40℃, G22는 25℃ 및 G23은 125℃ 각각에서의 제1 스위치 소자의 게이트 전압(VG_PL1)의 파형도이다.
도 10의 G31, G32 및 G33 각각은 공정 오차에 대한 제1 전류(I1)의 파형도이고, G41, G42 및 G43 각각은 공정 오차(Typical/Fast/Slow의 Process Variation))에 대한 제1 스위치 소자의 게이트 전압(VG_PL1)의 파형도이다.
도 9 및 도 10에 도시된 바와 같이, 도 9에 도시된 -40~125℃의 온도 변화, 도 10에 도시된 공정 오차에 따라, 제1 전류(I1)가 변경되어도 제1 전류(I1)의 펄스폭(Pulse width)이 자동 조절되는 것을 알 수 있으며, 또한 제1 전류(I1)에서 제2 전류(I2)로의 변경이 자동적으로 이루어짐을 알 수 있다.
전술한 바에 따르면, P채널 LD-MOS(PL1)를 빠르게 온상태로 만드는 제1 전류(I1)에서 온상태를 유지하는 제2 전류(I2)는 피드백(Feedback)에 의해 자동적으로 조절되므로, 기존의 회로처럼 강제적으로 펄스폭을 조절하지 않아도 되며, 온도나 공정 오차(Process Variation)를 고려한 설계에도 둔감하다는 장점이 있다. 또한, 전술한 바와 같이 제1 전류(I1)를 크게, 제2 전류(I2) 및 제3 전류(I3)를 작게 적용할 수 있으므로, 보다 상대적으로 빠른 스위칭 동작이 가능하며, 소비전력을 감소시킬 수 있다.
110: 제1 스위치 소자
120: 제2 스위치 소자
210: 저항회로
220: 정전압 회로
230: 전류 조절 회로
240: 전류 제어 회로
310: 신호 전달 회로
PL1: P채널 LD-MOS
NL1: N채널 LD-MOS
PM1: 제1 PMOS
PN2: 제2 PMOS
NM1: 제1 NMOS
VPP: 동작전압
Id: 동작 전류
I1: 제1 전류
I2: 제2 전류
ZD1: 제너 다이오드
R11: 제1 저항
R31: 제2 저항
R41: 제3 저항

Claims (12)

  1. 동작전압 단자와 출력단 사이에 접속되어, 제어전압에 따라 온상태 또는 오프상태로 동작하는 제1 스위치 소자;
    상기 출력단과 접지 사이에 접속되어, 상기 제어전압에 따라 상기 제1 스위치 소자와 상보적으로 동작하는 제2 스위치 소자;
    상기 동작전압 단자와 상기 제1 스위치 소자의 게이트 사이에 접속되어, 상기 제1 스위치 소자의 소스-게이트 전압에 따라 턴온되어 정전압을 유지하는 정전압 회로부;
    상기 제1 스위치 소자의 게이트와 접지 사이에 접속되고, 상기 제어전압에 따라 온상태 또는 오프상태로 동작하고, 온상태에서 상기 제1 스위치 소자의 소스-게이트 전압의 레벨에 기초된 전류 제어 신호에 따라 접지로 흐르는 동작 전류를 조절하는 전류 조절 회로;
    상기 정전압 회로부의 턴온 상태에서, 상기 전류 제어 신호를 상기 전류 조절 회로에 제공하여 상기 동작 전류를 제어하는 전류 제어 회로; 및
    상기 제어전압을 상기 제2 스위치 소자의 게이트에 제공하는 신호 전달 회로;
    를 포함하는 드라이브 회로.
  2. 제1항에 있어서, 상기 동작 전류는
    상기 정전압 회로부의 턴오프 상태에서, 상기 제1 스위치 소자의 소스-게이트간의 기생 커패시터 및 전류 조절 회로를 통해서 접지로 흐르는 제1 전류와,
    상기 정전압 회로부의 턴온 상태에서, 상기 정전압 회로부 및 전류 조절 회로를 통해서 접지로 흐르는 제2 전류를 포함하고,
    상기 제2 전류의 값은 상기 제1 전류의 값보다 낮게 설정되어 있는
    드라이브 회로.
  3. 제2항에 있어서, 상기 정전압 회로부는,
    상기 동작전압 단자에 연결된 일단 및 타단을 갖는 저항회로; 및
    상기 저항회로의 타단과 상기 제1 스위치 소자의 게이트 사이에 접속되어, 상기 제1 스위치 소자의 소스-게이트 전압에 따라 턴온되어 정전압을 유지하는 정전압 회로;
    를 포함하는 드라이브 회로.
  4. 제3항에 있어서, 상기 제너 다이오드의 항복전압과 상기 제1 저항의 양단 전압의 합산 전압은
    상기 제1 스위치 소자의 소스-게이트 항복전압보다 낮게 설정된 드라이브 회로.
  5. 제2항에 있어서, 상기 전류 조절 회로는,
    상기 제1 스위치 소자의 게이트와 접지 사이에 직렬로 접속되는 제1 NMOS, 제2 저항 및 제1 PMOS을 포함하고,
    상기 제1 NMOS는 상기 제어전압에 따라 온상태 또는 오프상태로 동작하고,
    상기 제1 PMOS는 상기 제1 NMOS의 동작에 동기되어 동작하고, 상기 전류 제어 신호의 전압레벨에 따라 접지로 흐르는 동작 전류를 감소시키는
    드라이브 회로.
  6. 제3항에 있어서, 상기 전류 제어 회로는,
    상기 동작전압 단자에 연결된 소스, 상기 정전압 회로와 상기 저항회로간의 접속노드에 연결된 게이트 및 드레인을 갖는 제2 PMOS; 및
    상기 제2 PMOS의 드레인과 접지 사이에 접속되어, 상기 전류 조절 회로에 상기 전류 제어 신호를 제공하는 제3 저항;
    를 포함하는 드라이브 회로.
  7. 동작전압 단자와 출력단 사이에 접속되어, 제어전압에 따라 온상태 또는 오프상태로 동작하는 P채널 LD-MOS인 제1 스위치 소자;
    상기 출력단과 접지 사이에 접속되어, 상기 제어전압에 따라 상기 P채널 LD-MOS와 상보적으로 동작하는 N채널 LD-MOS인 제2 스위치 소자;
    상기 동작전압 단자와 상기 P채널 LD-MOS의 게이트 사이에 접속되어, 상기 P채널 LD-MOS의 소스-게이트 전압에 따라 턴온되어 정전압을 유지하는 정전압 회로부;
    상기 P채널 LD-MOS의 게이트와 접지 사이에 접속되고, 상기 제어전압에 따라 온상태 또는 오프상태로 동작하고, 온상태에서 상기 P채널 LD-MOS의 소스-게이트 전압의 레벨에 기초된 전류 제어 신호에 따라 접지로 흐르는 동작 전류를 조절하는 전류 조절 회로;
    상기 정전압 회로부의 턴온 상태에서, 상기 전류 제어 신호를 상기 전류 조절 회로에 제공하여 상기 동작 전류를 제어하는 전류 제어 회로; 및
    상기 제어전압을 상기 N채널 LD-MOS의 게이트에 제공하는 신호 전달 회로;
    를 포함하는 드라이브 회로.
  8. 제7항에 있어서, 상기 동작 전류는
    상기 정전압 회로부의 턴오프 상태에서, 상기 P채널 LD-MOS의 소스-게이트간의 기생 커패시터 및 전류 조절 회로를 통해서 접지로 흐르는 제1 전류와,
    상기 정전압 회로부의 턴온 상태에서, 상기 정전압 회로부 및 전류 조절 회로를 통해서 접지로 흐르는 제2 전류를 포함하고,
    상기 제2 전류의 값은 상기 제1 전류의 값보다 낮게 설정되어 있는
    드라이브 회로.
  9. 제8항에 있어서, 상기 정전압 회로부는,
    상기 동작전압 단자에 연결된 일단 및 타단을 갖는 저항회로;
    상기 저항회로의 타단과 상기 P채널 LD-MOS의 게이트 사이에 접속되어, 상기 P채널 LD-MOS의 소스-게이트 전압에 따라 턴온되어 정전압을 유지하는 정전압 회로;
    를 포함하는 드라이브 회로.
  10. 제9항에 있어서, 상기 제너 다이오드의 항복전압과 상기 제1 저항의 양단 전압의 합산 전압은
    상기 P채널 LD-MOS의 소스-게이트 항복전압보다 낮게 설정된 드라이브 회로.
  11. 제8항에 있어서, 상기 전류 조절 회로는,
    상기 P채널 LD-MOS의 게이트와 접지 사이에 직렬로 접속되는 제1 NMOS, 제2 저항 및 제1 PMOS을 포함하고,
    상기 제1 NMOS는 상기 제어전압에 따라 온상태 또는 오프상태로 동작하고,
    상기 제1 PMOS는 상기 제1 NMOS의 동작에 동기되어 동작하고, 상기 전류 제어 신호의 전압레벨에 따라 접지로 흐르는 동작 전류를 감소시키는
    드라이브 회로.
  12. 제9항에 있어서, 상기 전류 제어 회로는,
    상기 동작전압 단자에 연결된 소스, 상기 정전압 회로와 상기 저항회로간의 접속노드에 연결된 게이트 및 드레인을 갖는 제2 PMOS; 및
    상기 제2 PMOS의 드레인과 접지 사이에 접속되어, 상기 전류 조절 회로에 상기 전류 제어 신호를 제공하는 제3 저항;
    를 포함하는 드라이브 회로.
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