KR20170092605A - 전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로 - Google Patents

전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로 Download PDF

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Abstract

본 발명은 제 1 양상에서 전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로(regulated high side gate driver circuit)에 관한 것이다. 조절된 하이 사이드 게이트 드라이버 회로는, 선형 조절 디바이스를 포함하는 부동 전압 조절기에 의해 전력공급되는 게이트 드라이버를 포함한다.

Description

전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로{A REGULATED HIGH SIDE GATE DRIVER CIRCUIT FOR POWER TRANSISTORS}
본 발명은 제 1 양상에서 전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로(regulated high side gate driver circuit)에 관한 것이다. 조절된 하이 사이드 게이트 드라이버 회로는, 선형 조절 디바이스(linear regulating device)를 포함하는 부동 전압 조절기에 의해 전력공급되는 게이트 드라이버를 포함한다.
통합 클래스 D 오디오 증폭기들은, 대략 10년 이상 동안 사용되어 왔으며 고전력 변환 효율, 소형 치수들, 낮은 열 발생 및 우수한 음질과 같은 수많은 유리한 특성들로 인해 꾸준히 인기를 얻고 있다. 바이폴라 CMOS 및 DMOS 고전압 반도체 프로세스들은, 출력 스테이지(output stage)들의 액티브 스위치들로서 대형 LDMOS 출력 디바이스들을 특징으로 하는 이러한 통합 클래스 D 오디오 증폭기들의 구현을 위한 통상적인 후보들이다. 이러한 LDMOS 트랜지스터들은, 출력 스테이지의 주어진 출력 저항에 대한 트랜지스터 치수들을 최소화하기 위한, 절연된 하이 사이드 디바이스들 그리고 통상적으로는 NMOS 디바이스들이다. 바이폴라 CMOS 및 DMOS 고전압 반도체 프로세스들이 180nm 및 그 미만의 피쳐 크기들로 계속해서 진보함에 따라, LDMOS 액티브 스위치들에 요구되는 게이트 드라이브 전압은 5V 정도의 전압 레벨에 근접해졌다. 이러한 게이트 드라이브 전압은, 하이 사이드 LDMOS 트랜지스터의 게이트-소스 전압을 해당 LDMOS 트랜지스터의 산화물 전압 범위, 이를테면, 위에서-언급된 5V의 최대치에 맞는(fit) 전압 범위로 한정시킴으로써 게이트 무결성을 유지하기 위해 하이 사이드 게이트 드라이버에 의해 초과되지 않아야 한다. 이러한 드라이브 전압 정확도 요건 또는 제약은, 하이 사이드 게이트 드라이버에 대한 적절한 DC 전력 공급 전압, 즉, 하이 사이드 포지티브 공급 전압의 설계(design)를 복잡하게 한다. 전형적으로, 하이 사이드 LDMOS 트랜지스터에 인가되는 게이트-소스 전압의 정확성 및 안정성 요건들은 모든 각각의 하이 사이드 LDMOS 트랜지스터의 하이 게이트 드라이버의 DC 공급 전압에 대해 외부 부트스트랩 커패시터를 사용함으로써 달성되었다.
그러나, 외부 커패시터들은 통상적으로 통합 클래스 D 오디오 증폭기의 수많은 타입들의 애플리케이션들, 특히, 저가의 대용량 소비자 오디오 시스템들에 대해 허용할 수 없는 양의 컴포넌트 및 어셈블리 비용을 부가한다. 이러한 솔루션의 추가적인 단점은, 통상적인 클래스 D 오디오 증폭기가 수많은 하이 사이드 전력 트랜지스터들 및 외부 커패시터를 각각 필요로 하는 연관 하이 사이드 게이트 드라이버 회로들을 포함할 수 있다. 이는, 예컨대, 멀티-레벨 PWM 증폭기들의 H-브릿지 구성 출력 스테이지들에 대한 상황이다. 결과적으로, 하이 사이드 게이트 드라이버에 대한 하이 사이드 포지티브 공급 전압을 안정화시키기 위한 외부 커패시터를 전혀 필요로 하지 않고, 하이 사이드 LDMOS 트랜지스터, 및 다른 타입들의 하이 사이드 전력 트랜지스터들을 정확하게 구동시킬 수 있는 신규한 하이 사이드 게이트 드라이버 및 회로를 제공하는 것이 매우 바람직하다. 이는, 게이트 드라이버에 정확하고 안정적으로 조절된 공급 전압을 제공하는 신규한 타입의 부동 전압 조절기 설계를 포함하는 본 발명의 조절된 하이 사이드 게이트 드라이버 회로에 의해 달성되었다.
본 발명의 제 1 양상은 전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로에 관한 것이다. 조절된 하이 사이드 게이트 드라이버 회로는, 하이 사이드 포지티브 공급 전압 포트, 하이 사이드 네거티브 공급 전압 포트, 드라이버 입력 및 드라이버 출력을 포함하는 게이트 드라이버를 포함한다. 조절된 하이 사이드 게이트 드라이버 회로는 부동 전압 조절기를 더 포함하는데; 이 부동 전압 조절기는:
하이 사이드 DC 전압 공급부에 연결가능한 포지티브 조절기 입력,
조절된 DC 전압 출력,
네거티브 조절기 입력,
조절된 DC 전압 출력에 연결되고, 조절된 DC 전압 출력에서 하이 사이드 DC 전압 공급부 상의 잡음 및 리플 전압을 억제하도록 구성된 선형 조절 디바이스(linear regulating device),
조절된 DC 전압 출력에서의 DC 전압 레벨을 설정하기 위해 선형 조절 디바이스의 제어 단자에 DC 기준 전압을 생성하도록 구성된 DC 기준 전압 생성기를 포함한다. 부동 전압 조절기는 DC 기준 전압 생성기의 포지티브 단자와 네거티브 단자 사이에 연결된 조절 커패시터를 포함한다. 네거티브 조절기 입력은 하이 사이드 네거티브 공급 전압 포트에 연결되고, 조절된 DC 전압 출력은 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트에 연결된다.
부동 전압 조절기는, 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트와 하이 사이드 네거티브 공급 전압 포트에 연결되고, 이에 따라 하이 사이드 DC 전압 공급부 상에서 전압 변동들 및 전압 스파이크들에도 불구하고 게이트 드라이버에 대해 정확한 공급 전압 레벨을 유지할 수 있다. 이러한 이유로, 조절된 DC 전압 출력의 DC 전압의 적절한 선택 또는 설정을 행함으로써, 게이트 드라이버의 드라이버 출력에서 전달되는 전압 스윙은 게이트 드라이버의 드라이버 출력에 연결된 전력 트랜지스터의 사전에 논의된 산화물 전압 범위에 맞는 전압 범위로 한정되거나 또는 제한될 수 있다. 조절된 DC 전압 출력의 DC 전압이 바람직하게는 네거티브 조절기 입력에 대하여 실질적으로 일정하기 때문에, 게이트 드라이버의 드라이브 전압은 게이트 드라이버의 드라이버 출력에 커플링된 전력 트랜지스터의 최대 안전 게이트 전압을 절대로 초과하지 않도록 보장될 수 있다. 조절된 DC 전압 출력의 DC 전압은 DC 기준 전압 생성기의 적합한 프로그래밍, 조정(adjustment) 또는 설계에 의해 설정될 수 있다. 당업자는, 조절된 DC 전압 출력의 DC 전압이 바람직하게는 네거티브 조절기 입력에 대하여 실질적으로 일정하다는 것을 이해할 것이다.
선형 조절 디바이스는, 하나 또는 그 초과의 트랜지스터들, 이를테면, MOS 또는 LDMOS 트랜지스터들을 포함하는 트랜지스터 어레인지먼트를 포함할 수 있다. 선형이라는 용어는, 본 문맥에서, 조절 디바이스가 스위칭되지 않고(non-switched), 조절 디바이스에 걸친 전압 강하가 미리결정된 조절된 DC 전압을 생성한다는 것을 의미한다. 게이트 드라이버는 인버터 토폴로지 트랜지스터 드라이버를 포함할 수 있다. 인버터 토폴로지 트랜지스터 드라이버는 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트와 하이 사이드 네거티브 공급 전압 포트 사이에 제 1 및 제 2 캐스케이드형 트랜지스터들을 포함할 수 있다. 직렬로 연결된 제 1 및 제 2 트랜지스터들의 개별적인 드레인 또는 에미터 단자들은 드라이버 출력에 연결된다. 바람직하게, 제 1 및 제 2 트랜지스터들의 제어 단자들은 트랜지스터 드라이버의 공통 제어 단자를 형성하도록 인터커넥팅된다.
DC 기준 전압 생성기의 포지티브 단자와 네거티브 단자 사이의 조절 커패시터의 연결은, 허용불가능한 다이 면적 소모를 초래하지 않으면서 반도체 기판 상에 조절 커패시터의 집적을 허용하도록 커패시턴스 요건을 충분히 작은 값으로 감소시킨다. 조절 커패시터의 커패시턴스는, 예컨대, 200pF보다 더 작거나, 또는 더욱 바람직하게는 100pF보다 더 작을 수 있다. 바람직한 실시예에서, 조절 커패시터는, 이하에 더욱 상세하게 논의되는 장점들을 갖는 MIM(metal-insulator-metal) 커패시터를 포함한다. MIM 커패시터는, 1pF 내지 100pF, 이를테면, 10pF 내지 50pF의 커패시턴스를 가질 수 있다.
본 발명의 조절된 하이 사이드 게이트 드라이버 회로의 일 실시예에 따르면, 부동 전압 조절기는 개방-루프 토폴로지 또는 피드-포워드 토폴로지를 포함한다. 이에 따라, 이러한 실시예들은, 조절된 DC 전압 출력으로부터 다시 선형 조절 디바이스의 제어 단자로 연장하는 전압 또는 전류 조절 피드백 루프가 없다(lack). 부동 전압 조절기의 개방-루프 또는 피드-포워드 토폴로지는 조절된 DC 전압 출력에서의 정기적으로 직면되는 매우 급속한 부하 변화들에 대해 빠른 응답 시간을 제공한다. 이에 따라, 개방-루프 또는 피드-포워드 토폴로지는, 첨부된 도면들과 함께 아래에 더욱 상세하게 논의되는 바와 같이 심지어는 문제시되는 부하 변동들 하에서도, 조절된 DC 전압 출력에서의 정확한 부하 조절을 가능하게 한다.
선형 조절 디바이스는, 포지티브 조절기 입력과 조절된 DC 전압 출력 사이에 연결된 패스 트랜지스터(pass transistor)를 포함할 수 있고, 여기서 패스 트랜지스터의 제어 단자는 DC 기준 전압 생성기에 의해 생성된 DC 기준 전압에 연결된다. 패스 트랜지스터는, 각각 조절된 DC 전압 출력에 연결된 소스 또는 에미터, 및 각각 포지티브 조절기 입력에 연결된 드레인 또는 콜렉터 단자를 갖는 바이폴라 트랜지스터 또는 MOSFET를 포함할 수 있다.
조절된 하이 사이드 게이트 드라이버 회로의 다른 실시예에서, 선형 조절 디바이스는, 포지티브 조절기 입력에 연결된 포지티브 전력 공급 단자 및 네거티브 조절기 입력에 연결된 네거티브 전력 공급 단자를 갖는 클래스 AB 출력 스테이지를 포함한다. 게다가, 클래스 AB 출력 스테이지의 제어 단자는 DC 기준 전압에 연결되고, 클래스 AB 출력 스테이지의 출력은 조절된 DC 전압 출력에 커플링되어, 조절된 DC 전압 출력에서의 부하에 전류를 소싱하거나 또는 그 부하로부터 전류를 싱킹(sink)한다. 클래스 AB 출력 스테이지는 조절된 DC 전압 출력으로부터 전류를 소싱하는 것 그리고 조절된 DC 전압 출력으로 전류를 싱킹하는 것 둘 다를 할 수 있다. 이 특징은, 조절된 DC 전압 출력에 나타나는 고주파 ac 리플 또는 잡음 전압들의 더욱 효율적인 억제를 유도할 수 있다.
클래스 AB 출력 스테이지의 일 실시예는, 포지티브 조절기 입력과 조절된 DC 전압 출력 사이에 연결된 제 1 출력 트랜지스터;
네거티브 조절기 입력과 조절된 DC 전압 출력 사이에 연결된 제 2 출력 트랜지스터; 및
그 내부에 미리결정된 DC 바이어스 전류를 설정하기 위해 제 1 및 제 2 출력 트랜지스터들의 개별 제어 단자들 사이에 연결된 바이어스 전압 회로를 포함할 수 있다.
DC 기준 전압 생성기의 일 실시예는, 역 바이어싱된(reversely biased) 제너 다이오드(reversely biased Zener diode), 즉, 역방향 브레이크다운 모드로 바이어싱된 제너 다이오드를 포함한다. 바람직하게, 제너 다이오드는 DC 기준 전압과 네거티브 조절기 입력 사이에 연결된다. 정전류 생성기는, 제너 다이오드의 양단에 적합하고 비교적 안정적인 DC 전압 강하를 발현시키기 위해 제너 다이오드의 캐소드에 미리결정된 DC 바이어스 전류를 인가하도록 구성될 수 있다.
DC 기준 전압 생성기의 대안적인 실시예는 션트 조절기 회로(shunt regulator circuit)를 포함한다. 션트 조절기 회로는, DC 기준 전압과 네거티브 조절기 입력 사이에 연결된 션트 트랜지스터 및 에러 증폭기를 포함할 수 있으며, 여기서 에러 증폭기는 출력, 제 1 입력 및 제 2 입력을 포함한다. 에러 증폭기의 출력은 션트 트랜지스터의 제어 단자에 연결된다. 션트 조절기 회로는, DC 기준 전압에 연결되고 DC 기준 전압에 비례하는 션트 전압을 에러 증폭기의 제 1 입력에 공급하도록 구성된 전압 분배기를 더 포함한다. 제 2 DC 기준 전압은 에러 증폭기의 제 2 입력에 연결된다.
션트 트랜지스터는 드레인 확장형 NMOS(DE-NMOS) 트랜지스터를 포함할 수 있는데, 드레인 확장형 NMOS 트랜지스터의 제 1 드레인 단자는 DC 기준 전압에 연결되고 그리고 제 2 또는 확장형 드레인 단자는 조절된 DC 전압 출력에 연결된다.
부동 전압 조절기는, 조절된 하이 사이드 게이트 드라이버 회로의 게이트 드라이버에 커플링된 전력 트랜지스터의 DC 전압 공급부보다 적어도 5V 더 높은 DC 전압 레벨을 조절된 DC 전압 출력에 제공하도록 구성될 수 있다. 전력 트랜지스터는 이하 더욱 상세하게 논의되는 것과 같은 복수의 적층된 전력 트랜지스터들을 포함하는 클래스 D 오디오 증폭기 출력 스테이지의 일부를 형성할 수 있다. 게이트 드라이버의 적어도 5V의 오버드라이브 성능은, 출력 스테이지의 NMOS 전력 트랜지스터가 적절하게 낮은 임피던스 온-상태로 구동될 수 있도록 보장한다. 조절된 하이 사이드 게이트 드라이버 회로의 하이 사이드 DC 전압 공급부의 DC 전압은, 부동 전압 조절기의 선형 조절 디바이스, 예컨대, 패스-트랜지스터가 적절하게 바이어싱되도록 보장하기 위해, 조절된 DC 전압 출력의 DC 전압 레벨보다 적어도 2V 더 높을 수 있다. 패스 트랜지스터는, 조절기의 포지티브 전압 입력과 조절된 DC 전압 출력 사이에 커플링된 드레인-소스 단자들을 갖는 LDNMOS 또는 LDPMOS 트랜지스터를 포함할 수 있다. 바람직하게, 하이 사이드 DC 전압 공급부는, 앞서-논의된 클래스 D 오디오 증폭기 출력 스테이지와 같은 회로의 접지 노드 또는 접지 전위로 바람직하게 지칭되는 실질적으로 고정된 DC 전압 공급부이며, 이 DC 전압 공급부 내부에는 조절된 하이 사이드 게이트 드라이버 회로가 집적되어 있다.
본 발명의 조절된 하이 사이드 게이트 드라이버 회로의 게이트 드라이버는 신규한 타입의 이중 접합 절연 웰 구조 내부에 배열될 수 있다. 게이트 드라이버의 이러한 어레인지먼트는, 출원인의 공동-계류중인 유럽 특허 출원 번호 제14151919.9호에 추가로 설명된다. 바람직하게, 조절된 하이 사이드 게이트 드라이버 회로의 이러한 실시예는, 제 1 웰 확산부(first well diffusion)가 형성되는, 제 1 극성 반도체 재료를 포함하는 반도체 기판을 포함한다. 제 1 웰 확산부는, 제 2 극성 반도체 재료를 포함하고 반도체 기판에 인접한 외주벽(peripheral outer wall)을 갖는다. 반도체 기판은 제 2 웰 확산부를 더 포함하며, 제 2 웰 확산부는 제 2 웰 확산부의 외주벽이 제 1 웰 확산부의 내주벽(inner peripheral wall)에 인접하도록, 제 1 웰 확산부 내부에 배열된 제 1 극성 반도체 재료를 포함한다. 게이트 드라이버는 제 2 웰 확산부에 배열된다. 제 1 및 제 2 웰 확산부들 각각 그리고 게이트 드라이버의 하이 사이드 네거티브 공급 전압 포트는 바람직하게 적합한 전기 배선 또는 트레이스들에 의해 전기적으로 연결된다.
반도체 기판은 P 타입 또는 N 타입 에피택셜 반도체 기판을 포함할 수 있다. 집적된 하이 사이드 게이트 드라이버 구조는, 제 1 웰 확산부에 인접하게 반도체 기판에 배열된 제 2 극성의 반도체 재료를 포함하는 제 3 웰 확산부를 더 포함할 수 있다. 제 2 극성의 반도체 재료는, 제 2 트랜지스터 보디 확산부 및 트랜지스터를 형성하기 위해 제 3 웰 확산부 내부에 배열되는데, 예컨대, LDMOSFET과 같은 MOSFET이 제 2 트랜지스터 보디 확산부에 배열된다. 이 실시예는 집적된 하이 사이드 게이트 드라이버 구조에 앞서-논의된 부동 전압 조절기를 집적시키는데 특히 잘 적응된다. 제 2 트랜지스터 보디 확산부에 배열된 트랜지스터는 선형 전압 조절기의 사전에 논의된 패스-트랜지스터일 수 있다. 패스 트랜지스터의 소스 단자와 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트를 전기적으로 연결시키기 위해 반도체 기판 상단에 전기 배선이 부가될 수 있다. 트랜지스터의 소스 단자는 부동 전압 조절기의 조절된 DC 전압 출력에 연결될 수 있다.
바람직하게, 게이트 드라이버는 제 2 웰 확산부의 제 1 또는 제 2 수직 벽 섹션들에 배열되거나 또는 제 1 트랜지스터 보디 확산부에 배열된 적어도 하나의 MOSFET를 포함한다. 하나의 이러한 실시예에서, 트랜지스터 드라이버는, 제 1 트랜지스터 보디 확산부에 배열된 제 1 MOSFET, 및 제 2 웰 확산부의 제 1 또는 제 2 수직 벽 섹션들에 배열된, 제 1 MOSFET에 반대 극성의 제 2 MOSFET를 포함한다. 제 1 및 제 2 MOSFET들은 반대 극성일 수 있다. 각각의 적어도 하나의 MOSFET 또는 각각의 제 1 및 제 2 MOSFET들은 10V 미만의 드레인-소스 브레이크-다운 전압을 갖는 저전압 디바이스일 수 있다. 후자의 이유로, 하이 사이드 부동 전압 조절기에 의해 공급되는 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트와 하이 사이드 네거티브 공급 전압 포트 사이의 DC 전압차는 바람직하게 3V 내지 10V의 값, 이를테면 약 5V의 값으로 설정된다. 제 1 및 제 2 MOSFET들은 인버터 타입의 트랜지스터 드라이버를 형성하도록 인터커넥팅될 수 있다. 이 실시예에서, 제 1 및 제 2 MOSFET들은 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트와 하이 사이드 네거티브 공급 전압 포트 사이에 직렬로 연결되고; 제 1 및 제 2 MOSFET들의 각각의 드레인 단자들은 드라이버 출력에 연결된다. 바람직하게, 제 1 및 제 2 MOSFET들의 게이트 단자들은 트랜지스터 드라이버의 제어 단자를 형성하도록 함께 커플링된다. 예컨대, 오디오 신호를 포함하는 펄스 폭 또는 펄스 밀도 변조 입력 신호의 각 위상들은, 트랜지스터 드라이버들의 제어 단자들에 인가되어 이에 의해 클래스 D 증폭기, AC 모터 드라이버 등의 출력 신호를 변조시킬 수 있다.
본 발명의 제 2 양상은, 조절된 하이 사이드 게이트 드라이버 회로가 최소의 반도체 다이 면적 소모로 특히 콤팩트한 레이아웃을 갖는 집적된 반도체 기판에 관한 것이다. 본 발명의 이러한 제 2 양상에 따르면, 조절된 하이 사이드 게이트 드라이버 회로는 앞서 설명된 본 발명의 실시예들 중 임의의 실시예에 따라 이전에 논의된 MIM(metal-insulator-metal) 커패시터를 포함한다. 게다가, 조절 커패시터를 제외한, 게이트 드라이버의 집적 회로 컴포넌트들 및 부동 전압 조절기의 집적 회로 컴포넌트들은 반도체 기판의 제 1 세트의 층들에 집적된다. MIM(metal-insulator-metal) 커패시터는, MIM(metal-insulator-metal) 커패시터가 게이트 드라이버 및 부동 전압 조절기의 집적 회로 컴포넌트들을 적어도 부분적으로 오버레이하거나 또는 커버하도록, 제 1 세트의 층들 위에 배열된 반도체 기판의 제 2 세트의 층들에 집적된다. MIM 커패시터의 커패시턴스에 따라, 이는 게이트 드라이버 및 부동 전압 조절기의 집적 회로 컴포넌트들을 완전히 커버할 수 있다. 본 실시예는, 조절 커패시터의 100pF 또는 200pF까지와 같이 비교적 큰 커패시턴스의 제공에도 불구하고, 조절된 하이 사이드 게이트 드라이버 회로의 콤팩트 레이아웃을 제공한다. 조절 커패시터의 이러한 비교적 큰 커패시턴스는, 첨부된 도면들을 참조로 이하에 더욱 상세하게 논의된 바와 같이 DC 기준 전압에 대한 개선된 리플 억제를 제공한다.
본 발명의 제 3 양상은, 클래스 D 오디오 증폭기의 포지티브 전력 공급 레일과 네거티브 전력 공급 레일 사이에 연결된 복수의 적층된 전력 트랜지스터들을 포함하는 클래스 D 오디오 증폭기 출력 스테이지에 관한 것이다. 복수의 적층된 전력 트랜지스터들은 제어 전압에 따라 전도 상태와 비-전도 상태 사이에서 각각의 전력 트랜지스터를 스위칭하도록 구성된 각각의 제어 단자들을 포함한다. 클래스 D 오디오 증폭기 출력 스테이지는 앞서-설명된 본 발명의 실시예들 중 임의의 실시예에 따라 복수의 조절된 하이 사이드 게이트 드라이버 회로를 부가적으로 포함하며, 여기서 복수의 조절된 하이 사이드 게이트 드라이버 회로들의 드라이버 출력들은 복수의 적층된 전력 트랜지스터들의 개별적인 제어 단자들에 연결된다. 복수의 적층된 전력 트랜지스터들의 소스 단자들은 조절된 하이 사이드 게이트 드라이버 회로들의 하이 사이드 네거티브 공급 전압 포트들 중 각각의 포트들에 연결된다.
클래스 D 오디오 증폭기 출력 스테이지의 일 실시예에 따르면, 복수의 적층된 전력 트랜지스터들은 출력 스테이지의 포지티브 전력 공급 레일과 신호 출력 사이에 연결된 적어도 제 1 및 제 2 캐스케이드형 전력 트랜지스터들을 포함하는 제 1 레그, 및 출력 스테이지의 신호 출력과 네거티브 전력 공급 레일 사이에 연결된 적어도 제 3 및 제 4 캐스케이드형 전력 트랜지스터들을 포함하는 제 2 레그를 포함한다. 본 실시예의 변형은 제 1 및 제 2 레그들의 중간 노드들을 미리결정된 중간 공급 전압 레벨 - 예컨대, 포지티브 전력 공급 레일과 네거티브 전력 공급 레일 사이의 DC 전압차의 1/2에 대응하는 레벨로 충전하기 위한 소위 플라잉 커패시터(flying capacitor)를 포함한다. 본 실시예에 따르면, 클래스 D 오디오 증폭기 출력 스테이지는, 제 1 캐스케이드형 전력 트랜지스터와 제 2 캐스케이드형 전력 트랜지스터 사이에 배열된 제 1 중간 출력 스테이지 노드와, 제 3 캐스케이드형 전력 트랜지스터와 제 4 캐스케이드형 전력 트랜지스터 사이에 배열된 제 2 중간 출력 스테이지 노드 사이에 연결된 플라잉 커패시터를 포함한다.
본 발명의 실시예들은, 첨부된 도면들과 관련하여 더욱 상세하게 이하에 설명된다.
도 1은 종래 기술의 집적된 하이 사이드 게이트 드라이버 구조를 포함하는 클래스 D 증폭기 출력 스테이지의 간략화된 개략적인 회로도이다.
도 2의 A)는, 기생 회로 커패시턴스들 및 외부 커패시턴스에 대한 연결들을 나타내는 클래스 D 증폭기 출력 스테이지의 개략적인 회로도이다.
도 2의 B)는, 종래 기술의 집적된 하이 사이드 게이트 드라이버 구조에 대한 반도체 기판의 종래 기술의 웰 구조의 간략화된 단면도이다.
도 3의 A)는, 본 발명의 제 1 실시예에 따른, 조절된 하이 사이드 게이트 드라이버 회로를 포함하는 클래스 D 증폭기 출력 스테이지의 간략화된 개략적인 회로도이다.
도 3의 B)는, 본 발명의 제 1 실시예에 따른, 조절된 하이 사이드 게이트 드라이버 회로의 게이트 드라이버 부분을 홀딩하기 위해 반도체 기판에 형성된 웰 구조의 간략화된 단면도이다.
도 4의 A)는, 본 발명의 제 1 실시예에 따른, 조절된 하이 사이드 게이트 드라이버 회로에 연결된 클래스 D 오디오 증폭기 출력 스테이지의 간략화된 개략적인 회로도이다.
도 4의 B)는, 도 4의 A)에 도시된 조절된 하이 사이드 게이트 드라이버 회로의 간략화된 단면의 반도체 기판 레이아웃 도이다.
도 5는 본 발명의 제 2 실시예에 따른, 조절된 하이 사이드 게이트 드라이버 회로의 개략적인 회로도를 도시한다.
도 6은 본 발명의 제 3 실시예에 따른, 조절된 하이 사이드 게이트 드라이버 회로의 개략적인 회로도를 도시한다.
도 7은 본 발명의 다른 양상에 따른, 각각 조절된 하이 사이드 게이트 드라이버 회로들에 의해 구동되는 멀티-레벨 클래스 D 오디오 증폭기 출력 스테이지의 개략적인 회로도를 도시한다.
도 1은 클래스 D 증폭기 출력 스테이지(100)의 간략화된 개략적인 회로도이다. 클래스 D 증폭기 출력 스테이지(100)는 종래 기술의 집적된 하이 사이드 게이트 드라이버 구조 또는 회로, GD(103)를 포함한다. 집적된 하이 사이드 게이트 드라이버 또는 회로(103)는 클래스 D 출력 스테이지의 하이 사이드 상의 NMOS 전력 트랜지스터(107)의 게이트 단자에 전기적으로 커플링되거나 또는 연결된 드라이버 출력(104)을 갖는다. NMOS 전력 트랜지스터(107)의 소스 단자는 사운드의 생성을 위해 라우드스피커 부하(loudspeaker load)에 연결가능한 부하 노드 또는 단자(OUT)에 커플링된다. NMOS 전력 트랜지스터(107)의 드레인 단자는 클래스 D 출력 스테이지의 포지티브 DC 전압 공급부 또는 레일 PVDD에 커플링된다. 클래스 D 출력 스테이지는, 라우드스피커 부하가 라우드스피커를 포지티브 DC 전압 공급부(PVDD) 및 네거티브 DC 전압 공급부(GND)에 교대로 연결함으로써 푸쉬-풀(push-pull) 방식으로 구동되도록, 부하 단자(OUT)에 커플링된 드레인 단자를 갖는 로우 사이드(low side) NMOS 전력 트랜지스터(127)를 더 포함한다. 집적된 하이 사이드 게이트 드라이버 회로(103)는 통상적으로 NMOS 전력 트랜지스터(107)의 게이트에 의해 제공되는 큰 용량성 부하를 구동하도록 요구된다. 게다가, 게이트 드라이버 회로(103)는, NMOS 전력 트랜지스터(107)의 임계 전압을 수용하고 그리고 NMOS 전력 트랜지스터(107)가 전도 상태 또는 온-상태에서 낮은 저항을 갖도록 보장하기 위해, 포지티브 DC 전압 공급부(PVDD)를 훨씬 상회하는(well-above) 전압 레벨까지 NMOS 전력 트랜지스터(107)의 게이트 전압을 구동시킬 수 있다. 이러한 구동 전압 성능은 통상적으로, 다이오드(105)를 통해 클래스 D 증폭기의 하이 사이드 DC 전압 공급부(GVDD)로의 자신의 연결로 인해 충분히 높은 레벨의 DC 전압을 생성할 수 있는 별도의 하이 DC 공급 전압 라인을 통해 게이트 드라이버 회로(103)에 하이 DC 전압(GVDD_FLOAT)을 공급함으로써 달성되었다. 하이 사이드 DC 전압 공급부(GVDD)는, 예컨대, 포지티브 DC 전압 공급부(PVDD)보다 더 높은 5 내지 15볼트의 DC 전압 레벨을 소유할 수 있다. 하이 DC 전압(GVDD_FLOAT)은 드라이버 회로(103)의 하이 사이드 포지티브 공급 전압 포트(106a)를 통해 게이트 드라이버 회로(103)에 공급된다. 게이트 드라이버 회로(103)의 네거티브 전력 공급 전압은 하이 사이드 네거티브 공급 전압 포트(106b)를 통해 제공된다. 게이트 드라이버 회로(103)의 네거티브 전력 공급 전압은, 게이트 드라이버(103) 및 DC 전압 공급부(GVDD_FLOAT)가 클래스 D 출력 스테이지(100)의 접지(GND)에 대하여 모두 부동되도록, 부하 단자(OUT)에 연결된다.
펄스 폭 변조 오디오 신호는, 레벨 시프터(111)를 통해 게이트 드라이버 회로(103)의 드라이버 입력에 공급된다. 이러한 이유로, 이 펄스 폭 변조 오디오 신호의 레벨 시프팅된 복제품(replica)이 게이트 드라이버 회로(103)의 드라이버 출력(104)을 통해 NMOS 전력 트랜지스터(107)의 게이트에 공급된다. 종래 기술의 게이트 드라이버 회로(103)는, 클래스 D 출력 스테이지(100)가 집적된 반도체 기판의 통상적인 웰-구조로 배치된다. 이 통상적인 웰-구조는, 웰 구조로부터 반도체 기판으로 커플링된 기생 웰 커패시턴스(미도시)를 갖는다. 게다가, 통상적인 웰-구조는 아래 설명되는 종래 기술의 게이트 드라이버 회로(103)의 가장 높은 DC 전압 전위에 타잉되어야(tied)만 하는데, 이는 기생 웰 커패시턴스가 하이 사이드 포지티브 공급 전압 포트(106a)에서 하이 DC 전압(GVDD_FLOAT)에 커플링되는 바람직하지 않은 효과를 갖는다. 기생 웰 커패시턴스의 형성은, 조절된 DC 전압의 안정성에 많은 문제점들을 야기하고 그리고 도 2의 A) 및 B)를 참조하여 부가적으로 상세하게 아래에 설명되는 바와 같이 기생 웰 커패시턴스의 유해한 영향들을 완화시키기 위해, 비교적 큰, 이에 따라 외부에 있는 조절기 커패시터(Cext)의 존재를 필요하게 만든다.
도 2의 A)는, 도 1에 도시되었지만, NMOS 전력 트랜지스터(107)의 앞서-논의된 기생 웰 커패시턴스(213) 및 기생 게이트 커패시턴스(Cgate)에 대한 연결들과 같은 추가적인 회로 세부사항들을 포함하는, 종래 기술 클래스 D 증폭기 출력 스테이지(100)의 개략적인 회로도를 도시한다. 게이트 드라이버 회로(103)는, 각각의 이상적인 스위치들(201, 203)과 직렬로 풀-업 및 풀 다운 저항(201a, 203a)으로서 개략적으로 도시된 PMOS-NMOS 트랜지스터 쌍을 포함하는 CMOS 인버터를 포함할 수 있다. 하이 DC 전압 공급부(도 1 참조)는 GVDD 및 다이오드(205)에 의해 개략적으로 예시된다. 게이트 드라이버 회로는, 펄스 폭 변조 오디오 신호가 NMOS 전력 트랜지스터(107)의 온-상태들과 오프-상태들 사이에서의 교대하는 스위칭으로 유도됨에 따라, 하이 DC 전압(GVDD_FLOAT)과 부하 단자(OUT)의 전압 사이에서 드라이버 출력(104)을 교대로 풀링한다. 그러나, 당업자는, NMOS 전력 트랜지스터(107)의 치수들에 따라 NMOS 전력 트랜지스터(107)의 게이트 단자의 커패시턴스가 수많은 타입들의 클래스 D 전력 증폭기들에 대해 매우 큰, 예컨대 1nF보다 큰, 이를테면, 1nF 내지 10nF일 수 있다는 점을 이해할 것이다. 앞서 설명된 바와 같이, 종래 기술의 게이트 드라이버 회로(103)가 배치된 통상적인 웰-구조는, 전체 클래스 D 출력 스테이지(100)가 형성되거나 또는 임베딩된 반도체 기판의 접지 전위와 노드(206)에서의 하이 DC 전압(GVDD_FLOAT) 사이에 연결되는, 이전에 논의된 기생 웰 커패시턴스(213)의 형성을 유도한다. 결과적으로, GVDD 및 다이오드(205)를 포함하는 고전압 공급부는 기생 웰 전류(INBL)로 나타낸 바와 같이 기생 웰 커패시턴스(213)에 기생 충전 및 방전 전류를 공급할 필요가 있다. 게다가, 드레인-소스 전압의 펄스 폭 변조 파형과 연관된 NMOS 전력 트랜지스터(107)의 드레인-소스 전압의 높은 슬루-레이트(slew-rate) 또는 dv/dt는 기생 웰 커패시턴스(213)를 통해 큰 기생 충전 및 방전 전류들을 흐르게 한다. 큰 기생 충전 및 방전 전류들은 하이 DC 전압 공급부에 의해 공급되는 하이 DC 전압 GVDD_FLOAT에 상당한 리플 전압을 유도한다. NMOS 전력 트랜지스터(107)의 드레인-소스 전압의 슬루-레이트 또는 dv/dt는 예컨대 20V/ns보다 더 클 수 있다.
하이 DC 전압에 유도되는 리플 전압은 게이트 드라이버의 동작에 대한 다수의 바람직하지 않은 영향들, 예컨대, 부족전압(undervoltage) 이벤트들, NMOS 전력 트랜지스터(107)에 대한 제어 손실 및 게이트 드라이버 상태의 손실을 유도할 수 있다. 이러한 원치않은 영향들을 제거하거나 또는 적어도 억제하기 위해, 외부 커패시터(Cext)가 노드(206)에서의 조절된 DC 전압(GVDD_FLOAT)과 노드(212)에서의 출력 단자(OUT) 사이에 연결된다. 외부 커패시터(Cext)는, 기생 웰 전류(INBL)가 Cext에 저장된 에너지로부터 이제 인출될 수 있기 때문에, 전압 리플을 감소시키고 그리고 조절된 출력 전압을 안정화시킨다. 다시 말해서, 하이 DC 전압(GVDD_FLOAT)에서의 전압 리플은 이제, Cext와 기생 웰 커패시턴스(213) 사이의 용량성 전압 분할에 의해 제어되어 Cext의 충분히 큰 커패시턴스가 전압 리플을 임의의 원하는 정도까지 억제할 것이다. 그러나, 기생 웰 커패시턴스(213)의 커패시턴스는 대략 5-10pF일 수 있기 때문에, 통상적인 클래스 D 출력 스테이지들이 하이 DC 전압의 전압 리플을 적절히 억제하기 위해 외부 커패시터(Cext)에 대해 대략 100nF의 커패시턴스를 필요로 하는 것이 경험상 드러났다. 이 커패시턴스 값은, 엄두도 못 낼 정도로 높은 다이 면적 소모로 인해, 다른 전자 컴포넌트들과 함께 반도체 기판에 외부 커패시터(Cext)를 집적시키는 것을 불행히도 비현실적인 것으로 만든다. 반면에, 외부 컴포넌트들은 대용량 소비자 지향형 오디오 애플리케이션들, 이를테면, TV 세트들, 모바일 폰들, MP3 플레이어 등(여기서, 비용은 필수적인 성능 파라미터임)을 위한 클래스 D 증폭기 솔루션들에는 매우 바람직하지 않다. 외부 컴포넌트들은 클래스 D 증폭기 솔루션에 컴포넌트 및 어셈블리 비용들을 부가한다. 상황이 더욱 악화되게, 클래스 D 오디오 증폭기의 통상적인 출력 스테이지는, 예컨대, 외부 커패시터를 각각 필요로 하는 다수의 전력 트랜지스터들 및 관련 하이 사이드 게이트 드라이버 구조들 또는 회로들을 포함할 수 있다. 멀티-레벨 PWM 증폭기들의 H-브릿지 출력 스테이지들이 하나의 예이다. 결과적으로, 조절된 공급 전압을 게이트 드라이버의 하이 사이드 포지티브 공급 전압으로 안정화시키는 외부 커패시터에 대한 임의의 필요성을 제거하는 전력 트랜지스터를 위한 신규한 하이 사이드 드라이버 토폴로지 또는 구조를 제공하는 것이 매우 바람직하다.
도 2의 B)는, 전술한 도 2의 A)와 함께 위에 논의된 종래 기술의 집적된 하이 사이드 게이트 드라이버 구조(100)를 홀딩하기 위해 사용되고 그리고 반도체 기판에 배열되는 예시적인 종래 기술의 웰 구조(220)의 간략화된 단면도이다. 종래 기술의 웰 구조(220)는, 하이 DC 전압(GVDD_FLOAT)과 접지(GND) 사이에 기생 웰 커패시턴스(213)의 앞서-논의된 문제가 있는 커플링의 형성을 유도한다. 종래 기술의 웰 구조(220)는 P 타입 에피택셜 반도체 기판(222)에 형성된 N-웰 확산부이다. P 타입 에피택셜 반도체 기판(222)은, P+ 확산 콘택(221) 및 적합한 전기 배선을 통해 클래스 D 출력 스테이지의 접지(GND) 전위에 전기적으로 연결된다. N-웰 확산부는 N-웰 확산부의 저부(borrom portion)를 형성하는 수평 NBL(N+ polarity buried layer)(226)을 포함한다. N-웰 확산부는 또한 중간 BNW 층(228)을 통해 NBL(226)에 전기적으로 커플링된 N+ 극성 반도체 재료의 수직벽 섹션(230)을 포함한다. 중간 DNW 층(228)은 NBL(226)과 NW(230) 사이의 전기적 인터커넥트 층으로서 기능한다.
N-웰 확산부는 N+ 확산 콘택(232) 및 적합한 전기 배선을 통해 하이 DC 전압(GVDD_FLOAT)에 전기적으로 연결된다. P 타입 에피택셜 반도체 기판(222)에 대한 기생 웰 커패시턴스(213)(NBL-epi Cap)의 커플링 어레인지먼트는 커패시터 심볼(213)에 의해 개략적으로 예시된다. N-웰 확산부 내부의(즉, 체적(236)을 갖는) 종래 기술의 집적된 하이 사이드 게이트 드라이버 구조(100)의 어레인지먼트는, N-웰 확산부가 집적된 하이 사이드 게이트 드라이버 구조(100)의 가장 높은 전기 전위에 전기적으로 연결되어야만 하거나 또는 가장 높은 전기 전위에 타잉(tied)되어야만 한다는 영향을 갖는다. 이는, 게이트 드라이버 회로(103)의 PMOS-NMOS 트랜지스터 쌍 또는 드라이버 트랜지스터들이, 하이 DC 전압(GVDD_FLOAT)과 OUT에서의 전압 레벨 사이의 전압 레벨 차이보다 훨씬 큰 전압 레벨들을 허용할 수 없는 저전압 디바이스들, 예컨대, 3V 또는 5V 디바이스들이기 때문에, 요구된다. 출력 노드(OUT)의 DC 전압에 대하여 측정되는 것과 같은 하이 DC 전압의 레벨은 3V 내지 6V 사이, 이를테면, 약 4.5V일 수 있다. 결과적으로, N-웰 확산부는 하이 DC 전압(GVDD_FLOAT)에 전기적으로 연결된다. 이러한 이유로, 기생 웰 커패시턴스(213)가 하이 DC 전압(GVDD_FLOAT)과 접지(GND) 사이에 형성되어 앞서 논의된 문제들을 유도한다.
도 3의 A)는, 본 발명의 제 1 실시예에 따른, 조절된 하이 사이드 게이트 드라이버 회로를 포함하는 클래스 D 증폭기 출력 스테이지(300)의 간략화된 개략적인 회로도이다. 당업자는, 대안으로 본 발명의 조절된 하이 사이드 게이트 드라이버 회로가 단일-위상 또는 멀티위상 모터 드라이버의 출력 또는 전력 트랜지스터 또는 스위칭형 모드 공급부의 전력 트랜지스터를 구동시키는데 사용될 수 있음을 이해할 것이다. 조절된 하이 사이드 게이트 드라이버 구조는, 신규한 웰 구조(324)의 간략화된 단면도를 나타내는 도 3의 B)에 도시된 신규한 타입의 웰-구조 내에 배치된다. 도 3의 A)에 예시된 바와 같이, 신규한 타입의 웰-구조(324)에서, N-웰 확산부들(326, 330)과 연관된 기생 웰 커패시턴스(313)는 도 2의 A)에 예시된 종래 기술의 게이트 드라이버 회로에서의 경우에서와 같이 하이 DC 전압 단자(GVDD_FLOAT) 대신에 클래스 D 증폭기 출력 스테이지의 출력 단자(OUT)에 연결된다. 이러한 이유로, 기생 웰 커패시턴스(313)는 본 발명의 조절된 하이 사이드 게이트 드라이버 회로의 클래스 D 출력 스테이지의 접지(GND)와 노드(312)에 있는 출력 단자(OUT) 사이에 커플링된다. 출력 단자(OUT)는 클래스 D 출력 스테이지의 낮은 임피던스 노드이며, 이 노드는 LDNMOS 전력 트랜지스터(307)의 소스 단자에 의해 구동된다.
LDNMOS 전력 트랜지스터(307)가 전도 상태 또는 온-상태에 배치될 때, 이 LDNMOS 전력 트랜지스터(307)는 낮은 임피던스 및 큰 전류 공급 성능을 나타낸다. 이러한 이유로, LDNMOS 전력 트랜지스터(307)는 기생 웰 커패시턴스(313)를 충전시키고 방전시키기 위해 앞서-논의된 기생 웰 전류(INBL)를 쉽게 전달할 수 있다. 결과적으로, 이전에 논의된 기생 웰 전류(INBL)로 인한 게이트 드라이버에 대한 하이 DC 전압 공급부(GVDD_FLOAT) 상의 원치않는 리플 전압이 제거되었다. 따라서, 종래 기술의 조절된 하이 사이드 게이트 드라이버 구조(100)의 하이 DC 전압 상의 이러한 전압 리플을 감소시키기 위해 요구되었던 이전에 논의된 외부 커패시터(Cext)가 제거되었다. 게이트 드라이버에 대한 하이 DC 전압 공급부(GVDD_FLOAT)(노드 306)는, 이하에 더욱 상세하게 논의되는 바와 같이 게이트 드라이버에 대한 본 발명의 실시예에서 부동 선형 전압 조절기(305)에 의해 생성된다. 외부 커패시터(Cext)의 제거는, 클래스 D 증폭기 출력 스테이지와 대응하는 클래스 D 오디오 증폭기 솔루션의 현저한 비용 감소 및 크기 감소를 유도한다. 당업자는, 클래스 D 출력 스테이지의 다른 실시예들이 전력 트랜지스터(307)로서 NMOS 트랜지스터, 또는 PLDMOS 트랜지스터를 사용할 수 있음을 이해할 것이다.
조절된 하이 사이드 게이트 드라이버 회로는, 각각의 이상적인 스위치들(301, 303)과 직렬로 풀-업 및 풀 다운 저항들(301a, 303a)로서 개략적으로 도시된 PMOS-NMOS 트랜지스터 쌍을 포함하는 CMOS 인버터를 포함할 수 있다. 조절된 하이 사이드 게이트 드라이버 또는 회로는 클래스 D 출력 스테이지의 하이 사이드 상의 NMOS 전력 트랜지스터(307)의 게이트 단자에 전기적으로 커플링되거나 또는 연결된 드라이버 출력(304)을 갖는다. LDNMOS 전력 트랜지스터(307)의 소스 단자는 사운드의 재생을 위해 라우드스피커 부하에 연결가능한 부하 노드 또는 단자(OUT)에 커플링된다. LDNMOS 전력 트랜지스터(307)의 드레인 단자는 클래스 D 출력 스테이지의 포지티브 DC 전압 공급부 또는 레일 PVDD에 또는 적층된 전력 트랜지스터에 커플링될 수 있다. 클래스 D 출력 스테이지는, 라우드스피커 부하가 포지티브 DC 전압 공급부 및 네거티브 DC 전압 공급부, 예컨대, GND에 라우드스피커를 교대로 연결함으로써 푸시-풀 방식으로 구동되도록, 도 1의 종래 기술의 클래스 D 출력 스테이지와 관련하여 논의된 로우 사이드 NMOS 전력 트랜지스터(미도시)를 더 포함할 수 있다. 조절된 하이 사이드 게이트 드라이버 회로는, 앞서 논의된 바와 같은 LDNMOS 전력 트랜지스터(307)의 게이트에 의해 제공되는 큰 용량성 부하를 구동할 수 있어야만 한다. 게다가, 게이트 드라이버는 LDNMOS 전력 트랜지스터(307)의 게이트 전압을 클래스 D 출력 스테이지의 포지티브 DC 공급 레일(미도시)보다 훨씬 상회하는 전압 레벨로 정확하게 구동될 수 있어서 LDNMOS 전력 트랜지스터(307)의 임계 전압을 수용할 수 있다. 이는, LDMOS 전력 트랜지스터(307)의 낮은 온-저항을 보장할 것이다.
LDNMOS 전력 트랜지스터(307)의 게이트 전압의 정확한 설정은, 조절된 DC 전압(GVDD_FLOAT)을 (클래스 D 출력 스테이지의 접지 노드 또는 접지 전위(GND)에 대한) 부동 선형 전압 조절기(305)를 통해 게이트 드라이버(311)에 공급함으로써 달성된다. 선형 전압 조절기는 클래스 D 증폭기의 하이 사이드 DC 전압 공급부(PVDD + GVDD)에 대한 연결로 인해 충분히 높은 전압 레벨의 조절된 DC 전압(GVDD_FLOAT)을 생성할 수 있다. 하이 사이드 DC 전압 공급부(PVDD + GVDD)는 바람직하게는 클래스 D 출력 스테이지의 접지 노드 또는 접지 전위(GND)로 바람직하게 지칭되는 실질적으로 고정된 DC 공급 전압인데, 즉, 하이 사이드 DC 전압 공급부는 접지 기준 또는 비-부동 DC 전압이다. 대조적으로, 조절된 DC 전압(GVDD_FLOAT)은 네거티브 조절기 입력(312)에서의 전압 전위로 지칭된다. 이러한 전압 전위는 부동 선형 전압 조절기(305)의 하이 사이드 네거티브 공급 전압 포트이다.
부동 선형 전압 조절기(305)는 LDMOS 패스 트랜지스터(305) 및 DC 기준 전압 생성기(VREF)의 형태로 선형 조절 디바이스를 포함하는 것으로서 개략적으로 예시된다. DC 기준 전압 생성기(VREF)는 클래스 D 출력 스테이지의 오디오 출력(OUT)을 또한 구성하는 네거티브 조절기 입력(312) 사이에 연결된다. DC 기준 전압 생성기(VREF)는, 조절기 출력 노드(306)에서 적합하게 조절된 부동 DC 전압(GVDD_FLOAT)을 설정하기 위해 LDMOS 패스 트랜지스터(305)의 게이트 단자, 즉, 제어 단자에서 미리결정된 DC 기준 전압을 설정한다. 적합한 평활화 또는 조절 커패시터(Cr)가 VREF 양단에 연결될 수 있다. 평활화 또는 조절 커패시터(Cr)는 하기에서 더욱 상세하게 논의되는 바와 같은 MIM(metal-insulator-metal) 커패시터를 포함할 수 있다. 부동 선형 전압 조절기(305)는, 조절된 DC 전압 출력(GVDD_FLOAT) 및 네거티브 조절기 입력(312) 사이에 실질적으로 일정한 DC 전압차를 유지하고자 한다. 네거티브 조절기 입력(312)을 참조로 조절된 DC 전압 출력(GVDD_FLOAT)의 레벨은, 하이 사이드 게이트 드라이버 회로의 종래 기술의 실시예와 관련하여 앞서 논의된 것들과 같은 동일한 이유들로 3V 내지 6V 사이, 이를테면, 약 4.5V일 수 있다. 클래스 D 증폭기 출력 스테이지의 하이 사이드 DC 전압 공급부(PVDD + GVDD)는, 부동 선형 전압 조절기(305)의 포지티브 조절기 입력을 형성하며, 예컨대, 클래스 D 출력 스테이지의 포지티브 DC 공급 레일보다 더 높은 5V 내지 15V의 DC 전압 레벨을 소유할 수 있다. 바람직하게, 부동 선형 전압 조절기(305)에 의해 생성된 조절된 DC 전압(GVDD_FLOAT)은 게이트 드라이버의 하이 사이드 포지티브 공급 전압 포트(미도시)를 통해 게이트 드라이버에 공급된다. 이에 따라, 당업자는, 부동 선형 전압 조절기(305)의 포지티브 조절기 입력과 네거티브 조절기 입력 둘 다가 앞서 논의된 바와 같이 클래스 D 출력 스테이지(300)의 접지(GND) 전위에 대하여 부동인 것을 이해할 것이다.
당업자는, 펄스 폭 변조 오디오 신호가 도 1에 예시된 것과 유사한 방식으로 적절한 레벨 시프터를 통해 게이트 드라이버의 드라이버 입력(도 4a의 아이템(414)참조)에 공급될 수 있음을 이해할 것이다. 이러한 이유로, 이 펄스 폭 변조 오디오 신호의 레벨 시프팅 복제품이 게이트 드라이버의 드라이버 출력(304)을 통해 NMOS 전력 트랜지스터(307)의 게이트에 공급된다. 조절된 DC 공급 전압으로부터 클래스 D 출력 스테이지의 출력 단자(OUT)로의 조절된 하이 사이드 게이트 드라이버 구조의 기생 웰 커패시턴스(313)의 이동은, 도 3의 B), 도 4의 A) 및 도 4의 B)를 참조로 하기에서 설명된다.
도 3의 B)는 게이트 드라이버 회로의 형성 이전의 신규한 웰 구조(324)의 반도체 레이아웃을 도시한다. 신규한 웰 구조(324)는 P+ 타입 에피택셜 반도체 기판(322)에 형성된다. P+ 타입 에피택셜 반도체 기판(322)은, P+ 확산 콘택(321) 및 적합한 전기 배선을 통해 클래스 D 출력 스테이지의 접지(GND) 전위에 전기적으로 연결된다. 신규한 웰 구조(324)는 조절된 하이 사이드 게이트 드라이버 구조에 대해 여분의 P+ 타입 매립형 층(327)을 갖는 이중 접합 절연 메커니즘 및 구조를 포함한다. 신규한 웰 구조(324)는, N+ 극성 반도체 재료의 수평 N+ 극성 매립형 층(NBL)(326) 및 수직벽 섹션(330)을 포함하는 N-웰 확산부를 포함한다. 수직벽 섹션(330)은 완전한 N-웰 구조를 형성하기 위해 중간 DNW 층(328)을 통해 NBL(326)에 전기적으로 커플링된다. NBL(326)은, P 타입 에피택셜 반도체 기판(322)에 인접하거나 또는 이에 대면하는 외주벽(peripheral outer wall)을 갖는 신규한 웰-구조(324)의 저부 부분을 형성한다. N-웰 확산부는 N+확산 콘택(332) 및 적합한 전기 배선을 통해 출력 단자(OUT)(312)에 전기적으로 연결된다. P+ 극성 반도체 재료를 포함하는 제 2 웰 확산부는, 제 2 웰 확산부의 외주벽(outer peripheral wall)이 N-웰 확산부의 내주벽(inner peripheral wall)에 인접하거나 또는 이에 대면하도록, N-웰 확산부(326, 330, DNW) 내부에 배열된다. 제 2의, 또는 P-웰 확산부는, P-웰 확산부의 수평 저부 벽 섹션을 형성하는 매립형 층(327)을 포함한다. P-웰 확산부는 또한, 수평 저부 벽 섹션(327)에 인접하며 이에 전기적으로 연결된 최하부(lowermost) 에지 표면을 갖는 P+ 극성 반도체 재료의 수직벽 섹션(329)을 포함한다. P-웰 확산부는, P-웰 확산부 및 N-웰 확산부가 동일한 전기적 전위에 위치되도록, P+ 확산 콘택(331) 및 적절한 전기 배선을 통해 출력 단자(OUT)(312)에 전기적으로 연결된다.
도 4의 B)에 도시된 바와 같이, 조절된 하이 사이드 게이트 드라이버 회로(417)는 신규한 웰 구조(424)에 또는 그 내부에 배열된 게이트 드라이버(411)를 포함한다. 도 4의 B)는, P+ 타입 에피택셜 반도체 기판(422)에 LDNMOS 전력 트랜지스터(407)가 임베딩된 것을 제외하고는, 도 4의 A)에 도시된 클래스 D 증폭기 출력 스테이지(400)의 간략화된 단면도를 도시한다. 클래스 D 증폭기 출력 스테이지(400)는 LDNMOS 패스 트랜지스터(405)를 포함하는 개방-루프 토폴로지 부동 선형 전압 조절기(417)를 포함한다. LDNMOS 패스 트랜지스터(405)는, 게이트 드라이버(411)의 하이 사이드 포지티브 공급 전압 포트(PMOS 트랜지스터(401)의 소스 단자)에 대해, 노드(406)(GVDD_FLOAT)에서 적절하게 조절된 DC 전압을 설정하기 위해 게이트 단자에 연결된 DC 기준 전압(VREF)에 의해 제어된다. LDNMOS 패스 트랜지스터(405)의 소스 단자는, 조절된 DC 전압 출력(GVDD_FLOAT)을 제공하는 반면, 드레인 단자는 포지티브 조절기 입력에 연결되고, 이 포지티브 조절기 입력은 차례로 하이 사이드 DC 전압 공급부(PVDD + GVDD)에 연결된다. LDNMOS 패스 트랜지스터(405)의 이 소스 팔로워 구성은, 조절된 DC 전압 출력에서 급속 과도 응답을 제공한다. 급속 과도 응답은, LDNMOS 전력 트랜지스터(407)의 소스 단자에서, 낮은 임피던스 출력 단자(OUT)(412)에서 매우 가파른 상승 및 하강 PWM 또는 PDM 파형 에지들을 갖는 까다로운 부하 조건들하에서 양호한 부하 조절을 제공하는데 매우 유리하다. 하이 사이드 DC 전압 공급부(PVDD + GVDD)는 바람직하게는 클래스 D 출력 스테이지의 접지 노드 또는 접지 전위(GND)로 바람직하게 지칭되는 실질적으로 고정된 DC 공급 전압인데, 즉, 하이 사이드 DC 전압 공급부는 접지 기준 또는 비-부동 DC 전압이다.
반도체 기판(422)에서의 LDMOS 패스 트랜지스터(405)의 반도체 레이아웃은 도 4의 B)의 최우측 부분의 단면도에 예시된다. LDNMOS 패스 트랜지스터(405)의 소스 단자가 게이트 드라이버(411)에 대한 정확하고 안정적인 조절된 DC 전압 공급부(GVDD_FLOAT)를 제공하기 위해 게이트 드라이버(411)의 하이 사이드 포지티브 공급 전압 포트에 커플링된다. 부동 전압 조절기의 패스 트랜지스터(405)의 드레인 단자들 중 하나는 클래스 D 오디오 증폭기의 하이 사이드 DC 전압 공급부(PVDD + GVDD)에 커플링된다. 게이트 드라이버(411)를 밀봉하거나(enclose) 또는 하우징하는 신규한 웰 구조(424)는 이전에 논의된 웰-구조(324)와 유사한 구조를 가지며, 대응하는 피쳐들에는 비교를 용이하게 하기 위해 대응 참조 번호들이 제공되었다. 조절된 하이 사이드 게이트 드라이버 회로(417)의 게이트 드라이버(411)는 클래스 D 출력 스테이지의 하이 사이드 상에 배열된 LDNMOS 전력 트랜지스터(407)의 게이트 단자에 전기적으로 커플링되거나 또는 연결되는 드라이버 출력(404)을 갖는 PMOS-NMOS 트랜지스터 쌍(401, 403)을 포함한다. 게이트 드라이버의 NMOS 트랜지스터(403)의 드레인, 게이트 및 소스 확산부들 또는 단자들은 도 4의 B)에 예시된 것과 같이 P+ 극성 반도체 재료의 수직벽 섹션(429)에 배열된다. 이러한 수직벽 섹션(429)은 신규한 웰 구조(424)의 내부 P-웰의 일부이다. 부가적으로, 신규한 웰 구조(424)는 수직벽 섹션(429)의 대향 벽 세그먼트들에 인접하며 수평 P+ 매립형 층(427) 위에 배열된 N+ 극성 트랜지스터 보디 확산부(435)를 포함한다. 게이트 드라이버(411)의 PMOS 트랜지스터(401)의 드레인, 게이트 및 소스 확산부들 또는 단자들은 도 4의 B)에 예시된 것과 같이 N+ 극성 트랜지스터 보디 확산부(435)에 배열된다. PMOS-NMOS 트랜지스터 쌍(401, 403)의 게이트 단자들은 게이트 드라이버의 입력(414)을 형성하기 위해 배선 또는 트레이스(404)를 통해 전기적으로 연결된다. 트랜지스터 쌍(401, 403)의 PMOS 소스 단자 및 NMOS 드레인 단자는, 배선 또는 트레이스(415)를 통해 전기적으로 연결되어 게이트 드라이버(411)의 출력을 형성하는데, 이 출력은 클래스 D 출력 스테이지의 전력 LDNMOS 트랜지스터(407)의 게이트에 연결된다. 전기 배선 또는 트레이스(412)는 NMOS 트랜지스터(403)의 소스, 신규한 웰 구조(424)의 내부 P-웰 및 외부 N-웰 사이의 전기 연결을 확립한다. P 타입 에피택셜 반도체 기판(422)에 대한 기생 웰 커패시턴스(413)(NBL-epi Cap)의 커플링은, 도 4의 A) 및 도 4의 B)의 커패시터 심볼(413)에 의해 개략적으로 예시되는데, 이는 기생 웰 커패시턴스(413)가 조절된 DC 전압 출력(406)(GVDD_FLOAT)에서 어떻게 제거되고, 대신, 이전의 논의된 이점들을 유도하는 클래스 D 출력 스테이지의 낮은 임피던스 출력 단자(OUT)(412)에 연결되는지를 예시한다.
도 5는 조절된 하이 사이드 게이트 드라이버 어셈블리 또는 회로(517)의 제 2 실시예의 개략적인 회로도를 도시한다. 본 실시예는, 클래스 AB 출력 스테이지를 포함하는 선형 조절 디바이스를 갖는 개방 루프 토폴로지 부동 전압 조절기(537)를 포함한다. 앞서 논의된 부동 전압 조절기 설계와 비교하여, 본 클래스 AB 출력 스테이지는 조절된 DC 전압 출력(GVDD_FLOAT)에 전류를 소싱하는 것 및 이로부터 전류를 싱킹하는 것 둘 다의 유리한 성능을 갖는다. 이 특징은, 조절된 DC 전압 출력(GVDD_FLOAT)(506) 상에서의 고주파수 ac 리플 및/또는 잡음의 더욱 효과적인 억제로 유도할 수 있다.
본 발명의 조절된 하이 사이드 게이트 드라이버 회로(517)는 인버터 구성 게이트 드라이버(511)의 하이 사이드 포지티브 공급 전압 포트(GVDD_FLOAT)에 커플링된 개방-루프 부동 전압 조절기(537)를 포함한다. 게이트 드라이버(511)의 하이 사이드 네거티브 공급 전압 포트(512)는 도시된 바와 같이 부동 전압 조절기(537)의 네거티브 조절기 입력에 커플링된다. 이러한 네거티브 조절기 입력은 또한, 부동 전압 조절기(537)의 클래스 AB 출력 스테이지 및 DC 기준 전압 생성기에 커플링된다. DC 기준 전압 생성기는, 제너 다이오드(534), 및 역전압 보호 다이오드(536)를 통해 하이 사이드 DC 전압 공급부(PVDD + GVDD)와 제너 다이오드의 캐소드 사이에 연결된 제 1 정전류원(IDC1)을 포함한다. 앞서 논의된 바와 같이, 하이 사이드 DC 전압 공급부(PVDD + GVDD)는 바람직하게, 클래스 D 오디오 증폭기 출력 스테이지와 같이, 조절된 하이 사이드 게이트 드라이버 회로(517)가 집적된 회로의 접지 전위 또는 접지 노드로 바람직하게 지칭되는 실질적으로 고정된 DC 공급 전압이다.
제너 다이오드(534)의 애노드는 네거티브 조절기 입력(512)에 연결된다. 제 1 정전류원(IDC1)은, 제너 다이오드(534)의 역방향으로 미리결정된 바이어스 전류를 공급하여, 적정하게 안정적인 제너 무릎 전압이 제너 다이오드(534) 양단에 발현되고 제너 전압은 부동 조절기에 대한 DC 기준 전압(VREF)으로서 사용된다. DC 기준 전압(VREF)은 클래스 AB 출력 스테이지의 입력 단자(508a)에 인가된다. 클래스 AB 출력 스테이지는, (노드 PVDD+GVDD에서의) 포지티브 조절기 입력과 조절된 DC 전압 출력(506) 사이에 연결된 제 1 출력 트랜지스터(505a) 및 조절된 DC 전압 출력(506)과 네거티브 조절기 입력(512) 사이에 연결된 제 2 출력 트랜지스터(505b)를 포함한다. 다이오드 연결 MOS 트랜지스터들(530, 532) 및 제 2 정전류원(IDC2)의 캐스케이드 연결은 적합한 DC 바이어스 전류를 설정하기 위해 제 1 및 제 2 출력 트랜지스터들(505a, 505b)에 대한 DC 바이어스 전압 회로를 형성한다. DC 바이어스 전압 회로는 제 1 및 제 2 출력 트랜지스터들(505a, 505b)의 각각의 게이트 또는 제어 단자들 사이에 연결된다. 조절된 DC 전압 출력(506)에서의 조절된 DC 출력 전압은 대략적으로, DC 기준 전압(VREF)보다 더 낮은, 제 1 트랜지스터(505a)의 하나의 게이트-소스 전압 강하(VGS)가 될 것이다.
부동 전압 조절기(537)는 바람직하게 VREF 양단에 연결된 평활화 또는 조절 커패시터(Cr)를 포함한다. 조절된 하이 사이드 게이트 드라이버 회로(517)의 일 실시예에서, 조절 커패시터(Cr)는 반도체 기판상의 하이 사이드 게이트 드라이버 회로(517)의 잔류 패시브 및 액티브 반도체 컴포넌트들 위에 배열된 MIM(metal-insulator-metal) 커패시터를 포함한다. 최적의 리플 억제를 제공하기 위해서 조절 커패시터(Cr)의 커패시턴스, 그리고 이에 따른 치수들이 비교적 커야하기 때문에, Cr에 의한 다이 면적 소모를 최소화시키는 것이 중요하다. 이는, 조절된 하이 사이드 게이트 드라이버 회로(517)의 잔류 액티브 및 패시브 집적 회로 컴포넌트들을 홀딩하는 다른 세트의 층들의 상단에 배열된 반도체 기판의 일 세트의 층들에 Cr을 배치함으로써 유리하게 달성될 수 있다. MIM(metal-insulator-metal) 커패시터는, 조절된 하이 사이드 게이트 드라이버 회로(517)의 잔류 액티브 및 패시브 집적 회로 컴포넌트들을, 예컨대, 부분적으로 또는 전체적으로 커버할 수 있다. Cr의 커패시턴스는 1 pF 내지 100 pF일 수 있다.
부동 전압 조절기(537)에서 조절 커패시터(Cr)의 역할은, DC 기준 전압 생성기 상에서의 잡음 및 리플을 억제하는 것, 및 클래스 AB 출력 스테이지에 대한 빠른 반응 전류/에너지 저장기로서 작용하여 조절된 DC 전압 출력(506)으로 하여금 적절한 공급 전류를 게이트 드라이버(511)에 제공하도록 허용하는 것을 포함한다. 조절된 DC 전압 출력(506)의 빠른 반응은, 클래스 D 오디오 증폭기의 동작 동안 게이트 드라이버(511)에 의해 유도되는 이전 논의된 빠른 과도 전류 펄스들에 의해 부여되는 고주파 리플 또는 스파이크 전압들을 적절하게 억제시키는데 중요하다. 앞서 언급된 바와 같이, 게이트 드라이버(511)의 입력(IN)에서 입력 신호는 약 1ns의 상승 및 하강 시간들과 같은 매우 빠른 상승 및 하강 파형 에지들을 갖는 PWM(pulse width modulated) 또는 PDM(pulse density modulated) 오디오 신호를 포함할 수 있다. 이러한 급속한 펄스들은 조절기 출력(506)에서 조절된 DC 전압에 대응하게 급속한 전류/전압 펄스들을 부여할 것이다. 이러한 과제는 조절된 DC 전압 출력(506)에서의 부하 변화들에 대한 빠른 과도 응답을 제공하여 조절된 DC 전압 출력(506)의 적절한 조절을 제공하며, 이로써 DC 전압 출력(506)에서의 ac 리플 또는 전압 스파이크들을 억제하는데 있어 중요하다. 부동 전압 조절기(537)의 빠른 응답 시간은 조절기의 개방-루프 구성 또는 토폴로지에 의해 가능해진다. 당업자는, 본 발명의 부동 전압 조절기(537)에는, 조절된 DC 전압 출력(506)으로부터 다시 전압 조절기의 선형 조절 엘리먼트를 형성하는 클래스 AB 출력 스테이지의 제어 단자로의 전류 또는 전압 조절 피드백 루프가 없다는 것을 인식할 것이다. 본 발명자들은, 이러한 전류 또는 전압 조절 피드백 루프가, 일반적으로 게이트 드라이버(511)의 스위칭 활동에 의해, 조절된 DC 전압 출력(506)에 부여된 나노초 지속기간 전류 임펄스들을 적절하게 억제하기에는 너무 느리게 반응한다는 것을 실험적으로 입증하였다.
도 6은 조절된 하이 사이드 게이트 드라이버 회로(617)의 제 3 실시예의 개략적인 회로도를 도시한다. 당업자는, 본 발명의 조절된 하이 사이드 게이트 드라이버 회로(617)가 표준 LDMOS 반도체 기판에 배열되거나 또는 이전에 논의된 반도체 기판의 신규한 웰 구조에 배열될 수 있음을 이해할 것이다. 본 발명의 하이 사이드 게이트 드라이버 회로(617)는 션트 조절 회로(634)에 기반하는 부동 전압 조절기(637)를 포함한다. 당업자는, 션트 조절 회로(634)가 기준 전압 생성 엘리먼트로서 제 2 실시예의 제너 다이오드(534)를 충분히 대체할 수 있음을 이해할 것이다.
당업자는, 제 1 및 제 2 출력 트랜지스터들(605a, 605b)을 포함하는 클래스 AB 출력 스테이지 및 IDC2 및 트랜지스터들(630, 632)을 포함하는 DC 바이어스 전압 회로가 하이 사이드 게이트 드라이버 회로(517)의 제 2 실시예의 대응하는 회로 컴포넌트들의 것들과 같은 동일한 기능 및 전기적 특성들을 가질 수 있다는 점을 이해할 것이다.
션트 조절 회로(634)는 션트 트랜지스터(635)를 포함하고, 조절된 DC 전압은 션트 트랜지스터(635)를 통한 가변 전류 싱킹에 의해 제어된다. 부동 전압 조절기(637)는, 하이 사이드 DC 전압 공급부(PVDD+GVDD)와 조절된 DC 전압 출력(GVDD_FLOAT)(606) 사이에 연결된 조절 디바이스로서 동작하는 선형 패스 트랜지스터(605)를 포함한다. 선형 패스 트랜지스터(605)는, 선형 패스 트랜지스터의 게이트 단자에 연결된 션트 조절 회로(634)의 출력(VREF1)에 의해 제어된다. 션트 조절 회로(634)는 션트 트랜지스터(635)의 게이트 또는 제어 단자에 커플링된 출력을 갖는 에러 증폭기(623)를 더 포함한다. 에러 증폭기(623)의 제 1 입력은 저항기들(Rr1 및 Rr2)을 포함하는 전압 분배기에 연결된다. 전압 분배기의 제 1 단부는 VREF1에 연결되는 한편, 제 2 단부는 션트 전압 조절기(637)의 노드(612)에서 네거티브 조절기 입력에 연결된다. Rr1과 Rr2 사이의 탭핑 포인트 또는 노드(621)는 VREF1 전압에 비례하는 션트 전압을 에러 증폭기(623)의 제 1 입력에 제공한다. 에러 증폭기(623)의 제 2 입력은, 밴드갭 전압 기준과 같은 적당한 온도 안정 전압 기준에 의해 생성되거나 또는 그로부터 유도될 수 있는 DC 기준 전압(VREF2)에 연결된다. 에러 증폭기(623)는, 션트 트랜지스터(635)의 제어 또는 게이트 전압을 증가시키거나 또는 감소시킴으로써, 조절된 DC 전압의 변화들에 반응하여 VREF1 전압의 변화를 상쇄하고 그리고 이에 의해 원하는 또는 타겟 DC 전압에서 조절된 DC 전압 출력(GVDD_FLOAT)을 유지시키거나 또는 안정화시키고자 한다. 션트 조절 회로(634)는 VREF1 전압으로부터 다시 션트 트랜지스터(635)의 게이트로의 피드백 루프를 포함한다. 조절된 DC 전압은 전압 분배기 및 에러 증폭기(623)를 통해 감지된다. 피드백 루프 구성은, 이 루프가 오직 션트 트랜지스터(635)의 드레인 단자로부터 게이트 단자로만 연장하기 때문에, 션트 조절기 회로의 응답에 있어 어떠한 눈에 띄는 시간 지연을 도입하지 않는다. 에러 증폭기(623)는, 차동 증폭기, 예컨대, 연산 증폭기를 포함할 수 있으며, 여기서 에러 증폭기(623)의 제 1 입력은 연산 증폭기의 비-반전 입력이며, 제 2 입력은 연산 증폭기의 반전 입력이거나, 또는 그 반대이다. 션트 트랜지스터(635)는 다양한 타입들의 트랜지스터들, 이를테면, BJT 또는 MOSFET를 포함할 수 있다. 부동 전압 조절기(637)의 바람직한 실시예에서, 션트 트랜지스터(635)는 드레인 확장 NMOS(DE-NMOS) 트랜지스터를 포함한다. 이 실시예에서, DE-NMOS 트랜지스터는 VREF1 전압에 연결된 제 1 드레인 단자 및 조절된 DC 전압 출력(GVDD_FLOAT)에 연결된 제 2 또는 확장된 드레인 단자를 포함한다.
앞서 언급된 바와 같이, 본 발명의 하이 사이드 게이트 드라이버 회로(617)는 DC 기준 전압(VREF1)을 설정하기 위해 이전에 논의된 본 발명의 제 2 실시예의 제너 다이오드(534)를 포함하지 않는다. 제너 다이오드의 생략은, 이 특징이, 제너 다이오드의 캐소드의 NBL(negative buried layer)이 반도체 기판과 접촉하게 되고 이에 의해 DC 기준 전압(VREF1)에 대한 잠재적인 잡음 주입 경로를 개방하는 것을 회피하기 때문에, 유리하다. 게다가, 제너 다이오드의 캐소드의 NBL(negative buried layer)은 반도체 기판에 바람직하지 않은 기생 커패시턴스를 형성한다. 조절 커패시터(Cr)의 역할 및 특징들은, 조절된 하이 사이드 게이트 드라이버 회로(517)의 제 2 실시예의 조절 커패시터(Cr)의 설명과 관련하여 이전에 논의된 특징들과 동일할 수 있다.
도 7은, 각각의 조절된 하이 사이드 게이트 드라이버 회로들(517a, 517b, 517c, 517d)에 의해 구동되는 멀티-레벨 클래스 D 오디오 증폭기 출력 스테이지(703)을 포함하는 클래스 D 증폭기 회로(701)의 개략적인 회로도를 도시한다. 조절된 하이 사이드 게이트 드라이버 회로들(517a, 517b, 517c 및 517d) 각각은, 이전에 논의된 본 발명의 실시예들 중 하나에 따른, 조절된 하이 사이드 게이트 드라이버 회로를 포함할 수 있다. 멀티-레벨 클래스 D 오디오 증폭기 출력 스테이지 또는 출력 스테이지(703)는, 클래스 D 증폭기 회로(701)의 포지티브 전력 공급 레일(PVDD)과 네거티브 전력 공급 레일(본 실시예에서 접지 전위(GND)의 형태임) 사이에 캐스케이드로 연결된 4개의 적층된 전력 트랜지스터들(SW1, SW2, SW3, SW4)을 포함한다. 4개의 적층된 전력 트랜지스터들(SW1, SW2, SW3, SW4)의 게이트 단자들은, 각각의 전력 트랜지스터가 해당 전력 트랜지스터의 게이트 전압에 따라 전도 상태와 비-전도 상태 사이에서 스위칭되도록, 하이 사이드 게이트 드라이버 회로들(517a, 517b, 517c, 517d)의 각각의 부동 및 조절된 DC 전압 출력들(504a, 504b, 504c, 504d)에 연결된다. 4개의 적층된 전력 트랜지스터들(SW1, SW2, SW3 및 SW4) 각각의 소스 단자는, 동일한 전력 트랜지스터의 게이트 단자를 구동시키는 특정 조절된 하이 사이드 게이트 드라이버 회로의 네거티브 조절기 입력에 연결된다. 당업자는, 연관된 전력 트랜지스터(SW4)의 소스 단자가 영구적으로 GND에 연결되기 때문에, 더 낮은 조절된 하이 사이드 게이트 드라이버 회로(517d)가 포지티브 전력 공급 레일(PVDD)보다 더 낮은 공급 레일 전압에 연결될 수 있다는 점을 인식할 것이다. 이러한 이유로, 하이 사이드 게이트 드라이버 회로(517d)의 조절된 DC 전압 출력(504d)은 실제로 부동 전압보다는 접지 기준 전압일 수 있다. 멀티-레벨 클래스 D 오디오 증폭기 출력 스테이지(703)은 포지티브 전력 공급 레일(PVDD)과 출력 스테이지의 신호 출력(VOUT) 사이에 연결된 제 1 및 제 2 캐스케이드형 전력 트랜지스터들(SW1, SW2)을 포함하는 제 1 레그를 포함한다. 멀티-레벨 클래스 D 오디오 증폭기 출력 스테이지(703)은 신호 출력(Vout)과 네거티브 전력 공급 레일(GND) 사이에 캐스케이드로 연결된 제 3 및 제 4 캐스케이드형 전력 트랜지스터들(SW3, SW4)을 포함하는 제 2 레그를 더 포함한다. 플라잉 커패시터(Cfly)는, 제 1 캐스케이드형 전력 트랜지스터와 제 2 캐스케이드형 전력 트랜지스터 사이에 배열된 제 1 중간 출력 스테이지 노드(705)와, 제 3 캐스케이드형 전력 트랜지스터와 제 4 캐스케이드형 전력 트랜지스터 사이에 배열된 제 2 중간 출력 스테이지 노드(707) 사이에 연결된다. 바람직하게, 플라잉 커패시터는 신호 출력(Vout)에서 중점(mid-point) 전압을 설정하기 위해 포지티브 전력 공급 레일(PVDD)과 네거티브 전력 공급 레일(GND) 사이의 전압차의 1/2까지 충전된다.

Claims (15)

  1. 전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로(regulated high side gate driver circuit)로서,
    하이 사이드 포지티브 공급 전압 포트, 하이 사이드 네거티브 공급 전압 포트, 드라이버 입력 및 드라이버 출력을 포함하는 게이트 드라이버; 및
    부동(floating) 전압 조절기를 포함하고,
    상기 부동 전압 조절기는:
    하이 사이드 DC 전압 공급부에 연결가능한 포지티브 조절기 입력,
    조절된 DC 전압 출력,
    네거티브 조절기 입력,
    상기 조절된 DC 전압 출력에 연결되고, 상기 조절된 DC 전압 출력의 상기 하이 사이드 DC 전압 공급부 상의 잡음 및 리플 전압을 억제하도록 구성되는 선형 조절 디바이스(linear regulating device),
    상기 조절된 DC 전압 출력에서의 DC 전압 레벨을 설정하기 위해 상기 선형 조절 디바이스의 제어 단자에 DC 기준 전압을 생성하도록 구성된 DC 기준 전압 생성기,
    상기 DC 기준 전압 생성기의 포지티브 단자와 네거티브 단자 사이에 연결된 조절 커패시터를 포함하고,
    상기 네거티브 조절기 입력은 상기 하이 사이드 네거티브 공급 전압 포트에 연결되고, 상기 조절된 DC 전압 출력은 상기 게이트 드라이버의 상기 하이 사이드 포지티브 공급 전압 포트에 연결되는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 조절 커패시터는 MIM(metal-insulator-metal) 커패시터를 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 MIM(metal-insulator-metal) 커패시터는 1 pF 내지 100 pF, 이를테면, 10 pF 내지 50 pF의 커패시턴스를 갖는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 부동 전압 조절기는, 상기 조절된 DC 전압 출력으로부터 다시 상기 선형 조절 디바이스의 상기 제어 단자로의 전압 또는 전류 조절 피드백 루프를 갖지 않는 개방-루프 토폴로지를 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 선형 조절 디바이스는:
    상기 포지티브 조절기 입력과 상기 조절된 DC 전압 출력 사이에 연결된 패스 트랜지스터(pass transistor)를 포함하고,
    상기 패스 트랜지스터의 제어 단자는 상기 DC 기준 전압 생성기에 의해 생성되는 상기 DC 기준 전압에 연결되는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  6. 제 5 항에 있어서,
    상기 패스 트랜지스터는, 각각, 상기 조절된 DC 전압 출력에 연결된 소스 또는 에미터, 및 각각, 상기 포지티브 조절기 입력에 연결된 드레인 또는 콜렉터 단자를 갖는 MOSFET 또는 바이폴라 트랜지스터를 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 선형 조절 디바이스는, 상기 포지티브 조절기 입력에 연결된 포지티브 전력 공급 단자 및 상기 네거티브 조절기 입력에 연결된 네거티브 전력 공급 단자를 갖는 클래스 AB 출력 스테이지(output stage)를 포함하고; 그리고
    상기 클래스 AB 출력 스테이지의 제어 단자는 상기 DC 기준 전압에 연결되고, 상기 클래스 AB 출력 스테이지의 출력은 상기 조절된 DC 전압 출력에서의 부하에 전류를 소싱하거나 또는 상기 부하로부터 전류를 싱킹하기 위해 상기 조절된 DC 전압 출력에 커플링되는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  8. 제 7 항에 있어서,
    상기 클래스 AB 출력 스테이지는:
    상기 포지티브 조절기 입력과 상기 조절된 DC 전압 출력 사이에 연결된 제 1 출력 트랜지스터;
    상기 네거티브 조절기 입력과 상기 조절된 DC 전압 출력 사이에 연결된 제 2 출력 트랜지스터; 및
    그 내부에 미리결정된 DC 바이어스 전류를 설정하기 위해 상기 제 1 출력 트랜지스터 및 상기 제 2 출력 트랜지스터의 각각의 제어 단자들 사이에 연결된 바이어스 전압 회로를 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 DC 기준 전압 생성기는 역 바이어싱된(reversely biased) 제너 다이오드를 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 DC 기준 전압 생성기는 션트 조절기 회로(shunt regulator circuit)를 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  11. 제 10 항에 있어서,
    상기 션트 조절기 회로는:
    상기 DC 기준 전압과 상기 네거티브 조절기 입력 사이에 연결된 션트 트랜지스터;
    출력, 제 1 입력 및 제 2 입력을 포함하는 에러 증폭기 ― 상기 출력은 상기 션트 트랜지스터의 제어 단자에 연결됨 ―;
    상기 DC 기준 전압에 연결되고 상기 DC 기준 전압에 비례하는 션트 전압을 상기 에러 증폭기의 상기 제 1 입력에 공급하도록 구성된 전압 분배기; 및
    상기 에러 증폭기의 상기 제 2 입력에 연결된 제 2 DC 기준 전압을 포함하는,
    전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 따른 조절된 하이 사이드 게이트 드라이버 회로로서,
    제 1 웰 확산부(first well diffusion)가 형성되는, 제 1 극성 반도체 재료를 포함하는 반도체 기판 ― 상기 제 1 웰 확산부는, 제 2 극성 반도체 재료를 포함하고 상기 반도체 기판에 인접한 외주벽(outer peripheral wall)을 가짐 ―,
    제 2 웰 확산부 ― 상기 제 2 웰 확산부는, 상기 제 2 웰 확산부의 외주벽이 상기 제 1 웰 확산부의 내주벽(inner peripheral wall)에 인접하도록, 상기 제 1 웰 확산부 내부에 배열되는 제 1 극성 반도체 재료를 포함하고, 상기 게이트 드라이버가 상기 제 2 웰 확산부에 배열됨 ―; 및
    상기 게이트 드라이버의 상기 하이 사이드 네거티브 공급 전압 포트와, 상기 제 1 웰 확산부 및 상기 제 2 웰 확산부 각각 사이에 전기 연결부를 포함하는,
    조절된 하이 사이드 게이트 드라이버 회로.
  13. 집적된 반도체 기판으로서,
    제 2 항 내지 제 12 항 중 어느 한 항에 따른 조절된 하이 사이드 게이트 드라이버 회로를 포함하고,
    상기 조절 커패시터를 제외하고, 상기 게이트 드라이버의 집적 회로 컴포넌트들 및 부동 전압 조절기의 집적 회로 컴포넌트들은 상기 반도체 기판의 제 1 세트의 층들에 집적되고, 그리고
    MIM(metal-insulator-metal) 커패시터는, 상기 MIM(metal-insulator-metal) 커패시터가 상기 게이트 드라이버 및 상기 부동 전압 조절기의 집적 회로 컴포넌트들을 적어도 부분적으로 오버레이하도록, 상기 제 1 세트의 층들 위에 배열된 상기 반도체 기판의 제 2 세트의 층들에 집적되는,
    집적된 반도체 기판.
  14. 클래스 D 오디오 증폭기 출력 스테이지로서,
    상기 클래스 D 오디오 증폭기의 포지티브 출력 공급 레일과 네거티브 출력 공급 레일 사이에 연결된 복수의 적층된 전력 트랜지스터들 ― 상기 복수의 적층된 전력 트랜지스터들은 제어 전압에 따라 전도 상태와 비-전도 상태 사이에서 각각의 전력 트랜지스터를 스위칭하도록 구성된 각각의 제어 단자들을 포함함 ―,
    제 1 항 내지 제 12 항 중 어느 한 항에 따른 복수의 조절된 하이 사이드 게이트 드라이버 회로(GD1, GD2, GD3, GD4)를 포함하고,
    복수의 전압 조절된 하이 사이드 게이트 드라이버 회로들의 드라이버 출력들은 상기 복수의 적층된 전력 트랜지스터들의 각각의 제어 단자들에 연결되고,
    상기 복수의 적층된 전력 트랜지스터들의 소스 단자들은 상기 복수의 조절된 하이 사이드 게이트 드라이버 회로들의 상기 하이 사이드 네거티브 공급 전압 포트들 중 각각의 포트들에 연결되는,
    클래스 D 오디오 증폭기 출력 스테이지.
  15. 제 14 항에 있어서,
    상기 복수의 적층된 전력 트랜지스터들은:
    상기 출력 스테이지의 신호 출력과 상기 포지티브 전력 공급 레일 사이에 연결된 적어도 제 1 및 제 2 캐스케이드형 전력 트랜지스터들을 포함하는 제 1 레그, 및
    상기 출력 스테이지의 신호 출력과 상기 네거티브 전력 공급 레일 사이에 연결된 적어도 제 3 및 제 4 캐스케이드형 전력 트랜지스터들을 포함하는 제 2 레그를 포함하는,
    클래스 D 오디오 증폭기 출력 스테이지.
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