KR20170131452A - 파워 fet들의 캐스코드 스택용 드라이브 - Google Patents

파워 fet들의 캐스코드 스택용 드라이브 Download PDF

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KR20170131452A
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비살 굽타
치판 영
조셉 던칸
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퀄컴 인코포레이티드
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Abstract

캐스코드 게이트들 상으로 출력 노드를 용량성으로 커플링함으로써 실질적으로 출력 노드에 대한 지연 없이 캐스코드의 게이트를 이동시키는 캐스코드 구성이 개시된다. 수동 커플링은 캐스코드의 게이트들을 능동적으로 구동시킬 필요성을 제거한다. 일부 실시예들에서, 캐스코드 게이트들에 필요한 유일한 회로는 Vmax와 2Vmax 사이에서 캐스코드 게이트 상의 스윙을 제한하는 바이어싱 회로일 수 있고, 여기서 Vmax는 트랜지스터 디바이스 정격이다.

Description

파워 FET들의 캐스코드 스택용 드라이브
[0001] 본 출원은, 2015년 3월 27일자로 출원된 U.S. 출원 제14/671,553호를 우선권으로 주장하고, 이의 내용은 모든 목적을 위해 그 전체가 참조로 본원에 포함된다.
[0002] 전술한 내용은, 달리 나타내지 않는 한, 본원에 인용된 청구항들에 대한 종래 기술이 되는 것으로 인정되지 않으며 그렇게 해석되어서도 안된다.
[0003] 현대의 휴대용 애플리케이션들은 Li-이온 배터리들에 직접 연결하는 전력 관리 디바이스들을 요구할 수 있다. 이러한 구성들은 전력 관리 디바이스들의 민감한 회로들에 4.8V 또는 그 초과의 전압들을 가할 수 있다. 28nm CMOS 기술들에서, 표준 IO 디바이스들은 약 2.3V의 최대 정격(Vmax)을 가질 수 있다. 5V의 Vmax를 갖는 더 높은 전압 디바이스들은 28nm 기술로 제조될 수 있지만, 마스크 비용이 상당히 높아지고 전력 효율 저하가 발생한다. 통상적으로, Vmax는 디바이스의 게이트-소스 전압(Vgs) 또는 게이트-드레인 전압(Vgd)을 지칭한다.
[0004] 단지 이러한 요점을 설명하기 위해, 도 4는 28nm 기술 FET들을 사용하는 파워 스테이지(power stage)의 예를 도시한다. 이 예의 경우, Vmax이 2.3V이고 입력 전압 Vin이 3×Vmax인 것으로 가정한다. 이에 따라, 파워 스테이지의 출력 Vout은 0V에서 3×Vmax로 스윙할 것이다. Q1 및 Q2의 게이트들은 게이트 드라이버; 예컨대, 스위칭 파워 서플라이, 클래스 D 증폭기, 등에 의해 구동될 수 있다. 도 4는, 파워 스테이지가 3×Vmax를 출력하는 스위칭 서플라이의 구성을 도시한다. Vout이 3×Vmax를 출력하게 하기 위해, Q2의 게이트는 접지되어 Q2를 턴 오프할 필요가 있다(Q1의 게이트는 2×Vmax로 구동되어 Q1을 턴 온한다). 그러나, 디바이스 Q2의 드레인이 3×Vmax에 있을 때 디바이스 Q2의 게이트를 접지로 구동시키는 것은 Q2의 Vgd가 Q2의 Vmax 정격을 초과하는 상태를 야기하며, 이는 시간이 경과함에 따라 게이트 산화물 층을 브레이크 다운할 수 있다.
[0005] 본 개시내용에 따른 회로는 출력 단자 및 제어 단자를 갖는 출력 트랜지스터를 포함할 수 있다. 제어 단자와 출력 단자 사이의 용량성 커플링은, 출력 단자 상의 출력 신호를 연속적으로 추적하는 커플링 신호로 제어 단자를 구동하도록 구성될 수 있다. 제어 단자에 연결된 바이어싱 회로는 제어 단자에 드라이브 신호를 제공하기 위해 커플링 신호와 결합된 DC 바이어스 전압을 제공하도록 구성될 수 있다.
[0006] 일부 양상들에서, 회로는 제 1 트랜지스터 디바이스 및 제 2 트랜지스터 디바이스를 더 포함할 수 있다. 제 2 트랜지스터 디바이스는 제 1 트랜지스터 디바이스의 캐스코드일 수 있다. 제 1 트랜지스터 디바이스는 입력 전압으로의 연결을 위해 구성된 입력 단자를 가질 수 있고, 여기서 용량성 커플링은 출력 트랜지스터 디바이스의 제어 단자와 출력 트랜지스터 디바이스의 출력 단자 사이의 제 1 커패시턴스 및 제 1 트랜지스터 디바이스의 입력 단자와 출력 트랜지스터 디바이스의 제어 단자 사이의 제 2 커패시턴스를 포함한다.
[0007] 일부 양상들에서, 출력 트랜지스터 디바이스의 제어 단자와 출력 트랜지스터 디바이스의 출력 단자 사이의 용량성 커플링은 제어 단자와 출력 단자 사이의 기생 커패시턴스일 수 있다. 일부 양상들에서, 용량성 커플링은 제어 단자와 출력 단자 사이에 연결된 커패시터일 수 있다.
[0008] 본 개시내용에 따른 회로는 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하는 제 1 스택을 포함할 수 있다. 제 3 트랜지스터는 제어 단자 및 출력 단자를 가질 수 있다. 회로는 노드에서 제 1 스택에 연결된 제 2 스택을 더 포함할 수 있다. 바이어싱 회로는 제 3 트랜지스터 디바이스의 제어 단자에 연결될 수 있다. 제 3 트랜지스터의 제어 단자와 제 3 트랜지스터의 출력 단자 사이의 용량성 커플링은 출력 단자에서의 출력 신호를 커플링 신호로서 제어 단자에 커플링하도록 구성될 수 있다.
[0009] 바이어싱 회로는 제어 단자에 드라이브 신호를 생성하기 위해 커플링 신호와 결합하는 DC 바이어스 전압을 제공하도록 구성될 수 있다. 바이어싱 회로는, 드라이브 신호의 전압 레벨의 변동들에 대한 지연 없이 실질적으로 응답하고, 그리고 드라이브 신호의 전압 레벨의 변동들에 대한 응답으로 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지하도록 DC 바이어스 전압들의 전압 레벨을 변화시키도록 추가로 구성될 수 있다.
[0010] 일부 양상들에서, 용량성 커플링은 제 3 트랜지스터 디바이스의 출력 단자와 제 3 트랜지스터 디바이스의 제어 단자 사이의 기생 커패시턴스를 포함할 수 있다. 일부 양상들에서, 용량성 커플링은 제 3 트랜지스터 디바이스의 출력 단자와 제 3 트랜지스터 디바이스의 제어 단자 사이의 제 2 커패시터를 더 포함할 수 있다.
[0011] 본 개시내용에 따른 회로에서의 방법은, 출력 단자와 제어 단자 사이의 용량성 커플링을 사용하여 트랜지스터의 출력 단자에서의 분할된 출력 신호를 커플링 신호로서 트랜지스터의 제어 단자에 제공하는 단계를 포함할 수 있다. DC 바이어스 전압은, 생성되어, 트랜지스터의 제어 단자에 드라이브 신호를 제공하기 위해 커플링 신호와 결합될 수 있다. 방법은, 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지하기 위해 DC 바이어스 전압의 전압 레벨을 변화시킴으로써 드라이브 신호의 전압 레벨의 변동들에 대해, 실질적으로는 지연 없이, 응답하는 단계를 포함할 수 있다.
[0012] 본 개시내용에 따른 회로는, 출력 단자와 제어 단자 사이의 용량성 커플링을 사용하여 회로 내 트랜지스터의 출력 단자에서의 분할된 출력 신호를 커플링 신호로서 트랜지스터의 제어 단자에 제공하기 위한 수단, DC 바이어스 전압을 생성하기 위한 수단, 커플링 신호와 DC 바이어스 전압을 결합함으로써 트랜지스터의 제어 단자에 드라이브 신호를 제공하기 위한 수단, 및 DC 바이어스 전압의 전압 레벨을 변화시켜 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지함으로써 드라이브 신호의 전압 레벨에서의 변동들에 대해, 실질적으로는 지연 없이, 응답하기 위한 수단을 포함할 수 있다.
[0013] 후술하는 상세한 설명 및 첨부 도면들은 본 개시내용의 특성 및 이점들의 더 나은 이해를 제공한다.
[0014] 후술하는 논의 및 특히 도면들과 관련하여, 도시된 특정사항들이 예시적인 논의의 목적을 위한 예들을 나타내고, 본 개시내용의 원리들 및 개념적 양상들의 설명을 제공하기 위해 제시되는 것으로 강조된다. 이와 관련하여, 본 개시내용의 기본적인 이해를 위해 필수적인 것 이외의 구현 세부사항들을 나타내기 위한 어떠한 시도도 이루어지지 않는다. 도면들과 관련하여 후술하는 논의는, 본 개시내용에 따른 실시예들이 어떻게 실행되는지를 당업자들에게 명백하게 한다. 첨부 도면들에서:
[0015] 도 1은 본 개시내용의 실시예들에 따른 파워 서플라이의 하이 레벨 블록도를 도시한다.
[0016] 도 2 및 도 2a는 본 개시내용에 따른 캐스코드 스택들을 도시한다.
[0017] 도 3은 바이어싱 회로의 일 예를 도시한다.
[0018] 도 4는 종래의 설계를 도시한다.
[0019] 이하의 설명에서, 설명의 목적들을 위해, 본 개시내용의 완전한 이해를 제공하기 위해 다수의 예시들 및 특정 세부사항들이 설명된다. 그러나, 청구항들에 표현되는 것과 같은 본 개시내용은 이들 예들에서의 몇몇 또는 모든 특징들을 단독으로 또는 아래에서 설명되는 다른 특징들과 조합하여 포함할 수 있고, 본원에 설명된 특징들 및 개념들의 변형들 및 등가물들을 추가로 포함할 수 있다는 점이 당업자에게 명백하게 될 것이다.
[0020] 도 1은 입력 서플라이 전압(Vin)으로부터 출력 전압(Vout)을 공급하기 위해 본 개시내용에 따라 구성된 스위칭형 파워 서플라이(10)를 도시한다. 도 1에 도시된 구성은 벅 컨버터(buck converter)를 나타낸다. 그러나, 당업자는, 임의의 스위칭형 파워 서플라이 아키텍쳐; 예컨대, 부스트 컨버터, 클래스 D 증폭기 등이 본 개시내용에 따라 구성될 수 있음을 이해할 것이다. 제어 섹션(12)은, 게이트 드라이버 섹션(14)을 제어하기 위해 스위칭형 파워 서플라이(10)의 출력 전압(Vout)을 피드백 신호로서 수신할 수 있다. 게이트 드라이버 섹션(14)은 HI-측 스택(102)을 구동시키기 위한 드라이브 신호들(14a) 및 LO-측 스택(104)을 구동시키기 위한 드라이브 신호(14b)를 생성할 수 있다. 인덕터(L) 및 출력 커패시터(Cout)는 벅 컨버터를 완성할 수 있다.
[0021] 도 2에 도시된 바와 같이, 일부 실시예들에서, HI-측 스택(102) 및 LO-측 스택(104) 각각은 캐스코드 스택 구성을 포함할 수 있다. HI-측 스택(102) 및 LO-측 스택(104)은 출력 노드(203)에서 연결될 수 있다. 설명의 목적을 위해, 서플라이 전압(Vin)은 3×Vmax일 것이며, Vout은 0V와 3×Vmax 사이에서 스윙할 수 있고, 여기서 Vmax는 최대 트랜지스터 Vgd를 나타낸다. 예컨대, Vmax가 1.8V이면, Vout은 0V에서 5.4V로 스윙할 수 있다. Vin = 3×Vmax 그리고 Vmax가 1.8V인 구성의 경우, HI-측 스택(102)은 3개의 트랜지스터 디바이스들(P1, P2, P3)을 포함할 수 있다. 일부 실시예들에서, 트랜지스터 디바이스들은 PMOS 디바이스들일 수 있다. 마찬가지로, LO-측 스택(104)은, 일부 실시예들에서 NMOS 디바이스들일 수 있는 3개의 트랜지스터 디바이스들(N1, N2, N3)을 포함할 수 있다. HI-측 스택(102) 및 LO-측 스택(104)은 Vin 및 Vmax와 같은 파라미터들에 따라 상이한 개수의 트랜지스터들로 구성될 수 있음이 이해될 것이다.
[0022] 일부 실시예들에서, HI-측 드라이브 신호(14a)는 P1의 게이트에 커플링될 수 있다. HI-측 드라이브 신호(14a)는 3×Vmax와 2×Vmax 사이를 스윙하는 펄스일 수 있다. LO-측 드라이브 신호(14b)는 N1의 게이트에 커플링될 수 있다. LO-측 드라이브 신호(14b)는 0V와 Vmax 사이를 스윙하는 펄스일 수 있다. 본 개시내용에 따라, P2 및 N2의 게이트들은 게이트 드라이브 회로에 의해 구동되지 않고 고정 전압들에서 바이어싱될 수 있다. 일부 실시예들에서, 예컨대, P2의 게이트는 2×Vmax의 고정 DC 레벨에서 바이어싱될 수 있고, 유사하게, N2의 게이트는 Vmax의 고정 DC 레벨에서 바이어싱될 수 있다.
[0023] 본 개시내용에 따라, 바이어싱 회로(212)는 P3의 게이트에 연결될 수 있다. 바이어싱 커패시터(CP)는 Vin에 대한 서플라이 레일과 P3의 게이트 사이에 연결될 수 있다. 바이어싱 회로(214)는 N3의 게이트에 연결될 수 있고, 바이어싱 커패시터(Cn)는 접지 전위와 N3의 게이트 사이에 연결될 수 있다. 바이어싱 회로들(212, 214)은 DC 바이어스(Vbias±Δ)를 생성하기 위한 수단으로서 구성될 수 있다. Vbias는 2×Vmax와 Vmax 사이의 값일 수 있다. 일부 실시예들에서, 예컨대, Vbias는 1.5×Vmax일 수 있다.
[0024] P3의 드레인은 P3의 게이트에 용량적으로 커플링될 수 있고, 이에 따라 노드(203)에서의 출력 신호를 커플링 신호로서 P3의 게이트에 커플링할 수 있다. 바이어싱 회로(212)의 출력은 P3의 게이트에 드라이브 신호를 제공하기 위한 수단으로서 커플링 신호와 결합될 수 있다. 마찬가지로, N3의 드레인은 N3의 게이트에 용량성으로 커플링될 수 있고, 이에 따라 노드(203)에서의 출력 신호를 커플링 신호로서 N3의 게이트에 커플링할 수 있다. 바이어싱 회로(214)의 출력은 N3의 게이트에 드라이브 신호를 제공하기 위한 수단으로서 커플링 신호와 결합될 수 있다.
[0025] 일부 실시예들에서, 트랜지스터들(P3 및 N3)의 기생 커패시턴스들(Cx1, Cx2) 각각은 개개의 용량성 커플링을 제공할 수 있다. 당업자들이 이해하는 바와 같이, 기생 커패시턴스들은 게이트 및 드레인 영역들과 같은 트랜지스터 디바이스의 구조들 내부에서 발생한다. 다른 실시예들에서, 명시적인(explicit) 커패시터들이 사용될 수 있다. 도 2a는, 예컨대, 개개의 기생 커패시턴스들(Cx1, Cx2)에 더해, 명시적인 용량성 엘리먼트들(C1, C2)을 사용하는 실시예를 도시한다. 용량성 엘리먼트들(C1, C2)은, 트랜지스터들(P3 및 N3)이 명시적인 또는 이산적인(discrete) 디바이스들인 것과 동일한 방식으로, 명시적인 또는 이산적인 디바이스들이다.
[0026] 도 3은 본 개시내용의 일부 실시예들에 따라 도 2에 도시된 바이어싱 회로(212)의 예시적인 예를 도시한다. 바이어싱 회로(214)는 유사하게 구성될 수 있다.
[0027] Vbias 전압은 바이어싱 회로(212)의 DC 바이어스 레벨을 설정한다. 도 2에 도시된 바와 같이, 노드(302)는 P3의 게이트에 연결된다. P3의 게이트에서의 전압이 Vbias로부터 양 Δ만큼 벗어날 때(업 또는 다운), 트랜지스터(MNsrc 또는 MPsnk)는 보상하기 위해 턴 온할 것이다. 일부 실시예들에서, Δ는 트랜지스터들의 Vth(임계 전압)일 수 있다. 일부 실시예들에서, 추가적인 보상(Rsrc, MPsrc 및 Rsnk, MNsnk)이 제공될 수 있다.
[0028] 동작시에, 노드(302)에서의 전압이 Vbias+Δ 초과하여 상승한다고 가정하면, 이 이벤트는 노드(302)에서의 전압을 하강시키기 위한 보상으로서 MPsnk를 턴 온할 것이다. 노드(302)에서 전압이 Vbias+Δ에 도달하거나 또는 그 미만으로 떨어질 때, MPsnk는 턴 오프할 것이다. Rsnk 양단에서 얼마나 많은 전류가 싱크되고 있는지에 따라, MNsnk는 추가적인 보상을 제공하기 위해 또한 턴 온할 수 있다.
[0029] 반대로, 노드(302)에서의 전압이 Vbias-Δ 미만으로 하강한다고 가정하면, 이 이벤트는 노드(302)에서 전압을 상승시키기 위한 보상으로서 MNsrc를 턴 온할 것이다. 노드(302)에서의 전압이 Vbias-Δ에 도달하거나 또는 이를 초과할 때, MNsrc는 턴 오프할 것이다. Rsrc 양단에서 얼마나 많은 전류가 소싱되고 있는지에 따라, MPsrc는 추가적인 보상을 제공하기 위해 또한 턴 온할 수 있다.
[0030] 이에 따라, 도 3에 도시된 바이어싱 회로(212)는 DC 바이어스 레벨을 Vbias+Δ와 Vbias-Δ 사이에서 실시간으로 유지할 수 있고; 유일한 지연은 바이어싱 회로(212)를 포함하는 트랜지스터 디바이스들 사이에서 신호 전파 지연들로 인한 것이다. 바이어싱 회로(212)는, DC 바이어스 전압을 Vbias+Δ와 Vbias-Δ 사이에서 유지하기 위해 노드(302)에서의 전압 레벨에 있어서의 변동들에 대해 실질적으로 지연 없이 응답하기 위한 수단의 일 예를 도시한다. 물론, 도 3에 도시된 회로는 단지 본 개시내용의 일부 실시예들에 따른 바이어싱 회로를 설명하기 위한 것임이 이해될 것이다. 당업자들은 다른 등가 회로들을 용이하게 구현할 수 있다.
[0031] 이제, 도 2에 도시된 캐스코드 스택의 동작에 대한 간단한 논의가 제공될 것이다. 게이트 드라이버 섹션(14)(도 1)은 HI-측 스택(102) 및 LO-측 스택(104)을 도통 상태와 비-도통 상태 사이에서 순환시킬 수 있다. 예컨대, 게이트 드라이버 섹션(14)이 HI-측 스택(102)을 도통 상태로 구동시킬 때, LO-측 스택(104)은 비-도통 상태로 구동되고, 반대로 게이트 드라이버 섹션(14)이 HI-측 스택(102)을 비-도통 상태로 구동시킬 때, LO-측 스택(104)은 도통 상태로 구동된다.
[0032] 제 1 사이클에서, 예컨대, HI-측 스택(102)이 도통 상태로 구동된다고 가정되면, LO-측 스택(104)은 비-도통 상태로 구동된다. HI-측 스택(102)에서, 게이트 드라이버 섹션(14)은 P1의 게이트를 2×Vmax로 구동하여 P1을 턴 온할 수 있다. 결과적으로, 노드(201)에서의 전압은 3×Vmax로 상승할 것이다. P2의 게이트가 2×Vmax에서 DC-바이어싱되기 때문에, P2는 턴 온할 것이다. 결과적으로, 노드(202)에서의 전압은 3×Vmax로 상승할 것이다.
[0033] 전술한 논의로부터 알 수 있는 바와 같이, 바이어싱 회로(212)는 2×Vmax와 Vmax 사이의 바이어스 전압(Vbias)을 P3의 게이트에 제공한다. 이에 따라, 노드(202)가 3×Vmax에 있기 때문에, P3는 턴 온할 것이다. 노드(203)에서 전압이 3×Vmax까지 상승함에 따라, 노드(203)에서의 출력 전압의 적어도 일부를 P3의 게이트에 커플링하는 용량성 커플링(예컨대, Cx1)의 도움으로 P3의 게이트 전압도 또한 상승할 것이다. 예컨대, 바이어스 커패시터(Cp 및 Cx1)(또는 도 2a의 C1)는, 노드(203)에서의 출력 전압의 분할된 부분을 P3의 게이트에 제공하기 위한 수단으로서 구성된 용량성 전압 분할기(capacitive voltage divider)를 정의할 수 있다. 용량성 커플링의 결과로서, P3의 Vgd가 Vmax를 초과하지 않도록, P3에서의 게이트 전압은 실질적으로 지연 없이 실시간으로 노드(203)에서의 출력 전압을 추적할 수 있다. 바이어싱 회로(212)가 P3의 게이트 전압을 2×Vmax와 Vmax 사이에서 유지하도록 구성되기 때문에, 노드(203)가 3×Vmax까지 계속해서 상승함에 따라, P3의 게이트 전압은 2×Vmax의 최대 전압으로 제한(클램핑)될 것이다.
[0034] LO-측 스택(104)의 동작을 참조하면, 제 1 사이클에서, 게이트 드라이버 섹션(14)은 LO-측 스택(104)을 비-도통 상태로 구동시킬 수 있다. 게이트 드라이버 섹션(14)은 N1의 게이트를 접지 전위로 구동시킬 수 있고, 이에 따라 N1을 턴 오프한다. N2의 게이트가 Vmax로 DC-바이어싱되기 때문에, 노드(205)는 Vmax까지 상승할 것이며, 이에 따라 N2가 오프되는 것을 보장한다.
[0035] N3에서, 노드(203)에서의 전압이 3×Vmax까지 상승함에 따라, 노드(203)에서의 출력 전압의 적어도 일부를 N3의 게이트에 커플링하는 용량성 커플링(예컨대, Cx2)의 도움으로 N3의 게이트 전압도 또한 상승할 것이다. 예컨대, 바이어스 커패시터(Cn 및 Cx2)(또는 도 2a의 C2)는 노드(203)에서의 출력 전압의 분할된 부분을 N3의 게이트에 제공하는 용량성 전압 분할기를 정의할 수 있다. 그 결과, N3에서의 Vgd가 Vmax를 초과하지 않도록, N3에서의 게이트 전압은 실질적으로 지연 없이 실시간으로 노드(203)에서의 출력 전압을 추적할 수 있다. 바이어싱 회로(214)가 N3의 게이트 전압을 2×Vmax와 Vmax 사이에서 유지하도록 구성되기 때문에, 노드(203)가 3×Vmax까지 계속해서 상승함에 따라, N3의 게이트 전압은 2×Vmax로 제한(클램핑)될 것이다. 노드(204)에서의 전압은 N3의 게이트 전압, 즉, 2×Vmax까지 상승할 것이며, 이에 따라 N3가 오프되는 것을 보장한다. N3의 최대 게이트 전압을 2×Vmax로 제한함으로써, 노드(203)에서의 전압이 3×Vmax에 도달할 때, N3의 Vgd는 N3의 Vmax 정격을 초과하지 않을 것이다.
[0036] 다음으로, HI-측 스택(102)이 비-도통 상태로 구동될 수 있고 LO-측 스택(104)이 도통 상태로 구동될 수 있는, 제 1 사이클 이후의 제 2 사이클을 고려한다. LO-측 스택(104)에서, 게이트 드라이버 섹션(14)은 N1의 게이트를 Vmax로 구동할 수 있고, 이에 따라 N1을 턴 온하고 노드(205)를 접지 전위가 되게 할 것이다. N2의 게이트가 Vmax로 DC-바이어싱되기 때문에, N2는 또한 턴 온되고 노드(204)를 접지 전위가 되게 할 것이다. 제 1 사이클로부터 알 수 있는 바와 같이, N3의 게이트 전압은 2×Vmax이다. 이에 따라, N3는 턴 온되고, 노드(203)는 3×Vmax에서 접지 전위로 될 것이다. 노드(203)가 접지 전위로 되기 때문에, N3의 게이트 전압이 용량성 커플링(예컨대, Cx2)의 도움으로 노드(203)에서의 출력 신호를 실질적으로 지연 없이 실시간으로 추적함에 따라서, N3의 게이트 전압도 접지 전위로 될 것이다. 그러나, 바이어싱 회로(214)는 N3의 게이트에서의 최소 전압 레벨을 Vmax로 제한할 것이다.
[0037] HI-측 스택(102)을 참조하면, 제 2 사이클에서, 게이트 드라이버 섹션(14)은 HI-측 스택(102)을 비-도통 상태로 구동시킬 수 있다. 게이트 드라이버 섹션(14)은 P1의 게이트를 3×Vmax로 구동시킬 수 있고, 이에 따라 P1을 턴 오프할 것이다. 오프 상태의 P1을 통해, 노드(201)에서의 전압은 P2의 게이트 전압, 즉, 2×Vmax와 등화시킬 것이고, 이에 따라 P2를 턴 오프할 것이다. 마찬가지로, 오프 상태의 P2을 통해, 노드(202)에서의 전압은 P3의 게이트 전압과 등화시킬 것이다. 제 1 사이클로부터 알 수 있는 바와 같이, P3의 게이트 전압은 2×Vmax이고, 따라서 노드(202)는 2×Vmax가 될 것이며, P3는 턴 오프될 것이다.
[0038] 노드(203)가 3×Vmax로부터 접지 전위로 되기 때문에, P3의 게이트 전압이 용량성 커플링(예컨대, Cx1)의 도움으로 노드(203)에서의 출력 신호를 실질적으로 지연 없이 실시간으로 추적함에 따라서, P3의 게이트 전압도 접지 전위로 될 것이다. 그러나, 바이어싱 회로(212)는 P3의 게이트에서의 최소 전압 레벨을 Vmax로 제한할 것이다. P3의 최소 게이트 전압을 Vmax로 제한함으로써, 노드(203)에서의 전압이 접지 전위로 하강할 때, P3의 Vgd는 P3의 Vmax 정격을 초과하지 않을 것이다.
[0039] 전술한 설명은, 특정 실시예들의 양상들이 구현될 수 있는 방법의 예시들과 함께 본 개시내용의 다양한 실시예들을 도시한다. 전술한 예시들은, 오직 실시예들인 것으로 간주되어서는 안되며, 이하의 청구범위들에 의해 정의되는 것과 같이 특정 실시예들의 유연성 및 이점들을 예시하기 위해 제공된다. 전술한 개시내용 및 이하의 청구항들에 기초하여, 청구항들에 의해 정의된 바와 같은 본 개시내용의 범위를 벗어나지 않고 다른 배열들, 실시예들, 구현들, 및 등가물들이 사용될 수 있다.

Claims (20)

  1. 회로로서,
    출력 단자 및 제어 단자를 갖는 출력 트랜지스터 디바이스;
    상기 출력 단자 상의 출력 신호를 연속적으로 추적하는 커플링 신호로 상기 제어 단자를 구동하도록 구성된, 상기 제어 단자와 상기 출력 단자 사이의 용량성 커플링; 및
    상기 제어 단자에 연결된 바이어싱 회로를 포함하고,
    상기 바이어싱 회로는 상기 제어 단자에 드라이브 신호를 제공하기 위해 상기 커플링 신호와 결합된 DC 바이어스 전압을 제공하도록 구성되고, 상기 바이어싱 회로는 상기 드라이브 신호의 전압 레벨을 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지하기 위해 상기 바이어싱 회로 내에서 하나 또는 그 초과의 신호 전파 지연들에 대응하는 지연을 가지고 상기 드라이브 신호의 전압 레벨의 변동들에 응답하도록 추가로 구성되는,
    회로.
  2. 제 1 항에 있어서,
    제 1 트랜지스터 디바이스 및 제 2 트랜지스터 디바이스를 더 포함하고,
    상기 제 2 트랜지스터 디바이스는 상기 제 1 트랜지스터 디바이스의 캐스코드이고, 상기 제 1 트랜지스터 디바이스는 입력 전압으로의 연결을 위해 구성된 입력 단자를 갖고,
    상기 용량성 커플링은:
    상기 출력 트랜지스터 디바이스의 상기 제어 단자와 상기 출력 트랜지스터 디바이스의 상기 출력 단자 사이에 제 1 커패시턴스; 및
    상기 제 1 트랜지스터 디바이스의 상기 입력 단자와 상기 출력 트랜지스터 디바이스의 상기 제어 단자 사이에 제 2 커패시턴스를 포함하는,
    회로.
  3. 제 1 항에 있어서,
    상기 출력 트랜지스터 디바이스의 상기 제어 단자와 상기 출력 트랜지스터 디바이스의 상기 출력 단자 사이의 용량성 커플링은, 상기 제어 단자와 상기 출력 단자 사이에 기생 커패시턴스를 포함하는,
    회로.
  4. 제 1 항에 있어서,
    상기 출력 트랜지스터 디바이스의 상기 제어 단자와 상기 출력 트랜지스터 디바이스의 상기 출력 단자 사이의 용량성 커플링은, 상기 제어 단자와 상기 출력 단자 사이에 연결된 커패시터를 포함하는,
    회로.
  5. 제 1 항에 있어서,
    제 4 트랜지스터 디바이스;
    상기 제 4 트랜지스터 디바이스의 캐스코드로서 연결된 제 5 트랜지스터 디바이스;
    상기 제 5 트랜지스터 디바이스의 캐스코드로서 연결된 제 2 출력 트랜지스터 디바이스 ― 상기 제 2 출력 트랜지스터 디바이스는 제 2 출력 단자 및 제 2 제어 단자를 가짐 ―;
    상기 제 2 출력 단자 상의 제 2 출력 신호를 연속적으로 추적하는 제 2 커플링 신호로 상기 제 2 제어 단자를 구동하도록 구성된, 상기 제 2 제어 단자와 상기 제 2 출력 단자 사이의 제 2 용량성 커플링; 및
    상기 제 2 제어 단자에 연결된 제 2 바이어싱 회로를 더 포함하고,
    상기 제 2 바이어싱 회로는 상기 제 2 제어 단자에 제 2 드라이브 신호를 제공하기 위해 상기 제 2 커플링 신호와 결합된 제 2 DC 바이어스 전압을 제공하도록 구성되고, 상기 제 2 바이어싱 회로는 상기 제 2 드라이브 신호의 전압 레벨을 제 3 전압 레벨과 제 4 전압 레벨 사이에서 유지하기 위해 상기 제 2 드라이브 신호의 전압 레벨의 변동들에 대해 상기 제 2 바이어싱 회로 내에서 하나 또는 그 초과의 제 2 신호 전파 지연들에 대응하는 제 2 지연에 응답하도록 추가로 구성되는,
    회로.
  6. 제 5 항에 있어서,
    상기 제 2 출력 트랜지스터 디바이스의 상기 제 2 제어 단자와 상기 제 2 출력 트랜지스터 디바이스의 상기 제 2 출력 단자 사이의 제 2 용량성 커플링은, 상기 제 2 제어 단자와 상기 제 2 출력 단자 사이에 제 2 기생 커패시턴스를 포함하는,
    회로.
  7. 제 5 항에 있어서,
    상기 제 2 출력 트랜지스터 디바이스의 상기 제 2 제어 단자와 상기 제 2 출력 트랜지스터 디바이스의 상기 제 2 출력 단자 사이의 제 2 용량성 커플링은, 상기 제 2 제어 단자와 상기 제 2 출력 단자 사이에 연결된 제 2 커패시터를 포함하는,
    회로.
  8. 회로로서,
    제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하는 제 1 스택 ― 상기 제 3 트랜지스터는 제어 단자 및 출력 단자를 포함함 ―;
    노드에서 상기 제 1 스택에 연결된 제 2 스택;
    상기 제 3 트랜지스터의 상기 제어 단자에 연결된 바이어싱 회로; 및
    상기 출력 단자에서의 출력 신호를 커플링 신호로서 상기 제어 단자에 커플링하도록 구성된, 상기 제 3 트랜지스터의 상기 제어 단자와 상기 제 3 트랜지스터의 상기 출력 단자 사이의 용량성 커플링을 포함하고,
    상기 바이어싱 회로는 상기 제어 단자에 드라이브 신호를 생성하기 위해 커플링 신호와 결합하는 DC 바이어스 전압을 제공하도록 구성되고, 상기 바이어싱 회로는 상기 바이어싱 회로 내에서 하나 또는 그 초과의 신호 전파 지연들에 대응하는 지연을 가지고 상기 드라이브 신호의 전압 레벨의 변동들에 응답하도록 그리고 상기 드라이브 신호의 전압 레벨이 변화함에 따라 상기 드라이브 신호의 전압 레벨을 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지하도록 추가로 구성되는,
    회로.
  9. 제 8 항에 있어서,
    상기 용량성 커플링은 상기 제 3 트랜지스터 디바이스의 상기 출력 단자와 상기 제 3 트랜지스터 디바이스의 상기 제어 단자 사이에 기생 커패시턴스를 포함하는,
    회로.
  10. 제 8 항에 있어서,
    상기 용량성 커플링은 상기 제 3 트랜지스터 디바이스의 상기 출력 단자와 상기 제 3 트랜지스터 디바이스의 상기 제어 단자 사이에 명시적인 커패시터(explicit capacitor)를 포함하는,
    회로.
  11. 제 8 항에 있어서,
    상기 제 1 트랜지스터 디바이스와 상기 제 3 트랜지스터 디바이스 사이에 연결된 커패시터를 더 포함하는,
    회로.
  12. 제 8 항에 있어서,
    상기 제 2 스택은:
    제 4 트랜지스터 디바이스;
    상기 제 4 트랜지스터 디바이스의 캐스코드로서 연결된 제 5 트랜지스터 디바이스;
    상기 제 5 트랜지스터 디바이스의 캐스코드로서 연결된 제 6 트랜지스터 디바이스 ― 상기 제 6 트랜지스터 디바이스는 제 2 출력 단자 및 제 2 제어 단자를 가짐 ―;
    상기 제 6 트랜지스터 디바이스의 상기 제 2 출력 단자 상의 제 2 출력 신호를 연속적으로 추적하는 제 2 커플링 신호를 통해 상기 제 2 제어 단자에 커플링하도록 구성된, 상기 제 6 트랜지스터 디바이스의 상기 제 2 제어 단자와 상기 제 6 트랜지스터 디바이스의 상기 제 2 출력 단자 사이의 제 2 용량성 커플링; 및
    상기 제 2 제어 단자에 제 2 드라이브 신호를 생성하기 위해 제 2 커플링 신호와 결합하는 제 2 DC 바이어스 전압을 제공하도록 구성된 제 2 바이어싱 회로를 포함하고,
    상기 제 2 바이어싱 회로는 상기 제 2 드라이브 신호의 전압 레벨을 제 3 전압 레벨과 제 4 전압 레벨 사이에서 유지하기 위해 상기 제 2 바이어싱 회로 내에서 하나 또는 그 초과의 제 2 신호 전파 지연들에 대응하는 제 2 지연을 갖고 상기 제 2 드라이브 신호의 제 2 전압 레벨의 변동들에 응답하도록 추가로 구성되는,
    회로.
  13. 트랜지스터에서의 방법으로서,
    출력 단자와 제어 단자 사이의 용량성 커플링을 사용하여 상기 트랜지스터의 상기 출력 단자에서의 분할된 출력 신호를 커플링 신호로서 상기 트랜지스터의 상기 제어 단자에 제공하는 단계;
    DC 바이어스 전압을 생성하는 단계;
    상기 DC 바이어스 전압과 상기 커플링 신호를 조합함으로써 상기 트랜지스터의 상기 제어 단자에 드라이브 신호를 제공하는 단계; 및
    상기 드라이브 신호의 전압 레벨을 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지함으로써 상기 드라이브 신호의 전압 레벨의 변동들에 대해, 하나 또는 그 초과의 신호 전파 지연들에 대응하는 지연을 가지고, 응답하는 단계를 포함하는,
    트랜지스터에서의 방법.
  14. 제 13 항에 있어서,
    상기 용량성 커플링은 상기 출력 단자와 상기 제어 단자 사이에 기생 커패시턴스를 포함하는,
    트랜지스터에서의 방법.
  15. 제 14 항에 있어서,
    상기 용량성 커플링은 파워 레일(power rail)과 상기 제어 단자 사이에 연결된 커패시터를 더 포함하고,
    상기 커패시터 및 상기 기생 커패시턴스는 용량성 전압 분할기(capacitive voltage divider)를 정의하는,
    트랜지스터에서의 방법.
  16. 제 13 항에 있어서,
    상기 용량성 커플링은, 용량성 전압 분할기를 정의하기 위해, 상기 출력 단자와 상기 제어 단자 사이에 연결된 제 1 커패시터 및 파워 레일과 상기 제어 단자 사이에 연결된 제 2 커패시터를 포함하는,
    트랜지스터에서의 방법.
  17. 회로로서,
    출력 단자와 제어 단자 사이에 용량성 커플링을 사용하여 회로 내에서 트랜지스터의 출력 단자에서의 분할된 출력 신호를 커플링 신호로서 상기 트랜지스터의 상기 제어 단자에 제공하기 위한 수단;
    DC 바이어스 전압을 생성하기 위한 수단;
    상기 DC 바이어스 전압과 상기 커플링 신호를 조합함으로써 상기 트랜지스터의 상기 제어 단자에 드라이브 신호를 제공하기 위한 수단; 및
    상기 DC 바이어스 전압의 전압 레벨을 제 1 전압 레벨과 제 2 전압 레벨 사이에서 유지하기 위해 상기 드라이브 신호의 전압 레벨의 변동들에 대해, 하나 또는 그 초과의 신호 전파 지연들에 대응하는 지연을 가지고, 응답하기 위한 수단을 포함하는,
    회로.
  18. 제 17 항에 있어서,
    상기 용량성 커플링은 상기 출력 단자와 상기 제어 단자 사이에 기생 커패시턴스를 포함하는,
    회로.
  19. 제 18 항에 있어서,
    상기 용량성 커플링은 파워 레일과 상기 제어 단자 사이에 연결된 커패시터를 더 포함하고,
    상기 커패시터 및 상기 기생 커패시턴스는 용량성 전압 분할기를 정의하는,
    회로.
  20. 제 17 항에 있어서,
    상기 용량성 커플링은, 용량성 전압 분할기를 정의하기 위해, 상기 출력 단자와 상기 제어 단자 사이에 연결된 제 1 커패시터 및 파워 레일과 상기 제어 단자 사이에 연결된 제 2 커패시터를 포함하는,
    회로.
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