JP4298012B2 - 高耐圧増幅装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高電圧出力を供給する増幅器または高電圧を断続するスイッチング回路等に有益な高耐圧増幅装置に関する。
【０００２】
【従来の技術】
増幅器やスイッチング回路等において高電圧を制御するためにはその高電圧に耐える増幅素子が必要である。一方、増幅素子としてのトランジスタ、ＦＥＴ、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等の増幅素子はそれぞれ型名ごとに定められている耐電圧の定格を超える電圧を印加することはできない。
【０００３】
耐電圧の定格を超える電圧を制御する必要がある場合に、複数の増幅素子を直列に接続して電圧を分担させた高耐圧増幅装置は、例えば、特開昭５４−１５２８４５号に開示されている。但し、当該公報の場合は抵抗のみで分圧しているので、ＦＥＴの帰還容量Ｃgdの影響を受けやすい。Ｃgdの影響を小さくするには抵抗値を小さくすれば良いが、そうするとＦＥＴの負荷となり、効率が悪化する。又、通常、高耐圧の半導体素子をつくると、構造上どうしてもオン抵抗が高くなる。そのため、低耐圧、低オン抵抗の素子を直列接続して耐圧を上げたほうがオン抵抗を下げることができる。
【０００４】
図６は、上記の欠点を除くため分圧抵抗にキャパシタＣ1〜Ｃnを付加した高耐圧増幅装置の一例が示されており、複数の増幅素子（トランジスタやＦＥＴなど）Ｑ1〜Ｑnを直列に接続して単体の素子以上の電圧に耐える高耐圧増幅素子が構成されている。この高耐圧増幅装置では、ｎ個の増幅素子としてのＭＯＳＦＥＴが直列に接続され、第１番目のＭＯＳＦＥＴ（Ｑ１）のドレインが上記高耐圧増幅素子のドレイン端子とされ、第ｎ番目のＭＯＳＦＥＴ（Ｑn）のソース、ゲートがそれぞれ上記高耐圧増幅素子のソース端子、ゲート端子とされている。そして、第１番目から第ｎ−１番目のＭＯＳＦＥＴの各ゲートには上記ドレイン、ソース端子間に印加される電圧を、抵抗ＲとキャパシタＣの並列回路（Ｒ1とＣ1、Ｒ2とＣ2、Ｒ3とＣ3、…、Ｒn-1とＣn-1、ＲnとＣn）を直列に接続した電圧分圧回路により電圧を均等に分割して印加している。
【０００５】
この電圧分圧回路は、オシロスコープのプローブ等に用いられている、電圧を周波数にかかわりなく分圧する手段が採用されている。そして、Ｒ1×Ｃ1＝Ｒ2×Ｃ2＝・・・なる条件を満足させて周波数に無関係な電圧分圧を可能としている。従って、この複数の増幅素子の直列接続でも同様な考えから、すべての抵抗の値を同一とし、これらに同一の値のＣを接続して、各ゲートに与える電圧が生成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記電圧分圧回路の各分圧点に、図示のように、ＭＯＳＦＥＴが接続されている場合には、ＭＯＳＦＥＴのゲート・ドレイン間の帰還容量Ｃgd（Ｃgd1〜Ｃgdn）の影響により電圧が均等に配分されないという問題があった。この対策として、Ｃの値を大きくすることにより相対的にＣgdの影響が無視できるようにしていた。
【０００７】
しかし、キャパシタＣを大きな値にすると、キャパシタＣに流入する電流が増大し、ＭＯＳＦＥＴから見ればキャパシタＣも負荷であるから、ＭＯＳＦＥＴがその電流を供給しなければならない。その結果、いたずらに大パワーの素子を必要とし、周波数特性上の高域部分が劣化する等の問題を生じていた。
【０００８】
図７は、図６において増幅素子を4個用いて高耐圧増幅回路を構成したものである。この回路では、ＭＯＳＦＥＴＱ1〜Ｑ4を４個直列に接続して１つの高耐圧ＭＯＳＦＥＴ増幅素子（以下では「合成増幅素子」と略記）を構成している。この合成増幅素子のドレイン、ゲート、ソースはそれぞれＤ、Ｇ、Ｓで表され、直流電源２００Ｖ及びその直流に重畳する形で１００Ｖの交流電圧がドレインに印加されている。
【０００９】
ＦＥＴＱ1からＱ4の各ＦＥＴのドレインとソース間についてこの交流電圧が周波数に対してどのように変化するかを見れば、各ＦＥＴでの電圧分担の様子がわかる。合成増幅素子のゲート（Ｇ）に印加されている１０Ｖの直流電源はこのＦＥＴに適正なバイアスを与えるためのものである。ここで抵抗Ｒ1＝Ｒ2＝Ｒ3＝Ｒ4＝１００ｋΩである。
【００１０】
図中の分圧キャパシタＣ１〜Ｃ４の値を変えて、各ＦＥＴへの印加電圧の周波数特性が図８と図９に示されている。
【００１１】
図８と図９の縦軸は、直列接続された４個のＦＥＴ（Ｑ1〜Ｑ4）のうちＦＥＴＱ1のドレインとＦＥＴＱ4のソース間電圧に対する各ＦＥＴのドレイン、ソース間電圧比を表したものである。電圧の分担が均等であれば電圧比は１／４すなわち一１２ｄＢとなる。図中の口印はＦＥＴＱ1、◇印はＦＥＴＱ2、▽印はＦＥＴＱ3、△印はＦＥＴＱ4のそれぞれのドレインとソース間電圧の周波数特性である。横軸は印加交流電圧の周波数を示している。
【００１２】
図８は、Ｃ1＝Ｃ2＝Ｃ3＝Ｃ4＝５００ｐＦとしたときの特性であり、低周波領域（数１００Ｈｚ以下）では４個とも電圧比は−１２ｄＢであるが、この周波数以上では電圧分担は不均等になっている。
【００１３】
図９は、さらに分圧キャパシタを増大しＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝１０、０００ｐＦとした場合の特性であり、電圧比のばらつきは数ｄＢと小さくなるものの、この分圧キャパシタの値が大きくなっただけそこに流れる交流電流も増大し、結果として効率を悪化させる。
【００１４】
図６に示されている高耐圧増幅装置では、直列に接続された増幅素子の各々に適正なバイアスを与えて１つの高耐圧増幅素子が構成されており、その際、バイアス供給手段として抵抗分圧回路を用いている。このバイアス供給手段の他の形式としては、フォトカプラやトランスを用いる方式もあるが、前者ではフォトカブラの直線性や安定性に問題があり、後者では重量やスペースの問題があり、装置のサイズが大きくなる。
【００１５】
本発明は、これら従来の問題点を解決するものであり、複数の半導体素子を直列に接続して耐圧の高い素子を構成する場合、簡単な構成で、且つその周波数特性を従来に比べて格段に向上することができる高耐圧増幅装置を提供するものである。
【００１６】
【課題を解決するための手段】
前述の課題を解決するため、本発明による高耐圧増幅装置は次のような特徴的な構成を採用している。
【００１７】
（１）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の全部に並列接続されたキャパシタとを含む抵抗−キャパシタ分圧回路であり、
前記直列抵抗は、前記１番目の半導体増幅素子の前記第１端子と前記ｎ番目の半導体増幅素子の前記第２端子との間に直列接続されたｎ個の抵抗を含み、該ｎ個の抵抗の接続点に前記（ｎ−１）個の半導体増幅素子の前記第３端子が接続され、
前記直列抵抗の前記抵抗は等しい抵抗値であり、
ｉ番目の前記抵抗に並列接続したキャパシタの容量が、（ｉ−１）番目の前記抵抗に並列接続したキャパシタの容量と、（ｉ−１）番目の半導体増幅素子の第１端子と第３端子との間の容量との加算値であり、
前記ｉは、上記ｎ以下で且つ２以上の整数であることを特徴とする高耐圧増幅装置。
【００１８】
（２）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、ｎ個の直列抵抗と、該直列抵抗の２番目以降の抵抗に並列接続されたキャパシタとを含む抵抗−キャパシタ分圧回路であり、
前記直列抵抗は、前記１番目の半導体増幅素子の前記第１端子と前記ｎ番目の半導体増幅素子の前記第２端子との間に直列接続されたｎ個の抵抗を含み、該ｎ個の抵抗の接続点に前記（ｎ−１）個の半導体増幅素子の前記第３端子が接続され、
前記直列抵抗の前記抵抗は等しい抵抗値であり、
ｉ番目の前記抵抗に並列接続したキャパシタの容量が、（ｉ−１）番目の前記抵抗に並列接続したキャパシタの容量と、（ｉ−１）番目の半導体増幅素子の第１端子と第３端子との間の容量との加算値であり、
前記ｉは、ｎ以下で且つ２以上の整数であることを特徴とする高耐圧増幅装置。
【００１９】
（３）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の一部に並列接続されたキャパシタとを含むとともに、１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗にキャパシタが並列接続されていない、抵抗−キャパシタ分圧回路であり、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗値を、ｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間の抵抗値のｊ倍とし、
ｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量がｊ番目の前記半導体増幅素子の第１端子と第３端子間の容量と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。
【００２０】
（４）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗及び該直列抵抗の一部に並列接続されたキャパシタを含むとともに、ｊ番目の前記半導体増幅素子の第１端子と第３端子の間の抵抗にはキャパシタを並列接続していない、抵抗−キャパシタ分圧回路であり、
ｊ番目の前記半導体増幅素子の第１端子と第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
ｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間の抵抗値をｊ番目の半導体増幅素子の第１端子と第３端子の間の抵抗値の（ｎ−ｊ）倍とし、
ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量がｊ番目の半導体増幅素子の第１端子と第３端子間の容量の（ｎ−ｊ）分の１と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。
【００２１】
（５）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の一部に並列接続されたキャパシタとを含むとともに、１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗にはキャパシタを並列接続していない、抵抗−キャパシタ分圧回路であり、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子間の抵抗値と、ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子間の抵抗値との比をｊ：（ｎ−ｊ）とし、
ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量を、ｊ番目の半導体増幅素子の第１端子と第３端子間の容量の（ｎ−ｊ）分の１と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。
【００２３】
（６）前記キャパシタは、その容量に前記半導体増幅素子の前記第１及び第３端子間の電極間容量が持つ電圧依存性と同等の電圧依存性を持つことを特徴とする請求項１乃至５の何れかに記載の高耐圧増幅装置。
【００２４】
このように、増幅素子の直列接続のための分圧インピーダンス素子の値を、増幅素子の内部インピーダンスを考慮して定めることにより、増幅素子の電圧分担を管理することが可能となり、さらに増幅素子の消費電力を最小限とすることができる。
【００２５】
【発明の実施の形態】
以下、本発明による高耐圧増幅装置の好適実施形態例の構成及び動作を添付図を参照して詳細に説明する。
【００２６】
<第１実施形態>
図１は本発明の第１の実施形態例の高耐圧増幅装置である。図１は図６に示す従来の高耐圧増幅装置と同じ回路構成であるが、キャパシタの値にある種の関係を持たせている点で両者は異なる。
【００２７】
図１は、ｎ個のパワーＭＯＳＦＥＴ（Ｑ1〜Ｑn）１０１〜１０４それぞれのドレイン、ソースを直列に接続して全体を１個のＦＥＴとみなした場合、耐電圧を個々のＦＥＴのｎ倍とすることができるようにした高耐圧増幅装置１００である。図中の１２０（Ｄ）、１３０（Ｓ）、１４０（Ｇ）は、全体を１個のＦＥＴとみなした場合のゲート、ドレイン、ソースの各端子に相当する。
【００２８】
抵抗１０３〜１０７（Ｒa1〜Ｒan）は分圧抵抗でＲa1＝Ｒa2＝…＝Ｒan＝Ｒaである。このＲaの値は、ＦＥＴの直流ゲート電流による分圧比の誤差が必要な値以下となるように選ぶが、直流ゲート電流は非常に小さいため、分圧抵抗の値をある程度以上にできるため、この抵抗での電力消費は通常問題にならない。
【００２９】
キャパシタ１０８〜１１２（Ｃa1〜Ｃan）は分圧コンデンサで、それぞれ後述する値に選ぶことにより、交流信号に対する各ＦＥＴの電圧分担を均等にすることができる。
【００３０】
一般に、ＦＥＴはゲート、ドレイン、ソースの各電極間に等価的に浮遊容量であるキャパシタを内蔵しており、Ｃgd1〜ＣgdnはそれぞれＦＥＴ１０１〜１０４の内部ゲート、ドレイン間キャパシタである。ＦＥＴのゲート、ソース間のキャパシタは、ゲートとソース間の電圧が小さいのでその影響は無視できる。
【００３１】
以下では説明を簡単化するため図１において次のように仮定する。
（１）ＦＥＴ１０１〜１０４それぞれのゲート電位とソース電位は大略等しいものとする。
（２）Ｒa1＝Ｒa2＝・・＝Ｒan（＝Ｒa）とする。
図１において、Ｄ−Ｓ端子間に直流および交流電圧が印加され、この電圧が均等に分圧され、各ＦＥＴ１０１〜１０４のドレイン、ソース間に印加されているものとする。
【００３２】
各ＦＥＴのゲート、ドレイン間キャパシタＣgdの端子電圧は、上記の仮定の結果、すべて等しいのでキャパシタＣgdに流れる電流もすべて等しいことになり、これをＩgdとするとＦＥＴのゲート漏れ電流を無視すればゲート電流はＩgdとみることができる。分圧キャパシタ１０８〜１１２（Ｃa1、Ｃa2、・・・Ｃan）に流れる電流をそれぞれＩa2、Ｉa2、…、Ｉanとすると、ＦＥＴＱ1のゲート接続点の交流電流について次式が成り立つ。
Ｉa2 = Ia1十Ｉgd 式（ａ‐１）
【００３３】
ここで、交流信号に対して分割抵抗Ｒa1、Ｒa2の両端電圧がそれぞれ等しくなるためには、これらの抵抗値が等しいので並列に接続されているキャパシタの容量も等しい必要がある。すなわち次のようになる。
Ｃa2＝Ｃa1十Ｃgd 式（ｂ‐１）
【００３４】
以下、ＦＥＴ１０２〜１０４のゲート接続点についても同様に
Ｉa3＝Ｉa2＋Ｉgd＝Ｉa1＋２Ｉgd 式（ａ‐２）
従って、 Ｃa3＝Ｃa2＋Ｃgd＝Ｃa1＋２Ｃgd 式（ｂ‐２）
・ ・ Ｉan＝Ｉan-1＋Ｉgd＝Ｉa1＋（ｎ−１）Ｉgd 式（ａ‐ｎ）
従って、 Ｃan＝Ｃan-1＋Ｃgd＝Ｃa1＋（ｎ−ｌ）Ｃgd 式（ｂ‐ｎ）
【００３５】
このように、分圧キャパシタＣa1、Ｃa2、…、Ｃanを式（ｂ‐１）、式（ｂ‐２）、…、式（ｂ‐ｎ）の値にすることによって、各ＦＥＴの印加電圧を均等にすることができる。
【００３６】
また、通常はキャパシタＣa1はＦＥＴ１０１のキャパシタＣgdで代用できるので、Ｃa1＝０となるため、均等にする条件は下記のように簡単になる。
Ｃa2＝Ｃgd、Ｃa3＝２Ｃgd、…、Ｃan＝（ｎ−ｌ）Ｃgd
式（ｃ‐１）
【００３７】
この式（ｃ‐１）を用いて電圧分割回路のキャパシタを決定すれば、従来方法に比べて周波数特性を大幅に伸ばすことができる。
【００３８】
一例として、Ｃgd＝５００ｐＦとして式（ｃ‐１）から分圧キャパシタの値を求めると、Ｃa2＝５００ｐＦ、Ｃa3＝１０００ｐＦ、Ｃa4＝１５００ｐＦとなる。ここで、Ｒa＝１００ｋΩである。この場合の周波数特性は図２となり、高周波領域（数ＭＨｚ）まで平坦な特性を示す。
【００３９】
一般に、ＭＯＳＦＥＴの浮遊容量Ｃgdには電圧依存性があり、ドレイン、ソース間電圧に応じてＣgdも変化する。分圧キャパシタとしてＣgdと近似の電圧依存性をもつコンデンサ（例えば、ＭＯＳＦＥＴと同様の製造プロセスで作られたコンデンサ）を選べば分圧比の電圧依存性をも補償することができる。
【００４０】
以上、単体の増幅素子を直列に接続して等価的に高耐圧の増幅素子を構成する高耐圧増幅装置において、それぞれの増幅素子にバイアスを与えるＣ、Ｒから成る電圧分圧回路のキャパシタＣの値を式（ｃ‐１）を満足するように選べば、得られる高耐圧の増幅素子の周波数特性を最適化できることがわかる。
【００４１】
＜第２実施形態＞
次に本発明による高耐圧増幅装置の第２の実施形態を図３を参照しながら説明する。
【００４２】
図３では、直列接統されたＦＥＴの各ゲートの電位設定が図３に示す第１の実施形態とは別構成により行なわれる。本実施形態においては、各ＦＥＴにバイアスを与えるために各ＦＥＴに一組の抵抗分圧回路を用意している。抵抗分圧回路は、抵抗２０５、２０６、２０８、２０９、２１１、２１２及びキャパシタ２０７、２１０、２１３から構成されている。また、本実施形態では、４個のＦＥＴを直列に接続して高耐圧素子を構成している。図において、ＦＥＴ２０１〜２０４は、高耐圧素子を実現するために直列接統されたｎ個のＦＥＴ群であり、ＦＥＴ２０１のドレインが高耐圧増幅装置２００のドレイン２２０（Ｄ）に、ＦＥＴ２０４のソース、ゲートは高耐圧増幅装置２００のソース２３０（Ｓ）、ゲート２４０（Ｇ）にそれそれ対応している。
【００４３】
図示の接続関係でＦＥＴ２０１のゲート電位は直流的にみると、ＦＥＴ２０１のドレイン電位（Ｅ）とＦＥＴ２０３のドレイン電位（Ｅ／２）間を抵抗２１１（抵抗値：Ｒ）と抵抗２１２（抵抗値：Ｒ）とで分圧した電位（約３Ｅ／４）にバイアスされる。
【００４４】
また、ＦＥＴ２０２のゲート電位は、直流的にみると、ＦＥＴ２０１のドレイン電位（Ｅ）とＦＥＴ２０４のドレイン電位（Ｅ／４）間を抵抗２０８（抵抗値；２Ｒ）と抵抗２０９（抵抗値：Ｒ）とで分圧した電位（約Ｅ／２）にバイアスされる。
【００４５】
同様に、ＦＥＴ２０３のゲート電位は、直流的にみると、ＦＥＴ２０１のドレイン電位（Ｅ）とＦＥＴ２０４のソース電位（０）間を抵抗２０５（抵抗値：３Ｒ）と抵抗２０６（抵抗値：Ｒ）とで分圧した電位（杓１／４Ｅ）にバイアスされる。
【００４６】
交流的にみると、ＦＥＴ２０１のゲート電位を決めている抵抗２１１、２１２からなる抵抗分圧回路は、ＦＥＴ２０１のゲートとドレイン間の電極間容量Ｃgd1の影響を補償するため、抵抗２１２にキャパシタ２１３（容量値：Ｃ＝Ｃgd1）を並列に接続している。
【００４７】
同様に、ＦＥＴ２０２のゲート電位を決めている抵抗２０８、２０９からなる抵抗分圧回路は、ＦＥＴ２０２のゲートとドレイン間の電極間容量Ｃgd2の影響を補償するため、抵抗２０９にキャパシタ２１０（容量値：Ｃ＝Ｃgd2）を並列に接続している。
【００４８】
また、ＦＥＴ２０３のゲート電位を決めている抵抗２０８、２０６からなる抵抗分圧回路は、ＦＥＴ２０３のゲートとドレイン間の電極間容量Ｃgd3の影響を補償するため、抵抗２０６にキャパシタ２０７（容量値：Ｃ＝Ｃgd3）を並列に接続している。
【００４９】
このように本実施形態の回路構成によれば、ＦＥＴの電極間容量の影響を補償するキャパシタ２０７、２１０、２１３の容量Ｃは、Ｃに加わる電圧がそれぞれ（１／４）Ｅで、他の電極間容量から電流が流れ込まないので、それぞれＣgd1、Ｃgd2、Ｃgd3となるが、通常、ＦＥＴは同一型名のものを使用するので、Ｃgd1＝Ｃgd2＝Ｃgd3としてよく、その結果、同一のキャパシタを使用できるというメリットがある。
【００５０】
更に、本実施形態によれば、ＦＥＴに存在する電極間容量を通してゲートを経由して電圧分圧回路へ流れ出す不要電流の大きさを第１実施形態の半分に抑えることができる。
【００５１】
すなわち、キャパシタには、増幅にあずからないエネルギーが蓄積されるので、キャパシタ部分のエネルギーが少ないほど損失が少ないと言える。この観点から図３の回路中の外付けキャパシタ２０７、２１０、２１３に蓄積されるエネルギーを計算すると、各キャパシタには０．５Ｃ（Ｅ／４）2のエネルギーが蓄積されるのでトータルでは０．０９３７５ＣＥ2のエネルギーが蓄積されることになる。他の実施形態（図１、図４と図５）では、この値は０．１８７５ＣＥ2であり、図３の場合の２倍で、図３がキャパシタ部分の損失に関しては有利である。回路中のキャパシタに畜積されるエネルギーを計算するには本来なら各ＦＥＴの電極間容量Ｃgdについても計算する必要がある。しかし、この電極間容量に畜積されるエネルギーは回路構成上図１、図３〜５に関して同じであるため、外付けキャパシタ部分に蓄積されるエネルギーについてのみ比較した。
【００５２】
このように図３の場合は、他の実施形態例に比べてＣにかかる電圧が一番小さく、且つ他から電流が流れ込まないため損失に関しては有利である。ここで、外付けキャパシタ部分に蓄積されたエネルギーは、増幅素子であるＦＥＴが４個の場合について述べたが、他の個数であってもこの結果は適用できる。
【００５３】
尚、図では４個のＦＥＴ２０１〜２０４を直列に接続して高耐圧素子を構成したが、ＦＥＴの数は２個以上であればかまわない。
【００５４】
＜第３実施形態＞
次に本発明による高耐圧増幅装置の第３の実施形態を図４を参照しながら説明する。本実施形態の高耐圧増幅装置３００のドレインが３２０（Ｄ）、ソースが３３０（Ｓ）、ゲートが３４０（Ｇ）でそれぞれ示されている。ＦＥＴ３０１のゲート電位は、直流的にみると、ＦＥＴ３０１のドレイン電位（Ｅ）とＦＥＴ３０４のソース電位（０：ゼロ）間を抵抗３１１（抵抗値：Ｒ）と抵抗３１２（抵抗値：３Ｒ）とで分圧した電位（約３Ｅ／４）にバイアスされる。
【００５５】
ＦＥＴ３０２のゲート電位は直流的にみると、ＦＥＴ３０２のドレイン電位（３Ｅ／４）とＦＥＴ３０４のソース電位（０：ゼロ）間を抵抗３０８（抵抗値：Ｒ）と抵抗３０９（抵抗値：２Ｒ）とで分圧した電位（約Ｅ／２）にバイアスされる。
【００５６】
同様に、ＦＥＴ３０３のゲート電位は、直流的にみるとＦＥＴ３０３のドレイン電位（Ｅ／２）とＦＥＴ３０４のソース電位（０：ゼロ）間を抵抗３０５（抵抗値：Ｒ）と抵抗３０６（抵抗値：Ｒ）とで分圧した電位（約Ｅ／４）にバイアスされる。
【００５７】
交流的にみると、ＦＥＴ３０１のゲート電位を決めている抵抗３１１、３１２からなる抵抗分圧回路は、ＦＥＴ３０１のゲートとドレイン間の電極間容量Ｃgd1の影響を補償するため、抵抗３１２に抵抗比の逆比を有するキャパシタ３１３（容量値：Ｃ／３＝Ｃgd1／３）を並列に接続している。
【００５８】
また、ＦＥＴ３０２のゲート電位を決めている抵抗３０８、３０９からなる抵抗分圧回路は、ＦＥＴ３０２のゲートとドレイン間の伝教間容量Ｃgd2の影響を補償するため、抵抗３０９に抵抗比の逆比を有するキャパシタ３１０（容量値：Ｃ／２＝Ｃgd2／２）を並列に接続している。
【００５９】
同様に、ＦＥＴ３０３のゲート電位を決めている抵抗３０５、３０６からなる抵抗分圧回路は、ＦＥＴ３０３のゲートとドレイン間の電極間容量Ｃgd3の影響を補償するため、抵抗３０６にキャパシタ３０７（容量値：Ｃ＝Ｃgd3）を並列に接続している。
【００６０】
図４の外付けキャバシタ３０７、３１０、３１３に畜積されるエネルギーはそれそれ（１／３２）ＣＥ2、（２／３２）ＣＥ2、（３／３２）ＣＥ2であるので、トータルでは０．１８７５ＣＥ2である。
【００６１】
尚、図では４個のＦＥＴを直列に接続して高耐圧素子を構成したが、ＦＥＴの数は２個以上であればかまわない。
【００６２】
＜第４実施形態＞
次に本発明による高耐圧増幅装置の第４の実施形態を図５を参照しながら説明する。本実施形態では、電圧分圧回路が各ゲート独立に設けられおり、高耐圧増幅装置４００のドレインが４２０（Ｄ）、ソースが４３０（Ｓ）、ゲートが４４０（Ｇ）でそれぞれ示されている。
【００６３】
ＦＥＴ４０１のゲート電位は直流的にみると、ＦＥＴ４０１のドレイン電位（Ｅ）とＦＥＴ４０４のソース電位（０：ゼロ）間を抵抗４１１（抵抗値：Ｒ）と抵抗４１２（抵抗値：３Ｒ）とで分圧した電位（約３Ｅ／４）にバイアスされることになる。
【００６４】
ＦＥＴ４０２のゲート電位は、直流的にみると、ＦＥＴ４０１のドレイン電位（Ｅ）とＦＥＴ４０４のソース電位（０：ゼロ）間を抵抗４０８（抵抗値：２Ｒ）と抵抗４０９（抵抗値：２Ｒ）とで分圧した電位（約Ｅ／２）にバイアスされることになる。
【００６５】
同様に、ＦＥＴ４０３のゲート電位は、直流的にみると、ＦＥＴ４０１のドレイン電位（Ｅ）とＦＥＴ４０４のソース電位（０：ゼロ）間を抵抗４０５（抵抗値：３Ｒ）と抵抗４０６（抵抗値：Ｒ）とで分圧した電位（約Ｅ／４）にバイアスされる。
【００６６】
交流的にみると、ＦＥＴ４０１のゲート電位を決めている抵抗４１１、４１２からなる抵抗分圧回路は、ＦＥＴ４０１のゲートとドレイン間の電極間容量Ｃgd1の影響を補償するため、抵抗４１２にキャパシタ４１３（容量値：Ｃ／３）を並列に接続している。ここで、Ｃ＝Ｃgd1である。
【００６７】
また、ＦＥＴ４０２のゲート電位を決めている抵抗４０８、４０９からなる抵抗分圧回路は、ＦＥＴ４０２のゲートとドレイン間の電極間容量Ｃgd2の影響を補償するため、抵抗４０９にキャパシタ４１０（容量値：Ｃ／２）を並列に接続している。
【００６８】
同様に、ＦＥＴ４０３のゲート電位を決めている抵抗４０５、４０６からなる抵抗分圧回路は、ＦＥＴ４０３のゲートとドレイン間の浮遊容量Ｃgd3の影響を補償するため、抵抗４０６にキャパシタ４０７（容量値：Ｃ）を並列に接続している。
【００６９】
図５に示す外付けキャパシタ４０７、４１０、４１６に蓄積されるエネルギーは、それぞれ（ｌ／３２）ＣＥ2、（２／３２）ＣＥ2、（３／３２）ＣＥ2であるのでトーダルでは０．１８７５ＣＥ2である。
【００７０】
尚、図では４個のＦＥＴを直列に接統して高耐圧素子を構成したが、ＦＥＴの数は２個以上であればかまわない。一般に、電極間容量Ｃgdは、ドレイン、ソース間電圧Ｖdsにより１０倍以上も変化するため、どのＶdsの時点のＣgdを用いたら良いかが問題となる。この問題に対しては、素子の耐圧の点からは、Ｖdsが最大のとき各ＭＯＳＦＥＴにかかる電圧が均等である方が望ましく、Ｖdsが比較的小さい場合には各ＭＯＳＦＥＴにかかる電圧に多少の不均一があっても素子破壊は起こらないからである。このため、電極間容量Ｃgdの値としては最大使用電圧のときの容量値を用いることが望ましい。
【００７１】
以上の説明ではＦＥＴを例にとって説明したが、これはバイポーラトランジスタ、ＩＧＢＴでもかまわない。更にＦＥＴの代わりにオぺアンプを使うことも可能である。なお、各ＦＥＴのゲートに発振防止のためゲート抵抗を挿入してもよい。
【００７２】
【発明の効果】
上述の如く、本発明の高耐圧増幅装置によれば、以下に記すような格別な効果を奏する。すなわち、本発明によれば、分圧インピーダンスを予め定めた関係式に従って選ぶことによって、広い周波数範囲にわたり構成増幅素子の電圧分担を均等もしくは任意に設定することができるので、過渡的な動作状態を含め素子に過大電圧が印加されるのを防止し、素子を破壊から守ることができる。又、他の方式に比べて回路構成が簡単であり、分圧器に対して供給する無駄な電力を最小にできる。
【００７３】
また、分圧インピーダンスに流れる電流を必要最小限とすることができるので、システム全体の効率を高めることができる。更に、高耐圧の半導体素子は構造上オン抵抗が高くなるが、低耐圧・低オン抵抗の素子を直列接続して耐圧を上げることができるので、結果的に高耐圧の素子を用いるよりも低オン抵抗を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による高耐圧増幅装置である。
【図２】図１に示す実施形態の高耐圧増幅装置の周波数特性を示す図である。
【図３】本発明の第２の実施形態による高耐圧増幅装置である。
【図４】本発明の第３の実施形態による高耐圧増幅装置である。
【図５】本発明の第４の実施形態による高耐圧増幅装置である。
【図６】従来の高耐圧増幅装置である。
【図７】従来の他の例における高耐圧増幅装置である。
【図８】従来の高耐圧増幅装置の周波数特性を示す図である。
【図９】従来の高耐圧増幅装置の周波数特性を示す図である。
【符号の説明】
１００〜４００ 高耐圧増幅装置
１０１〜１０４、２０１〜２０４、３０１〜３０４、４０１〜４０４ＦＥＴ
１０３〜１０７、２０５、２０６、２０８、２０９、２１１、２１２、３０５、
３０６、３０８、３０９、３１１、３１２、４０５、４０６、４０８、４０９、
４１１、４１２ 抵抗
１０８〜１１２、２０７、２１０、２１３、３０７、３１０、３１３、４０７、
４１０、４１３ キャパシタ
１２０、２２０、３２０、４２０ ドレイン（Ｄ）
１３０、２３０、３３０、４３０ ソース（Ｓ）
１４０、２４０、３４０、４４０ ゲート（Ｇ）
【発明の属する技術分野】
本発明は、高電圧出力を供給する増幅器または高電圧を断続するスイッチング回路等に有益な高耐圧増幅装置に関する。
【０００２】
【従来の技術】
増幅器やスイッチング回路等において高電圧を制御するためにはその高電圧に耐える増幅素子が必要である。一方、増幅素子としてのトランジスタ、ＦＥＴ、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等の増幅素子はそれぞれ型名ごとに定められている耐電圧の定格を超える電圧を印加することはできない。
【０００３】
耐電圧の定格を超える電圧を制御する必要がある場合に、複数の増幅素子を直列に接続して電圧を分担させた高耐圧増幅装置は、例えば、特開昭５４−１５２８４５号に開示されている。但し、当該公報の場合は抵抗のみで分圧しているので、ＦＥＴの帰還容量Ｃgdの影響を受けやすい。Ｃgdの影響を小さくするには抵抗値を小さくすれば良いが、そうするとＦＥＴの負荷となり、効率が悪化する。又、通常、高耐圧の半導体素子をつくると、構造上どうしてもオン抵抗が高くなる。そのため、低耐圧、低オン抵抗の素子を直列接続して耐圧を上げたほうがオン抵抗を下げることができる。
【０００４】
図６は、上記の欠点を除くため分圧抵抗にキャパシタＣ1〜Ｃnを付加した高耐圧増幅装置の一例が示されており、複数の増幅素子（トランジスタやＦＥＴなど）Ｑ1〜Ｑnを直列に接続して単体の素子以上の電圧に耐える高耐圧増幅素子が構成されている。この高耐圧増幅装置では、ｎ個の増幅素子としてのＭＯＳＦＥＴが直列に接続され、第１番目のＭＯＳＦＥＴ（Ｑ１）のドレインが上記高耐圧増幅素子のドレイン端子とされ、第ｎ番目のＭＯＳＦＥＴ（Ｑn）のソース、ゲートがそれぞれ上記高耐圧増幅素子のソース端子、ゲート端子とされている。そして、第１番目から第ｎ−１番目のＭＯＳＦＥＴの各ゲートには上記ドレイン、ソース端子間に印加される電圧を、抵抗ＲとキャパシタＣの並列回路（Ｒ1とＣ1、Ｒ2とＣ2、Ｒ3とＣ3、…、Ｒn-1とＣn-1、ＲnとＣn）を直列に接続した電圧分圧回路により電圧を均等に分割して印加している。
【０００５】
この電圧分圧回路は、オシロスコープのプローブ等に用いられている、電圧を周波数にかかわりなく分圧する手段が採用されている。そして、Ｒ1×Ｃ1＝Ｒ2×Ｃ2＝・・・なる条件を満足させて周波数に無関係な電圧分圧を可能としている。従って、この複数の増幅素子の直列接続でも同様な考えから、すべての抵抗の値を同一とし、これらに同一の値のＣを接続して、各ゲートに与える電圧が生成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記電圧分圧回路の各分圧点に、図示のように、ＭＯＳＦＥＴが接続されている場合には、ＭＯＳＦＥＴのゲート・ドレイン間の帰還容量Ｃgd（Ｃgd1〜Ｃgdn）の影響により電圧が均等に配分されないという問題があった。この対策として、Ｃの値を大きくすることにより相対的にＣgdの影響が無視できるようにしていた。
【０００７】
しかし、キャパシタＣを大きな値にすると、キャパシタＣに流入する電流が増大し、ＭＯＳＦＥＴから見ればキャパシタＣも負荷であるから、ＭＯＳＦＥＴがその電流を供給しなければならない。その結果、いたずらに大パワーの素子を必要とし、周波数特性上の高域部分が劣化する等の問題を生じていた。
【０００８】
図７は、図６において増幅素子を4個用いて高耐圧増幅回路を構成したものである。この回路では、ＭＯＳＦＥＴＱ1〜Ｑ4を４個直列に接続して１つの高耐圧ＭＯＳＦＥＴ増幅素子（以下では「合成増幅素子」と略記）を構成している。この合成増幅素子のドレイン、ゲート、ソースはそれぞれＤ、Ｇ、Ｓで表され、直流電源２００Ｖ及びその直流に重畳する形で１００Ｖの交流電圧がドレインに印加されている。
【０００９】
ＦＥＴＱ1からＱ4の各ＦＥＴのドレインとソース間についてこの交流電圧が周波数に対してどのように変化するかを見れば、各ＦＥＴでの電圧分担の様子がわかる。合成増幅素子のゲート（Ｇ）に印加されている１０Ｖの直流電源はこのＦＥＴに適正なバイアスを与えるためのものである。ここで抵抗Ｒ1＝Ｒ2＝Ｒ3＝Ｒ4＝１００ｋΩである。
【００１０】
図中の分圧キャパシタＣ１〜Ｃ４の値を変えて、各ＦＥＴへの印加電圧の周波数特性が図８と図９に示されている。
【００１１】
図８と図９の縦軸は、直列接続された４個のＦＥＴ（Ｑ1〜Ｑ4）のうちＦＥＴＱ1のドレインとＦＥＴＱ4のソース間電圧に対する各ＦＥＴのドレイン、ソース間電圧比を表したものである。電圧の分担が均等であれば電圧比は１／４すなわち一１２ｄＢとなる。図中の口印はＦＥＴＱ1、◇印はＦＥＴＱ2、▽印はＦＥＴＱ3、△印はＦＥＴＱ4のそれぞれのドレインとソース間電圧の周波数特性である。横軸は印加交流電圧の周波数を示している。
【００１２】
図８は、Ｃ1＝Ｃ2＝Ｃ3＝Ｃ4＝５００ｐＦとしたときの特性であり、低周波領域（数１００Ｈｚ以下）では４個とも電圧比は−１２ｄＢであるが、この周波数以上では電圧分担は不均等になっている。
【００１３】
図９は、さらに分圧キャパシタを増大しＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝１０、０００ｐＦとした場合の特性であり、電圧比のばらつきは数ｄＢと小さくなるものの、この分圧キャパシタの値が大きくなっただけそこに流れる交流電流も増大し、結果として効率を悪化させる。
【００１４】
図６に示されている高耐圧増幅装置では、直列に接続された増幅素子の各々に適正なバイアスを与えて１つの高耐圧増幅素子が構成されており、その際、バイアス供給手段として抵抗分圧回路を用いている。このバイアス供給手段の他の形式としては、フォトカプラやトランスを用いる方式もあるが、前者ではフォトカブラの直線性や安定性に問題があり、後者では重量やスペースの問題があり、装置のサイズが大きくなる。
【００１５】
本発明は、これら従来の問題点を解決するものであり、複数の半導体素子を直列に接続して耐圧の高い素子を構成する場合、簡単な構成で、且つその周波数特性を従来に比べて格段に向上することができる高耐圧増幅装置を提供するものである。
【００１６】
【課題を解決するための手段】
前述の課題を解決するため、本発明による高耐圧増幅装置は次のような特徴的な構成を採用している。
【００１７】
（１）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の全部に並列接続されたキャパシタとを含む抵抗−キャパシタ分圧回路であり、
前記直列抵抗は、前記１番目の半導体増幅素子の前記第１端子と前記ｎ番目の半導体増幅素子の前記第２端子との間に直列接続されたｎ個の抵抗を含み、該ｎ個の抵抗の接続点に前記（ｎ−１）個の半導体増幅素子の前記第３端子が接続され、
前記直列抵抗の前記抵抗は等しい抵抗値であり、
ｉ番目の前記抵抗に並列接続したキャパシタの容量が、（ｉ−１）番目の前記抵抗に並列接続したキャパシタの容量と、（ｉ−１）番目の半導体増幅素子の第１端子と第３端子との間の容量との加算値であり、
前記ｉは、上記ｎ以下で且つ２以上の整数であることを特徴とする高耐圧増幅装置。
【００１８】
（２）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、ｎ個の直列抵抗と、該直列抵抗の２番目以降の抵抗に並列接続されたキャパシタとを含む抵抗−キャパシタ分圧回路であり、
前記直列抵抗は、前記１番目の半導体増幅素子の前記第１端子と前記ｎ番目の半導体増幅素子の前記第２端子との間に直列接続されたｎ個の抵抗を含み、該ｎ個の抵抗の接続点に前記（ｎ−１）個の半導体増幅素子の前記第３端子が接続され、
前記直列抵抗の前記抵抗は等しい抵抗値であり、
ｉ番目の前記抵抗に並列接続したキャパシタの容量が、（ｉ−１）番目の前記抵抗に並列接続したキャパシタの容量と、（ｉ−１）番目の半導体増幅素子の第１端子と第３端子との間の容量との加算値であり、
前記ｉは、ｎ以下で且つ２以上の整数であることを特徴とする高耐圧増幅装置。
【００１９】
（３）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の一部に並列接続されたキャパシタとを含むとともに、１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗にキャパシタが並列接続されていない、抵抗−キャパシタ分圧回路であり、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗値を、ｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間の抵抗値のｊ倍とし、
ｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量がｊ番目の前記半導体増幅素子の第１端子と第３端子間の容量と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。
【００２０】
（４）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗及び該直列抵抗の一部に並列接続されたキャパシタを含むとともに、ｊ番目の前記半導体増幅素子の第１端子と第３端子の間の抵抗にはキャパシタを並列接続していない、抵抗−キャパシタ分圧回路であり、
ｊ番目の前記半導体増幅素子の第１端子と第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
ｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間の抵抗値をｊ番目の半導体増幅素子の第１端子と第３端子の間の抵抗値の（ｎ−ｊ）倍とし、
ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量がｊ番目の半導体増幅素子の第１端子と第３端子間の容量の（ｎ−ｊ）分の１と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。
【００２１】
（５）それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の一部に並列接続されたキャパシタとを含むとともに、１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗にはキャパシタを並列接続していない、抵抗−キャパシタ分圧回路であり、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子間の抵抗値と、ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子間の抵抗値との比をｊ：（ｎ−ｊ）とし、
ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量を、ｊ番目の半導体増幅素子の第１端子と第３端子間の容量の（ｎ−ｊ）分の１と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。
【００２３】
（６）前記キャパシタは、その容量に前記半導体増幅素子の前記第１及び第３端子間の電極間容量が持つ電圧依存性と同等の電圧依存性を持つことを特徴とする請求項１乃至５の何れかに記載の高耐圧増幅装置。
【００２４】
このように、増幅素子の直列接続のための分圧インピーダンス素子の値を、増幅素子の内部インピーダンスを考慮して定めることにより、増幅素子の電圧分担を管理することが可能となり、さらに増幅素子の消費電力を最小限とすることができる。
【００２５】
【発明の実施の形態】
以下、本発明による高耐圧増幅装置の好適実施形態例の構成及び動作を添付図を参照して詳細に説明する。
【００２６】
<第１実施形態>
図１は本発明の第１の実施形態例の高耐圧増幅装置である。図１は図６に示す従来の高耐圧増幅装置と同じ回路構成であるが、キャパシタの値にある種の関係を持たせている点で両者は異なる。
【００２７】
図１は、ｎ個のパワーＭＯＳＦＥＴ（Ｑ1〜Ｑn）１０１〜１０４それぞれのドレイン、ソースを直列に接続して全体を１個のＦＥＴとみなした場合、耐電圧を個々のＦＥＴのｎ倍とすることができるようにした高耐圧増幅装置１００である。図中の１２０（Ｄ）、１３０（Ｓ）、１４０（Ｇ）は、全体を１個のＦＥＴとみなした場合のゲート、ドレイン、ソースの各端子に相当する。
【００２８】
抵抗１０３〜１０７（Ｒa1〜Ｒan）は分圧抵抗でＲa1＝Ｒa2＝…＝Ｒan＝Ｒaである。このＲaの値は、ＦＥＴの直流ゲート電流による分圧比の誤差が必要な値以下となるように選ぶが、直流ゲート電流は非常に小さいため、分圧抵抗の値をある程度以上にできるため、この抵抗での電力消費は通常問題にならない。
【００２９】
キャパシタ１０８〜１１２（Ｃa1〜Ｃan）は分圧コンデンサで、それぞれ後述する値に選ぶことにより、交流信号に対する各ＦＥＴの電圧分担を均等にすることができる。
【００３０】
一般に、ＦＥＴはゲート、ドレイン、ソースの各電極間に等価的に浮遊容量であるキャパシタを内蔵しており、Ｃgd1〜ＣgdnはそれぞれＦＥＴ１０１〜１０４の内部ゲート、ドレイン間キャパシタである。ＦＥＴのゲート、ソース間のキャパシタは、ゲートとソース間の電圧が小さいのでその影響は無視できる。
【００３１】
以下では説明を簡単化するため図１において次のように仮定する。
（１）ＦＥＴ１０１〜１０４それぞれのゲート電位とソース電位は大略等しいものとする。
（２）Ｒa1＝Ｒa2＝・・＝Ｒan（＝Ｒa）とする。
図１において、Ｄ−Ｓ端子間に直流および交流電圧が印加され、この電圧が均等に分圧され、各ＦＥＴ１０１〜１０４のドレイン、ソース間に印加されているものとする。
【００３２】
各ＦＥＴのゲート、ドレイン間キャパシタＣgdの端子電圧は、上記の仮定の結果、すべて等しいのでキャパシタＣgdに流れる電流もすべて等しいことになり、これをＩgdとするとＦＥＴのゲート漏れ電流を無視すればゲート電流はＩgdとみることができる。分圧キャパシタ１０８〜１１２（Ｃa1、Ｃa2、・・・Ｃan）に流れる電流をそれぞれＩa2、Ｉa2、…、Ｉanとすると、ＦＥＴＱ1のゲート接続点の交流電流について次式が成り立つ。
Ｉa2 = Ia1十Ｉgd 式（ａ‐１）
【００３３】
ここで、交流信号に対して分割抵抗Ｒa1、Ｒa2の両端電圧がそれぞれ等しくなるためには、これらの抵抗値が等しいので並列に接続されているキャパシタの容量も等しい必要がある。すなわち次のようになる。
Ｃa2＝Ｃa1十Ｃgd 式（ｂ‐１）
【００３４】
以下、ＦＥＴ１０２〜１０４のゲート接続点についても同様に
Ｉa3＝Ｉa2＋Ｉgd＝Ｉa1＋２Ｉgd 式（ａ‐２）
従って、 Ｃa3＝Ｃa2＋Ｃgd＝Ｃa1＋２Ｃgd 式（ｂ‐２）
・ ・ Ｉan＝Ｉan-1＋Ｉgd＝Ｉa1＋（ｎ−１）Ｉgd 式（ａ‐ｎ）
従って、 Ｃan＝Ｃan-1＋Ｃgd＝Ｃa1＋（ｎ−ｌ）Ｃgd 式（ｂ‐ｎ）
【００３５】
このように、分圧キャパシタＣa1、Ｃa2、…、Ｃanを式（ｂ‐１）、式（ｂ‐２）、…、式（ｂ‐ｎ）の値にすることによって、各ＦＥＴの印加電圧を均等にすることができる。
【００３６】
また、通常はキャパシタＣa1はＦＥＴ１０１のキャパシタＣgdで代用できるので、Ｃa1＝０となるため、均等にする条件は下記のように簡単になる。
Ｃa2＝Ｃgd、Ｃa3＝２Ｃgd、…、Ｃan＝（ｎ−ｌ）Ｃgd
式（ｃ‐１）
【００３７】
この式（ｃ‐１）を用いて電圧分割回路のキャパシタを決定すれば、従来方法に比べて周波数特性を大幅に伸ばすことができる。
【００３８】
一例として、Ｃgd＝５００ｐＦとして式（ｃ‐１）から分圧キャパシタの値を求めると、Ｃa2＝５００ｐＦ、Ｃa3＝１０００ｐＦ、Ｃa4＝１５００ｐＦとなる。ここで、Ｒa＝１００ｋΩである。この場合の周波数特性は図２となり、高周波領域（数ＭＨｚ）まで平坦な特性を示す。
【００３９】
一般に、ＭＯＳＦＥＴの浮遊容量Ｃgdには電圧依存性があり、ドレイン、ソース間電圧に応じてＣgdも変化する。分圧キャパシタとしてＣgdと近似の電圧依存性をもつコンデンサ（例えば、ＭＯＳＦＥＴと同様の製造プロセスで作られたコンデンサ）を選べば分圧比の電圧依存性をも補償することができる。
【００４０】
以上、単体の増幅素子を直列に接続して等価的に高耐圧の増幅素子を構成する高耐圧増幅装置において、それぞれの増幅素子にバイアスを与えるＣ、Ｒから成る電圧分圧回路のキャパシタＣの値を式（ｃ‐１）を満足するように選べば、得られる高耐圧の増幅素子の周波数特性を最適化できることがわかる。
【００４１】
＜第２実施形態＞
次に本発明による高耐圧増幅装置の第２の実施形態を図３を参照しながら説明する。
【００４２】
図３では、直列接統されたＦＥＴの各ゲートの電位設定が図３に示す第１の実施形態とは別構成により行なわれる。本実施形態においては、各ＦＥＴにバイアスを与えるために各ＦＥＴに一組の抵抗分圧回路を用意している。抵抗分圧回路は、抵抗２０５、２０６、２０８、２０９、２１１、２１２及びキャパシタ２０７、２１０、２１３から構成されている。また、本実施形態では、４個のＦＥＴを直列に接続して高耐圧素子を構成している。図において、ＦＥＴ２０１〜２０４は、高耐圧素子を実現するために直列接統されたｎ個のＦＥＴ群であり、ＦＥＴ２０１のドレインが高耐圧増幅装置２００のドレイン２２０（Ｄ）に、ＦＥＴ２０４のソース、ゲートは高耐圧増幅装置２００のソース２３０（Ｓ）、ゲート２４０（Ｇ）にそれそれ対応している。
【００４３】
図示の接続関係でＦＥＴ２０１のゲート電位は直流的にみると、ＦＥＴ２０１のドレイン電位（Ｅ）とＦＥＴ２０３のドレイン電位（Ｅ／２）間を抵抗２１１（抵抗値：Ｒ）と抵抗２１２（抵抗値：Ｒ）とで分圧した電位（約３Ｅ／４）にバイアスされる。
【００４４】
また、ＦＥＴ２０２のゲート電位は、直流的にみると、ＦＥＴ２０１のドレイン電位（Ｅ）とＦＥＴ２０４のドレイン電位（Ｅ／４）間を抵抗２０８（抵抗値；２Ｒ）と抵抗２０９（抵抗値：Ｒ）とで分圧した電位（約Ｅ／２）にバイアスされる。
【００４５】
同様に、ＦＥＴ２０３のゲート電位は、直流的にみると、ＦＥＴ２０１のドレイン電位（Ｅ）とＦＥＴ２０４のソース電位（０）間を抵抗２０５（抵抗値：３Ｒ）と抵抗２０６（抵抗値：Ｒ）とで分圧した電位（杓１／４Ｅ）にバイアスされる。
【００４６】
交流的にみると、ＦＥＴ２０１のゲート電位を決めている抵抗２１１、２１２からなる抵抗分圧回路は、ＦＥＴ２０１のゲートとドレイン間の電極間容量Ｃgd1の影響を補償するため、抵抗２１２にキャパシタ２１３（容量値：Ｃ＝Ｃgd1）を並列に接続している。
【００４７】
同様に、ＦＥＴ２０２のゲート電位を決めている抵抗２０８、２０９からなる抵抗分圧回路は、ＦＥＴ２０２のゲートとドレイン間の電極間容量Ｃgd2の影響を補償するため、抵抗２０９にキャパシタ２１０（容量値：Ｃ＝Ｃgd2）を並列に接続している。
【００４８】
また、ＦＥＴ２０３のゲート電位を決めている抵抗２０８、２０６からなる抵抗分圧回路は、ＦＥＴ２０３のゲートとドレイン間の電極間容量Ｃgd3の影響を補償するため、抵抗２０６にキャパシタ２０７（容量値：Ｃ＝Ｃgd3）を並列に接続している。
【００４９】
このように本実施形態の回路構成によれば、ＦＥＴの電極間容量の影響を補償するキャパシタ２０７、２１０、２１３の容量Ｃは、Ｃに加わる電圧がそれぞれ（１／４）Ｅで、他の電極間容量から電流が流れ込まないので、それぞれＣgd1、Ｃgd2、Ｃgd3となるが、通常、ＦＥＴは同一型名のものを使用するので、Ｃgd1＝Ｃgd2＝Ｃgd3としてよく、その結果、同一のキャパシタを使用できるというメリットがある。
【００５０】
更に、本実施形態によれば、ＦＥＴに存在する電極間容量を通してゲートを経由して電圧分圧回路へ流れ出す不要電流の大きさを第１実施形態の半分に抑えることができる。
【００５１】
すなわち、キャパシタには、増幅にあずからないエネルギーが蓄積されるので、キャパシタ部分のエネルギーが少ないほど損失が少ないと言える。この観点から図３の回路中の外付けキャパシタ２０７、２１０、２１３に蓄積されるエネルギーを計算すると、各キャパシタには０．５Ｃ（Ｅ／４）2のエネルギーが蓄積されるのでトータルでは０．０９３７５ＣＥ2のエネルギーが蓄積されることになる。他の実施形態（図１、図４と図５）では、この値は０．１８７５ＣＥ2であり、図３の場合の２倍で、図３がキャパシタ部分の損失に関しては有利である。回路中のキャパシタに畜積されるエネルギーを計算するには本来なら各ＦＥＴの電極間容量Ｃgdについても計算する必要がある。しかし、この電極間容量に畜積されるエネルギーは回路構成上図１、図３〜５に関して同じであるため、外付けキャパシタ部分に蓄積されるエネルギーについてのみ比較した。
【００５２】
このように図３の場合は、他の実施形態例に比べてＣにかかる電圧が一番小さく、且つ他から電流が流れ込まないため損失に関しては有利である。ここで、外付けキャパシタ部分に蓄積されたエネルギーは、増幅素子であるＦＥＴが４個の場合について述べたが、他の個数であってもこの結果は適用できる。
【００５３】
尚、図では４個のＦＥＴ２０１〜２０４を直列に接続して高耐圧素子を構成したが、ＦＥＴの数は２個以上であればかまわない。
【００５４】
＜第３実施形態＞
次に本発明による高耐圧増幅装置の第３の実施形態を図４を参照しながら説明する。本実施形態の高耐圧増幅装置３００のドレインが３２０（Ｄ）、ソースが３３０（Ｓ）、ゲートが３４０（Ｇ）でそれぞれ示されている。ＦＥＴ３０１のゲート電位は、直流的にみると、ＦＥＴ３０１のドレイン電位（Ｅ）とＦＥＴ３０４のソース電位（０：ゼロ）間を抵抗３１１（抵抗値：Ｒ）と抵抗３１２（抵抗値：３Ｒ）とで分圧した電位（約３Ｅ／４）にバイアスされる。
【００５５】
ＦＥＴ３０２のゲート電位は直流的にみると、ＦＥＴ３０２のドレイン電位（３Ｅ／４）とＦＥＴ３０４のソース電位（０：ゼロ）間を抵抗３０８（抵抗値：Ｒ）と抵抗３０９（抵抗値：２Ｒ）とで分圧した電位（約Ｅ／２）にバイアスされる。
【００５６】
同様に、ＦＥＴ３０３のゲート電位は、直流的にみるとＦＥＴ３０３のドレイン電位（Ｅ／２）とＦＥＴ３０４のソース電位（０：ゼロ）間を抵抗３０５（抵抗値：Ｒ）と抵抗３０６（抵抗値：Ｒ）とで分圧した電位（約Ｅ／４）にバイアスされる。
【００５７】
交流的にみると、ＦＥＴ３０１のゲート電位を決めている抵抗３１１、３１２からなる抵抗分圧回路は、ＦＥＴ３０１のゲートとドレイン間の電極間容量Ｃgd1の影響を補償するため、抵抗３１２に抵抗比の逆比を有するキャパシタ３１３（容量値：Ｃ／３＝Ｃgd1／３）を並列に接続している。
【００５８】
また、ＦＥＴ３０２のゲート電位を決めている抵抗３０８、３０９からなる抵抗分圧回路は、ＦＥＴ３０２のゲートとドレイン間の伝教間容量Ｃgd2の影響を補償するため、抵抗３０９に抵抗比の逆比を有するキャパシタ３１０（容量値：Ｃ／２＝Ｃgd2／２）を並列に接続している。
【００５９】
同様に、ＦＥＴ３０３のゲート電位を決めている抵抗３０５、３０６からなる抵抗分圧回路は、ＦＥＴ３０３のゲートとドレイン間の電極間容量Ｃgd3の影響を補償するため、抵抗３０６にキャパシタ３０７（容量値：Ｃ＝Ｃgd3）を並列に接続している。
【００６０】
図４の外付けキャバシタ３０７、３１０、３１３に畜積されるエネルギーはそれそれ（１／３２）ＣＥ2、（２／３２）ＣＥ2、（３／３２）ＣＥ2であるので、トータルでは０．１８７５ＣＥ2である。
【００６１】
尚、図では４個のＦＥＴを直列に接続して高耐圧素子を構成したが、ＦＥＴの数は２個以上であればかまわない。
【００６２】
＜第４実施形態＞
次に本発明による高耐圧増幅装置の第４の実施形態を図５を参照しながら説明する。本実施形態では、電圧分圧回路が各ゲート独立に設けられおり、高耐圧増幅装置４００のドレインが４２０（Ｄ）、ソースが４３０（Ｓ）、ゲートが４４０（Ｇ）でそれぞれ示されている。
【００６３】
ＦＥＴ４０１のゲート電位は直流的にみると、ＦＥＴ４０１のドレイン電位（Ｅ）とＦＥＴ４０４のソース電位（０：ゼロ）間を抵抗４１１（抵抗値：Ｒ）と抵抗４１２（抵抗値：３Ｒ）とで分圧した電位（約３Ｅ／４）にバイアスされることになる。
【００６４】
ＦＥＴ４０２のゲート電位は、直流的にみると、ＦＥＴ４０１のドレイン電位（Ｅ）とＦＥＴ４０４のソース電位（０：ゼロ）間を抵抗４０８（抵抗値：２Ｒ）と抵抗４０９（抵抗値：２Ｒ）とで分圧した電位（約Ｅ／２）にバイアスされることになる。
【００６５】
同様に、ＦＥＴ４０３のゲート電位は、直流的にみると、ＦＥＴ４０１のドレイン電位（Ｅ）とＦＥＴ４０４のソース電位（０：ゼロ）間を抵抗４０５（抵抗値：３Ｒ）と抵抗４０６（抵抗値：Ｒ）とで分圧した電位（約Ｅ／４）にバイアスされる。
【００６６】
交流的にみると、ＦＥＴ４０１のゲート電位を決めている抵抗４１１、４１２からなる抵抗分圧回路は、ＦＥＴ４０１のゲートとドレイン間の電極間容量Ｃgd1の影響を補償するため、抵抗４１２にキャパシタ４１３（容量値：Ｃ／３）を並列に接続している。ここで、Ｃ＝Ｃgd1である。
【００６７】
また、ＦＥＴ４０２のゲート電位を決めている抵抗４０８、４０９からなる抵抗分圧回路は、ＦＥＴ４０２のゲートとドレイン間の電極間容量Ｃgd2の影響を補償するため、抵抗４０９にキャパシタ４１０（容量値：Ｃ／２）を並列に接続している。
【００６８】
同様に、ＦＥＴ４０３のゲート電位を決めている抵抗４０５、４０６からなる抵抗分圧回路は、ＦＥＴ４０３のゲートとドレイン間の浮遊容量Ｃgd3の影響を補償するため、抵抗４０６にキャパシタ４０７（容量値：Ｃ）を並列に接続している。
【００６９】
図５に示す外付けキャパシタ４０７、４１０、４１６に蓄積されるエネルギーは、それぞれ（ｌ／３２）ＣＥ2、（２／３２）ＣＥ2、（３／３２）ＣＥ2であるのでトーダルでは０．１８７５ＣＥ2である。
【００７０】
尚、図では４個のＦＥＴを直列に接統して高耐圧素子を構成したが、ＦＥＴの数は２個以上であればかまわない。一般に、電極間容量Ｃgdは、ドレイン、ソース間電圧Ｖdsにより１０倍以上も変化するため、どのＶdsの時点のＣgdを用いたら良いかが問題となる。この問題に対しては、素子の耐圧の点からは、Ｖdsが最大のとき各ＭＯＳＦＥＴにかかる電圧が均等である方が望ましく、Ｖdsが比較的小さい場合には各ＭＯＳＦＥＴにかかる電圧に多少の不均一があっても素子破壊は起こらないからである。このため、電極間容量Ｃgdの値としては最大使用電圧のときの容量値を用いることが望ましい。
【００７１】
以上の説明ではＦＥＴを例にとって説明したが、これはバイポーラトランジスタ、ＩＧＢＴでもかまわない。更にＦＥＴの代わりにオぺアンプを使うことも可能である。なお、各ＦＥＴのゲートに発振防止のためゲート抵抗を挿入してもよい。
【００７２】
【発明の効果】
上述の如く、本発明の高耐圧増幅装置によれば、以下に記すような格別な効果を奏する。すなわち、本発明によれば、分圧インピーダンスを予め定めた関係式に従って選ぶことによって、広い周波数範囲にわたり構成増幅素子の電圧分担を均等もしくは任意に設定することができるので、過渡的な動作状態を含め素子に過大電圧が印加されるのを防止し、素子を破壊から守ることができる。又、他の方式に比べて回路構成が簡単であり、分圧器に対して供給する無駄な電力を最小にできる。
【００７３】
また、分圧インピーダンスに流れる電流を必要最小限とすることができるので、システム全体の効率を高めることができる。更に、高耐圧の半導体素子は構造上オン抵抗が高くなるが、低耐圧・低オン抵抗の素子を直列接続して耐圧を上げることができるので、結果的に高耐圧の素子を用いるよりも低オン抵抗を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による高耐圧増幅装置である。
【図２】図１に示す実施形態の高耐圧増幅装置の周波数特性を示す図である。
【図３】本発明の第２の実施形態による高耐圧増幅装置である。
【図４】本発明の第３の実施形態による高耐圧増幅装置である。
【図５】本発明の第４の実施形態による高耐圧増幅装置である。
【図６】従来の高耐圧増幅装置である。
【図７】従来の他の例における高耐圧増幅装置である。
【図８】従来の高耐圧増幅装置の周波数特性を示す図である。
【図９】従来の高耐圧増幅装置の周波数特性を示す図である。
【符号の説明】
１００〜４００ 高耐圧増幅装置
１０１〜１０４、２０１〜２０４、３０１〜３０４、４０１〜４０４ＦＥＴ
１０３〜１０７、２０５、２０６、２０８、２０９、２１１、２１２、３０５、
３０６、３０８、３０９、３１１、３１２、４０５、４０６、４０８、４０９、
４１１、４１２ 抵抗
１０８〜１１２、２０７、２１０、２１３、３０７、３１０、３１３、４０７、
４１０、４１３ キャパシタ
１２０、２２０、３２０、４２０ ドレイン（Ｄ）
１３０、２３０、３３０、４３０ ソース（Ｓ）
１４０、２４０、３４０、４４０ ゲート（Ｇ）
Claims (6)
- それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の全部に並列接続されたキャパシタとを含む抵抗−キャパシタ分圧回路であり、
前記直列抵抗は、前記１番目の半導体増幅素子の前記第１端子と前記ｎ番目の半導体増幅素子の前記第２端子との間に直列接続されたｎ個の抵抗を含み、該ｎ個の抵抗の接続点に前記（ｎ−１）個の半導体増幅素子の前記第３端子が接続され、
前記直列抵抗の前記抵抗は等しい抵抗値であり、
ｉ番目の前記抵抗に並列接続したキャパシタの容量が、（ｉ−１）番目の前記抵抗に並列接続したキャパシタの容量と、（ｉ−１）番目の半導体増幅素子の第１端子と第３端子との間の容量との加算値であり、
前記ｉは、上記ｎ以下で且つ２以上の整数であることを特徴とする高耐圧増幅装置。 - それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、ｎ個の直列抵抗と、該直列抵抗の２番目以降の抵抗に並列接続されたキャパシタとを含む抵抗−キャパシタ分圧回路であり、
前記直列抵抗は、前記１番目の半導体増幅素子の前記第１端子と前記ｎ番目の半導体増幅素子の前記第２端子との間に直列接続されたｎ個の抵抗を含み、該ｎ個の抵抗の接続点に前記（ｎ−１）個の半導体増幅素子の前記第３端子が接続され、
前記直列抵抗の前記抵抗は等しい抵抗値であり、
ｉ番目の前記抵抗に並列接続したキャパシタの容量が、（ｉ−１）番目の前記抵抗に並列接続したキャパシタの容量と、（ｉ−１）番目の半導体増幅素子の第１端子と第３端子との間の容量との加算値であり、
前記ｉは、ｎ以下で且つ２以上の整数であることを特徴とする高耐圧増幅装置。 - それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の一部に並列接続されたキャパシタとを含むとともに、１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗にキャパシタが並列接続されていない、抵抗−キャパシタ分圧回路であり、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗値を、ｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間の抵抗値のｊ倍とし、
ｊ番目の前記半導体増幅素子の第３端子と（ｊ＋１）番目の前記半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量がｊ番目の前記半導体増幅素子の第１端子と第３端子間の容量と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。 - それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗及び該直列抵抗の一部に並列接続されたキャパシタを含むとともに、ｊ番目の前記半導体増幅素子の第１端子と第３端子の間の抵抗にはキャパシタを並列接続していない、抵抗−キャパシタ分圧回路であり、
ｊ番目の前記半導体増幅素子の第１端子と第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
ｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間の抵抗値をｊ番目の半導体増幅素子の第１端子と第３端子の間の抵抗値の（ｎ−ｊ）倍とし、
ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量がｊ番目の半導体増幅素子の第１端子と第３端子間の容量の（ｎ−ｊ）分の１と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。 - それぞれ第１端子、第２端子、前記第１端子及び前記第２端子間の伝達特性を制御する制御端子として第３端子を有し、前記第１端子及び前記第２端子を用いて直列接続されたｎ（２以上の整数）個の半導体増幅素子と、該ｎ個の半導体増幅素子からｎ番目の前記半導体増幅素子を除く（ｎ−１）個の半導体増幅素子の前記第３端子に所定のバイアス電圧を与える電圧分圧手段とを備え、
前記ｎ個の半導体増幅素子の１番目の半導体増幅素子の前記第１端子及び前記ｎ番目の半導体増幅素子の前記第２端子間に負荷を介して電源が接続され、前記ｎ番目の半導体増幅素子の前記第３端子に入力された信号を前記ｎ個の半導体増幅素子により増幅する高耐圧増幅装置において、
前記電圧分圧手段は、直列抵抗と該直列抵抗の一部に並列接続されたキャパシタとを含むとともに、１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間の抵抗にはキャパシタを並列接続していない、抵抗−キャパシタ分圧回路であり、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子の間、及びｊ番目の前記半導体増幅素子の第３端子とｎ番目の前記半導体増幅素子の第２端子の間にそれぞれ抵抗を接続し、
１番目の前記半導体増幅素子の第１端子とｊ番目の前記半導体増幅素子の第３端子間の抵抗値と、ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子間の抵抗値との比をｊ：（ｎ−ｊ）とし、
ｊ番目の半導体増幅素子の第３端子とｎ番目の半導体増幅素子の第２端子の間の抵抗にはキャパシタを並列接続し、該キャパシタの容量を、ｊ番目の半導体増幅素子の第１端子と第３端子間の容量の（ｎ−ｊ）分の１と等しくし、
上記ｊは、（ｎ−１）以下で且つ１以上の整数であることを特徴とする高耐圧増幅装置。 - 前記キャパシタは、その容量に前記半導体増幅素子の前記第１及び第３端子間の電極間容量が持つ電圧依存性と同等の電圧依存性を持つことを特徴とする請求項１乃至５の何れかに記載の高耐圧増幅装置。
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