JP2012227992A - レベルシフト回路、制御回路及びｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】信号遅延が小さく高速化可能なレベルシフト回路、制御回路及びＤＣ−ＤＣコンバータを提供する。
【解決手段】実施形態によれば、差動電流生成回路と電流減算回路とを備えたレベルシフト回路が提供される。前記差動電流生成回路は、第１の高電位端子と第１の低電位端子との間に接続され、入力される制御信号に応じて、規定値または前記規定値よりも大きい電流値に変化する電流と前記規定値よりも大きい電流値または前記規定値に変化する電流とを一対の差動電流として生成する。前記電流減算回路は、第２の高電位端子と第２の低電位端子との間に接続され、前記一対の差動電流を受けて、前記一対の差動電流の差に等しい電流を生成する。
【選択図】図１

Description

本発明の実施形態は、レベルシフト回路、制御回路及びＤＣ−ＤＣコンバータに関する。

機器の低消費電力化、高機能化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電圧が必要とされる場合がある。このように、異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられる。例えば、ＤＣ−ＤＣコンバータにおいては、制御回路など低耐圧部で生成される制御信号は、レベルシフト回路を用いてスイッチ素子など高耐圧部に伝達される。また、ＤＣ−ＤＣコンバータの高速化にともない、レベルシフト回路には、高速化が求められている。

特表２００５−５１３９９４号公報

本発明の実施形態は、信号遅延が小さく高速化可能なレベルシフト回路、制御回路及びＤＣ−ＤＣコンバータを提供する。

実施形態によれば、差動電流生成回路と電流減算回路とを備えたレベルシフト回路が提供される。前記差動電流生成回路は、第１の高電位端子と第１の低電位端子との間に接続され、入力される制御信号に応じて、規定値または前記規定値よりも大きい電流値に変化する電流と前記規定値よりも大きい電流値または前記規定値に変化する電流とを一対の差動電流として生成する。前記電流減算回路は、第２の高電位端子と第２の低電位端子との間に接続され、前記一対の差動電流を受けて、前記一対の差動電流の差に等しい電流を生成する。

第１の実施形態に係るレベルシフト回路の構成を例示する回路図である。 レベルシフト回路の主要な信号のタイミングチャートであり、（ａ）は制御信号φ、（ｂ）、（ｃ）は一対の差動電流Ｉｄ１、Ｉｄ２、（ｄ）、（ｅ）は一対の第１のカレントミラー回路のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２、（ｆ）は出力電流Ｉｏ、（ｇ）は出力電位Ｖｏを表す。 第２の実施形態に係るレベルシフト回路の構成を例示する回路図である。 レベルシフト回路の主要な信号のタイミングチャートであり、（ａ）は制御信号φ、（ｂ）、（ｃ）は一対の差動電流Ｉｄ１、Ｉｄ２、（ｄ）、（ｅ）は一対の第１のカレントミラー回路のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２、（ｆ）は出力電流Ｉｏ、（ｇ）は出力電位Ｖｏを表す。 第３の実施形態に係る制御回路を含むＤＣ−ＤＣコンバータの構成を例示する回路図である。 ＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）は制御信号φ、（ｂ）はレベルシフト回路の出力電位Ｖｏ、（ｃ）はハイサイドスイッチのゲート電位Ｖｇ１、（ｄ）はローサイドスイッチのゲート電位Ｖｇ２、（ｅ）は駆動端子の電位Ｖｌｘを表す。

以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係るレベルシフト回路の構成を例示する回路図である。
レベルシフト回路１においては、差動電流生成回路２が、第１の高電位端子４と第１の低電位端子５との間に接続されている。差動電流生成回路２は、一対の差動電流Ｉｄ１、Ｉｄ２を生成する。差動電流Ｉｄ１の電流値は、制御端子６に入力される制御信号φに応じて、規定値Ｉ１または規定値Ｉ１よりも大きい電流値Ｉ１＋Ｉ２に変化する。差動電流Ｉｄ２の電流値は、制御端子６に入力される制御信号φに応じて、規定値Ｉ１よりも大きい電流値Ｉ１＋Ｉ３または規定値Ｉ１に変化する。

ここで、規定値Ｉ１は、トランジスタがオフしない程度の電流値であり、微小電流である。例えば、トランジスタのゲート・ソース間電圧がしきい値電圧Ｖｔｈ近傍のときに流れる電流値である。また、規定値Ｉ１よりも大きい電流値Ｉ１＋Ｉ２及びＩ１＋Ｉ３は、トランジスタが動作する程度の電流値である。
一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、制御端子６に入力される制御信号φに応じて、Ｉｄ１＝Ｉ１＋Ｉ２のときＩｄ２＝Ｉ１、Ｉｄ１＝Ｉ１のときＩｄ２＝Ｉ１＋Ｉ３に変化する。

第１の高電位端子４と第１の低電位端子５との間には、第１の電源電圧Ｖｓ１が供給される。差動電流生成回路２は、第１の電源電圧Ｖｓ１で動作する。第１の低電位端子５は、接地Ｇｎｄに接続され、第１の低電位端子５の電位Ｖ１ｌは、０Ｖである。第１の高電位端子４の電位Ｖ１ｈは、第１の電源電圧Ｖｓ１に等しい。

また、レベルシフト回路１においては、電流減算回路３が、第２の高電位端子７と第２の低電位端子８との間に接続されている。電流減算回路３は、差動電流生成回路２で生成された一対の差動電流Ｉｄ１、Ｉｄ２を受けて、差動電流Ｉｄ１、Ｉｄ２の差Ｉｄ１−Ｉｄ２に等しい電流（出力電流）Ｉｏを出力端子９に生成する。
出力端子９に生成される出力電流Ｉｏの電流値は、制御信号φに応じて、Ｉｏ＝Ｉ２、Ｉｏ＝−Ｉ３に変化する。

第２の高電位端子７と第２の低電位端子８との間には、第２の電源電圧Ｖｓ２が供給される。電流減算回路３は、第２の電源電圧Ｖｓ２で動作する。第２の低電位端子８の電位Ｖ２ｌに対して、第２の高電位端子７の電位Ｖ２ｈは、Ｖ２ｌ＋Ｖｓ２である。第２の高電位端子７の電位Ｖ２ｈは、第１の高電位端子４の電位Ｖ１ｈ以上に設定される。

レベルシフト回路１には、制御端子６を介して制御信号φが入力される。入力される制御信号φは、ハイレベルが第１の高電位端子４の電位Ｖ１ｈ（＝Ｖｓ１）、ローレベルが第１の低電位端子５の電位Ｖ１ｌ（＝０Ｖ）のデジタル信号である。レベルシフト回路１の出力端子９の電位（出力電位）Ｖｏは、第２の高電位端子７の電位Ｖ２ｈと第２の低電位端子８の電位Ｖ２ｌとの間の値になる。
レベルシフト回路１は、論理振幅が第１の電源電圧Ｖｓ１のデジタル信号を論理振幅が第２の電源電圧Ｖｓ２の信号にレベルシフトする。

次に、各部について詳細に説明する。
差動電流生成回路２においては、一対の電流生成回路１０、１１が、一対の差動電流Ｉｄ１、Ｉｄ２を生成する。
電流生成回路１０においては、定電流源回路１５が、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）１７を介して、定電流源回路１３と並列に接続されている。定電流源回路１３は、規定値Ｉ１の電流を生成する。定電流源回路１５は、電流値Ｉ２の電流を生成する。ＮＭＯＳ１７は、制御信号φでオンまたはオフに制御される。

定電流源回路１３で生成された規定値Ｉ１の電流と定電流源回路１５で生成された電流値Ｉ２の電流とは、ＮＭＯＳ１９を介して、差動電流Ｉｄ１として出力される。
ＮＭＯＳ１７がオフのとき、差動電流Ｉｄ１の電流値は、定電流源回路１３で生成される規定値Ｉ１になる。ＮＭＯＳ１７がオンのとき、定電流源回路１３、１５でそれぞれ生成される規定値Ｉ１、電流値Ｉ２の電流が合成され、差動電流Ｉｄ１の電流値は、Ｉ１＋Ｉ２になる。

電流生成回路１１は、電流生成回路１１と同様に構成されている。
電流生成回路１１においては、定電流源回路１６が、ＮＭＯＳ１８を介して、定電流源回路１４と並列に接続されている。定電流源回路１４は、規定値Ｉ１の電流を生成する。定電流源回路１６は、電流値Ｉ３の電流を生成する。ＮＭＯＳ１８は、制御信号φを否定回路（ＩＮＶ）１２で反転した信号でオンまたはオフに制御される。

定電流源回路１４で生成される規定値Ｉ１の電流と定電流源回路１６で生成される電流値Ｉ３の電流とは、ＮＭＯＳ２０を介して、差動電流Ｉｄ２として出力される。
ＮＭＯＳ１８がオフのとき、差動電流Ｉｄ２の電流値は、定電流源回路１４で生成される規定値Ｉ１になる。ＮＭＯＳ１８がオンのとき、定電流源回路１４、１６でそれぞれ生成される規定値Ｉ１、電流値Ｉ３の電流が合成され、差動電流Ｉｄ２の電流値は、Ｉ１＋Ｉ３になる。

電流減算回路３においては、一対の第１のカレントミラー回路２１、２２が、第２の高電位端子７と一対の電流生成回路１０、１１との間に接続される。第１のカレントミラー回路２１は、第２の高電位端子７と電流生成回路１０との間に接続され、差動電流Ｉｄ１を受ける。第１のカレントミラー回路２２は、第２の高電位端子７と電流生成回路１１との間に接続され、差動電流Ｉｄ２を受ける。

一対の第１のカレントミラー回路２１、２２は、第２の低電位端子８に接続された第２のカレントミラー回路２３に、一対の差動電流Ｉｍ１、Ｉｍ２を折り返す。なお、図１においては、第１のカレントミラー回路２１、２２は、それぞれＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）、第２のカレントミラー回路２３は、ＮＭＯＳで構成されている。

第２のカレントミラー回路２３は、一対の第１のカレントミラー回路２１、２２と、第２の低電位端子８との間に接続される。第２のカレントミラー回路２３の基準側は、第１のカレントミラー回路２２の出力側に接続される。第２のカレントミラー回路２３の出力側は、第１のカレントミラー回路２１の出力側に接続され、さらに出力端子９に接続される。

第２のカレントミラー回路２３の基準側には、第１のカレントミラー回路２２で折り返された差動電流Ｉｍ２が流れる。第２のカレントミラー回路２３の出力側には、第１のカレントミラー回路２１で折り返された差動電流Ｉｍ１が流れる。したがって、出力端子９には、一対の第１のカレントミラー回路２１、２２で折り返された一対の差動電流Ｉｍ１、Ｉｍ２の差Ｉｍ１−Ｉｍ２に等しい電流（出力電流）Ｉｏが生成される。

なお、一対の第１のカレントミラー回路２１、２２の電流比は、互いに等しければよく、任意に設定することができる。例えば、一対の第１のカレントミラー回路２１、２２の電流比は１とすることができる。この場合、一対の第１のカレントミラー回路２１、２２で折り返された電流Ｉｍ１、Ｉｍ２の電流値は、それぞれ一対の差動電流Ｉｄ１、Ｉｄ２の電流値に等しく、Ｉｍ１＝Ｉｄ１、Ｉｍ２＝Ｉｄ２になる。第２のカレントミラー回路２３は、一対の差動電流Ｉｄ１、Ｉｄ２の差Ｉｄ１−Ｉｄ２に等しい出力電流Ｉｏを出力端子９に生成する。

上記のとおり、制御信号φがハイレベル（電位Ｖ１ｈ＝Ｖｓ１）のとき、一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、それぞれＩｄ１＝Ｉ１＋Ｉ２、Ｉｄ２＝Ｉ１になる。制御信号φがローレベル（電位Ｖ１ｌ＝０Ｖ）のとき、一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、それぞれＩｄ１＝Ｉ１、Ｉｄ２＝Ｉ１＋Ｉ３になる。

したがって、制御信号φがハイレベルのとき、出力端子９に生成される出力電流Ｉｏの電流値は、Ｉｏ＝Ｉ２になる。制御信号φがローレベルのとき、出力電流Ｉｏの電流値は、Ｉｏ＝−Ｉ３になる。

例えば、出力端子９にＩＮＶなどの論理回路が接続されると、制御信号φがハイレベルのとき、レベルシフト回路１の出力端子９から論理回路側に出力電流Ｉｏ（＝Ｉ２）が流れようとする。そのため、出力端子９の電位（出力電位）Ｖｏは、第２の高電位端子７の電位Ｖ２ｈの値の近傍のハイレベルになる。制御信号φがローレベルのとき、レベルシフト回路１の出力端子９に論理回路側から出力電流Ｉｏ（＝−Ｉ３）を吸い込もうとする。そのため、出力端子９の出力電位Ｖｏは、第２の低電位端子８の電位Ｖ２ｌの値の近傍のローレベルになる。

このように、レベルシフト回路１は、論理振幅が第１の電源電圧Ｖｓ１のデジタル信号を論理振幅が第２の電源電圧Ｖｓ２の信号にレベルシフトする。
なお、図１においては、差動電流生成回路２として、定電流源回路１５、１６を有する一対の電流生成回路１０、１１を用いた構成を例示している。しかし、定電流源回路１５、１６が生成する電流値Ｉ２、Ｉ３は、互いに等しくてもよい。また、電流値Ｉ２＝Ｉ３の場合、差動電流生成回路２は、定電流源回路１５、１６を共通化して差動回路で構成することもできる。

また、図１においては、ＮＭＯＳ１７、１８は、低耐圧ＭＯＳ、ＮＭＯＳ１９、２０は、高耐圧ＭＯＳで構成される。ＮＭＯＳ１７、１８は、しきい値電圧のペア性など相互のアナログ特性が等しくなるように構成される。ＮＭＯＳ１９、２０は、例えばＤＭＯＳで構成され、ＮＭＯＳ１７、１８の耐圧を保護するとともに、第１のカレントミラー回路２１、２２を構成する各トランジスタの耐圧を保護する。ＮＭＯＳ１７、１８などの耐圧が確保できれば、ＮＭＯＳ１９、２０はなくてもよい。

次に、タイミングチャートを参照しつつ、レベルシフト回路１の動作について説明する。
図２は、レベルシフト回路の主要な信号のタイミングチャートであり、（ａ）は制御信号φ、（ｂ）、（ｃ）は一対の差動電流Ｉｄ１、Ｉｄ２、（ｄ）、（ｅ）は一対の第１のカレントミラー回路のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２、（ｆ）は出力電流Ｉｏ、（ｇ）は出力電位Ｖｏを表す。

上記のとおり、制御信号φがローレベルからハイレベルに変化すると（図２（ａ））、差動電流生成回路２が生成する一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、Ｉｄ１＝Ｉ１＋Ｉ２、Ｉｄ２＝Ｉ１になる（図２（ｂ）、（ｃ））。
第１のカレントミラー回路２１には、規定値Ｉ１よりも大きな電流値Ｉ１＋Ｉ２の差動電流Ｉｄ１が流れる（図２（ｂ））。第１のカレントミラー回路２１を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ１は、しきい値電圧Ｖｔｈよりも高くなる（図２（ｄ））。

第１のカレントミラー回路２２には、規定値Ｉ１の差動電流Ｉｄ２が流れる（図２（ｃ））。第１のカレントミラー回路２２を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ２は、ほぼしきい値電圧Ｖｔｈになる（図２（ｅ））。
上記のとおり、出力端子９に生成される出力電流Ｉｏ＝Ｉ２になり（図２（ｆ））、出力端子９の出力電位Ｖｏは、第２の高電位端子７の電位Ｖ２ｈの値の近傍のハイレベルになる（図２（ｇ））。

次に、制御信号φが、ハイレベルからローレベルに変化すると（図２（ａ））、一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、Ｉｄ１＝Ｉ１、Ｉｄ２＝Ｉ１＋Ｉ３になる（図２（ｂ）、（ｃ））。
第１のカレントミラー回路２１には、規定値Ｉ１の差動電流Ｉｄ１が流れる（図２（ｂ））。第１のカレントミラー回路２１を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ１は、ほぼしきい値電圧Ｖｔｈになる（図２（ｄ））。

第１のカレントミラー回路２２には、規定値Ｉ１よりも大きな電流値Ｉ１＋Ｉ３の差動電流Ｉｄ２が流れる（図２（ｃ））。第１のカレントミラー回路２２を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ２は、しきい値電圧Ｖｔｈよりも高くなる（図２（ｅ））。
上記のとおり、出力端子９に生成される出力電流Ｉｏ＝−Ｉ３になり（図２（ｆ））、出力端子９の出力電位Ｖｏは、第２の低電位端子８の電位Ｖ２ｌの値の近傍のローレベルになる（図２（ｇ））。

このように、レベルシフト回路１においては、第１のカレントミラー回路２１、２２に流れる電流値は、規定値Ｉ１と規定値Ｉ１よりも大きいＩ１＋Ｉ２またはＩ１＋Ｉ３に変化する。また、第１のカレントミラー回路２１、２２を構成する各トランジスタのゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２は、しきい値電圧Ｖｔｈ以上に保たれる。したがって、第１のカレントミラー回路２１、２２は、オフの状態にならず、差動電流Ｉｄ１、Ｉｄ２の電流値の変化に対して高速に応答することができる。

レベルシフト回路１は、論理振幅が第１の電源電圧Ｖｓ１のデジタル信号を、論理振幅が第２の電源電圧Ｖｓ２の信号に、短い信号遅延で高速にレベルシフトすることができる。
また、規定値Ｉ１は、電流値Ｉ２、Ｉ３と比較して微小であり、規定値Ｉ１の電流を流すことによる消費電力の増加はわずかであり、電力効率の低下も十分に小さい。

（第２の実施形態）
図３は、第２の実施形態に係るレベルシフト回路の構成を例示する回路図である。
レベルシフト回路１ａは、図１に表したレベルシフト回路１の電流減算回路３を電流減算回路３ａに置き換えた構成である。差動電流生成回路２については、レベルシフト回路１と同様である。なお、図３においては、図１と同一の要素には、同一の符号を付している。

また、電流減算回路３ａは、電流減算回路３にクランプ回路２４を追加した構成である。一対の第１のカレントミラー回路２１、２２、第２のカレントミラー回路２３については、電流減算回路３と同様である。

クランプ回路２４は、第２の高電位端子７と第２の低電位端子８との間に接続されている。クランプ回路２４においては、第２の高電位端子７と第２の低電位端子８との間に、分割抵抗２５、２６が直列に接続されている。分割抵抗２５、２６は、第２の高電位端子７の電位Ｖ２ｈと第２の低電位端子８の電位Ｖ２ｌとを分割して論理しきい値電位ＶＬｔｈを生成する。論理しきい値電位ＶＬｔｈは、例えば、第２の高電位端子７の電位Ｖ２ｈと第２の低電位端子８の電位Ｖ２ｌとの中点の電位（Ｖ２ｈ＋Ｖ２ｌ）／２である。

また、第２の高電位端子７と第２の低電位端子８との間に、一対のトランジスタ２７、２８が直列に接続されている。トランジスタ２７は、第２の高電位端子７と出力端子９との間に接続されてる。トランジスタ２７のゲートには、分割抵抗２５、２６で生成された論理しきい値電位ＶＬｔｈが供給される。
トランジスタ２８は、出力端子９と第２の低電位端子８との間に接続されている。トランジスタ２８のゲートには、分割抵抗２５、２６で生成された論理しきい値電位ＶＬｔｈが供給される。

トランジスタ２７は、ＮＭＯＳ構成され、出力端子９に生成される出力電流Ｉｏが負のとき、オンする。このとき、出力端子９の出力電位Ｖｏは、分割抵抗２５、２６で生成された論理しきい値電位ＶＬｔｈよりもトランジスタ２７のしきい値電圧Ｖｔｈだけ低い電位ＶＬｔｈ−Ｖｔｈのローレベルになる。

トランジスタ２８は、ＰＭＯＳで構成され、出力端子９に生成される出力電流Ｉｏが正のとき、オンする。このとき、出力端子９の出力電位Ｖｏは、分割抵抗２５、２６で生成された論理しきい値電位ＶＬｔｈよりもトランジスタ２８のしきい値電圧Ｖｔｈだけ高い電位ＶＬｔｈ＋Ｖｔｈのハイレベルになる。

トランジスタ２７、２８がともにオフのときは、出力端子９のインピーダンスは高く、出力端子９の出力電位Ｖｏは、電位ＶＬｔｈ−ＶｔｈとＶＬｔｈ＋Ｖｔｈとの間の値になる。
クランプ回路２４は、出力端子９に生成される出力電流Ｉｏを受け、論理しきい値電位ＶＬｔｈを含む電位ＶＬｔｈ−ＶｔｈとＶＬｔｈ＋Ｖｔｈとの間の電位幅に出力端子９の出力電位Ｖｏをクランプする。

次に、タイミングチャートを参照しつつ、レベルシフト回路１ａの動作について説明する。
図４は、レベルシフト回路の主要な信号のタイミングチャートであり、（ａ）は制御信号φ、（ｂ）、（ｃ）は一対の差動電流Ｉｄ１、Ｉｄ２、（ｄ）、（ｅ）は一対の第１のカレントミラー回路のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２、（ｆ）は出力電流Ｉｏ、（ｇ）は出力電位Ｖｏを表す。

制御信号φがローレベルからハイレベルに変化すると（図４（ａ））、差動電流生成回路２が生成する一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、Ｉｄ１＝Ｉ１＋Ｉ２、Ｉｄ２＝Ｉ１になる（図４（ｂ）、（ｃ））。
第１のカレントミラー回路２１には、規定値Ｉ１よりも大きな電流値Ｉ１＋Ｉ２の差動電流Ｉｄ１が流れる（図４（ｂ））。第１のカレントミラー回路２１を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ１は、しきい値電圧Ｖｔｈよりも高くなる（図４（ｄ））。

第１のカレントミラー回路２２には、規定値Ｉ１の差動電流Ｉｄ２が流れる（図４（ｃ））。第１のカレントミラー回路２２を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ２は、ほぼしきい値電圧Ｖｔｈになる（図４（ｅ））。
出力端子９に生成される出力電流Ｉｏの電流値は、Ｉｏ＝Ｉ２になる（図４（ｆ））。出力端子９の出力電位Ｖｏは、論理しきい値電位ＶＬｔｈよりもしきい値電圧Ｖｔｈだけ高い電位ＶＬｔｈ＋Ｖｔｈのハイレベルになる（図４（ｇ））。

次に、制御信号φが、ハイレベルからローレベルに変化すると（図４（ａ））、一対の差動電流Ｉｄ１、Ｉｄ２の電流値は、Ｉｄ１＝Ｉ１、Ｉｄ２＝Ｉ１＋Ｉ３になる（図４（ｂ）、（ｃ））。
第１のカレントミラー回路２１には、規定値Ｉ１の差動電流Ｉｄ１が流れる（図４（ｂ））。第１のカレントミラー回路２１を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ１は、ほぼしきい値電圧Ｖｔｈになる（図４（ｄ））。

第１のカレントミラー回路２２には、規定値Ｉ１よりも大きな電流値Ｉ１＋Ｉ３の差動電流Ｉｄ２が流れる（図４（ｃ））。第１のカレントミラー回路２２を構成するトランジスタのゲート・ソース間電圧Ｖｇｓ２は、しきい値電圧Ｖｔｈよりも高くなる（図４（ｅ））。
出力端子９に生成される出力電流Ｉｏの電流値は、Ｉｏ＝−Ｉ３になり（図４（ｆ））、出力端子９の出力電位Ｖｏは、論理しきい値電位ＶＬｔｈよりもしきい値電圧Ｖｔｈだけ低い電位ＶＬｔｈ−Ｖｔｈのローレベルになる（図４（ｇ））。

このように、レベルシフト回路１ａにおいては、一対の第１のカレントミラー回路２１、２２に流れる電流値は、規定値Ｉ１と規定値よりも大きい電流値Ｉ１＋Ｉ２またはＩ１＋Ｉ３に変化する。また、第１のカレントミラー回路２１、２２を構成する各トランジスタのゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２は、しきい値電圧Ｖｔｈ以上に保たれる。したがって、第１のカレントミラー回路２１、２２は、オフの状態にならず、差動電流Ｉｄ１、Ｉｄ２の電流値の変化に対して高速に応答することができる。

さらに、レベルシフト回路１においては、クランプ回路２４が、出力端子９に生成される出力電流Ｉｏを受け、論理しきい値電位ＶＬｔｈを含む電位ＶＬｔｈ−ＶｔｈとＶＬｔｈ＋Ｖｔｈとの間の電位幅に出力端子９の出力電位Ｖｏをクランプする。

そのため、出力電位Ｖｏの電位変動の幅が電位差２×Ｖｔｈに抑制され、電荷の充放電にともなう遅延時間を短縮することができる。また、一対の第１のカレントミラー回路２１、２２、第２のカレントミラー回路２３を構成する各トランジスタのドレイン電位の変動が抑制されるため、制御信号φに応じた差動電流Ｉｄ１、Ｉｄ２の変化が高速化される。

また、クランプ回路２４においては、出力端子９には抵抗などの低インピーダンス素子が接続されていない。そのため、クランプ回路２４は、出力電位Ｖｏが電位ＶＬｔｈ−Ｖｔｈのローレベルと電位ＶＬｔｈ＋Ｖｔｈのハイレベルとの間で変化する切り替え動作点でのインピーダンスが高い。したがって、差動電流Ｉｄ１、Ｉｄ２の電流値の変化に対して高速に応答することができる。また、ハイレベルとローレベルとの電位差（論理振幅）が抑制されているため、さらに高速に応答することができる。

したがって、レベルシフト回路１ａは、論理振幅が第１の電源電圧Ｖｓ１のデジタル信号を、論理振幅が第２の電源電圧Ｖｓ２の信号に、さらに短い信号遅延で高速にレベルシフトすることができる。
また、規定値Ｉ１は、電流値Ｉ２、Ｉ３と比較して微小であり、規定値Ｉ１の電流を流すことによる消費電力の増加はわずかであり、電力効率の低下も十分に小さい。

（第３の実施形態）
図５は、第３の実施形態に係る制御回路を含むＤＣ−ＤＣコンバータの構成を例示する回路図である。
図５に表したように、制御回路３０においては、ＰＷＭ生成回路３１が、レベルシフト回路１ａの第１の高電位端子４と第１の低電位端子５との間に接続されている。ＰＷＭ生成回路３１は、レベルシフト回路１ａの制御信号φとしてＰＷＭ信号を生成し、レベルシフト回路１ａの制御端子６に出力する。

第１の高電位端子４と第１の低電位端子５との間には、第１の電源電圧Ｖｓ１が供給される。ＰＷＭ生成回路３１は、第１の電源電圧Ｖｓ１で動作する。第１の低電位端子５は、接地Ｇｎｄに接続され、第１の低電位端子５の電位Ｖ１ｌは、０Ｖである。第１の高電位端子４の電位Ｖ１ｈは、第１の電源電圧Ｖｓ１に等しい。

第２の高電位端子７と第２の低電位端子８との間には、第２の電源電圧Ｖｓ２が供給される。
制御回路３０は、論理振幅が第１の電源電圧Ｖｓ１の制御信号φを、論理振幅が第２の電源電圧Ｖｓ２の信号にレベルシフトして、出力電位Ｖｏとして出力端子９に生成する。上記のとおり、出力電位Ｖｏは、制御信号φに対して短い信号遅延で高速にレベルシフトされる。

また、制御回路３２においては、制御回路３０に、制御回路３０の出力電位Ｖｏで制御されるハイサイドスイッチ３３と、制御回路３０で制御されるローサイドスイッチ３５と、が追加されている。

ハイサイドスイッチ３３は、第２の高電位端子７と駆動端子３７との間に接続される。また、ハイサイドスイッチ３３のゲート（制御端子）は、駆動回路３４を介して、制御回路３０の出力端子９に接続される。ハイサイドスイッチ３３は、駆動回路３４を介して、制御回路３０の出力電位ＶｏでＰＷＭ制御される。ハイサイドスイッチ３３は、ＰＭＯＳ、駆動回路３４は、否定回路（ＩＮＶ）で構成される。

ローサイドスイッチ３５は、駆動端子３７と第１の低電位端子５との間に、ハイサイドスイッチ３３と直列に接続される。ローサイドスイッチ３５は、駆動回路３６を介して、制御回路３０で生成される制御信号φＬでＰＷＭ制御される。ローサイドスイッチ３５は、ＮＭＯＳ、駆動回路３６は、ＩＮＶで構成される。

第２の高電位端子７と第１の低電位端子５との間には、第３の電源電圧Ｖｉｎが供給される。
ＰＷＭ生成回路３１で生成された制御信号φは、レベルシフト回路１ａでレベルシフトされ、駆動回路３４を介して、ハイサイドスイッチ３３のゲートに供給される。ハイサイドスイッチ３３のゲート・ソース間電圧Ｖｇ１は、制御信号φに応じて、ハイレベルまたはローレベルに変化する。ハイサイドスイッチ３３は、制御信号φに応じて、オンまたはオフに制御される。

また、ローサイドスイッチ３５のゲート・ソース間電圧Ｖｇ２は、ＰＷＭ生成回路３１で生成された制御信号φＬに応じて、ハイレベルまたはローレベルになる。なお、ハイサイドスイッチ３３とローサイドスイッチ３５とは、排他的にオンし、同時にオンしないように制御される。

ハイサイドスイッチ３３がオンのとき、ハイサイドスイッチ３３とローサイドスイッチ３５との接続点（駆動端子）３７の電位Ｖｌｘは、第３の電源電圧Ｖｉｎになる。
ローサイドスイッチ３５がオンのとき、駆動端子３７の電位Ｖｌｘは、接地電位０Ｖになる。

制御回路３２は、ＰＷＭ生成回路３１で生成される論理振幅が第１の電源電圧Ｖｓ１の制御信号φ、φＬに応じて、ハイサイドスイッチ３３とローサイドスイッチ３５とをスイッチングさせる。そして、駆動端子３７の電位Ｖｌｘは、第３の電源電圧Ｖｉｎと接地電位０Ｖとに振動する。
制御回路３２においては、レベルシフト回路１が高速化されているため、ハイサイドスイッチ３３とローサイドスイッチ３５とのスイッチングを高速化することができる。

また、ＤＣ−ＤＣコンバータ４０は、制御回路３２、インダクタ４１、平滑コンデンサ４２、検出回路４３を備える。
インダクタ４１の一端は、ハイサイドスイッチ３３とローサイドスイッチ３５との接続点（駆動端子）３７に接続される。インダクタ４１の他端には、第３の電源電圧Ｖｉｎを降圧した電圧Ｖｏｕｔが生成される。

平滑コンデンサ４２は、インダクタ４１の他端と第１の低電位端子５との間に接続され、ＤＣ−ＤＣコンバータ４０の電圧Ｖｏｕｔを平滑化する。
また、インダクタ４１の他端と第１の低電位端子５との間に検出回路４３が接続され、インダクタ４１の他端の電位、すなわちＤＣ−ＤＣコンバータ４０の電圧Ｖｏｕｔを検出して、制御回路３２に帰還する。

制御回路３２のＰＷＭ生成回路３１は、検出回路４３から帰還される電圧Ｖｆｂの誤差の絶対値が小さくなるように、ハイサイドスイッチ３３とローサイドスイッチ３５とをＰＷＭ制御する。
次に、タイミングチャートを参照しつつ、ＤＣ−ＤＣコンバータ４０の動作について説明する。

図６は、ＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）は制御信号φ、（ｂ）はレベルシフト回路の出力電位Ｖｏ、（ｃ）はハイサイドスイッチのゲート電位Ｖｇ１、（ｄ）はローサイドスイッチのゲート電位Ｖｇ２、（ｅ）は駆動端子の電位Ｖｌｘを表す。

なお、図６（ｃ）においては、ハイサイドスイッチ３３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図６（ｄ）においては、ローサイドスイッチ３５がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。

制御信号φがローレベルからハイレベルに変化すると（図６（ａ））、出力端子９の出力電位Ｖｏは、論理しきい値電位ＶＬｔｈよりもしきい値電圧Ｖｔｈだけ高い電位ＶＬｔｈ＋Ｖｔｈのハイレベルになる（図６（ｂ））。

出力電位Ｖｏは、駆動回路３４で反転される。ハイサイドスイッチ３３のゲート電位Ｖｇ１は、第３の電源電圧Ｖｉｎに対して第２の電源電圧Ｖｓ２だけ低いＶｇ１＝Ｖｉｎ−Ｖｓ２のローレベルになる（図６（ｃ））。ハイサイドスイッチ３３はオンする。
また、制御信号φＬは、制御信号φと同相で、ローレベルからハイレベルに変化し（図示せず）、駆動回路３６で反転される。ローサイドスイッチ３５のゲート電位Ｖｇ２は０Ｖのローレベルになる（図６（ｄ））。ローサイドスイッチ３５はオフする。

駆動端子３７の電位Ｖｌｘは、第３の電源電圧Ｖｉｎになる（図６（ｅ））。
インダクタ４１に電流が供給され、ＤＣ−ＤＣコンバータ４０の電圧Ｖｏｕｔが上昇する。
検出回路４３からＰＷＭ生成回路３１に帰還される電圧Ｖｆｂの誤差が大きくなり、ＰＷＭ生成回路３１は、制御信号φをローレベルに変化させる（図６（ａ））。

制御信号φが、ハイレベルからローレベルに変化すると（図６（ａ））、出力端子９の出力電位Ｖｏは、論理しきい値電位ＶＬｔｈよりもしきい値電圧Ｖｔｈだけ低い電位ＶＬｔｈ−Ｖｔｈのローレベルになる（図６（ｂ））。

出力電位Ｖｏは、駆動回路３４で反転される。ハイサイドスイッチ３３のゲート電位Ｖｇ１は、第３の電源電圧Ｖｉｎのハイレベルになる（図６（ｃ））。ハイサイドスイッチ３３はオフする。
また、制御信号φＬは、制御信号φと同相で、ハイレベルからローレベルに変化し（図示せず）、駆動回路３６で反転される。ローサイドスイッチ３５のゲート電位Ｖｇ２は、第２の電源電圧Ｖｓ１のハイレベルになる（図６（ｄ））。ローサイドスイッチ３５はオンする。

駆動端子３７の電位Ｖｌｘは、接地電位０Ｖになる（図６（ｅ））。
インダクタ４１には、ローサイドスイッチ３５を介して回生電流が流れ、ＤＣ−ＤＣコンバータ４０の電圧Ｖｏｕｔは低下する。
検出回路４３からＰＷＭ生成回路３１に帰還される電圧Ｖｆｂの誤差が小さくなり、ＰＷＭ生成回路３１は、制御信号φをハイレベルに変化させる（図６（ａ））。
次サイクル以降同様の動作が繰り返される。

このように、ＰＷＭ生成回路３１は、帰還される電圧Ｖｆｂの誤差の絶対値が小さくなるように、ハイサイドスイッチ３３とローサイドスイッチ３５とを制御信号φ、φＬでＰＷＭ制御する。
ＤＣ−ＤＣコンバータ４０においては、制御回路３２のレベルシフト回路１ａが、制御信号φを高速にハイサイドスイッチ３３に伝達できる。そのため、ハイサイドスイッチ３３とローサイドスイッチ３５とのスイッチングを高速化することができる。

なお、図５においては、レベルシフト回路１ａを用いた制御回路３０、３２、ＤＣ−ＤＣコンバータ４０の構成を例示した。しかし、レベルシフト回路１を用いることもできる。また、図５においては、ハイサイドスイッチ３３は、ＰＭＯＳ、ローサイドスイッチ３５は、ＮＭＯＳ、駆動回路３４、３６は、それぞれＩＮＶによる構成を例示している。しかし、ハイサイドスイッチ３３は、ＮＭＯＳで構成することもできる。また、駆動回路３４、３６は、入力信号と出力信号とが同相のバッファで構成することもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ…レベルシフト回路、 ２…差動電流生成回路、 ３、３ａ…電流減算回路、 ４…第１の高電位端子、 ５…第１の低電位端子、 ６…制御端子、 ７…第２の高電位端子、 ８…第２の低電位端子、 ９…出力端子、 １０、１１…電流生成回路、 １３〜１６…定電流源回路、 ２１、２２…第１のカレントミラー回路、 ２３…第２のカレントミラー回路、 ２４…クランプ回路、 ２５…分割抵抗、 ２７、２８…トランジスタ、 ３０、３２…制御回路、 ３１…ＰＷＭ生成回路、 ３３…ハイサイドスイッチ、 ３４、３６…駆動回路、 ３５…ローサイドスイッチ、 ３７…駆動端子、 ４０…ＤＣ−ＤＣコンバータ、 ４１…インダクタ、 ４２…平滑コンデンサ、 ４３…検出回路

Claims (7)

1. 第１の高電位端子と第１の低電位端子との間に接続され、入力される制御信号に応じて、規定値または前記規定値よりも大きい電流値に変化する電流と前記規定値よりも大きい電流値または前記規定値に変化する電流とを一対の差動電流として生成する差動電流生成回路と、
   第２の高電位端子と第２の低電位端子との間に接続され、前記一対の差動電流を受けて、前記一対の差動電流の差に等しい電流を生成する電流減算回路と、
   を備えたことを特徴とするレベルシフト回路。
2. 前記第２の高電位端子と前記第２の低電位端子との間に接続され、前記電流減算回路が生成した電流を受けて、論理しきい値電位を含み前記第２の高電位端子の電位よりも低く前記第２の低電位端子の電位よりも高い電位幅にクランプするクランプ回路をさらに備えたことを特徴とする請求項１記載のレベルシフト回路。
3. 前記クランプ回路は、
   前記第２の高電位端子と前記第２の低電位端子との間に接続され、前記論理しきい値電位を生成する抵抗と、
   前記第２の高電位端子と前記第２の低電位端子との間に直列に接続され、前記電流減算回路が生成した電流の方向に応じて排他的にオンする一対のトランジスタと、
   を有することを特徴とする請求項２記載のレベルシフト回路。
4. 前記電流減算回路は、
   前記第２の高電位端子と前記一対の差動電流生成回路との間に接続され、前記一対の差動電流を受ける一対の第１のカレントミラー回路と、
   前記一対の第１のカレントミラー回路と前記第２の低電位端子との間に接続され、前記一対の差動電流の差に等しい電流を生成する第２のカレントミラー回路と、
   を有することを特徴とする請求項１〜３のいずれか１つに記載のレベルシフト回路。
5. 請求項１〜４のいずれか１つに記載のレベルシフト回路と、
   前記第１の高電位端子と前記第１の低電位端子との間に接続され、前記制御信号としてＰＷＭ信号を生成するＰＷＭ生成回路と、
   を備えたことを特徴とする制御回路。
6. 前記レベルシフト回路の出力端子に接続され、前記出力端子の電位で制御されるハイサイドスイッチと、
   前記ハイサイドスイッチと直列に接続され、前記ＰＷＭ生成回路によりＰＷＭ制御されるローサイドスイッチと、
   をさらに備えたことを特徴とする請求項５記載の制御回路。
7. 請求項６記載の制御回路と、
   前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
   前記インダクタの他端と前記第１の低電位端子との間に接続された平滑コンデンサと、
   前記インダクタの他端と前記第１の低電位端子との間に接続され、前記インダクタの他端の電位を検出して前記制御回路に帰還する検出回路と、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。

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