JP2016129293A - 電圧検出器 - Google Patents

Abstract

【課題】電源端子入力型のＣＭＯＳインバータを用いた電圧検出器を提供する。
【解決手段】ソース端子に入力電圧が入力され、ゲート端子に基準電圧が入力される第１導電型のトランジスタと、第１導電型のトランジスタのドレイン端子に接続される定電流回路とを備え、第１導電型のトランジスタと定電流回路の接続ノードから、入力電圧及び基準電圧に基づいた出力電圧を出力する電圧検出器を提供する。また、定電流回路は、第２導電型のトランジスタを有し、第２導電型のトランジスタのドレイン端子が、第１導電型のトランジスタのドレイン端子に接続される。
【選択図】図３

Description

本発明は電圧検出器に関する。

従来、電源端子を入力電圧とし、ゲート端子を所定の固定電圧とした電源端子入力型ＣＭＯＳインバータを用いることにより低消費電力な電圧検出器が提案されている（例えば、非特許文献１参照）。
非特許文献１ ＫＡＷＯＲＩ ＴＡＫＡＫＵＢＯ、ＨＡＪＩＭＥ ＴＡＫＡＫＵＢＯ、"Ｗｉｄｅ Ｒａｎｇｅ ＣＭＯＳ Ｖｏｌｔａｇｅ Ｄｅｔｅｃｔｏｒ ｗｉｔｈ Ｌｏｗ Ｃｕｒｒｅｎｔ Ｃｏｎｓｕｍｐｔｉｏｎ ａｎｄ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｖａｒｉａｔｉｏｎ"、ＩＥＩＣＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ｏｎ Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅｓ、２００９／０２／０１、Ｖｏｌ．Ｅ９２−Ａ Ｎｏ．２ ｐｐ．４４３−４５０

従来の電圧検出器は、固定電圧Ｖｒｅｆを増大させて検出電圧Ｖｄｅｔを高くすると、検出時の消費電流が増加する。また、従来の電圧検出器は、固定電圧Ｖｒｅｆを減少させて検出電圧Ｖｄｅｔを低くすると、検出時の応答速度が遅くなる。

本発明の第１の態様においては、ソース端子に入力電圧が入力され、ゲート端子に基準電圧が入力される第１導電型のトランジスタと、第１導電型のトランジスタのドレイン端子に接続される定電流回路とを備え、第１導電型のトランジスタと定電流回路の接続ノードから、入力電圧及び基準電圧に基づいた出力電圧を出力する電圧検出器を提供する。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る電圧検出器１００の概要を示す。 電圧検出器１００の動作の一例を示す。 コンパレータ５０の構成の一例を示す。 コンパレータ５０の回路構成の一例を示す。 比較例に係るコンパレータ５００の構成の一例を示す。 コンパレータ５００の動作を説明するための図である。 コンパレータ５００の基準電圧Ｖｒｅｆと消費電流との関係を示す。 コンパレータ５０の基準電圧Ｖｒｅｆｂと消費電流との関係を示す。 コンパレータ５００の構成の一例を示す。 コンパレータ５００の応答速度を説明するための図である。 コンパレータ５０の応答速度を説明するための図である。 検出電圧Ｖｄｅｔの範囲を説明するための図である。 コンパレータ５０の構成の一例を示す。 電圧検出器１００の構成の一例を示す。 電圧検出器１００の入出力波形の一例を示す。 電圧検出器１００の入力出力波形の一例を示す。 コンパレータ５０の構成の一例を示す。 ＲＥＦＢ回路２３を用いた電圧検出器１００の構成の一例を示す。 ＲＥＦＢ回路２３の具体的な構成の一例を示す。 コンパレータ５０の構成の一例を示す。 本実施形態に係る電圧検出器１００の概要を示す。 基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の検出方法の概要を示す。 本実施形態に係る基準電圧生成部２０の基本回路を示す。 トンネル酸化膜を備える不揮発性記憶素子７０を示す。 基準電圧生成部２０の回路構成の一例を示す。 本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。 基準電圧Ｖｒｅｆの設定方法を示すフロー図である。 基準電圧Ｖｒｅｆの設定方法を説明するための図である。 本実施形態に係る不揮発性記憶素子７０の設定方法を示す。 基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。 エンハンスメント型ＭＯＳトランジスタＭ２への書き込み動作を示す。 基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。 ディプレッション型ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。 本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。 基準電圧生成部２０の回路構成の一例を示す。 書き込み時間に対する閾値電圧Ｖｔｈの変化を示す。 調整時間に対する基準電圧Ｖｒｅｆの遷移状態を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 調整時間に対する基準電圧Ｖｒｅｆの遷移状態を示す。 電圧検出器１００の構成の一例を示す。 実動作モードにおける電圧検出器１００の構成の一例を示す。 基準電圧生成部２０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の他の接続例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る電圧検出器１００の概要を示す。電圧検出器１００は、基準電圧生成部２０、電圧選択部４０及びコンパレータ５０を備える。電圧検出器１００は、入力電圧Ｖｉｎが予め定められた検出電圧Ｖｄｅｔ以上か否かを検出する。

基準電圧生成部２０は、検出電圧Ｖｄｅｔに対応する基準電圧Ｖｒｅｆを生成する。本例の基準電圧生成部２０は、不揮発性記憶素子を有する第１基準電圧生成部２１及び第２基準電圧生成部２２を備える。基準電圧生成部２０は、不揮発性記憶素子を調整することで、第１基準電圧生成部２１及び第２基準電圧生成部２２が生成する基準電圧Ｖｒｅｆを調整する。第１基準電圧生成部２１及び第２基準電圧生成部２２は、それぞれ異なるレベルの基準電圧Ｖｒｅｆを生成する。

第１基準電圧生成部２１は、上昇検出用の基準電圧ＶｒｅｆＨを生成する。第１基準電圧生成部２１は、生成した基準電圧ＶｒｅｆＨを電圧選択部４０に出力する。

第２基準電圧生成部２２は、下降検出用の基準電圧ＶｒｅｆＬを生成する。第２基準電圧生成部２２は、生成した基準電圧ＶｒｅｆＬを電圧選択部４０に出力する。本例の基準電圧ＶｒｅｆＬは、基準電圧ＶｒｅｆＨよりも小さい。

電圧選択部４０は、基準電圧ＶｒｅｆＨ及び基準電圧ＶｒｅｆＬのいずれかを選択する。電圧選択部４０は、選択した基準電圧Ｖｒｅｆをコンパレータ５０に出力する。

コンパレータ５０は、入力電圧Ｖｉｎと検出電圧Ｖｄｅｔとの比較に応じた信号を出力する。コンパレータ５０の出力する信号は、入力電圧Ｖｉｎが検出電圧Ｖｄｅｔ以上か否かにより変化する。本例では、入力電圧Ｖｉｎが検出電圧Ｖｄｅｔより小さい場合、コンパレータ５０の出力は基準電位Ｖｓｓとなる。一方、入力電圧Ｖｉｎが検出電圧Ｖｄｅｔ以上の場合、コンパレータ５０の出力は、入力電圧Ｖｉｎと略等しくなる。本明細書では、コンパレータ５０の出力が、基準電位Ｖｓｓから入力電圧Ｖｉｎに変化すること、及び、入力電圧Ｖｉｎから基準電位Ｖｓｓに変化することを、コンパレータ５０の出力が「反転する」と称する。

本例の電圧検出器１００はヒステリシスに動作する。ヒステリシス動作する場合、電圧選択部４０は、コンパレータ５０の出力に応じて、基準電圧ＶｒｅｆＨ及び基準電圧ＶｒｅｆＬのいずれかを選択する。例えば、コンパレータ５０が基準電位Ｖｓｓを出力している場合に、電圧選択部４０は、基準電圧ＶｒｅｆＨを選択する。一方、コンパレータ５０が入力電圧Ｖｉｎと略等しい電圧を出力している場合に、電圧選択部４０は、基準電圧ＶｒｅｆＬを選択する。

図２は、電圧検出器１００の動作の一例を示す。横軸は電圧検出器１００に入力される入力電圧Ｖｉｎ［Ｖ］を、縦軸はコンパレータ５０の出力電圧Ｖｏｕｔ［Ｖ］を示す。

電圧検出器１００は、複数の検出電圧Ｖｄｅｔを用いてヒステリシスに動作する。例えば、電圧検出器１００は、コンパレータ５０が基準電位Ｖｓｓを出力している場合の上昇検出電圧がＶｄｅｔＨで、コンパレータ５０が入力電圧Ｖｉｎと略等しい電圧を出力している場合の下降検出電圧がＶｄｅｔＬに設定される。この場合、基準電圧ＶｒｅｆＨは上昇検出電圧ＶｄｅｔＨに対応し、基準電圧ＶｒｅｆＬは下降検出電圧ＶｄｅｔＬに対応する。

コンパレータ５０の出力電圧Ｖｏｕｔが基準電位Ｖｓｓの状態で、入力電圧Ｖｉｎが上昇検出電圧ＶｄｅｔＨまで増加すると、コンパレータ５０の出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎと略等しい電圧が出力される。また、コンパレータ５０の出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと略等しい状態で、入力電圧Ｖｉｎが下降検出電圧ＶｄｅｔＬまで低下すると、コンパレータ５０の出力電圧Ｖｏｕｔは基準電位Ｖｓｓとなる。

本実施形態に係る電圧検出器１００は、エナジーハーベストの分野において特に有用である。電圧検出器１００をエナジーハーベストの分野で用いる場合、小さなエネルギーをコンデンサに溜め、使える電圧まで溜まった後、そのエネルギーで仕事をさせる。上昇検出電圧ＶｄｅｔＨまで溜まった後、上昇検出電圧ＶｄｅｔＨから下降検出電圧がＶｄｅｔＬへの電圧差を用いて仕事ができる。上昇検出電圧と下降検出電圧との電圧差ＶｄｅｔＨ−ＶｄｅｔＬは、要求されるシステムによって異なる。そこで、上昇検出電圧ＶｄｅｔＨと下降検出電圧がＶｄｅｔＬの電位を任意に設定することにより、達成したいシステムのパフォーマンスを決めることができ、大きなメリットが得られる。

図３は、コンパレータ５０の構成の一例を示す。コンパレータ５０は、ＣＭＯＳインバータ５１及び出力回路５２を備える。ＣＭＯＳインバータ５１は、第１トランジスタＭ１及び定電流回路５３を有する。

ＣＭＯＳインバータ５１は、入力電圧Ｖｉｎと検出電圧Ｖｄｅｔとを比較する。ＣＭＯＳインバータ５１は、入力電圧Ｖｉｎと検出電圧Ｖｄｅｔとを比較した結果に応じて、出力電圧Ｖｏｕｔｉを出力する。ＣＭＯＳインバータ５１は、電源端子入力型のＣＭＯＳインバータである。よって、ＣＭＯＳインバータ５１の正側電源端子に入力電圧Ｖｉｎが入力され、負側電源端子に基準電位Ｖｓｓが入力される。ＣＭＯＳインバータ５１の正側電源端子とは、第１トランジスタＭ１のソース端子に接続される端子であり、負側電源端子とは、定電流回路５３の一端に接続される端子である。なお、本明細書において、端子が電気的に接続されることを単に「接続」と称する。

第１トランジスタＭ１は、エンハンスメント型のＰＭＯＳトランジスタである。第１トランジスタＭ１のソース端子には、入力電圧Ｖｉｎが入力される。また、第１トランジスタＭ１のゲート端子には、基準電圧Ｖｒｅｆｂに応じた固定の基準電圧Ｖｒｅｆが入力される。第１トランジスタＭ１は、ゲート端子に基準電圧Ｖｒｅｆが入力された状態で、入力電圧Ｖｉｎを上昇させ、上昇検出電圧ＶｄｅｔＨを超えるとオンする。この場合、検出電圧Ｖｄｅｔは、Ｖｒｅｆ+Ｖｇｓ＿Ｍ１で表される。Ｖｇｓ＿Ｍ１は、第１トランジスタＭ１のゲート・ソース間電圧であり、第１トランジスタＭ１に固有の一定値である。よって、第１トランジスタＭ１に流れるドレイン電流の大きさは、基準電圧Ｖｒｅｆによって決まる。

定電流回路５３は、第１トランジスタＭ１のドレイン端子に接続される。また、定電流回路５３は、基準電位Ｖｓｓに接地される。第１トランジスタＭ１と定電流回路５３との接続点からは、出力電圧Ｖｏｕｔｉが出力される。なお、定電流回路５３は単に抵抗素子で構成されてよい。

出力回路５２は、ＣＭＯＳインバータ５１が出力した出力電圧Ｖｏｕｔｉに応じた電圧Ｖｏｕｔを出力する。例えば、出力回路５２は、ＣＭＯＳインバータ５１と多段接続されたＣＭＯＳインバータを有する。出力回路５２は、ＣＭＯＳインバータ５１の出力電圧Ｖｏｕｔｉを出力するか否かを切り替えるＰＭＯＳスイッチを有してもよい。また、出力回路５２は、ＣＭＯＳインバータ５１の出力電圧Ｖｏｕｔｉに応じて動作するソースを接地電位に接続したＮＭＯＳ回路を有してもよい。さらに、出力回路５２は、複数種類の出力用回路、及び、それぞれの出力用回路に対応する出力端子を有してよい。

以上の構成により、コンパレータ５０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差分が、第１トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ＿Ｍ１以上であるか否かに応じて、スイッチングする。例えば、コンパレータ５０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差分がＶｇｓ＿Ｍ１以上である場合に、ハイ（入力電圧Ｖｉｎ）レベルの電圧を出力する。また、コンパレータ５０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差分が、Ｖｇｓ＿Ｍ１よりも小さい場合に、ロー（基準電位Ｖｓｓ）レベルの電圧を出力する。コンパレータ５０の出力が反転する動作点（検出電圧Ｖｄｅｔ）は、基準電圧Ｖｒｅｆにより調整する。本例のコンパレータ５０は、出力回路５２の出力に応じて、電圧選択部４０が基準電圧ＶｒｅｆＨ及びＶｒｅｆＬのいずれかを選択することで、出力回路５２の出力に応じて検出電圧Ｖｄｅｔを変更する。これにより、電圧検出器１００は、ヒステリシスに動作する。

なお、電圧検出器１００が動作すべき検出電圧Ｖｄｅｔに対して、どのような基準電圧Ｖｒｅｆをコンパレータ５０に入力すべきであるかは、コンパレータ５０に含まれるＣＭＯＳインバータ５１の特性による。ただし、ＣＭＯＳインバータ５１の特性はばらつきを有するので、電圧検出器１００が検出電圧Ｖｄｅｔで精度よく動作するためには、ＣＭＯＳインバータ５１の特性のばらつき等を考慮した基準電圧Ｖｒｅｆを用いることが好ましい。

図４は、コンパレータ５０の回路構成の一例を示す。本例の定電流回路５３は、第２トランジスタＭ２、第３トランジスタＭ３及び定電流源５４を備える。第２トランジスタＭ２及び第３トランジスタＭ３は、カレントミラー回路を構成する。

第２トランジスタＭ２は、エンハンスメント型のＮＭＯＳトランジスタである。第２トランジスタＭ２のドレイン端子は、第１トランジスタＭ１のドレイン端子に接続される。第２トランジスタＭ２のソース端子は、基準電位Ｖｓｓに接地される。また、第２トランジスタＭ２のゲート端子は、第３トランジスタＭ３のゲート端子に接続される。なお、第２トランジスタＭ２は、ディプレッション型のＮＭＯＳトランジスタであってよい。

第３トランジスタＭ３は、エンハンスメント型のＮＭＯＳトランジスタである。第３トランジスタＭ３のドレイン端子は、定電流源５４に接続される。第３トランジスタＭ３のソース端子は、基準電位Ｖｓｓに接地される。また、第３トランジスタＭ３のゲート端子は、第３トランジスタＭ３のドレイン端子に接続される。なお、第３トランジスタＭ３は、ディプレッション型のＮＭＯＳトランジスタであってよい。

定電流源５４は、第３トランジスタＭ３に定電流Ｉｃを流す。また、第２トランジスタＭ２及び第３トランジスタＭ３は、カレントミラー回路を構成するので、第２トランジスタＭ２及び第３トランジスタＭ３には、定電流Ｉｃが流れる。これにより、コンパレータ５０のスイッチングの状態によらず、第２トランジスタＭ２に流れる電流が一定に制御される。

なお、コンパレータ５０の基準電圧Ｖｒｅｆ及び検出電圧Ｖｄｅｔは、要求される特性に応じて任意に設定される。例えば、コンパレータ５０において、上昇検出用の基準電圧ＶｒｅｆＨは、０．５Ｖ〜３．２Ｖである。この場合、上昇検出電圧ＶｄｅｔＨは、１．８Ｖ〜４．４Ｖとなる。また、下降検出用の基準電圧ＶｒｅｆＬは、０．４Ｖ〜３．０Ｖである。この場合、下降検出電圧ＶｄｅｔＬは、１．７Ｖ〜４．０Ｖとなる。なお、第１トランジスタＭ１がオンで、且つ、動作温度が常温（２５℃）の場合、第１トランジスタＭ１のドレイン電流及び第２トランジスタＭ２のドレイン電流は、およそ１０ｎＡとなる。但し、第１トランジスタＭ１及び第２トランジスタＭ２のドレイン電流は、温度によって増減するものの、検出電圧Ｖｄｅｔ及び入力電圧Ｖｉｎの大きさに寄らず一定である。一方、第１トランジスタＭ１がオフの場合、コンパレータ５０の消費電流は０Ａである。

図５は、比較例に係るコンパレータ５００の構成の一例を示す。コンパレータ５００は、ＰＭＯＳトランジスタＭｐ及びＮＭＯＳトランジスタＭｎを備える。コンパレータ５００は、電源端子入力型のＣＭＯＳインバータ形式のコンパレータである。本例のＰＭＯＳトランジスタＭｐ及びＮＭＯＳトランジスタＭｎは、いずれのゲート端子にも電圧Ｖｒｅｆａに応じた基準電圧Ｖｒｅｆが入力される点でコンパレータ５０と異なる。

ＰＭＯＳトランジスタＭｐは、エンハンスメント型のＰＭＯＳトランジスタである。ＰＭＯＳトランジスタＭｐのソース端子には、入力電圧Ｖｉｎが入力される。ＰＭＯＳトランジスタＭｐは、入力電圧Ｖｉｎが検出電圧Ｖｄｅｔを超えるとオンして、出力が反転する。電圧検出器１００の検出電圧Ｖｄｅｔは、Ｖｒｅｆ+Ｖｇｓ＿Ｍｐで表される。Ｖｇｓ＿Ｍｐは一定なので、検出電圧Ｖｄｅｔは、基準電圧Ｖｒｅｆに応じて変化する。また、ＰＭＯＳトランジスタＭｐのゲート端子には基準電圧Ｖｒｅｆが入力されるので、ＰＭＯＳトランジスタＭｐに流れる電流の大きさは、基準電圧Ｖｒｅｆによって決まる。

ＮＭＯＳトランジスタＭｎは、エンハンスメント型のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＭｎのドレイン端子は、ＰＭＯＳトランジスタＭｐのドレイン端子に接続される。ＮＭＯＳトランジスタＭｎのソース端子は、基準電位Ｖｓｓに接地される。ＮＭＯＳトランジスタＭｎのゲート端子には、基準電圧Ｖｒｅｆが入力される。つまり、ＮＭＯＳトランジスタＭｎのゲート端子に入力される基準電圧Ｖｒｅｆが変化すると、基準電圧Ｖｒｅｆに応じてＮＭＯＳトランジスタＭｎに流れるＭｐ―Ｍｎドレイン電流Ｉ_Ｍｐｎｄが変化する。

なお、コンパレータ５００において、上昇検出用の基準電圧ＶｒｅｆＨは、２．０Ｖ〜４．２Ｖである。この場合、上昇検出電圧ＶｄｅｔＨは、１．８Ｖ〜４．４Ｖとなる。また、下降検出用の基準電圧ＶｒｅｆＬは、１．８Ｖ〜４．０Ｖである。この場合、下降検出電圧ＶｄｅｔＬは、１．７Ｖ〜４．０Ｖとなる。なお、ＰＭＯＳトランジスタＭｐがオンで、且つ、動作温度が常温（２５℃）の場合、ＰＭＯＳトランジスタＭｐのドレイン電流及びＮＭＯＳトランジスタＭｎのドレイン電流は、１０ｎＡ〜５０ｎＡとなる。但し、ＰＭＯＳトランジスタＭｐ及びＮＭＯＳトランジスタＭｎのドレイン電流は、検出電圧Ｖｄｅｔ、入力電圧Ｖｉｎ及び温度等によって増減する。一方、ＰＭＯＳトランジスタＭｐがオフの場合、コンパレータ５００の消費電流は０Ａである。

図６は、コンパレータ５００の動作を説明するための図である。本例では、基準電圧Ｖｒｅｆを一定の電圧Ｖｒｅｆａにした状態で入力電圧Ｖｉｎを０Ｖから上昇させる。入力電圧Ｖｉｎが上昇検出電圧ＶｄｅｔＨよりも小さい場合、ＰＭＯＳトランジスタＭｐはオフ状態であり、ＮＭＯＳトランジスタＭｎはオン状態である。入力電圧Ｖｉｎが上昇検出電圧ＶｄｅｔＨを超えるとＰＭＯＳトランジスタＭｐがオンしてコンパレータ５００の出力が反転する。

上昇検出電圧ＶｄｅｔＨは、Ｖｒｅｆａ＋Ｖｇｓ＿Ｍｐとなる。Ｖｇｓ＿Ｍｐは、ＰＭＯＳトランジスタＭｐのゲート・ソース間電圧であり、ＰＭＯＳトランジスタＭｐに固有の一定値である。よって、Ｖｒｅｆａ＋Ｖｇｓ＿Ｍｐは、基準電圧Ｖｒｅｆａの値に応じて変化する。また、ＰＭＯＳトランジスタＭｐ―Ｍｎドレイン電流の大小は、基準電圧Ｖｒｅｆａで決まる。よって、コンパレータ５００は、基準電圧Ｖｒｅｆを高くして検出電圧Ｖｄｅｔの設定レベルを高くすると、検出時の消費電流が増加する。

図７は、コンパレータ５００の基準電圧Ｖｒｅｆと消費電流との関係を示す。本例の基準電圧Ｖｒｅｆは、検出電圧Ｖｄｅｔの設定レベルに応じて、基準電圧Ｖｒｅｆａ＿０、基準電圧Ｖｒｅｆａ＿１、Ｖｒｅｆａ＿２の３段階で変化する。基準電圧Ｖｒｅｆａ＿０の場合、上昇検出電圧ＶｄｅｔＨ＝Ｖｒｅｆａ＿０＋Ｖｇｓ＿Ｍｐとなり、基準電圧Ｖｒｅｆａ＿１の場合、上昇検出電圧ＶｄｅｔＨ＝Ｖｒｅｆａ＿１＋Ｖｇｓ＿Ｍｐとなり、基準電圧Ｖｒｅｆａ＿２の場合、上昇検出電圧ＶｄｅｔＨ＝Ｖｒｅｆａ＿２＋Ｖｇｓ＿Ｍｐとなる。

コンパレータ５００は、基準電圧ＶｒｅｆがＰＭＯＳトランジスタＭｐ及びＮＭＯＳトランジスタＭｎのゲート端子に入力されるので、基準電圧Ｖｒｅｆの大きさに応じて、Ｍｐ―Ｍｎドレイン電流が変化する。Ｍｐ―Ｍｎドレイン電流Ｉ_ＭｐｎＤは、ゲート端子に入力される基準電圧Ｖｒｅｆａが大きい程大きくなる。よって、Ｍｐ―Ｍｎドレイン電流Ｉ_ＭｐｎＤは、上昇検出電圧ＶｄｅｔＨが大きくなるに従い増加する。このように、コンパレータ５００の検出時の消費電流は、基準電圧Ｖｒｅｆａの大きさによって変化する。

図８は、コンパレータ５０の基準電圧Ｖｒｅｆｂと消費電流との関係を示す。本例の基準電圧Ｖｒｅｆは、検出電圧Ｖｄｅｔの設定レベルに応じて、基準電圧Ｖｒｅｆｂ＿０、基準電圧Ｖｒｅｆｂ＿１、Ｖｒｅｆｂ＿２の３段階で変化する。基準電圧Ｖｒｅｆｂ＿０の場合、上昇検出電圧ＶｄｅｔＨ＝Ｖｒｅｆｂ＿０＋Ｖｇｓ＿Ｍ１となり、基準電圧Ｖｒｅｆｂ＿１の場合、上昇検出電圧ＶｄｅｔＨ＝Ｖｒｅｆｂ＿１＋Ｖｇｓ＿Ｍ１となり、基準電圧Ｖｒｅｆｂ＿２の場合、上昇検出電圧ＶｄｅｔＨ＝Ｖｒｅｆｂ＿２＋Ｖｇｓ＿Ｍ１となる。

コンパレータ５０は、基準電圧Ｖｒｅｆが第２トランジスタＭ２のゲート端子に入力されないので、第２トランジスタＭ２のドレイン電流は、基準電圧Ｖｒｅｆの大きさに寄らず一定である。よって、Ｍ１−Ｍ２ドレイン電流Ｉ_Ｍ１２Ｄは、定電流回路５３で設定された電流となる。言い換えると、第１トランジスタＭ１のドレイン電流Ｉ_Ｍ１Ｄは、上昇検出電圧ＶｄｅｔＨの大きさによらず一定である。即ち、電圧検出器１００は、検出電圧Ｖｄｅｔの設定レベルが高い場合でも、消費電流が増加しない。以上の通り、第２トランジスタＭ２のドレイン電流を適切に設定することにより、電圧検出器１００の消費電流は、コンパレータ５００の消費電流よりも小さくなる。

図９は、コンパレータ５００の構成の一例を示す。本例のコンパレータ５００の回路構成では、出力端子に接続された出力端容量Ｃｏｕｔが考慮されている。出力端容量Ｃｏｕｔは、コンパレータ５００の次段回路素子の寄生容量等によって大きさが決まる。よって、出力端容量Ｃｏｕｔは、基準電圧Ｖｒｅｆの大きさによらず一定である。

出力端容量Ｃｏｕｔは、コンパレータ５００の応答速度に関連する。例えば、コンパレータ５００の出力端子は、入力電圧Ｖｉｎが下降して下降検出電圧ＶｄｅｔＬであるＶｒｅｆ＋Ｖｇｓ＿Ｍｐを下回るとＰＭＯＳトランジスタＭｐがオフして出力端子が基準電位Ｖｓｓレベルになる。ここで、ＰＭＯＳトランジスタＭｐがオフして出力端子が基準電位Ｖｓｓレベルとなるには、出力端容量Ｃｏｕｔの電荷をＮＭＯＳトランジスタＭｎのドレイン電流で引き抜く必要がある。しかしながら、検出電圧Ｖｄｅｔが低い（＝基準電圧Ｖｒｅｆａ電圧が低い）とＮＭＯＳトランジスタＭｎの電流供給能力が低下して、コンパレータ５００の応答速度が遅くなる。

図１０は、コンパレータ５００の応答速度を説明するための図である。図１０（ａ）は、入力電圧Ｖｉｎの時間変化を示し、図１０（ｂ）は出力電圧Ｖｏｕｔの時間変化を示す。

コンパレータ５００の応答速度は、出力端容量Ｃｏｕｔ及びＮＭＯＳトランジスタＭｎのドレイン電流Ｉ_ＭｎＤに基づいて決まる。より具体的には、応答速度＝Ｃｏｕｔ×Ｖｏｕｔ／Ｉ_ＭｎＤとなる。コンパレータ５００では、出力端容量Ｃｏｕｔは、一定である。一方、ＮＭＯＳトランジスタＭｎのドレイン電流Ｉ_ＭｎＤ及びＶは、基準電圧Ｖｒｅｆに応じて変化する。実線が設定レベルの高い検出電圧Ｖ_Ｈの場合であり、破線が設定レベルの低い検出電圧Ｖ_Ｌの場合である。

時刻ｔ１は、入力電圧Ｖｉｎが下降検出電圧ＶｄｅｔＬよりも小さくなり、ＰＭＯＳトランジスタＭｐがオフする時間である。検出電圧Ｖ_Ｈ及びＶ_Ｌのいずれの場合も、ＰＭＯＳトランジスタＭｐがオフすることにより、入力電圧Ｖｉｎが低下する。

時刻ｔＨＬ＿Ｖ_Ｈは、検出電圧Ｖ_Ｈの場合に出力端容量Ｃｏｕｔに蓄積された電荷が全て引き抜かれる時間である。一方、時刻ｔＨＬ＿Ｖ_Ｌは、検出電圧Ｖ_Ｌの場合に出力端容量Ｃｏｕｔに蓄積された電荷が全て引き抜かれる時間である。コンパレータ５００では、検出電圧Ｖ_Ｈの方が、検出電圧Ｖ_ＬよりもＮＭＯＳトランジスタＭｎのドレイン電流Ｉ_ＭｎＤが大きいので、時刻ｔＨＬ＿Ｖ_Ｈが時刻ｔＨＬ＿Ｖ_Ｌよりも速い。即ち、検出電圧Ｖ_Ｈの方が、検出電圧Ｖ_Ｌよりも応答速度が速い。以上の通り、コンパレータ５００は、検出電圧Ｖｄｅｔの設定レベルが低い場合、ＮＭＯＳトランジスタＭｎの電流供給能力が低下し、検出時の応答が遅くなる。

図１１は、コンパレータ５０の応答速度を説明するための図である。図１１（ａ）は、入力電圧Ｖｉｎの時間変化を示し、図１１（ｂ）は出力電圧Ｖｏｕｔの時間変化を示す。

コンパレータ５０の応答速度は、出力端容量Ｃｏｕｔ及び第２トランジスタＭ２のドレイン電流Ｉ_Ｍ２Ｄに基づいて決まる。より具体的には、応答速度ｔＨＬ＝Ｃｏｕｔ×Ｖｏｕｔ／Ｉ_Ｍ２Ｄとなる。本例では、出力端容量Ｃｏｕｔ及び第２トランジスタＭ２のドレイン電流Ｉ_Ｍ２Ｄは、一定である。一方、出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆに応じて変化する。よって、応答時間ｔは、出力電圧Ｖｏｕｔが小さいほど小さくなる。実線が設定レベルの高い検出電圧Ｖ_Ｈの場合であり、破線が設定レベルの低い検出電圧Ｖ_Ｌの場合である。

時刻ｔ１は、入力電圧Ｖｉｎが下降検出電圧ＶｄｅｔＬよりも小さくなり、第１トランジスタＭ１がオフする時間である。検出電圧Ｖ_Ｈ及びＶ_Ｌのいずれの場合も、第１トランジスタＭ１がオフすることにより、入力電圧Ｖｉｎが低下する。

本例では、第２トランジスタＭ２のドレイン電流Ｉ_Ｍ２Ｄが、検出電圧Ｖｄｅｔの大きさによらず一定である。よって、コンパレータ５０は、コンパレータ５００と比較して、低い検出電圧時の応答速度ｔＨＬを改善できる。また、コンパレータ５０は、検出電圧Ｖｄｅｔに依らず一定の電流で出力端子の電荷を引き抜くので、コンパレータ５０の応答速度ｔＨＬは、出力電圧Ｖｏｕｔに依存する。よって、コンパレータ５０では、低電圧検出時の応答速度ｔＨＬが高電圧検出時の応答速度ｔＨＬよりも速くなる。

図１２は、検出電圧Ｖｄｅｔの範囲を説明するための図である。図１２の（ａ）は、コンパレータ５００の検出電圧Ｖｄｅｔの範囲を説明するための図であり、図１２の（ｂ）は、コンパレータ５０の検出電圧Ｖｄｅｔの範囲を説明するための図である。

コンパレータ５００の検出電圧Ｖｄｅｔの下限は、ＰＭＯＳトランジスタＭｐ及びＮＭＯＳトランジスタＭｎにドレイン電流を流すために必要な入力電圧Ｖｉｎの最低電圧である。よって、コンパレータ５００の検出電圧Ｖｄｅｔの下限は、ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎのゲート・ソース間電圧の和になる。つまり、コンパレータ５００の検出電圧Ｖｄｅｔの下限は、Ｖｇｓ＿Ｍｐ＋Ｖｇｓ＿Ｍｎである。

コンパレータ５０の検出電圧Ｖｄｅｔの下限は、第１トランジスタＭ１及び第２トランジスタＭ２にドレイン電流を流すために必要な入力電圧Ｖｉｎの最低電圧である。よって、コンパレータ５０の検出電圧Ｖｄｅｔの下限は、第１トランジスタＭ１のゲート・ソース間電圧と、第２トランジスタＭ２の飽和電圧の和になる。つまり、コンパレータ５０の検出電圧Ｖｄｅｔの下限は、Ｖｇｓ＿Ｍ１＋Ｖｓａｔ＿Ｍ２である。

以上の通り、コンパレータ５０の検出電圧Ｖｄｅｔの下限は、Ｖｇｓ＿Ｍ１＋Ｖｓａｔ＿Ｍ２であり、コンパレータ５００の検出電圧Ｖｄｅｔの下限は、Ｖｇｓ＿Ｍｐ＋Ｖｇｓ＿Ｍｎである。ここで、トランジスタの飽和電圧Ｖｓａｔはトランジスタの閾値電圧Ｖｔｈよりも小さい場合が多い。よって、コンパレータ５０は、コンパレータ５００よりも、Ｖｇｓ＿Ｍｐ＋Ｖｇｓ＿ＭｎとＶｇｓ＿Ｍ１＋Ｖｓａｔ＿Ｍ２との差分であるＶｇｓ＿Ｍ２−Ｖｓａｔ＿Ｍｎだけ検出電圧範囲が広くなる。

図１３は、コンパレータ５０の構成の一例を示す。本例の定電流回路５３は、定電流源５４を備える。本例の定電流回路５３は、第２トランジスタＭ２及び第３トランジスタＭ３を備えない点で図４に記載の定電流回路５３と異なる。

定電流源５４は、定電流Ｉｃを流す定電流回路５３の一例である。定電流源５４は、第１トランジスタＭ１のドレイン端子に接続される。例えば、定電流源５４は、ＥＥＰ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリセルの様に、フローティングゲートに電荷を注入することにより定電流回路として機能する。これにより、本例のコンパレータ５０は、図４で示したような、定電流源５４がカレントミラー回路で形成される場合と同様に動作する。

なお、定電流回路５３に流れる定電流Ｉｃは、第２トランジスタＭ２のゲート端子に基準電圧ＶｒｅｆＬが入力されていると仮定した状態において、第１トランジスタＭ１がオフされた場合に第２トランジスタＭ２に流れるドレイン電流ＩｒｅｆＬであってよい。また、定電流Ｉｃは、第２トランジスタＭ２のゲート端子に基準電圧ＶｒｅｆＨが入力されていると仮定した状態において、第１トランジスタＭ１がオフされた場合に第２トランジスタＭ２に流れるドレイン電流ＩｒｅｆＨであってよい。さらに、定電流Ｉｃは、ＩｒｅｆＬ以上ＩｒｅｆＨ以下に設定されてよい。基本的に定電流Ｉｃの大きさは、消費電流と、応答速度のトレードオフになるので、要求される特性に応じて適宜設定されてよい。

図１４は、電圧検出器１００の構成の一例を示す。電圧検出器１００は、電圧監視用のＶＩＮ端子から入力された入力電圧Ｖｉｎに応じて、ＯＵＴ端子から出力電圧Ｖｏを出力する。出力電圧Ｖｏは、入力電圧Ｖｉｎに等しい電圧であってもよく、ＶＤＤ端子に接続された出力用の電源電圧Ｖｄｄであってもよい。

電圧選択部４０は、スイッチＳＷＨ及びスイッチＳＷＬを備える。電圧選択部４０は、スイッチＳＷＨ及びスイッチＳＷＬのオンオフを切り替えることにより、基準電圧ＶｒｅｆＨ及び基準電圧ＶｒｅｆＬのいずれかを選択する。電圧選択部４０は、選択した基準電圧Ｖｒｅｆを、コンパレータ５０の正側入力端子に出力する。

スイッチＳＷＨには、第１基準電圧生成部２１が出力した基準電圧ＶｒｅｆＨが入力される。スイッチＳＷＨは、入力された基準電圧ＶｒｅｆＨをコンパレータ５０の正側入力端子に出力する。一方、スイッチＳＷＬには、第２基準電圧生成部２２が出力した基準電圧ＶｒｅｆＬが入力される。スイッチＳＷＬは、入力された基準電圧ＶｒｅｆＬをコンパレータ５０の正側入力端子に出力する。

スイッチＳＷＨ及びスイッチＳＷＬは、コンパレータ５０の出力に応じてオンオフされる。また、スイッチＳＷＨ及びスイッチＳＷＬは、それぞれオンオフが逆となるように制御される。より具体的には、本例のスイッチＳＷＨには、コンパレータ５０の出力した信号が入力される。一方、スイッチＳＷＬには、コンパレータ５０の出力をＮＯＴ回路により反転した信号が入力される。例えば、スイッチＳＷＨ及びスイッチＳＷＬは、コンパレータ５０からハイが入力された場合にオンして、ローが入力された場合にオフする。

制御ロジック５５は、入力されたコンパレータ５０の出力を、任意のロジックで制御する。制御ロジック５５は、制御したコンパレータ５０の出力を後段のインバータ回路５６に出力する。本例の制御ロジック５５は、ＶＤＤ端子に接続される。これにより、制御ロジック５５は、コンパレータ５０の出力に応じて、ＯＵＴ端子にＶＤＤ端子に接続された出力用の電源電圧Ｖｄｄを出力してもよい。なお、本例の制御ロジック５５は、監視結果の極性切り替え用のＰＯＬ（Ｐｏｉｎｔ ｏｆ Ｌｏａｄ）端子、及び、ラッチ付のイネーブル（ＥＮ）端子に接続される。

インバータ回路５６は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備えたＣＭＯＳインバータ回路である。インバータ回路５６のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタには還流ダイオードが並列に設けられる。ＰＭＯＳトランジスタのソース端子は、ＶＤＤ端子に接続され、ドレイン端子はＰＭＯＳＤ端子に接続される。また、ＮＭＯＳトランジスタのソース端子は、基準電位Ｖｓｓに接地され、ドレイン端子はＮＭＯＳＤ端子に接続される。

図１５は、電圧検出器１００の入出力波形の一例を示す。本例の入力出力波形は、入力電圧Ｖｉｎと電源電圧Ｖｄｄとが等しい電圧に設定される場合である。

時刻Ａにおいて、入力電圧Ｖｉｎは、基準電位Ｖｓｓから上昇し始める。期間Ａ−Ｂにおいては、入力電圧Ｖｉｎが最低動作電圧Ｖ_ＭＩＮ未満である。最低動作電圧Ｖ_ＭＩＮとは、制御ロジック５５の論理が正しく出力される最少の電源電圧Ｖｄｄを指す。最低動作電圧Ｖ_ＭＩＮ未満では、ＯＵＴ端子の出力は正確に出力されない。通常、期間Ａ−Ｂは、ロー（基準電位Ｖｓｓ）レベルの出力が期待される期間であるにもかかわらず、ハイ及びローのいずれかが出力される不定な状態となる。本例では、期間Ａ−Ｂにおいて、ハイが出力されている。

期間Ｂ−Ｃでは、入力電圧Ｖｉｎが上昇検出電圧ＶｄｅｔＨより小さいので、ＯＵＴ端子の出力はロー（基準電位Ｖｓｓ）となる。時刻Ｃは、入力電圧Ｖｉｎが上昇検出電圧ＶｄｅｔＨを超える時刻である。本例の上昇検出電圧ＶｄｅｔＨは、コンパレータ５０の正側入力端子に基準電圧ＶｒｅｆＨが入力されている場合の、コンパレータ５０が反転する入力電圧Ｖｉｎを指す。時刻Ｃを経過すると、コンパレータ５０のオンオフが切り替わりハイ（電源電圧Ｖｄｄ）が出力される。なお、コンパレータ５０は、時刻Ｃと同時にハイが出力されるわけではなく、一定の遅延時間（ｔＰＬＨ）経過後ハイを出力する。

時刻Ｄは、入力電圧Ｖｉｎが低下して、入力電圧Ｖｉｎが下降検出電圧ＶｄｅｔＬとなる時刻である。本例の下降検出電圧ＶｄｅｔＬは、コンパレータ５０の正側入力端子に基準電圧ＶｒｅｆＬが入力されている場合の、コンパレータ５０が反転する入力電圧Ｖｉｎを指す。時刻Ｄを経過すると、コンパレータ５０のオンオフが切り替わりロー（基準電位Ｖｓｓ）が出力される。なお、コンパレータ５０は、時刻Ｄと同時にローが出力されるわけではなく、一定の遅延時間（ｔＰＨＬ）経過後ローを出力する。

期間Ｅ−Ｆでは、期間Ａ−Ｂと同様に、ＶＩＮ端子の電圧が最低動作電圧Ｖ_ＭＩＮ未満である。通常、期間Ａ−Ｂは、ロー（基準電位Ｖｓｓ）レベルの出力が期待される期間であるにもかかわらず、ハイ及びローのいずれかが出力される不定な状態となる。本例では、期間Ｅ−Ｆにおいて、ハイが出力されている。

図１６は、電圧検出器１００の入力出力波形の一例を示す。本例の入力出力波形は、入力電圧Ｖｉｎと電源電圧Ｖｄｄとが異なる電圧に設定される場合である。

時刻Ｇにおいて、入力電圧Ｖｉｎの上昇が開始する。時刻Ｈは、入力電圧Ｖｉｎが上昇検出電圧ＶｄｅｔＨ以上となる時刻である。時刻Ｈを経過すると、コンパレータ５０のオンオフが切り替わりハイ（電源電圧Ｖｄｄ）が出力される。本例の電圧検出器１００は、ハイを出力する場合に、入力電圧Ｖｉｎではなく電源電圧Ｖｄｄを出力する点で、入力電圧Ｖｉｎと電源電圧Ｖｄｄとが等しい場合と異なる。

時刻Ｉは、入力電圧Ｖｉｎが低下して、入力電圧Ｖｉｎが下降検出電圧ＶｄｅｔＬとなる時刻である。時刻Ｉを経過すると、コンパレータ５０のオンオフが切り替わりロー（基準電位Ｖｓｓ）が出力される。本例の電圧検出器１００は、入力電圧Ｖｉｎと電源電圧Ｖｄｄが異なるので、矩形状の入力出力波形を示す。

図１７は、コンパレータ５０の構成の一例を示す。本例の定電流回路５３は、第２トランジスタＭ２及び第３トランジスタＭ３を備える。

第２トランジスタＭ２及び第３トランジスタＭ３は、ＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）−ＮＭＯＳで構成される。第２トランジスタＭ２のゲート端子及び第３トランジスタＭ３のゲート端子はそれぞれ接続される。第２トランジスタＭ２及び第３トランジスタＭ３は、それぞれＥＥＰＲＯＭにより形成される。よって、第２トランジスタＭ２及び第３トランジスタＭ３のフローティングゲートの書き込みを制御することによって、第２トランジスタＭ２及び第３トランジスタＭ３に予め定められたドレイン電流が流れるように制御できる。本例の第２トランジスタＭ２及び第３トランジスタＭ３は、ドレイン電流として１０ｎＡが流れるように設定される。

コンパレータ５０は、入力電圧Ｖｉｎが上昇して第１トランジスタＭ１がオンすると、出力端子ＣＭＰＯＵＴの出力が反転する。本例のコンパレータ５０は、第１トランジスタＭ１と定電流回路５３の接続ノードと出力端子ＣＭＰＯＵＴとの間に所定の論理回路を備える。コンパレータ５０は、検出電圧Ｖｄｅｔの設定レベルが低い場合、定電流回路５３から予め定められた電流が流れるので、応答速度ｔＨＬを改善できる。また、コンパレータ５０は、検出電圧Ｖｄｅｔの設定レベルが高い場合、定電流回路５３に流れるドレイン電流が増加しないので、消費電流増加を抑制できる。

図１８は、ＲＥＦＢ回路２３を用いた電圧検出器１００の構成の一例を示す。ＲＥＦＢ回路２３は、コンパレータ５０のＣＭＰ端子に接続される。ＣＭＰ端子は、コンパレータ５０の第１トランジスタＭ１のドレイン端子に接続される。ＲＥＦＢ回路２３は、ＣＭＰ端子に予め定められたＲＥＦ電流を流すように設定される。ＲＥＦ電流は、ＥＥＰＲＯＭの書き込みを制御することにより調整される。

図１９は、ＲＥＦＢ回路２３の具体的な構成の一例を示す。ＲＥＦＢ回路２３は、第１書込ＭＯＳトランジスタＭｗ−１、第１出力ＭＯＳトランジスタＭｒ−１、第２書込ＭＯＳトランジスタＭｗ−２及び第２出力ＭＯＳトランジスタＭｒ−２を備える。

第１書込ＭＯＳトランジスタＭｗ−１、及び、第１出力ＭＯＳトランジスタＭｒ−１は、フローティングゲート及びコントロールゲートをそれぞれ有する。第１書込ＭＯＳトランジスタＭｗ−１のフローティングゲート及びコントロールゲートは、第１出力ＭＯＳトランジスタＭｒ−１のフローティングゲート及びコントロールゲートとそれぞれ接続される。第１書込ＭＯＳトランジスタＭｗ−１は、トンネル酸化膜を有する。一方、第１出力ＭＯＳトランジスタＭｒ−１は、トンネル酸化膜を有さない。

第１出力ＭＯＳトランジスタＭｒ−１のドレイン端子は、所定の入力電圧Ｖｉｎが印加される。第１出力ＭＯＳトランジスタＭｒ−１のソース端子は、第２出力ＭＯＳトランジスタＭｒ−２のドレイン端子に接続される。第２出力ＭＯＳトランジスタＭｒ−２のドレイン端子は、一定の電圧Ｖｒとなるように設定される。第２出力ＭＯＳトランジスタＭｒ−２のソース端子には、基準電位Ｖｓｓが印加される。

第２書込ＭＯＳトランジスタＭｗ−２は、フローティングゲート及びコントロールゲートを有する。第２出力ＭＯＳトランジスタＭｒ−２は、フローティングゲートを有する。第２書込ＭＯＳトランジスタＭｗ−２のフローティングゲートは、第２出力ＭＯＳトランジスタＭｒ−２のフローティングゲートと接続される。第２書込ＭＯＳトランジスタＭｗ−２は、トンネル酸化膜を有する。一方、第２出力ＭＯＳトランジスタＭｒ−２は、トンネル酸化膜を有さない。

第１書込ＭＯＳトランジスタＭｗ−１及び第２書込ＭＯＳトランジスタＭｗ−２は、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第１書込ＭＯＳトランジスタＭｗ−１及び第２書込ＭＯＳトランジスタＭｗ−２のフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Ｖｔｈを制御できる。そして、上述したように、２つの第１ＭＯＳトランジスタＭｗ−１、ｒのフローティングゲート及びコントロールゲートが互いに接続されるので、第１出力ＭＯＳトランジスタＭｒ−１は、第１書込ＭＯＳトランジスタＭｗ−１と同一の閾値電圧Ｖｔｈを有する。また、第２出力ＭＯＳトランジスタＭｒ−２も同様に、第２書込ＭＯＳトランジスタＭｗ−２と同一の閾値電圧Ｖｔｈを有する。

本例のＲＥＦＢ回路２３は、ＥＥＰＲＯＭにデータを書きこむことにより、所定のＲＥＦ電流をＣＭＰ端子に流すことができる。また、第１出力ＭＯＳトランジスタＭｒ−１及び第２出力ＭＯＳトランジスタＭｒ−２は、トンネル酸化膜を有していないので、ディスターブによる閾値電圧Ｖｔｈの変動がない。このため、信頼性の高いＲＥＦ電流を精度よく生成できる。

なお、第２出力ＭＯＳトランジスタＭｒ−２のドレイン端子の電圧Ｖｒは、単にコンパレータ５０の後段の論理回路内のＰＭＯＳトランジスタがＯｎする電圧未満の値であればよい。しかし、第２トランジスタＭ２のドレイン電流が０Ａ、且つ、第１トランジスタＭ１がオフ状態の場合、ＯＵＴ端子はフローティング状態となる。また、コンパレータ５０の出力端子以降の論理回路内のＰＭＯＳトランジスタがＯｎする電圧は、第１トランジスタＭ１がオンする電圧よりも低いので、第２トランジスタＭ２のドレイン電流が０Ａの状態で入力電圧Ｖｉｎを上昇させると、コンパレータ５０の出力端子以降の論理回路に貫通電流が流れる。そこで、本例の電圧Ｖｒは、基準電圧ＶｒｅｆＨの電圧設定範囲（０．５Ｖ〜３．２Ｖ）、及び、基準電圧ＶｒｅｆＬの電圧設定範囲（０．４Ｖ〜３．０Ｖ）よりも低い値に設定している。これにより、第２トランジスタＭ２は、入力電圧Ｖｉｎが低い場合であっても、ドレイン電流を供給できる。よって、ＲＥＦＢ回路２３は、コンパレータ５０の出力端子以降の論理回路に貫通電流が流れるのを防止できる。

図２０は、コンパレータ５０の構成の一例を示す。コンパレータ５０は、第４トランジスタＭ４及び第５トランジスタＭ５をさらに備える。本例のコンパレータ５０は、第１トランジスタＭ１のオンオフ状態に応じて、第１トランジスタＭ１のドレイン端子に流れる電流の大きさを切り替えることができる。

第４トランジスタＭ４は、エンハンスメント型のＮＭＯＳトランジスタである。第４トランジスタＭ４は、第２トランジスタＭ２と同様に、第３トランジスタＭ３とカレントミラー回路を構成する。第４トランジスタＭ４のゲート端子は、第２トランジスタＭ２のゲート端子及び第３トランジスタＭ３のゲート端子にそれぞれ接続される。これにより、第４トランジスタＭ４は、第１トランジスタＭ１のドレイン端子から、定電流源５４に応じた定電流Ｉｃを流す。

第５トランジスタＭ５は、エンハンスメント型のＮＭＯＳトランジスタである。第５トランジスタＭ５は、第１トランジスタＭ１のドレイン端子と第４トランジスタＭ４のドレイン端子とを接続するか否かを切り替える。第５トランジスタＭ５のドレイン端子は、第１トランジスタＭ１のドレイン端子に接続される。第５トランジスタＭ５のゲート端子には、第１トランジスタＭ１の出力がＮＯＴ回路を介して反転された信号が入力される。第５トランジスタＭ５のソース端子は、第４トランジスタＭ４のドレイン端子に接続される。

本例のコンパレータ５０は、第１トランジスタＭ１のオンオフの状態に応じて、第１トランジスタＭ１のドレイン端子に流れる電流の大きさが変化する。例えば、第１トランジスタＭ１がオン状態の場合、第１トランジスタＭ１のドレイン電流は、第２トランジスタＭ２に流れる。一方、第１トランジスタＭ１がオフ状態の場合、第１トランジスタＭ１のドレイン電流は、第２トランジスタＭ２及び第４トランジスタＭ４に流れる。即ち、本例のコンパレータ５０は、第１トランジスタＭ１がオンしている状態における消費電流を低減しつつ、第１トランジスタＭ１がオフした状態における応答速度ｔＨＬを向上することができる。

以上の通り、電圧検出器１００は、電源端子入力型のＣＭＯＳインバータを用いた電圧検出器において、ＮＭＯＳトランジスタ側を定電流源にする。これにより、電圧検出器１００は、コンパレータ回路の特性の改善及び機能の拡張を実現できる。具体的には、電圧検出器１００は、検出電圧Ｖｄｅｔの設定レベルが高い場合の消費電流増加を抑制し、検出電圧Ｖｄｅｔの設定レベルが低い場合の応答速度ｔＨＬを改善できる。また、電圧検出器１００は、検出電圧範囲をＶｇｓ＿Ｍ１＋Ｖｇｓ＿Ｍ２からＶｇｓ＿Ｍｐ＋Ｖｓａｔ＿Ｍｎに拡張できる。

電圧検出器１００は、近年の携帯化された電子機器へ応用することによる効果が高い。例えば、携帯用電子機器は、外部電源ではなくバッテリ駆動を用いる。バッテリ駆動では、バッテリの放電電圧が時間により低下し、電子機器の電源電圧が低下する。電源電圧が最低動作電圧以下になると、電子機器の内部回路が予期しない動作を起こし故障の原因となる。本例の電圧検出器１００は、電圧検出器により電源電圧の監視を行い、電源電圧低下を検出して最低動作電圧になる前に電源電圧の供給を停止して内部回路をオフ状態にできる。

図２１は、本実施形態に係る電圧検出器１００の詳細な構成例を示す。本例の電圧検出器１００は、設定される検出電圧Ｖｄｅｔでコンパレータ５０を動作させるための基準電圧Ｖｒｅｆを検出する基準電圧検出モード、検出した基準電圧Ｖｒｅｆを基準電圧生成部２０に出力させるべく基準電圧生成部２０を設定する基準電圧設定モード、及び、設定した基準電圧Ｖｒｅｆを用いて入力電圧Ｖｉｎと検出電圧Ｖｄｅｔとを比較する実動作モードの３つの動作モードを有する。本例の電圧検出器１００は、図１に示した構成に加え、モード選択部１０及びテスト回路６０を更に備える。また、電圧検出器１００は、電圧検出器１００の内部と外部とを接続する各端子ＶＰＰ、ＤＡＴＡ、ＳＣＬＫ、ＰＵＬＳＥ、ＧＮＤ、ＶＩＮ、ＶＲＥＦ、ＩＲＥＦ、ＶＭＯＮ、ＯＵＴを有する。なお、ＶＲＥＦ端子及びＩＲＥＦ端子は同一端子であってよい。

モード選択部１０は、電圧検出器１００の動作モードを選択する。モード選択部１０は、ＶＰＰ端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部１０は、選択した動作モードに応じて、電圧選択部４０、第１基準電圧生成部２１及び第２基準電圧生成部２２を制御する。

実動作モードにおいて、モード選択部１０は、コンパレータ５０の出力状態を示す信号に基づいて電圧選択部４０に基準電圧Ｖｒｅｆを選択させる。テスト回路６０は、カレントミラー６１及びアンプ回路６２を有する。テスト回路６０は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部４０は、第１基準電圧生成部２１が出力する基準電圧ＶｒｅｆＨ、第２基準電圧生成部２２が出力する基準電圧ＶｒｅｆＬ、及び、ＶＲＥＦ端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択する。

まず、基準電圧検出モードにおける電圧検出器１００の動作を説明する。主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部１０は、基準電圧検出モードを選択した場合、電圧選択部４０にＶＲＥＦ端子から出力される設定電圧Ｖｒｅｆｃを選択させる。基準電圧検出モードにおいては、ＶＲＥＦ端子には、徐々にレベルが変化する設定電圧Ｖｒｅｆｃが入力される。電圧選択部４０は、選択した設定電圧ＶｒｅｆｃをＣＭＯＳインバータ５１の入力端子に入力する。

また、基準電圧検出モードにおいては、ＶＩＮ端子からコンパレータ５０に、電圧検出器１００が動作する検出電圧Ｖｄｅｔと同一の電圧が入力される。本例では、ヒステリシス動作すべく、電圧検出器１００は上昇検出電圧ＶｄｅｔＨ及び下降検出電圧ＶｄｅｔＬの２つの検出電圧Ｖｄｅｔで動作する。この場合、ＶＩＮ端子には、上昇検出電圧ＶｄｅｔＨ及び下降検出電圧ＶｄｅｔＬが順に入力される。ＶＩＮ端子は、コンパレータ５０の電源端子に接続される。

コンパレータ５０は、入力された設定電圧Ｖｒｅｆｃ及び検出電圧Ｖｄｅｔに応じて動作する。設定電圧Ｖｒｅｆｃが徐々に変化するので、設定電圧Ｖｒｅｆｃ及び検出電圧Ｖｄｅｔの差分が所定値以上となった場合に、コンパレータ５０の出力状態が反転する。コンパレータ５０の出力端子は、ＯＵＴ端子に接続される。コンパレータ５０の出力状態が反転したときの設定電圧Ｖｒｅｆｃのレベルが、当該検出電圧Ｖｄｅｔに対応する基準電圧Ｖｒｅｆのレベルとなる。コンパレータ５０の出力状態は、ＯＵＴ端子に接続される外部機器が監視してよく、電圧検出器１００の内部回路が監視してもよい。

図２２は、基準電圧検出モードにおける基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の検出方法の概要を示す。縦軸は、ＶＩＮ端子から入力される入力電圧Ｖｉｎ、ＣＭＯＳインバータ５１の入力端子に入力される設定電圧Ｖｒｅｆｃ及び基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の電圧レベル［Ｖ］を示しており、横軸は時刻ｔを示す。

ＶＩＮ端子に入力される検出電圧Ｖｄｅｔは、時刻の経過に伴い徐々に増加して、予め定められた検出電圧Ｖｄｅｔに到達すると一定に保持される。設定電圧Ｖｒｅｆｃは、予測される基準電圧ＶｒｅｆＨよりも予め定められた値だけ大きい初期値まで、検出電圧と共に増加する。設定電圧Ｖｒｅｆｃが初期値になった後、設定電圧Ｖｒｅｆｃを徐々に変化（本例では減少）させて、ＣＭＯＳインバータ５１の出力が反転するときの設定電圧Ｖｒｅｆｃを検出する。検出された設定電圧Ｖｒｅｆｃは、入力されている検出電圧Ｖｄｅｔに対する基準電圧Ｖｒｅｆとなる。このような処理を、上昇検出電圧ＶｄｅｔＨ及び下降検出電圧ＶｄｅｔＬの双方に対して行い、それぞれに対応する基準電圧ＶｒｅｆＨ及びＶｒｅｆＬを検出する。モード選択部１０は、検出した設定電圧Ｖｒｅｆｃに基づいて、基準電圧生成部２０を設定する。なお、入力電圧Ｖｉｎが検出電圧Ｖｄｅｔに達した後で、コンパレータ５０の出力状態が遷移するように設定電圧Ｖｒｅｆｃを変化させればよく、本例に限定されない。

図２３は、本実施形態に係る基準電圧生成部２０の基本回路を示す。第１基準電圧生成部２１及び第２基準電圧生成部２２は、それぞれ基準電圧生成部２０と同一の回路を有してよい。本実施形態に係る基準電圧生成部２０は、図２３（ｂ）に示すように、エンハンスメント状態とディプレッション状態の２状態にすることができる素子を利用して、基準電圧Ｖｒｅｆを生成する。

図２３（ａ）は、ディプレッション型ＭＯＳトランジスタＭ１とエンハンスメント型ＭＯＳトランジスタＭ２で構成される基準電圧生成部２０を示す。図２３（ａ）の各ＭＯＳトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型及びエンハンスメント型として機能する。

図２３（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１と、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２とを有する基準電圧生成部２０を示す。第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は、フローティングゲート及びコントロールゲートをそれぞれ有する。本例の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負及び電荷量を指す。本例では、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのＭＯＳトランジスタは、ディプレッション型またはエンハンスメント型として機能する。

第１ＭＯＳトランジスタＭ１は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第１ＭＯＳトランジスタＭ１は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。

第２ＭＯＳトランジスタＭ２は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第２ＭＯＳトランジスタＭ２のドレイン端子は、第１ＭＯＳトランジスタＭ１のソース端子に接続される。第２ＭＯＳトランジスタＭ２は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２の接続点から基準電圧Ｖｒｅｆを出力する。

図２３（ｂ）に示した基準電圧生成部２０は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２の接続点から出力される基準電圧Ｖｒｅｆを調整できる。モード選択部１０は、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２のフローティングゲートが保存する電荷の状態を制御することで、基準電圧Ｖｒｅｆを調整する。

図２４は、トンネル酸化膜を備える不揮発性記憶素子７０を示す。不揮発性記憶素子７０は、基板７１、トンネル酸化膜７４、フローティングゲート７５、絶縁膜７６及びコントロールゲート７７を備える。

不揮発性記憶素子７０は、フローティングゲート７５を有することにより、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子である。本例の基板７１は、ｐ型基板で構成される。基板７１は、ソース領域７２及びドレイン領域７３を有する。ソース領域７２及びドレイン領域７３は、イオン注入等の一般的なＣＭＯＳプロセスを用いて形成される。基板７１上には、トンネル酸化膜７４、フローティングゲート７５、絶縁膜７６及びコントロールゲート７７の順に積層して形成される。

コントロールゲート７７は、不揮発性記憶素子７０のゲート端子に印加された電圧により、ソース領域７２とドレイン領域７３との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子７０は、ソース領域７２とドレイン領域７３との間に流れる電流をオンオフする。

絶縁膜７６は、フローティングゲート７５とコントロールゲート７７との間を絶縁する。絶縁膜７６は、ＣＭＯＳプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート７５に蓄積された電荷の状態は、コントロールゲート７７に印加された電圧に応じて変化する。例えば、コントロールゲート７７に印加された電圧に応じて、フローティングゲート７５に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子７０の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。

トンネル酸化膜７４は、通常、基板７１とフローティングゲート７５との間を絶縁する。しかし、トンネル酸化膜７４は、コントロールゲート７７に予め定められた値以上の電圧が印加されると、ＦＮトンネリング（ファウラーノルドハイム トンネリング）により導通状態となる。ＦＮトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート７５は、ＦＮトンネリングによりソース領域７２から電子が注入され、または、電子を放出する。これにより、フローティングゲート７５が保存する電荷の状態が制御される。

図２５は、基準電圧生成部２０の回路構成の一例を示す。基準電圧生成部２０が、基準電圧Ｖｒｅｆを出力している状態において、スイッチ（ＳＷ）は以下のように制御される。
ＳＷｌ：Ｖｄｄ
ＳＷ２：Ｖｓｓ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意

基準電圧生成部２０は、スイッチが図２５のように制御された状態において、第１ＭＯＳトランジスタＭｌがディプレッション状態、第２ＭＯＳトランジスタＭ２がエンハンスメント状態のとき、基準電圧Ｖｒｅｆを生成する。

ＳＷ１〜１０は、高電圧に動作するスイッチにする必要があり、通常のスイッチと比較してオン抵抗が大きい。特にＳＷｌ、ＳＷ６、ＳＷ８、ＳＷ２は、基準電圧生成部２０の電流パスに入っているので、スイッチのオン抵抗が基準電圧Ｖｒｅｆに影響する。

より具体的には、基準電圧生成部２０は、コントロールゲート及びフローティングゲートを有して、ディプレッション型として機能する第１ＭＯＳトランジスタＭｌを備える。また、基準電圧生成部２０は、コントロールゲート及びフローティングゲートを有して、エンハンスメント型として機能する第２書込ＭＯＳトランジスタＭ２を備える。第２書込ＭＯＳトランジスタＭ２は、第１ＭＯＳトランジスタＭｌと直列に接続される。第１ＭＯＳトランジスタＭｌ及び第２書込ＭＯＳトランジスタＭ２は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部２０は、第１ＭＯＳトランジスタＭｌ及び第２書込ＭＯＳトランジスタＭ２の接続点から基準電圧Ｖｒｅｆを出力する。

図２６は、本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。第１基準電圧生成部２１及び第２基準電圧生成部２２は、それぞれ図２６に示す基準電圧生成部２０と同一の回路を有してよい。基準電圧生成部２０は、トンネル酸化膜を有する第１書込ＭＯＳトランジスタＭ１ｗ及びトンネル酸化膜を有さない第１出力ＭＯＳトランジスタＭ１ｒ、並びに、トンネル酸化膜を有する第２書込ＭＯＳトランジスタＭ２ｗ及びトンネル酸化膜を有さない第２出力ＭＯＳトランジスタＭ２ｒを含む。

第１書込ＭＯＳトランジスタＭ１ｗ、及び、第１出力ＭＯＳトランジスタＭ１ｒは、フローティングゲート及びコントロールゲートをそれぞれ有する。第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲート及びコントロールゲートは、第１出力ＭＯＳトランジスタＭ１ｒのフローティングゲート及びコントロールゲートとそれぞれ電気的に接続される。

第１書込ＭＯＳトランジスタＭ１ｗのソース端子は、第２書込ＭＯＳトランジスタＭ２ｗのドレイン端子に接続される。図２５に示した構成と同様に、第１書込ＭＯＳトランジスタＭ１ｗ及び第２書込ＭＯＳトランジスタＭ２ｗを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチＳＷ１は、第１書込ＭＯＳトランジスタＭ１ｗのドレイン端子に、電圧Ｖｐｐを印加するか、接地電位等の基準電位Ｖｓｓを印加するかを選択する。スイッチＳＷ２は、第２書込ＭＯＳトランジスタＭ２ｗのソース端子に、電圧Ｖｐｐを印加するか、接地電位等の基準電位Ｖｓｓを印加するかを選択する。

第１出力ＭＯＳトランジスタＭ１ｒのドレイン端子には、所定の電源電圧Ｖｄｄが印加される。第１出力ＭＯＳトランジスタＭ１ｒのソース端子は、第２出力ＭＯＳトランジスタＭ２ｒのドレイン端子に接続される。当該接続点における電圧が、基準電圧Ｖｒｅｆとして出力される。第２出力ＭＯＳトランジスタＭ２ｒのソース端子には、基準電位Ｖｓｓが印加される。

第２書込ＭＯＳトランジスタＭ２ｗ及び第２出力ＭＯＳトランジスタＭ２ｒは、フローティングゲート及びコントロールゲートをそれぞれ有する。第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲート及びコントロールゲートは、第２出力ＭＯＳトランジスタＭ２ｒのフローティングゲート及びコントロールゲートとそれぞれ電気的に接続される。

第１書込ＭＯＳトランジスタＭ１ｗ及び第２書込ＭＯＳトランジスタＭ２ｗは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第１書込ＭＯＳトランジスタＭ１ｗ及び第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Ｖｔｈを制御することができる。そして、上述したように、２つの第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲート及びコントロールゲートが互いに電気的に接続されるので、第１出力ＭＯＳトランジスタＭ１ｒは、第１書込ＭＯＳトランジスタＭ１ｗと同一の閾値電圧Ｖｔｈを有する。また、第２出力ＭＯＳトランジスタＭ２ｒも同様に、第２書込ＭＯＳトランジスタＭ２ｗと同一の閾値電圧Ｖｔｈを有する。

なお、第１出力ＭＯＳトランジスタＭ１ｒ及び第２出力ＭＯＳトランジスタＭ２ｒは、トンネル酸化膜を有していないので、ディスターブによる閾値電圧Ｖｔｈの変動がない。このため、基準電圧Ｖｒｅｆを精度よく生成できる。また、第１出力ＭＯＳトランジスタＭ１ｒ及び第２出力ＭＯＳトランジスタＭ２ｒは、基準電圧生成部２０において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧Ｖｒｅｆに影響せず、基準電圧Ｖｒｅｆを精度よく生成できる。

図２７は、基準電圧Ｖｒｅｆの設定方法の一例を示すフロー図である。ステップＳ１００において、ＣＭＯＳインバータ５１の電源端子に入力される検出電圧を予め定められた値に設定する。

基準電圧検出モードでは、コンパレータ５０が検出電圧Ｖｄｅｔに応じて動作するためにＣＭＯＳインバータ５１の入力端子に入力されるべき電圧を検出する。ステップＳ２００において、図２２において説明したように、ステップＳ１００で設定した検出電圧Ｖｄｅｔに対応する基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を検出する。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、電圧検出器１００の外部機器に記憶される。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、電圧検出器１００の内部に記憶されてもよい。

基準電圧設定モードでは、ステップＳ２００において検出した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を基準電圧生成部２０に設定する。基準電圧設定モードを実行するステップＳ３００は、ステップＳ３１０〜ステップＳ３３０を有する。なお、それぞれの検出電圧Ｖｄｅｔに対してステップＳ３００の処理を行う。設定された検出電圧Ｖｄｅｔは、ＣＭＯＳインバータ５１の電源端子に入力される。

ステップＳ３１０において、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップＳ３１０における基準状態は、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧を十分高くして、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態（すなわち、フローティングゲートにおける電荷量が略零の状態）を指してもよい。ステップＳ３１０では、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする。

ステップＳ３２０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー６１が生成した調整用電流を印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を正方向に変動させる。これにより、２つの第２ＭＯＳトランジスタＭ２を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第２出力ＭＯＳトランジスタＭ２ｒに流れるべき電流と略等しい電流が与えられてよい。ステップＳ３２０においては、基準電圧生成部２０から出力される基準電圧Ｖｒｅｆが、検出電圧Ｖｄｅｔに対してステップＳ２００で検出した基準電圧Ｖｒｅｆと略等しくなるまで、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。

次に、ステップＳ３３０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー６１が生成した調整用電流を印加しない状態で、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第１書込ＭＯＳトランジスタＭ１ｗの閾値電圧を負方向に変動させる。これにより、２つの第１ＭＯＳトランジスタＭ１を所定のディプレッション状態に設定する。ステップＳ３３０においても、基準電圧生成部２０から出力される基準電圧Ｖｒｅｆが、検出電圧Ｖｄｅｔに対してステップＳ２００で検出した基準電圧Ｖｒｅｆと略等しくなるまで、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。このような処理を、第１基準電圧生成部２１及び第２基準電圧生成部２２に対して行う。これにより、ステップＳ２００で検出した基準電圧Ｖｒｅｆと等しい電圧を、第１基準電圧生成部２１及び第２基準電圧生成部２２に出力させることができる。ステップＳ３００では、基準電圧ＶｒｅｆＨを基準電圧ＶｒｅｆＬよりも先に設定しても、基準電圧ＶｒｅｆＬを先に設定してもどちらでも構わない。

図２８は、基準電圧Ｖｒｅｆの設定方法を説明するための図である。図２８（ａ）は、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒの設定方法を示す。初めに、第１書込ＭＯＳトランジスタＭｌｗのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第１書込ＭＯＳトランジスタＭｌｗの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチＳＷ１及びＳＷ９を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒを設定するときに、第１ＭＯＳトランジスタＭｌｗ、ｒに電流が流れないようにする。

次に、第２出力ＭＯＳトランジスタＭ２ｒに、調整用電流Ｉｒｅｆを印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。

図２８（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１ｗ、ｒの設定方法を示す。第１ＭＯＳトランジスタＭ１ｗ、ｒを設定する場合、調整用電流Ｉｒｅｆを止める。そして、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流が、調整用電流Ｉｒｅｆと略同一となるように、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流を検出する代わりに、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが、上述した所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。

図２９は、不揮発性記憶素子７０の設定方法を示す。不揮発性記憶素子７０は、上述した第１書込ＭＯＳトランジスタＭ１ｗ及び第２書込ＭＯＳトランジスタＭ２ｗに対応する。不揮発性記憶素子７０は、コントロールゲート及びフローティングゲートを有するＮＭＯＳタイプの素子である。不揮発性記憶素子７０は、ＦＮトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。

図２９（ａ）は、不揮発性記憶素子７０の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図２９（ｂ）は、不揮発性記憶素子７０の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子７０の閾値電圧を制御する。

閾値電圧を正方向に変動させる場合、図２９（ａ）に示すように、コントロールゲート端子に電圧Ｖｐｐを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子７０のフローティングゲートには、ＦＮトンネリングにより電子が注入され、不揮発性記憶素子７０の閾値電圧Ｖｔｈが上がる。なお、電圧Ｖｐｐは、不揮発性記憶素子７０のトンネル酸化膜においてＦＮトンネリングするために必要な電圧である。

閾値電圧を正方向に変動させる場合、図２９（ｂ）に示すように、コントロールゲート端子を接地して、ソース端子に電圧Ｖｐｐを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子７０は、ＦＮトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子７０の閾値電圧Ｖｔｈが下がる。図２９（ａ）及び（ｂ）において説明した動作を組み合わせることで、不揮発性記憶素子７０の閾値電圧を所定の電圧に調整することができる。上述したように、第１書込ＭＯＳトランジスタＭ１ｗ及び第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を調整すれば、第１出力ＭＯＳトランジスタＭ１ｒ及び第２出力ＭＯＳトランジスタＭ２ｒの閾値電圧も同様に調整される。

図３０は、基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。本例の電圧検出器１００は、第１基準電圧生成部２１の第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。

モード選択部１０は、第１基準電圧生成部２１の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。モード選択部１０は、電圧選択部４０に、ＶＲＥＦ端子を選択させる。この場合、ＶＲＥＦ端子には、外部から電圧が入力されない。カレントミラー６１は、外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さな調整用電流Ｉｒｅｆを生成して、第１基準電圧生成部２１に出力する。例えばカレントミラー６１は、外部電流ＩＲＥＦの１／ｎ倍（ただしｎ＞１）の大きさの調整用電流Ｉｒｅｆを生成する。これにより、微小な調整用電流Ｉｒｅｆを精度よく生成できる。なお、電圧検出器１００がカレントミラー６１を有さない場合、電圧検出器１００の外部から微小な調整用電流Ｉｒｅｆを入力してもよい。

アンプ回路６２は、電圧選択部４０を介して第１基準電圧生成部２１の出力を受け取り、当該出力を増幅した信号をＶＭＯＮ端子に出力する。電圧計８０には、アンプ回路６２が出力した増幅信号が入力される。これにより、ＶＭＯＮ端子に接続される計測機器における信号対雑音比を向上させる。電圧計８０は、アンプ回路６２が出力した増幅信号の電圧を検出する。また、電圧検出器１００の外部に電圧計８０が設けられてもよい。モード選択部１０は、アンプ回路６２が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、第１基準電圧生成部２１の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。

本例の第１基準電圧生成部２１は、後述する調整シーケンス（１）から（５）を用いて、基準電圧ＶｒｅｆＨが設定される。また、第２基準電圧生成部２２に基準電圧ＶｒｅｆＬが設定される場合も本例の第１基準電圧生成部２１と同様の構成で設定される。

図３１は、第２書込ＭＯＳトランジスタＭ２ｗへの書き込み動作を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第２書込ＭＯＳトランジスタＭ２ｗには、モード選択部１０から制御パルスが入力される。

まず、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０が出力する電圧をモニターしたモニター電圧Ｖｍｏｎは増加する。制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが、設定すべき終了電圧よりも十分大きくなるまで第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに印加される。

次に、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧に徐々に近づくように印加される。

制御パルスは、パルスの強度に応じた電荷をフローティングゲートに保存する。例えば、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス１回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部１０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。なお、モード選択部１０は、第２制御パルスが印加されて、モニター電圧Ｖｍｏｎが終了電圧よりも小さくなった場合、第１制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Ｖｍｏｎを終了電圧に近づけられる。このような処理を、モニター電圧Ｖｍｏｎと終了電圧との差が許容範囲となるまで続行する。

なお、モード選択部１０は、ＶＰＰ端子、ＤＡＴＡ端子、ＳＣＬＫ端子及びＰＵＬＳＥ端子に接続される。モード選択部１０は、ＶＰＰ端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部１０は、ＰＵＬＳＥ端子から入力される周期信号により、制御パルスのパルス幅を制御する。ＳＣＬＫ端子は、モード選択部１０の動作クロックとなるクロック信号をモード選択部１０に出力する。ＤＡＴＡ端子は、テストモードに関するデータ信号をモード選択部１０に出力する。

図３２は、基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。本例の電圧検出器１００は、第１基準電圧生成部２１の第１書込ＭＯＳトランジスタＭ１ｗへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。

第１書込ＭＯＳトランジスタＭ１ｗへの書き込みは、図３０で示した第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う場合と、第１基準電圧生成部２１にカレントミラー６１の出力が入力されない点で異なる。その他の構成は、基本的に図３０の場合と同一である。

図３３は、第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第１書込ＭＯＳトランジスタＭ１ｗには、モード選択部１０から制御パルスが入力される。

まず、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第１制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧よりも十分小さくなるまで第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに印加される。

次に、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは増加する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎを終了電圧に徐々に近づくように調整される。

第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作の場合も、モード選択部１０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Ｖｍｏｎが終了電圧と略一致した場合に終了する。モニター電圧Ｖｍｏｎが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。

図３４は、本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。各構成は、図２６に示した基準電圧生成部２０の回路構成と同一である。実動作モードにおいて基準電圧生成部２０が基準電圧Ｖｒｅｆを出力している状態では、図３４に示すようにスイッチは以下のように制御される。
ＳＷｌ：Ｖｓｓ
ＳＷ２：Ｖｓｓ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意

基準電圧生成部２０は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第１ＭＯＳトランジスタＭ１ｗ、ｒ、及び、エンハンスメント状態に設定された第２ＭＯＳトランジスタＭ２ｗ、ｒを用いて、基準電圧Ｖｒｅｆを生成する。

基準電圧生成部２０の出力する基準電圧Ｖｒｅｆは、調整シーケンス（１）から（５）を用いて調整される。
＜調整シーケンス（１）＞
図３５は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第１ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧が、基準電圧生成部２０に設定すべき基準電圧Ｖｒｅｆよりも十分高くなるように制御する。調整シーケンス（１）において、スイッチは以下のように制御される。これにより、第１ＭＯＳトランジスタＭ１から第２ＭＯＳトランジスタＭ２に電流が流れない状態にする。
ＳＷｌ：Ｖｓｓ
ＳＷ２：Ｖｓｓ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：Ｖｐｐ
ＳＷ１０：任意

＜調整シーケンス（２）＞
図３６は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加することで、第２ＭＯＳトランジスタＭ２ｗ、ｒを、図３１において説明した初期状態に設定する。調整シーケンス（２）において、スイッチは以下のように制御される。
ＳＷｌ：Ｖｓｓ
ＳＷ２：Ｖｓｓ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：Ｖｐｐ

＜確認シーケンス＞
なお、調整シーケンス（２）及び後述する調整シーケンス（３）における第２ＭＯＳトランジスタＭ２ｗ、ｒの状態は、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆをモニターすることで判別できる。
図３７は、基準電圧生成部２０の回路構成の一例を示す。本例の電圧検出器１００は、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆを流すことにより、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆを確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：Ｖｓｓ
ＳＷ３、ＳＷ４、ＳＷ５：ＯＰＥＮ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意

図３８は、調整シーケンス（２）における、第１制御パルスの書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は第２ＭＯＳトランジスタＭ２ｗ、ｒに対する第１制御パルスの書き込み時間を示す。

第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図３８に示すように経時的に変化する。モード選択部１０は、図３１において説明した初期状態になるまで、第１制御パルスを生成する。

＜調整シーケンス（３）＞
図３９は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加することで、図３１において説明したように、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆを所定の終了電圧に近づける。調整シーケンス（３）においては、調整用電流Ｉｒｅｆを第２出力ＭＯＳトランジスタＭ２ｒに流しながら、第２制御パルスを印加する。調整シーケンス（３）において、スイッチは以下のように制御される。基準電圧Ｖｒｅｆが予め定められた電圧より下がりすぎた場合は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、基準電圧Ｖｒｅｆを増大させてよい。
ＳＷｌ：Ｖｓｓ
ＳＷ２：Ｖｐｐ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：Ｖｓｓ

図４０は、調整シーケンス（２）及び（３）における閾値電圧Ｖｔｈの変化を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。

図３９に係る構成では、第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈが、図４０の調整シーケンス（３）に示すように、第２制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを基準電圧Ｖｒｅｆとなるように調整する。

図４１は、調整シーケンス（３）と確認シーケンスを交互に行う場合の、閾値電圧Ｖｔｈの変化を示す。確認シーケンスでは、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加しないので、基準電圧Ｖｒｅｆは変化しない。モード選択部１０は、調整シーケンス（３）において生成する第２制御パルスのパルス幅及び電圧を、直前の確認シーケンスで確認した基準電圧Ｖｒｅｆに応じて制御してよい。

調整シーケンス（３）は、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが予め定められた値になると終了する。これにより、第２ＭＯＳトランジスタＭ２ｗ、ｒの調整は終了する。次に、第１ＭＯＳトランジスタＭ１ｗ、ｒを調整する。

＜調整シーケンス（４）＞
図４２は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒを、図３３において説明した初期状態に設定する。調整シーケンス（４）において、スイッチは以下のように制御される。
ＳＷｌ：Ｖｐｐ
ＳＷ２：Ｖｓｓ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４、ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：Ｖｓｓ
ＳＷ１０：任意

＜調整シーケンス（５）＞
図４３は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加することで、図３３において説明したように、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆを所定の終了電圧に近づける。なお、調整シーケンス（４）及び（５）においては、外部から調整用電流Ｉｒｅｆが印加されない。ただし、第１ＭＯＳトランジスタＭ１ｗ、ｒが、調整用電流Ｉｒｅｆに対応する電流を生成する。調整シーケンス（５）において、スイッチは以下のように制御される。
ＳＷｌ：Ｖｓｓ
ＳＷ２：Ｖｓｓ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：Ｖｐｐ
ＳＷ１０：任意

図４４は、調整シーケンス（４）及び（５）における閾値電圧Ｖｔｈの変化を示す。縦軸は第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。調整シーケンス（４）において、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図４４に示すように経時的に減少する。モード選択部１０は、図３３において説明した初期状態になるまで、第１制御パルスを生成する。

調整シーケンス（５）では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈが、第２制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを基準電圧Ｖｒｅｆとなるように調整する。確認シーケンスでは、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加しないので、基準電圧Ｖｒｅｆは変化しない。モード選択部１０は、調整シーケンス（５）において生成する第２制御パルスのパルス幅及び電圧を、直前の確認シーケンスで確認した基準電圧Ｖｒｅｆに応じて制御してよい。

調整シーケンス（５）は、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが予め定められた値になると終了する。これにより、第１ＭＯＳトランジスタＭ１ｗ、ｒの調整は終了し、基準電圧生成部２０の調整が終了する。なお、調整シーケンス（４）及び（５）における基準電圧Ｖｒｅｆを確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図２６に示した例と同様に制御される。

図４５は、カレントミラー６１の接続例を示す図である。本例のモード選択部１０は、ゲート制御部として動作する書き込み回路１５を備える。書き込み回路１５は、図２６から図４４に関連して説明したスイッチＳＷ１からＳＷ１０を制御することで、基準電圧生成部２０の第１書込ＭＯＳトランジスタＭ１ｗ及び第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを入力する。

カレントミラー６１は、基準電圧設定モードにおいて、電圧検出器１００の外部から入力された外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さい調整用電流Ｉｒｅｆを生成する。例えば、カレントミラー６１は、電圧検出器１００の外部から入力された外部電流ＩＲＥＦに基づいて、ｎ分の１の大きさの調整用電流Ｉｒｅｆを生成する。本例のカレントミラー６１は、第１出力ＭＯＳトランジスタＭ１ｒと共通の外部端子に接続される。カレントミラー６１は、当該外部端子から入力される外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦより小さい微小な調整用電流Ｉｒｅｆを生成する。

また、カレントミラー６１と、基準電圧生成部２０の出力端子との間には、スイッチＳＷ０が設けられる。各調整シーケンスに応じて、モード選択部１０は、スイッチＳＷ０を制御する。例えば、調整シーケンス（３）においては、モード選択部１０は、スイッチＳＷ０をオンにする。また、調整シーケンス（４）、（５）においては、モード選択部１０は、スイッチＳＷ０をオフにして、第２出力ＭＯＳトランジスタＭ２ｒに流れる調整用電流Ｉｒｅｆを遮断する。

本例の基準電圧Ｖｒｅｆの設定方法は、調整シーケンス（１）において第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートに蓄積された電荷が基準状態に設定された状態で、調整シーケンス（３）において第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが入力される。そのため、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが流れる場合に、第１出力ＭＯＳトランジスタＭ１ｒから第２出力ＭＯＳトランジスタＭ２ｒに電流が流れない。このため、第２ＭＯＳトランジスタＭ２ｗ、ｒの設定精度が向上する。よって、第１出力ＭＯＳトランジスタＭ１ｒのドレイン端に、ディプレッション型ＭＯＳトランジスタＭ１ｒに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。

図４６は、実動作モードにおける電圧検出器１００の構成の一例を示す。電圧検出器１００は、モード選択部１０が実動作モードを選択した場合、ＶＩＮ端子、ＯＵＴ端子、ＧＮＤ端子を使用する。電圧検出器１００は、ＶＩＮ端子から入力された電圧が予め定められた検出電圧以上か否かを検出して、ＯＵＴ端子に出力する。

第１基準電圧生成部２１は、基準電圧ＶｒｅｆＨを出力する。また、第２基準電圧生成部２２は、基準電圧ＶｒｅｆＬを出力する。コンパレータ５０には、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）及び入力電圧Ｖｉｎが入力される。コンパレータ５０は、ＯＵＴ端子に基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）及び入力電圧Ｖｉｎに応じた信号を出力する。

電圧選択部４０は、コンパレータ５０の出力に応じて、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を選択する。電圧選択部４０は、選択した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）をコンパレータ５０に入力する。これにより、ＣＭＯＳインバータ５１の検出電圧Ｖｄｅｔは、ヒステリシス動作すべくコンパレータ５０の出力に応じて変更される。

図４７は、基準電圧生成部２０における第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２の他の接続例を示す。なお、図４７（ａ）の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２は、図２３（ａ）の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２と同様の素子である。図４７（ｂ）の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２は、図２３（ｂ）の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２と同様の不揮発性記憶素子である。

本例においては、第１ＭＯＳトランジスタＭ１のゲートが第２ＭＯＳトランジスタＭ２のソース端子に接続される。また、第１ＭＯＳトランジスタＭ１のソース、第２ＭＯＳトランジスタＭ２のドレイン、及び、第２ＭＯＳトランジスタＭ２のゲートは互いに接続される。基準電圧生成部２０は、当該接続点から、基準電圧Ｖｒｅｆを出力する。

図２６に示した構成において、書込側及び出力側の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２は、図４７における第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２と同一の接続を有してよい。この場合であっても、本願明細書において説明した方法と同様の方法で、書込側及び出力側の第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２を設定することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・モード選択部、１５・・・書き込み回路、２０・・・基準電圧生成部、２１・・・第１基準電圧生成部、２２・・・第２基準電圧生成部、２３・・・ＲＥＦＢ回路、４０・・・電圧選択部、５０・・・コンパレータ、５１・・・ＣＭＯＳインバータ、５２・・・出力回路、５３・・・定電流回路、５４・・・定電流源、５５・・・制御ロジック、５６・・・インバータ回路、６０・・・テスト回路、６１・・・カレントミラー、６２・・・アンプ回路、７０・・・不揮発性記憶素子、７１・・・基板、７２・・・ソース領域、７３・・・ドレイン領域、７４・・・トンネル酸化膜、７５・・・フローティングゲート、７６・・・絶縁膜、７７・・・コントロールゲート、８０・・・電圧計、１００・・・電圧検出器、５００・・・コンパレータ

Claims (7)

1. ソース端子に入力電圧が入力され、ゲート端子に基準電圧が入力される第１導電型のトランジスタと、
   前記第１導電型のトランジスタのドレイン端子に電気的に接続される定電流回路と
   を備え、
   前記第１導電型のトランジスタと前記定電流回路との接続ノードから、前記入力電圧及び前記基準電圧に基づいた出力電圧を出力する電圧検出器。
2. 前記定電流回路は、第２導電型のトランジスタを有し、
   前記第２導電型のトランジスタのドレイン端子が、前記第１導電型のトランジスタのドレイン端子に電気的に接続される請求項１に記載の電圧検出器。
3. 前記定電流回路は、
   前記第２導電型のトランジスタのゲート端子にゲート端子が電気的に接続される第３トランジスタと、
   前記第３トランジスタのドレイン端子に電気的に接続される定電流源と
   をさらに備え、
   前記第３トランジスタの前記ゲート端子は、前記第３トランジスタの前記ドレイン端子に電気的に接続される請求項２に記載の電圧検出器。
4. 前記第２導電型のトランジスタは、フローティングゲートを有し、
   前記定電流回路は、
   前記第２導電型のトランジスタのゲート端子に電気的に接続されたゲート端子、及び、前記第２導電型のトランジスタの前記フローティングゲートに電気的に接続されたフローティングゲートを有する第１出力ＭＯＳトランジスタと、
   前記第１出力ＭＯＳトランジスタ及び前記第２導電型のトランジスタの前記フローティングゲートに電気的に接続されたフローティングゲートを有する第１書込ＭＯＳトランジスタと
   をさらに備え、
   前記第１出力ＭＯＳトランジスタのゲート端子は、前記第１出力ＭＯＳトランジスタのドレイン端子に電気的に接続され、
   前記第１書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する
   請求項２に記載の電圧検出器。
5. 前記第１出力ＭＯＳトランジスタのドレイン端子の電圧は、前記基準電圧よりも低い請求項４に記載の電圧検出器。
6. 前記基準電圧を生成する基準電圧生成部を有し、
   前記基準電圧生成部は、
   コントロールゲート及びフローティングゲートを有する第１書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲート及びフローティングゲートを有する第２書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタの前記コントロールゲート及び前記フローティングゲートとそれぞれが電気的に接続されたコントロールゲート及びフローティングゲートを有する第１出力ＭＯＳトランジスタと、
   前記第２書込ＭＯＳトランジスタの前記コントロールゲート及び前記フローティングゲートとそれぞれが電気的に接続されたコントロールゲート及びフローティングゲートを有し、前記第１出力ＭＯＳトランジスタと直列に接続される第２出力ＭＯＳトランジスタとを有し、
   前記第２導電型のトランジスタが、前記第２書込ＭＯＳトランジスタ及び第２出力ＭＯＳトランジスタの前記コントロールゲート及び前記フローティングゲートとそれぞれが電気的に接続されたコントロールゲート及びフローティングゲートを有し、
   前記第１書込ＭＯＳトランジスタ及び前記第２書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有し、
   前記第１出力ＭＯＳトランジスタ及び前記第２出力ＭＯＳトランジスタ及び第２導電型のトランジスタは、前記トンネル酸化膜を有さない請求項２から４のいずれか一項に記載の電圧検出器。
7. 前記第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタの接続ノードが、前記第１導電型のトランジスタのゲート端子に接続される請求項６に記載の電圧検出器。

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