以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る電圧検出器100の概要を示す。電圧検出器100は、基準電圧生成部20、電圧選択部40及びコンパレータ50を備える。電圧検出器100は、入力電圧Vinが予め定められた検出電圧Vdet以上か否かを検出する。
基準電圧生成部20は、検出電圧Vdetに対応する基準電圧Vrefを生成する。本例の基準電圧生成部20は、不揮発性記憶素子を有する第1基準電圧生成部21及び第2基準電圧生成部22を備える。基準電圧生成部20は、不揮発性記憶素子を調整することで、第1基準電圧生成部21及び第2基準電圧生成部22が生成する基準電圧Vrefを調整する。第1基準電圧生成部21及び第2基準電圧生成部22は、それぞれ異なるレベルの基準電圧Vrefを生成する。
第1基準電圧生成部21は、上昇検出用の基準電圧VrefHを生成する。第1基準電圧生成部21は、生成した基準電圧VrefHを電圧選択部40に出力する。
第2基準電圧生成部22は、下降検出用の基準電圧VrefLを生成する。第2基準電圧生成部22は、生成した基準電圧VrefLを電圧選択部40に出力する。本例の基準電圧VrefLは、基準電圧VrefHよりも小さい。
電圧選択部40は、基準電圧VrefH及び基準電圧VrefLのいずれかを選択する。電圧選択部40は、選択した基準電圧Vrefをコンパレータ50に出力する。
コンパレータ50は、入力電圧Vinと検出電圧Vdetとの比較に応じた信号を出力する。コンパレータ50の出力する信号は、入力電圧Vinが検出電圧Vdet以上か否かにより変化する。本例では、入力電圧Vinが検出電圧Vdetより小さい場合、コンパレータ50の出力は基準電位Vssとなる。一方、入力電圧Vinが検出電圧Vdet以上の場合、コンパレータ50の出力は、入力電圧Vinと略等しくなる。本明細書では、コンパレータ50の出力が、基準電位Vssから入力電圧Vinに変化すること、及び、入力電圧Vinから基準電位Vssに変化することを、コンパレータ50の出力が「反転する」と称する。
本例の電圧検出器100はヒステリシスに動作する。ヒステリシス動作する場合、電圧選択部40は、コンパレータ50の出力に応じて、基準電圧VrefH及び基準電圧VrefLのいずれかを選択する。例えば、コンパレータ50が基準電位Vssを出力している場合に、電圧選択部40は、基準電圧VrefHを選択する。一方、コンパレータ50が入力電圧Vinと略等しい電圧を出力している場合に、電圧選択部40は、基準電圧VrefLを選択する。
図2は、電圧検出器100の動作の一例を示す。横軸は電圧検出器100に入力される入力電圧Vin[V]を、縦軸はコンパレータ50の出力電圧Vout[V]を示す。
電圧検出器100は、複数の検出電圧Vdetを用いてヒステリシスに動作する。例えば、電圧検出器100は、コンパレータ50が基準電位Vssを出力している場合の上昇検出電圧がVdetHで、コンパレータ50が入力電圧Vinと略等しい電圧を出力している場合の下降検出電圧がVdetLに設定される。この場合、基準電圧VrefHは上昇検出電圧VdetHに対応し、基準電圧VrefLは下降検出電圧VdetLに対応する。
コンパレータ50の出力電圧Voutが基準電位Vssの状態で、入力電圧Vinが上昇検出電圧VdetHまで増加すると、コンパレータ50の出力電圧Voutとして、入力電圧Vinと略等しい電圧が出力される。また、コンパレータ50の出力電圧Voutが入力電圧Vinと略等しい状態で、入力電圧Vinが下降検出電圧VdetLまで低下すると、コンパレータ50の出力電圧Voutは基準電位Vssとなる。
本実施形態に係る電圧検出器100は、エナジーハーベストの分野において特に有用である。電圧検出器100をエナジーハーベストの分野で用いる場合、小さなエネルギーをコンデンサに溜め、使える電圧まで溜まった後、そのエネルギーで仕事をさせる。上昇検出電圧VdetHまで溜まった後、上昇検出電圧VdetHから下降検出電圧がVdetLへの電圧差を用いて仕事ができる。上昇検出電圧と下降検出電圧との電圧差VdetH−VdetLは、要求されるシステムによって異なる。そこで、上昇検出電圧VdetHと下降検出電圧がVdetLの電位を任意に設定することにより、達成したいシステムのパフォーマンスを決めることができ、大きなメリットが得られる。
図3は、コンパレータ50の構成の一例を示す。コンパレータ50は、CMOSインバータ51及び出力回路52を備える。CMOSインバータ51は、第1トランジスタM1及び定電流回路53を有する。
CMOSインバータ51は、入力電圧Vinと検出電圧Vdetとを比較する。CMOSインバータ51は、入力電圧Vinと検出電圧Vdetとを比較した結果に応じて、出力電圧Voutiを出力する。CMOSインバータ51は、電源端子入力型のCMOSインバータである。よって、CMOSインバータ51の正側電源端子に入力電圧Vinが入力され、負側電源端子に基準電位Vssが入力される。CMOSインバータ51の正側電源端子とは、第1トランジスタM1のソース端子に接続される端子であり、負側電源端子とは、定電流回路53の一端に接続される端子である。なお、本明細書において、端子が電気的に接続されることを単に「接続」と称する。
第1トランジスタM1は、エンハンスメント型のPMOSトランジスタである。第1トランジスタM1のソース端子には、入力電圧Vinが入力される。また、第1トランジスタM1のゲート端子には、基準電圧Vrefbに応じた固定の基準電圧Vrefが入力される。第1トランジスタM1は、ゲート端子に基準電圧Vrefが入力された状態で、入力電圧Vinを上昇させ、上昇検出電圧VdetHを超えるとオンする。この場合、検出電圧Vdetは、Vref+Vgs_M1で表される。Vgs_M1は、第1トランジスタM1のゲート・ソース間電圧であり、第1トランジスタM1に固有の一定値である。よって、第1トランジスタM1に流れるドレイン電流の大きさは、基準電圧Vrefによって決まる。
定電流回路53は、第1トランジスタM1のドレイン端子に接続される。また、定電流回路53は、基準電位Vssに接地される。第1トランジスタM1と定電流回路53との接続点からは、出力電圧Voutiが出力される。なお、定電流回路53は単に抵抗素子で構成されてよい。
出力回路52は、CMOSインバータ51が出力した出力電圧Voutiに応じた電圧Voutを出力する。例えば、出力回路52は、CMOSインバータ51と多段接続されたCMOSインバータを有する。出力回路52は、CMOSインバータ51の出力電圧Voutiを出力するか否かを切り替えるPMOSスイッチを有してもよい。また、出力回路52は、CMOSインバータ51の出力電圧Voutiに応じて動作するソースを接地電位に接続したNMOS回路を有してもよい。さらに、出力回路52は、複数種類の出力用回路、及び、それぞれの出力用回路に対応する出力端子を有してよい。
以上の構成により、コンパレータ50は、入力電圧Vinと基準電圧Vrefとの差分が、第1トランジスタM1のゲート・ソース間電圧Vgs_M1以上であるか否かに応じて、スイッチングする。例えば、コンパレータ50は、入力電圧Vinと基準電圧Vrefとの差分がVgs_M1以上である場合に、ハイ(入力電圧Vin)レベルの電圧を出力する。また、コンパレータ50は、入力電圧Vinと基準電圧Vrefとの差分が、Vgs_M1よりも小さい場合に、ロー(基準電位Vss)レベルの電圧を出力する。コンパレータ50の出力が反転する動作点(検出電圧Vdet)は、基準電圧Vrefにより調整する。本例のコンパレータ50は、出力回路52の出力に応じて、電圧選択部40が基準電圧VrefH及びVrefLのいずれかを選択することで、出力回路52の出力に応じて検出電圧Vdetを変更する。これにより、電圧検出器100は、ヒステリシスに動作する。
なお、電圧検出器100が動作すべき検出電圧Vdetに対して、どのような基準電圧Vrefをコンパレータ50に入力すべきであるかは、コンパレータ50に含まれるCMOSインバータ51の特性による。ただし、CMOSインバータ51の特性はばらつきを有するので、電圧検出器100が検出電圧Vdetで精度よく動作するためには、CMOSインバータ51の特性のばらつき等を考慮した基準電圧Vrefを用いることが好ましい。
図4は、コンパレータ50の回路構成の一例を示す。本例の定電流回路53は、第2トランジスタM2、第3トランジスタM3及び定電流源54を備える。第2トランジスタM2及び第3トランジスタM3は、カレントミラー回路を構成する。
第2トランジスタM2は、エンハンスメント型のNMOSトランジスタである。第2トランジスタM2のドレイン端子は、第1トランジスタM1のドレイン端子に接続される。第2トランジスタM2のソース端子は、基準電位Vssに接地される。また、第2トランジスタM2のゲート端子は、第3トランジスタM3のゲート端子に接続される。なお、第2トランジスタM2は、ディプレッション型のNMOSトランジスタであってよい。
第3トランジスタM3は、エンハンスメント型のNMOSトランジスタである。第3トランジスタM3のドレイン端子は、定電流源54に接続される。第3トランジスタM3のソース端子は、基準電位Vssに接地される。また、第3トランジスタM3のゲート端子は、第3トランジスタM3のドレイン端子に接続される。なお、第3トランジスタM3は、ディプレッション型のNMOSトランジスタであってよい。
定電流源54は、第3トランジスタM3に定電流Icを流す。また、第2トランジスタM2及び第3トランジスタM3は、カレントミラー回路を構成するので、第2トランジスタM2及び第3トランジスタM3には、定電流Icが流れる。これにより、コンパレータ50のスイッチングの状態によらず、第2トランジスタM2に流れる電流が一定に制御される。
なお、コンパレータ50の基準電圧Vref及び検出電圧Vdetは、要求される特性に応じて任意に設定される。例えば、コンパレータ50において、上昇検出用の基準電圧VrefHは、0.5V〜3.2Vである。この場合、上昇検出電圧VdetHは、1.8V〜4.4Vとなる。また、下降検出用の基準電圧VrefLは、0.4V〜3.0Vである。この場合、下降検出電圧VdetLは、1.7V〜4.0Vとなる。なお、第1トランジスタM1がオンで、且つ、動作温度が常温(25℃)の場合、第1トランジスタM1のドレイン電流及び第2トランジスタM2のドレイン電流は、およそ10nAとなる。但し、第1トランジスタM1及び第2トランジスタM2のドレイン電流は、温度によって増減するものの、検出電圧Vdet及び入力電圧Vinの大きさに寄らず一定である。一方、第1トランジスタM1がオフの場合、コンパレータ50の消費電流は0Aである。
図5は、比較例に係るコンパレータ500の構成の一例を示す。コンパレータ500は、PMOSトランジスタMp及びNMOSトランジスタMnを備える。コンパレータ500は、電源端子入力型のCMOSインバータ形式のコンパレータである。本例のPMOSトランジスタMp及びNMOSトランジスタMnは、いずれのゲート端子にも電圧Vrefaに応じた基準電圧Vrefが入力される点でコンパレータ50と異なる。
PMOSトランジスタMpは、エンハンスメント型のPMOSトランジスタである。PMOSトランジスタMpのソース端子には、入力電圧Vinが入力される。PMOSトランジスタMpは、入力電圧Vinが検出電圧Vdetを超えるとオンして、出力が反転する。電圧検出器100の検出電圧Vdetは、Vref+Vgs_Mpで表される。Vgs_Mpは一定なので、検出電圧Vdetは、基準電圧Vrefに応じて変化する。また、PMOSトランジスタMpのゲート端子には基準電圧Vrefが入力されるので、PMOSトランジスタMpに流れる電流の大きさは、基準電圧Vrefによって決まる。
NMOSトランジスタMnは、エンハンスメント型のNMOSトランジスタである。NMOSトランジスタMnのドレイン端子は、PMOSトランジスタMpのドレイン端子に接続される。NMOSトランジスタMnのソース端子は、基準電位Vssに接地される。NMOSトランジスタMnのゲート端子には、基準電圧Vrefが入力される。つまり、NMOSトランジスタMnのゲート端子に入力される基準電圧Vrefが変化すると、基準電圧Vrefに応じてNMOSトランジスタMnに流れるMp―Mnドレイン電流IMpndが変化する。
なお、コンパレータ500において、上昇検出用の基準電圧VrefHは、2.0V〜4.2Vである。この場合、上昇検出電圧VdetHは、1.8V〜4.4Vとなる。また、下降検出用の基準電圧VrefLは、1.8V〜4.0Vである。この場合、下降検出電圧VdetLは、1.7V〜4.0Vとなる。なお、PMOSトランジスタMpがオンで、且つ、動作温度が常温(25℃)の場合、PMOSトランジスタMpのドレイン電流及びNMOSトランジスタMnのドレイン電流は、10nA〜50nAとなる。但し、PMOSトランジスタMp及びNMOSトランジスタMnのドレイン電流は、検出電圧Vdet、入力電圧Vin及び温度等によって増減する。一方、PMOSトランジスタMpがオフの場合、コンパレータ500の消費電流は0Aである。
図6は、コンパレータ500の動作を説明するための図である。本例では、基準電圧Vrefを一定の電圧Vrefaにした状態で入力電圧Vinを0Vから上昇させる。入力電圧Vinが上昇検出電圧VdetHよりも小さい場合、PMOSトランジスタMpはオフ状態であり、NMOSトランジスタMnはオン状態である。入力電圧Vinが上昇検出電圧VdetHを超えるとPMOSトランジスタMpがオンしてコンパレータ500の出力が反転する。
上昇検出電圧VdetHは、Vrefa+Vgs_Mpとなる。Vgs_Mpは、PMOSトランジスタMpのゲート・ソース間電圧であり、PMOSトランジスタMpに固有の一定値である。よって、Vrefa+Vgs_Mpは、基準電圧Vrefaの値に応じて変化する。また、PMOSトランジスタMp―Mnドレイン電流の大小は、基準電圧Vrefaで決まる。よって、コンパレータ500は、基準電圧Vrefを高くして検出電圧Vdetの設定レベルを高くすると、検出時の消費電流が増加する。
図7は、コンパレータ500の基準電圧Vrefと消費電流との関係を示す。本例の基準電圧Vrefは、検出電圧Vdetの設定レベルに応じて、基準電圧Vrefa_0、基準電圧Vrefa_1、Vrefa_2の3段階で変化する。基準電圧Vrefa_0の場合、上昇検出電圧VdetH=Vrefa_0+Vgs_Mpとなり、基準電圧Vrefa_1の場合、上昇検出電圧VdetH=Vrefa_1+Vgs_Mpとなり、基準電圧Vrefa_2の場合、上昇検出電圧VdetH=Vrefa_2+Vgs_Mpとなる。
コンパレータ500は、基準電圧VrefがPMOSトランジスタMp及びNMOSトランジスタMnのゲート端子に入力されるので、基準電圧Vrefの大きさに応じて、Mp―Mnドレイン電流が変化する。Mp―Mnドレイン電流IMpnDは、ゲート端子に入力される基準電圧Vrefaが大きい程大きくなる。よって、Mp―Mnドレイン電流IMpnDは、上昇検出電圧VdetHが大きくなるに従い増加する。このように、コンパレータ500の検出時の消費電流は、基準電圧Vrefaの大きさによって変化する。
図8は、コンパレータ50の基準電圧Vrefbと消費電流との関係を示す。本例の基準電圧Vrefは、検出電圧Vdetの設定レベルに応じて、基準電圧Vrefb_0、基準電圧Vrefb_1、Vrefb_2の3段階で変化する。基準電圧Vrefb_0の場合、上昇検出電圧VdetH=Vrefb_0+Vgs_M1となり、基準電圧Vrefb_1の場合、上昇検出電圧VdetH=Vrefb_1+Vgs_M1となり、基準電圧Vrefb_2の場合、上昇検出電圧VdetH=Vrefb_2+Vgs_M1となる。
コンパレータ50は、基準電圧Vrefが第2トランジスタM2のゲート端子に入力されないので、第2トランジスタM2のドレイン電流は、基準電圧Vrefの大きさに寄らず一定である。よって、M1−M2ドレイン電流IM12Dは、定電流回路53で設定された電流となる。言い換えると、第1トランジスタM1のドレイン電流IM1Dは、上昇検出電圧VdetHの大きさによらず一定である。即ち、電圧検出器100は、検出電圧Vdetの設定レベルが高い場合でも、消費電流が増加しない。以上の通り、第2トランジスタM2のドレイン電流を適切に設定することにより、電圧検出器100の消費電流は、コンパレータ500の消費電流よりも小さくなる。
図9は、コンパレータ500の構成の一例を示す。本例のコンパレータ500の回路構成では、出力端子に接続された出力端容量Coutが考慮されている。出力端容量Coutは、コンパレータ500の次段回路素子の寄生容量等によって大きさが決まる。よって、出力端容量Coutは、基準電圧Vrefの大きさによらず一定である。
出力端容量Coutは、コンパレータ500の応答速度に関連する。例えば、コンパレータ500の出力端子は、入力電圧Vinが下降して下降検出電圧VdetLであるVref+Vgs_Mpを下回るとPMOSトランジスタMpがオフして出力端子が基準電位Vssレベルになる。ここで、PMOSトランジスタMpがオフして出力端子が基準電位Vssレベルとなるには、出力端容量Coutの電荷をNMOSトランジスタMnのドレイン電流で引き抜く必要がある。しかしながら、検出電圧Vdetが低い(=基準電圧Vrefa電圧が低い)とNMOSトランジスタMnの電流供給能力が低下して、コンパレータ500の応答速度が遅くなる。
図10は、コンパレータ500の応答速度を説明するための図である。図10(a)は、入力電圧Vinの時間変化を示し、図10(b)は出力電圧Voutの時間変化を示す。
コンパレータ500の応答速度は、出力端容量Cout及びNMOSトランジスタMnのドレイン電流IMnDに基づいて決まる。より具体的には、応答速度=Cout×Vout/IMnDとなる。コンパレータ500では、出力端容量Coutは、一定である。一方、NMOSトランジスタMnのドレイン電流IMnD及びVは、基準電圧Vrefに応じて変化する。実線が設定レベルの高い検出電圧VHの場合であり、破線が設定レベルの低い検出電圧VLの場合である。
時刻t1は、入力電圧Vinが下降検出電圧VdetLよりも小さくなり、PMOSトランジスタMpがオフする時間である。検出電圧VH及びVLのいずれの場合も、PMOSトランジスタMpがオフすることにより、入力電圧Vinが低下する。
時刻tHL_VHは、検出電圧VHの場合に出力端容量Coutに蓄積された電荷が全て引き抜かれる時間である。一方、時刻tHL_VLは、検出電圧VLの場合に出力端容量Coutに蓄積された電荷が全て引き抜かれる時間である。コンパレータ500では、検出電圧VHの方が、検出電圧VLよりもNMOSトランジスタMnのドレイン電流IMnDが大きいので、時刻tHL_VHが時刻tHL_VLよりも速い。即ち、検出電圧VHの方が、検出電圧VLよりも応答速度が速い。以上の通り、コンパレータ500は、検出電圧Vdetの設定レベルが低い場合、NMOSトランジスタMnの電流供給能力が低下し、検出時の応答が遅くなる。
図11は、コンパレータ50の応答速度を説明するための図である。図11(a)は、入力電圧Vinの時間変化を示し、図11(b)は出力電圧Voutの時間変化を示す。
コンパレータ50の応答速度は、出力端容量Cout及び第2トランジスタM2のドレイン電流IM2Dに基づいて決まる。より具体的には、応答速度tHL=Cout×Vout/IM2Dとなる。本例では、出力端容量Cout及び第2トランジスタM2のドレイン電流IM2Dは、一定である。一方、出力電圧Voutは基準電圧Vrefに応じて変化する。よって、応答時間tは、出力電圧Voutが小さいほど小さくなる。実線が設定レベルの高い検出電圧VHの場合であり、破線が設定レベルの低い検出電圧VLの場合である。
時刻t1は、入力電圧Vinが下降検出電圧VdetLよりも小さくなり、第1トランジスタM1がオフする時間である。検出電圧VH及びVLのいずれの場合も、第1トランジスタM1がオフすることにより、入力電圧Vinが低下する。
本例では、第2トランジスタM2のドレイン電流IM2Dが、検出電圧Vdetの大きさによらず一定である。よって、コンパレータ50は、コンパレータ500と比較して、低い検出電圧時の応答速度tHLを改善できる。また、コンパレータ50は、検出電圧Vdetに依らず一定の電流で出力端子の電荷を引き抜くので、コンパレータ50の応答速度tHLは、出力電圧Voutに依存する。よって、コンパレータ50では、低電圧検出時の応答速度tHLが高電圧検出時の応答速度tHLよりも速くなる。
図12は、検出電圧Vdetの範囲を説明するための図である。図12の(a)は、コンパレータ500の検出電圧Vdetの範囲を説明するための図であり、図12の(b)は、コンパレータ50の検出電圧Vdetの範囲を説明するための図である。
コンパレータ500の検出電圧Vdetの下限は、PMOSトランジスタMp及びNMOSトランジスタMnにドレイン電流を流すために必要な入力電圧Vinの最低電圧である。よって、コンパレータ500の検出電圧Vdetの下限は、PMOSトランジスタMpとNMOSトランジスタMnのゲート・ソース間電圧の和になる。つまり、コンパレータ500の検出電圧Vdetの下限は、Vgs_Mp+Vgs_Mnである。
コンパレータ50の検出電圧Vdetの下限は、第1トランジスタM1及び第2トランジスタM2にドレイン電流を流すために必要な入力電圧Vinの最低電圧である。よって、コンパレータ50の検出電圧Vdetの下限は、第1トランジスタM1のゲート・ソース間電圧と、第2トランジスタM2の飽和電圧の和になる。つまり、コンパレータ50の検出電圧Vdetの下限は、Vgs_M1+Vsat_M2である。
以上の通り、コンパレータ50の検出電圧Vdetの下限は、Vgs_M1+Vsat_M2であり、コンパレータ500の検出電圧Vdetの下限は、Vgs_Mp+Vgs_Mnである。ここで、トランジスタの飽和電圧Vsatはトランジスタの閾値電圧Vthよりも小さい場合が多い。よって、コンパレータ50は、コンパレータ500よりも、Vgs_Mp+Vgs_MnとVgs_M1+Vsat_M2との差分であるVgs_M2−Vsat_Mnだけ検出電圧範囲が広くなる。
図13は、コンパレータ50の構成の一例を示す。本例の定電流回路53は、定電流源54を備える。本例の定電流回路53は、第2トランジスタM2及び第3トランジスタM3を備えない点で図4に記載の定電流回路53と異なる。
定電流源54は、定電流Icを流す定電流回路53の一例である。定電流源54は、第1トランジスタM1のドレイン端子に接続される。例えば、定電流源54は、EEP(Electrically Erasable Programmable)メモリセルの様に、フローティングゲートに電荷を注入することにより定電流回路として機能する。これにより、本例のコンパレータ50は、図4で示したような、定電流源54がカレントミラー回路で形成される場合と同様に動作する。
なお、定電流回路53に流れる定電流Icは、第2トランジスタM2のゲート端子に基準電圧VrefLが入力されていると仮定した状態において、第1トランジスタM1がオフされた場合に第2トランジスタM2に流れるドレイン電流IrefLであってよい。また、定電流Icは、第2トランジスタM2のゲート端子に基準電圧VrefHが入力されていると仮定した状態において、第1トランジスタM1がオフされた場合に第2トランジスタM2に流れるドレイン電流IrefHであってよい。さらに、定電流Icは、IrefL以上IrefH以下に設定されてよい。基本的に定電流Icの大きさは、消費電流と、応答速度のトレードオフになるので、要求される特性に応じて適宜設定されてよい。
図14は、電圧検出器100の構成の一例を示す。電圧検出器100は、電圧監視用のVIN端子から入力された入力電圧Vinに応じて、OUT端子から出力電圧Voを出力する。出力電圧Voは、入力電圧Vinに等しい電圧であってもよく、VDD端子に接続された出力用の電源電圧Vddであってもよい。
電圧選択部40は、スイッチSWH及びスイッチSWLを備える。電圧選択部40は、スイッチSWH及びスイッチSWLのオンオフを切り替えることにより、基準電圧VrefH及び基準電圧VrefLのいずれかを選択する。電圧選択部40は、選択した基準電圧Vrefを、コンパレータ50の正側入力端子に出力する。
スイッチSWHには、第1基準電圧生成部21が出力した基準電圧VrefHが入力される。スイッチSWHは、入力された基準電圧VrefHをコンパレータ50の正側入力端子に出力する。一方、スイッチSWLには、第2基準電圧生成部22が出力した基準電圧VrefLが入力される。スイッチSWLは、入力された基準電圧VrefLをコンパレータ50の正側入力端子に出力する。
スイッチSWH及びスイッチSWLは、コンパレータ50の出力に応じてオンオフされる。また、スイッチSWH及びスイッチSWLは、それぞれオンオフが逆となるように制御される。より具体的には、本例のスイッチSWHには、コンパレータ50の出力した信号が入力される。一方、スイッチSWLには、コンパレータ50の出力をNOT回路により反転した信号が入力される。例えば、スイッチSWH及びスイッチSWLは、コンパレータ50からハイが入力された場合にオンして、ローが入力された場合にオフする。
制御ロジック55は、入力されたコンパレータ50の出力を、任意のロジックで制御する。制御ロジック55は、制御したコンパレータ50の出力を後段のインバータ回路56に出力する。本例の制御ロジック55は、VDD端子に接続される。これにより、制御ロジック55は、コンパレータ50の出力に応じて、OUT端子にVDD端子に接続された出力用の電源電圧Vddを出力してもよい。なお、本例の制御ロジック55は、監視結果の極性切り替え用のPOL(Point of Load)端子、及び、ラッチ付のイネーブル(EN)端子に接続される。
インバータ回路56は、PMOSトランジスタ及びNMOSトランジスタを備えたCMOSインバータ回路である。インバータ回路56のPMOSトランジスタ及びNMOSトランジスタには還流ダイオードが並列に設けられる。PMOSトランジスタのソース端子は、VDD端子に接続され、ドレイン端子はPMOSD端子に接続される。また、NMOSトランジスタのソース端子は、基準電位Vssに接地され、ドレイン端子はNMOSD端子に接続される。
図15は、電圧検出器100の入出力波形の一例を示す。本例の入力出力波形は、入力電圧Vinと電源電圧Vddとが等しい電圧に設定される場合である。
時刻Aにおいて、入力電圧Vinは、基準電位Vssから上昇し始める。期間A−Bにおいては、入力電圧Vinが最低動作電圧VMIN未満である。最低動作電圧VMINとは、制御ロジック55の論理が正しく出力される最少の電源電圧Vddを指す。最低動作電圧VMIN未満では、OUT端子の出力は正確に出力されない。通常、期間A−Bは、ロー(基準電位Vss)レベルの出力が期待される期間であるにもかかわらず、ハイ及びローのいずれかが出力される不定な状態となる。本例では、期間A−Bにおいて、ハイが出力されている。
期間B−Cでは、入力電圧Vinが上昇検出電圧VdetHより小さいので、OUT端子の出力はロー(基準電位Vss)となる。時刻Cは、入力電圧Vinが上昇検出電圧VdetHを超える時刻である。本例の上昇検出電圧VdetHは、コンパレータ50の正側入力端子に基準電圧VrefHが入力されている場合の、コンパレータ50が反転する入力電圧Vinを指す。時刻Cを経過すると、コンパレータ50のオンオフが切り替わりハイ(電源電圧Vdd)が出力される。なお、コンパレータ50は、時刻Cと同時にハイが出力されるわけではなく、一定の遅延時間(tPLH)経過後ハイを出力する。
時刻Dは、入力電圧Vinが低下して、入力電圧Vinが下降検出電圧VdetLとなる時刻である。本例の下降検出電圧VdetLは、コンパレータ50の正側入力端子に基準電圧VrefLが入力されている場合の、コンパレータ50が反転する入力電圧Vinを指す。時刻Dを経過すると、コンパレータ50のオンオフが切り替わりロー(基準電位Vss)が出力される。なお、コンパレータ50は、時刻Dと同時にローが出力されるわけではなく、一定の遅延時間(tPHL)経過後ローを出力する。
期間E−Fでは、期間A−Bと同様に、VIN端子の電圧が最低動作電圧VMIN未満である。通常、期間A−Bは、ロー(基準電位Vss)レベルの出力が期待される期間であるにもかかわらず、ハイ及びローのいずれかが出力される不定な状態となる。本例では、期間E−Fにおいて、ハイが出力されている。
図16は、電圧検出器100の入力出力波形の一例を示す。本例の入力出力波形は、入力電圧Vinと電源電圧Vddとが異なる電圧に設定される場合である。
時刻Gにおいて、入力電圧Vinの上昇が開始する。時刻Hは、入力電圧Vinが上昇検出電圧VdetH以上となる時刻である。時刻Hを経過すると、コンパレータ50のオンオフが切り替わりハイ(電源電圧Vdd)が出力される。本例の電圧検出器100は、ハイを出力する場合に、入力電圧Vinではなく電源電圧Vddを出力する点で、入力電圧Vinと電源電圧Vddとが等しい場合と異なる。
時刻Iは、入力電圧Vinが低下して、入力電圧Vinが下降検出電圧VdetLとなる時刻である。時刻Iを経過すると、コンパレータ50のオンオフが切り替わりロー(基準電位Vss)が出力される。本例の電圧検出器100は、入力電圧Vinと電源電圧Vddが異なるので、矩形状の入力出力波形を示す。
図17は、コンパレータ50の構成の一例を示す。本例の定電流回路53は、第2トランジスタM2及び第3トランジスタM3を備える。
第2トランジスタM2及び第3トランジスタM3は、HV(High Voltage)−NMOSで構成される。第2トランジスタM2のゲート端子及び第3トランジスタM3のゲート端子はそれぞれ接続される。第2トランジスタM2及び第3トランジスタM3は、それぞれEEPROMにより形成される。よって、第2トランジスタM2及び第3トランジスタM3のフローティングゲートの書き込みを制御することによって、第2トランジスタM2及び第3トランジスタM3に予め定められたドレイン電流が流れるように制御できる。本例の第2トランジスタM2及び第3トランジスタM3は、ドレイン電流として10nAが流れるように設定される。
コンパレータ50は、入力電圧Vinが上昇して第1トランジスタM1がオンすると、出力端子CMPOUTの出力が反転する。本例のコンパレータ50は、第1トランジスタM1と定電流回路53の接続ノードと出力端子CMPOUTとの間に所定の論理回路を備える。コンパレータ50は、検出電圧Vdetの設定レベルが低い場合、定電流回路53から予め定められた電流が流れるので、応答速度tHLを改善できる。また、コンパレータ50は、検出電圧Vdetの設定レベルが高い場合、定電流回路53に流れるドレイン電流が増加しないので、消費電流増加を抑制できる。
図18は、REFB回路23を用いた電圧検出器100の構成の一例を示す。REFB回路23は、コンパレータ50のCMP端子に接続される。CMP端子は、コンパレータ50の第1トランジスタM1のドレイン端子に接続される。REFB回路23は、CMP端子に予め定められたREF電流を流すように設定される。REF電流は、EEPROMの書き込みを制御することにより調整される。
図19は、REFB回路23の具体的な構成の一例を示す。REFB回路23は、第1書込MOSトランジスタMw−1、第1出力MOSトランジスタMr−1、第2書込MOSトランジスタMw−2及び第2出力MOSトランジスタMr−2を備える。
第1書込MOSトランジスタMw−1、及び、第1出力MOSトランジスタMr−1は、フローティングゲート及びコントロールゲートをそれぞれ有する。第1書込MOSトランジスタMw−1のフローティングゲート及びコントロールゲートは、第1出力MOSトランジスタMr−1のフローティングゲート及びコントロールゲートとそれぞれ接続される。第1書込MOSトランジスタMw−1は、トンネル酸化膜を有する。一方、第1出力MOSトランジスタMr−1は、トンネル酸化膜を有さない。
第1出力MOSトランジスタMr−1のドレイン端子は、所定の入力電圧Vinが印加される。第1出力MOSトランジスタMr−1のソース端子は、第2出力MOSトランジスタMr−2のドレイン端子に接続される。第2出力MOSトランジスタMr−2のドレイン端子は、一定の電圧Vrとなるように設定される。第2出力MOSトランジスタMr−2のソース端子には、基準電位Vssが印加される。
第2書込MOSトランジスタMw−2は、フローティングゲート及びコントロールゲートを有する。第2出力MOSトランジスタMr−2は、フローティングゲートを有する。第2書込MOSトランジスタMw−2のフローティングゲートは、第2出力MOSトランジスタMr−2のフローティングゲートと接続される。第2書込MOSトランジスタMw−2は、トンネル酸化膜を有する。一方、第2出力MOSトランジスタMr−2は、トンネル酸化膜を有さない。
第1書込MOSトランジスタMw−1及び第2書込MOSトランジスタMw−2は、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第1書込MOSトランジスタMw−1及び第2書込MOSトランジスタMw−2のフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Vthを制御できる。そして、上述したように、2つの第1MOSトランジスタMw−1、rのフローティングゲート及びコントロールゲートが互いに接続されるので、第1出力MOSトランジスタMr−1は、第1書込MOSトランジスタMw−1と同一の閾値電圧Vthを有する。また、第2出力MOSトランジスタMr−2も同様に、第2書込MOSトランジスタMw−2と同一の閾値電圧Vthを有する。
本例のREFB回路23は、EEPROMにデータを書きこむことにより、所定のREF電流をCMP端子に流すことができる。また、第1出力MOSトランジスタMr−1及び第2出力MOSトランジスタMr−2は、トンネル酸化膜を有していないので、ディスターブによる閾値電圧Vthの変動がない。このため、信頼性の高いREF電流を精度よく生成できる。
なお、第2出力MOSトランジスタMr−2のドレイン端子の電圧Vrは、単にコンパレータ50の後段の論理回路内のPMOSトランジスタがOnする電圧未満の値であればよい。しかし、第2トランジスタM2のドレイン電流が0A、且つ、第1トランジスタM1がオフ状態の場合、OUT端子はフローティング状態となる。また、コンパレータ50の出力端子以降の論理回路内のPMOSトランジスタがOnする電圧は、第1トランジスタM1がオンする電圧よりも低いので、第2トランジスタM2のドレイン電流が0Aの状態で入力電圧Vinを上昇させると、コンパレータ50の出力端子以降の論理回路に貫通電流が流れる。そこで、本例の電圧Vrは、基準電圧VrefHの電圧設定範囲(0.5V〜3.2V)、及び、基準電圧VrefLの電圧設定範囲(0.4V〜3.0V)よりも低い値に設定している。これにより、第2トランジスタM2は、入力電圧Vinが低い場合であっても、ドレイン電流を供給できる。よって、REFB回路23は、コンパレータ50の出力端子以降の論理回路に貫通電流が流れるのを防止できる。
図20は、コンパレータ50の構成の一例を示す。コンパレータ50は、第4トランジスタM4及び第5トランジスタM5をさらに備える。本例のコンパレータ50は、第1トランジスタM1のオンオフ状態に応じて、第1トランジスタM1のドレイン端子に流れる電流の大きさを切り替えることができる。
第4トランジスタM4は、エンハンスメント型のNMOSトランジスタである。第4トランジスタM4は、第2トランジスタM2と同様に、第3トランジスタM3とカレントミラー回路を構成する。第4トランジスタM4のゲート端子は、第2トランジスタM2のゲート端子及び第3トランジスタM3のゲート端子にそれぞれ接続される。これにより、第4トランジスタM4は、第1トランジスタM1のドレイン端子から、定電流源54に応じた定電流Icを流す。
第5トランジスタM5は、エンハンスメント型のNMOSトランジスタである。第5トランジスタM5は、第1トランジスタM1のドレイン端子と第4トランジスタM4のドレイン端子とを接続するか否かを切り替える。第5トランジスタM5のドレイン端子は、第1トランジスタM1のドレイン端子に接続される。第5トランジスタM5のゲート端子には、第1トランジスタM1の出力がNOT回路を介して反転された信号が入力される。第5トランジスタM5のソース端子は、第4トランジスタM4のドレイン端子に接続される。
本例のコンパレータ50は、第1トランジスタM1のオンオフの状態に応じて、第1トランジスタM1のドレイン端子に流れる電流の大きさが変化する。例えば、第1トランジスタM1がオン状態の場合、第1トランジスタM1のドレイン電流は、第2トランジスタM2に流れる。一方、第1トランジスタM1がオフ状態の場合、第1トランジスタM1のドレイン電流は、第2トランジスタM2及び第4トランジスタM4に流れる。即ち、本例のコンパレータ50は、第1トランジスタM1がオンしている状態における消費電流を低減しつつ、第1トランジスタM1がオフした状態における応答速度tHLを向上することができる。
以上の通り、電圧検出器100は、電源端子入力型のCMOSインバータを用いた電圧検出器において、NMOSトランジスタ側を定電流源にする。これにより、電圧検出器100は、コンパレータ回路の特性の改善及び機能の拡張を実現できる。具体的には、電圧検出器100は、検出電圧Vdetの設定レベルが高い場合の消費電流増加を抑制し、検出電圧Vdetの設定レベルが低い場合の応答速度tHLを改善できる。また、電圧検出器100は、検出電圧範囲をVgs_M1+Vgs_M2からVgs_Mp+Vsat_Mnに拡張できる。
電圧検出器100は、近年の携帯化された電子機器へ応用することによる効果が高い。例えば、携帯用電子機器は、外部電源ではなくバッテリ駆動を用いる。バッテリ駆動では、バッテリの放電電圧が時間により低下し、電子機器の電源電圧が低下する。電源電圧が最低動作電圧以下になると、電子機器の内部回路が予期しない動作を起こし故障の原因となる。本例の電圧検出器100は、電圧検出器により電源電圧の監視を行い、電源電圧低下を検出して最低動作電圧になる前に電源電圧の供給を停止して内部回路をオフ状態にできる。
図21は、本実施形態に係る電圧検出器100の詳細な構成例を示す。本例の電圧検出器100は、設定される検出電圧Vdetでコンパレータ50を動作させるための基準電圧Vrefを検出する基準電圧検出モード、検出した基準電圧Vrefを基準電圧生成部20に出力させるべく基準電圧生成部20を設定する基準電圧設定モード、及び、設定した基準電圧Vrefを用いて入力電圧Vinと検出電圧Vdetとを比較する実動作モードの3つの動作モードを有する。本例の電圧検出器100は、図1に示した構成に加え、モード選択部10及びテスト回路60を更に備える。また、電圧検出器100は、電圧検出器100の内部と外部とを接続する各端子VPP、DATA、SCLK、PULSE、GND、VIN、VREF、IREF、VMON、OUTを有する。なお、VREF端子及びIREF端子は同一端子であってよい。
モード選択部10は、電圧検出器100の動作モードを選択する。モード選択部10は、VPP端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部10は、選択した動作モードに応じて、電圧選択部40、第1基準電圧生成部21及び第2基準電圧生成部22を制御する。
実動作モードにおいて、モード選択部10は、コンパレータ50の出力状態を示す信号に基づいて電圧選択部40に基準電圧Vrefを選択させる。テスト回路60は、カレントミラー61及びアンプ回路62を有する。テスト回路60は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部40は、第1基準電圧生成部21が出力する基準電圧VrefH、第2基準電圧生成部22が出力する基準電圧VrefL、及び、VREF端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択する。
まず、基準電圧検出モードにおける電圧検出器100の動作を説明する。主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部10は、基準電圧検出モードを選択した場合、電圧選択部40にVREF端子から出力される設定電圧Vrefcを選択させる。基準電圧検出モードにおいては、VREF端子には、徐々にレベルが変化する設定電圧Vrefcが入力される。電圧選択部40は、選択した設定電圧VrefcをCMOSインバータ51の入力端子に入力する。
また、基準電圧検出モードにおいては、VIN端子からコンパレータ50に、電圧検出器100が動作する検出電圧Vdetと同一の電圧が入力される。本例では、ヒステリシス動作すべく、電圧検出器100は上昇検出電圧VdetH及び下降検出電圧VdetLの2つの検出電圧Vdetで動作する。この場合、VIN端子には、上昇検出電圧VdetH及び下降検出電圧VdetLが順に入力される。VIN端子は、コンパレータ50の電源端子に接続される。
コンパレータ50は、入力された設定電圧Vrefc及び検出電圧Vdetに応じて動作する。設定電圧Vrefcが徐々に変化するので、設定電圧Vrefc及び検出電圧Vdetの差分が所定値以上となった場合に、コンパレータ50の出力状態が反転する。コンパレータ50の出力端子は、OUT端子に接続される。コンパレータ50の出力状態が反転したときの設定電圧Vrefcのレベルが、当該検出電圧Vdetに対応する基準電圧Vrefのレベルとなる。コンパレータ50の出力状態は、OUT端子に接続される外部機器が監視してよく、電圧検出器100の内部回路が監視してもよい。
図22は、基準電圧検出モードにおける基準電圧(VrefH、VrefL)の検出方法の概要を示す。縦軸は、VIN端子から入力される入力電圧Vin、CMOSインバータ51の入力端子に入力される設定電圧Vrefc及び基準電圧(VrefH、VrefL)の電圧レベル[V]を示しており、横軸は時刻tを示す。
VIN端子に入力される検出電圧Vdetは、時刻の経過に伴い徐々に増加して、予め定められた検出電圧Vdetに到達すると一定に保持される。設定電圧Vrefcは、予測される基準電圧VrefHよりも予め定められた値だけ大きい初期値まで、検出電圧と共に増加する。設定電圧Vrefcが初期値になった後、設定電圧Vrefcを徐々に変化(本例では減少)させて、CMOSインバータ51の出力が反転するときの設定電圧Vrefcを検出する。検出された設定電圧Vrefcは、入力されている検出電圧Vdetに対する基準電圧Vrefとなる。このような処理を、上昇検出電圧VdetH及び下降検出電圧VdetLの双方に対して行い、それぞれに対応する基準電圧VrefH及びVrefLを検出する。モード選択部10は、検出した設定電圧Vrefcに基づいて、基準電圧生成部20を設定する。なお、入力電圧Vinが検出電圧Vdetに達した後で、コンパレータ50の出力状態が遷移するように設定電圧Vrefcを変化させればよく、本例に限定されない。
図23は、本実施形態に係る基準電圧生成部20の基本回路を示す。第1基準電圧生成部21及び第2基準電圧生成部22は、それぞれ基準電圧生成部20と同一の回路を有してよい。本実施形態に係る基準電圧生成部20は、図23(b)に示すように、エンハンスメント状態とディプレッション状態の2状態にすることができる素子を利用して、基準電圧Vrefを生成する。
図23(a)は、ディプレッション型MOSトランジスタM1とエンハンスメント型MOSトランジスタM2で構成される基準電圧生成部20を示す。図23(a)の各MOSトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型及びエンハンスメント型として機能する。
図23(b)は、ディプレッション型として機能させる第1MOSトランジスタM1と、エンハンスメント型として機能させる第2MOSトランジスタM2とを有する基準電圧生成部20を示す。第1MOSトランジスタM1と第2MOSトランジスタM2は、フローティングゲート及びコントロールゲートをそれぞれ有する。本例の第1MOSトランジスタM1及び第2MOSトランジスタM2は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負及び電荷量を指す。本例では、第1MOSトランジスタM1及び第2MOSトランジスタM2の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのMOSトランジスタは、ディプレッション型またはエンハンスメント型として機能する。
第1MOSトランジスタM1は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第1MOSトランジスタM1は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。
第2MOSトランジスタM2は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第2MOSトランジスタM2のドレイン端子は、第1MOSトランジスタM1のソース端子に接続される。第2MOSトランジスタM2は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部20は、第1MOSトランジスタM1及び第2MOSトランジスタM2の接続点から基準電圧Vrefを出力する。
図23(b)に示した基準電圧生成部20は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部20は、第1MOSトランジスタM1及び第2MOSトランジスタM2の接続点から出力される基準電圧Vrefを調整できる。モード選択部10は、第1MOSトランジスタM1及び第2MOSトランジスタM2のフローティングゲートが保存する電荷の状態を制御することで、基準電圧Vrefを調整する。
図24は、トンネル酸化膜を備える不揮発性記憶素子70を示す。不揮発性記憶素子70は、基板71、トンネル酸化膜74、フローティングゲート75、絶縁膜76及びコントロールゲート77を備える。
不揮発性記憶素子70は、フローティングゲート75を有することにより、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子である。本例の基板71は、p型基板で構成される。基板71は、ソース領域72及びドレイン領域73を有する。ソース領域72及びドレイン領域73は、イオン注入等の一般的なCMOSプロセスを用いて形成される。基板71上には、トンネル酸化膜74、フローティングゲート75、絶縁膜76及びコントロールゲート77の順に積層して形成される。
コントロールゲート77は、不揮発性記憶素子70のゲート端子に印加された電圧により、ソース領域72とドレイン領域73との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子70は、ソース領域72とドレイン領域73との間に流れる電流をオンオフする。
絶縁膜76は、フローティングゲート75とコントロールゲート77との間を絶縁する。絶縁膜76は、CMOSプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート75に蓄積された電荷の状態は、コントロールゲート77に印加された電圧に応じて変化する。例えば、コントロールゲート77に印加された電圧に応じて、フローティングゲート75に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子70の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。
トンネル酸化膜74は、通常、基板71とフローティングゲート75との間を絶縁する。しかし、トンネル酸化膜74は、コントロールゲート77に予め定められた値以上の電圧が印加されると、FNトンネリング(ファウラーノルドハイム トンネリング)により導通状態となる。FNトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート75は、FNトンネリングによりソース領域72から電子が注入され、または、電子を放出する。これにより、フローティングゲート75が保存する電荷の状態が制御される。
図25は、基準電圧生成部20の回路構成の一例を示す。基準電圧生成部20が、基準電圧Vrefを出力している状態において、スイッチ(SW)は以下のように制御される。
SWl:Vdd
SW2:Vss
SW3、SW4:OPEN
SW5、SW6、SW7、SW8:SHORT(接続)
SW9、SW10:任意
基準電圧生成部20は、スイッチが図25のように制御された状態において、第1MOSトランジスタMlがディプレッション状態、第2MOSトランジスタM2がエンハンスメント状態のとき、基準電圧Vrefを生成する。
SW1〜10は、高電圧に動作するスイッチにする必要があり、通常のスイッチと比較してオン抵抗が大きい。特にSWl、SW6、SW8、SW2は、基準電圧生成部20の電流パスに入っているので、スイッチのオン抵抗が基準電圧Vrefに影響する。
より具体的には、基準電圧生成部20は、コントロールゲート及びフローティングゲートを有して、ディプレッション型として機能する第1MOSトランジスタMlを備える。また、基準電圧生成部20は、コントロールゲート及びフローティングゲートを有して、エンハンスメント型として機能する第2書込MOSトランジスタM2を備える。第2書込MOSトランジスタM2は、第1MOSトランジスタMlと直列に接続される。第1MOSトランジスタMl及び第2書込MOSトランジスタM2は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部20は、第1MOSトランジスタMl及び第2書込MOSトランジスタM2の接続点から基準電圧Vrefを出力する。
図26は、本実施形態に係る基準電圧生成部20の回路構成の一例を示す。第1基準電圧生成部21及び第2基準電圧生成部22は、それぞれ図26に示す基準電圧生成部20と同一の回路を有してよい。基準電圧生成部20は、トンネル酸化膜を有する第1書込MOSトランジスタM1w及びトンネル酸化膜を有さない第1出力MOSトランジスタM1r、並びに、トンネル酸化膜を有する第2書込MOSトランジスタM2w及びトンネル酸化膜を有さない第2出力MOSトランジスタM2rを含む。
第1書込MOSトランジスタM1w、及び、第1出力MOSトランジスタM1rは、フローティングゲート及びコントロールゲートをそれぞれ有する。第1書込MOSトランジスタM1wのフローティングゲート及びコントロールゲートは、第1出力MOSトランジスタM1rのフローティングゲート及びコントロールゲートとそれぞれ電気的に接続される。
第1書込MOSトランジスタM1wのソース端子は、第2書込MOSトランジスタM2wのドレイン端子に接続される。図25に示した構成と同様に、第1書込MOSトランジスタM1w及び第2書込MOSトランジスタM2wを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチSW1は、第1書込MOSトランジスタM1wのドレイン端子に、電圧Vppを印加するか、接地電位等の基準電位Vssを印加するかを選択する。スイッチSW2は、第2書込MOSトランジスタM2wのソース端子に、電圧Vppを印加するか、接地電位等の基準電位Vssを印加するかを選択する。
第1出力MOSトランジスタM1rのドレイン端子には、所定の電源電圧Vddが印加される。第1出力MOSトランジスタM1rのソース端子は、第2出力MOSトランジスタM2rのドレイン端子に接続される。当該接続点における電圧が、基準電圧Vrefとして出力される。第2出力MOSトランジスタM2rのソース端子には、基準電位Vssが印加される。
第2書込MOSトランジスタM2w及び第2出力MOSトランジスタM2rは、フローティングゲート及びコントロールゲートをそれぞれ有する。第2書込MOSトランジスタM2wのフローティングゲート及びコントロールゲートは、第2出力MOSトランジスタM2rのフローティングゲート及びコントロールゲートとそれぞれ電気的に接続される。
第1書込MOSトランジスタM1w及び第2書込MOSトランジスタM2wは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第1書込MOSトランジスタM1w及び第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Vthを制御することができる。そして、上述したように、2つの第1MOSトランジスタM1w、rのフローティングゲート及びコントロールゲートが互いに電気的に接続されるので、第1出力MOSトランジスタM1rは、第1書込MOSトランジスタM1wと同一の閾値電圧Vthを有する。また、第2出力MOSトランジスタM2rも同様に、第2書込MOSトランジスタM2wと同一の閾値電圧Vthを有する。
なお、第1出力MOSトランジスタM1r及び第2出力MOSトランジスタM2rは、トンネル酸化膜を有していないので、ディスターブによる閾値電圧Vthの変動がない。このため、基準電圧Vrefを精度よく生成できる。また、第1出力MOSトランジスタM1r及び第2出力MOSトランジスタM2rは、基準電圧生成部20において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧Vrefに影響せず、基準電圧Vrefを精度よく生成できる。
図27は、基準電圧Vrefの設定方法の一例を示すフロー図である。ステップS100において、CMOSインバータ51の電源端子に入力される検出電圧を予め定められた値に設定する。
基準電圧検出モードでは、コンパレータ50が検出電圧Vdetに応じて動作するためにCMOSインバータ51の入力端子に入力されるべき電圧を検出する。ステップS200において、図22において説明したように、ステップS100で設定した検出電圧Vdetに対応する基準電圧(VrefH、VrefL)を検出する。検出された基準電圧(VrefH、VrefL)は、電圧検出器100の外部機器に記憶される。検出された基準電圧(VrefH、VrefL)は、電圧検出器100の内部に記憶されてもよい。
基準電圧設定モードでは、ステップS200において検出した基準電圧(VrefH、VrefL)を基準電圧生成部20に設定する。基準電圧設定モードを実行するステップS300は、ステップS310〜ステップS330を有する。なお、それぞれの検出電圧Vdetに対してステップS300の処理を行う。設定された検出電圧Vdetは、CMOSインバータ51の電源端子に入力される。
ステップS310において、第1書込MOSトランジスタM1wのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップS310における基準状態は、第1MOSトランジスタM1w、rの閾値電圧を十分高くして、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態(すなわち、フローティングゲートにおける電荷量が略零の状態)を指してもよい。ステップS310では、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする。
ステップS320において、第2出力MOSトランジスタM2rにカレントミラー61が生成した調整用電流を印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第2書込MOSトランジスタM2wの閾値電圧を正方向に変動させる。これにより、2つの第2MOSトランジスタM2を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第2出力MOSトランジスタM2rに流れるべき電流と略等しい電流が与えられてよい。ステップS320においては、基準電圧生成部20から出力される基準電圧Vrefが、検出電圧Vdetに対してステップS200で検出した基準電圧Vrefと略等しくなるまで、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。
次に、ステップS330において、第2出力MOSトランジスタM2rにカレントミラー61が生成した調整用電流を印加しない状態で、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第1書込MOSトランジスタM1wの閾値電圧を負方向に変動させる。これにより、2つの第1MOSトランジスタM1を所定のディプレッション状態に設定する。ステップS330においても、基準電圧生成部20から出力される基準電圧Vrefが、検出電圧Vdetに対してステップS200で検出した基準電圧Vrefと略等しくなるまで、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。このような処理を、第1基準電圧生成部21及び第2基準電圧生成部22に対して行う。これにより、ステップS200で検出した基準電圧Vrefと等しい電圧を、第1基準電圧生成部21及び第2基準電圧生成部22に出力させることができる。ステップS300では、基準電圧VrefHを基準電圧VrefLよりも先に設定しても、基準電圧VrefLを先に設定してもどちらでも構わない。
図28は、基準電圧Vrefの設定方法を説明するための図である。図28(a)は、エンハンスメント型として機能させる第2MOSトランジスタM2w、rの設定方法を示す。初めに、第1書込MOSトランジスタMlwのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第1書込MOSトランジスタMlwの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチSW1及びSW9を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第2MOSトランジスタM2w、rを設定するときに、第1MOSトランジスタMlw、rに電流が流れないようにする。
次に、第2出力MOSトランジスタM2rに、調整用電流Irefを印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部20が出力する基準電圧Vrefが所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
図28(b)は、ディプレッション型として機能させる第1MOSトランジスタM1w、rの設定方法を示す。第1MOSトランジスタM1w、rを設定する場合、調整用電流Irefを止める。そして、第2出力MOSトランジスタM2rに流れる電流が、調整用電流Irefと略同一となるように、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第2出力MOSトランジスタM2rに流れる電流を検出する代わりに、基準電圧生成部20が出力する基準電圧Vrefが、上述した所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
図29は、不揮発性記憶素子70の設定方法を示す。不揮発性記憶素子70は、上述した第1書込MOSトランジスタM1w及び第2書込MOSトランジスタM2wに対応する。不揮発性記憶素子70は、コントロールゲート及びフローティングゲートを有するNMOSタイプの素子である。不揮発性記憶素子70は、FNトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。
図29(a)は、不揮発性記憶素子70の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図29(b)は、不揮発性記憶素子70の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子70の閾値電圧を制御する。
閾値電圧を正方向に変動させる場合、図29(a)に示すように、コントロールゲート端子に電圧Vppを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子70のフローティングゲートには、FNトンネリングにより電子が注入され、不揮発性記憶素子70の閾値電圧Vthが上がる。なお、電圧Vppは、不揮発性記憶素子70のトンネル酸化膜においてFNトンネリングするために必要な電圧である。
閾値電圧を正方向に変動させる場合、図29(b)に示すように、コントロールゲート端子を接地して、ソース端子に電圧Vppを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子70は、FNトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子70の閾値電圧Vthが下がる。図29(a)及び(b)において説明した動作を組み合わせることで、不揮発性記憶素子70の閾値電圧を所定の電圧に調整することができる。上述したように、第1書込MOSトランジスタM1w及び第2書込MOSトランジスタM2wの閾値電圧を調整すれば、第1出力MOSトランジスタM1r及び第2出力MOSトランジスタM2rの閾値電圧も同様に調整される。
図30は、基準電圧設定モードにおける電圧検出器100の動作の一例を示す。本例の電圧検出器100は、第1基準電圧生成部21の第2書込MOSトランジスタM2wへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。
モード選択部10は、第1基準電圧生成部21の第2書込MOSトランジスタM2wに制御パルスを印加する。モード選択部10は、電圧選択部40に、VREF端子を選択させる。この場合、VREF端子には、外部から電圧が入力されない。カレントミラー61は、外部電流IREFに基づいて、外部電流IREFよりも小さな調整用電流Irefを生成して、第1基準電圧生成部21に出力する。例えばカレントミラー61は、外部電流IREFの1/n倍(ただしn>1)の大きさの調整用電流Irefを生成する。これにより、微小な調整用電流Irefを精度よく生成できる。なお、電圧検出器100がカレントミラー61を有さない場合、電圧検出器100の外部から微小な調整用電流Irefを入力してもよい。
アンプ回路62は、電圧選択部40を介して第1基準電圧生成部21の出力を受け取り、当該出力を増幅した信号をVMON端子に出力する。電圧計80には、アンプ回路62が出力した増幅信号が入力される。これにより、VMON端子に接続される計測機器における信号対雑音比を向上させる。電圧計80は、アンプ回路62が出力した増幅信号の電圧を検出する。また、電圧検出器100の外部に電圧計80が設けられてもよい。モード選択部10は、アンプ回路62が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、第1基準電圧生成部21の第2書込MOSトランジスタM2wに制御パルスを印加する。
本例の第1基準電圧生成部21は、後述する調整シーケンス(1)から(5)を用いて、基準電圧VrefHが設定される。また、第2基準電圧生成部22に基準電圧VrefLが設定される場合も本例の第1基準電圧生成部21と同様の構成で設定される。
図31は、第2書込MOSトランジスタM2wへの書き込み動作を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第2書込MOSトランジスタM2wには、モード選択部10から制御パルスが入力される。
まず、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20が出力する電圧をモニターしたモニター電圧Vmonは増加する。制御パルスは、基準電圧生成部20のモニター電圧Vmonが、設定すべき終了電圧よりも十分大きくなるまで第2書込MOSトランジスタM2wのコントロールゲートに印加される。
次に、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは低下する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧に徐々に近づくように印加される。
制御パルスは、パルスの強度に応じた電荷をフローティングゲートに保存する。例えば、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス1回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部10は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。なお、モード選択部10は、第2制御パルスが印加されて、モニター電圧Vmonが終了電圧よりも小さくなった場合、第1制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Vmonを終了電圧に近づけられる。このような処理を、モニター電圧Vmonと終了電圧との差が許容範囲となるまで続行する。
なお、モード選択部10は、VPP端子、DATA端子、SCLK端子及びPULSE端子に接続される。モード選択部10は、VPP端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部10は、PULSE端子から入力される周期信号により、制御パルスのパルス幅を制御する。SCLK端子は、モード選択部10の動作クロックとなるクロック信号をモード選択部10に出力する。DATA端子は、テストモードに関するデータ信号をモード選択部10に出力する。
図32は、基準電圧設定モードにおける電圧検出器100の動作の一例を示す。本例の電圧検出器100は、第1基準電圧生成部21の第1書込MOSトランジスタM1wへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。
第1書込MOSトランジスタM1wへの書き込みは、図30で示した第2書込MOSトランジスタM2wへの書き込みを行う場合と、第1基準電圧生成部21にカレントミラー61の出力が入力されない点で異なる。その他の構成は、基本的に図30の場合と同一である。
図33は、第1書込MOSトランジスタM1wへの書き込み動作を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第1書込MOSトランジスタM1wには、モード選択部10から制御パルスが入力される。
まず、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20のモニター電圧Vmonは低下する。第1制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧よりも十分小さくなるまで第1書込MOSトランジスタM1wのコントロールゲートに印加される。
次に、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは増加する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonを終了電圧に徐々に近づくように調整される。
第1書込MOSトランジスタM1wへの書き込み動作の場合も、モード選択部10は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Vmonが終了電圧と略一致した場合に終了する。モニター電圧Vmonが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。
図34は、本実施形態に係る基準電圧生成部20の回路構成の一例を示す。各構成は、図26に示した基準電圧生成部20の回路構成と同一である。実動作モードにおいて基準電圧生成部20が基準電圧Vrefを出力している状態では、図34に示すようにスイッチは以下のように制御される。
SWl:Vss
SW2:Vss
SW3、SW4:OPEN
SW5、SW7:SHORT(接続)
SW9、SW10:任意
基準電圧生成部20は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第1MOSトランジスタM1w、r、及び、エンハンスメント状態に設定された第2MOSトランジスタM2w、rを用いて、基準電圧Vrefを生成する。
基準電圧生成部20の出力する基準電圧Vrefは、調整シーケンス(1)から(5)を用いて調整される。
<調整シーケンス(1)>
図35は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第1MOSトランジスタM1wのコントロールゲートに制御パルスを印加することで、第1MOSトランジスタM1w、rのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第1MOSトランジスタM1w、rの閾値電圧が、基準電圧生成部20に設定すべき基準電圧Vrefよりも十分高くなるように制御する。調整シーケンス(1)において、スイッチは以下のように制御される。これにより、第1MOSトランジスタM1から第2MOSトランジスタM2に電流が流れない状態にする。
SWl:Vss
SW2:Vss
SW3:SHORT
SW4:OPEN
SW5、SW7:OPEN
SW9:Vpp
SW10:任意
<調整シーケンス(2)>
図36は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加することで、第2MOSトランジスタM2w、rを、図31において説明した初期状態に設定する。調整シーケンス(2)において、スイッチは以下のように制御される。
SWl:Vss
SW2:Vss
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:Vpp
<確認シーケンス>
なお、調整シーケンス(2)及び後述する調整シーケンス(3)における第2MOSトランジスタM2w、rの状態は、基準電圧生成部20が出力する基準電圧Vrefをモニターすることで判別できる。
図37は、基準電圧生成部20の回路構成の一例を示す。本例の電圧検出器100は、第2出力MOSトランジスタM2rに調整用電流Irefを流すことにより、基準電圧生成部20が出力する基準電圧Vrefを確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
SWl、SW2:Vss
SW3、SW4、SW5:OPEN
SW7:SHORT
SW9、SW10:任意
図38は、調整シーケンス(2)における、第1制御パルスの書き込み時間に対する閾値電圧Vthの変化量を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は第2MOSトランジスタM2w、rに対する第1制御パルスの書き込み時間を示す。
第2MOSトランジスタM2w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図38に示すように経時的に変化する。モード選択部10は、図31において説明した初期状態になるまで、第1制御パルスを生成する。
<調整シーケンス(3)>
図39は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加することで、図31において説明したように、基準電圧生成部20が出力する基準電圧Vrefを所定の終了電圧に近づける。調整シーケンス(3)においては、調整用電流Irefを第2出力MOSトランジスタM2rに流しながら、第2制御パルスを印加する。調整シーケンス(3)において、スイッチは以下のように制御される。基準電圧Vrefが予め定められた電圧より下がりすぎた場合は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、基準電圧Vrefを増大させてよい。
SWl:Vss
SW2:Vpp
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:Vss
図40は、調整シーケンス(2)及び(3)における閾値電圧Vthの変化を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は時間を示す。
図39に係る構成では、第2MOSトランジスタM2w、rの閾値電圧Vthが、図40の調整シーケンス(3)に示すように、第2制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第2MOSトランジスタM2w、rの閾値電圧Vthを基準電圧Vrefとなるように調整する。
図41は、調整シーケンス(3)と確認シーケンスを交互に行う場合の、閾値電圧Vthの変化を示す。確認シーケンスでは、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加しないので、基準電圧Vrefは変化しない。モード選択部10は、調整シーケンス(3)において生成する第2制御パルスのパルス幅及び電圧を、直前の確認シーケンスで確認した基準電圧Vrefに応じて制御してよい。
調整シーケンス(3)は、基準電圧生成部20が出力する基準電圧Vrefが予め定められた値になると終了する。これにより、第2MOSトランジスタM2w、rの調整は終了する。次に、第1MOSトランジスタM1w、rを調整する。
<調整シーケンス(4)>
図42は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加することで、第1MOSトランジスタM1w、rを、図33において説明した初期状態に設定する。調整シーケンス(4)において、スイッチは以下のように制御される。
SWl:Vpp
SW2:Vss
SW3:SHORT
SW4、SW5、SW7:OPEN
SW9:Vss
SW10:任意
<調整シーケンス(5)>
図43は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加することで、図33において説明したように、基準電圧生成部20が出力する基準電圧Vrefを所定の終了電圧に近づける。なお、調整シーケンス(4)及び(5)においては、外部から調整用電流Irefが印加されない。ただし、第1MOSトランジスタM1w、rが、調整用電流Irefに対応する電流を生成する。調整シーケンス(5)において、スイッチは以下のように制御される。
SWl:Vss
SW2:Vss
SW3:SHORT
SW4:OPEN
SW5、SW7:OPEN
SW9:Vpp
SW10:任意
図44は、調整シーケンス(4)及び(5)における閾値電圧Vthの変化を示す。縦軸は第1MOSトランジスタM1w、rの閾値電圧Vthを、横軸は時間を示す。調整シーケンス(4)において、第1MOSトランジスタM1w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図44に示すように経時的に減少する。モード選択部10は、図33において説明した初期状態になるまで、第1制御パルスを生成する。
調整シーケンス(5)では、第1MOSトランジスタM1w、rの閾値電圧Vthが、第2制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第1MOSトランジスタM1w、rの閾値電圧Vthを基準電圧Vrefとなるように調整する。確認シーケンスでは、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加しないので、基準電圧Vrefは変化しない。モード選択部10は、調整シーケンス(5)において生成する第2制御パルスのパルス幅及び電圧を、直前の確認シーケンスで確認した基準電圧Vrefに応じて制御してよい。
調整シーケンス(5)は、基準電圧生成部20が出力する基準電圧Vrefが予め定められた値になると終了する。これにより、第1MOSトランジスタM1w、rの調整は終了し、基準電圧生成部20の調整が終了する。なお、調整シーケンス(4)及び(5)における基準電圧Vrefを確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図26に示した例と同様に制御される。
図45は、カレントミラー61の接続例を示す図である。本例のモード選択部10は、ゲート制御部として動作する書き込み回路15を備える。書き込み回路15は、図26から図44に関連して説明したスイッチSW1からSW10を制御することで、基準電圧生成部20の第1書込MOSトランジスタM1w及び第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを入力する。
カレントミラー61は、基準電圧設定モードにおいて、電圧検出器100の外部から入力された外部電流IREFに基づいて、外部電流IREFよりも小さい調整用電流Irefを生成する。例えば、カレントミラー61は、電圧検出器100の外部から入力された外部電流IREFに基づいて、n分の1の大きさの調整用電流Irefを生成する。本例のカレントミラー61は、第1出力MOSトランジスタM1rと共通の外部端子に接続される。カレントミラー61は、当該外部端子から入力される外部電流IREFに基づいて、外部電流IREFより小さい微小な調整用電流Irefを生成する。
また、カレントミラー61と、基準電圧生成部20の出力端子との間には、スイッチSW0が設けられる。各調整シーケンスに応じて、モード選択部10は、スイッチSW0を制御する。例えば、調整シーケンス(3)においては、モード選択部10は、スイッチSW0をオンにする。また、調整シーケンス(4)、(5)においては、モード選択部10は、スイッチSW0をオフにして、第2出力MOSトランジスタM2rに流れる調整用電流Irefを遮断する。
本例の基準電圧Vrefの設定方法は、調整シーケンス(1)において第1MOSトランジスタM1w、rのフローティングゲートに蓄積された電荷が基準状態に設定された状態で、調整シーケンス(3)において第2出力MOSトランジスタM2rに調整用電流Irefが入力される。そのため、第2出力MOSトランジスタM2rに調整用電流Irefが流れる場合に、第1出力MOSトランジスタM1rから第2出力MOSトランジスタM2rに電流が流れない。このため、第2MOSトランジスタM2w、rの設定精度が向上する。よって、第1出力MOSトランジスタM1rのドレイン端に、ディプレッション型MOSトランジスタM1rに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。
図46は、実動作モードにおける電圧検出器100の構成の一例を示す。電圧検出器100は、モード選択部10が実動作モードを選択した場合、VIN端子、OUT端子、GND端子を使用する。電圧検出器100は、VIN端子から入力された電圧が予め定められた検出電圧以上か否かを検出して、OUT端子に出力する。
第1基準電圧生成部21は、基準電圧VrefHを出力する。また、第2基準電圧生成部22は、基準電圧VrefLを出力する。コンパレータ50には、基準電圧(VrefH、VrefL)及び入力電圧Vinが入力される。コンパレータ50は、OUT端子に基準電圧(VrefH、VrefL)及び入力電圧Vinに応じた信号を出力する。
電圧選択部40は、コンパレータ50の出力に応じて、基準電圧(VrefH、VrefL)を選択する。電圧選択部40は、選択した基準電圧(VrefH、VrefL)をコンパレータ50に入力する。これにより、CMOSインバータ51の検出電圧Vdetは、ヒステリシス動作すべくコンパレータ50の出力に応じて変更される。
図47は、基準電圧生成部20における第1MOSトランジスタM1及び第2MOSトランジスタM2の他の接続例を示す。なお、図47(a)の第1MOSトランジスタM1及び第2MOSトランジスタM2は、図23(a)の第1MOSトランジスタM1及び第2MOSトランジスタM2と同様の素子である。図47(b)の第1MOSトランジスタM1及び第2MOSトランジスタM2は、図23(b)の第1MOSトランジスタM1及び第2MOSトランジスタM2と同様の不揮発性記憶素子である。
本例においては、第1MOSトランジスタM1のゲートが第2MOSトランジスタM2のソース端子に接続される。また、第1MOSトランジスタM1のソース、第2MOSトランジスタM2のドレイン、及び、第2MOSトランジスタM2のゲートは互いに接続される。基準電圧生成部20は、当該接続点から、基準電圧Vrefを出力する。
図26に示した構成において、書込側及び出力側の第1MOSトランジスタM1及び第2MOSトランジスタM2は、図47における第1MOSトランジスタM1及び第2MOSトランジスタM2と同一の接続を有してよい。この場合であっても、本願明細書において説明した方法と同様の方法で、書込側及び出力側の第1MOSトランジスタM1及び第2MOSトランジスタM2を設定することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。