以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、システム1000の構成の概要を示す。システム1000は、蓄電装置10、電圧変換器500および負荷60を備える。電圧変換器500は、出力電圧制御部100および出力コンデンサC1を備える。
蓄電装置10は、出力電圧制御部100を介して出力コンデンサC1に電力を供給する。このとき、蓄電装置10から出力電圧制御部100に入力される入力電圧をVinとする。例えば、蓄電装置10は、電池等の可変電源である。また、蓄電装置10は、リチウムイオンバッテリー(LIB)であってよい。
電圧変換器500は、蓄電装置10からの入力電圧Vinを変換した出力電圧Voutを負荷60に出力する。電圧変換器500は、出力電圧Vout(出力コンデンサC1の電圧)が予め定められた出力閾値電圧Vthを超えたか否かに応じて、出力コンデンサC1に電力を出力するか否かを切り替える。これにより、電圧変換器500は、所定の電圧を負荷60に出力する。
出力電圧制御部100は、基準電圧生成部20、切替部30、レベルシフト回路35、電圧選択部40およびコンパレータ50を備える。出力電圧制御部100は、出力電圧Voutが予め定められた出力閾値電圧Vthを超えたか否かに応じて、切替部30のオンオフを制御する。出力閾値電圧Vthは、上側および下側の異なる2種類の値をそれぞれ有する。出力電圧制御部100は、出力閾値電圧Vthとして、上側および下側のいずれの値を用いるかを適宜変更することにより、ヒステリシスに動作する。
基準電圧生成部20は、出力閾値電圧Vth(目標電圧)に対応する予め定められた基準電圧を生成する。本例の基準電圧生成部20は、不揮発性記憶素子を有する上側基準電圧生成部25および下側基準電圧生成部26を備える。基準電圧生成部20は、不揮発性記憶素子を調整することで、上側基準電圧生成部25および下側基準電圧生成部26が生成する基準電圧を調整する。
上側基準電圧生成部25は、出力閾値電圧Vthに対応する予め定められた上側基準電圧VrefHを生成して、電圧選択部40に出力する。下側基準電圧生成部26は、出力閾値電圧Vthに対応する予め定められた下側基準電圧VrefLを生成して、電圧選択部40に出力する。下側基準電圧VrefLは、上側基準電圧VrefHより小さい。
電圧選択部40は、上側基準電圧VrefHおよび下側基準電圧VrefLのいずれかを選択して、コンパレータ50に出力する。具体的には、電圧選択部40は、出力電圧Voutが上側基準電圧VrefHにより定まる上側出力閾値電圧Vth1を超えた場合に、下側基準電圧VrefLを選択する。また、電圧選択部40は、出力電圧Voutが下側基準電圧VrefLにより定まる下側出力閾値電圧Vth2以下となった場合に、上側基準電圧VrefHを選択する。これにより、出力電圧制御部100は、予め定められた出力閾値電圧Vthに応じて、ヒステリシスに動作する。
コンパレータ50は、選択した出力閾値電圧Vthと出力電圧Voutとの比較結果に応じた信号をレベルシフト回路35に出力する。コンパレータ50の出力は、出力電圧Voutが出力閾値電圧Vthを超えたか否かにより遷移する。本例では、出力電圧Voutが出力閾値電圧Vth以下の場合に、コンパレータ50の出力は、接地電位等の基準電位となる。また、出力電圧Voutが出力閾値電圧Vthを超えた場合に、コンパレータ50の出力は、出力電圧Voutと略等しい電圧となる。コンパレータ50は、出力が反転したか否かに基づいて、出力電圧Voutが出力閾値電圧Vthを超えたか否かを判定する。本明細書では、コンパレータ50の出力が、基準電位から出力電圧Voutに変化すること、および、出力電圧Voutから基準電位に変化することを、コンパレータ50の出力が「反転する」と称する。
レベルシフト回路35は、コンパレータ50の出力に応じたレベルの電圧を生成する。レベルシフト回路35が、コンパレータ50の出力に応じて切替部30を確実に切り替えられるレベルの電圧を出力することにより、切替部30のオンオフ精度は向上する。
切替部30は、蓄電装置10と出力コンデンサC1を接続するか否かを切り替える。切替部30は、レベルシフト回路35の出力に応じてオンオフが切り替えられるPMOSトランジスタを備える。切替部30は、蓄電装置10と出力コンデンサC1とを接続している状態で、出力電圧Voutが出力閾値電圧Vth(本例では上側出力閾値電圧Vth1)を超えた場合に、蓄電装置10と出力コンデンサC1との接続を遮断する。一方、切替部30は、蓄電装置10と出力コンデンサC1との接続を遮断した状態で、出力電圧Voutが出力閾値電圧Vth(本例では下側出力閾値電圧Vth2)以下の場合に、蓄電装置10と出力コンデンサC1とを接続する。
出力コンデンサC1は、蓄電装置10と接続されると、入力電圧Vinで蓄電される。出力コンデンサC1は、蓄電された電力を出力電圧Voutで負荷60に出力する。負荷60は、出力電圧Voutで入力された電力により動作する。
本例の電圧変換器500は、出力コンデンサC1の充電時以外は切替部30がオフとなるので、蓄電装置10からの消費電流がほとんどゼロになる。また、出力電圧制御部100は、CMOSインバータ回路を中心に構成される。これにより、出力電圧制御部100は、CMOSインバータ回路が反転する場合以外は、ほとんど電流が流れないので、システム1000全体の消費電力を低減できる。
図2は、電圧変換器500の動作の一例を示す。横軸は出力電圧Vout[V]を、縦軸は切替部30が備えるPMOSトランジスタのPMOSゲート電圧Vpg[V]を示す。本例のPMOSトランジスタは、上側PMOSゲート電圧Vpg1および下側PMOSゲート電圧Vpg2を備える。PMOSゲート電圧Vpgが上側PMOSゲート電圧Vpg1を越えると、PMOSトランジスタがオフする。一方、PMOSゲート電圧Vpgが下側PMOSゲート電圧Vpg2以下になるとPMOSトランジスタがオンする。
出力電圧制御部100は、目標電圧(上側出力閾値電圧Vth1、下側出力閾値電圧Vth2)を設定して、ヒステリシスに動作する。目標電圧は、コンパレータ50の出力の状態に応じて、上側出力閾値電圧Vth1および下側出力閾値電圧Vth2のいずれかに設定される。具体的には、コンパレータ50が基準電位を出力している場合は上側出力閾値電圧Vth1に設定され、コンパレータ50が出力電圧Voutと略等しい電圧を出力している場合の第2目標電圧は下側出力閾値電圧Vth2に設定される。目標電圧は、出力電圧制御部100の要求される仕様に応じて適宜変更されてよい。
PMOSトランジスタのPMOSゲート電圧Vpgが基準電位の状態で、出力電圧Voutが増加して上側出力閾値電圧Vth1になると、コンパレータ50の出力が反転する。コンパレータ50の出力が反転すると、レベルシフト回路35が出力するPMOSゲート電圧Vpgが上側PMOSゲート電圧Vpg1よりも大きく設定されることにより確実にPMOSトランジスタをオフできる。
PMOSトランジスタがオフされると、出力コンデンサC1に蓄電された電荷が負荷60に消費されるので、出力電圧Voutが低下する。出力電圧Voutが低下して下側出力閾値圧Vth2以下になると、コンパレータ50の出力が反転する。コンパレータ50の出力が反転すると、PMOSゲート電圧Vpgは基準電位となり、PMOSトランジスタがオンになる。
図3は、システム1000の構成の一例を示す。電圧変換器500は、出力電圧制御部100および出力コンデンサC1を備える。出力電圧制御部100は、ローパスフィルタLPF、第1基準電圧生成部21、第1切替部31、レベルシフト回路35、第1電圧選択部41、第1コンパレータ51および抵抗R1を備える。抵抗R3は負荷60の一例であってよい。
第1切替部31は、還流ダイオード38およびPMOSトランジスタ39を備える。PMOSトランジスタ39および還流ダイオード38はそれぞれ並列に接続される。
PMOSトランジスタ39のゲート端子は、レベルシフト回路35に接続される。PMOSトランジスタ39のゲート端子には、第1コンパレータ51の出力に応じた信号が入力される。PMOSトランジスタ39のソース端子は蓄電装置10に接続され、ドレイン端子は出力コンデンサC1に接続される。還流ダイオード38は、PMOSトランジスタ39がオフの状態において、蓄電装置10の放電を防止する向きに設けられる。
ローパスフィルタLPFは、蓄電装置10から入力電圧Vinの供給を開始した時に、出力コンデンサC1の電圧が出力閾値電圧Vthを超えていない場合であっても、PMOSトランジスタ39をオンできる。ローパスフィルタLPFは、抵抗R2およびゲートコンデンサC2を備える。具体的には、抵抗R2は、一端が蓄電装置10と第1切替部31のソース端子との間に接続される。また、抵抗R2の他端と基準電位との間には、入力コンデンサC2が接続される。抵抗R2とゲートコンデンサC2との間の接続点は、第1切替部31のゲート端子に接続される。
ローパスフィルタLPFは、蓄電装置10からPMOSトランジスタ39のソース端子への入力に対して、PMOSトランジスタ39のゲート端子への入力の立ち上がりを遅らせる。つまり、PMOSトランジスタ39のゲートソース間の電圧は、ローパスフィルタLPFの時定数を調整することにより、PMOSトランジスタ39の閾値電圧よりも大きくなる。よって、PMOSトランジスタ39は、ゲートソース間の電圧によりオンされる。PMOSトランジスタ39がオンされると、第1基準電圧生成部21、第1電圧選択部41および第1コンパレータ51は、蓄電装置10から電力が供給される。電力が供給されると第1コンパレータ51は、レベルシフト回路35が備えるトランジスタTr1をオンに制御する。これにより、PMOSトランジスタ39の制御がローパスフィルタLPFから第1コンパレータ51に移行する。
第1電圧選択部41は、スイッチSWH、SWLおよびNOT回路を備える。スイッチSWHには、上側基準電圧生成部25が出力した上側基準電圧VrefHが入力される。一方、スイッチSWLには、下側基準電圧生成部26が出力した下側基準電圧VrefLが入力される。スイッチSWHおよびSWLは、入力された基準電位を第1コンパレータ51の正側入力端子に出力する。
スイッチSWHは、第1コンパレータ51が出力した信号に応じてオンオフされる。一方、スイッチSWLは、第1コンパレータ51の出力をNOT回路により反転した信号に応じてオンオフされる。本例のスイッチSWHおよびSWLは、それぞれオンオフが逆となるように制御される。
レベルシフト回路35は、第1コンパレータ51の出力に応じて、第1切替部31のオンオフを切り替える。本例のトランジスタTr1は、NMOSトランジスタである。トランジスタTr1のソース端子は基準電位に接続され、トランジスタTr1のドレイン端子は、抵抗R2とゲートコンデンサC2との接続点に接続される。トランジスタTr1のゲート端子には、第1コンパレータ51の出力した信号が入力される。これにより、トランジスタTr1は、第1コンパレータ51の入力に応じてPMOSトランジスタ39のゲート端子に基準電位VSSを入力するか、入力電圧Vinに応じた電圧を入力するか否かを切り替える。
抵抗R1は、第1切替部31と出力コンデンサC1との間に設けられる。抵抗R1の大きさは、システム1000の低消費化を図れる程度に十分に小さくてよい。抵抗R1は、出力コンデンサC1とRCのローパスフィルタ回路を構成する。ローパスフィルタ回路は、電圧変換器500の出力におけるリンギングおよびリップルを低減する。必要に応じて、抵抗はR1だけでなく、切替部31と蓄電装置10との間にも、別の抵抗を入れてもよい。また、抵抗R1は、出力電圧制御部100にコイルが設けられる場合、LC共振しない条件でコイルとダンピングしてもよい。
第1コンパレータ51は、第1切替部31と抵抗R1との間の電圧を監視する。第1コンパレータ51は、出力閾値電圧Vthを超えてもすぐに出力を反転せず、出力閾値電圧Vthを超えてから数十us程度経過後に、出力を反転させるような反応速度を有してよい。R1の抵抗値と出力コンデンサC1の値にもよるが、第1コンパレータ51の反応速度を遅らせることにより、出力電圧制御部100は、数mA程度の軽負荷用途に向けても利用できる。
本例では、第1コンパレータ51の出力がHの時、トランジスタTr1はオンされる。PMOSトランジスタ39のゲート端子は基準電位に接続されて、PMOSトランジスタ39がオンする。一方、第1コンパレータ51の出力がLの時、トランジスタTr1はオフされる。PMOSトランジスタ39のPMOSゲート電圧Vpgは、入力電圧Vinに対応する電圧となり、PMOSトランジスタ39がオフされる。PMOSトランジスタ39がオフされると、出力コンデンサC1に蓄積された電荷は抵抗R3に消費される。
本実施形態に係る出力電圧制御部100は、低消費電力で動作する。例えば、ローパスフィルタLPFにより第1切替部31がオンされると、出力コンデンサC1は瞬時に蓄電される。そのため、抵抗R2に流れる電流はごくわずかであり、抵抗R2で消費される電流は小さい。
また、第1コンパレータ51は、抵抗R1の上流側である抵抗R1と第1切替部31との間の電圧をモニタする。そのため、多少、第1コンパレータ51の出力に遅れがあっても、出力電圧Voutが上側出力閾値電圧Vth1を超えることなくPMOSトランジスタ39をオフできる。さらに、出力コンデンサC1が充電されていない場合、PMOSトランジスタ39はオフされてハイインピーダンスとなる。
出力電圧制御部100は、基準電圧生成部20を除き、CMOSインバータ回路で構成される。そのため、出力電圧制御部100は、第1コンパレータ51の出力が反転する場合を除いてほとんど電流が流れないので、低消費電力で動作する。本実施形態に係る電圧変換器500は、50nA以下の消費電流で動作できる。
図4は、電圧変換器500の動作の一例を示す。横軸は時刻[t]を示して、縦軸は入力電圧Vin、出力電圧Vout、レベルシフタ電源電圧Vlsおよび電圧PMOSゲート電圧Vpg[V]を示す。例えば、電圧変換器500は図3で示された実施例と同様に構成される。
入力電圧Vinは、徐々に昇圧して、蓄電装置10の特性に応じた値に収束する。本例の入力電圧Vinは、蓄電装置10の特性に応じた値に到達するまで、線形的に昇圧する。
図4に示すレベルシフタ電源電圧Vlsは、ローパスフィルタLPFからレベルシフト回路35に入力される電圧を指す。レベルシフタ電源電圧Vlsは、入力電圧VinがローパスフィルタLPFを介して入力されるので、入力電圧Vinの傾きよりもなだらかに昇圧される。これにより、PMOSトランジスタ39のソース端子とゲート端子との間に電位差が生じるので、PMOSトランジスタ39がオンされて、出力コンデンサC1が昇圧される。
出力電圧Voutが昇圧されて上側出力閾値電圧Vth1を超えると、第1コンパレータ51の出力はハイからローに反転する。レベルシフト回路35は、レベルシフタ電源電圧VlsをPMOSトランジスタ39のゲート端子に入力する。つまり、PMOSトランジスタ39のPMOSゲート電圧Vpgをレベルシフタ電源電圧Vlsにすることで、PMOSトランジスタ39がオフされる。
PMOSトランジスタ39がオフされると、出力コンデンサC1は、電力が供給されなくなり、OUT側の負荷の一例としての抵抗R3により出力コンデンサC1の電荷が消費され、出力電圧Voutが低下する。PMOSトランジスタ39は、出力電圧Voutが下側出力閾値電圧Vth2以下となると、第1コンパレータ51の出力はローからハイに反転する。PMOSトランジスタ39は、ゲート端子が基準電位に接続されるので、オンされる。出力電圧Voutは、再び上側出力閾値電圧Vth1まで上昇する。
電圧変換器500は、このようなヒステリシス付の判定動作を繰り返す。電圧変換器500は、出力電圧Voutを上側出力閾値電圧Vth1と下側出力閾値電圧Vth2との間に制御する。
図5は、システム1000の構成の一例を示す。本例のレベルシフト回路35は、トランジスタTr1の代わりにCMOSインバータ回路を備える点で図3と異なる。また、本例の電圧変換器500は、ローパスフィルタLPFの代わりに、高抵抗36を備える。つまり、電圧変換器500は、ローパスフィルタLPFがなくとも出力電圧制御部100をスタートアップできる。
CMOSインバータ回路は、第1コンパレータ51からの出力に応じて、高抵抗36とPMOSトランジスタ39のゲート端子の電圧を出力電圧Voutに対応する電圧とするか否かを制御する。レベルシフト回路35のCMOSインバータ回路は、正側電源端子に出力電圧Voutに対応する電圧が入力され、負側電源端子に基準電位VSSが入力される。また、CMOSインバータ回路の入力端子には、第1コンパレータ51の出力端子が接続される。なお、本明細書において、「出力電圧Voutに対応する電圧」とは、出力電圧Voutが抵抗R1等の小さな抵抗を介して入力された電圧を指す。入力電圧Vinの場合も同様である。
高抵抗36は、出力コンデンサC1に電荷が蓄積されていない場合に、PMOSトランジスタ39をオンする。高抵抗36は、PMOSトランジスタ39のゲート端子と基準電位との間に接続される。高抵抗36とPMOSトランジスタ39のゲート端子と接続点は、CMOSインバータ回路の出力端子に接続される。PMOSトランジスタ39のゲート端子には、高抵抗36で基準電位に接続される。そのため、PMOSトランジスタ39のソース端子に入力電圧Vinが入力されると、PMOSトランジスタ39がオンされる。
図6は、システム1000の構成の一例を示す。本例の電圧変換器500は、スタートアップ回路200、過放電防止回路300をさらに備える。スタートアップ回路200および過放電防止回路300は、出力電圧制御部100と同様に、基準電圧生成部20、切替部30、電圧選択部40およびコンパレータ50を備えてよい。
過放電防止回路300は、蓄電装置10の過放電を防止する。過放電防止回路300は、入力された入力電圧Vinが予め定められた放電閾値電圧Vthdを超えたか否かによって、蓄電装置10から負荷60に放電させるか否かを制御する。放電閾値電圧Vthdは、上側および下側の異なる2種類の値を有する。過放電防止回路300は、放電閾値電圧Vthdとして上側および下側のいずれの値を用いるかを適宜変更することにより、ヒステリシスに動作する。
スタートアップ回路200は、出力コンデンサC1の電圧が出力電圧制御部100が動作する電圧となるまで、出力コンデンサC1を昇圧する。この場合、出力電圧制御部100の備える切替部30がオフされているので、出力電圧制御部100には電流が流れない。スタートアップ回路200は、予め定められたスタートアップ閾値電圧Vthsを超えたか否かによって、過放電防止回路300から出力を負荷60に放電させるか否かを制御する。スタートアップ閾値電圧Vthsは、上側および下側の異なる2種類の値を有する。スタートアップ回路200は、スタートアップ閾値電圧Vthsとして、上側および下側のいずれの値を用いるかを適宜変更することにより、ヒステリシスに動作する。
上側スタートアップ閾値電圧Vths1は、下側出力閾値電圧Vth2よりも大きく、かつ、上側出力閾値電圧Vth1よりも小さい。また、上側放電閾値電圧Vthd1は、下側スタートアップ閾値電圧Vths2よりも大きく、かつ、上側出力閾値電圧Vth1および上側スタートアップ閾値電圧Vths1よりも小さい。
一例では、出力電圧制御部100において、上側出力閾値電圧Vth1は1.85Vに設定され、下側出力閾値電圧Vth2は1.75Vに設定される。また、スタートアップ回路200において、上側スタートアップ閾値電圧Vths1は1.8Vに設定され、下側放電閾値電圧Vths2は1.7Vに設定される。そして、過放電防止回路300において、上側放電閾値電圧Vthd1は1.75Vに設定され、下側放電閾値電圧Vthd2は1.65Vに設定される。
出力電圧制御部100は、コンパレータ50が反転したか否かにより出力電圧Voutが、出力閾値電圧Vthを超えたか否かを検出する。また、スタートアップ回路200および過放電防止回路300は、コンパレータ50が反転したか否かにより入力電圧Vinがスタートアップ閾値電圧Vthsもしくは放電閾値電圧Vthdを超えたか否かを検出する。つまり、出力電圧制御部100、スタートアップ回路200および過放電防止回路300のいずれにおいても、コンパレータ50が反転する場合を除きほとんど電流が流れないので、電圧変換器500は低消費電力で動作する。
図7は、システム1000の構成の一例を示す。本例のシステム1000は、出力電圧制御部100、スタートアップ回路200および過放電防止回路300を備える。
出力電圧制御部100は、第1コンパレータ51の出力に基づいて、出力電圧Voutに応じた電圧もしくは基準電圧をレベルシフト回路35に出力する第1インバータ54を備える。第1インバータ54の正側電源端子には出力電圧Voutが抵抗R1を介して入力され、負側電源端子は基準電位に接続される。なお、本例の第1コンパレータ51の出力は、NOT回路により反転されてスイッチSWHに入力され、スイッチSWLにはそのまま入力される。本例の第1切替部31は、PMOSトランジスタ39の代わりに、GND側に接続されたNMOSトランジスタを用いることもできる。NMOSトランジスタを用いる場合、第1コンパレータ51の極性が反転される。スタートアップ回路200および過放電防止回路300についても同様に、PMOSトランジスタ39の代わりに、NMOSトランジスタを用いることができる。
レベルシフト回路35は、第1インバータ54の出力に応じて、PMOSトランジスタ39のオンオフを切り替える。レベルシフト回路35は、PMOSトランジスタ39のゲート端子に入力電圧Vinに応じた信号を入力するか、もしくはゲート端子を基準電位に接続する。レベルシフト回路35は、P型のMOSトランジスタであるPMOS1、PMOS2およびN型のMOSトランジスタであるNMOS1、NMOS2を備える。
PMOS1のソース端子は、過放電防止回路300の出力端子とPMOSトランジスタ39のソース端子との間に接続される。PMOS2のソース端子は、過放電防止回路300の出力端子とPMOSトランジスタ39のソース端子との間に接続される。
NMOS1は、PMOS1と基準電位との間に、PMOS1と直列に接続される。NMOS2は、PMOS2と基準電位との間に、PMOS2と直列に接続される。PMOS1のドレイン端子およびNMOS1のドレイン端子は、PMOSトランジスタ39のゲート端子およびPMOS2のゲート端子に接続される。PMOS2のドレイン端子およびNMOS2のドレイン端子は、PMOS1のゲート端子に接続される。
NMOS1のゲート端子およびNMOS2のゲート端子には、第1コンパレータ51の出力に応じた信号が入力されることにより、NMOS1およびNMOS2のオンオフが反対となるように制御される。
スタートアップ回路200は、第2基準電圧生成部22、第2切替部32、第2電圧選択部42および第2コンパレータ52を備える。スタートアップ回路200は、第3コンパレータ53と第2切替部32との間に第2インバータ55を備える。
第2基準電圧生成部22、第2電圧選択部42、第2コンパレータ52は、基準電圧生成部20、電圧選択部40およびコンパレータ50の一例である。但し、第2基準電圧生成部22は、出力電圧制御部100のスタートアップのために、第1基準電圧生成部21とは異なる値が設定される。また、出力電圧制御部100とスタートアップ回路200とは、第1コンパレータ51の負側電源端子には出力電圧Voutが入力されるのに対して、第2コンパレータ52の負側電源端子には入力電圧Vinが入力される点で異なる。
過放電防止回路300は、第3基準電圧生成部23、第3切替部33、第3電圧選択部43および第3コンパレータ53を備える。第3基準電圧生成部23、第3電圧選択部43、第3コンパレータ53は、基準電圧生成部20、電圧選択部40、コンパレータ50の一例である。第3基準電圧生成部23は、蓄電装置10の過放電を防止するために、第1基準電圧生成部21および第2基準電圧生成部22とは異なる値が設定される。
第3切替部33は、還流ダイオード38およびPMOSトランジスタ39を備える。還流ダイオード38は、過放電を防止する向きに設けられる。また、PMOSトランジスタ39のソース端子は蓄電装置10に接続される。
第3コンパレータ53は、負側入力端子に入力された入力電圧Vinと、第3基準電圧生成部23からの基準電圧により定まる放電閾値電圧Vthdとを比較する。第3コンパレータ53は、比較結果に応じてPMOSトランジスタ39のオンオフを制御する。これにより、出力電圧制御部100は、蓄電装置10の過放電を防止する。
図8は、システム1000の一例を示す。本例のレベルシフト回路35は、抵抗R4およびトランジスタTr2を備える。トランジスタTr2は、N型のMOSトランジスタである。過放電防止回路300は、図7における構成と同一である。
抵抗R4は、一端が過放電防止回路300の出力端子に接続されて、他端がトランジスタTr2のドレイン端子に接続される。トランジスタTr2のソース端子は、基準電位に接続されて、ゲート端子が第1インバータ54の出力端子に接続される。抵抗R3とトランジスタTr2のドレイン端子の接続点は、PMOSトランジスタ39のゲート端子に接続される。トランジスタTr2は、還流ダイオードに接続されてよい。
第1インバータ54の出力端子は、トランジスタTr2のゲート端子に接続される。第1インバータ54は、トランジスタTr2のオンオフを制御することにより、PMOSトランジスタ39のPMOSゲート電圧Vpgを入力電圧Vinに対応する電圧とするか、基準電位とするかを切り替える。
以上の通り、本発明に係る電圧変換器500は、スタートアップ回路200を備えるので、出力電圧制御部100のスタートアップが確実に保証される。また、電圧変換器500は、過放電防止回路300を備えるので、蓄電装置10の過放電が防止される。次に、蓄電装置10の特性に応じた基準電圧の設定方法について説明する。
基準電圧の設定方法について、過放電防止回路300を例にして説明する。つまり、第3基準電圧生成部23が上側放電閾値電圧Vthd1および下側放電閾値電圧Vthd2を生成する場合である。但し、出力電圧制御部100およびスタートアップ回路200の基準電圧についても同様の方法で設定される。
出力電圧制御部100の場合、第1基準電圧生成部21が上側出力閾値電圧Vth1および下側出力閾値電圧Vth2を生成する。また、スタートアップ回路200の場合、第2基準電圧生成部22が上側スタートアップ閾値電圧Vths1および下側スタートアップ閾値電圧Vths2を生成する。
図9は、コンパレータ50の構成の一例を示す。コンパレータ50は、CMOSインバータ56および出力回路57を備える。
CMOSインバータ56の電源入力端子にはコンパレータ50に入力された入力電圧Vinが入力される。CMOSインバータ56の入力端子には、コンパレータ50に入力された基準電圧が入力される。コンパレータ50は、電源端子に入力された入力電圧Vinおよび入力端子に入力された基準電圧に応じてスイッチング動作する。なお、電源端子とは、CMOSインバータ56のソース端子に接続される端子を指し、入力端子とは、CMOSインバータ56のゲート端子に接続される端子を指す。
CMOSインバータ56は、CMOSトランジスタ(Mp、Mn)を有する。CMOSインバータ56は、電源端子入力型のCMOSインバータであり、正側電源端子に入力電圧Vinが入力され、負側電源端子にGNDが接続される。本例のCMOSインバータ56の正側電源端子とは、CMOSトランジスタMpのソースに接続される端子であり、負側電源端子とは、CMOSトランジスタMnのソースに接続される端子である。本例のCMOSインバータ56の正側電源端子は、入力電圧Vinが入力される入力電圧端子として機能する。また、CMOSインバータ56の入力端子には、出力閾値電圧Vthに対応する上側基準電圧VrefHおよび下側基準電圧VrefLが入力される。上述したように、CMOSインバータ56の入力端子とは、CMOSトランジスタ(Mp、Mn)の各ゲートに接続される端子を指す。本例のCMOSインバータ56の入力端子は、基準電圧が入力される基準電圧端子として機能する。
出力回路57は、CMOSインバータ56が出力した出力電圧Voutiに応じた電圧Voutcを出力する。例えば出力回路57は、CMOSインバータ56と多段接続されるCMOSインバータ回路を有してよく、その他の一般的な出力用回路を有してもよい。例えば出力回路57は、CMOSインバータ56の出力電圧Voutiを出力するか否かを切り替えるPMOSスイッチを有してよく、CMOSインバータ56の出力電圧Voutiに応じて動作するソースを接地電位に接続したNMOS回路を有してもよい。また、出力回路57は、複数種類の出力用回路、および、それぞれの出力用回路に対応する出力端子を有してよい。
CMOSインバータ56が接地電位を出力するか、または、入力電圧Vinに略等しい電圧を出力するかは、入力電圧Vinおよび基準電圧との差分が、CMOSインバータ56におけるPMOSトランジスタMpの閾値以上か否かにより定まる。CMOSインバータ56の出力が反転する動作点(目標電圧)は、基準電圧により調整することができる。本例では、出力回路57の出力に応じて、電圧選択部40が基準電圧VrefHおよびVrefLのいずれかを選択することで、出力回路57の出力に応じて目標電圧を変更することができる。これにより、過放電防止回路300は、ヒステリシスに動作する。
過放電防止回路300が動作すべき目標電圧に対して、どのような基準電圧をコンパレータ50に入力すべきかは、コンパレータ50に含まれるCMOSインバータ56の特性により定まる。ただし、CMOSインバータ56の特性はばらつきを有するので、過放電防止回路300が目標電圧で精度よく動作するためには、CMOSインバータ56の特性のばらつき等を考慮した基準電圧を用いることが好ましい。
本例では、CMOSインバータ56の電源入力端子に入力電圧Vinが入力される過放電防止回路300について説明した。しかしながら、出力電圧制御部100およびスタートアップ回路200の場合も、コンパレータ50は同様に動作する。但し、出力電圧制御部100の第2インバータ55の電源端子には、出力電圧Voutに対応する電圧が入力される。また、スタートアップ回路200の第2インバータ55の電源端子には、入力電圧Vinに対応する電圧が入力される。
さらに、出力電圧制御部100およびスタートアップ回路200のCMOSインバータ56の入力端子には出力閾値電圧Vthおよびスタートアップ閾値電圧Vthsに対応する上側基準電圧VrefHおよび下側基準電圧VrefLが入力される。
図10は、過放電防止回路300の基準電圧を設定する構成の一例を示す。本例の過放電防止回路300は、設定される目標電圧でコンパレータ50を動作させるための基準電圧を検出する基準電圧検出モード、検出した基準電圧を基準電圧生成部20に出力させるべく基準電圧生成部20を設定する基準電圧設定モード、および、設定した基準電圧を用いて入力電圧Vinと目標電圧とを比較する実動作モードの3つの動作モードを有する。
過放電防止回路300は、図1に示した構成に加え、モード選択部80、テスト回路70および電圧計75を更に備える。また、過放電防止回路300は、過放電防止回路300の内部と外部とを電気的に接続する各端子VPP、DATA、SCLK、PULSE、GND、VIN、VREF、IREF、VMON、OUTを有する。なお、Vref端子およびIREF端子は同一端子であってよい。
モード選択部80は、過放電防止回路300の動作モードを選択する。モード選択部80は、VPP端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部80は、選択した動作モードに応じて、電圧選択部40、上側基準電圧生成部25および下側基準電圧生成部26を制御する。
実動作モードにおいて、モード選択部80は、コンパレータ50の出力状態を示す信号に基づいて電圧選択部40に基準電圧を選択させる。これにより、図2に示したヒステリシス動作を実現する。テスト回路70は、カレントミラー71およびアンプ回路72を有する。テスト回路70は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部40は、上側基準電圧生成部25が出力する上側基準電圧VrefH、下側基準電圧生成部26が出力する下側基準電圧VrefL、および、VREF端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択して、コンパレータ50に入力する。
まず、基準電圧検出モードにおける過放電防止回路300の動作を説明する。図10において、主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部80は、基準電圧検出モードを選択した場合、電圧選択部40にVREF端子から出力される設定電圧Vrefを選択させる。基準電圧検出モードにおいては、VREF端子には、徐々にレベルが変化する設定電圧が入力される。電圧選択部40は、徐々に変化する設定電圧Vrefを選択して、CMOSインバータ56の入力端子に入力する。
また、基準電圧検出モードにおいては、VIN端子からコンパレータ50に、過放電防止回路300が動作する目標電圧が入力される。本例では、ヒステリシス動作すべく、過放電防止回路300は第1目標電圧V1および第2目標電圧V2の2つの目標電圧で動作する。この場合、VIN端子には、第1目標電圧V1および第2目標電圧V2が順番に入力される。VIN端子は、コンパレータ50の電源端子に接続される。
コンパレータ50は、入力された設定電圧Vrefおよび目標電圧に応じて動作する。設定電圧Vrefが徐々に変化するので、設定電圧Vrefおよび目標電圧の差分が所定値以上となった場合に、コンパレータ50の出力状態が遷移する。コンパレータ50の出力端子は、OUT端子に接続される。コンパレータの出力状態が遷移したときの設定電圧Vrefのレベルが、当該目標電圧に対応する基準電圧のレベルとなる。コンパレータ50の出力状態は、OUT端子に接続される外部機器が監視してよく、電圧計75等の過放電防止回路300の内部回路が監視してもよい。
図11は、基準電圧検出モードにおける基準電圧(VrefH、VrefL)の検出方法の概要を示す。縦軸は、VIN端子から入力される入力電圧Vin、CMOSインバータ56の入力端子に入力される設定電圧Vrefおよび基準電圧(VrefH、VrefL)の電圧レベル[V]を示しており、横軸は時刻tを示す。
VIN端子に入力される目標電圧は、時刻の経過に伴い徐々に増加して、予め定められた目標電圧に到達すると一定に保持される。設定電圧Vrefは、予測される上側基準電圧VrefHよりも予め定められた値だけ大きい初期値まで、目標電圧と共に増加する。設定電圧Vrefが初期値になった後、設定電圧Vrefを徐々に変化(本例では減少)させて、CMOSインバータ56の出力が反転するときの設定電圧Vrefを検出する。検出された設定電圧Vrefは、入力されている目標電圧に対する基準電圧となる。このような処理を、第1目標電圧V1および第2目標電圧V2の双方に対して行い、それぞれに対応する基準電圧VrefHおよびVrefLを検出する。モード選択部80は、検出した設定電圧に基づいて、基準電圧生成部20を設定する。なお、入力電圧Vinおよび設定電圧の変化の態様は、図11に示した例に限定されない。入力電圧Vinが目標電圧に達した後で、コンパレータ50の出力状態が遷移するように設定電圧を変化させればよい。
図12は、本実施形態に係る基準電圧生成部20の備える基本回路を示す。上側基準電圧生成部25および下側基準電圧生成部26は、それぞれ基準電圧生成部20と同一の回路を有してよい。本実施形態に係る基準電圧生成部20は、図12(b)に示すように、エンハンスメント状態とディプレッション状態の2状態にすることができる素子を利用して、基準電圧を生成する。
図12(a)は、ディプレッション型MOSトランジスタM1とエンハンスメント型MOSトランジスタM2で構成される基準電圧生成部20を示す。図12(a)の各MOSトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型およびエンハンスメント型として機能する。
図12(b)は、ディプレッション型として機能させる第1MOSトランジスタM1と、エンハンスメント型として機能させる第2MOSトランジスタM2とを有する基準電圧生成部20を示す。第1MOSトランジスタM1と第2MOSトランジスタM2は、フローティングゲートおよびコントロールゲートをそれぞれ有する。本例の第1MOSトランジスタM1および第2MOSトランジスタM2は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負および電荷量を指す。本例では、第1MOSトランジスタM1および第2MOSトランジスタM2の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのMOSトランジスタは、ディプレッション型またはエンハンスメント型として機能する。
第1MOSトランジスタM1は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第1MOSトランジスタM1は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。
第2MOSトランジスタM2は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第2MOSトランジスタM2のドレイン端子は、第1MOSトランジスタM1のソース端子に接続される。第2MOSトランジスタM2は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部20は、第1MOSトランジスタM1および第2MOSトランジスタM2の接続点から基準電圧を出力する。
図12(b)に示した基準電圧生成部20は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部20は、第1MOSトランジスタM1および第2MOSトランジスタM2の接続点から出力される基準電圧を調整できる。モード選択部80は、第1MOSトランジスタM1および第2MOSトランジスタM2のフローティングゲートが保存する電荷の状態を制御することで、基準電圧を調整する。
図13は、トンネル酸化膜を備える不揮発性記憶素子90を示す。不揮発性記憶素子90は、基板91、トンネル酸化膜94、フローティングゲート95、絶縁膜96およびコントロールゲート97を備える。
不揮発性記憶素子90は、フローティングゲート95を有することにより、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子である。本例の基板91は、p型基板で構成される。基板91は、ソース領域92およびドレイン領域93を有する。ソース領域92およびドレイン領域93は、イオン注入等の一般的なCMOSプロセスを用いて形成される。基板91上には、トンネル酸化膜94、フローティングゲート95、絶縁膜96およびコントロールゲート97の順に積層して形成される。
コントロールゲート97は、不揮発性記憶素子90のゲート端子に印加された電圧により、ソース領域92とドレイン領域93との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子90は、ソース領域92とドレイン領域93との間に流れる電流をオンオフする。
絶縁膜96は、フローティングゲート95とコントロールゲート97との間を絶縁する。絶縁膜96は、CMOSプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート95に蓄積された電荷の状態は、コントロールゲート97に印加された電圧に応じて変化する。例えば、コントロールゲート97に印加された電圧に応じて、フローティングゲート95に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子90の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。
トンネル酸化膜94は、通常、基板91とフローティングゲート95との間を絶縁する。しかし、トンネル酸化膜94は、コントロールゲート97に予め定められた値以上の電圧が印加されると、FNトンネリング(ファウラーノルドハイム トンネリング)により導通状態となる。FNトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート95は、FNトンネリングによりソース領域92から電子が注入され、または、電子を放出する。これにより、フローティングゲート95が保存する電荷の状態が制御される。
図14は、基準電圧生成部20の回路構成の一例を示す。基準電圧生成部20が、基準電圧を出力している状態において、スイッチ(SW)は以下のように制御される。
SWl:VDD(VIN)
SW2:VSS
SW3、SW4:OPEN
SW5、SW6、SW7、SW8:SHORT(接続)
SW9、SW10:任意
基準電圧生成部20は、スイッチが図14のように制御された状態において、第1MOSトランジスタMlがディプレッション状態、第2MOSトランジスタM2がエンハンスメント状態のとき、基準電圧が生成される。なお、VDD端子は、上側基準電圧生成部25および下側基準電圧生成部26としては、電源電圧を印加する端子として機能する。一方で、VDD端子には、過放電防止回路300のVIN端子から入力される電圧が入力されるので、過放電防止回路300のVIN端子に対応する。
より具体的には、基準電圧生成部20は、コントロールゲートおよびフローティングゲートを有して、ディプレッション型として機能する第1MOSトランジスタMlを備える。また、基準電圧生成部20は、コントロールゲートおよびフローティングゲートを有して、エンハンスメント型として機能する第2書込MOSトランジスタM2を備える。第2書込MOSトランジスタM2は、第1MOSトランジスタMlと直列に接続される。第1MOSトランジスタMlおよび第2書込MOSトランジスタM2は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部20は、第1MOSトランジスタMlおよび第2書込MOSトランジスタM2の接続点から基準電圧を出力する。
図15は、基準電圧生成部20の回路構成の一例を示す。上側基準電圧生成部25および下側基準電圧生成部26は、それぞれ図15に示す基準電圧生成部20と同一の回路を有してよい。基準電圧生成部20は、トンネル酸化膜を有する第1書込MOSトランジスタM1wおよびトンネル酸化膜を有さない第1出力MOSトランジスタM1r、ならびに、トンネル酸化膜を有する第2書込MOSトランジスタM2wおよびトンネル酸化膜を有さない第2出力MOSトランジスタM2rを含む。
第1書込MOSトランジスタM1w、および、第1出力MOSトランジスタM1rは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第1書込MOSトランジスタM1wのフローティングゲートおよびコントロールゲートは、第1出力MOSトランジスタM1rのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
第1書込MOSトランジスタM1wのソース端子は、第2書込MOSトランジスタM2wのドレイン端子に接続される。図14に示した構成と同様に、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチSW1は、第1書込MOSトランジスタM1wのドレイン端子に、電圧VPPを印加するか、接地電位等の電圧VSSを印加するかを選択する。スイッチSW2は、第2書込MOSトランジスタM2wのソース端子に、電圧VPPを印加するか、接地電位等の電圧VSSを印加するかを選択する。
第1出力MOSトランジスタM1rのドレイン端子には、所定の電圧VDDが印加される。第1出力MOSトランジスタM1rのソース端子は、第2出力MOSトランジスタM2rのドレイン端子に接続される。当該接続点における電圧が、基準電圧として出力される。第2出力MOSトランジスタM2rのソース端子には、電圧VSSが印加される。
第2書込MOSトランジスタM2wおよび第2出力MOSトランジスタM2rは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第2書込MOSトランジスタM2wのフローティングゲートおよびコントロールゲートは、第2出力MOSトランジスタM2rのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Vthを制御することができる。そして、上述したように、2つの第1MOSトランジスタM1w、rのフローティングゲートおよびコントロールゲートが互いに電気的に接続されるので、第1出力MOSトランジスタM1rは、第1書込MOSトランジスタM1wと同一の閾値電圧Vthを有する。また、第2出力MOSトランジスタM2rも同様に、第2書込MOSトランジスタM2wと同一の閾値電圧Vthを有する。
なお、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rは、トンネル酸化膜を有していないので、電源電圧VDDを印加し続けた場合においても、不揮発性記憶素子のトンネル酸化膜から電子がリークするディスターブによる閾値電圧Vthの変動がない。このため、基準電圧を精度よく生成できる。また、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rは、基準電圧生成部20において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧に影響せず、基準電圧を精度よく生成できる。
図16は、基準電圧の設定方法の一例を示すフロー図である。ステップS100において、CMOSインバータ56の電源端子に入力される目標電圧を予め定められた値に設定する。
基準電圧検出モードでは、コンパレータ50が目標電圧に応じて動作するためにCMOSインバータ56の入力端子に入力されるべき電圧を検出する。ステップS200において、図11において説明したように、ステップS100で設定した目標電圧に対応する基準電圧(VrefH、VrefL)を検出する。検出された基準電圧(VrefH、VrefL)は、過放電防止回路300の外部機器に記憶される。検出された基準電圧(VrefH、VrefL)は、過放電防止回路300の内部に記憶されてもよい。
基準電圧設定モードでは、ステップS200において検出した基準電圧(VrefH、VrefL)を基準電圧生成部20に設定する。基準電圧設定モードを実行するステップS300は、ステップS310〜ステップS330を有する。なお、それぞれの目標電圧に対してステップS300の処理を行う。設定された目標電圧は、CMOSインバータ56の電源端子に入力される。
ステップS310において、第1書込MOSトランジスタM1wのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップS310における基準状態は、第1MOSトランジスタM1w、rの閾値電圧を十分高くして、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態(すなわち、フローティングゲートにおける電荷量が略零の状態)を指してもよい。ステップS310では、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする。
ステップS320において、第2出力MOSトランジスタM2rにカレントミラー71が生成した調整用電流を印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第2書込MOSトランジスタM2wの閾値電圧を正方向に変動させる。これにより、2つの第2MOSトランジスタM2を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第2出力MOSトランジスタM2rに流れるべき電流と略等しい電流が与えられてよい。ステップS320においては、基準電圧生成部20から出力される基準電圧が、目標電圧に対してステップS200で検出した基準電圧と略等しくなるまで、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。
次に、ステップS330において、第2出力MOSトランジスタM2rにカレントミラー71が生成した調整用電流を印加しない状態で、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第1書込MOSトランジスタM1wの閾値電圧を負方向に変動させる。これにより、2つの第1MOSトランジスタM1を所定のディプレッション状態に設定する。ステップS330においても、基準電圧生成部20から出力される基準電圧が、目標電圧に対してステップS200で検出した基準電圧と略等しくなるまで、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。このような処理を、上側基準電圧生成部25および下側基準電圧生成部26に対して行う。これにより、ステップS200で検出した基準電圧と等しい電圧を、上側基準電圧生成部25および下側基準電圧生成部26に出力させることができる。ステップS300では、上側基準電圧VrefHを下側基準電圧VrefLよりも先に設定しても、下側基準電圧VrefLを先に設定してもどちらでも構わない。
図17は、基準電圧の設定方法を説明するための図である。図17(a)は、エンハンスメント型として機能させる第2MOSトランジスタM2w、rの設定方法を示す。初めに、第1書込MOSトランジスタMlwのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第1書込MOSトランジスタMlwの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチSW1およびSW9を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第2MOSトランジスタM2w、rを設定するときに、第1MOSトランジスタMlw、rに電流が流れないようにする。
次に、第2出力MOSトランジスタM2rに、調整用電流Irefを印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部20が出力する基準電圧が所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
図17(b)は、ディプレッション型として機能させる第1MOSトランジスタM1w、rの設定方法を示す。第1MOSトランジスタM1w、rを設定する場合、調整用電流Irefを止める。そして、第2出力MOSトランジスタM2rに流れる電流が、調整用電流Irefと略同一となるように、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第2出力MOSトランジスタM2rに流れる電流を検出する代わりに、基準電圧生成部20が出力する基準電圧が、上述した所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
図18は、不揮発性記憶素子90の設定方法を示す。不揮発性記憶素子90は、上述した第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wに対応する。不揮発性記憶素子90は、コントロールゲートおよびフローティングゲートを有するNMOSタイプの素子である。不揮発性記憶素子90は、FNトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。
図18(a)は、不揮発性記憶素子90の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図18(b)は、不揮発性記憶素子90の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子90の閾値電圧を制御する。
閾値電圧を正方向に変動させる場合、図18(a)に示すように、コントロールゲート端子に電圧VPPを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子90のフローティングゲートには、FNトンネリングにより電子が注入され、不揮発性記憶素子90の閾値電圧Vthが上がる。なお、電圧VPPは、不揮発性記憶素子90のトンネル酸化膜においてFNトンネリングするために必要な電圧である。
閾値電圧を正方向に変動させる場合、図18(b)に示すように、コントロールゲート端子を接地して、ソース端子に電圧VPPを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子90は、FNトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子90の閾値電圧Vthが下がる。図18(a)および(b)において説明した動作を組み合わせることで、不揮発性記憶素子90の閾値電圧を所定の電圧に調整することができる。上述したように、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wの閾値電圧を調整すれば、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rの閾値電圧も同様に調整される。
図19は、基準電圧設定モードにおける過放電防止回路300の動作の一例を示す。本例の過放電防止回路300は、上側基準電圧生成部25の第2書込MOSトランジスタM2wへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。
モード選択部80は、上側基準電圧生成部25の第2書込MOSトランジスタM2wに制御パルスを印加する。モード選択部80は、電圧選択部40に、Vref端子を選択させる。この場合、Vref端子には、外部から電圧が入力されない。カレントミラー71は、外部電流IREFに基づいて、外部電流IREFよりも小さな調整用電流Irefを生成して、上側基準電圧生成部25に出力する。例えばカレントミラー71は、外部電流IREFの1/n倍(ただしn>1)の大きさの調整用電流Irefを生成する。これにより、微小な調整用電流Irefを精度よく生成できる。なお、過放電防止回路300がカレントミラー71を有さない場合、過放電防止回路300の外部から微小な調整用電流Irefを入力してもよい。
アンプ回路72は、電圧選択部40を介して上側基準電圧生成部25の出力を受け取り、当該出力を増幅した信号をVMON端子に出力する。電圧計75には、アンプ回路72が出力した増幅信号が入力される。これにより、VMON端子に接続される計測機器における信号対雑音比を向上させる。電圧計75は、アンプ回路72が出力した増幅信号の電圧を検出する。また、過放電防止回路300の外部に電圧計75が設けられてもよい。モード選択部80は、アンプ回路72が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、上側基準電圧生成部25の第2書込MOSトランジスタM2wに制御パルスを印加する。
本例の上側基準電圧生成部25は、後述する調整シーケンス(1)から(5)を用いて、上側基準電圧VrefHが設定される。また、下側基準電圧生成部26に基準電圧VrefLが設定される場合も本例の上側基準電圧生成部25と同様の構成で設定される。
図20は、第2書込MOSトランジスタM2wへの書き込み動作の一例を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第2書込MOSトランジスタM2wには、モード選択部80から制御パルスが入力される。
まず、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20が出力する電圧をモニターしたモニター電圧Vmonは増加する。制御パルスは、基準電圧生成部20のモニター電圧Vmonが、設定すべき終了電圧よりも十分大きくなるまで第2書込MOSトランジスタM2wのコントロールゲートに印加される。
次に、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは低下する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧に徐々に近づくように印加される。
制御パルスは、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス1回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部80は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。なお、モード選択部80は、第2制御パルスが印加されて、モニター電圧Vmonが終了電圧よりも小さくなった場合、第1制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Vmonを終了電圧に近づけられる。このような処理を、モニター電圧Vmonと終了電圧との差が許容範囲となるまで続行する。
なお、モード選択部80は、VPP端子、DATA端子、SCLK端子およびPULSE端子に接続される。モード選択部80は、VPP端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部80は、PULSE端子から入力される周期信号により、制御パルスのパルス幅を制御する。SCLK端子は、モード選択部80の動作クロックとなるクロック信号をモード選択部80に出力する。DATA端子は、テストモードに関するデータ信号をモード選択部80に出力する。
図21は、基準電圧設定モードにおける過放電防止回路300の動作の一例を示す。本例の過放電防止回路300は、上側基準電圧生成部25の第1書込MOSトランジスタM1wへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。
第1書込MOSトランジスタM1wへの書き込みは、図19で示した第2書込MOSトランジスタM2wへの書き込みを行う場合と、上側基準電圧生成部25にカレントミラー71の出力が入力されない点で異なる。その他の構成は、基本的に図19の場合と同一である。
図22は、第1書込MOSトランジスタM1wへの書き込み動作を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第1書込MOSトランジスタM1wには、モード選択部80から制御パルスが入力される。
まず、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20のモニター電圧Vmonは低下する。第1制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧よりも十分小さくなるまで第1書込MOSトランジスタM1wのコントロールゲートに印加される。
次に、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは増加する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonを終了電圧に徐々に近づくように調整される。
第1書込MOSトランジスタM1wへの書き込み動作の場合も、モード選択部80は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Vmonが終了電圧と略一致した場合に終了する。モニター電圧Vmonが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。
図23は、本実施形態に係る基準電圧生成部20の回路構成の一例を示す。各構成は、図15に示した基準電圧生成部20の回路構成と同一である。実動作モードにおいて基準電圧生成部20が基準電圧を出力している状態では、図23に示すようにスイッチは以下のように制御される。
SWl:VSS
SW2:VSS
SW3、SW4:OPEN
SW5、SW7:SHORT(接続)
SW9、SW10:任意
基準電圧生成部20は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第1MOSトランジスタM1w、r、および、エンハンスメント状態に設定された第2MOSトランジスタM2w、rを用いて、基準電圧を生成する。
基準電圧生成部20の出力する基準電圧は、調整シーケンス(1)から(5)を用いて調整される。
<調整シーケンス(1)>
図24は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第1MOSトランジスタM1wのコントロールゲートに制御パルスを印加することで、第1MOSトランジスタM1w、rのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第1MOSトランジスタM1w、rの閾値電圧が、基準電圧生成部20に設定すべき基準電圧よりも十分高くなるように制御する。調整シーケンス(1)において、スイッチは以下のように制御される。これにより、第1MOSトランジスタM1から第2MOSトランジスタM2に電流が流れない状態にする。
SWl:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5、SW7:OPEN
SW9:VPP
SW10:任意
<調整シーケンス(2)>
図25は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加することで、第2MOSトランジスタM2w、rを、図20において説明した初期状態に設定する。調整シーケンス(2)において、スイッチは以下のように制御される。
SWl:VSS
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:VPP
<確認シーケンス>
なお、調整シーケンス(2)および後述する調整シーケンス(3)における第2MOSトランジスタM2w、rの状態は、基準電圧生成部20が出力する基準電圧をモニタすることで判別できる。
図26は、基準電圧生成部20の回路構成の一例を示す。本例の過放電防止回路300は、第2出力MOSトランジスタM2rに調整用電流Irefを流すことにより、基準電圧生成部20が出力する基準電圧を確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
SWl、SW2:VSS
SW3、SW4、SW5:OPEN
SW7:SHORT
SW9、SW10:任意
図27は、調整シーケンス(2)における、第1制御パルスの書き込み時間に対する閾値電圧Vthの変化量を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は第2MOSトランジスタM2w、rに対する第1制御パルスの書き込み時間を示す。
第2MOSトランジスタM2w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図27に示すように経時的に変化する。モード選択部80は、図20において説明した初期状態になるまで、第1制御パルスを生成する。
<調整シーケンス(3)>
図28は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加することで、図20において説明したように、基準電圧生成部20が出力する基準電圧を所定の終了電圧に近づける。調整シーケンス(3)においては、調整用電流Irefを第2出力MOSトランジスタM2rに流しながら、第2制御パルスを印加する。調整シーケンス(3)において、スイッチは以下のように制御される。基準電圧が予め定められた電圧より下がりすぎた場合は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、基準電圧を増大させてよい。
SWl:VSS
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:VSS
図29は、調整シーケンス(2)および(3)における閾値電圧Vthの変化を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は時間を示す。
図28に係る構成では、第2MOSトランジスタM2w、rの閾値電圧Vthが、図29の調整シーケンス(3)に示すように、第2制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第2MOSトランジスタM2w、rの閾値電圧Vthを基準電圧となるように調整する。
図30は、調整シーケンス(3)と確認シーケンスを交互に行う場合の、閾値電圧Vthの変化を示す。確認シーケンスでは、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部80は、調整シーケンス(3)において生成する第2制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。
調整シーケンス(3)は、基準電圧生成部20が出力する基準電圧が予め定められた値になると終了する。これにより、第2MOSトランジスタM2w、rの調整は終了する。次に、第1MOSトランジスタM1w、rを調整する。
<調整シーケンス(4)>
図31は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加することで、第1MOSトランジスタM1w、rを、図22において説明した初期状態に設定する。調整シーケンス(4)において、スイッチは以下のように制御される。
SWl:VPP
SW2:VSS
SW3:SHORT
SW4、SW5、SW7:OPEN
SW9:VSS
SW10:任意
<調整シーケンス(5)>
図32は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加することで、図30において説明したように、基準電圧生成部20が出力する基準電圧を所定の終了電圧に近づける。なお、調整シーケンス(4)および(5)においては、外部から調整用電流Irefが印加されない。ただし、第1MOSトランジスタM1w、rが、調整用電流Irefに対応する電流を生成する。調整シーケンス(5)において、スイッチは以下のように制御される。
SWl、SW2:VSS
SW3、SW4:OPEN
SW5、SW7:SHORT
SW9、SW10:任意
図33は、調整シーケンス(4)および(5)における閾値電圧Vthの変化を示す。縦軸は第1MOSトランジスタM1w、rの閾値電圧Vthを、横軸は時間を示す。調整シーケンス(4)において、第1MOSトランジスタM1w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図33に示すように経時的に減少する。モード選択部80は、図22において説明した初期状態になるまで、第1制御パルスを生成する。
調整シーケンス(5)では、第1MOSトランジスタM1w、rの閾値電圧Vthが、第2制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第1MOSトランジスタM1w、rの閾値電圧Vthを基準電圧となるように調整する。確認シーケンスでは、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部80は、調整シーケンス(5)において生成する第2制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。
調整シーケンス(5)は、基準電圧生成部20が出力する基準電圧が予め定められた値になると終了する。これにより、第1MOSトランジスタM1w、rの調整は終了し、基準電圧生成部20の調整が終了する。なお、調整シーケンス(4)および(5)における基準電圧を確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図15に示した例と同様に制御される。
図34は、カレントミラー71の接続例を示す図である。本例のモード選択部80は、ゲート制御部として動作する書き込み回路85を備える。書き込み回路85は、図14から図33に関連して説明したスイッチSW1からSW10を制御することで、基準電圧生成部20の第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを入力する。
カレントミラー71は、基準電圧設定モードにおいて、過放電防止回路300の外部から入力された外部電流IREFに基づいて、外部電流IREFよりも小さい調整用電流Irefを生成する。例えば、カレントミラー71は、過放電防止回路300の外部から入力された外部電流IREFに基づいて、n分の1の大きさの調整用電流Irefを生成する。本例のカレントミラー71は、第1出力MOSトランジスタM1rと共通の外部端子に接続される。カレントミラー71は、当該外部端子から入力される外部電流IREFに基づいて、外部電流IREFより小さい微小な調整用電流Irefを生成する。
また、カレントミラー71と、基準電圧生成部20の出力端子との間には、スイッチSW0が設けられる。各調整シーケンスに応じて、モード選択部80は、スイッチSW0を制御する。例えば、調整シーケンス(3)においては、モード選択部80は、スイッチSW0をオンにする。また、調整シーケンス(4)、(5)においては、モード選択部80は、スイッチSW0をオフにして、第2出力MOSトランジスタM2rに流れる調整用電流Irefを遮断する。
本例の基準電圧の設定方法は、調整シーケンス(1)において第1MOSトランジスタM1w、rのフローティングゲートに蓄積された電荷が基準状態で、調整シーケンス(3)において第2出力MOSトランジスタM2rに調整用電流Irefが入力される。そのため、第2出力MOSトランジスタM2rに調整用電流Irefが流れる場合に、第1出力MOSトランジスタM1rから第2出力MOSトランジスタM2rに電流が流れない。このため、第2MOSトランジスタM2w、rの設定精度が向上する。よって、第1出力MOSトランジスタM1rのドレイン端に、ディプレッション型MOSトランジスタM1rに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。
図35は、実動作モードにおける過放電防止回路300の構成の一例を示す。過放電防止回路300は、モード選択部80が実動作モードを選択した場合、VIN端子、OUT端子、GND端子を使用する。過放電防止回路300は、VIN端子から入力された電圧が予め定められた目標電圧以上か否かを検出して、OUT端子に出力する。
上側基準電圧生成部25は、上側基準電圧VrefHを出力する。また、下側基準電圧生成部26は、下側基準電圧VrefLを出力する。コンパレータ50には、基準電圧(VrefH、VrefL)および入力電圧Vinが入力される。コンパレータ50は、OUT端子に基準電圧(VrefH、VrefL)および入力電圧Vinに応じた信号を出力する。
電圧選択部40は、コンパレータ50の出力に応じて、基準電圧(VrefH、VrefL)を選択する。電圧選択部40は、選択した基準電圧(VrefH、VrefL)をコンパレータ50に入力する。これにより、CMOSインバータ56の目標電圧は、ヒステリシス動作すべくコンパレータ50の出力に応じて変更される。
図36は、基準電圧生成部20における第1MOSトランジスタM1および第2MOSトランジスタM2の他の接続例を示す。なお、図36(a)の第1MOSトランジスタM1および第2MOSトランジスタM2は、図12(a)の第1MOSトランジスタM1および第2MOSトランジスタM2と同様の素子である。図36(b)の第1MOSトランジスタM1および第2MOSトランジスタM2は、図12(b)の第1MOSトランジスタM1および第2MOSトランジスタM2と同様の不揮発性記憶素子である。
本例においては、第1MOSトランジスタM1のゲートが第2MOSトランジスタM2のソースに接続される。また、第1MOSトランジスタM1のソース、第2MOSトランジスタM2のドレイン、および、第2MOSトランジスタM2のゲートは互いに接続される。基準電圧生成部20は、当該接続点から、基準電圧を出力する。
図15に示した構成において、書込側および出力側の第1MOSトランジスタM1および第2MOSトランジスタM2は、図36における第1MOSトランジスタM1および第2MOSトランジスタM2と同一の接続を有してよい。この場合であっても、図10から図35において説明した方法と同様の方法で、書込側および出力側の第1MOSトランジスタM1および第2MOSトランジスタM2を設定することができる。なお、図10から図35においては、過放電防止回路300について説明した。しかし、出力閾値電圧Vthをスタートアップ閾値電圧Vthsおよび放電閾値電圧Vthdに適宜読み替えることにより、出力電圧制御部100およびスタートアップ回路200は、過放電防止回路300と同様の方法で、基準電圧を設定できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。