KR20160051863A - 전압 검출기, 기준 전압 설정 방법 및 프로그램 - Google Patents

전압 검출기, 기준 전압 설정 방법 및 프로그램 Download PDF

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Abstract

입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며, 기준 전압을 생성하는 기준 전압 생성부와, 입력 전압 및 기준 전압이 입력되고, 입력 전압이, 기준 전압에 의해 정해지는 역치 전압 이상인지 여부를 검출하는 비교기를 구비하고, 기준 전압 생성부는, 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와, 제2 기입 MOS 트랜지스터와, 제1 출력 MOS 트랜지스터와, 제2 출력 MOS 트랜지스터를 갖는 전압 검출기를 제공한다.

Description

전압 검출기, 기준 전압 설정 방법 및 프로그램{VOLTAGE DETECTOR, METHOD FOR SETTING BASELINE VOLTAGE, AND PROGRAM}
본 발명은 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기, 기준 전압 설정 방법 및 프로그램에 관한 것이다.
입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기에 있어서, 역치 전압을 규정하는 데 사용하는 기준 전압 생성 회로로서, 디플리션형으로서 동작하는 MOSFET과, 인핸스먼트형으로서 동작하는 MOSFET을 사용한 회로가 알려져 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2002-368107호 공보
그러나, 종래의 기준 전압 생성 회로는, 기준 전압이 고정이다. 그로 인해, 기준 전압 생성 회로를 사용하는 전압 검출기는, 역치 전압을 임의로 설정할 수 없다.
본 발명의 제1 형태에 있어서는, 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며, 기준 전압을 생성하는 기준 전압 생성부와, 입력 전압 및 기준 전압이 입력되고, 입력 전압이, 기준 전압에 의해 정해지는 역치 전압 이상인지 여부를 검출하는 비교기를 구비하고, 기준 전압 생성부는, 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터와 직렬로 접속되고, 컨트롤 게이트 및 플로팅 게이트를 갖는 제2 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 출력 MOS 트랜지스터와, 제2 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖고, 제1 출력 MOS 트랜지스터와 직렬로 접속된 제2 출력 MOS 트랜지스터를 갖고, 제1 기입 MOS 트랜지스터 및 제2 기입 MOS 트랜지스터는, 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖는 불휘발성 기억 소자이고, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터는, 터널 산화막을 갖지 않는 불휘발성 기억 소자이며, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터의 접속점으로부터 기준 전압을 출력하는 전압 검출기를 제공한다.
본 발명의 제2 형태에 있어서는, 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터와 직렬로 접속되고, 컨트롤 게이트 및 플로팅 게이트를 갖는 제2 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 출력 MOS 트랜지스터와, 제2 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖고, 제1 출력 MOS 트랜지스터와 직렬로 접속된 제2 출력 MOS 트랜지스터를 구비하고, 제1 기입 MOS 트랜지스터 및 제2 기입 MOS 트랜지스터는, 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖는 불휘발성 기억 소자이고, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터는, 터널 산화막을 갖지 않는 불휘발성 기억 소자이며, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터의 접속점으로부터 기준 전압을 출력하는 기준 전압 생성부를 설정하는 방법이며, 제1 기입 MOS 트랜지스터 및 제1 출력 MOS 트랜지스터의 플로팅 게이트에 축적된 전하의 상태를 기준 상태로 설정한 후에, 제2 기입 MOS 트랜지스터의 터널 산화막을 통해서 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 제2 기입 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터를 인핸스먼트 상태로 하고, 제1 기입 MOS 트랜지스터의 터널 산화막을 통해서 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 제1 기입 MOS 트랜지스터 및 제1 출력 MOS 트랜지스터를 디플리션 상태로 하는 기준 전압 설정 방법을 제공한다.
본 발명의 제3 형태에 있어서는, 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터와 직렬로 접속되고, 컨트롤 게이트 및 플로팅 게이트를 갖는 제2 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 출력 MOS 트랜지스터와, 제2 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖고, 제1 출력 MOS 트랜지스터와 직렬로 접속된 제2 출력 MOS 트랜지스터를 구비하고, 제1 기입 MOS 트랜지스터 및 제2 기입 MOS 트랜지스터는, 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖는 불휘발성 기억 소자이고, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터는, 터널 산화막을 갖지 않는 불휘발성 기억 소자이며, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터의 접속점으로부터 기준 전압을 출력하는 기준 전압 생성부를 설정하는 방법이며, 제1 기입 MOS 트랜지스터 및 제1 출력 MOS 트랜지스터의 플로팅 게이트에 축적된 전하의 상태를 기준 상태로 설정한 후에, 제2 기입 MOS 트랜지스터의 터널 산화막을 통해서 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 제2 기입 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터를 인핸스먼트 상태로 하고, 제1 기입 MOS 트랜지스터의 터널 산화막을 통해서 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 제1 기입 MOS 트랜지스터 및 제1 출력 MOS 트랜지스터를 디플리션 상태로 하는 기준 전압 설정 방법을, 기준 전압 생성부를 제어하는 컴퓨터에 실행시키는 프로그램을 제공한다.
본 발명의 제4 형태에 있어서는, 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며, 역치 전압에 따른 기준 전압을 생성하는 기준 전압 생성부와,
기준 전압 생성부가 생성해야 할 기준 전압을 측정하기 위한 설정 전압, 또는 기준 전압 중 어느 하나를 선택해서 출력하는 전압 선택부와, CMOS 인버터를 갖고, 전압 선택부가 선택한 설정 전압, 또는 기준 전압이 CMOS 인버터의 입력 단자에 입력되고, CMOS 인버터의 전원 단자에 입력 전압이 입력되는 비교기를 구비하고, 전압 선택부는, 역치 전압에 대하여 기준 전압 생성부가 생성해야 할 기준 전압을 검출하는 기준 전압 검출 모드인 경우에 설정 전압을 선택하고, 입력 전압이 역치 전압 이상인지 여부를 검출하는 실제 동작 모드인 경우에 기준 전압을 선택하는 전압 검출기를 제공한다.
본 발명의 제5 형태에 있어서는, 기준 전압 생성부는, 기준 전압 검출 모드에 있어서 입력 전압이 미리 정해진 제1 역치 전압인 경우에, CMOS 인버터의 출력이 반전했을 때의 설정 전압인 제1 기준 전압을 생성하는 제1 기준 전압 생성부를 구비하는 전압 검출기를 제공한다.
본 발명의 제6 형태에 있어서는, 제1 기준 전압 생성부는, 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터와 직렬로 접속되고, 컨트롤 게이트 및 플로팅 게이트를 갖는 제2 기입 MOS 트랜지스터와, 제1 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 출력 MOS 트랜지스터와, 제2 기입 MOS 트랜지스터의 컨트롤 게이트 및 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖고, 제1 출력 MOS 트랜지스터와 직렬로 접속된 제2 출력 MOS 트랜지스터를 갖고, 제1 기입 MOS 트랜지스터 및 제2 기입 MOS 트랜지스터는, 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖는 불휘발성 기억 소자이고, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터는, 터널 산화막을 갖지 않는 불휘발성 기억 소자이며, 제1 출력 MOS 트랜지스터 및 제2 출력 MOS 트랜지스터의 접속점으로부터 제1 기준 전압을 출력하는 전압 검출기를 제공한다.
본 발명의 제7 형태에 있어서는, 전압 선택부는, 제1 기준 전압을 제1 기준 전압 생성부에 설정하는 기준 전압 설정 모드인 경우에, 기준 전압을 선택하는 전압 검출기를 제공한다.
본 발명의 제8 형태에 있어서는, 기준 전압 설정 모드에 있어서, 제1 기준 전압 생성부가 출력하는 제1 기준 전압이, 기준 전압 검출 모드에서 검출한 설정 전압과 똑같아지도록, 제1 기입 MOS 트랜지스터의 플로팅 게이트가 보존하는 전하의 상태를 제어하는 게이트 제어부를 더 구비하는 전압 검출기를 제공한다.
본 발명의 제9 형태에 있어서는, 기준 전압 설정 모드에 있어서, 전압 검출기의 외부로부터 입력된 외부 전류에 기초하여, 외부 전류보다 작은 조정용 전류를 생성하는 커런트 미러를 더 구비하고, 게이트 제어부는, 제2 출력 MOS 트랜지스터에 조정용 전류를 입력하고, 제1 기준 전압 생성부가 출력하는 제1 기준 전압을 미리 정해진 전압과 똑같아지도록, 제2 기입 MOS 트랜지스터의 플로팅 게이트가 보존하는 전하의 상태를 제어하고 나서, 제2 출력 MOS 트랜지스터에 조정용 전류를 입력하지 않은 상태에서, 제1 기준 전압 생성부가 출력하는 제1 기준 전압이 미리 정해진 전압과 똑같아지도록, 제1 기입 MOS 트랜지스터의 플로팅 게이트가 보존하는 전하의 상태를 제어하는 전압 검출기를 제공한다.
본 발명의 제10 형태에 있어서는, 기준 전압 생성부는, 기준 전압 검출 모드에 있어서 입력 전압이 제1 기준 전압과 상이한 미리 정해진 제2 역치 전압인 경우에, CMOS 인버터의 출력이 반전했을 때의 설정 전압인 제2 기준 전압을 생성하는 제2 기준 전압 생성부를 더 구비하는 전압 검출기를 제공한다.
본 발명의 제11 형태에 있어서는, 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며, 역치 전압에 따른 기준 전압을 생성하는 기준 전압 생성부와, 기준 전압 생성부가 생성해야 할 기준 전압을 측정하기 위한 설정 전압, 또는 기준 전압 중 어느 하나를 선택해서 출력하는 전압 선택부와, CMOS 인버터를 갖고, 전압 선택부가 선택한 설정 전압, 또는 기준 전압이 CMOS 인버터의 입력 단자에 입력되고, CMOS 인버터의 전원 단자에 입력 전압이 입력되는 비교기를 구비하고, 전압 선택부는, 역치 전압에 대하여 기준 전압 생성부가 생성해야 할 기준 전압을 검출하는 기준 전압 검출 모드인 경우에 설정 전압을 선택하고, 입력 전압이 역치 전압 이상인지 여부를 검출하는 실제 동작 모드인 경우에 기준 전압을 선택하는 전압 검출기의 기준 전압 생성부를 설정하는 방법이며, 비교기가 CMOS 인버터를 구비하고, 기준 전압을 검출하기 위한 설정 전압을 서서히 변화시켜서, CMOS 인버터의 출력이 반전할 때의 설정 전압을 검출하고, 검출한 설정 전압을, 기준 전압으로서 기준 전압 생성부에 설정하는 기준 전압 설정 방법을 제공한다.
본 발명의 제12 형태에 있어서는, 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며, 역치 전압에 따른 기준 전압을 생성하는 기준 전압 생성부와, 기준 전압 생성부가 생성해야 할 기준 전압을 측정하기 위한 설정 전압, 또는 기준 전압 중 어느 하나를 선택해서 출력하는 전압 선택부와, CMOS 인버터를 갖고, 전압 선택부가 선택한 설정 전압, 또는 기준 전압이 CMOS 인버터의 입력 단자에 입력되고, CMOS 인버터의 전원 단자에 입력 전압이 입력되는 비교기를 구비하고, 전압 선택부는, 역치 전압에 대하여 기준 전압 생성부가 생성해야 할 기준 전압을 검출하는 기준 전압 검출 모드인 경우에 설정 전압을 선택하고, 입력 전압이 역치 전압 이상인지 여부를 검출하는 실제 동작 모드인 경우에 기준 전압을 선택하는 전압 검출기의 전압 검출기를 설정하는 방법이며, 비교기가 CMOS 인버터를 구비하고, 기준 전압을 검출하기 위한 설정 전압을 서서히 변화시켜서, CMOS 인버터의 출력이 반전할 때의 설정 전압을 검출하고, 검출한 설정 전압을, 기준 전압으로서 기준 전압 생성부에 설정하는 기준 전압 설정 방법을, 기준 전압 생성부를 제어하는 컴퓨터에 실행시키는 프로그램을 제공한다.
또한, 상기 발명의 내용은, 본 발명의 필요한 특징 모두를 열거한 것은 아니다. 또한, 이들 특징군의 서브 콤비네이션도 또한, 발명으로 될 수 있다.
도 1은 본 실시 형태에 따른 전압 검출기(100)의 개요를 나타낸다.
도 2는 본 실시 형태에 따른 전압 검출기(100)의 동작의 일례를 나타낸다.
도 3은 비교기(50)의 구성예를 도시하는 도면이다.
도 4는 본 실시 형태에 따른 전압 검출기(100)의 상세한 구성예를 나타낸다.
도 5는 기준 전압(VrefH, VrefL)의 검출 방법의 개요를 나타낸다.
도 6은 본 실시 형태에 따른 기준 전압 생성부(20)의 기본 회로를 나타낸다.
도 7은 터널 산화막을 구비하는 불휘발성 기억 소자(70)를 나타낸다.
도 8은 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 9는 본 실시 형태에 따른 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 10은 기준 전압의 설정 방법을 나타내는 흐름도이다.
도 11은 기준 전압 Vref의 설정 방법을 설명하기 위한 도면이다.
도 12는 본 실시 형태에 따른 불휘발성 기억 소자(70)의 설정 방법을 나타낸다.
도 13은 기준 전압 설정 모드에서의 전압 검출기(100)의 동작의 일례를 나타낸다.
도 14는 인핸스먼트형 MOS 트랜지스터 M2에의 기입 동작을 나타낸다.
도 15는 기준 전압 설정 모드에서의 전압 검출기(100)의 동작의 일례를 나타낸다.
도 16은 디플리션형 MOS 트랜지스터 M1w에의 기입 동작을 나타낸다.
도 17은 본 실시 형태에 따른 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 18은 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 19는 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 20은 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 21은 기입 시간에 대한 역치 전압 Vth의 변화량을 나타낸다.
도 22는 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 23은 기입 시간에 대한 역치 전압 Vth의 변화를 나타낸다.
도 24는 조정 시간에 대한 기준 전압 Vref의 천이 상태를 나타낸다.
도 25는 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 26은 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다.
도 27은 조정 시간에 대한 기준 전압 Vref의 천이 상태를 나타낸다.
도 28은 전압 검출기(100)의 구성의 일례를 나타낸다.
도 29는 실제 동작 모드에서의 전압 검출기(100)의 구성의 일례를 나타낸다.
도 30은 기준 전압 생성부(20)에 있어서의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2의 다른 접속예를 나타낸다.
도 31은 본 발명의 실시 형태에 따른 컴퓨터(1900)의 하드웨어 구성의 일례를 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구 범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 본 실시 형태에 따른 전압 검출기(100)의 개요를 나타낸다. 전압 검출기(100)는, 기준 전압 생성부(20), 전압 선택부(40) 및 비교기(50)를 구비한다. 전압 검출기(100)는, 입력 전압 Vin이 미리 정해진 목표 전압 이상인지 여부를 검출한다.
기준 전압 생성부(20)는, 목표 전압을 규정하기 위한 기준 전압을 생성한다. 본 예의 기준 전압 생성부(20)는, 불휘발성 기억 소자를 갖는 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)를 구비한다. 기준 전압 생성부(20)는, 불휘발성 기억 소자를 조정함으로써, 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)가 생성하는 기준 전압을 조정한다. 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)는, 다른 레벨의 기준 전압을 생성한다. 본 실시 형태에 따른 다른 예로서는 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22) 중 어느 한쪽이 불휘발성 기억 소자를 갖고, 그 불휘발성 기억 소자를 조정함으로써 기준 전압을 조정한다.
제1 기준 전압 생성부(21)는, 기준 전압 VrefH를 생성하고, 전압 선택부(40)에 출력한다. 제2 기준 전압 생성부(22)는, 기준 전압 VrefH보다 작은 기준 전압 VrefL을 생성하고, 전압 선택부(40)에 출력한다.
전압 선택부(40)는, 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)가 생성하는 기준 전압 VrefH 및 기준 전압 VrefL 중 어느 하나를 선택하여, 비교기(50)에 입력한다. 비교기(50)는, 입력 전압 Vin이, 전압 선택부(40)가 선택한 기준 전압에 따른 목표 전압 이상인지 여부를 검출한다. 비교기(50)의 출력 상태는, 입력 전압 Vin이 목표 전압 이상인지 여부에 따라 천이한다. 본 예에서는, 입력 전압 Vin이 목표 전압보다 작은 경우에, 비교기(50)의 출력은, 접지 전위 등의 기준 전위가 된다. 또한, 입력 전압 Vin이 목표 전압 이상인 경우에, 비교기(50)의 출력은, 입력 전압 Vin과 대략 같은 전압이 된다. 본 명세서에서는, 비교기(50)의 출력이, 기준 전위로부터 입력 전압 Vin으로 변화하는 것 및 입력 전압 Vin으로부터 기준 전위로 변화하는 것을, 비교기(50)의 출력이 「반전한다」라고 칭한다.
전압 선택부(40)는, 비교기(50)의 출력에 따라서, 기준 전압 VrefH 및 기준 전압 VrefL 중 어느 하나를 선택한다. 본 예에서는, 비교기(50)가 기준 전위를 출력하고 있는 경우에, 전압 선택부(40)는, 기준 전압 VrefH를 선택한다. 또한, 비교기(50)가 입력 전압 Vin과 대략 같은 전압을 출력하고 있는 경우에, 전압 선택부(40)는, 기준 전압 VrefL을 선택한다. 이에 의해, 전압 검출기(100)는 히스테리시스 동작한다.
도 2는, 본 실시 형태에 따른 전압 검출기(100)의 동작의 일례를 나타낸다. 횡축은 전압 검출기(100)에 입력되는 입력 전압 Vin[V]를, 종축은 전압 검출기(100)의 출력 전압 Vout[V]를 나타낸다.
상술한 바와 같이, 본 예의 전압 검출기(100)는, 히스테리시스 동작한다. 즉, 전압 검출기(100)는, 비교기(50)의 출력 상태에 따라서 목표 전압이 다르다. 본 예의 전압 검출기(100)는, 비교기(50)가 기준 전위를 출력하고 있는 경우의 제1 목표 전압이 V1로, 비교기(50)가 입력 전압 Vin과 대략 같은 전압을 출력하고 있는 경우의 제2 목표 전압이 V2로 설정된다. 목표 전압은, 요구되는 사양에 따라서 적절히 변경된다.
비교기(50)의 출력 전압 Vout이 기준 전위인 상태에서, 입력 전압 Vin이 증가해서 제1 목표 전압 V1이 되면, 비교기(50)의 출력 전압 Vout으로서, 입력 전압 Vin과 대략 같은 전압이 출력된다. 또한, 비교기(50)의 출력 전압 Vout이 입력 전압 Vin과 대략 같은 상태에서, 입력 전압 Vin이 저하되어 제2 목표 전압 V2가 되면, 비교기(50)의 출력 전압 Vout은 기준 전위로 된다.
이상으로 나타낸 본 실시 형태에 따른 전압 검출기는, 에너지 하비스트의 분야에 있어서 특히 유용하다. 전압 검출기를 에너지 하비스트의 분야에서 사용하는 경우 작은 에너지를 콘덴서에 모아 두고, 사용할 수 있는 전압까지 모은 후, 그 에너지로 일을 시킨다. 제1 목표 전압 V1의 전압까지 모은 후, 제1 목표 전압 V1로부터 제2 목표 전압 V2로의 전압차를 사용해서 일을 할 수 있다. 이 전압차 V1-V2는, 요구되는 시스템에 따라 다르다. 따라서, 제1 목표 전압 V1과 제2 목표 전압 V2의 전위를 임의로 설정함으로써, 달성하고자 하는 시스템의 퍼포먼스를 정할 수 있어, 큰 장점을 얻을 수 있다.
도 3은, 비교기(50)의 구성예를 도시하는 도면이다. 비교기(50)는, CMOS 인버터(51) 및 출력 회로(52)를 구비한다. 비교기(50)는, 전원 단자에 입력된 전압 VIN 및 입력 단자에 입력된 기준 전압에 따라서 스위칭 동작한다. 또한, 전원 단자란, CMOS 인버터(51)의 소스 단자에 접속되는 단자를 가리키고, 입력 단자란, CMOS 인버터(51)의 게이트 단자에 접속되는 단자를 가리킨다.
CMOS 인버터(51)는, CMOS 트랜지스터(Mp, Mn)를 갖는다. CMOS 인버터(51)는, 전원 단자 입력형 CMOS 인버터이며, 플러스측 전원 단자에 입력 전압 Vin이 입력되고, 마이너스측 전원 단자에 GND가 접속된다. 본 예의 CMOS 인버터(51)의 플러스측 전원 단자란, CMOS 트랜지스터 Mp의 소스에 접속되는 단자이고, 마이너스측 전원 단자란, CMOS 트랜지스터 Mn의 소스에 접속되는 단자이다. 본 예의 CMOS 인버터(51)의 플러스측 전원 단자는, 입력 전압이 입력되는 입력 전압 단자로서 기능한다. 또한, CMOS 인버터(51)의 입력 단자에는, 전압 선택부(40)가 선택한 기준 전압 VrefH 또는 VrefL이 입력된다. 상술한 바와 같이, CMOS 인버터(51)의 입력 단자란, CMOS 트랜지스터(Mp, Mn)의 각 게이트에 접속되는 단자를 가리킨다. 본 예의 CMOS 인버터(51)의 입력 단자는, 기준 전압이 입력되는 기준 전압 단자로서 기능한다.
출력 회로(52)는, CMOS 인버터(51)가 출력한 출력 전압 Vouti에 따른 전압 VOUT을 출력한다. 예를 들어 출력 회로(52)는, CMOS 인버터(51)와 다단 접속되는 CMOS 인버터를 가져도 되고, 그 외의 일반적인 출력용 회로를 가져도 된다. 예를 들어 출력 회로(52)는, CMOS 인버터(51)의 출력 전압 Vouti를 출력할지 여부를 전환하는 PMOS 스위치를 가져도 되고, CMOS 인버터(51)의 출력 전압 Vouti에 따라서 동작하는 소스를 접지 전위에 접속한 NMOS 회로를 가져도 된다. 또한, 출력 회로(52)는, 복수 종류의 출력용 회로 및 각각의 출력용 회로에 대응하는 출력 단자를 가져도 된다.
CMOS 인버터(51)가 접지 전위를 출력할지 또는 입력 전압 Vin과 대략 같은 전압을 출력할지는, 입력 전압 Vin 및 기준 전압 Vref의 차분이, CMOS 인버터(51)에 있어서의 PMOS 트랜지스터 Mp의 역치 이상인지 여부에 따라 정해진다. CMOS 인버터(51)의 출력이 반전하는 동작점(목표 전압)은 기준 전압 Vref에 의해 조정할 수 있다. 본 예에서는, 출력 회로(52)의 출력에 따라서, 전압 선택부(40)가 기준 전압 VrefH 및 VrefL 중 어느 하나를 선택함으로써, 출력 회로(52)의 출력에 따라서 목표 전압을 변경할 수 있다. 이에 의해, 전압 검출기(100)는, 도 2에 도시한 바와 같이 히스테리시스 동작한다.
전압 검출기(100)가 동작해야 할 목표 전압에 대하여 어떤 기준 전압 Vref를 비교기(50)에 입력할 것인지는, 비교기(50)에 포함되는 CMOS 인버터(51)의 특성에 따라 정해진다. 단, CMOS 인버터(51)의 특성은 편차를 가지므로, 전압 검출기(100)가 목표 전압으로 고정밀도로 동작하기 위해서는, CMOS 인버터(51)의 특성의 편차 등을 고려한 기준 전압 Vref를 사용하는 것이 바람직하다.
도 4는, 본 실시 형태에 따른 전압 검출기(100)의 상세한 구성예를 나타낸다. 본 예의 전압 검출기(100)는, 설정되는 목표 전압으로 비교기(50)를 동작시키기 위한 기준 전압 Vref를 검출하는 기준 전압 검출 모드, 검출한 기준 전압 Vref를 기준 전압 생성부(20)에 출력시키기 위해 기준 전압 생성부(20)를 설정하는 기준 전압 설정 모드 및 설정한 기준 전압 Vref를 사용해서 입력 전압 Vin과 목표 전압을 비교하는 실제 동작 모드의 세가지 동작 모드를 갖는다. 또한, 본 예의 전압 검출기(100)는, 도 1에 도시한 구성에 더하여, 모드 선택부(10) 및 테스트 회로(60)를 더 구비한다. 또한, 전압 검출기(100)는, 전압 검출기(100)의 내부와 외부를 전기적으로 접속하는 각 단자 VPP, DATA, SCLK, PULSE, GND, VIN, VREF, IREF, VMON, OUT을 갖는다. 또한, Vref 단자 및 IREF 단자는 동일 단자이어도 된다.
모드 선택부(10)는, 전압 검출기(100)의 동작 모드를 선택한다. 모드 선택부(10)는, VPP 단자로부터 입력되는 전압에 기초하여, 동작 모드를 선택해도 된다. 모드 선택부(10)는, 선택한 동작 모드에 따라, 전압 선택부(40), 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)를 제어한다.
실제 동작 모드에 있어서, 모드 선택부(10)는, 비교기(50)의 출력 상태를 나타내는 신호에 기초하여 전압 선택부(40)에 기준 전압을 선택시킨다. 이에 의해, 도 2에 도시한 히스테리시스 동작을 실현한다. 테스트 회로(60)는, 커런트 미러(61) 및 증폭기 회로(62)를 갖는다. 테스트 회로(60)는, 실제 동작 모드에서는 동작하지 않고, 기준 전압 설정 모드에서 동작한다. 또한, 본 예의 전압 선택부(40)는, 제1 기준 전압 생성부(21)가 출력하는 기준 전압 VrefH, 제2 기준 전압 생성부(22)가 출력하는 기준 전압 VrefL 및 VREF 단자에 외부로부터 입력되는 설정 전압 중 어느 하나를, 동작 모드에 따라서 선택하여, 비교기(50)에 입력한다.
먼저, 기준 전압 검출 모드에서의 전압 검출기(100)의 동작을 설명한다. 도 4에 있어서, 주로 기준 전압 검출 모드에서 신호가 흐르는 선을 굵은 선으로 나타내고 있다. 모드 선택부(10)는, 기준 전압 검출 모드를 선택한 경우, 전압 선택부(40)에 VREF 단자로부터 출력되는 설정 전압 Vref를 선택시킨다. 기준 전압 검출 모드에 있어서는, VREF 단자에는, 서서히 레벨이 변화하는 설정 전압이 입력된다. 전압 선택부(40)는, 서서히 변화하는 설정 전압 Vref를 선택하여, CMOS 인버터(51)의 입력 단자에 입력한다.
또한, 기준 전압 검출 모드에 있어서는, VIN 단자로부터 비교기(50)에, 전압 검출기(100)가 동작하는 목표 전압이 입력된다. 본 예에서는, 히스테리시스 동작하기 위해, 전압 검출기(100)는 제1 목표 전압 V1 및 제2 목표 전압 V2의 2개의 목표 전압으로 동작한다. 이 경우, VIN 단자에는, 제1 목표 전압 V1 및 제2 목표 전압 V2가 순서대로 입력된다. VIN 단자는, 비교기(50)의 전원 단자에 접속된다.
비교기(50)는, 입력된 설정 전압 Vref 및 목표 전압에 따라서 동작한다. 설정 전압 Vref가 서서히 변화하므로, 설정 전압 Vref 및 목표 전압의 차분이 소정 값 이상으로 된 경우에, 비교기(50)의 출력 상태가 천이한다. 비교기(50)의 출력 단자는, OUT 단자에 접속된다. 비교기의 출력 상태가 천이했을 때의 설정 전압 Vref의 레벨이, 상기 목표 전압에 대응하는 기준 전압의 레벨로 된다. 비교기(50)의 출력 상태는, OUT 단자에 접속되는 외부 기기가 감시해도 되고, 전압 검출기(100)의 내부 회로가 감시해도 된다.
도 5는, 기준 전압 검출 모드에 있어서의 기준 전압(VrefH, VrefL)의 검출 방법의 개요를 나타낸다. 종축은, VIN 단자로부터 입력되는 입력 전압 Vin, CMOS 인버터(51)의 입력 단자에 입력되는 설정 전압 Vref 및 기준 전압(VrefH, VrefL)의 전압 레벨[V]를 나타내고 있고, 횡축은 시각 t를 나타낸다.
VIN 단자에 입력되는 목표 전압은, 시각의 경과에 수반하여 서서히 증가하여, 미리 정해진 목표 전압에 도달하면 일정하게 유지된다. 설정 전압 Vref는, 예측되는 기준 전압 VrefH보다 미리 정해진 값만큼 큰 초기값까지, 목표 전압과 함께 증가한다. 설정 전압 Vref가 초기값이 된 후, 설정 전압 Vref를 서서히 변화(본 예에서는 감소)시켜서, CMOS 인버터(51)의 출력이 반전할 때의 설정 전압 Vref를 검출한다. 검출된 설정 전압 Vref는, 입력되어 있는 목표 전압에 대한 기준 전압으로 된다. 이러한 처리를, 제1 목표 전압 V1 및 제2 목표 전압 V2의 양쪽에 대하여 행하고, 각각에 대응하는 기준 전압 VrefH 및 VrefL을 검출한다. 모드 선택부(10)는, 검출한 설정 전압에 기초하여, 기준 전압 생성부(20)를 설정한다. 또한, 입력 전압 및 설정 전압의 변화의 형태는, 도 5에 도시한 예에 한정되지 않는다. 입력 전압이 목표 전압에 도달한 후에, 비교기(50)의 출력 상태가 천이하도록 설정 전압을 변화시키면 된다.
도 6은, 본 실시 형태에 따른 기준 전압 생성부(20)의 기본 회로를 나타낸다. 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)는, 각각 기준 전압 생성부(20)와 동일한 회로를 가져도 된다. 본 실시 형태에 따른 기준 전압 생성부(20)는, 도 6의 (b)에 도시한 바와 같이, 인핸스먼트 상태와 디플리션 상태의 두 상태로 할 수 있는 소자를 이용하여, 기준 전압 Vref를 생성한다.
도 6의 (a)는 디플리션형 MOS 트랜지스터 M1과 인핸스먼트형 MOS 트랜지스터 M2로 구성되는 기준 전압 생성부(20)를 나타낸다. 도 6의 (a)의 각 MOS 트랜지스터는, 도프량 등의 제조 시에 있어서의 파라미터의 상이에 따라, 각각 디플리션형 및 인핸스먼트형으로서 기능한다.
도 6의 (b)는 디플리션형으로서 기능시키는 제1 MOS 트랜지스터 M1과, 인핸스먼트형으로서 기능시키는 제2 MOS 트랜지스터 M2를 갖는 기준 전압 생성부(20)를 나타낸다. 제1 MOS 트랜지스터 M1과 제2 MOS 트랜지스터 M2는, 플로팅 게이트 및 컨트롤 게이트를 각각 갖는다. 본 예의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2는, 컨트롤 게이트에 인가되는 전압에 따라서, 플로팅 게이트가 보존하는 전하의 상태가 제어되고, 보존된 전하량에 따른 특성을 나타내는 불휘발성 기억 소자로서 기능한다. 플로팅 게이트가 보존하는 전하의 상태란, 예를 들어 플로팅 게이트가 보존하는 전하의 정부 및 전하량을 가리킨다. 본 예에서는, 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2의 역치 전압이, 플로팅 게이트가 보존하는 전하의 상태에 따라서 변화한다. 이에 의해, 각각의 MOS 트랜지스터는, 디플리션형 또는 인핸스먼트형으로서 기능한다.
제1 MOS 트랜지스터 M1은, 게이트 단자와 소스 단자가 서로 접속되고, 드레인 단자는 전원에 접속된다. 제1 MOS 트랜지스터 M1은, 플로팅 게이트에 플러스 차지가 주입되어 디플리션형으로서 기능한다. 디플리션형이란, 게이트 단자에 전압 0V가 입력된 경우에, 트랜지스터가 오프하는 소자이며, 소위 노멀리 오프의 소자를 가리킨다.
제2 MOS 트랜지스터 M2는, 게이트 단자와 드레인 단자가 서로 접속되고, 소스 단자는 접지된다. 또한, 제2 MOS 트랜지스터 M2의 드레인 단자는, 제1 MOS 트랜지스터 M1의 소스 단자에 접속된다. 제2 MOS 트랜지스터 M2는, 플로팅 게이트에 마이너스 차지가 주입되어 인핸스먼트형으로서 기능한다. 인핸스먼트형이란, 게이트 단자에 전압 0V가 입력된 경우에, 트랜지스터가 온하는 소자이며, 소위 노멀리온의 소자를 가리킨다. 기준 전압 생성부(20)는, 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2의 접속점으로부터 기준 전압 Vref를 출력한다.
도 6의 (b)에 나타낸 기준 전압 생성부(20)는, 제조 후에 불휘발성 기억 소자의 상태를 변경할 수 있으므로, 설계 시와 제조 후의 특성의 편차를 보상할 수 있다. 그로 인해, 기준 전압 생성부(20)는, 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2의 접속점으로부터 출력되는 기준 전압 Vref를 조정할 수 있다. 모드 선택부(10)는, 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2의 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 기준 전압 Vref를 조정한다.
도 7은, 터널 산화막을 구비하는 불휘발성 기억 소자(70)를 나타낸다. 불휘발성 기억 소자(70)는, 기판(71), 터널 산화막(74), 플로팅 게이트(75), 절연막(76) 및 컨트롤 게이트(77)를 구비한다.
불휘발성 기억 소자(70)는, 플로팅 게이트(75)를 가짐으로써, 인핸스먼트 상태와 디플리션 상태로 할 수 있는 NMOS 타입의 소자이다. 본 예의 기판(71)은, p형 기판으로 구성된다. 기판(71)은, 소스 영역(72) 및 드레인 영역(73)을 갖는다. 소스 영역(72) 및 드레인 영역(73)은, 이온 주입 등의 일반적인 CMOS 프로세스를 사용해서 형성된다. 기판(71) 상에는, 터널 산화막(74), 플로팅 게이트(75), 절연막(76) 및 컨트롤 게이트(77)의 순으로 적층해서 형성된다.
컨트롤 게이트(77)는, 불휘발성 기억 소자(70)의 게이트 단자에 인가된 전압에 의해, 소스 영역(72)과 드레인 영역(73) 사이에 형성된 채널 영역을 제어한다. 이에 의해, 불휘발성 기억 소자(70)는, 소스 영역(72)과 드레인 영역(73) 사이에 흘러드는 전류를 온 오프한다.
절연막(76)은, 플로팅 게이트(75)와 컨트롤 게이트(77) 사이를 절연한다. 절연막(76)은, CMOS 프로세스에서 사용되는 일반적인 절연막으로 형성된다. 플로팅 게이트(75)에 축적된 전하의 상태는, 컨트롤 게이트(77)에 인가된 전압에 따라서 변화한다. 예를 들어, 컨트롤 게이트(77)에 인가된 전압에 따라서, 플로팅 게이트(75)에 축적된 전하량이, 정 또는 부의 방향으로 변동한다. 이에 의해, 불휘발성 기억 소자(70)의 역치 전압이 변동하여, 디플리션 상태 또는 인핸스먼트 상태로 제어된다.
터널 산화막(74)은, 통상, 기판(71)과 플로팅 게이트(75) 사이를 절연한다. 그러나, 터널 산화막(74)은, 컨트롤 게이트(77)에 미리 정해진 값 이상의 전압이 인가되면, FN 터널링(파울러 노드하임 터널링)에 의해 도통 상태로 된다. FN 터널링이란, 절연체의 안을 전자가 터널하는 경우의 이동 상태를 가리킨다. 플로팅 게이트(75)는, FN 터널링에 의해 소스 영역(72)으로부터 전자가 주입되거나 또는 전자를 방출한다. 이에 의해, 플로팅 게이트(75)가 보존하는 전하의 상태가 제어된다.
도 8은, 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 기준 전압 생성부(20)가, 기준 전압 Vref를 출력하고 있는 상태에 있어서, 스위치(SW)는 이하와 같이 제어된다.
SW1: VDD
SW2: VSS
SW3, SW4: OPEN
SW5, SW6, SW7, SW8: SHORT(접속)
SW9, SW10: 임의
기준 전압 생성부(20)는, 스위치가 도 8과 같이 제어된 상태에 있어서, 제1 MOS 트랜지스터 M1이 디플리션 상태, 제2 MOS 트랜지스터 M2가 인핸스먼트 상태일 때, 기준 전압 Vref를 생성한다.
SW1 내지 10은, 고전압으로 동작하는 스위치로 할 필요가 있어, 통상의 스위치와 비교해서 온 저항이 크다. 특히 SW1, SW6, SW8, SW2는, 기준 전압 생성부(20)의 전류 경로에 들어 있으므로, 스위치의 온 저항이 기준 전압 Vref에 영향을 미친다.
보다 구체적으로는, 기준 전압 생성부(20)는, 컨트롤 게이트 및 플로팅 게이트를 갖고, 디플리션형으로서 기능하는 제1 MOS 트랜지스터 M1을 구비한다. 또한, 기준 전압 생성부(20)는, 컨트롤 게이트 및 플로팅 게이트를 갖고, 인핸스먼트형으로서 기능하는 제2 기입 MOS 트랜지스터 M2를 구비한다. 제2 기입 MOS 트랜지스터 M2는, 제1 MOS 트랜지스터 M1과 직렬로 접속된다. 제1 MOS 트랜지스터 M1 및 제2 기입 MOS 트랜지스터 M2는, 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖는 불휘발성 기억 소자이다. 이에 의해, 기준 전압 생성부(20)는, 제1 MOS 트랜지스터 M1 및 제2 기입 MOS 트랜지스터 M2의 접속점으로부터 기준 전압을 출력한다.
도 9는, 본 실시 형태에 따른 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)는, 각각 도 9에 나타내는 기준 전압 생성부(20)와 동일한 회로를 가져도 된다. 기준 전압 생성부(20)는, 터널 산화막을 갖는 제1 기입 MOS 트랜지스터 M1w 및 터널 산화막을 갖지 않는 제1 출력 MOS 트랜지스터 M1r 및 터널 산화막을 갖는 제2 기입 MOS 트랜지스터 M2w 및 터널 산화막을 갖지 않는 제2 출력 MOS 트랜지스터 M2r을 포함한다.
제1 기입 MOS 트랜지스터 M1w 및 제1 출력 MOS 트랜지스터 M1r은, 플로팅 게이트 및 컨트롤 게이트를 각각 갖는다. 제1 기입 MOS 트랜지스터 M1w의 플로팅 게이트 및 컨트롤 게이트는, 제1 출력 MOS 트랜지스터 M1r의 플로팅 게이트 및 컨트롤 게이트와 각각 전기적으로 접속된다.
제1 기입 MOS 트랜지스터 M1w의 소스 단자는, 제2 기입 MOS 트랜지스터 M2w의 드레인 단자에 접속된다. 도 8에 나타낸 구성과 마찬가지로, 제1 기입 MOS 트랜지스터 M1w 및 제2 기입 MOS 트랜지스터 M2w를 접속할지 여부를 전환하는 스위치가 더 설치되어도 된다. 스위치 SW1은, 제1 기입 MOS 트랜지스터 M1w의 드레인 단자에, 전압 VPP를 인가할지, 접지 전위 등의 전압 VSS를 인가할지를 선택한다. 스위치 SW2는, 제2 기입 MOS 트랜지스터 M2w의 소스 단자에, 전압 VPP를 인가할지, 접지 전위 등의 전압 VSS를 인가할지를 선택한다.
제1 출력 MOS 트랜지스터 M1r의 드레인 단자에는, 소정의 전압 VDD가 인가된다. 제1 출력 MOS 트랜지스터 M1r의 소스 단자는, 제2 출력 MOS 트랜지스터 M2r의 드레인 단자에 접속된다. 상기 접속점에 있어서의 전압이, 기준 전압 Vref로서 출력된다. 제2 출력 MOS 트랜지스터 M2r의 소스 단자에는, 전압 VSS가 인가된다.
제2 기입 MOS 트랜지스터 M2w 및 제2 출력 MOS 트랜지스터 M2r은, 플로팅 게이트 및 컨트롤 게이트를 각각 갖는다. 제2 기입 MOS 트랜지스터 M2w의 플로팅 게이트 및 컨트롤 게이트는, 제2 출력 MOS 트랜지스터 M2r의 플로팅 게이트 및 컨트롤 게이트와 각각 전기적으로 접속된다.
제1 기입 MOS 트랜지스터 M1w 및 제2 기입 MOS 트랜지스터 M2w는, 터널 산화막을 갖고 있다. 이로 인해, 상기 터널 산화막을 통해서, 제1 기입 MOS 트랜지스터 M1w 및 제2 기입 MOS 트랜지스터 M2w의 플로팅 게이트의 전하의 상태를 제어하여, 각각의 역치 전압 Vth를 제어할 수 있다. 그리고, 상술한 바와 같이, 2개의 제1 MOS 트랜지스터 M1w, r의 플로팅 게이트 및 컨트롤 게이트가 서로 전기적으로 접속되므로, 제1 출력 MOS 트랜지스터 M1r은, 제1 기입 MOS 트랜지스터 M1w와 동일한 역치 전압 Vth를 갖는다. 또한, 제2 출력 MOS 트랜지스터 M2r도 마찬가지로, 제2 기입 MOS 트랜지스터 M2w와 동일한 역치 전압 Vth를 갖는다.
또한, 제1 출력 MOS 트랜지스터 M1r 및 제2 출력 MOS 트랜지스터 M2r은, 터널 산화막을 갖고 있지 않으므로, 디스터브에 의한 역치 전압 Vth의 변동이 없다. 이로 인해, 기준 전압 Vref를 고정밀도로 생성할 수 있다. 또한, 제1 출력 MOS 트랜지스터 M1r 및 제2 출력 MOS 트랜지스터 M2r은, 기준 전압 생성부(20)에 있어서 전류 경로를 형성하지만, 전류 경로에 스위치를 갖지 않는다. 그로 인해, 스위치의 온 저항이 기준 전압 Vref에 영향을 미치지 않고, 기준 전압 Vref를 고정밀도로 생성할 수 있다.
도 10은, 기준 전압의 설정 방법의 일례를 나타내는 흐름도이다. 스텝 S100에 있어서, CMOS 인버터(51)의 전원 단자에 입력되는 목표 전압을 미리 정해진 값으로 설정한다.
기준 전압 검출 모드에서는, 비교기(50)가 목표 전압에 따라서 동작하기 위해서 CMOS 인버터(51)의 입력 단자에 입력되어야 할 전압을 검출한다. 스텝 S200에 있어서, 도 5에 있어서 설명한 바와 같이, 스텝 S100에서 설정한 목표 전압에 대응하는 기준 전압(VrefH, VrefL)을 검출한다. 검출된 기준 전압(VrefH, VrefL)은 전압 검출기(100)의 외부 기기에 기억된다. 검출된 기준 전압(VrefH, VrefL)은 전압 검출기(100)의 내부에 기억되어도 된다.
기준 전압 설정 모드에서는, 스텝 S200에 있어서 검출한 기준 전압(VrefH, VrefL)을 기준 전압 생성부(20)에 설정한다. 기준 전압 설정 모드를 실행하는 스텝 S300은, 스텝 S310 내지 스텝 S330을 갖는다. 또한, 각각의 목표 전압에 대하여 스텝 S300의 처리를 행한다. 설정된 목표 전압은, CMOS 인버터(51)의 전원 단자에 입력된다.
스텝 S310에 있어서, 제1 기입 MOS 트랜지스터 M1w의 플로팅 게이트에 보존된 전하의 상태를, 미리 정해진 기준 상태로 설정한다. 스텝 S310에 있어서의 기준 상태는, 제1 MOS 트랜지스터 M1w, r의 역치 전압을 충분히 높게 하여, 제1 MOS 트랜지스터 M1w, r로부터 제2 MOS 트랜지스터 M2w, r로 전류가 흐르지 않게 하는 상태를 가리켜도 된다. 기준 상태는, 플로팅 게이트에 보존되어 있던 전하가 소거된 상태(즉, 플로팅 게이트에 있어서의 전하량이 대략 0인 상태)를 가리켜도 된다. 스텝 S310에서는, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제어 펄스를 인가함으로써 플로팅 게이트에 있어서의 전하의 상태를 기준 상태로 조정하여, 제1 MOS 트랜지스터 M1w, r로부터 제2 MOS 트랜지스터 M2w, r로 전류가 흐르지 않게 한다.
스텝 S320에 있어서, 제2 출력 MOS 트랜지스터 M2r에 커런트 미러(61)가 생성한 조정용 전류를 인가한 상태에서, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제어 펄스를 인가한다. 제어 펄스를 인가함으로써, 제2 기입 MOS 트랜지스터 M2w의 역치 전압을 정방향으로 변동시킨다. 이에 의해, 2개의 제2 MOS 트랜지스터 M2를 소정의 인핸스먼트 상태로 설정한다. 조정용 전류는, 실제 동작 시에 제2 출력 MOS 트랜지스터 M2r로 흘러야 할 전류와 대략 같은 전류가 부여되어도 된다. 스텝 S320에 있어서는, 기준 전압 생성부(20)로부터 출력되는 기준 전압 Vref가, 목표 전압에 대하여 스텝 S200에서 검출한 기준 전압 Vref와 대략 같아질 때까지, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제어 펄스를 인가한다.
이어서, 스텝 S330에 있어서, 제2 출력 MOS 트랜지스터 M2r에 커런트 미러(61)가 생성한 조정용 전류를 인가하지 않은 상태에서, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제어 펄스를 인가한다. 제어 펄스를 인가함으로써, 제1 기입 MOS 트랜지스터 M1w의 역치 전압을 부방향으로 변동시킨다. 이에 의해, 2개의 제1 MOS 트랜지스터 M1을 소정의 디플리션 상태로 설정한다. 스텝 S330에 있어서도, 기준 전압 생성부(20)로부터 출력되는 기준 전압 Vref가, 목표 전압에 대하여 스텝 S200에서 검출한 기준 전압 Vref와 대략 같아질 때까지, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제어 펄스를 인가한다. 이러한 처리를, 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)에 대하여 행한다. 이에 의해, 스텝 S200에서 검출한 기준 전압과 똑같은 전압을, 제1 기준 전압 생성부(21) 및 제2 기준 전압 생성부(22)에 출력시킬 수 있다. 스텝 S300에서는, 기준 전압 VrefH를 기준 전압 VrefL보다 먼저 설정하든, 기준 전압 VrefL을 먼저 설정하든 어느 쪽으로 하든 상관없다.
도 11은, 기준 전압 Vref의 설정 방법을 설명하기 위한 도면이다. 도 11의 (a)는 인핸스먼트형으로서 기능시키는 제2 MOS 트랜지스터 M2w, r의 설정 방법을 나타낸다. 처음에, 제1 기입 MOS 트랜지스터 M1w의 플로팅 게이트에 충전된 전하를 기준 상태로 설정한다. 예를 들어, 제1 기입 MOS 트랜지스터 M1w의 역치 전압을 충분히 높게 하는 제어 펄스를, 컨트롤 게이트에 인가함으로써, 전하의 상태를 기준 상태로 설정한다. 컨트롤 게이트에 인가되는 전압의 극성은, 스위치 SW1 및 SW9를 전환함으로써 제어할 수 있다. 이에 의해, 인핸스먼트형으로서 기능시키는 제2 MOS 트랜지스터 M2w, r을 설정할 때에, 제1 MOS 트랜지스터 M1w, r로 전류가 흐르지 않도록 한다.
이어서, 제2 출력 MOS 트랜지스터 M2r에, 조정용 전류 Iref를 인가한 상태에서, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제어 펄스를 인가하고, 플로팅 게이트에 전하를 충전한다. 이때, 기준 전압 생성부(20)가 출력하는 기준 전압 Vref가 소정의 전압으로 되도록, 제2 기입 MOS 트랜지스터 M2w의 플로팅 게이트에 전하를 충전한다.
도 11의 (b)는 디플리션형으로서 기능시키는 제1 MOS 트랜지스터 M1w, r의 설정 방법을 나타낸다. 제1 MOS 트랜지스터 M1w, r을 설정하는 경우, 조정용 전류 Iref를 멈춘다. 그리고, 제2 출력 MOS 트랜지스터 M2r에 흐르는 전류가, 조정용 전류 Iref와 대략 동일해지도록, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제어 펄스를 인가하고, 플로팅 게이트에 전하를 충전한다. 본 예에서는, 제2 출력 MOS 트랜지스터 M2r에 흐르는 전류를 검출하는 대신에, 기준 전압 생성부(20)가 출력하는 기준 전압 Vref가, 상술한 소정의 전압으로 되도록, 제2 기입 MOS 트랜지스터 M2w의 플로팅 게이트에 전하를 충전한다.
도 12는, 불휘발성 기억 소자(70)의 설정 방법을 나타낸다. 불휘발성 기억 소자(70)는, 상술한 제1 기입 MOS 트랜지스터 M1w 및 제2 기입 MOS 트랜지스터 M2w에 대응한다. 불휘발성 기억 소자(70)는, 컨트롤 게이트 및 플로팅 게이트를 갖는 NMOS 타입의 소자이다. 불휘발성 기억 소자(70)는, FN 터널링에 의해, 플로팅 게이트에 전하를 축적시켜서 역치 전압이 조정된다.
도 12의 (a)는 불휘발성 기억 소자(70)의 역치 전압을 정방향으로 변동시키는 경우의 바이어스 조건을 나타낸다. 도 12의 (b)는 불휘발성 기억 소자(70)의 역치 전압을 부방향으로 변동시키는 경우의 바이어스 조건을 나타낸다. 이들 바이어스 조건에 있어서, 컨트롤 게이트에 제어 펄스를 인가함으로써, 불휘발성 기억 소자(70)의 역치 전압을 제어한다.
역치 전압을 정방향으로 변동시키는 경우, 도 12의 (a)에 도시한 바와 같이, 컨트롤 게이트 단자에 전압 VPP를 인가하고, 소스 단자를 접지하여, 드레인 단자를 플로팅 상태로 한다. 이에 의해, 불휘발성 기억 소자(70)의 플로팅 게이트에는, FN 터널링에 의해 전자가 주입되고, 불휘발성 기억 소자(70)의 역치 전압 Vth가 올라간다. 또한, 전압 VPP는, 불휘발성 기억 소자(70)의 터널 산화막에 있어서 FN 터널링하기 위해서 필요한 전압이다.
역치 전압을 정방향으로 변동시키는 경우, 도 12의 (b)에 도시한 바와 같이, 컨트롤 게이트 단자를 접지하고, 소스 단자에 전압 VPP를 인가하여, 드레인 단자를 플로팅 상태로 한다. 이에 의해, 불휘발성 기억 소자(70)는, FN 터널링에 의해 플로팅 게이트로부터 전자가 방출되어, 불휘발성 기억 소자(70)의 역치 전압 Vth가 강하한다. 도 12의 (a) 및 (b)에 있어서 설명한 동작을 조합함으로써, 불휘발성 기억 소자(70)의 역치 전압을 소정의 전압으로 조정할 수 있다. 상술한 바와 같이, 제1 기입 MOS 트랜지스터 M1w 및 제2 기입 MOS 트랜지스터 M2w의 역치 전압을 조정하면, 제1 출력 MOS 트랜지스터 M1r 및 제2 출력 MOS 트랜지스터 M2r의 역치 전압도 마찬가지로 조정된다.
도 13은, 기준 전압 설정 모드에서의 전압 검출기(100)의 동작의 일례를 나타낸다. 본 예의 전압 검출기(100)는, 제1 기준 전압 생성부(21)의 제2 기입 MOS 트랜지스터 M2w에의 기입을 행하는 상태를 나타낸다. 본 예에서 사용되는 구성은, 주로 굵은 선으로 나타낸다.
모드 선택부(10)는, 제1 기준 전압 생성부(21)의 제2 기입 MOS 트랜지스터 M2w에 제어 펄스를 인가한다. 모드 선택부(10)는, 전압 선택부(40)에, Vref 단자를 선택시킨다. 이 경우, Vref 단자에는, 외부로부터 전압이 입력되지 않는다. 커런트 미러(61)는, 외부 전류 IREF에 기초하여, 외부 전류 IREF보다 작은 조정용 전류 Iref를 생성하고, 제1 기준 전압 생성부(21)에 출력한다. 예를 들어 커런트 미러(61)는, 외부 전류 IREF의 1/n배(단, n>1)의 크기의 조정용 전류 Iref를 생성한다. 이에 의해, 미소한 조정용 전류 Iref를 고정밀도로 생성할 수 있다. 또한, 전압 검출기(100)가 커런트 미러(61)를 갖지 않는 경우, 전압 검출기(100)의 외부로부터 미소한 조정용 전류 Iref를 입력해도 된다.
증폭기 회로(62)는, 전압 선택부(40)를 통해서 제1 기준 전압 생성부(21)의 출력을 수취하고, 그 출력을 증폭한 신호를 VMON 단자에 출력한다. 전압계(80)에는, 증폭기 회로(62)가 출력한 증폭 신호가 입력된다. 이에 의해, VMON 단자에 접속되는 계측 기기에 있어서의 신호 대 잡음비를 향상시킨다. 전압계(80)는, 증폭기 회로(62)가 출력한 증폭 신호의 전압을 검출한다. 또한, 전압 검출기(100)의 외부에 전압계(80)가 설치되어도 된다. 모드 선택부(10)는, 증폭기 회로(62)가 출력하는 전압이, 설정해야 할 기준 전압에 따른 전압으로 되도록, 제1 기준 전압 생성부(21)의 제2 기입 MOS 트랜지스터 M2w에 제어 펄스를 인가한다.
본 예의 제1 기준 전압 생성부(21)는, 후술하는 조정 시퀀스 (1) 내지 (5)를 사용하여, 기준 전압 VrefH가 설정된다. 또한, 제2 기준 전압 생성부(22)에 기준 전압 VrefL이 설정되는 경우도 본 예의 제1 기준 전압 생성부(21)와 마찬가지 구성으로 설정된다.
도 14는 제2 기입 MOS 트랜지스터 M2w에의 기입 동작을 나타낸다. 종축은 모니터 전압 [V]를 나타내고, 횡축은 시각 t를 나타낸다. 제2 기입 MOS 트랜지스터 M2w에는, 모드 선택부(10)로부터 제어 펄스가 입력된다.
먼저, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제1 제어 펄스를 인가하고, 제2 기입 MOS 트랜지스터 M2w의 플로팅 게이트에 축적된 전하의 상태를, 미리 정해진 초기 상태로 설정한다. 이에 의해, 기준 전압 생성부(20)가 출력하는 전압을 모니터한 모니터 전압 Vmon은 증가한다. 제어 펄스는, 기준 전압 생성부(20)의 모니터 전압 Vmon이, 설정해야 할 종료 전압보다 충분히 커질 때까지 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 인가된다.
이어서, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제2 제어 펄스를 인가하고, 제2 기입 MOS 트랜지스터 M2w의 플로팅 게이트의 전하의 상태를 제어한다. 제2 제어 펄스는, 제1 제어 펄스와는 정부의 극성이 반대인 펄스이다. 본 예에서는, 제2 제어 펄스를 인가함으로써, 기준 전압 생성부(20)의 모니터 전압 Vmon은 저하된다. 제2 제어 펄스는, 기준 전압 생성부(20)의 모니터 전압 Vmon이 종료 전압에 서서히 가까워지도록 인가된다.
제어 펄스는, 펄스폭이 넓은 경우 또는, 펄스 전압이 큰 경우, 펄스 1회당 플로팅 게이트가 보존하는 전하의 변동량이 커진다. 전하의 변동량이 크면, 모니터 전압이 종료 전압을 크게 초과하기 쉬워진다. 그로 인해, 모드 선택부(10)는, 모니터 전압 Vmon이 종료 전압에 가까워질수록, 제2 제어 펄스의 펄스폭 또는 전압 중 적어도 한쪽을 조정하여, 제2 제어 펄스의 강도를 작게 한다. 또한, 모드 선택부(10)는, 제2 제어 펄스가 인가되어, 모니터 전압 Vmon이 종료 전압보다 작아진 경우, 제1 제어 펄스를 컨트롤 게이트에 입력해도 된다. 이에 의해 모니터 전압 Vmon을 종료 전압에 가깝게 할 수 있다. 이러한 처리를, 모니터 전압 Vmon과 종료 전압의 차가 허용 범위가 될 때까지 속행한다.
또한, 모드 선택부(10)는, VPP 단자, DATA 단자, SCLK 단자 및 PULSE 단자에 접속된다. 모드 선택부(10)는, VPP 단자로부터 입력되는 전압에 의해, 제어 펄스의 전압을 제어한다. 또한, 모드 선택부(10)는, PULSE 단자로부터 입력되는 주기 신호에 의해, 제어 펄스의 펄스폭을 제어한다. SCLK 단자는, 모드 선택부(10)의 동작 클럭으로 되는 클럭 신호를 모드 선택부(10)에 출력한다. DATA 단자는, 테스트 모드에 관한 데이터 신호를 모드 선택부(10)에 출력한다.
도 15는, 기준 전압 설정 모드에서의 전압 검출기(100)의 동작의 일례를 나타낸다. 본 예의 전압 검출기(100)는, 제1 기준 전압 생성부(21)의 제1 기입 MOS 트랜지스터 M1w에의 기입을 행하는 상태를 나타낸다. 본 예에서 사용되는 구성은, 굵은 선으로 나타낸다.
제1 기입 MOS 트랜지스터 M1w에의 기입은, 도 13에서 나타낸 제2 기입 MOS 트랜지스터 M2w에의 기입을 행하는 경우와, 제1 기준 전압 생성부(21)에 커런트 미러(61)의 출력이 입력되지 않는 점에서 다르다. 그 외의 구성은, 기본적으로 도 13의 경우와 동일하다.
도 16은, 제1 기입 MOS 트랜지스터 M1w에의 기입 동작을 나타낸다. 종축은 모니터 전압 [V]를 나타내고, 횡축은 시각 t를 나타낸다. 제1 기입 MOS 트랜지스터 M1w에는, 모드 선택부(10)로부터 제어 펄스가 입력된다.
먼저, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제1 제어 펄스를 인가하고, 제1 기입 MOS 트랜지스터 M1w의 플로팅 게이트에 축적된 전하의 상태를, 미리 정해진 초기 상태로 설정한다. 이에 의해, 기준 전압 생성부(20)의 모니터 전압 Vmon은 저하된다. 제1 제어 펄스는, 기준 전압 생성부(20)의 모니터 전압 Vmon이 종료 전압보다 충분히 작아질 때까지 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 인가된다.
이어서, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제2 제어 펄스를 인가하고, 제1 기입 MOS 트랜지스터 M1w의 플로팅 게이트에 축적된 전하의 상태를 제어한다. 제2 제어 펄스는, 제1 제어 펄스와는 정부의 극성이 반대인 펄스이다. 본 예에서는, 제2 제어 펄스를 인가함으로써, 기준 전압 생성부(20)의 모니터 전압 Vmon은 증가한다. 제2 제어 펄스는, 기준 전압 생성부(20)의 모니터 전압 Vmon을 종료 전압에 서서히 가까워지도록 조정된다.
제1 기입 MOS 트랜지스터 M1w에의 기입 동작의 경우도, 모드 선택부(10)는, 모니터 전압 Vmon이 종료 전압에 가까워질수록, 제2 제어 펄스의 펄스폭 또는 전압 중 적어도 한쪽을 조정하여, 제2 제어 펄스의 강도를 작게 한다. 기준 전압 설정 모드는, 모니터 전압 Vmon이 종료 전압과 대략 일치한 경우에 종료한다. 모니터 전압 Vmon이 종료 전압과 대략 일치한다는 것은, 반드시 완전히 일치할 필요는 없고, 사용 상황에 따라 실질적으로 일치한다고 간주되는 정도면 된다.
도 17은, 본 실시 형태에 따른 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 각 구성은, 도 9에 나타낸 기준 전압 생성부(20)의 회로 구성과 동일하다. 실제 동작 모드에서 기준 전압 생성부(20)가 기준 전압 Vref를 출력하고 있는 상태에서는, 도 17에 도시한 바와 같이 스위치는 이하와 같이 제어된다.
SW1: VSS
SW2: VSS
SW3, SW4: OPEN
SW5, SW7: SHORT(접속)
SW9, SW10: 임의
기준 전압 생성부(20)는, 스위치가 본 예와 같이 제어된 상태에서, 디플리션 상태로 설정된 제1 MOS 트랜지스터 M1w, r 및 인핸스먼트 상태로 설정된 제2 MOS 트랜지스터 M2w, r을 사용하여, 기준 전압 Vref를 생성한다.
기준 전압 생성부(20)가 출력하는 기준 전압 Vref는, 조정 시퀀스 (1) 내지 (5)를 사용해서 조정된다.
<조정 시퀀스 (1)>
도 18은 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 모드 선택부(10)는, 제1 MOS 트랜지스터 M1w의 컨트롤 게이트에 제어 펄스를 인가함으로써, 제1 MOS 트랜지스터 M1w, r의 플로팅 게이트가 보존하는 전하의 상태를 기준 상태로 한다. 본 예에서는, 제1 MOS 트랜지스터 M1w, r의 역치 전압이, 기준 전압 생성부(20)에 설정해야 할 기준 전압 Vref보다 충분히 높아지도록 제어한다. 조정 시퀀스 (1)에 있어서, 스위치는 이하와 같이 제어된다. 이에 의해, 제1 MOS 트랜지스터 M1로부터 제2 MOS 트랜지스터 M2로 전류가 흐르지 않는 상태로 한다.
SW1: VSS
SW2: VSS
SW3: SHORT
SW4: OPEN
SW5, SW7: OPEN
SW9: VPP
SW10: 임의
<조정 시퀀스 (2)>
도 19는, 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 모드 선택부(10)는, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제1 제어 펄스를 인가함으로써, 제2 MOS 트랜지스터 M2w, r을, 도 14에 있어서 설명한 초기 상태로 설정한다. 조정 시퀀스 (2)에 있어서, 스위치는 이하와 같이 제어된다.
SW1: VSS
SW2: VSS
SW3: OPEN
SW4: SHORT
SW5, SW7: OPEN
SW9: 임의
SW10: VPP
<확인 시퀀스>
또한, 조정 시퀀스 (2) 및 후술하는 조정 시퀀스 (3)에 있어서의 제2 MOS 트랜지스터 M2w, r의 상태는, 기준 전압 생성부(20)가 출력하는 기준 전압 Vref를 모니터함으로써 판별할 수 있다.
도 20은, 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 본 예의 전압 검출기(100)는, 제2 출력 MOS 트랜지스터 M2r에 조정용 전류 Iref를 흘림으로써, 기준 전압 생성부(20)가 출력하는 기준 전압 Vref를 확인한다. 확인 시퀀스에 있어서, 스위치는 이하와 같이 제어된다.
SW1, SW2: VSS
SW3, SW4, SW5: OPEN
SW7: SHORT
SW9, SW10: 임의
도 21은, 조정 시퀀스 (2)에 있어서의, 제1 제어 펄스의 기입 시간에 대한 역치 전압 Vth의 변화량을 나타낸다. 종축은 제2 MOS 트랜지스터 M2w, r의 역치 전압 Vth를, 횡축은 제2 MOS 트랜지스터 M2w, r에 대한 제1 제어 펄스의 기입 시간을 나타낸다.
제2 MOS 트랜지스터 M2w, r의 역치 전압 Vth는, 제1 제어 펄스의 기입 시간이 증대함에 수반하여, 도 21에 도시한 바와 같이 경시적으로 변화한다. 모드 선택부(10)는, 도 14에 있어서 설명한 초기 상태가 될 때까지, 제1 제어 펄스를 생성한다.
<조정 시퀀스 (3)>
도 22는, 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 모드 선택부(10)는, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제2 제어 펄스를 인가함으로써, 도 14에 있어서 설명한 바와 같이, 기준 전압 생성부(20)가 출력하는 기준 전압 Vref를 소정의 종료 전압에 가깝게 한다. 조정 시퀀스 (3)에 있어서는, 조정용 전류 Iref를 제2 출력 MOS 트랜지스터 M2r에 흘리면서, 제2 제어 펄스를 인가한다. 조정 시퀀스 (3)에 있어서, 스위치는 이하와 같이 제어된다. 기준 전압 Vref가 미리 정해진 전압보다 너무 내려간 경우에는, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제1 제어 펄스를 인가하여, 기준 전압 Vref를 증대시켜도 된다.
SW1: VSS
SW2: VPP
SW3: OPEN
SW4: SHORT
SW5, SW7: OPEN
SW9: 임의
SW10: VSS
도 23은, 조정 시퀀스 (2) 및 (3)에 있어서의 역치 전압 Vth의 변화를 나타낸다. 종축은 제2 MOS 트랜지스터 M2w, r의 역치 전압 Vth를, 횡축은 시간을 나타낸다.
도 22의 구성에서는, 제2 MOS 트랜지스터 M2w, r의 역치 전압 Vth가, 도 23의 조정 시퀀스 (3)에 도시한 바와 같이, 제2 제어 펄스의 기입 시간에 따라서 감소한다. 기입 시간을 조정함으로써 제2 MOS 트랜지스터 M2w, r의 역치 전압 Vth를 기준 전압 Vref로 되도록 조정한다.
도 24는, 조정 시퀀스 (3)과 확인 시퀀스를 교대로 행하는 경우의, 역치 전압 Vth의 변화를 나타낸다. 확인 시퀀스에서는, 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제어 펄스를 인가하지 않으므로, 기준 전압 Vref는 변화하지 않는다. 모드 선택부(10)는, 조정 시퀀스 (3)에 있어서 생성하는 제2 제어 펄스의 펄스폭 및 전압을, 직전의 확인 시퀀스에서 확인한 기준 전압 Vref에 따라서 제어해도 된다.
조정 시퀀스 (3)는 기준 전압 생성부(20)가 출력하는 기준 전압 Vref가 미리 정해진 값이 되면 종료한다. 이에 의해, 제2 MOS 트랜지스터 M2w, r의 조정은 종료된다. 이어서, 제1 MOS 트랜지스터 M1w, r을 조정한다.
<조정 시퀀스 (4)>
도 25는, 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 모드 선택부(10)는, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제1 제어 펄스를 인가함으로써, 제1 MOS 트랜지스터 M1w, r을, 도 16에 있어서 설명한 초기 상태로 설정한다. 조정 시퀀스 (4)에 있어서, 스위치는 이하와 같이 제어된다.
SW1: VPP
SW2: VSS
SW3: SHORT
SW4, SW5, SW7: OPEN
SW9: VSS
SW10: 임의
<조정 시퀀스 (5)>
도 26은, 기준 전압 생성부(20)의 회로 구성의 일례를 나타낸다. 모드 선택부(10)는, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제2 제어 펄스를 인가함으로써, 도 16에 있어서 설명한 바와 같이, 기준 전압 생성부(20)가 출력하는 기준 전압 Vref를 소정의 종료 전압에 가깝게 한다. 또한, 조정 시퀀스 (4) 및 (5)에 있어서는, 외부로부터 조정용 전류 Iref가 인가되지 않는다. 단, 제1 MOS 트랜지스터 M1w, r이, 조정용 전류 Iref에 대응하는 전류를 생성한다. 조정 시퀀스 (5)에 있어서, 스위치는 이하와 같이 제어된다.
SW1, SW2: VSS
SW3, SW4: OPEN
SW5, SW7: SHORT
SW9, SW10: 임의
도 27은, 조정 시퀀스 (4) 및 (5)에 있어서의 역치 전압 Vth의 변화를 나타낸다. 종축은 제1 MOS 트랜지스터 M1w, r의 역치 전압 Vth를, 횡축은 시간을 나타낸다. 조정 시퀀스 (4)에 있어서, 제1 MOS 트랜지스터 M1w, r의 역치 전압 Vth는, 제1 제어 펄스의 기입 시간이 증대함에 수반하여, 도 27에 도시한 바와 같이 경시적으로 감소한다. 모드 선택부(10)는, 도 16에 있어서 설명한 초기 상태가 될 때까지, 제1 제어 펄스를 생성한다.
조정 시퀀스 (5)에서는, 제1 MOS 트랜지스터 M1w, r의 역치 전압 Vth가, 제2 제어 펄스의 기입 시간에 따라서 증대한다. 기입 시간을 조정함으로써 제1 MOS 트랜지스터 M1w, r의 역치 전압 Vth를 기준 전압 Vref로 되도록 조정한다. 확인 시퀀스에서는, 제1 기입 MOS 트랜지스터 M1w의 컨트롤 게이트에 제어 펄스를 인가하지 않으므로, 기준 전압 Vref는 변화하지 않는다. 모드 선택부(10)는, 조정 시퀀스 (5)에 있어서 생성하는 제2 제어 펄스의 펄스폭 및 전압을, 직전의 확인 시퀀스로 확인한 기준 전압 Vref에 따라서 제어해도 된다.
조정 시퀀스 (5)는 기준 전압 생성부(20)가 출력하는 기준 전압 Vref가 미리 정해진 값이 되면 종료한다. 이에 의해, 제1 MOS 트랜지스터 M1w, r의 조정은 종료되고, 기준 전압 생성부(20)의 조정이 종료된다. 또한, 조정 시퀀스 (4) 및 (5)에 있어서의 기준 전압 Vref를 확인하는 경우, 각 스위치는 실제 동작 시와 마찬가지로 제어되어도 된다. 예를 들어 각 스위치는, 도 9에 나타낸 예와 마찬가지로 제어된다.
도 28은, 커런트 미러(61)의 접속예를 도시하는 도면이다. 본 예의 모드 선택부(10)는, 게이트 제어부로서 동작하는 기입 회로(15)를 구비한다. 기입 회로(15)는, 도 9 내지 도 27에 관련해서 설명한 스위치 SW1 내지 SW10을 제어함으로써, 기준 전압 생성부(20)의 제1 기입 MOS 트랜지스터 M1w 및 제2 기입 MOS 트랜지스터 M2w의 컨트롤 게이트에 제어 펄스를 입력한다.
커런트 미러(61)는, 기준 전압 설정 모드에 있어서, 전압 검출기(100)의 외부로부터 입력된 외부 전류 IREF에 기초하여, 외부 전류 IREF보다 작은 조정용 전류 Iref를 생성한다. 예를 들어, 커런트 미러(61)는, 전압 검출기(100)의 외부로부터 입력된 외부 전류 IREF에 기초하여, n분의 1 크기의 조정용 전류 Iref를 생성한다. 본 예의 커런트 미러(61)는, 제1 출력 MOS 트랜지스터 M1r과 공통의 외부 단자에 접속된다. 커런트 미러(61)는, 상기 외부 단자로부터 입력되는 외부 전류 IREF에 기초하여, 외부 전류 IREF보다 작은 미소한 조정용 전류 Iref를 생성한다.
또한, 커런트 미러(61)와, 기준 전압 생성부(20)의 출력 단자 사이에는, 스위치 SW0이 설치된다. 각 조정 시퀀스에 따라서, 모드 선택부(10)는, 스위치 SW0을 제어한다. 예를 들어, 조정 시퀀스 (3)에 있어서는, 모드 선택부(10)는, 스위치 SW0을 온으로 한다. 또한, 조정 시퀀스 (4), (5)에 있어서는, 모드 선택부(10)는, 스위치 SW0을 오프로 하고, 제2 출력 MOS 트랜지스터 M2r에 흐르는 조정용 전류 Iref를 차단한다.
본 예의 기준 전압의 설정 방법은, 조정 시퀀스 (1)에 있어서 제1 MOS 트랜지스터 M1w, r의 플로팅 게이트에 축적된 전하가 기준 상태로 설정된 상태에서, 조정 시퀀스 (3)에 있어서 제2 출력 MOS 트랜지스터 M2r에 조정용 전류 Iref가 입력된다. 그로 인해, 제2 출력 MOS 트랜지스터 M2r에 조정용 전류 Iref가 흐르는 경우에, 제1 출력 MOS 트랜지스터 M1r로부터 제2 출력 MOS 트랜지스터 M2r로 전류가 흐르지 않는다. 이로 인해, 제2 MOS 트랜지스터 M2w, r의 설정 정밀도가 향상된다. 따라서, 제1 출력 MOS 트랜지스터 M1r의 드레인 단에, 디플리션형 MOS 트랜지스터 M1r에 축적된 전하의 영향을 차단하기 위한 스위치를 설치할 필요가 없다.
도 29는, 실제 동작 모드에서의 전압 검출기(100)의 구성의 일례를 나타낸다. 전압 검출기(100)는, 모드 선택부(10)가 실제 동작 모드를 선택한 경우, VIN 단자, OUT 단자, GND 단자를 사용한다. 전압 검출기(100)는, VIN 단자로부터 입력된 전압이 미리 정해진 목표 전압 이상인지 여부를 검출하고, OUT 단자에 출력한다.
제1 기준 전압 생성부(21)는, 기준 전압 VrefH를 출력한다. 또한, 제2 기준 전압 생성부(22)는, 기준 전압 VrefL을 출력한다. 비교기(50)에는, 기준 전압(VrefH, VrefL) 및 입력 전압 Vin이 입력된다. 비교기(50)는, OUT 단자에 기준 전압(VrefH, VrefL) 및 입력 전압 Vin에 따른 신호를 출력한다.
전압 선택부(40)는, 비교기(50)의 출력에 따라서, 기준 전압(VrefH, VrefL)을 선택한다. 전압 선택부(40)는, 선택한 기준 전압(VrefH, VrefL)을 비교기(50)에 입력한다. 이에 의해, CMOS 인버터(51)의 목표 전압은, 히스테리시스 동작하기 위해 비교기(50)의 출력에 따라서 변경된다.
도 30은, 기준 전압 생성부(20)에 있어서의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2의 다른 접속예를 나타낸다. 또한, 도 30의 (a)의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2는, 도 6의 (a)의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2와 마찬가지인 소자이다. 도 30의 (b)의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2는, 도 6의 (b)의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2와 마찬가지인 불휘발성 기억 소자이다.
본 예에 있어서는, 제1 MOS 트랜지스터 M1의 게이트가 제2 MOS 트랜지스터 M2의 소스에 접속된다. 또한, 제1 MOS 트랜지스터 M1의 소스, 제2 MOS 트랜지스터 M2의 드레인 및 제2 MOS 트랜지스터 M2의 게이트는 서로 접속된다. 기준 전압 생성부(20)는, 상기 접속점으로부터, 기준 전압 Vref를 출력한다.
도 9에 나타낸 구성에 있어서, 기입측 및 출력측의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2는, 도 30에 있어서의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2와 동일한 접속을 가져도 된다. 이 경우에도, 도 1 내지 도 29에 있어서 설명한 방법과 마찬가지 방법으로, 기입측 및 출력측의 제1 MOS 트랜지스터 M1 및 제2 MOS 트랜지스터 M2를 설정할 수 있다.
도 31은, 본 실시 형태에 따른 컴퓨터(1900)의 하드웨어 구성의 일례를 나타낸다. 본 실시 형태에 따른 컴퓨터(1900)는, 호스트 컨트롤러(2082)에 의해 서로 접속되는 CPU(2000), RAM(2020), 그래픽 컨트롤러(2075) 및 표시 장치(2080)를 갖는 CPU 주변부와, 입출력 컨트롤러(2084)에 의해 호스트 컨트롤러(2082)에 접속되는 통신 인터페이스(2030), 하드디스크 드라이브(2040) 및 CD-ROM 드라이브(2060)를 갖는 입출력부와, 입출력 컨트롤러(2084)에 접속되는 ROM(2010), 플렉시블 디스크 드라이브(2050) 및 입출력 칩(2070)을 갖는 레거시 입출력부를 구비한다.
호스트 컨트롤러(2082)는, RAM(2020)과, 높은 전송 레이트로 RAM(2020)을 액세스하는 CPU(2000) 및 그래픽 컨트롤러(2075)를 접속한다. CPU(2000)는, ROM(2010) 및 RAM(2020)에 저장된 프로그램에 기초하여 동작하고, 각 부의 제어를 행한다. 그래픽 컨트롤러(2075)는, CPU(2000) 등이 RAM(2020) 내에 설치한 프레임 버퍼 상에 생성하는 화상 데이터를 취득하고, 표시 장치(2080) 상에 표시시킨다. 이 대신에, 그래픽 컨트롤러(2075)는, CPU(2000) 등이 생성하는 화상 데이터를 저장하는 프레임 버퍼를, 내부에 포함해도 된다.
입출력 컨트롤러(2084)는, 호스트 컨트롤러(2082)와, 비교적 고속인 입출력 장치인 통신 인터페이스(2030), 하드디스크 드라이브(2040), CD-ROM 드라이브(2060)를 접속한다. 통신 인터페이스(2030)는, 네트워크를 통해서 다른 장치와 통신한다. 하드디스크 드라이브(2040)는, 컴퓨터(1900) 내의 CPU(2000)가 사용하는 프로그램 및 데이터를 저장한다. CD-ROM 드라이브(2060)는, CD-ROM(2095)으로부터 프로그램 또는 데이터를 판독하고, RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공한다.
또한, 입출력 컨트롤러(2084)에는, ROM(2010)과, 플렉시블 디스크 드라이브(2050) 및 입출력 칩(2070)의 비교적 저속인 입출력 장치가 접속된다. ROM(2010)은, 컴퓨터(1900)가 기동 시에 실행하는 부트 프로그램, 및/또는, 컴퓨터(1900)의 하드웨어에 의존하는 프로그램 등을 저장한다. 플렉시블 디스크 드라이브(2050)는, 플렉시블 디스크(2090)로부터 프로그램 또는 데이터를 판독하고, RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공한다. 입출력 칩(2070)은, 플렉시블 디스크 드라이브(2050)를 입출력 컨트롤러(2084)에 접속함과 함께, 예를 들어 패러렐 포트, 시리얼 포트, 키보드 포트, 마우스 포트 등을 통해서 각종 입출력 장치를 입출력 컨트롤러(2084)에 접속한다.
RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공되는 프로그램은, 플렉시블 디스크(2090), CD-ROM(2095), 또는 IC 카드 등의 기록 매체에 저장되어 이용자에 의해 제공된다. 프로그램은, 기록 매체로부터 판독되고, RAM(2020)을 통해서 컴퓨터(1900) 내의 하드디스크 드라이브(2040)에 인스톨되어, CPU(2000)에 있어서 실행된다.
컴퓨터(1900)에 인스톨되어, 컴퓨터(1900)에, 전압 검출기(100)를 제어시키는 프로그램은, CPU(2000) 등에 작용하여, 컴퓨터(1900)에, 도 1 내지 도 30에 있어서 설명한 설정 방법을 실행시킨다. 예를 들어 컴퓨터(1900)에는, 유저 등으로부터 목표 전압을 나타내는 정보가 입력된다. 컴퓨터(1900)는, 상기 목표 전압을 전압 검출기(100)에 설정하기 위해, 전압 검출기(100)를 제어하고 또한 전압 검출기(100)에 소정의 신호, 전압, 전류를 공급하기 위해, 전압 검출기(100)의 외부에 있어서의 신호원을 제어한다.
이들 프로그램에 기술된 정보 처리는, 컴퓨터(1900)에 읽어들여짐으로써, 소프트웨어와 상술한 각종 하드웨어 자원이 협동한 구체적 수단인 제어 장치로서 기능한다. 그리고, 이들 구체적 수단에 의해, 본 실시 형태에 있어서의 컴퓨터(1900)의 사용 목적에 따른 정보의 연산 또는 가공을 실현함으로써, 사용 목적에 따른 특유의 제어 장치가 구축된다.
일례로서, 컴퓨터(1900)와 외부의 장치 등과의 사이에서 통신을 행하는 경우에는, CPU(2000)는, RAM(2020) 상에 로드된 통신 프로그램을 실행하여, 통신 프로그램에 기술된 처리 내용에 기초하여, 통신 인터페이스(2030)에 대하여 통신 처리를 지시한다. 통신 인터페이스(2030)는, CPU(2000)의 제어를 받고, RAM(2020), 하드디스크 드라이브(2040), 플렉시블 디스크(2090), 또는 CD-ROM(2095) 등의 기억 장치 상에 설치한 송신 버퍼 영역 등에 기억된 송신 데이터를 판독해서 네트워크에 송신하거나, 또는, 네트워크로부터 수신한 수신 데이터를 기억 장치 상에 설치한 수신 버퍼 영역 등에 기입한다. 이와 같이, 통신 인터페이스(2030)는, DMA(다이렉트 메모리 액세스) 방식에 의해 기억 장치와의 사이에서 송수신 데이터를 전송해도 되고, 이 대신에, CPU(2000)가 전송원의 기억 장치 또는 통신 인터페이스(2030)로부터 데이터를 판독하여, 전송처의 통신 인터페이스(2030) 또는 기억 장치에 데이터를 기입함으로써 송수신 데이터를 전송해도 된다.
또한, CPU(2000)는, 하드디스크 드라이브(2040), CD-ROM 드라이브(2060)(CD-ROM(2095)), 플렉시블 디스크 드라이브(2050)(플렉시블 디스크(2090)) 등의 외부 기억 장치에 저장된 파일 또는 데이터베이스 등 중에서 전부 또는 필요한 부분을 DMA 전송 등에 의해 RAM(2020)으로 읽어들이게 하여, RAM(2020) 상의 데이터에 대하여 각종 처리를 행한다. 그리고, CPU(2000)는, 처리를 끝낸 데이터를, DMA 전송 등에 의해 외부 기억 장치에 재기입한다. 이러한 처리에 있어서, RAM(2020)은, 외부 기억 장치의 내용을 일시적으로 유지하는 것으로 간주할 수 있기 때문에, 본 실시 형태에 있어서는 RAM(2020) 및 외부 기억 장치 등을 메모리, 기억부 또는 기억 장치 등으로 총칭한다. 본 실시 형태에 있어서의 각종 프로그램, 데이터, 테이블, 데이터베이스 등의 각종 정보는, 이러한 기억 장치 상에 저장되어, 정보 처리의 대상으로 된다. 또한, CPU(2000)는, RAM(2020)의 일부를 캐시 메모리에 유지하고, 캐시 메모리 상에서 판독 기입을 행할 수도 있다. 이와 같은 형태에 있어서도, 캐시 메모리는 RAM(2020)의 기능의 일부를 담당하기 때문에, 본 실시 형태에 있어서는, 구별해서 나타내는 경우를 제외하고, 캐시 메모리도 RAM(2020), 메모리, 및/또는 기억 장치에 포함되는 것으로 한다.
또한, CPU(2000)는, RAM(2020)으로부터 판독한 데이터에 대하여 프로그램의 명령열에 의해 지정된, 본 실시 형태 내에 기재한 각종 연산, 정보의 가공, 조건 판단, 정보의 검색·치환 등을 포함하는 각종 처리를 행하여, RAM(2020)에 재기입한다. 예를 들어, CPU(2000)는 조건 판단을 행하는 경우에 있어서는, 본 실시 형태에 있어서 나타낸 각종 변수가, 다른 변수 또는 상수와 비교하여, 크다, 작다, 이상, 이하, 같다 등의 조건을 만족하는지 여부를 판단하여, 조건이 성립한 경우(또는 불성립한 경우)에, 다른 명령열로 분기하거나 또는 서브루틴을 호출한다.
또한, CPU(2000)는, 기억 장치 내의 파일 또는 데이터베이스 등에 저장된 정보를 검색할 수 있다. 예를 들어, 제1 속성의 속성값에 대하여 제2 속성의 속성값이 각각 대응지어진 복수의 엔트리가 기억 장치에 저장되어 있는 경우에 있어서, CPU(2000)는, 기억 장치에 저장되어 있는 복수의 엔트리 중에서 제1 속성의 속성값이 지정된 조건과 일치하는 엔트리를 검색하고, 그 엔트리에 저장되어 있는 제2 속성의 속성값을 판독함으로써, 소정의 조건을 만족하는 제1 속성에 대응지어진 제2 속성의 속성값을 얻을 수 있다.
또한, 청구 범위, 명세서 및 도면 중에 있어서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 수순, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 앞에」, 「앞서서」 등으로 명시되어 있지 않고, 또한 앞의 처리의 출력을 나중의 처리에서 사용하지 않는 한, 임의의 순서로 실현할 수 있음에 유의해야 한다. 청구 범위, 명세서 및 도면 내의 동작 플로우에 대해, 편의 상 「먼저,」, 「이어서,」 등을 사용해서 설명했다 하더라도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
이상으로 나타낸 프로그램 또는 모듈은, 외부의 기록 매체에 저장되어도 된다. 기록 매체로서는, 플렉시블 디스크(2090), CD-ROM(2095) 외에, DVD 또는 CD 등의 광학 기록 매체, MO 등의 광자기 기록 매체, 테이프 매체, IC 카드 등의 반도체 메모리 등을 사용할 수 있다. 또한, 전용 통신 네트워크 또는 인터넷에 접속된 서버 시스템에 설치한 하드 디스크 또는 RAM 등의 기억 장치를 기록 매체로서 사용하고, 네트워크를 통해서 프로그램을 컴퓨터(1900)에 제공해도 된다.
이상, 본 발명을 실시 형태를 사용해서 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능함은 당업자에게 있어서 명확하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있음은, 청구 범위의 기재로부터 명확하다.
10 : 모드 선택부
15 : 기입 회로
20 : 기준 전압 생성부
21 : 제1 기준 전압 생성부
22 : 제2 기준 전압 생성부
40 : 전압 선택부
50 : 비교기
51 : CMOS 인버터
52 : 출력 회로
60 : 테스트 회로
61 : 커런트 미러
62 : 증폭기 회로
70 : 불휘발성 기억 소자
71 : 기판
72 : 소스 영역
73 : 드레인 영역
74 : 터널 산화막
75 : 플로팅 게이트
76 : 절연막
77 : 컨트롤 게이트
80 : 전압계
100 : 전압 검출기
1900 : 컴퓨터
2000 : CPU
2010 : ROM
2020 : RAM
2030 : 통신 인터페이스
2040 : 하드디스크 드라이브
2050 : 플렉시블 디스크 드라이브
2060 : CD-ROM 드라이브
2070 : 입출력 칩
2075 : 그래픽 컨트롤러
2080 : 표시 장치
2082 : 호스트 컨트롤러
2084 : 입출력 컨트롤러
2090 : 플렉시블 디스크
2095 : CD-ROM

Claims (22)

  1. 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며,
    기준 전압을 생성하는 기준 전압 생성부와,
    상기 입력 전압 및 상기 기준 전압이 입력되고, 상기 입력 전압이, 상기 기준 전압에 의해 정해지는 상기 역치 전압 이상인지 여부를 검출하는 비교기
    를 구비하고,
    상기 기준 전압 생성부는,
    컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와,
    상기 제1 기입 MOS 트랜지스터와 직렬로 접속되고, 컨트롤 게이트 및 플로팅 게이트를 갖는 제2 기입 MOS 트랜지스터와,
    상기 제1 기입 MOS 트랜지스터의 상기 컨트롤 게이트 및 상기 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 출력 MOS 트랜지스터와,
    상기 제2 기입 MOS 트랜지스터의 상기 컨트롤 게이트 및 상기 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖고, 상기 제1 출력 MOS 트랜지스터와 직렬로 접속되는 제2 출력 MOS 트랜지스터
    를 갖고,
    상기 제1 기입 MOS 트랜지스터 및 상기 제2 기입 MOS 트랜지스터는, 상기 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖고,
    상기 제1 출력 MOS 트랜지스터 및 상기 제2 출력 MOS 트랜지스터는, 상기 터널 산화막을 갖지 않고, 상기 제1 출력 MOS 트랜지스터 및 상기 제2 출력 MOS 트랜지스터의 접속점으로부터 상기 기준 전압을 출력하는 전압 검출기.
  2. 제1항에 있어서,
    상기 비교기는, CMOS 인버터를 갖고, 상기 기준 전압이 상기 CMOS 인버터의 입력 단자에 입력되고, 상기 CMOS 인버터의 전원 단자에 상기 입력 전압이 입력되는 전압 검출기.
  3. 제2항에 있어서,
    상기 기준 전압 및 서서히 변화하는 설정 전압 중 어느 하나를 선택해서 상기 입력 단자에 입력하는 전압 선택부를 더 구비하고,
    상기 전압 검출기는, 상기 비교기가 상기 역치 전압에 따라서 동작하기 위해서 상기 비교기의 상기 입력 단자에 입력되어야 할 전압을 검출하는 기준 전압 검출 모드와, 상기 입력 전압이 상기 역치 전압 이상인지 여부를 검출하는 실제 동작 모드를 갖고,
    상기 전압 선택부는,
    상기 기준 전압 검출 모드에 있어서, 상기 설정 전압을 선택해서 상기 입력 단자에 입력하고,
    상기 실제 동작 모드에 있어서, 상기 기준 전압을 선택해서 상기 입력 단자에 입력하는 전압 검출기.
  4. 제3항에 있어서,
    상기 기준 전압 생성부는, 상기 기준 전압 검출 모드에 있어서 상기 입력 전압이 미리 정해진 제1 역치 전압인 경우에, 상기 CMOS 인버터의 출력이 반전했을 때의 상기 설정 전압을 상기 기준 전압으로서 설정하는 전압 검출기.
  5. 제4항에 있어서,
    상기 기준 전압을 상기 기준 전압 생성부에 설정하는 기준 전압 설정 모드를 더 갖는 전압 검출기.
  6. 제5항에 있어서,
    상기 기준 전압 설정 모드에 있어서, 상기 기준 전압 생성부가 출력하는 상기 기준 전압이, 상기 기준 전압 검출 모드에서 검출한 상기 설정 전압과 똑같아지도록, 상기 제1 기입 MOS 트랜지스터의 상기 플로팅 게이트가 보존하는 전하의 상태를 제어하는 게이트 제어부를 더 구비하는 전압 검출기.
  7. 제6항에 있어서,
    상기 기준 전압 설정 모드에 있어서, 상기 전압 검출기의 외부로부터 입력된 외부 전류에 기초하여, 상기 외부 전류보다 작은 조정용 전류를 생성하는 커런트 미러를 더 구비하고,
    상기 게이트 제어부는, 상기 제2 출력 MOS 트랜지스터에 상기 조정용 전류를 입력하고, 상기 기준 전압 생성부가 출력하는 기준 전압을 미리 정해진 전압과 똑같아지도록, 상기 제2 기입 MOS 트랜지스터의 상기 플로팅 게이트가 보존하는 전하의 상태를 제어하고 나서, 상기 제2 출력 MOS 트랜지스터에 상기 조정용 전류를 입력하지 않은 상태에서, 상기 기준 전압 생성부가 출력하는 기준 전압이 미리 정해진 전압과 똑같아지도록, 상기 제1 기입 MOS 트랜지스터의 상기 플로팅 게이트가 보존하는 전하의 상태를 제어하는 전압 검출기.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 기준 전압과 상이한 다른 기준 전압을 생성하는 상이한 다른 기준 전압 생성부를 더 구비하고,
    상기 실제 동작 모드에 있어서, 상기 전압 선택부는, 상기 CMOS 인버터의 출력에 따라서 상기 기준 전압 및 상기 상이한 다른 기준 전압 중 어느 하나를 선택해서 상기 입력 단자에 입력함으로써, 상기 역치 전압을 변화시키는 전압 검출기.
  9. 제8항에 있어서,
    상기 상이한 다른 기준 전압 생성부는, 상기 기준 전압 검출 모드에 있어서 상기 입력 전압이 상기 제1 역치 전압과 다른 미리 정해진 제2 역치 전압인 경우에, 상기 CMOS 인버터의 출력이 반전했을 때의 상기 설정 전압을 상기 상이한 다른 기준 전압으로서 설정하는 전압 검출기.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 기입 MOS 트랜지스터와 상기 제1 출력 MOS 트랜지스터가 인핸스먼트형으로서 기능하고, 상기 제2 기입 MOS 트랜지스터와 상기 제2 출력 MOS 트랜지스터가 디플리션형으로서 기능하는 전압 검출기.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 기입 MOS 트랜지스터 및 상기 제2 기입 MOS 트랜지스터는, 불휘발성 기억 소자인 전압 검출기.
  12. 제1항에 있어서,
    상기 기준 전압 생성부가 상이한 기준 전압을 출력하고,
    상기 비교기의 출력에 따라서, 상기 기준 전압 생성부로부터 출력되는 상기 기준 전압 및 상기 상이한 기준 전압 중 어느 하나를 선택하는 전압 선택부를 더 구비하는 전압 검출기.
  13. 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 기입 MOS 트랜지스터와, 상기 제1 기입 MOS 트랜지스터와 직렬로 접속되어, 컨트롤 게이트 및 플로팅 게이트를 갖는 제2 기입 MOS 트랜지스터와, 상기 제1 기입 MOS 트랜지스터의 상기 컨트롤 게이트 및 상기 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖는 제1 출력 MOS 트랜지스터와, 상기 제2 기입 MOS 트랜지스터의 상기 컨트롤 게이트 및 상기 플로팅 게이트와 전기적으로 접속된 컨트롤 게이트 및 플로팅 게이트를 갖고, 상기 제1 출력 MOS 트랜지스터와 직렬로 접속된 제2 출력 MOS 트랜지스터를 구비하고,
    상기 제1 기입 MOS 트랜지스터 및 상기 제2 기입 MOS 트랜지스터는, 상기 플로팅 게이트에 주입되는 전하가 터널하는 터널 산화막을 갖는 불휘발성 기억 소자이고,
    상기 제1 출력 MOS 트랜지스터 및 상기 제2 출력 MOS 트랜지스터는, 상기 터널 산화막을 갖지 않는 불휘발성 기억 소자이며, 상기 제1 출력 MOS 트랜지스터 및 상기 제2 출력 MOS 트랜지스터의 접속점으로부터 기준 전압을 출력하는 기준 전압 생성부를 설정하는 기준 전압 설정 방법이며,
    상기 제1 기입 MOS 트랜지스터 및 상기 제1 출력 MOS 트랜지스터의 상기 플로팅 게이트에 축적된 전하를, 상기 제1 출력 MOS 트랜지스터로부터 상기 제2 출력 MOS 트랜지스터에 전류가 흐르지 않게 하는 기준 상태로 하고,
    상기 제2 기입 MOS 트랜지스터의 터널 산화막을 통해서 상기 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 상기 제2 기입 MOS 트랜지스터 및 상기 제2 출력 MOS 트랜지스터를 인핸스먼트 상태로 하고,
    상기 제1 기입 MOS 트랜지스터의 터널 산화막을 통해서 상기 플로팅 게이트가 보존하는 전하의 상태를 제어함으로써, 상기 제1 기입 MOS 트랜지스터 및 상기 제1 출력 MOS 트랜지스터를 디플리션 상태로 하는 기준 전압 설정 방법.
  14. 제13항에 있어서,
    상기 제2 기입 MOS 트랜지스터 및 상기 제2 출력 MOS 트랜지스터를 인핸스먼트 상태로 하는 경우에,
    상기 제1 출력 MOS 트랜지스터의 상기 플로팅 게이트에 축적된 전하가 상기 기준 상태로 설정된 상태에서, 상기 제2 출력 MOS 트랜지스터에 미리 정해진 조정용 전류를 입력하고,
    상기 기준 전압 생성부가 출력하는 기준 전압을 미리 정해진 전압과 똑같아지도록, 상기 제2 기입 MOS 트랜지스터의 상기 플로팅 게이트가 보존하는 전하의 상태를 제어하는 기준 전압 설정 방법.
  15. 제14항에 있어서,
    상기 조정용 전류는, 상기 기준 전압 생성부의 외부로부터 입력된 외부 전류에 기초하여, 커런트 미러에 의해 생성된 상기 외부 전류보다 작은 전류인 기준 전압 설정 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 기입 MOS 트랜지스터 및 상기 제1 출력 MOS 트랜지스터를 디플리션 상태로 하는 경우에,
    상기 제2 출력 MOS 트랜지스터에 상기 조정용 전류를 입력하지 않은 상태에서, 상기 기준 전압 생성부가 출력하는 기준 전압이 미리 정해진 전압과 똑같아지도록, 상기 제1 기입 MOS 트랜지스터의 상기 플로팅 게이트가 보존하는 전하의 상태를 제어하는 기준 전압 설정 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트에 제어 펄스를 입력함으로써, 상기 플로팅 게이트가 보존하는 전하의 상태를 제어하고,
    상기 기준 전압 생성부의 출력이 상기 기준 전압에 가까워질수록, 상기 제어 펄스의 펄스폭 또는 전압 중 적어도 한쪽을 조정하여, 상기 제어 펄스의 강도를 작게 하는 기준 전압 설정 방법.
  18. 제17항에 있어서,
    상기 기준 전압 생성부의 출력을 상기 기준 전압에 가깝게 하기 위해서, 상기 제어 펄스를 상기 제1 기입 MOS 트랜지스터의 상기 컨트롤 게이트에 입력하고,
    상기 기준 전압 생성부의 출력이 상기 기준 전압을 초과한 경우에, 상기 제어 펄스의 인가 전압과 반대의 전압을 상기 컨트롤 게이트에 입력함으로써, 상기 기준 전압 생성부의 출력을 상기 기준 전압에 가깝게 하는 기준 전압 설정 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 기재된 기준 전압 설정 방법을, 상기 기준 전압 생성부를 제어하는 컴퓨터에 실행시키는 프로그램.
  20. 입력 전압이 미리 정해진 역치 전압 이상인지 여부를 검출하는 전압 검출기이며,
    상기 역치 전압에 따른 기준 전압을 생성하는 기준 전압 생성부와,
    상기 기준 전압 생성부가 생성해야 할 상기 기준 전압을 측정하기 위한 설정 전압, 또는 상기 기준 전압 중 어느 하나를 선택해서 출력하는 전압 선택부와,
    CMOS 인버터를 갖고, 상기 전압 선택부가 선택한 상기 설정 전압, 또는 상기 기준 전압이 CMOS 인버터의 입력 단자에 입력되고, 상기 CMOS 인버터의 전원 단자에 상기 입력 전압이 입력되는 비교기
    를 구비하고,
    상기 전압 선택부는, 상기 역치 전압에 대하여 상기 기준 전압 생성부가 생성해야 할 상기 기준 전압을 검출하는 기준 전압 검출 모드인 경우에 상기 설정 전압을 선택하고, 상기 입력 전압이 상기 역치 전압 이상인지 여부를 검출하는 실제 동작 모드인 경우에 상기 기준 전압을 선택하는 전압 검출기.
  21. 제20항에 기재된 전압 검출기를 설정하는 방법이며,
    상기 비교기가 CMOS 인버터를 구비하고, 상기 기준 전압을 검출하기 위한 설정 전압을 서서히 변화시켜서, 상기 CMOS 인버터의 출력이 반전할 때의 상기 설정 전압을 검출하고,
    검출한 상기 설정 전압을, 상기 기준 전압으로서 상기 기준 전압 생성부에 설정하는 기준 전압 설정 방법.
  22. 제21항에 기재된 기준 전압 설정 방법을, 상기 기준 전압 생성부를 제어하는 컴퓨터에 실행시키는 프로그램.
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