WO2018088005A1 - 撮像素子および内視鏡 - Google Patents

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WO2018088005A1
WO2018088005A1 PCT/JP2017/031995 JP2017031995W WO2018088005A1 WO 2018088005 A1 WO2018088005 A1 WO 2018088005A1 JP 2017031995 W JP2017031995 W JP 2017031995W WO 2018088005 A1 WO2018088005 A1 WO 2018088005A1
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imaging
conversion
transmission line
conversion unit
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PCT/JP2017/031995
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智晴 荻原
文行 大河
啓介 筒井
慶輔 小川
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オリンパス株式会社
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    • A61B1/0008—Insertion part of the endoscope body characterised by distal tip features
    • A61B1/00096—Optical elements

Definitions

  • the present invention relates to an imaging element that is inserted into a subject and images the inside of the subject and an endoscope.
  • an imaging element such as a CCD (Charge Coupled Device) or CMOS (Complementary Metal Oxide Semiconductor) is provided at the distal end of the insertion portion of the endoscope, and a drive signal or power supply voltage is connected via a signal cable having a length of about several meters.
  • a processor see Patent Document 1.
  • a monitoring circuit for detecting the substrate voltage of the image sensor is provided in the processor, and the power-on timing of the image sensor and the drive signal supply timing are matched based on the detection result detected by the monitor circuit.
  • the image sensor is operated stably.
  • an image sensor is required to have a highly accurate power supply voltage with an increase in functionality.
  • the power supply is designed so as to satisfy the accuracy of the power supply voltage required by the power supply specification of the image sensor.
  • it is difficult to take into account the fact that the length of the signal cable is shortened due to the assembly or repair of the endoscope at the time of design. When the length is shorter than the expected length, there is a problem that the accuracy of the power supply voltage required by the image sensor cannot be satisfied because the resistance value and capacitance of the signal cable change.
  • the present invention has been made in view of the above, and an object of the present invention is to provide an imaging device and an endoscope that can satisfy the accuracy of the power supply voltage even when the length of the signal cable changes.
  • the imaging device includes a pixel unit in which a plurality of pixels that generate and output an imaging signal corresponding to the amount of received light are arranged in a two-dimensional matrix.
  • a / D conversion is performed on the imaging signal generated by the pixel unit or driving power for driving the pixel unit input from the outside, thereby generating a digital signal and outputting it to the outside.
  • the imaging device further includes a switching unit capable of switching the connection destination of the A / D conversion unit to the pixel unit or the transmission line transmitting the driving power in the above invention,
  • the control unit controls the switching unit so that the transmission line and the A / D conversion unit are connected at a predetermined timing, whereby the voltage value of the driving power is transmitted to the A / D conversion unit to the outside. It is characterized by outputting.
  • the first control unit may connect the transmission line and the A / D conversion unit during a blanking period or an optical black output period of the pixel unit. And controlling the switching unit so that the pixel unit and the A / D conversion unit are connected during an imaging period in which the pixel unit outputs the imaging signal. .
  • the first control unit may include the transmission line and the A / D conversion unit in a part of an imaging period in which the pixel unit outputs the imaging signal.
  • the switching unit is controlled so as to be connected.
  • the A / D conversion unit is connected to the pixel unit, and generates the digital imaging signal by performing A / D conversion on the imaging signal.
  • the first A / D converter that outputs to the outside and a transmission line that transmits the driving power, and performs A / D conversion on the driving power, thereby obtaining a digital voltage value of the driving power.
  • a second A / D converter that outputs to the outside, one of the first A / D converter and the second A / D converter connected to the first A / D converter and the second A / D converter
  • a switching unit connectable to an external transmission line that transmits a signal to the outside, and the first control unit includes the second A / D conversion unit and the external transmission line at a predetermined timing. Control the switching unit so that the The features.
  • the first control unit may connect the second A / D conversion unit and the external transmission line during a blanking period or an optical black output period of the pixel unit. And controlling the switching unit so that the first A / D conversion unit and the external transmission line are connected during an imaging period in which the pixel unit outputs the imaging signal. It is characterized by.
  • the first control unit may include the second A / D conversion unit and the external transmission line in a part of an imaging period in which the pixel unit outputs the imaging signal.
  • the switching unit is controlled so as to be connected.
  • An endoscope includes the above-described imaging device, a power supply unit that adjusts a voltage of external power input from a processor and supplies the power as the driving power, and the power supply unit based on the voltage value. And a second control unit for controlling the voltage of the driving power to be adjusted.
  • the second control unit controls the voltage of the driving power adjusted by the power source unit based on an average value of the voltage values of a plurality of times. It is characterized by.
  • the endoscope according to the present invention is the endoscope according to the above invention, wherein the pixel unit is connected to the load unit capable of consuming power equivalent to an imaging period in which the imaging signal is output, and the driving power is reduced.
  • a second switching unit connectable to a transmission line for transmission, wherein the second control unit is configured to connect the transmission line and the load unit during a blanking period of the pixel unit. The switching unit is controlled.
  • the endoscope according to the present invention includes an insertion portion that is inserted into the subject and a proximal end portion that is detachable from the processor, and the imaging element is disposed at a distal end portion of the insertion portion.
  • the power supply unit, the load unit, the second switching unit, and the second control unit are provided at the base end portion.
  • the present invention even when the length of the signal cable changes, it is possible to supply power that satisfies the power supply voltage required by the image sensor.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing functions of main parts of the endoscope system according to Embodiment 1 of the present invention.
  • FIG. 3 is a flowchart showing an outline of operation processing executed by the image sensor according to Embodiment 1 of the present invention.
  • FIG. 4 is a flowchart showing an outline of operation processing executed by the FPGA unit according to Embodiment 1 of the present invention.
  • FIG. 5 is a block diagram showing functions of main parts of the endoscope system according to Embodiment 2 of the present invention.
  • FIG. 6 is a flowchart showing an outline of operation processing executed by the image sensor according to Embodiment 2 of the present invention.
  • an endoscope system including an imaging device will be described as a mode for carrying out the present invention (hereinafter referred to as “embodiment”). Further, the present invention is not limited by this embodiment. Furthermore, the same code
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to Embodiment 1 of the present invention.
  • An endoscope system 1 shown in FIG. 1 includes an endoscope 2, a transmission cable 3, a connector unit 5, a processor 6, a display device 7, and a light source device 8.
  • the endoscope 2 images the inside of the subject by inserting the insertion portion 100 that is a part of the transmission cable 3 into the body cavity of the subject, and outputs an imaging signal to the processor 6.
  • the endoscope 2 is one end side of the transmission cable 3, and an imaging element 20 that performs imaging inside the body is provided on the distal end portion 101 side of the insertion portion 100 that is inserted into the body cavity of the subject.
  • An operation unit 4 that receives various operations on the endoscope 2 is connected to the base end 102 side.
  • the imaging device 20 is configured using a CCD, a CMOS, or the like, and is connected to the connector unit 5 via the operation unit 4 by the transmission cable 3.
  • An image signal picked up by the image pickup device 20 is propagated through the transmission cable 3 having a length of several meters, for example, and output to the connector unit 5.
  • the transmission cable 3 connects the endoscope 2 and the connector unit 5, and connects the endoscope 2 and the light source device 8.
  • the transmission cable 3 is configured using a plurality of transmission lines and a light guide such as an optical fiber.
  • the connector unit 5 is connected to the endoscope 2, the processor 6, and the light source device 8, performs predetermined signal processing on the imaging signal output from the connected endoscope 2, and outputs the processed signal to the processor 6.
  • the processor 6 performs predetermined image processing on the imaging signal output from the connector unit 5 and comprehensively controls the entire endoscope system 1.
  • the display device 7 displays an image corresponding to the imaging signal that has been subjected to image processing by the processor 6.
  • the display device 7 displays various information related to the endoscope system 1.
  • the light source device 8 supplies illumination light emitted by the endoscope 2.
  • the light source device 8 is configured by using, for example, a halogen lamp or an LED (Light Emitting Diode).
  • the light source device 8 supplies illumination light to the endoscope 2 under the control of the processor 6.
  • FIG. 2 is a block diagram showing functions of a main part of the endoscope system 1. With reference to FIG. 2, the detail of a structure of each part of the endoscope system 1 and the path
  • the image sensor 20 includes a pixel unit 21, a register unit 22, a register control unit 23, a timing generation unit 24, a PLL (Phase Locked Loop) 25, a switching unit 26, an A / A D conversion unit 27 and a signal processing unit 28 are provided.
  • a PLL Phase Locked Loop
  • the pixel unit 21 includes a plurality of pixels arranged in a two-dimensional matrix, generates an electrical signal corresponding to the amount of received light as an imaging signal, and outputs the image signal to the switching unit 26.
  • the register unit 22 records various programs for driving the pixel unit 21 and various information about the image sensor 20. Under the control of the register control unit 23, the register unit 22 causes the pixel unit 21 to specify a pixel from which an imaging signal is read and output the pixel to the switching unit 26. The register unit 22 outputs various programs for driving the timing generation unit 24 and the A / D conversion unit 27. Further, the register unit 22 outputs various programs to each component unit based on the clock signal input from the PLL 25.
  • the register control unit 23 controls driving of the register unit 22 based on a control signal input from the connector unit 5 described later.
  • the timing generation unit 24 controls driving of the pixel unit 21, the switching unit 26, the A / D conversion unit 27, and the signal processing unit 28 based on the clock signal input from the PLL 25.
  • the timing generation unit 24 controls the switching unit 26 so that the transmission lines T1 to T3 that transmit driving power input from the outside at a predetermined timing and the A / D conversion unit 27 are connected.
  • the A / D converter 27 is caused to output the voltage value of the driving power to the outside.
  • the timing generation unit 24 controls the switching unit 26 so that the transmission lines T1 to T3 that transmit driving power and the A / D conversion unit 27 are connected during the blanking period of the pixel unit 21.
  • the timing generation unit 24 functions as a first control unit.
  • the PLL 25 adjusts the clock signal input from the connector unit 5 to 1 / N times, and adjusts and outputs the clock signal with high accuracy corresponding to each component configuring the imaging device 20. Specifically, the PLL 25 outputs the adjusted clock signal to the pixel unit 21, the register unit 22, the timing generation unit 24, and the A / D conversion unit 27.
  • the switching unit 26 switches the connection destination of the A / D conversion unit 27 to the pixel unit 21 or the transmission lines T1 to T3 based on the clock signal input from the timing generation unit 24.
  • the switching unit 26 has one end connected to the A / D conversion unit 27 and the other end connected to the transmission lines T1 to T3 (transmission cable 3) for transmitting driving power input from the pixel unit 21 or from the outside.
  • the switching unit 26 connects the pixel unit 21 and the A / D conversion unit 27 in the imaging period of the imaging device 20, while transmitting a plurality of transmissions that transmit driving power in the blanking period of the imaging device 20.
  • the lines T1 to T3 drive voltages 1.2V, 1.8V, and 3.3V
  • the switching unit 26 is realized using, for example, a semiconductor switch such as PMOS or NMOS, a mechanical switch, or the like.
  • a plurality of switching units 26 are provided for each of the transmission lines T1 to T3.
  • the A / D conversion unit 27 generates a digital imaging signal by performing A / D conversion on the imaging signal generated by the pixel unit 21 or the driving power for driving the pixel unit 21 input from the outside. Output to the outside.
  • the A / D conversion unit 27 performs A / D conversion on the imaging signal input from the switching unit 26 to convert an analog imaging signal into a digital imaging signal and outputs the digital imaging signal to the signal processing unit 28.
  • the A / D conversion unit 27 performs A / D conversion that performs sampling at a predetermined timing on the drive power input from the switching unit 26 to generate a voltage value (monitor value) of the drive power.
  • the signal is output to the signal processing unit 28.
  • a plurality of A / D conversion units 27 are provided for each predetermined vertical line (for example, every 5 lines or every 10 lines) in the plurality of pixels constituting the pixel unit 21.
  • the signal processing unit 28 performs modulation processing for converting the imaging signal input from the A / D conversion unit 27 into a predetermined number of bits (for example, 8 bits to 10 bits) and parallel / serial conversion processing for parallel / serial conversion. Output to the connector unit 5.
  • the connector unit 5 includes an FPGA (Field Programmable Gate Array) unit 51, a memory 52, a power supply unit 53, a load unit 54, a first switch SW1, a second switch SW2, and a third switch SW3. .
  • FPGA Field Programmable Gate Array
  • the FPGA unit 51 reads various programs from the memory 52 to control driving of the image sensor 20, performs predetermined signal processing on the image signal output from the image sensor 20, and outputs the processed signal to the processor 6.
  • the predetermined signal processing includes serial / parallel conversion processing, gain increase processing, and the like.
  • the FPGA unit 51 also includes a second switching unit, which will be described later, so that a plurality of transmission lines T1 to T3 that transmit driving power and the load unit 54 are connected during the blanking period of the imaging signal output from the imaging device 20. To control.
  • the FPGA unit 51 functions as a second control unit.
  • the memory 52 records various programs executed by the FPGA unit 51 and parameters of image processing to be executed.
  • the memory 52 is configured using a nonvolatile memory or the like.
  • the power supply unit 53 adjusts the drive voltage input from the main power supply of the processor 6 to be described later to a predetermined voltage and supplies it to the transmission cable 3. Specifically, the power supply unit 53 sets each of a plurality of different drive powers input from a main power supply of the processor 6 described later to a predetermined voltage (for example, drive voltages 1.2 V, 1.8 V, and 3.3 V). Adjust and output to the image sensor 20.
  • the power supply unit 53 includes a first power supply IC 531, a second power supply IC 532, and a third power supply IC 533.
  • the first power supply IC 531 adjusts the drive power voltage input from the main power supply of the processor 6 described later to, for example, a drive voltage of about 3.3V ⁇ 3% to the transmission cable 3. When applied, driving power is supplied to the image sensor 20.
  • the second power supply IC 532 adjusts the drive power voltage input from the main power supply of the processor 6 to be described later to, for example, a drive voltage of about 1.8V ⁇ 3% to the transmission cable 3. When applied, driving power is supplied to the image sensor 20.
  • the third power supply IC 533 adjusts the drive power voltage input from the main power supply of the processor 6 to be described later to, for example, a drive voltage of about 1.2V ⁇ 3% to the transmission cable 3. When applied, driving power is supplied to the image sensor 20.
  • the load unit 54 is provided between the power supply unit 53 and the transmission lines T1 to T3, and consumes power equivalent to the power during the imaging period in which the imaging device 20 outputs the imaging signal.
  • the load unit 54 includes a first resistor R1 provided between the first power supply IC 531 and the transmission line T1, a second resistor R2 provided between the second power supply IC 532 and the transmission line T2, and a second resistor R2. And a third resistor R3 provided between the three power supply IC 533 and the transmission line T3.
  • the first resistor R1 has one end connected to a first switch SW1 that functions as a second switching unit described later, and the other end connected to ground.
  • the first resistor R1 may be a variable resistor whose resistance value can be changed under the control of the FPGA unit 51.
  • the second resistor R2 has one end connected to a second switch SW2 functioning as a second switching unit, which will be described later, and the other end connected to ground.
  • the second resistor R2 may be a variable resistor whose resistance value can be changed under the control of the FPGA unit 51.
  • the third resistor R3 has one end connected to a third switch SW3 functioning as a second switching unit, which will be described later, and the other end connected to ground. Note that the third resistor R3 may be a variable resistor whose resistance value can be changed under the control of the FPGA unit 51.
  • the first switch SW1 connects the first resistor R1 and the transmission line T1 under the control of the FPGA unit 51 during a period other than the imaging period in which the imaging element 20 outputs an imaging signal. Specifically, the first switch SW1 connects the first resistor R1 and the transmission line T1 during the blanking period of the image sensor 20 under the control of the FPGA unit 51.
  • the second switch SW2 connects the second resistor R2 and the transmission line T2 during a period other than the imaging period in which the imaging device 20 outputs an imaging signal under the control of the FPGA unit 51. Specifically, the second switch SW2 connects the second resistor R2 and the transmission line T2 during the blanking period of the image sensor 20 under the control of the FPGA unit 51.
  • the third switch SW3 connects the third resistor R3 and the transmission line T3 during a period other than the imaging period in which the imaging element 20 outputs an imaging signal under the control of the FPGA unit 51. Specifically, the third switch SW3 connects the third resistor R3 and the transmission line T3 during the blanking period of the image sensor 20 under the control of the FPGA unit 51.
  • the processor 6 includes an image processing unit 61 and a main power supply unit 62.
  • the image processing unit 61 performs predetermined image processing on the imaging signal input from the endoscope 2 and outputs it to the display device 7.
  • the image processing unit 61 is configured using an FPGA or the like.
  • the predetermined image processing includes at least an optical black subtraction process, a white defect correction process, a black defect correction process, a white balance adjustment process, and an image data synchronization process when the image pickup device 20 is a Bayer array, a noise Basic image processing including reduction processing, color matrix calculation processing, ⁇ correction processing, color reproduction processing, edge enhancement processing, and the like is performed.
  • the main power supply unit 62 boosts the external power input from the outside to a predetermined voltage and outputs it to the power supply unit 53 of the connector unit 5.
  • FIG. 3 is a flowchart showing an outline of operation processing executed by the image sensor 20.
  • the timing generation unit 24 determines whether or not the image sensor 20 is in the blanking period based on the clock signal input via the PLL 25 (step S101).
  • step S101 Yes
  • step S102 the image sensor 20 proceeds to step S102 described later.
  • step S101: No the image sensor 20 proceeds to step S104 described later.
  • step S102 the timing generation unit 24 controls the switching unit 26 so that the transmission lines T1 to T3 that transmit driving power for driving the pixel unit 21 and the A / D conversion unit 27 are connected. Specifically, the timing generation unit 24 controls the switching unit 26 to switch the connection destination of the A / D conversion unit 27 to the transmission lines T1 to T3 that transmit driving power from the pixel unit 21.
  • the timing generator 24 causes the A / D converter 27 to monitor the voltage of the driving power transmitted from the transmission lines T1 to T3, thereby causing the A / D converter 27 to monitor each of the transmission lines T1 to T3.
  • the voltage value of the driving power is output to the signal processing unit 28 (step S103).
  • the signal processing unit 28 can output the voltage value of each driving power monitored by the A / D conversion unit 27 to the connector unit 5 via the transmission cable 3.
  • step S103 the image sensor 20 proceeds to step S106 described later.
  • step S104 the timing generation unit 24 controls the switching unit 26 so that the pixel unit 21 and the A / D conversion unit 27 are connected. Specifically, the timing generation unit 24 controls the switching unit 26 so that the connection destination of the A / D conversion unit 27 is switched from the transmission lines T1 to T3 that transmit driving power to the pixel unit 21.
  • the timing generation unit 24 causes the A / D conversion unit 27 to output the imaging signal generated by the pixel unit 21 to the signal processing unit 28 (step S105).
  • the signal processing unit 28 can output a digital imaging signal to the connector unit 5 via the transmission cable 3.
  • the imaging device 20 proceeds to step S106 described later.
  • step S106 when the imaging by the imaging device 20 is finished (step S106: Yes), the imaging device 20 finishes this process. On the other hand, when the imaging by the imaging device 20 is not finished (step S106: No), the imaging device 20 returns to the above-described step S101.
  • FIG. 4 is a flowchart showing an outline of operation processing executed by the FPGA unit 51.
  • step S201 when the imaging device 20 is in the blanking period (step S201: Yes), the FPGA unit 51 connects the transmission lines T1 to T3 through which the power unit 53 transmits drive power and resistors.
  • the state is switched (step S202). Specifically, the FPGA unit 51 turns on the first switch SW1, the second switch SW2, and the third switch SW3.
  • the first resistor R1, the second resistor R2, and the third resistor R3 are connected to each of the plurality of transmission lines T1 to T3 through which the power supply unit 53 transmits drive power. Power is consumed.
  • the power consumption between the driving state and the non-driving state of the image sensor 20 becomes the same, and it is possible to prevent a voltage drop of the driving power, so that the voltage accuracy of the driving power required by the image sensor 20 is satisfied.
  • the image pickup signal generated by the image pickup device 20 can be prevented from deteriorating.
  • the FPGA unit 51 adjusts the voltage of the driving power supplied from the power supply unit 53 based on the voltage value of the driving power output from the image sensor 20 (step S203). Specifically, the FPGA unit 51 adjusts the voltage of the driving power adjusted by the first power supply IC 531, the second power supply IC 532, and the third power supply IC 533 based on the average value of a plurality of voltage values output from the image sensor 20. To control. Thereby, even if the length of the transmission cable 3 is changed due to assembly, repair, or the like, the voltage accuracy of the driving power required by the image sensor 20 can be satisfied.
  • step S204: Yes the FPGA unit 51 ends the present process.
  • step S204: No the FPGA unit 51 returns to step S201 described above.
  • step S201 when the imaging device 20 is not in the blanking period (step S201: No), the FPGA unit 51 switches the transmission paths T1 to T3 through which the power supply unit 53 transmits the drive current and the resistors to the disconnected state (step S205). ). After step S205, the FPGA unit 51 proceeds to step S203.
  • the timing generator 24 controls the switching unit 26 so that the transmission lines T1 to T3 and the A / D converter 27 are connected during the blanking period of the pixel unit 21.
  • a detection circuit for detecting the voltage value of the driving power is separately provided in the image sensor 20 by causing the A / D conversion unit 27 for the pixel unit 21 to output the voltage value of each driving power to the outside. Since there is no need, the image sensor 20 can be reduced in size, and even if the length of the transmission cable 3 is changed due to assembly, repair, or the like, the voltage value of the driving power required by the image sensor 20 ( Information on the drive voltage monitor value) can be output to the connector section 5. As a result, the drive voltage required by the image sensor 20 can be supplied with high accuracy.
  • the FPGA unit 51 adjusts the voltage of the driving power that the power supply unit 53 supplies to the transmission lines T1 to T3 based on the voltage value output from the imaging device 20. Even when the length of the transmission cable 3 changes due to assembly, repair, or the like, the drive voltage required by the power supply specification of the image sensor 20 can be supplied with high accuracy.
  • the driving voltage required by the image sensor 20 can be supplied with higher accuracy.
  • the transmission line T1 to T3 and the first resistor R1, the second resistor R2, and the third resistor R3 are connected in the blanking period of the pixel unit 21 in the FPGA unit 51.
  • the first switch SW1, the second switch SW2, and the third switch SW3 are switched to the on state, fluctuations in current consumption due to the driving state and the non-driving state of the image sensor 20 can be suppressed. Therefore, it is possible to prevent the image pickup signal generated by the image pickup device 20 from deteriorating.
  • the timing generator 24 controls the switching unit 26 so that the transmission lines T1 to T3 and the A / D converter 27 are connected during the blanking period of the pixel unit 21.
  • switching is performed so that the transmission lines T1 to T3 and the A / D conversion unit 27 are connected in an optical black output period in which an electric signal of a pixel for optical black processing provided in the pixel unit 21 is output.
  • the unit 26 may be controlled.
  • the FPGA unit 51 determines the driving power supplied from the power supply unit 53 to the transmission lines T1 to T3 based on the average value of the voltage values in the blacking period of the pixel unit 21 and the optical black output period of the pixel unit 21. You may control to adjust a voltage.
  • the timing generator 24 controls the switching unit 26 so that the transmission lines T1 to T3 and the A / D converter 27 are connected during the blanking period of the pixel unit 21. However, it is transmitted to a part of the imaging period of the pixel unit 21, for example, a predetermined horizontal line in the effective pixel of the pixel unit 21, for example, a part of the imaging period for outputting imaging signals of 5 lines from the uppermost end of the pixel unit 21.
  • the switching unit 26 may be controlled so that the lines T1 to T3 and the A / D conversion unit 27 are connected. As a result, the voltage value of the driving power when the image sensor 20 is driven and when the image sensor 20 is not driven can be detected, so that the drive voltage required by the image sensor 20 can be supplied with higher accuracy.
  • the voltage of the driving power that the power supply unit 53 supplies to the transmission lines T1 to T3 based on the average value of the plurality of voltage values output from the image sensor 20 by the FPGA unit 51 is used. Although it was controlled to adjust, for example, based on the average value of the voltage values of the blacking period of the pixel unit 21 and the imaging period of the pixel unit 21, the driving power supplied to the transmission lines T1 to T3 by the power supply unit 53 Control may be performed so as to adjust the voltage.
  • the plurality of transmission lines T1 to T3 and the plurality of A / D converters 27 are connected to each other.
  • the transmission line T1 to T3 may be connected to a plurality of A / D converters 27.
  • the transmission line T2 (drive voltage 1.8V) is connected to the plurality of A / D converters 27, and the voltage value of the drive power transmitted from the transmission line T2 to each of the plurality of A / D converters 27 is detected. You may make it make it.
  • the FPGA unit 51 may use the average value of the plurality of voltage values as the voltage value of the transmission line T2, and control the second power supply IC 532 based on this voltage value.
  • the timing generation unit 24 is connected to the transmission lines T1 to T3 and A / D conversion in the first half of the imaging period of the pixel unit 21.
  • the voltage value of the driving power may be monitored by controlling the switching unit 26 so that the unit 27 is connected. In this case, the user may perform the process while changing the subject in order to increase the accuracy.
  • the FPGA unit 51 may control the power supply unit 53 using an average value of a plurality of voltage values.
  • the FPGA unit 51 uses an average value of a plurality of voltage values. For example, in addition to the average value, the median value, mode value, minimum value, maximum value, and weighted average value are used. A value or the like may be used.
  • the FPGA unit 51 may compare the voltage value output from the image sensor 20 with a preset threshold value, and control the power supply unit 53 in the case of this comparison result (for example, less than the threshold value). Further, the FPGA unit 51 may determine whether or not the voltage value output from the image sensor 20 is within the allowable range. If the voltage value is out of the allowable range, the FPGA unit 51 may control the power supply unit 53.
  • the second embodiment has a different configuration from the image sensor 20 according to the first embodiment described above, and a different process.
  • the voltage value of the driving power for driving the pixel unit 21 is monitored by the A / D conversion unit 27 that performs A / D conversion on the imaging signal of the pixel unit 21.
  • the voltage value is output to the outside, in the second embodiment, a separate A / D conversion unit that monitors the voltage value of the driving power is newly provided, and the voltage value is output to the outside at a predetermined timing.
  • FIG. 5 is a block diagram illustrating functions of main parts of the endoscope system according to the second embodiment.
  • An endoscope system 1a shown in FIG. 5 includes an image sensor 20a in place of the image sensor 20 of the endoscope system 1 according to the first embodiment described above.
  • An imaging element 20a illustrated in FIG. 5 includes an A / D conversion unit 27a instead of the A / D conversion unit 27 according to Embodiment 1 described above. Further, in the image sensor 20a, the switching unit 26 according to the first embodiment described above is omitted.
  • the A / D conversion unit 27a generates a digital imaging signal by performing A / D conversion on the imaging signal generated by the pixel unit 21 or the driving power for driving the pixel unit 21 input from the outside. Output to the outside.
  • the A / D conversion unit 27 a includes a first A / D conversion unit 271, a second A / D conversion unit 272, and a switching unit 273.
  • the first A / D conversion unit 271 generates a digital imaging signal by performing A / D conversion on the imaging signal input from the pixel unit 21, and outputs the digital imaging signal to the switching unit 273.
  • the second A / D converter 272 is connected to transmission lines T1 to T3 that transmit driving power based on the clock signal input from the timing generator 24.
  • the second A / D converter 272 performs A / D conversion on the drive power based on the clock signal input from the timing generator 24 (each drive voltage (3.3V, 1.8v, 1 .2V), and the digital drive power voltage value (monitor value) is output to the switching unit 273.
  • a plurality of second A / D conversion units 272 may be provided for each of the transmission lines T1 to T3, or a switch is provided between the second A / D conversion unit 272 and the transmission lines T1 to T3.
  • the transmission lines T1 to T3 and the second A / D converter 272 may be connected while sequentially switching at a predetermined cycle.
  • the switching unit 273 is connected to the first A / D conversion unit 271 and the second A / D conversion unit 272, and outputs one of the output destinations of the first A / D conversion unit 271 and the second A / D conversion unit 272 as a signal. Connected to an external transmission line T4 for transmission to the outside. Specifically, the switching unit 273 is connected to the first A / D conversion unit 271 and the second A / D conversion unit 272 based on the clock signal input from the timing generation unit 24, and the first A / D conversion unit 271. One of the output destinations of the second A / D converter 272 is connected to an external transmission line T4 that transmits a signal to the outside.
  • the switching unit 273 is realized using, for example, a semiconductor switch such as PMOS or NMOS, a mechanical switch, or the like.
  • FIG. 6 is a flowchart illustrating an outline of operation processing executed by the image sensor 20a.
  • the timing generation unit 24 determines whether or not the image sensor 20a is in a blanking period based on a clock signal input via the PLL 25 (step S301).
  • the timing generation unit 24 determines that the image sensor 20a is in the blanking period (step S301: Yes)
  • the image sensor 20a proceeds to step S302 described later.
  • the timing generation unit 24 determines that the image sensor 20a is not in the blanking period (step S301: No)
  • the image sensor 20a proceeds to step S304 described later.
  • step S302 the timing generation unit 24 controls the switching unit 273 so that the second A / D conversion unit 272 and the external transmission line T4 are connected. Specifically, the timing generation unit 24 controls the switching unit 273 so that the second A / D conversion unit 272 and the signal processing unit 28 are connected.
  • the timing generation unit 24 causes the second A / D conversion unit 272 to monitor the voltage of the driving power transmitted from the transmission lines T1 to T3 by performing A / D conversion, and the digital voltage generated by the monitoring is monitored.
  • the value is output to the signal processing unit 28 (step S303).
  • the signal processing unit 28 can output the voltage value of each driving power monitored by the second A / D conversion unit 272 to the connector unit 5 via the external transmission line T4 that forms part of the transmission cable 3. .
  • the image sensor 20a proceeds to step S306 described later.
  • step S304 the timing generation unit 24 controls the switching unit 273 so that the first A / D conversion unit 271 and the external transmission line T4 are connected. Specifically, the timing generation unit 24 controls the switching unit 273 so that the first A / D conversion unit 271 and the signal processing unit 28 are connected.
  • the timing generation unit 24 causes the first A / D conversion unit 271 to perform A / D conversion on the imaging signal input from the pixel unit 21, thereby causing the signal processing unit 28 to output a digital imaging signal.
  • the signal processing unit 28 can output the digital imaging signal generated by the first A / D conversion unit 271 to the connector unit 5 via the external transmission line T4 that forms part of the transmission cable 3.
  • the image sensor 20a proceeds to step S306 described later.
  • step S306 when the imaging by the imaging device 20a is finished (step S306: Yes), the imaging device 20a finishes this process. On the other hand, when the imaging by the imaging device 20a is not completed (step S306: No), the imaging device 20a returns to step S301 described above.
  • the same effect as that of the first embodiment described above can be obtained, and the required voltage can be reduced even when the length of the transmission cable 3 is changed due to assembly or repair.
  • the electric power which fills can be supplied.
  • the timing generation unit 24 controls the switching unit 273 so that the second A / D conversion unit 272 and the external transmission line T4 are connected at a predetermined timing. Even if the length of the transmission cable 3 is changed due to repair or the like, the information on the voltage value of the driving power (monitoring value of the driving voltage) required by the image sensor 20a can be output to the connector unit 5. As a result, the driving voltage required by the image sensor 20a can be supplied with high accuracy.
  • the second A / D conversion unit 272 in addition to the first A / D conversion unit 271 that performs A / D conversion on the image signal, the second A / D conversion unit 272 that monitors only the voltage value of the drive power. Thus, it is possible to prevent the noise of the driving power from affecting the image pickup signal.
  • the timing generator 24 outputs the voltage value of the driving power monitored by the second A / D converter 272 during the blanking period of the pixel unit 21 to the outside.
  • the voltage value of the drive power monitored by the second A / D converter 272 may be output to the outside during the optical black output period in which the electrical signal of the pixel for optical black processing provided in 21 is output.
  • the timing generator 24 outputs the voltage value of the driving power monitored by the second A / D converter 272 during the blanking period of the pixel unit 21 to the outside.
  • the second A / D conversion unit is included in a part of the imaging period in which, for example, a predetermined horizontal line in the effective pixel of the pixel unit 21, for example, a part of the imaging period in which five lines of imaging signals are output from the uppermost end of the pixel unit 21.
  • the voltage value of the driving power monitored by 272 may be output to the outside. As a result, the voltage value of the driving power when the image sensor 20a is driven and when the image sensor 20a is not driven can be detected, so that the drive voltage required by the image sensor 20a can be supplied with higher accuracy.
  • the processor 6 and the light source device 8 are separate bodies.
  • the present invention is not limited to this, and for example, the processor 6 and the light source device 8 may be integrally formed. .
  • the simultaneous endoscope is described as an example.
  • the present invention can also be applied to a frame sequential endoscope.
  • the image pickup device 20 is described by taking a Bayer array color filter as an example.
  • a complementary color filter or a multilayer filter can be applied.
  • the endoscope is inserted into the subject.
  • a capsule endoscope, an imaging device for imaging the subject, and a monitoring camera for imaging via a signal cable are used. And so on.
  • electromagnetic compatibility Electric Compatibility of a rigid endoscope, a sinus endoscope, an electric knife, an inspection probe, and the like.
  • EMC Electromagnetic Compatibility

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Abstract

信号ケーブルの長さが変化した場合であっても、撮像素子の要求電圧を満たすことができる撮像素子および内視鏡を提供する。撮像素子２０は、受光量に応じた電気信号を生成して出力する複数の画素が二次元マトリクス状に配置されている画素部２１と、デジタルの電気信号を生成して外部へ出力するＡ／Ｄ変換部２７と、Ａ／Ｄ変換部２７の接続先を、画素部２１または伝送線Ｔ１～Ｔ３に接続可能な切替部２６と、所定のタイミングで伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御することによって、Ａ／Ｄ変換部２７に駆動電力の電圧値を外部へ出力させるタイミング生成部２４と、を備える。

Description

撮像素子および内視鏡
　本発明は、被検体に挿入され該被検体の体内を撮像する撮像素子および内視鏡に関する。
　従来、内視鏡の挿入部の先端にＣＣＤ（Charge　Coupled　Device）やＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）等の撮像素子を設け、数メートル程度の長さを有する信号ケーブルを介して駆動信号や電源電圧の供給をプロセッサから行う技術が知られている（特許文献１参照）。この技術では、プロセッサ内に撮像素子のサブストレート電圧を検出する監視回路を設け、この監視回路によって検出された検出結果に基づいて、撮像素子の電源投入タイミングと駆動信号の供給タイミングとを合わせることで、撮像素子を安定して動作させる。
特開２００３－３８４３３号公報
　ところで、近年、撮像素子は、高機能化に伴って、電源電圧の精度も高精度なものが求められている。このため、従来の内視鏡は、撮像素子の電源仕様が要求する電源電圧の精度を満たすように電源が設計される。しかしながら、従来の内視鏡では、設計時に内視鏡の組み立て時や修理時等によって信号ケーブルの長さが短くなることまでを加味することが困難であり、信号ケーブルの長さが設計時で想到される長さより短くなった場合、信号ケーブルの抵抗値や容量が変化することで、撮像素子が要求する電源電圧の精度を満たすことができなくなるという問題点があった。
　本発明は、上記に鑑みてなされたものであって、信号ケーブルの長さが変化した場合であっても、電源電圧の精度を満たすことができる撮像素子および内視鏡を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、受光量に応じた撮像信号を生成して出力する複数の画素が二次元マトリクス状に配置されている画素部と、前記画素部が生成した前記撮像信号または外部から入力される前記画素部を駆動するための駆動電力に対してＡ／Ｄ変換を行うことによってデジタルの信号を生成して外部へ出力するＡ／Ｄ変換部と、所定のタイミングで前記Ａ／Ｄ変換部に前記駆動電力の電圧値を外部へ出力させる第１制御部と、を備えることを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記Ａ／Ｄ変換部の接続先を、前記画素部または前記駆動電力を伝送する伝送線に切り替え可能な切替部をさらに備え、前記第１制御部は、所定のタイミングで前記伝送線と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御することによって、前記Ａ／Ｄ変換部に前記駆動電力の電圧値を外部へ出力させることを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記第１制御部は、前記画素部のブランキング期間またはオプティカルブラック出力期間に前記伝送線と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御する一方、前記画素部が前記撮像信号を出力する撮像期間に前記画素部と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御することを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記第１制御部は、前記画素部が前記撮像信号を出力する撮像期間の一部において、前記伝送線と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御することを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記Ａ／Ｄ変換部は、前記画素部に接続され、前記撮像信号に対してＡ／Ｄ変換を行うことによってデジタルの前記撮像信号を生成して外部へ出力する第１Ａ／Ｄ変換部と、前記駆動電力を伝送する伝送線に接続され、前記駆動電力に対してＡ／Ｄ変換を行うことによって、デジタルの前記駆動電力の電圧値を外部へ出力する第２Ａ／Ｄ変換部と、前記第１Ａ／Ｄ変換部および前記第２Ａ／Ｄ変換部に接続され、前記第１Ａ／Ｄ変換部および前記第２Ａ／Ｄ変換部のいずれか一方の出力先を、信号を外部へ伝送する外部伝送線に接続可能な切替部と、を有し、前記第１制御部は、所定のタイミングで前記第２Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御することを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記第１制御部は、前記画素部のブランキング期間またはオプティカルブラック出力期間に前記第２Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御する一方、前記画素部が前記撮像信号を出力する撮像期間に前記第１Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御することを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記第１制御部は、前記画素部が前記撮像信号を出力する撮像期間の一部において前記第２Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御することを特徴とする。
　また、本発明に係る内視鏡は、上記の撮像素子と、プロセッサから入力される外部電力の電圧を調整して前記駆動電力として供給する電源部と、前記電圧値に基づいて、前記電源部が調整する前記駆動電力の電圧を制御する第２制御部と、を備えたことを特徴とする。
　また、本発明に係る内視鏡は、上記発明において、前記第２制御部は、複数回の前記電圧値の平均値に基づいて、前記電源部が調整する前記駆動電力の電圧を制御することを特徴とする。
　また、本発明に係る内視鏡は、上記発明において、前記画素部が前記撮像信号を出力する撮像期間と同等な電力を消費可能な負荷部と、前記負荷部に接続され、前記駆動電力を伝送する伝送線に接続可能な第２切替部と、をさらに備え、前記第２制御部は、前記画素部のブランキング期間に前記伝送線と前記負荷部とが接続されるように前記第２切替部を制御することを特徴とする。
　また、本発明に係る内視鏡は、上記発明において、被検体に挿入される挿入部と、プロセッサに着脱自在な基端部と、を備え、前記撮像素子は、前記挿入部の先端部に設けられてなり、前記電源部、前記負荷部、前記第２切替部および前記第２制御部は、前記基端部に設けられてなることを特徴とする。
　本発明によれば、信号ケーブルの長さが変化した場合であっても、撮像素子が要求する電源電圧を満たす電力を供給することができるという効果を奏する。
図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。 図２は、本発明の実施の形態１に係る内視鏡システムの要部の機能を示すブロック図である。 図３は、本発明の実施の形態１に係る撮像素子が実行する動作処理の概要を示すフローチャートである。 図４は、本発明の実施の形態１に係るＦＰＧＡ部が実行する動作処理の概要を示すフローチャートである。 図５は、本発明の実施の形態２に係る内視鏡システムの要部の機能を示すブロック図である。 図６は、本発明の実施の形態２に係る撮像素子が実行する動作処理の概要を示すフローチャートである。
　以下、本発明を実施するための形態（以下、「実施の形態」という）として、撮像装置を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付している。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。
（実施の形態１）
　〔内視鏡システムの構成〕
　図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６と、表示装置７と、光源装置８と、を備える。
　内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像して撮像信号をプロセッサ６へ出力する。内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端部１０１側に、体内の撮像を行う撮像素子２０が設けられ、挿入部１００の基端部１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像素子２０は、ＣＣＤやＣＭＯＳ等を用いて構成され、伝送ケーブル３により、操作部４を介してコネクタ部５に接続される。撮像素子２０が撮像した撮像信号は、例えば数ｍの長さを有する伝送ケーブル３によって伝搬され、コネクタ部５に出力される。
　伝送ケーブル３は、内視鏡２とコネクタ部５とを接続するとともに、内視鏡２と光源装置８とを接続する。伝送ケーブル３は、複数の伝送線と光ファイバ等のライトガイド等を用いて構成される。
　コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する撮像信号に所定の信号処理を施してプロセッサ６へ出力する。
　プロセッサ６は、コネクタ部５から出力された撮像信号に所定の画像処理を施すとともに、内視鏡システム１全体を統括的に制御する。
　表示装置７は、プロセッサ６が画像処理を施した撮像信号に対応する画像を表示する。表示装置７は、内視鏡システム１に関する各種情報を表示する。
　光源装置８は、内視鏡２が照射する照明光を供給する。光源装置８は、例えばハロゲンランプランプやＬＥＤ（Light　Emitting　Diode）等を用いて構成される。光源装置８は、プロセッサ６の制御のもと、照明光を内視鏡２に供給する。
　図２は、内視鏡システム１の要部の機能を示すブロック図である。図２を参照して、内視鏡システム１の各部の構成の詳細および内視鏡システム１内の電気信号の経路を説明する。なお、図２において、後述するプロセッサ６の主電源から内視鏡システム１の各部に駆動電力が供給されているが、説明を簡略化するため、本実施の形態の主要な箇所を除き省略して説明する。
　〔撮像素子の構成〕
　まず、撮像素子２０の構成について説明する。図２に示すように、撮像素子２０は、画素部２１と、レジスタ部２２と、レジスタ制御部２３と、タイミング生成部２４と、ＰＬＬ（Phase　Locked　Loop）２５と、切替部２６と、Ａ／Ｄ変換部２７と、信号処理部２８と、を備える。
　画素部２１は、二次元マトリクス状に配置された複数の画素を有し、受光量に応じた電気信号を撮像信号として生成して切替部２６へ出力する。
　レジスタ部２２は、画素部２１を駆動するための各種プログラム、撮像素子２０に関する各種情報を記録する。レジスタ部２２は、レジスタ制御部２３の制御のもと、画素部２１に対して、撮像信号を読み出す画素を指定して切替部２６へ出力させる。また、レジスタ部２２は、タイミング生成部２４およびＡ／Ｄ変換部２７を駆動するための各種プログラムを出力する。また、レジスタ部２２は、ＰＬＬ２５から入力されたクロック信号に基づいて、各種プログラムを各構成部へ出力する。
　レジスタ制御部２３は、後述するコネクタ部５から入力される制御信号に基づいて、レジスタ部２２の駆動を制御する。
　タイミング生成部２４は、ＰＬＬ２５から入力されるクロック信号に基づいて、画素部２１、切替部２６、Ａ／Ｄ変換部２７および信号処理部２８の駆動を制御する。また、タイミング生成部２４は、所定のタイミングで外部から入力される駆動電力を伝送する伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御することによって、Ａ／Ｄ変換部２７に駆動電力の電圧値を外部へ出力させる。具体的には、タイミング生成部２４は、画素部２１のブランキング期間に駆動電力を伝送する伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御する。本実施の形態では、タイミング生成部２４が第１制御部として機能する。
　ＰＬＬ２５は、コネクタ部５から入力されるクロック信号に対して、１／Ｎ倍とすることによって、撮像素子２０を構成する各構成部に対応可能な高精度のクロック信号に調整して出力する。具体的には、ＰＬＬ２５は、画素部２１、レジスタ部２２、タイミング生成部２４、Ａ／Ｄ変換部２７へ調整したクロック信号を出力する。
　切替部２６は、タイミング生成部２４から入力されるクロック信号に基づいて、Ａ／Ｄ変換部２７の接続先を画素部２１または伝送線Ｔ１～Ｔ３に切り替える。切替部２６は、一端がＡ／Ｄ変換部２７に接続され、他端が画素部２１または外部から入力される駆動電力を伝送する伝送線Ｔ１～Ｔ３（伝送ケーブル３）に接続される。具体的には、切替部２６は、撮像素子２０の撮像期間において画素部２１とＡ／Ｄ変換部２７とを接続する一方、撮像素子２０のブランキング期間において、駆動電力を伝送する複数の伝送線Ｔ１～Ｔ３（駆動電圧１．２Ｖ、１．８Ｖおよび３．３Ｖ）とＡ／Ｄ変換部２７とを接続する。切替部２６は、例えばＰＭＯＳやＮＭＯＳ等の半導体スイッチまたはメカスイッチ等を用いて実現される。また、切替部２６は、伝送線Ｔ１～伝送線Ｔ３毎に複数設けられる。
　Ａ／Ｄ変換部２７は、画素部２１が生成した撮像信号または外部から入力される画素部２１を駆動するための駆動電力に対してＡ／Ｄ変換を行うことによってデジタルの撮像信号を生成して外部へ出力する。Ａ／Ｄ変換部２７は、切替部２６から入力された撮像信号に対してＡ／Ｄ変換を行うことによってアナログの撮像信号をデジタルの撮像信号に変換して信号処理部２８へ出力する。また、Ａ／Ｄ変換部２７は、切替部２６から入力された駆動電力に対して、所定のタイミングでサンプリングを行うＡ／Ｄ変換を行って駆動電力の電圧値（モニタ値）を生成して信号処理部２８へ出力する。また、Ａ／Ｄ変換部２７は、画素部２１を構成する複数の画素における所定の垂直ライン毎（例えば５ライン毎または１０ライン毎）に複数設けられる。
　信号処理部２８は、Ａ／Ｄ変換部２７から入力された撮像信号に対して、所定のビット数（例えば８ｂｉｔから１０ｂｉｔ）に変換する変調処理やパラレル／シリアル変換するパラレル／シリアル変換処理を行ってコネクタ部５へ出力する。
　〔コネクタ部の構成〕
　次に、コネクタ部５の構成について説明する。コネクタ部５は、ＦＰＧＡ（Field　Programmable　Gate　Array）部５１と、メモリ５２と、電源部５３と、負荷部５４と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ３と、を備える。
　ＦＰＧＡ部５１は、メモリ５２から各種プログラムを読み込むことにより、撮像素子２０の駆動を制御するとともに、撮像素子２０から出力された撮像信号に対して所定の信号処理を施してプロセッサ６へ出力する。ここで、所定の信号処理とは、シリアル／パラレル変換処理およびゲインアップ処理等である。また、ＦＰＧＡ部５１は、撮像素子２０が出力する撮像信号のブランキング期間において、駆動電力を伝送する複数の伝送線Ｔ１～Ｔ３と負荷部５４とが接続されるように後述する第２切替部を制御する。なお、本実施の形態では、ＦＰＧＡ部５１が第２制御部として機能する。
　メモリ５２は、ＦＰＧＡ部５１が実行する各種プログラムや実行する画像処理のパラメータを記録する。メモリ５２は、不揮発性メモリ等を用いて構成される。
　電源部５３は、後述するプロセッサ６の主電源から入力された駆動電圧を所定の電圧に調整して伝送ケーブル３に供給する。具体的には、電源部５３は、後述するプロセッサ６の主電源から入力される互いに異なる複数の駆動電力の各々を所定の電圧（例えば駆動電圧１．２Ｖ、１．８Ｖおよび３．３Ｖ）に調整して撮像素子２０へ出力する。電源部５３は、第１電源ＩＣ５３１と、第２電源ＩＣ５３２と、第３電源ＩＣ５３３と、を有する。
　第１電源ＩＣ５３１は、ＦＰＧＡ部５１の制御のもと、後述するプロセッサ６の主電源から入力された駆動電力の電圧を、例えば駆動電圧３．３Ｖ±３％程度に調整して伝送ケーブル３に印可することによって、撮像素子２０へ駆動電力を供給する。
　第２電源ＩＣ５３２は、ＦＰＧＡ部５１の制御のもと、後述するプロセッサ６の主電源から入力された駆動電力の電圧を、例えば駆動電圧１．８Ｖ±３％程度に調整して伝送ケーブル３に印可することによって、撮像素子２０へ駆動電力を供給する。
　第３電源ＩＣ５３３は、ＦＰＧＡ部５１の制御のもと、後述するプロセッサ６の主電源から入力された駆動電力の電圧を、例えば駆動電圧１．２Ｖ±３％程度に調整して伝送ケーブル３に印可することによって、撮像素子２０へ駆動電力を供給する。
　負荷部５４は、電源部５３と伝送線Ｔ１～Ｔ３との間に設けられ、撮像素子２０が撮像信号を出力する撮像期間の電力と同等な電力を消費する。負荷部５４は、第１電源ＩＣ５３１と伝送線Ｔ１との間に設けられてなる第１抵抗Ｒ１と、第２電源ＩＣ５３２と伝送線Ｔ２との間に設けられてなる第２抵抗Ｒ２と、第３電源ＩＣ５３３と伝送線Ｔ３との間に設けられてなる第３抵抗Ｒ３と、を有する。
　第１抵抗Ｒ１は、一端側が後述する第２切替部として機能する第１スイッチＳＷ１に接続され、他端側がアースに接続されている。なお、第１抵抗Ｒ１は、ＦＰＧＡ部５１の制御のもと、抵抗値を変更可能な可変抵抗であってもよい。
　第２抵抗Ｒ２は、一端側が後述する第２切替部として機能する第２スイッチＳＷ２に接続され、他端側がアースに接続されている。なお、第２抵抗Ｒ２は、ＦＰＧＡ部５１の制御のもと、抵抗値を変更可能な可変抵抗であってもよい。
　第３抵抗Ｒ３は、一端側が後述する第２切替部として機能する第３スイッチＳＷ３に接続され、他端側がアースに接続されている。なお、第３抵抗Ｒ３は、ＦＰＧＡ部５１の制御のもと、抵抗値を変更可能な可変抵抗であってもよい。
　第１スイッチＳＷ１は、ＦＰＧＡ部５１の制御のもと、撮像素子２０が撮像信号を出力する撮像期間以外の期間に、第１抵抗Ｒ１と伝送線Ｔ１とを接続する。具体的には、第１スイッチＳＷ１は、ＦＰＧＡ部５１の制御のもと、撮像素子２０のブランキング期間に、第１抵抗Ｒ１と伝送線Ｔ１とを接続する。
　第２スイッチＳＷ２は、ＦＰＧＡ部５１の制御のもと、撮像素子２０が撮像信号を出力する撮像期間以外の期間に、第２抵抗Ｒ２と伝送線Ｔ２とを接続する。具体的には、第２スイッチＳＷ２は、ＦＰＧＡ部５１の制御のもと、撮像素子２０のブランキング期間に、第２抵抗Ｒ２と伝送線Ｔ２とを接続する。
　第３スイッチＳＷ３は、ＦＰＧＡ部５１の制御のもと、撮像素子２０が撮像信号を出力する撮像期間以外の期間に、第３抵抗Ｒ３と伝送線Ｔ３とを接続する。具体的には、第３スイッチＳＷ３は、ＦＰＧＡ部５１の制御のもと、撮像素子２０のブランキング期間に、第３抵抗Ｒ３と伝送線Ｔ３とを接続する。
　〔プロセッサの構成〕
　次に、プロセッサ６の構成について説明する。プロセッサ６は、画像処理部６１と、主電源部６２と、を備える。
　画像処理部６１は、内視鏡２から入力された撮像信号に対して、所定の画像処理を行って表示装置７へ出力する。画像処理部６１は、ＦＰＧＡ等を用いて構成される。ここで、所定の画像処理とは、少なくとも、オプティカルブラック減算処理、白傷補正処理、黒傷補正処理、ホワイトバランス調整処理、撮像素子２０がベイヤー配列の場合には画像データの同時化処理、ノイズリダクション処理、カラーマトリクス演算処理、γ補正処理、色再現処理およびエッジ強調処理等を含む基本の画像処理を行う。
　主電源部６２は、外部から入力される外部電力に対して、所定の電圧になるように昇圧等を行ってコネクタ部５の電源部５３へ出力する。
　〔撮像素子の動作〕
　次に、撮像素子２０の動作について説明する。図３は、撮像素子２０が実行する動作処理の概要を示すフローチャートである。
　図３に示すように、タイミング生成部２４は、ＰＬＬ２５を介して入力されるクロック信号に基づいて、撮像素子２０がブランキング期間であるか否かを判定する（ステップＳ１０１）。タイミング生成部２４によって撮像素子２０がブランキング期間であると判定された場合（ステップＳ１０１：Ｙｅｓ）、撮像素子２０は、後述するステップＳ１０２へ移行する。これに対して、タイミング生成部２４によって撮像素子２０がブランキング期間でないと判定された場合（ステップＳ１０１：Ｎｏ）、撮像素子２０は、後述するステップＳ１０４へ移行する。
　ステップＳ１０２において、タイミング生成部２４は、画素部２１を駆動する駆動電力を伝送する伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御する。具体的には、タイミング生成部２４は、Ａ／Ｄ変換部２７の接続先を画素部２１から駆動電力を伝送する伝送線Ｔ１～Ｔ３に切り替えるように切替部２６を制御する。
　続いて、タイミング生成部２４は、Ａ／Ｄ変換部２７に伝送線Ｔ１～Ｔ３から伝送された駆動電力の電圧をモニタリングさせることによって、Ａ／Ｄ変換部２７に伝送線Ｔ１～Ｔ３の各々の駆動電力の電圧値を信号処理部２８へ出力させる（ステップＳ１０３）。この結果、信号処理部２８は、伝送ケーブル３を介してＡ／Ｄ変換部２７がモニタリングした各駆動電力の電圧値をコネクタ部５へ出力することができる。ステップＳ１０３の後、撮像素子２０は、後述するステップＳ１０６へ移行する。
　ステップＳ１０４において、タイミング生成部２４は、画素部２１とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御する。具体的には、タイミング生成部２４は、Ａ／Ｄ変換部２７の接続先を、駆動電力を伝送する伝送線Ｔ１～Ｔ３から画素部２１に切り替えるように切替部２６を制御する。
　続いて、タイミング生成部２４は、Ａ／Ｄ変換部２７に、画素部２１が生成した撮像信号を信号処理部２８へ出力させる（ステップＳ１０５）。これにより、信号処理部２８は、伝送ケーブル３を介してデジタルの撮像信号をコネクタ部５へ出力することができる。ステップＳ１０５の後、撮像素子２０は、後述するステップＳ１０６へ移行する。
　ステップＳ１０６において、撮像素子２０による撮像を終了する場合（ステップＳ１０６：Ｙｅｓ）、撮像素子２０は、本処理を終了する。これに対して、撮像素子２０による撮像を終了しない場合（ステップＳ１０６：Ｎｏ）、撮像素子２０は、上述したステップＳ１０１へ戻る。
　〔ＦＰＧＡ部の動作〕
　次に、ＦＰＧＡ部５１が実行する処理について説明する。図４は、ＦＰＧＡ部５１が実行する動作処理の概要を示すフローチャートである。
　図４に示すように、まず、撮像素子２０がブランキング期間である場合（ステップＳ２０１：Ｙｅｓ）、ＦＰＧＡ部５１は、電源部５３が駆動電力を伝送する伝送線Ｔ１～Ｔ３と抵抗とを接続状態に切り替える（ステップＳ２０２）。具体的には、ＦＰＧＡ部５１は、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３をオン状態とする。これにより、電源部５３が駆動電力を伝送する複数の伝送線Ｔ１～Ｔ３の各々に第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３が接続されるので、撮像素子２０の撮像期間と同等の電力が消費される。この結果、撮像素子２０の駆動状態と非駆動状態による消費電力が同じとなり、駆動電力の電圧降下が起きることを防止することができるので、撮像素子２０が要求する駆動電力の電圧の精度を満たすことができるうえ、撮像素子２０が生成する撮像信号が劣化することを防止することができる。
　続いて、ＦＰＧＡ部５１は、撮像素子２０から出力された駆動電力の電圧値に基づいて、電源部５３が供給する駆動電力の電圧を調整する（ステップＳ２０３）。具体的には、ＦＰＧＡ部５１は、撮像素子２０から出力された複数回の電圧値の平均値に基づいて、第１電源ＩＣ５３１、第２電源ＩＣ５３２および第３電源ＩＣ５３３が調整する駆動電力の電圧を制御する。これにより、組み立てや修理等によって伝送ケーブル３の長さが変化した場合であっても、撮像素子２０が要求する駆動電力の電圧精度を満たすことができる。
　その後、内視鏡システム１による観察を終了する場合（ステップＳ２０４：Ｙｅｓ）、ＦＰＧＡ部５１は、本処理を終了する。これに対して、内視鏡システム１による観察を終了しない場合（ステップＳ２０４：Ｎｏ）、ＦＰＧＡ部５１は、上述したステップＳ２０１へ戻る。
　ステップＳ２０１において、撮像素子２０がブランキング期間でない場合（ステップＳ２０１：Ｎｏ）、ＦＰＧＡ部５１は、電源部５３が駆動電流を伝送する伝送路Ｔ１～Ｔ３と抵抗を非接続状態に切り替える（ステップＳ２０５）。ステップＳ２０５の後、ＦＰＧＡ部５１は、ステップＳ２０３へ移行する。
　以上説明した本発明の実施の形態１によれば、組立や修理等によって伝送ケーブル３の長さが変化した場合であっても、要求電圧を満たす電力を供給することができる。
　また、本発明の実施の形態１によれば、タイミング生成部２４が画素部２１のブランキング期間に伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御することによって、画素部２１のためのＡ／Ｄ変換部２７に各駆動電力の電圧値を外部へ出力させることによって、別途、撮像素子２０内に駆動電力の電圧値を検出する検出回路を設ける必要がないので、撮像素子２０の小型化を図ることができるとともに、組立や修理等によって伝送ケーブル３の長さが変化した場合であっても、撮像素子２０が要求する駆動電力の電圧値（駆動電圧のモニタ値）の情報をコネクタ部５へ出力することができる。この結果、撮像素子２０が要求する駆動電圧を高精度に供給することができる。
　また、本発明の実施の形態１によれば、ＦＰＧＡ部５１が撮像素子２０から出力される電圧値に基づいて、電源部５３が伝送線Ｔ１～Ｔ３に供給する駆動電力の電圧を調整するので、組立や修理等によって伝送ケーブル３の長さが変化した場合であっても、撮像素子２０の電源仕様が要求する駆動電圧を高精度に供給することができる。
　また、本発明の実施の形態１によれば、ＦＰＧＡ部５１が撮像素子２０から出力される複数の電圧値の平均値に基づいて、組立や修理等によって伝送ケーブル３の長さが変化した場合であっても、撮像素子２０が要求する駆動電圧をより高精度に供給することができる。
　また、本発明の実施の形態１によれば、ＦＰＧＡ部５１が画素部２１のブランキング期間に伝送線Ｔ１～Ｔ３と第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３とが接続されるように第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３の各々をオン状態に切り替えることによって、撮像素子２０の駆動状態と非駆動状態による消費電流の変動を抑えることができ、撮像素子２０が要求する駆動電力の電圧の精度を満たすことができるので、撮像素子２０が生成する撮像信号が劣化することを防止することができる。
　なお、本発明の実施の形態１では、タイミング生成部２４が画素部２１のブランキング期間に伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御していたが、例えば画素部２１に設けられたオプティカルブラック処理のための画素の電気信号を出力するオプティカルブラック出力期間に、伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御してもよい。この場合、ＦＰＧＡ部５１は、画素部２１のブラキング期間および画素部２１のオプティカルブラック出力期間の各々の電圧値の平均値に基づいて、電源部５３が伝送線Ｔ１～Ｔ３に供給する駆動電力の電圧を調整するように制御してもよい。
　また、本発明の実施の形態１では、タイミング生成部２４が画素部２１のブランキング期間に伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御していたが、画素部２１の撮像期間の一部、例えば画素部２１の有効画素における所定の水平ライン、例えば画素部２１の最上端から５ラインの撮像信号を出力する撮像期間の一部に、伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御してもよい。これにより、撮像素子２０の駆動時と非駆動時の状態の駆動電力の電圧値を検出することができるので、撮像素子２０が要求する駆動電圧をより高精度に供給することができる。
　また、本発明の実施の形態１では、ＦＰＧＡ部５１が撮像素子２０から出力される複数の電圧値の平均値に基づいて、電源部５３が伝送線Ｔ１～Ｔ３に供給する駆動電力の電圧を調整するように制御していたが、例えば画素部２１のブラキング期間および画素部２１の撮像期間の各々の電圧値の平均値に基づいて、電源部５３が伝送線Ｔ１～Ｔ３に供給する駆動電力の電圧を調整するように制御してもよい。
　また、本発明の実施の形態１では、複数の伝送線Ｔ１～Ｔ３と複数のＡ／Ｄ変換部２７とがそれぞれ接続されていたが、例えば電源要求精度が高い駆動電圧がある場合、伝送線Ｔ１～Ｔ３を複数のＡ／Ｄ変換部２７と接続するようにしてもよい。例えば、伝送線Ｔ２（駆動電圧１．８Ｖ）を複数のＡ／Ｄ変換部２７と接続し、複数のＡ／Ｄ変換部２７の各々に伝送線Ｔ２から伝送された駆動電力の電圧値を検出させるようにしてもよい。この場合、ＦＰＧＡ部５１は、複数の電圧値の平均値を伝送線Ｔ２の電圧値とし、この電圧値に基づいて、第２電源ＩＣ５３２を制御するようにしてもよい。
　また、本発明の実施の形態１では、工場やサービス拠点で電源電圧をモニタリングする場合、タイミング生成部２４は、画素部２１の撮像期間において前半部分で、伝送線Ｔ１～Ｔ３とＡ／Ｄ変換部２７とが接続されるように切替部２６を制御することによって、駆動電力の電圧値をモニタリングするようにしてもよい。この場合、ユーザは、より精度を上げるため、被写体を変えながら行うようにしてもよい。もちろん、このとき、ＦＰＧＡ部５１は、複数の電圧値の平均値を用いて電源部５３を制御するようにしてもよい。
　また、本発明の実施の形態１では、ＦＰＧＡ部５１は、複数の電圧値の平均値を用いていたが、例えば平均値以外に、中央値、最頻値、最少値、最大値および加重平均値等を用いてもよい。もちろん、ＦＰＧＡ部５１は、撮像素子２０から出力された電圧値と予め設定された閾値と比較し、この比較結果（例えば閾値未満）の場合、電源部５３を制御するようにしてもよい。さらに、ＦＰＧＡ部５１は、撮像素子２０から出力された電圧値が許容範囲内であるか否かを判定し、許容範囲外である場合、電源部５３を制御するようにしてもよい。
（実施の形態２）
　次に、本発明の実施の形態２について説明する。本実施の形態２は、上述した実施の形態１に係る撮像素子２０と構成が異なるうえ、実行する処理が異なる。具体的には、上述した実施の形態１では、画素部２１の撮像信号に対してＡ／Ｄ変換を行うＡ／Ｄ変換部２７に画素部２１を駆動する駆動電力の電圧値をモニタリングさせて電圧値を外部へ出力させていたが、本実施の形態２では、駆動電力の電圧値をモニタリングするＡ／Ｄ変換部を別途、新たに設け、所定のタイミングで電圧値を外部へ出力させる。以下においては、本実施の形態２に係る内視鏡システムの構成を説明後、本実施の形態２に係る撮像素子が実行する処理について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
　〔内視鏡システムの構成〕
　図５は、本実施の形態２に係る内視鏡システムの要部の機能を示すブロック図である。図５に示す内視鏡システム１ａは、上述した実施の形態１に係る内視鏡システム１の撮像素子２０に換えて、撮像素子２０ａを備える。
　〔撮像素子の構成〕
　図５に示す撮像素子２０ａは、上述した実施の形態１に係るＡ／Ｄ変換部２７に換えて、Ａ／Ｄ変換部２７ａを備える。さらに、撮像素子２０ａは、上述した実施の形態１に係る切替部２６が省略されている。
　Ａ／Ｄ変換部２７ａは、画素部２１が生成した撮像信号または外部から入力される画素部２１を駆動するための駆動電力に対してＡ／Ｄ変換を行うことによってデジタルの撮像信号を生成して外部へ出力する。Ａ／Ｄ変換部２７ａは、第１Ａ／Ｄ変換部２７１と、第２Ａ／Ｄ変換部２７２と、切替部２７３と、を有する。
　第１Ａ／Ｄ変換部２７１は、画素部２１から入力された撮像信号に対してＡ／Ｄ変換を行うことによってデジタルの撮像信号を生成して切替部２７３へ出力する。
　第２Ａ／Ｄ変換部２７２は、タイミング生成部２４から入力されるクロック信号に基づいて、駆動電力を伝送する伝送線Ｔ１～Ｔ３に接続される。第２Ａ／Ｄ変換部２７２は、タイミング生成部２４から入力されるクロック信号に基づいて、駆動電力に対してＡ／Ｄ変換を行うことによって（各駆動電圧（３．３Ｖ、１．８ｖ、１．２Ｖ）に対してモニタリングを行う）、デジタルの駆動電力の電圧値（モニタ値）を切替部２７３へ出力する。なお、第２Ａ／Ｄ変換部２７２は、伝送線Ｔ１～伝送線Ｔ３毎に複数設けてもよいし、第２Ａ／Ｄ変換部２７２と伝送線Ｔ１～伝送線Ｔ３との間にスイッチを設け、所定の周期で順次切り替えながら伝送線Ｔ１～伝送線Ｔ３と第２Ａ／Ｄ変換部２７２と接続するようにしてもよい。
　切替部２７３は、第１Ａ／Ｄ変換部２７１および第２Ａ／Ｄ変換部２７２に接続され、第１Ａ／Ｄ変換部２７１および第２Ａ／Ｄ変換部２７２のいずれか一方の出力先を、信号を外部へ伝送する外部伝送線Ｔ４に接続する。具体的には、切替部２７３は、タイミング生成部２４から入力されるクロック信号に基づいて、第１Ａ／Ｄ変換部２７１および第２Ａ／Ｄ変換部２７２に接続され、第１Ａ／Ｄ変換部２７１および第２Ａ／Ｄ変換部２７２のいずれか一方の出力先を、信号を外部へ伝送する外部伝送線Ｔ４に接続する。切替部２７３は、例えばＰＭＯＳやＮＭＯＳ等の半導体スイッチまたはメカスイッチ等を用いて実現される。
　〔撮像素子の動作〕
　次に、撮像素子２０ａの動作について説明する。図６は、撮像素子２０ａが実行する動作処理の概要を示すフローチャートである。
　図６に示すように、タイミング生成部２４は、ＰＬＬ２５を介して入力されるクロック信号に基づいて、撮像素子２０ａがブランキング期間であるか否かを判定する（ステップＳ３０１）。タイミング生成部２４によって撮像素子２０ａがブランキング期間であると判定された場合（ステップＳ３０１：Ｙｅｓ）、撮像素子２０ａは、後述するステップＳ３０２へ移行する。これに対して、タイミング生成部２４によって撮像素子２０ａがブランキング期間でないと判定された場合（ステップＳ３０１：Ｎｏ）、撮像素子２０ａは、後述するステップＳ３０４へ移行する。
　ステップＳ３０２において、タイミング生成部２４は、第２Ａ／Ｄ変換部２７２と外部伝送線Ｔ４とが接続されるように切替部２７３を制御する。具体的には、タイミング生成部２４は、第２Ａ／Ｄ変換部２７２と信号処理部２８とが接続されるように切替部２７３を制御する。
　続いて、タイミング生成部２４は、第２Ａ／Ｄ変換部２７２に伝送線Ｔ１～Ｔ３から伝送された駆動電力の電圧に対してＡ／Ｄ変換を行うことによってモニタリングさせ、このモニタリングによるデジタルの電圧値を信号処理部２８へ出力させる（ステップＳ３０３）。この結果、信号処理部２８は、伝送ケーブル３の一部をなす外部伝送線Ｔ４を介して第２Ａ／Ｄ変換部２７２がモニタリングした各駆動電力の電圧値をコネクタ部５へ出力することができる。ステップＳ３０３の後、撮像素子２０ａは、後述するステップＳ３０６へ移行する。
　ステップＳ３０４において、タイミング生成部２４は、第１Ａ／Ｄ変換部２７１と外部伝送線Ｔ４とが接続されるように切替部２７３を制御する。具体的には、タイミング生成部２４は、第１Ａ／Ｄ変換部２７１と信号処理部２８とが接続されるように切替部２７３を制御する。
　その後、タイミング生成部２４は、第１Ａ／Ｄ変換部２７１に画素部２１から入力された撮像信号に対してＡ／Ｄ変換を行わせることによって、デジタルの撮像信号を信号処理部２８へ出力させる（ステップＳ３０５）。この結果、信号処理部２８は、伝送ケーブル３の一部をなす外部伝送線Ｔ４を介して第１Ａ／Ｄ変換部２７１が生成したデジタルの撮像信号をコネクタ部５へ出力することができる。ステップＳ３０５の後、撮像素子２０ａは、後述するステップＳ３０６へ移行する。
　ステップＳ３０６において、撮像素子２０ａによる撮像を終了する場合（ステップＳ３０６：Ｙｅｓ）、撮像素子２０ａは、本処理を終了する。これに対して、撮像素子２０ａによる撮像を終了しない場合（ステップＳ３０６：Ｎｏ）、撮像素子２０ａは、上述したステップＳ３０１へ戻る。
　以上説明した本発明の実施の形態２によれば、上述した実施の形態１と同様の効果を奏し、組立や修理等によって伝送ケーブル３の長さが変化した場合であっても、要求電圧を満たす電力を供給することができる。
　また、本発明の実施の形態２によれば、タイミング生成部２４が所定のタイミングで第２Ａ／Ｄ変換部２７２と外部伝送線Ｔ４とが接続されるように切替部２７３を制御するので、組立や修理等によって伝送ケーブル３の長さが変化した場合であっても、撮像素子２０ａが要求する駆動電力の電圧値（駆動電圧のモニタ値）の情報をコネクタ部５へ出力することができる。この結果、撮像素子２０ａが要求する駆動電圧を高精度に供給することができる。
　また、本発明の実施の形態２によれば、画像信号に対してＡ／Ｄ変換を行う第１Ａ／Ｄ変換部２７１以外に、駆動電力の電圧値のみをモニタリングする第２Ａ／Ｄ変換部２７２を設けたので、撮像信号に駆動電力のノイズが影響することを防止することができる。
　なお、本発明の実施の形態２では、タイミング生成部２４が画素部２１のブランキング期間に第２Ａ／Ｄ変換部２７２がモニタリングした駆動電力の電圧値を外部へ出力させていたが、画素部２１に設けられたオプティカルブラック処理のための画素の電気信号を出力するオプティカルブラック出力期間に、第２Ａ／Ｄ変換部２７２がモニタリングした駆動電力の電圧値を外部へ出力させてもよい。
　また、本発明の実施の形態２では、タイミング生成部２４が画素部２１のブランキング期間に第２Ａ／Ｄ変換部２７２がモニタリングした駆動電力の電圧値を外部へ出力させていたが、画素部２１の撮像期間の一部、例えば画素部２１の有効画素における所定の水平ライン、例えば画素部２１の最上端から５ラインの撮像信号を出力する撮像期間の一部に、第２Ａ／Ｄ変換部２７２がモニタリングした駆動電力の電圧値を外部へ出力させてもよい。これにより、撮像素子２０ａの駆動時と非駆動時の状態の駆動電力の電圧値を検出することができるので、撮像素子２０ａが要求する駆動電圧をより高精度に供給することができる。
（その他の実施の形態）
　また、本発明の実施の形態では、プロセッサ６と光源装置８とが別体であったが、これに限定されることなく、例えばプロセッサ６と光源装置８とを一体的に形成してもよい。
　また、本発明の一実施の形態では、同時方式の内視鏡を例に説明したが、面順次式の内視鏡であっても適用することができる。
　また、本発明の一実施の形態では、撮像素子２０をベイヤー配列のカラーフィルタを例に説明したが、例えば補色フィルタや積層フィルタ等であっても適用することができる。
　また、本発明の一実施の形態では、被検体に挿入される内視鏡であったが、例えばカプセル型の内視鏡、被検体を撮像する撮像装置および信号ケーブルを介して撮像する監視カメラ等であっても適用することができる。
　また、本発明の一実施の形態では、軟性内視鏡（上下内視鏡スコープ）以外にも、硬性内視鏡、副鼻腔内視鏡および電気メスや検査プローブ等の電磁両立性（Electromagnetic　Compatibility：EMC）対策が必要な医療装置であっても適用することができる。
　以上、本願の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、発明の開示の欄に記載の態様を始めとして、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
　１　内視鏡システム
　２　内視鏡
　３　伝送ケーブル
　４　操作部
　５　コネクタ部
　６　プロセッサ
　７　表示装置
　８　光源装置
　２０　撮像素子
　２１　画素部
　２２　レジスタ部
　２３　レジスタ制御部
　２４　タイミング生成部
　２５　ＰＬＬ
　２６　切替部
　２７　Ａ／Ｄ変換部
　２８　信号処理部
　５１　ＦＰＧＡ部
　５２　メモリ
　５３　電源部
　５４　負荷部
　６１　画像処理部
　６２　主電源部
　１００　挿入部
　１０１　先端部
　１０２　基端部
　５３１　第１電源ＩＣ
　５３２　第２電源ＩＣ
　５３３　第３電源ＩＣ
　Ｔ１～Ｔ３　伝送線
　Ｒ１　第１抵抗
　Ｒ２　第２抵抗
　Ｒ３　第３抵抗
　ＳＷ１　第１スイッチ
　ＳＷ２　第２スイッチ
　ＳＷ３　第３スイッチ

Claims (11)

  1. 　受光量に応じた撮像信号を生成して出力する複数の画素が二次元マトリクス状に配置されている画素部と、
    　前記画素部が生成した前記撮像信号または外部から入力される前記画素部を駆動するための駆動電力に対してＡ／Ｄ変換を行うことによってデジタルの信号を生成して外部へ出力するＡ／Ｄ変換部と、
    　所定のタイミングで前記Ａ／Ｄ変換部に前記駆動電力の電圧値を外部へ出力させる第１制御部と、
    　を備えることを特徴とする撮像素子。
  2. 　前記Ａ／Ｄ変換部の接続先を、前記画素部または前記駆動電力を伝送する伝送線に切り替え可能な切替部をさらに備え、
    　前記第１制御部は、所定のタイミングで前記伝送線と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御することによって、前記Ａ／Ｄ変換部に前記駆動電力の電圧値を外部へ出力させることを特徴とする請求項１に記載の撮像素子。
  3. 　前記第１制御部は、
    　前記画素部のブランキング期間またはオプティカルブラック出力期間に前記伝送線と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御する一方、
    　前記画素部が前記撮像信号を出力する撮像期間に前記画素部と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御することを特徴とする請求項２に記載の撮像素子。
  4. 　前記第１制御部は、
    　前記画素部が前記撮像信号を出力する撮像期間の一部において、前記伝送線と前記Ａ／Ｄ変換部とが接続されるように前記切替部を制御することを特徴とする請求項２に記載の撮像素子。
  5. 　前記Ａ／Ｄ変換部は、
    　前記画素部に接続され、前記撮像信号に対してＡ／Ｄ変換を行うことによってデジタルの前記撮像信号を生成して外部へ出力する第１Ａ／Ｄ変換部と、
    　前記駆動電力を伝送する伝送線に接続され、前記駆動電力に対してＡ／Ｄ変換を行うことによって、デジタルの前記駆動電力の電圧値を外部へ出力する第２Ａ／Ｄ変換部と、
    　前記第１Ａ／Ｄ変換部および前記第２Ａ／Ｄ変換部に接続され、前記第１Ａ／Ｄ変換部および前記第２Ａ／Ｄ変換部のいずれか一方の出力先を、信号を外部へ伝送する外部伝送線に接続可能な切替部と、
    　を有し、
    　前記第１制御部は、所定のタイミングで前記第２Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御することを特徴とする請求項１に記載の撮像素子。
  6. 　前記第１制御部は、
    　前記画素部のブランキング期間またはオプティカルブラック出力期間に前記第２Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御する一方、
    　前記画素部が前記撮像信号を出力する撮像期間に前記第１Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御することを特徴とする請求項５に記載の撮像素子。
  7. 　前記第１制御部は、
    　前記画素部が前記撮像信号を出力する撮像期間の一部において前記第２Ａ／Ｄ変換部と前記外部伝送線とが接続されるように前記切替部を制御することを特徴とする請求項５に記載の撮像素子。
  8. 　請求項１に記載の撮像素子と、
    　プロセッサから入力される外部電力の電圧を調整して前記駆動電力として供給する電源部と、
    　前記電圧値に基づいて、前記電源部が調整する前記駆動電力の電圧を制御する第２制御部と、
    　を備えたことを特徴とする内視鏡。
  9. 　前記第２制御部は、複数回の前記電圧値の平均値に基づいて、前記電源部が調整する前記駆動電力の電圧を制御することを特徴とする請求項８に記載の内視鏡。
  10. 　前記画素部が前記撮像信号を出力する撮像期間と同等な電力を消費可能な負荷部と、
    　前記負荷部に接続され、前記駆動電力を伝送する伝送線に接続可能な第２切替部と、
    　をさらに備え、
    　前記第２制御部は、前記画素部のブランキング期間に前記伝送線と前記負荷部とが接続されるように前記第２切替部を制御することを特徴とする請求項８または９に記載の内視鏡。
  11. 　被検体に挿入される挿入部と、
    　プロセッサに着脱自在な基端部と、
    　を備え、
    　前記撮像素子は、前記挿入部の先端部に設けられてなり、
    　前記電源部、前記負荷部、前記第２切替部および前記第２制御部は、前記基端部に設けられてなることを特徴とする請求項１０に記載の内視鏡。
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