JP6298631B2 - 過放電防止回路、過充電防止回路および充放電制御回路 - Google Patents

Description

本発明は、過放電防止回路、過充電防止回路および充放電制御回路に関する。

従来の充放電制御回路は、電池セル監視ＩＣ等を用いて蓄電装置の過放電および過充電を防止していた（例えば、特許文献１参照）。
特許文献１ 特開２００５−２８７１４１号公報

しかしながら、従来の電池セル監視ＩＣは消費電力が大きく、蓄電装置を効率的に充放電できなかった。

本発明の第１の態様においては、蓄電装置が出力する入力電圧が予め定められた放電閾値電圧を超えたか否かによって、入力電圧を負荷に放電させるか否かを制御する過放電防止回路であって、放電閾値電圧に対応する予め定められた第１基準電圧を生成する第１基準電圧生成部と、第１ＣＭＯＳインバータを有し、第１基準電圧が第１ＣＭＯＳインバータの入力端子に入力され、入力電圧が第１ＣＭＯＳインバータの電源端子に入力される第１コンパレータとを備え、第１コンパレータは、第１ＣＭＯＳインバータの出力が反転したか否かにより入力電圧が放電閾値電圧を超えたか否かを検出する過放電防止回路を提供する。

本発明の第２の態様においては、蓄電装置に入力される充電電圧が予め定められた充電閾値電圧を超えたか否かによって、蓄電装置を充電させるか否かを制御する過充電防止回路であって、充電閾値電圧に対応する予め定められた第２基準電圧を生成する第２基準電圧生成部と、第２ＣＭＯＳインバータを有し、第２基準電圧が第２ＣＭＯＳインバータの入力端子に入力され、充電電圧が第２ＣＭＯＳインバータの電源端子に入力される第２コンパレータとを備え、第２コンパレータは、第２ＣＭＯＳインバータの出力が反転したか否かにより充電電圧が充電閾値電圧を超えたか否かを検出する過充電防止回路を提供する。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

充放電制御システム５００の構成の概要を示す。 本実施形態に係る過放電防止回路１００を示す。 本実施形態に係る過充電防止回路２００を示す。 充放電制御システム５００の構成の一例を示す。 充放電制御システム５００の構成の一例を示す。 充放電制御システム５００の構成の一例を示す。 充放電制御システム５００の構成の一例を示す。 充放電制御回路３００の動作の一例を示す。 過放電防止回路１００の動作の一例を示す。 過充電防止回路２００の動作の一例を示す。 コンパレータ５０の構成の一例を示す 充放電制御回路３００の基準電圧を設定する構成の一例を示す。 基準電圧検出モードにおける基準電圧の検出方法の概要を示す。 本実施形態に係る基準電圧生成部２０の備える基本回路を示す。 トンネル酸化膜を備える不揮発性記憶素子９０を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧の設定方法の一例を示すフロー図である。 基準電圧の設定方法を説明するための図である。 不揮発性記憶素子９０の設定方法を示す。 基準電圧設定モードにおける充放電制御回路３００の動作の一例を示す。 第２書込ＭＯＳトランジスタＭ２ｗへの書き込み動作の一例を示す。 基準電圧設定モードにおける充放電制御回路３００の動作の一例を示す。 第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。 本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 第１制御パルスの書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。 基準電圧生成部２０の回路構成の一例を示す。 調整シーケンス（２）、（３）における閾値電圧Ｖｔｈの変化を示す。 確認シーケンスを用いた場合の閾値電圧Ｖｔｈの変化を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 調整シーケンス（４）、（５）における閾値電圧Ｖｔｈの変化を示す。 カレントミラー７１の接続例を示す図である。 実動作モードにおける充放電制御回路３００の構成の一例を示す。 基準電圧生成部２０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の他の接続例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、充放電制御回路３００を備える充放電制御システム５００の構成の概要を示す。充放電制御システム５００は、蓄電装置１０、充放電制御回路３００およびチャージャー／負荷部６０を備える。また、充放電制御回路３００は、基準電圧生成部２０、切替部３０、電圧選択部４０およびコンパレータ５０を備える。チャージャー／負荷部６０は、チャージャーと負荷を有する。充放電制御回路３００は、過放電防止回路または過充電防止回路として動作する。

充放電制御回路３００に負荷が接続されている場合、蓄電装置１０は、負荷に電力を供給する。このとき、蓄電装置１０から充放電制御回路３００に入力される入力電圧をＶｉｎとする。また、チャージャーが充放電制御回路３００に接続されている場合、蓄電装置１０は、チャージャーにより充電される。このとき、チャージャーから充放電制御回路３００に入力される充電電圧をＶｃｈｇとする。例えば、蓄電装置１０は、リチウムイオンバッテリー（ＬＩＢ）等のキャパシタである。

充放電制御回路３００は、入力された入力電圧Ｖｉｎが予め定められた放電閾値電圧Ｖｔｈｄを超えたか否かによって、蓄電装置１０から負荷に放電させるか否かを制御する。また、充放電制御回路３００は、入力された充電電圧Ｖｃｈｇが予め定められた充電閾値電圧Ｖｔｈｃを超えたか否かによって、チャージャーで蓄電装置１０を充電するか否かを制御する。放電閾値電圧Ｖｔｈｄおよび充電閾値電圧Ｖｔｈｃは、上側および下側の異なる２種類の値をそれぞれ有する。充放電制御回路３００は、放電閾値電圧Ｖｔｈｄおよび充電閾値電圧Ｖｔｈｃの値を適宜変更することにより、ヒステリシスに動作する。

基準電圧生成部２０は、放電閾値電圧Ｖｔｈｄもしくは充電閾値電圧Ｖｔｈｃ（目標電圧）に対応する予め定められた基準電圧を生成する。本例の基準電圧生成部２０は、不揮発性記憶素子を有する上側基準電圧生成部２５および下側基準電圧生成部２６を備える。基準電圧生成部２０は、不揮発性記憶素子を調整することで、上側基準電圧生成部２５および下側基準電圧生成部２６が生成する基準電圧を調整する。

上側基準電圧生成部２５は、放電閾値電圧Ｖｔｈｄもしくは充電閾値電圧Ｖｔｈｃに対応する予め定められた上側基準電圧ＶｒｅｆＨを生成して、電圧選択部４０に出力する。下側基準電圧生成部２６は、放電閾値電圧Ｖｔｈｄもしくは充電閾値電圧Ｖｔｈｃに対応する予め定められた下側基準電圧ＶｒｅｆＬを生成して、電圧選択部４０に出力する。下側基準電圧ＶｒｅｆＬは、上側基準電圧ＶｒｅｆＨより小さくてよい。

電圧選択部４０は、上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬのいずれかを選択して、コンパレータ５０に出力する。具体的には、電圧選択部４０は、入力電圧Ｖｉｎが上側基準電圧ＶｒｅｆＨにより定まる閾値電圧を超えた場合に、下側基準電圧ＶｒｅｆＬを選択する。また、電圧選択部４０は、入力電圧Ｖｉｎが下側基準電圧ＶｒｅｆＬにより定まる閾値電圧以下となった場合に、上側基準電圧ＶｒｅｆＨを選択する。これにより、充放電制御回路３００は過放電防止用あるいは過充電防止用の所定の電圧それぞれでヒステリシスに動作する。

コンパレータ５０の出力は、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄを超えたか否かにより遷移する。本例では、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄ以下の場合に、コンパレータ５０の出力は、接地電位等の基準電位となる。また、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄを超えた場合に、コンパレータ５０の出力は、入力電圧Ｖｉｎと略等しい電圧となる。コンパレータ５０は、出力が反転したか否かに基づいて、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄを超えたか否かを判定する。本明細書では、コンパレータ５０の出力が、基準電位から入力電圧Ｖｉｎに変化すること、および、入力電圧Ｖｉｎから基準電位に変化することを、コンパレータ５０の出力が「反転する」と称する。

また、コンパレータ５０の出力は、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃを超えたか否かにより遷移する。本例では、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃ以下の場合に、コンパレータ５０の出力は、充電電圧Ｖｃｈｇと略等しい電圧となる。また、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃを超えた場合に、コンパレータ５０の出力は、接地電位等の基準電位となる。コンパレータ５０は、出力が反転したか否かに基づいて、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃを超えたか否かを判定する。

切替部３０は、コンパレータ５０の出力信号に応じてオンオフを切り替える。過放電防止回路として動作する充放電制御回路３００において、切替部３０は、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄを超えた場合に、入力電圧Ｖｉｎをチャージャー／負荷部６０に出力する。一方、切替部３０は、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄ以下の場合に、入力電圧Ｖｉｎがチャージャー／負荷部６０へ出力されるのを遮断する。これにより、充放電制御システム５００は、蓄電装置１０の過放電を防止する。

過充電防止回路として動作する充放電制御回路３００において、切替部３０は、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃ以下の場合に、充電電圧Ｖｃｈｇで蓄電装置１０を充電する。一方、切替部３０は、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃを超えた場合に、充電電圧Ｖｃｈｇが蓄電装置１０へ出力されるのを遮断する。これにより、充放電制御システム５００は、蓄電装置１０の過充電を防止する。

チャージャー／負荷部６０は、蓄電装置１０の放電時に、蓄電装置１０が放電した入力電圧Ｖｉｎの電力により動作する。また、チャージャー／負荷部６０は、蓄電装置１０の充電時に、充電電圧Ｖｃｈｇを出力して蓄電装置１０を充電する。

図２は、過放電防止回路１００の構成の一例を示す。過放電防止回路１００は、充放電制御回路３００が過放電防止回路として動作する場合の一例である。過放電防止回路１００は、基準電圧生成部２０、第１切替部３１、第１電圧選択部４１および第１コンパレータ５１を備える。第１電圧選択部４１は、スイッチＳＷＨ、ＳＷＬおよびＮＯＴ回路を備える。

スイッチＳＷＨには、上側基準電圧生成部２５が出力した上側基準電圧ＶｒｅｆＨが入力される。一方、スイッチＳＷＬには、下側基準電圧生成部２６が出力した下側基準電圧ＶｒｅｆＬが入力される。スイッチＳＷＨおよびＳＷＬは、入力された基準電圧を第１コンパレータ５１の正側入力端子に出力する。

また、スイッチＳＷＨは、第１コンパレータ５１の出力をＮＯＴ回路により反転した信号に応じてオンオフされる。一方、スイッチＳＷＬは、第１コンパレータ５１が出力した信号に応じてオンオフされる。本例のスイッチＳＷＨおよびＳＷＬは、それぞれオンオフが逆となるように制御される。

第１切替部３１は、還流ダイオード３３およびＰＭＯＳトランジスタ３４を備える。ＰＭＯＳトランジスタ３４および還流ダイオード３３はそれぞれ並列に接続される。ＰＭＯＳトランジスタ３４のゲート端子には、第１コンパレータ５１の出力信号が反転して入力される。ＰＭＯＳトランジスタ３４の一端は蓄電装置１０に接続されて、他端はチャージャー／負荷部６０に接続される。還流ダイオード３３は、ＰＭＯＳトランジスタ３４がオフの状態において、蓄電装置１０が放電される場合に流れる電流を防止する向きに設けられる。一方で、還流ダイオード３３は、蓄電装置１０が充電される場合に流れる電流には影響しない。

本例では、第１コンパレータ５１の出力がＨの時にＳＷＨがオフされて、ＳＷＬはオンされる。一方、第１コンパレータ５１の出力がＬの時にＳＷＨがオンされて、ＳＷＬはオフされる。これにより、過放電防止回路１００は、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄを超えた場合に、入力電圧Ｖｉｎをチャージャー／負荷部６０に出力して、入力電圧Ｖｉｎが放電閾値電圧Ｖｔｈｄ以下の場合に、入力電圧Ｖｉｎがチャージャー／負荷部６０へ出力されるのを遮断して、過放電を防止する。

図３は、過充電防止回路２００の構成の一例を示す。過充電防止回路２００は、充放電制御回路３００が過充電防止回路として動作する場合の一例である。過充電防止回路２００は、基準電圧生成部２０、第２切替部３２、第２電圧選択部４２、第２コンパレータ５２および第２インバータ５４を備える。過充電防止回路２００の構成は基本的に過放電防止回路１００の構成と同様であってよい。但し、第２コンパレータ５２の負側入力端子には、チャージャー／負荷部６０が接続される。また、過充電防止回路２００に設けられた第２切替部３２は、ＰＭＯＳトランジスタ３４がオフの状態において、蓄電装置１０が充電される場合に流れる電流を遮断する向きに設けられる。

第２インバータ５４は、第２コンパレータ５２と第２切替部３２との間に設けられる。第２インバータ５４は、ＣＭＯＳインバータ回路を備え、各トランジスタには還流ダイオード３３が並列に設けられる。第２インバータ５４のＣＭＯＳインバータ回路の正側電源端子は、チャージャー／負荷部６０に接続されて、負側電源端子はグラウンドに接続される。還流ダイオード３３は、第２インバータ５４のトランジスタがオフされた場合に、チャージャー／負荷部６０から流れる電流を遮断する向きに設けられる。

本例では、第１コンパレータ５２の出力がＨの時にＳＷＨがオフして、ＳＷＬはオンされる。一方、第１コンパレータ５２の出力がＬの時にＳＷＨがオンして、ＳＷＬはオフされる。これにより、過充電防止回路２００は、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃ以下の場合に、充電電圧Ｖｃｈｇで蓄電装置１０を充電して、充電電圧Ｖｃｈｇが充電閾値電圧Ｖｔｈｃを超えた場合に、充電電圧Ｖｃｈｇが蓄電装置１０へ出力されるのを遮断して、過充電を防止する。

図４は、充放電制御システム５００の構成の一例を示す。充放電制御回路３００は、過放電防止回路１００および過充電防止回路２００を備える。過放電防止回路１００および過充電防止回路２００は、異なるチップ上に設けられてもよく、また同一のチップ内に設けられてもよい。

過放電防止回路１００および過充電防止回路２００は、蓄電装置１０とチャージャー／負荷部６０との間に直列に接続される。本例の過放電防止回路１００は、過充電防止回路２００と蓄電装置１０との間に配置されるが、過放電防止回路１００および過充電防止回路２００が接続される順番はこれに限定されない。第１切替部３１および第２切替部３２は、蓄電装置１０とチャージャー／負荷部６０との間に直列に接続される。

チャージャー／負荷部６０は、充電ＩＣ６１および負荷６２を備える。充電ＩＣ６１は、蓄電装置１０を充電するための電力を有する。また、充電ＩＣ６１は、蓄電装置１０が出力した入力電圧Ｖｉｎを負荷６２に放電することもある。

例えば、充放電制御回路３００は、２．５Ｖよりも小さい電圧における蓄電装置１０の過放電、および、４．２Ｖよりも大きい電圧における蓄電装置１０の過充電を防止する。この場合、充放電制御回路３００は、第１切替部３１を２．６Ｖでオンして、２．５Ｖでオフする。また、充放電制御回路３００は、第２切替部３２を４．２Ｖでオフして、４．１５Ｖ以下でオンする。

図５は、充放電制御システム５００の構成の一例を示す。本例の第１切替部３１は、充電ＩＣ６１とグラウンドとの間に接続される点で図４と異なる。また、過放電防止回路１００は、第１コンパレータ５１と第１切替部３１との間に第１インバータ５３を備える。

第１切替部３１は、充電ＩＣ６１とグラウンドとの間に接続されるので、第１切替部３１がオフされると、充電ＩＣ６１が接地されなくなり蓄電装置１０の放電を停止する。つまり、過放電防止回路１００は、第１切替部３１のオンオフを切り替えることにより、蓄電装置１０の過放電を防止する。

第１インバータ５３は、第１コンパレータ５１の出力を反転して、第１切替部３１に出力する。第１インバータ５３は、ＣＭＯＳインバータ回路を備え、各トランジスタには還流ダイオード３３が並列に設けられる。第１インバータ５３のＣＭＯＳインバータ回路の正側電源端子は、過充電防止回路２００および充電ＩＣ６１に接続されて、負側電源端子はグラウンドに接続される。還流ダイオード３３は、第２インバータ５４のトランジスタがオフされた場合に、蓄電装置１０から流れる電流を遮断する向きに設けられる。

過充電防止回路２００は、第２コンパレータ５２の出力を直接第２切替部３２に出力する。第２切替部３２は、蓄電装置１０とチャージャー／負荷部６０との間に接続される。充電ＩＣ６１は、第２切替部３２がオフされると、充電ＩＣ６１に電流が流れなくなり蓄電装置１０の充電を停止する。

充電ＩＣ６１は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）に接続されてよい。例えば、ＵＳＢは、充放電制御システム５００外部の蓄電装置に接続されて充電ＩＣ６１を充電する電力を供給する。また、ＵＳＢは、充放電制御システム５００の外部に設けられた負荷に接続されて、電力を供給するとしてよい。

図６は、充放電制御システム５００の構成の一例を示す。本例の充放電制御システム５００は、第１切替部３１および第２切替部３２が過放電防止回路１００および過充電防止回路２００の外部に配置される点で、図４、５と異なる。ここで、「外部」とは、過放電防止回路１００がそれぞれチップ上に構成される場合に、当該チップの外側を指してよい。また、第１切替部３１は、過放電防止回路１００が同一の基板内に集積された場合に、当該基板と異なる基板上に形成されてよい。第２切替部３２の場合も同様である。

第１切替部３１および第２切替部３２は、蓄電装置１０と充電ＩＣ６１との間に直列に接続される。第１切替部３１は、第２切替部３２と充電ＩＣ６１との間に接続される。第１切替部３１および第２切替部３２は、過放電防止回路１００および過充電防止回路２００の外部に設けられるので、過放電防止回路１００および過充電防止回路２００の内部に設けられるよりも多くの電流を流すことができる。

なお、第１インバータ５３は２段のＣＭＯＳインバータ回路を備え、第２インバータ５４は１段のＣＭＯＳインバータ回路を備える。第１コンパレータ５１および第２コンパレータ５２の負側入力端子はいずれも蓄電装置１０に接続される。例えば、第１インバータ５３は、第２インバータ５４が奇数段のＣＭＯＳインバータ回路を備える場合に、偶数段のＣＭＯＳインバータ回路を備え、第２インバータ５４が偶数段のＣＭＯＳインバータ回路を備える場合に、奇数段のＣＭＯＳインバータ回路を備える。

第１切替部３１が過放電防止回路１００の外部に配置された場合に、第２切替部３２が過充電防止回路２００の内部に配置されるとしてもよい。また、第２切替部３２が過充電防止回路２００の外部に配置された場合に、第１切替部３１は過放電防止回路１００の内部に配置されるとしてもよい。

図７は、充放電制御システム５００の構成の一例を示す。本例の充放電制御システム５００は、第１切替部３１および第２切替部３２が蓄電装置１０とグラウンドとの間に直列に接続される点で図６と異なる。第１コンパレータ５１および第２コンパレータ５２の負側入力端子は、蓄電装置１０に接続される。

本例の第１切替部３１および第２切替部３２は、それぞれ過放電防止回路１００および過充電防止回路２００の外部に配置される。第１切替部３１は、蓄電装置１０と第２切替部３２との間に直列に接続される。本例の第１切替部３１は、第２切替部３２と蓄電装置１０との間に接続されるが、第１切替部３１および第２切替部３２が接続される順番はこれには限られない。

以上の通り、充放電制御回路３００は、蓄電装置１０の過充電および過放電を防止できる。なお、第１切替部３１および第２切替部３２は、グラウンドと蓄電装置１０との間、蓄電装置１０と充電ＩＣ６１との間および充電ＩＣ６１とグラウンドとの間のいずれかに、少なくとも１つずつ設けられればよい。また、充放電制御回路３００は、第１切替部３１および第２切替部３２がＰＭＯＳトランジスタ３４を備える場合について説明した。しかし、第１切替部３１および第２切替部３２は、ＮＭＯＳトランジスタを備えてもよい。また、第１切替部３１および第２切替部３２の一方がＰＭＯＳトランジスタで他方がＮＭＯＳトランジスタを備えてもよい。次に、蓄電装置１０の特性に応じた基準電圧の設定方法について説明する。

図８Ａは、充放電制御回路３００の動作の一例を示す。横軸は充放電制御回路３００に入力される入力電圧Ｖｉｎ［Ｖ］を、縦軸は充放電制御回路３００の出力電圧Ｖｏｕｔ［Ｖ］を示す。

上述したように、充放電制御回路３００は、過放電、過充電検出用の閾値においてヒステリシスに動作する。つまり、目標電圧（放電閾値電圧Ｖｔｈｄ、充電閾値電圧Ｖｔｈｃ）は、コンパレータ５０の出力の状態に応じて異なる。具体的には、コンパレータ５０が基準電位を出力している場合の第１目標電圧はＶ１に、コンパレータ５０が入力電圧Ｖｉｎと略等しい電圧を出力している場合の第２目標電圧はＶ２に設定される。目標電圧は、充放電制御回路３００の要求される仕様に応じて適宜変更されてよい。

充放電制御回路３００の出力電圧Ｖｏｕｔが基準電位の状態で、入力電圧Ｖｉｎが増加して第１目標電圧Ｖ１になると、充放電制御回路３００の出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎと略等しい電圧が出力される。また、充放電制御回路３００の出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと略等しい状態で、入力電圧Ｖｉｎが低下して第２目標電圧Ｖ２になると、コンパレータ５０の出力電圧ＶＯＵＴは基準電位となる。

図８Ｂは、過放電防止回路１００の動作の一例を示す。横軸は過放電防止回路１００に入力される入力電圧Ｖｉｎ［Ｖ］を、縦軸は過放電防止回路１００の出力電圧Ｖｏｕｔ［Ｖ］を示す。

過放電防止回路１００は、第１目標電圧Ｖ１として上側放電閾値電圧Ｖ１ｄを有して、第２目標電圧Ｖ２として下側放電閾値電圧Ｖ２ｄを有する。具体的には、第１コンパレータ５１が基準電位を出力している場合、放電閾値電圧Ｖｔｈｄは、上側放電閾値電圧Ｖ１ｄに設定される。また、第１コンパレータ５１が入力電圧Ｖｉｎと略等しい電圧を出力している場合、放電閾値電圧Ｖｔｈｄは、下側放電閾値電圧Ｖ２ｄに設定される。

上側放電閾値電圧Ｖ１ｄおよび下側放電閾値電圧Ｖ２ｄは、放電閾値電圧Ｖｔｈｄの一例であり、蓄電装置１０の特性に応じて設定される。上側放電閾値電圧Ｖ１ｄおよび下側放電閾値電圧Ｖ２ｄは、蓄電装置１０の過放電を防止するような電圧に設定される。

図８Ｃは、過充電防止回路２００の動作の一例を示す。横軸は過充電防止回路２００に入力されるチャージャーからの充電電圧Ｖｃｈｇ［Ｖ］を、縦軸は過充電防止回路２００の蓄電装置１０への出力電圧［Ｖ］を示す。

過充電防止回路２００は、第１目標電圧Ｖ１として上側充電閾値電圧Ｖ１ｃを有して、第２目標電圧Ｖ２として下側充電閾値電圧Ｖ２ｃを有する。具体的には、第２コンパレータ５２が充電電圧Ｖｃｈｇと略等しい電圧を出力している場合、充電閾値電圧Ｖｔｈｃは、上側充電閾値電圧Ｖ１ｃに設定される。また、第２コンパレータ５２が基準電位を出力している場合、充電閾値電圧Ｖｔｈｃは、下側充電閾値電圧Ｖ２ｃに設定される。

上側充電閾値電圧Ｖ１ｃおよび下側充電閾値電圧Ｖ２ｃは、充電閾値電圧Ｖｔｈｃの一例であり、蓄電装置１０の特性に応じて設定される。上側充電閾値電圧Ｖ１ｃおよび下側充電閾値電圧Ｖ２ｃは、蓄電装置１０の過充電を防止するような電圧に設定される。

図９は、コンパレータ５０の構成の一例を示す。コンパレータ５０は、ＣＭＯＳインバータ５５および出力回路５６を備える。

ＣＭＯＳインバータ５５の電源入力端子にはコンパレータ５０に入力された入力電圧Ｖｉｎが入力される。ＣＭＯＳインバータ５５の入力端子には、コンパレータ５０に入力された基準電圧が入力される。コンパレータ５０は、電源端子に入力された入力電圧Ｖｉｎおよび入力端子に入力された基準電圧に応じてスイッチング動作する。なお、電源端子とは、ＣＭＯＳインバータ５５のソース端子に接続される端子を指し、入力端子とは、ＣＭＯＳインバータ５５のゲート端子に接続される端子を指す。

ＣＭＯＳインバータ５５は、ＣＭＯＳトランジスタ（Ｍｐ、Ｍｎ）を有する。ＣＭＯＳインバータ５５は、電源端子入力型のＣＭＯＳインバータであり、正側電源端子に入力電圧Ｖｉｎが入力され、負側電源端子にＧＮＤが接続される。本例のＣＭＯＳインバータ５５の正側電源端子とは、ＣＭＯＳトランジスタＭｐのソースに接続される端子であり、負側電源端子とは、ＣＭＯＳトランジスタＭｎのソースに接続される端子である。本例のＣＭＯＳインバータ５５の正側電源端子は、入力電圧Ｖｉｎが入力される入力電圧端子として機能する。また、ＣＭＯＳインバータ５５の入力端子には、放電閾値電圧Ｖｔｈｄに対応する上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬが入力される。上述したように、ＣＭＯＳインバータ５５の入力端子とは、ＣＭＯＳトランジスタ（Ｍｐ、Ｍｎ）の各ゲートに接続される端子を指す。本例のＣＭＯＳインバータ５５の入力端子は、基準電圧が入力される基準電圧端子として機能する。

出力回路５６は、ＣＭＯＳインバータ５５が出力した出力電圧Ｖｏｕｔｉに応じた電圧Ｖｏｕｔｃを出力する。例えば出力回路５６は、ＣＭＯＳインバータ５５と多段接続されるＣＭＯＳインバータ回路を有してよく、その他の一般的な出力用回路を有してもよい。例えば出力回路５６は、ＣＭＯＳインバータ５５の出力電圧Ｖｏｕｔｉを出力するか否かを切り替えるＰＭＯＳスイッチを有してよく、ＣＭＯＳインバータ５５の出力電圧Ｖｏｕｔｉに応じて動作するソースを接地電位に接続したＮＭＯＳ回路を有してもよい。また、出力回路５６は、複数種類の出力用回路、および、それぞれの出力用回路に対応する出力端子を有してよい。

ＣＭＯＳインバータ５５が接地電位を出力するか、または、入力電圧Ｖｉｎに略等しい電圧を出力するかは、入力電圧Ｖｉｎおよび基準電圧との差分が、ＣＭＯＳインバータ５５におけるＰＭＯＳトランジスタＭｐの閾値以上か否かにより定まる。ＣＭＯＳインバータ５５の出力が反転する動作点（目標電圧）は、基準電圧により調整することができる。本例では、出力回路５６の出力に応じて、電圧選択部４０が基準電圧ＶｒｅｆＨおよびＶｒｅｆＬのいずれかを選択することで、出力回路５６の出力に応じて目標電圧を変更することができる。これにより、充放電制御回路３００は、図８Ａ−Ｃに示したようにヒステリシス動作する。

充放電制御回路３００が動作すべき目標電圧に対して、どのような基準電圧をコンパレータ５０に入力すべきかは、コンパレータ５０に含まれるＣＭＯＳインバータ５５の特性により定まる。ただし、ＣＭＯＳインバータ５５の特性はばらつきを有するので、充放電制御回路３００が目標電圧で精度よく動作するためには、ＣＭＯＳインバータ５５の特性のばらつき等を考慮した基準電圧を用いることが好ましい。

本例では、充放電制御回路３００が過放電防止回路１００として動作する場合について説明した。即ち、ＣＭＯＳインバータ５５の電源入力端子には、入力電圧Ｖｉｎが入力される。しかしながら、充放電制御回路３００が過充電防止回路２００として動作する場合においても、コンパレータ５０は同様に動作する。但し、ＣＭＯＳインバータ５５の電源端子には充電電圧Ｖｃｈｇが入力されて、入力端子には充電閾値電圧Ｖｔｈｃに対応する上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬが入力される。

図１０は、充放電制御回路３００の基準電圧を設定する構成の一例を示す。充放電制御回路３００は、基準電圧が放電閾値電圧Ｖｔｈｄに対応する場合に、過放電防止回路１００として動作する。また、充放電制御回路３００は、基準電圧が充電閾値電圧Ｖｔｈｃに対応する場合に、過充電防止回路２００として動作する。

本例の充放電制御回路３００は、設定される目標電圧でコンパレータ５０を動作させるための基準電圧を検出する基準電圧検出モード、検出した基準電圧を基準電圧生成部２０に出力させるべく基準電圧生成部２０を設定する基準電圧設定モード、および、設定した基準電圧を用いて入力電圧Ｖｉｎと目標電圧とを比較する実動作モードの３つの動作モードを有する。また、充放電制御回路３００は、図１に示した構成に加え、モード選択部８０、テスト回路７０および電圧計７５を更に備える。また、充放電制御回路３００は、充放電制御回路３００の内部と外部とを電気的に接続する各端子ＶＰＰ、ＤＡＴＡ、ＳＣＬＫ、ＰＵＬＳＥ、ＧＮＤ、ＶＩＮ、ＶＲＥＦ、ＩＲＥＦ、ＶＭＯＮ、ＯＵＴを有する。なお、Ｖｒｅｆ端子およびＩＲＥＦ端子は同一端子であってよい。

モード選択部８０は、充放電制御回路３００の動作モードを選択する。モード選択部８０は、ＶＰＰ端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部８０は、選択した動作モードに応じて、電圧選択部４０、上側基準電圧生成部２５および下側基準電圧生成部２６を制御する。

実動作モードにおいて、モード選択部８０は、コンパレータ５０の出力状態を示す信号に基づいて電圧選択部４０に基準電圧を選択させる。これにより、図８Ａ−Ｃに示したヒステリシス動作を実現する。テスト回路７０は、カレントミラー７１およびアンプ回路７２を有する。テスト回路７０は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部４０は、上側基準電圧生成部２５が出力する上側基準電圧ＶｒｅｆＨ、下側基準電圧生成部２６が出力する下側基準電圧ＶｒｅｆＬ、および、ＶＲＥＦ端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択して、コンパレータ５０に入力する。

まず、基準電圧検出モードにおける充放電制御回路３００の動作を説明する。図１０において、主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部８０は、基準電圧検出モードを選択した場合、電圧選択部４０にＶＲＥＦ端子から出力される設定電圧Ｖｒｅｆを選択させる。基準電圧検出モードにおいては、ＶＲＥＦ端子には、徐々にレベルが変化する設定電圧が入力される。電圧選択部４０は、徐々に変化する設定電圧Ｖｒｅｆを選択して、ＣＭＯＳインバータ５５の入力端子に入力する。

また、基準電圧検出モードにおいては、ＶＩＮ端子からコンパレータ５０に、充放電制御回路３００が動作する目標電圧が入力される。本例では、ヒステリシス動作すべく、充放電制御回路３００は第１目標電圧Ｖ１および第２目標電圧Ｖ２の２つの目標電圧で動作する。この場合、ＶＩＮ端子には、第１目標電圧Ｖ１および第２目標電圧Ｖ２が順番に入力される。ＶＩＮ端子は、コンパレータ５０の電源端子に接続される。

コンパレータ５０は、入力された設定電圧Ｖｒｅｆおよび目標電圧に応じて動作する。設定電圧Ｖｒｅｆが徐々に変化するので、設定電圧Ｖｒｅｆおよび目標電圧の差分が所定値以上となった場合に、コンパレータ５０の出力状態が遷移する。コンパレータ５０の出力端子は、ＯＵＴ端子に接続される。コンパレータの出力状態が遷移したときの設定電圧Ｖｒｅｆのレベルが、当該目標電圧に対応する基準電圧のレベルとなる。コンパレータ５０の出力状態は、ＯＵＴ端子に接続される外部機器が監視してよく、電圧計７５等の充放電制御回路３００の内部回路が監視してもよい。

図１１は、基準電圧検出モードにおける基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の検出方法の概要を示す。縦軸は、ＶＩＮ端子から入力される入力電圧Ｖｉｎ、ＣＭＯＳインバータ５５の入力端子に入力される設定電圧Ｖｒｅｆおよび基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の電圧レベル［Ｖ］を示しており、横軸は時刻ｔを示す。

ＶＩＮ端子に入力される目標電圧は、時刻の経過に伴い徐々に増加して、予め定められた目標電圧に到達すると一定に保持される。設定電圧Ｖｒｅｆは、予測される上側基準電圧ＶｒｅｆＨよりも予め定められた値だけ大きい初期値まで、目標電圧と共に増加する。設定電圧Ｖｒｅｆが初期値になった後、設定電圧Ｖｒｅｆを徐々に変化（本例では減少）させて、ＣＭＯＳインバータ５５の出力が反転するときの設定電圧Ｖｒｅｆを検出する。検出された設定電圧Ｖｒｅｆは、入力されている目標電圧に対する基準電圧となる。このような処理を、第１目標電圧Ｖ１および第２目標電圧Ｖ２の双方に対して行い、それぞれに対応する基準電圧ＶｒｅｆＨおよびＶｒｅｆＬを検出する。モード選択部８０は、検出した設定電圧に基づいて、基準電圧生成部２０を設定する。なお、入力電圧Ｖｉｎおよび設定電圧の変化の態様は、図１１に示した例に限定されない。入力電圧Ｖｉｎが目標電圧に達した後で、コンパレータ５０の出力状態が遷移するように設定電圧を変化させればよい。

図１２は、本実施形態に係る基準電圧生成部２０の備える基本回路を示す。上側基準電圧生成部２５および下側基準電圧生成部２６は、それぞれ基準電圧生成部２０と同一の回路を有してよい。本実施形態に係る基準電圧生成部２０は、図１２（ｂ）に示すように、エンハンスメント状態とディプレッション状態の２状態にすることができる素子を利用して、基準電圧を生成する。

図１２（ａ）は、ディプレッション型ＭＯＳトランジスタＭ１とエンハンスメント型ＭＯＳトランジスタＭ２で構成される基準電圧生成部２０を示す。図１２（ａ）の各ＭＯＳトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型およびエンハンスメント型として機能する。

図１２（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１と、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２とを有する基準電圧生成部２０を示す。第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は、フローティングゲートおよびコントロールゲートをそれぞれ有する。本例の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負および電荷量を指す。本例では、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのＭＯＳトランジスタは、ディプレッション型またはエンハンスメント型として機能する。

第１ＭＯＳトランジスタＭ１は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第１ＭＯＳトランジスタＭ１は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。

第２ＭＯＳトランジスタＭ２は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第２ＭＯＳトランジスタＭ２のドレイン端子は、第１ＭＯＳトランジスタＭ１のソース端子に接続される。第２ＭＯＳトランジスタＭ２は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の接続点から基準電圧を出力する。

図１２（ｂ）に示した基準電圧生成部２０は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の接続点から出力される基準電圧を調整できる。モード選択部８０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２のフローティングゲートが保存する電荷の状態を制御することで、基準電圧を調整する。

図１３は、トンネル酸化膜を備える不揮発性記憶素子９０を示す。不揮発性記憶素子９０は、基板９１、トンネル酸化膜９４、フローティングゲート９５、絶縁膜９６およびコントロールゲート９７を備える。

不揮発性記憶素子９０は、フローティングゲート９５を有することにより、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子である。本例の基板９１は、ｐ型基板で構成される。基板９１は、ソース領域９２およびドレイン領域９３を有する。ソース領域９２およびドレイン領域９３は、イオン注入等の一般的なＣＭＯＳプロセスを用いて形成される。基板９１上には、トンネル酸化膜９４、フローティングゲート９５、絶縁膜９６およびコントロールゲート９７の順に積層して形成される。

コントロールゲート９７は、不揮発性記憶素子９０のゲート端子に印加された電圧により、ソース領域９２とドレイン領域９３との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子９０は、ソース領域９２とドレイン領域９３との間に流れる電流をオンオフする。

絶縁膜９６は、フローティングゲート９５とコントロールゲート９７との間を絶縁する。絶縁膜９６は、ＣＭＯＳプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート９５に蓄積された電荷の状態は、コントロールゲート９７に印加された電圧に応じて変化する。例えば、コントロールゲート９７に印加された電圧に応じて、フローティングゲート９５に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子９０の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。

トンネル酸化膜９４は、通常、基板９１とフローティングゲート９５との間を絶縁する。しかし、トンネル酸化膜９４は、コントロールゲート９７に予め定められた値以上の電圧が印加されると、ＦＮトンネリング（ファウラーノルドハイム トンネリング）により導通状態となる。ＦＮトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート９５は、ＦＮトンネリングによりソース領域９２から電子が注入され、または、電子を放出する。これにより、フローティングゲート９５が保存する電荷の状態が制御される。

図１４は、基準電圧生成部２０の回路構成の一例を示す。基準電圧生成部２０が、基準電圧を出力している状態において、スイッチ（ＳＷ）は以下のように制御される。
ＳＷｌ：ＶＤＤ（ＶＩＮ）
ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意

基準電圧生成部２０は、スイッチが図１４のように制御された状態において、第１ＭＯＳトランジスタＭｌがディプレッション状態、第２ＭＯＳトランジスタＭ２がエンハンスメント状態のとき、基準電圧が生成される。なお、ＶＤＤ端子は、上側基準電圧生成部２５および下側基準電圧生成部２６としては、電源電圧を印加する端子として機能する。一方で、ＶＤＤ端子には、充放電制御回路３００のＶＩＮ端子から入力される電圧が入力されるので、充放電制御回路３００のＶＩＮ端子に対応する。

より具体的には、基準電圧生成部２０は、コントロールゲートおよびフローティングゲートを有して、ディプレッション型として機能する第１ＭＯＳトランジスタＭｌを備える。また、基準電圧生成部２０は、コントロールゲートおよびフローティングゲートを有して、エンハンスメント型として機能する第２書込ＭＯＳトランジスタＭ２を備える。第２書込ＭＯＳトランジスタＭ２は、第１ＭＯＳトランジスタＭｌと直列に接続される。第１ＭＯＳトランジスタＭｌおよび第２書込ＭＯＳトランジスタＭ２は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部２０は、第１ＭＯＳトランジスタＭｌおよび第２書込ＭＯＳトランジスタＭ２の接続点から基準電圧を出力する。

図１５は、基準電圧生成部２０の回路構成の一例を示す。上側基準電圧生成部２５および下側基準電圧生成部２６は、それぞれ図１５に示す基準電圧生成部２０と同一の回路を有してよい。基準電圧生成部２０は、トンネル酸化膜を有する第１書込ＭＯＳトランジスタＭ１ｗおよびトンネル酸化膜を有さない第１出力ＭＯＳトランジスタＭ１ｒ、ならびに、トンネル酸化膜を有する第２書込ＭＯＳトランジスタＭ２ｗおよびトンネル酸化膜を有さない第２出力ＭＯＳトランジスタＭ２ｒを含む。

第１書込ＭＯＳトランジスタＭ１ｗ、および、第１出力ＭＯＳトランジスタＭ１ｒは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートおよびコントロールゲートは、第１出力ＭＯＳトランジスタＭ１ｒのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。

第１書込ＭＯＳトランジスタＭ１ｗのソース端子は、第２書込ＭＯＳトランジスタＭ２ｗのドレイン端子に接続される。図１４に示した構成と同様に、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチＳＷ１は、第１書込ＭＯＳトランジスタＭ１ｗのドレイン端子に、電圧ＶＰＰを印加するか、接地電位等の電圧ＶＳＳを印加するかを選択する。スイッチＳＷ２は、第２書込ＭＯＳトランジスタＭ２ｗのソース端子に、電圧ＶＰＰを印加するか、接地電位等の電圧ＶＳＳを印加するかを選択する。

第１出力ＭＯＳトランジスタＭ１ｒのドレイン端子には、所定の電圧ＶＤＤが印加される。第１出力ＭＯＳトランジスタＭ１ｒのソース端子は、第２出力ＭＯＳトランジスタＭ２ｒのドレイン端子に接続される。当該接続点における電圧が、基準電圧として出力される。第２出力ＭＯＳトランジスタＭ２ｒのソース端子には、電圧ＶＳＳが印加される。

第２書込ＭＯＳトランジスタＭ２ｗおよび第２出力ＭＯＳトランジスタＭ２ｒは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートおよびコントロールゲートは、第２出力ＭＯＳトランジスタＭ２ｒのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。

第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Ｖｔｈを制御することができる。そして、上述したように、２つの第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートおよびコントロールゲートが互いに電気的に接続されるので、第１出力ＭＯＳトランジスタＭ１ｒは、第１書込ＭＯＳトランジスタＭ１ｗと同一の閾値電圧Ｖｔｈを有する。また、第２出力ＭＯＳトランジスタＭ２ｒも同様に、第２書込ＭＯＳトランジスタＭ２ｗと同一の閾値電圧Ｖｔｈを有する。

なお、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒは、トンネル酸化膜を有していないので、電源電圧ＶＤＤを印加し続けた場合においても、不揮発性記憶素子のトンネル酸化膜から電子がリークするディスターブによる閾値電圧Ｖｔｈの変動がない。このため、基準電圧を精度よく生成できる。また、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒは、基準電圧生成部２０において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧に影響せず、基準電圧を精度よく生成できる。

図１６は、基準電圧の設定方法の一例を示すフロー図である。ステップＳ１００において、ＣＭＯＳインバータ５５の電源端子に入力される目標電圧を予め定められた値に設定する。

基準電圧検出モードでは、コンパレータ５０が目標電圧に応じて動作するためにＣＭＯＳインバータ５５の入力端子に入力されるべき電圧を検出する。ステップＳ２００において、図１１において説明したように、ステップＳ１００で設定した目標電圧に対応する基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を検出する。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、充放電制御回路３００の外部機器に記憶される。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、充放電制御回路３００の内部に記憶されてもよい。

基準電圧設定モードでは、ステップＳ２００において検出した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を基準電圧生成部２０に設定する。基準電圧設定モードを実行するステップＳ３００は、ステップＳ３１０〜ステップＳ３３０を有する。なお、それぞれの目標電圧に対してステップＳ３００の処理を行う。設定された目標電圧は、ＣＭＯＳインバータ５５の電源端子に入力される。

ステップＳ３１０において、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップＳ３１０における基準状態は、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧を十分高くして、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態（すなわち、フローティングゲートにおける電荷量が略零の状態）を指してもよい。ステップＳ３１０では、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする。

ステップＳ３２０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー７１が生成した調整用電流を印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を正方向に変動させる。これにより、２つの第２ＭＯＳトランジスタＭ２を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第２出力ＭＯＳトランジスタＭ２ｒに流れるべき電流と略等しい電流が与えられてよい。ステップＳ３２０においては、基準電圧生成部２０から出力される基準電圧が、目標電圧に対してステップＳ２００で検出した基準電圧と略等しくなるまで、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。

次に、ステップＳ３３０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー７１が生成した調整用電流を印加しない状態で、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第１書込ＭＯＳトランジスタＭ１ｗの閾値電圧を負方向に変動させる。これにより、２つの第１ＭＯＳトランジスタＭ１を所定のディプレッション状態に設定する。ステップＳ３３０においても、基準電圧生成部２０から出力される基準電圧が、目標電圧に対してステップＳ２００で検出した基準電圧と略等しくなるまで、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。このような処理を、上側基準電圧生成部２５および下側基準電圧生成部２６に対して行う。これにより、ステップＳ２００で検出した基準電圧と等しい電圧を、上側基準電圧生成部２５および下側基準電圧生成部２６に出力させることができる。ステップＳ３００では、上側基準電圧ＶｒｅｆＨを下側基準電圧ＶｒｅｆＬよりも先に設定しても、下側基準電圧ＶｒｅｆＬを先に設定してもどちらでも構わない。

図１７は、基準電圧の設定方法を説明するための図である。図１７（ａ）は、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒの設定方法を示す。初めに、第１書込ＭＯＳトランジスタＭｌｗのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第１書込ＭＯＳトランジスタＭｌｗの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチＳＷ１およびＳＷ９を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒを設定するときに、第１ＭＯＳトランジスタＭｌｗ、ｒに電流が流れないようにする。

次に、第２出力ＭＯＳトランジスタＭ２ｒに、調整用電流Ｉｒｅｆを印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部２０が出力する基準電圧が所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。

図１７（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１ｗ、ｒの設定方法を示す。第１ＭＯＳトランジスタＭ１ｗ、ｒを設定する場合、調整用電流Ｉｒｅｆを止める。そして、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流が、調整用電流Ｉｒｅｆと略同一となるように、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流を検出する代わりに、基準電圧生成部２０が出力する基準電圧が、上述した所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。

図１８は、不揮発性記憶素子９０の設定方法を示す。不揮発性記憶素子９０は、上述した第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗに対応する。不揮発性記憶素子９０は、コントロールゲートおよびフローティングゲートを有するＮＭＯＳタイプの素子である。不揮発性記憶素子９０は、ＦＮトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。

図１８（ａ）は、不揮発性記憶素子９０の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図１８（ｂ）は、不揮発性記憶素子９０の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子９０の閾値電圧を制御する。

閾値電圧を正方向に変動させる場合、図１８（ａ）に示すように、コントロールゲート端子に電圧ＶＰＰを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子９０のフローティングゲートには、ＦＮトンネリングにより電子が注入され、不揮発性記憶素子９０の閾値電圧Ｖｔｈが上がる。なお、電圧ＶＰＰは、不揮発性記憶素子９０のトンネル酸化膜においてＦＮトンネリングするために必要な電圧である。

閾値電圧を正方向に変動させる場合、図１８（ｂ）に示すように、コントロールゲート端子を接地して、ソース端子に電圧ＶＰＰを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子９０は、ＦＮトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子９０の閾値電圧Ｖｔｈが下がる。図１８（ａ）および（ｂ）において説明した動作を組み合わせることで、不揮発性記憶素子９０の閾値電圧を所定の電圧に調整することができる。上述したように、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を調整すれば、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒの閾値電圧も同様に調整される。

図１９は、基準電圧設定モードにおける充放電制御回路３００の動作の一例を示す。本例の充放電制御回路３００は、上側基準電圧生成部２５の第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。

モード選択部８０は、上側基準電圧生成部２５の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。モード選択部８０は、電圧選択部４０に、Ｖｒｅｆ端子を選択させる。この場合、Ｖｒｅｆ端子には、外部から電圧が入力されない。カレントミラー７１は、外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さな調整用電流Ｉｒｅｆを生成して、上側基準電圧生成部２５に出力する。例えばカレントミラー７１は、外部電流ＩＲＥＦの１／ｎ倍（ただしｎ＞１）の大きさの調整用電流Ｉｒｅｆを生成する。これにより、微小な調整用電流Ｉｒｅｆを精度よく生成できる。なお、充放電制御回路３００がカレントミラー７１を有さない場合、充放電制御回路３００の外部から微小な調整用電流Ｉｒｅｆを入力してもよい。

アンプ回路７２は、電圧選択部４０を介して上側基準電圧生成部２５の出力を受け取り、当該出力を増幅した信号をＶＭＯＮ端子に出力する。電圧計７５には、アンプ回路７２が出力した増幅信号が入力される。これにより、ＶＭＯＮ端子に接続される計測機器における信号対雑音比を向上させる。電圧計７５は、アンプ回路７２が出力した増幅信号の電圧を検出する。また、充放電制御回路３００の外部に電圧計７５が設けられてもよい。モード選択部８０は、アンプ回路７２が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、上側基準電圧生成部２５の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。

本例の上側基準電圧生成部２５は、後述する調整シーケンス（１）から（５）を用いて、上側基準電圧ＶｒｅｆＨが設定される。また、下側基準電圧生成部２６に基準電圧ＶｒｅｆＬが設定される場合も本例の上側基準電圧生成部２５と同様の構成で設定される。

図２０は、第２書込ＭＯＳトランジスタＭ２ｗへの書き込み動作の一例を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第２書込ＭＯＳトランジスタＭ２ｗには、モード選択部８０から制御パルスが入力される。

まず、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０が出力する電圧をモニターしたモニター電圧Ｖｍｏｎは増加する。制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが、設定すべき終了電圧よりも十分大きくなるまで第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに印加される。

次に、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧に徐々に近づくように印加される。

制御パルスは、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス１回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部８０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。なお、モード選択部８０は、第２制御パルスが印加されて、モニター電圧Ｖｍｏｎが終了電圧よりも小さくなった場合、第１制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Ｖｍｏｎを終了電圧に近づけられる。このような処理を、モニター電圧Ｖｍｏｎと終了電圧との差が許容範囲となるまで続行する。

なお、モード選択部８０は、ＶＰＰ端子、ＤＡＴＡ端子、ＳＣＬＫ端子およびＰＵＬＳＥ端子に接続される。モード選択部８０は、ＶＰＰ端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部８０は、ＰＵＬＳＥ端子から入力される周期信号により、制御パルスのパルス幅を制御する。ＳＣＬＫ端子は、モード選択部８０の動作クロックとなるクロック信号をモード選択部８０に出力する。ＤＡＴＡ端子は、テストモードに関するデータ信号をモード選択部８０に出力する。

図２１は、基準電圧設定モードにおける充放電制御回路３００の動作の一例を示す。本例の充放電制御回路３００は、上側基準電圧生成部２５の第１書込ＭＯＳトランジスタＭ１ｗへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。

第１書込ＭＯＳトランジスタＭ１ｗへの書き込みは、図１９で示した第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う場合と、上側基準電圧生成部２５にカレントミラー７１の出力が入力されない点で異なる。その他の構成は、基本的に図１９の場合と同一である。

図２２は、第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第１書込ＭＯＳトランジスタＭ１ｗには、モード選択部８０から制御パルスが入力される。

まず、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第１制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧よりも十分小さくなるまで第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに印加される。

次に、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは増加する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎを終了電圧に徐々に近づくように調整される。

第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作の場合も、モード選択部８０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Ｖｍｏｎが終了電圧と略一致した場合に終了する。モニター電圧Ｖｍｏｎが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。

図２３は、本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。各構成は、図１５に示した基準電圧生成部２０の回路構成と同一である。実動作モードにおいて基準電圧生成部２０が基準電圧を出力している状態では、図２３に示すようにスイッチは以下のように制御される。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意

基準電圧生成部２０は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第１ＭＯＳトランジスタＭ１ｗ、ｒ、および、エンハンスメント状態に設定された第２ＭＯＳトランジスタＭ２ｗ、ｒを用いて、基準電圧を生成する。

基準電圧生成部２０の出力する基準電圧は、調整シーケンス（１）から（５）を用いて調整される。
＜調整シーケンス（１）＞
図２４は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第１ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧が、基準電圧生成部２０に設定すべき基準電圧よりも十分高くなるように制御する。調整シーケンス（１）において、スイッチは以下のように制御される。これにより、第１ＭＯＳトランジスタＭ１から第２ＭＯＳトランジスタＭ２に電流が流れない状態にする。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意

＜調整シーケンス（２）＞
図２５は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加することで、第２ＭＯＳトランジスタＭ２ｗ、ｒを、図２０において説明した初期状態に設定する。調整シーケンス（２）において、スイッチは以下のように制御される。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＰＰ

＜確認シーケンス＞
なお、調整シーケンス（２）および後述する調整シーケンス（３）における第２ＭＯＳトランジスタＭ２ｗ、ｒの状態は、基準電圧生成部２０が出力する基準電圧をモニタすることで判別できる。
図２６は、基準電圧生成部２０の回路構成の一例を示す。本例の充放電制御回路３００は、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆを流すことにより、基準電圧生成部２０が出力する基準電圧を確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４、ＳＷ５：ＯＰＥＮ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意

図２７は、調整シーケンス（２）における、第１制御パルスの書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は第２ＭＯＳトランジスタＭ２ｗ、ｒに対する第１制御パルスの書き込み時間を示す。

第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図２７に示すように経時的に変化する。モード選択部８０は、図２０において説明した初期状態になるまで、第１制御パルスを生成する。

＜調整シーケンス（３）＞
図２８は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加することで、図２０において説明したように、基準電圧生成部２０が出力する基準電圧を所定の終了電圧に近づける。調整シーケンス（３）においては、調整用電流Ｉｒｅｆを第２出力ＭＯＳトランジスタＭ２ｒに流しながら、第２制御パルスを印加する。調整シーケンス（３）において、スイッチは以下のように制御される。基準電圧が予め定められた電圧より下がりすぎた場合は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、基準電圧を増大させてよい。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＳＳ

図２９は、調整シーケンス（２）および（３）における閾値電圧Ｖｔｈの変化を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。

図２８に係る構成では、第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈが、図２９の調整シーケンス（３）に示すように、第２制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを基準電圧となるように調整する。

図３０は、調整シーケンス（３）と確認シーケンスを交互に行う場合の、閾値電圧Ｖｔｈの変化を示す。確認シーケンスでは、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部８０は、調整シーケンス（３）において生成する第２制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。

調整シーケンス（３）は、基準電圧生成部２０が出力する基準電圧が予め定められた値になると終了する。これにより、第２ＭＯＳトランジスタＭ２ｗ、ｒの調整は終了する。次に、第１ＭＯＳトランジスタＭ１ｗ、ｒを調整する。

＜調整シーケンス（４）＞
図３１は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒを、図２２において説明した初期状態に設定する。調整シーケンス（４）において、スイッチは以下のように制御される。
ＳＷｌ：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４、ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意

＜調整シーケンス（５）＞
図３２は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加することで、図３０において説明したように、基準電圧生成部２０が出力する基準電圧を所定の終了電圧に近づける。なお、調整シーケンス（４）および（５）においては、外部から調整用電流Ｉｒｅｆが印加されない。ただし、第１ＭＯＳトランジスタＭ１ｗ、ｒが、調整用電流Ｉｒｅｆに対応する電流を生成する。調整シーケンス（５）において、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意

図３３は、調整シーケンス（４）および（５）における閾値電圧Ｖｔｈの変化を示す。縦軸は第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。調整シーケンス（４）において、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図３３に示すように経時的に減少する。モード選択部８０は、図２２において説明した初期状態になるまで、第１制御パルスを生成する。

調整シーケンス（５）では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈが、第２制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを基準電圧となるように調整する。確認シーケンスでは、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部８０は、調整シーケンス（５）において生成する第２制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。

調整シーケンス（５）は、基準電圧生成部２０が出力する基準電圧が予め定められた値になると終了する。これにより、第１ＭＯＳトランジスタＭ１ｗ、ｒの調整は終了し、基準電圧生成部２０の調整が終了する。なお、調整シーケンス（４）および（５）における基準電圧を確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図１５に示した例と同様に制御される。

図３４は、カレントミラー７１の接続例を示す図である。本例のモード選択部８０は、ゲート制御部として動作する書き込み回路８５を備える。書き込み回路８５は、図１４から図３３に関連して説明したスイッチＳＷ１からＳＷ１０を制御することで、基準電圧生成部２０の第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを入力する。

カレントミラー７１は、基準電圧設定モードにおいて、充放電制御回路３００の外部から入力された外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さい調整用電流Ｉｒｅｆを生成する。例えば、カレントミラー７１は、充放電制御回路３００の外部から入力された外部電流ＩＲＥＦに基づいて、ｎ分の１の大きさの調整用電流Ｉｒｅｆを生成する。本例のカレントミラー７１は、第１出力ＭＯＳトランジスタＭ１ｒと共通の外部端子に接続される。カレントミラー７１は、当該外部端子から入力される外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦより小さい微小な調整用電流Ｉｒｅｆを生成する。

また、カレントミラー７１と、基準電圧生成部２０の出力端子との間には、スイッチＳＷ０が設けられる。各調整シーケンスに応じて、モード選択部８０は、スイッチＳＷ０を制御する。例えば、調整シーケンス（３）においては、モード選択部８０は、スイッチＳＷ０をオンにする。また、調整シーケンス（４）、（５）においては、モード選択部８０は、スイッチＳＷ０をオフにして、第２出力ＭＯＳトランジスタＭ２ｒに流れる調整用電流Ｉｒｅｆを遮断する。

本例の基準電圧の設定方法は、調整シーケンス（１）において第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートに蓄積された電荷が基準状態で、調整シーケンス（３）において第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが入力される。そのため、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが流れる場合に、第１出力ＭＯＳトランジスタＭ１ｒから第２出力ＭＯＳトランジスタＭ２ｒに電流が流れない。このため、第２ＭＯＳトランジスタＭ２ｗ、ｒの設定精度が向上する。よって、第１出力ＭＯＳトランジスタＭ１ｒのドレイン端に、ディプレッション型ＭＯＳトランジスタＭ１ｒに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。

図３５は、実動作モードにおける充放電制御回路３００の構成の一例を示す。充放電制御回路３００は、モード選択部８０が実動作モードを選択した場合、ＶＩＮ端子、ＯＵＴ端子、ＧＮＤ端子を使用する。充放電制御回路３００は、ＶＩＮ端子から入力された電圧が予め定められた目標電圧以上か否かを検出して、ＯＵＴ端子に出力する。

上側基準電圧生成部２５は、上側基準電圧ＶｒｅｆＨを出力する。また、下側基準電圧生成部２６は、下側基準電圧ＶｒｅｆＬを出力する。コンパレータ５０には、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）および入力電圧Ｖｉｎが入力される。コンパレータ５０は、ＯＵＴ端子に基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）および入力電圧Ｖｉｎに応じた信号を出力する。

電圧選択部４０は、コンパレータ５０の出力に応じて、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を選択する。電圧選択部４０は、選択した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）をコンパレータ５０に入力する。これにより、ＣＭＯＳインバータ５５の目標電圧は、ヒステリシス動作すべくコンパレータ５０の出力に応じて変更される。

図３６は、基準電圧生成部２０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の他の接続例を示す。なお、図３６（ａ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図１２（ａ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同様の素子である。図３６（ｂ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図１２（ｂ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同様の不揮発性記憶素子である。

本例においては、第１ＭＯＳトランジスタＭ１のゲートが第２ＭＯＳトランジスタＭ２のソースに接続される。また、第１ＭＯＳトランジスタＭ１のソース、第２ＭＯＳトランジスタＭ２のドレイン、および、第２ＭＯＳトランジスタＭ２のゲートは互いに接続される。基準電圧生成部２０は、当該接続点から、基準電圧を出力する。

図１５に示した構成において、書込側および出力側の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図３６における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同一の接続を有してよい。この場合であっても、図１０から図３５において説明した方法と同様の方法で、書込側および出力側の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２を設定することができる。なお、図１０から図３５においては、主に充放電制御回路３００が過放電防止回路１００として動作する場合について説明した。しかし、入力電圧Ｖｉｎを充電電圧Ｖｃｈｇに適宜読み替えることにより、充放電制御回路３００が過充電防止回路２００として動作する場合にも同様の方法で、基準電圧を設定できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 蓄電装置、２０ 基準電圧生成部、２５ 上側基準電圧生成部、２６ 下側基準電圧生成部、３０ 切替部、３１ 第１切替部、３２ 第２切替部、３３ 還流ダイオード、３４ ＰＭＯＳトランジスタ、４０ 電圧選択部、４１ 第１電圧選択部、４２ 第２電圧選択部、５０ コンパレータ、５１ 第１コンパレータ、５２ 第２コンパレータ、５３ 第１インバータ、５４ 第２インバータ、５５ ＣＭＯＳインバータ、５６ 出力回路、６０ チャージャー／負荷部、６１ 充電ＩＣ、６２ 負荷、７０ テスト回路、７１ カレントミラー、７２ アンプ回路、７５ 電圧計、８０ モード選択部、８５ 書き込み回路、９０ 不揮発性記憶素子、９１ 基板、９２ ソース領域、９３ ドレイン領域、９４ トンネル酸化膜、９５ フローティングゲート、９６ 絶縁膜、９７ コントロールゲート、１００ 過放電防止回路、２００ 過充電防止回路、３００ 充放電制御回路、５００ 充放電制御システム

Claims (7)

1. 蓄電装置が出力する入力電圧が予め定められた放電閾値電圧を超えたか否かによって、前記入力電圧を負荷に放電させるか否かを制御する過放電防止回路であって、
   前記放電閾値電圧に対応する予め定められた第１基準電圧を生成する第１基準電圧生成部と、
   第１ＣＭＯＳインバータを有し、前記第１基準電圧が前記第１ＣＭＯＳインバータの入力端子に入力され、前記入力電圧が前記第１ＣＭＯＳインバータの電源端子に入力される第１コンパレータと
   を備え、
   前記第１コンパレータは、前記第１ＣＭＯＳインバータの出力が反転したか否かにより前記入力電圧が前記放電閾値電圧を超えたか否かを検出し、
   前記第１基準電圧生成部は、
   コントロールゲートおよびフローティングゲートを有し、ディプレッション型として機能させる第１書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有し、エンハンスメント型として機能させる第２書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、ディプレッション型として機能させる第１出力ＭＯＳトランジスタと、
   前記第２書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、前記第１出力ＭＯＳトランジスタと直列に接続され、エンハンスメント型として機能させる第２出力ＭＯＳトランジスタと
   を有し、
   前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、
   前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタは、前記トンネル酸化膜を有さず、前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタの接続点から前記基準電圧を出力する過放電防止回路。
2. 前記第１ＣＭＯＳインバータの出力信号に応じてオンオフが制御され、前記入力電圧が前記放電閾値電圧を超えた場合に、前記入力電圧を前記負荷に出力し、前記入力電圧が前記放電閾値電圧以下の場合に、前記入力電圧が前記負荷へ出力されるのを遮断する第１切替部をさらに備える請求項１に記載の過放電防止回路。
3. 蓄電装置に入力される充電電圧が予め定められた充電閾値電圧を超えたか否かによって、前記蓄電装置を充電させるか否かを制御する過充電防止回路であって、
   前記充電閾値電圧に対応する予め定められた第２基準電圧を生成する第２基準電圧生成部と、
   第２ＣＭＯＳインバータを有し、前記第２基準電圧が前記第２ＣＭＯＳインバータの入力端子に入力され、前記充電電圧が前記第２ＣＭＯＳインバータの電源端子に入力される第２コンパレータと
   を備え、
   前記第２コンパレータは、前記第２ＣＭＯＳインバータの出力が反転したか否かにより前記充電電圧が前記充電閾値電圧を超えたか否かを検出し、
   前記第２基準電圧生成部は、
   コントロールゲートおよびフローティングゲートを有し、ディプレッション型として機能させる第１書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有し、エンハンスメント型として機能させる第２書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、ディプレッション型として機能させる第１出力ＭＯＳトランジスタと、
   前記第２書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、前記第１出力ＭＯＳトランジスタと直列に接続され、エンハンスメント型として機能させる第２出力ＭＯＳトランジスタと
   を有し、
   前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、
   前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタは、前記トンネル酸化膜を有さず、前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタの接続点から前記基準電圧を出力する過充電防止回路。
4. 前記第２ＣＭＯＳインバータの出力信号に応じてオンオフが制御され、前記充電電圧が前記充電閾値電圧を超えた場合に、前記充電電圧が前記蓄電装置へ出力されるのを遮断し、前記充電電圧が前記充電閾値電圧以下の場合に、前記充電電圧を前記蓄電装置に出力する第２切替部をさらに備える請求項３に記載の過充電防止回路。
5. 請求項２に記載の前記過放電防止回路、および、請求項４に記載の前記過充電防止回路を備え、
   前記蓄電装置と前記負荷との間には、前記第１切替部および前記第２切替部が直列に接続される充放電制御回路。
6. 前記第１基準電圧は、第１上側基準電圧および前記第１上側基準電圧よりも小さい第１下側基準電圧を有し、
   前記第２基準電圧は、第２上側基準電圧および前記第２上側基準電圧よりも小さい第２下側基準電圧を有し、
   前記第１上側基準電圧および前記第１下側基準電圧のいずれか一方を選択して前記第１ＣＭＯＳインバータの前記入力端子に出力し、かつ、前記第２上側基準電圧および前記第２下側基準電圧のいずれか一方を選択して前記第２ＣＭＯＳインバータの前記入力端子に出力する電圧選択部を備え、
   前記電圧選択部は、
   前記入力電圧が前記第１上側基準電圧により定まる上側放電閾値電圧を超えた場合に、前記第１下側基準電圧を選択し、前記入力電圧が前記第１下側基準電圧により定まる下側放電閾値電圧以下の場合に、前記第１上側基準電圧を選択し、
   前記充電電圧が前記第２上側基準電圧により定まる上側充電閾値電圧を超えた場合に、前記第２下側基準電圧を選択し、前記充電電圧が前記第２下側基準電圧により定まる下側充電閾値電圧以下の場合に、前記第２上側基準電圧を選択する請求項５に記載の充放電制御回路。
7. 前記基準電圧生成部は、
   コントロールゲートおよびフローティングゲートを有し、ディプレッション型として機能させる第１書込ＭＯＳトランジスタと、
   前記第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有し、エンハンスメント型として機能させる第２書込ＭＯＳトランジスタと
   を有し、
   前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、
   前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタの接続点から前記基準電圧を出力する請求項５または６に記載の充放電制御回路。