KR20070122131A

KR20070122131A - 부전위 방전 회로

Info

Publication number: KR20070122131A
Application number: KR1020070048114A
Authority: KR
Inventors: 마사오 쿠리야마
Original assignee: 삼성전자주식회사
Priority date: 2006-06-23
Filing date: 2007-05-17
Publication date: 2007-12-28
Also published as: JP2008004204A; US7714637B2; US20070297242A1; KR100897286B1; JP4989927B2

Abstract

외부 전압의 변동의 영향을 받지 않고, 일정 속도로 전하를 방출할 수 있는, 부전위 방전 회로의 제공을 목적으로 한다.

본 발명의 부전위 방전 회로는 내부 전압 발생 회로(10)에 접속되고, 제1 방전 타이밍 신호를 레벨 쉬프트하여 출력하는 레벨 시프터(13)과, 레벨 시프터(13)의 출력을 반전하여 출력하는 인버터(14)와, 인버터(14)에 의해 구동되는 제1 PMOS 트랜지스터(15)와, 제1 PMOS 트랜지스터에 직렬 접속된 전압 보호용 제2 PMOS 트랜지스터(16) 및 제1 NMOS 트랜지스터(17)과, 제2 방전 타이밍 신호가 입력되고, 제1 NMOS 트랜지스터(17)와의 접속 노드를 출력 단자로 하며, 소스가 그라운드에 접속된 제2 NMOS 트랜지스터(18)을 가진다.

Description

부전위 방전 회로{NEGATIVE POTENTIAL DISCHARGE CIRCUIT}

도1은 본 발명에 의한 부전위 방전 회로를 나타내는 회로도이다.

도2는 종래의 NOR형 플래시 메모리 장치의 블록 구성을 나타내는 블록도이다.

도3은 본 발명의 부전위 방전 회로의 타이밍을 나타내는 타이밍도이다.

도4는 종래의 부전위 방전 회로를 나타내는 회로도이다.

도5는 밴드 갭 레퍼런스 회로의 회로예이다.

도6은 다른 내부 전압 발생 회로의 구성을 나타내는 회로도이다.

* 도면의 주요부분에 대한 부호의 설명*

　　　　10　내부 전압 발생 회로

　　　　11　챠지 펌프

　　　　12　리미터

　　　　13　레벨 시프터

　　　　14　인버터

　　　　15　제1 PMOS 트랜지스터

　　　　16　제2 PMOS 트랜지스터

　　　　17　제1 NMOS 트랜지스터

　　　　18　제2 NMOS 트랜지스터

　　　　19　출력 단자

　　　　20　저항

　　　　21　제2 연산 증폭기

　　　　22　제1 연산 증폭기

　　　　23, 26　PMOS 트랜지스터

　　　　24, 27　NMOS 트랜지스터

　　　　25　출력 단자

　　　　T1　제1 방전 타이밍 신호

　　　　T2　제2 방전 타이밍 신호

　　　　VREF　기준 전압

　　　　R1~R3　저항

　　　　D1, D2　다이오드

　　　　OP　연산 증폭기

본 발명은, 반도체 장치의 회로에 관한 것으로, 자세하게는, 부전압의 방전을 제어하는 부전위 방전 회로에 관한 것이다.

종래, NOR형 플래시 메모리 어레이의 메모리 셀의 각 노드간에는 기생 용량 이 존재하며, 메모리 용량의 증가에 수반해 메모리 어레이 형상이 확대됨에 따라 기생 용량도 증가하며, 특히 소거 동작시의 소거 전압의 인가/방전에 영향을 주는 것으로 알려져 있다. 소거 동작에 있어서의 부전위 방전 회로에 대해 설명한다.

도2는, NOR형 플래시 메모리 장치의 구성을 나타내는 블럭도이다. 도2에서, 컨트롤러는, 커멘드 인터페이스로 디코드된 커멘드에 근거해 데이터의 기입, 독출, 소거 등의 시퀸스 제어를 실시한다. 데이터의 기입 및 소거에는, 전원 전압을 승압한 승압 전압이 이용된다. 이 때문에, 컨트롤러에 의해 각 동작 모드에 따라 제어되는 내부 전원 제어 회로가 설치되어 있다. 내부 전원 제어 회로의 출력은, 로우 디코더나 컬럼 디코더를 통해 워드선이나 비트선에 공급된다.

메모리 셀 어레이는, 워드선과 비트선에 접속된 부유 게이트형 전계 효과 트랜지스터의 메모리 셀을 매트리스형태로 배치하여 구성되고, 메모리 셀의 제어 게이트를 구동하는 로우 디코더 회로를 구비한다. 부유 게이트형 전계 효과 트랜지스터는, 반도체 기판의 N형 웰내에 설치된 P형 웰내에 형성된 소스 및 드레인과, 소스 및 드레인간상에 절연막을 통해 형성된 부유 게이트와, 부유 게이트상에 절연막을 통해 형성된 제어 게이트를 포함한다.

종래에 있어서의 플래시 메모리의 소거 방법인, 예를 들면 기판 소거 방법에서는, 컨트롤러는 내부 전원 제어 회로의 부전압 승압 회로와 정전압 승압 회로를 제어하고, 게이트(Vg)를 부전압(예를 들면-9 V)으로 하고, 소스(Vs)와 드레인(Vd)를 오픈 상태, 기판(Vb)를 정전압(예를 들면 5 V~9 V)로 제어하여, 부유 게이트에 축적된 전자를 기판으로 방출한다. 다음으로, 컨트롤러는, 축적된 전자의 방출을 소정 시간 실시한 후, 도시하지 않은 부전압 방전 회로를 제어하여, 워드선의 전위를 0V로 되돌림으로써, 소거 동작을 종료한다.

도4는, 종래의 부전위 방전 회로를 나타내는 회로도이다. 도4에서, 제1 및 제2 PMOS 트랜지스터(15, 16)과 제1 및 제2 NMOS 트랜지스터(17, 18)이 직렬로 접속되고, 제1 PMOS 트랜지스터(15)의 소스는 전원(Vcc)에, 제2 NMOS 트랜지스터(16)의 소스는 그라운드에 접속되어 있다. 제1 PMOS 트랜지스터(15)의 게이트에는 인버터(14)의 출력단이 접속되고, 인버터(14)의 입력단에는, 제1 방전 타이밍 신호(T1)가 입력된다. 제2 PMOS 트랜지스터(16)와 제1 NMOS 트랜지스터(17)의 게이트는, 그라운드에 접속되어 있다. 제2 NMOS 트랜지스터(18)의 게이트에는 제2 방전 타이밍 신호(T2)가 입력된다. 또한 제2 NMOS 트랜지스터(18)의 드레인에는, 출력 단자(19)가 접속되어 있다.

부전위에 충전된 부하에 출력 단자(19)가 접속되고, 부전위를 방전시켜 부하의 전위를 0V로 하는 상태를 상정한다. 인버터(14)의 입력단에 제1 방전 타이밍 신호(T1)가 입력되면, 제1 PMOS 트랜지스터(15)가 온한다. 동시에 내압 보호를 위해 삽입되어 있는 제2 PMOS 트랜지스터(16)와 제1 NMOS 트랜지스터(17)이 온한다. 이에 의해, 부하의 부전위는 전원 전압(Vcc)를 향해 방전되고, 제1 NMOS 트랜지스터(17)의 문턱값(Vth)만큼 낮은 -Vth에서 방전은 정지한다. 계속하여, 제2 NMOS 트랜지스터(18)의 게이트에 제2 방전 타이밍 신호(T2)가 입력되면, 방전은 그라운드를 향해 이루어지고 0V가 되면 방전은 정지한다.

부하의 방전 속도는, 제1 PMOS 트랜지스터(15) 및 제1, 제2 NMOS 트랜지스 터(17, 18)의 사이즈로 정해진다. 그러나, 외부에서 공급되는 전원 전압(Vcc)가 변동하면, 방전 속도도 그 영향을 받아 변동하는 문제가 있다. 이 때문에 NOR형 플래시 메모리의 워드선의 디스챠지를 실시하는 경우, N웰/벌크 전위의 커플링에 의해, 오버 슛 하지 않도록 일정 속도로 방전하는 것이 어려웠다. 특개2005-310301에는, 커런트 미러를 이용한 방전 회로에 관한 기재가 있다.

본 발명은, 이러한 문제를 해결하기 위해 이루어진 것이며, 외부 전압의 변동의 영향을 받지 않고, 일정 속도로 전하를 방출할 수 있는, 부전위 방전 회로의 제공을 목적으로 한다.

본 발명의 부전위 방전 회로는, 전원 전압에 의거하여 고전압을 출력하는 내부 전압 발생 회로; 내부 전압 발생 회로에 접속되어 제1 방전 타이밍 신호가 입력되면, 고전압을 분압한 전압 레벨에 제1 방전 타이밍 신호를 레벨 쉬프트하여 출력하는 레벨 시프터; 레벨 시프터의 출력을 반전하여 출력하는 인버터; 소스가 내부 전압 발생 회로에 접속되고, 게이트가 인버터에 접속된 제1 PMOS 트랜지스터; 제1 PMOS 트랜지스터의 드레인에 소스가 접속되고, 게이트가 그라운드에 접속된 제2 PMOS 트랜지스터; 드레인이 제2 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 그라운드에 접속된 제1 NMOS 트랜지스터; 드레인이 제1 NMOS 트랜지스터의 소스에 접속되고, 게이트에 제2 방전 타이밍 신호가 입력되어 소스가 그라운드에 접속된 제2 NMOS 트랜지스터; 제2 NMOS 트랜지스터의 드레인에 접속된 출력 단자를 가지는 것을 특징으로 한다.

본 발명의 부전위 방전 회로의 내부 전압 발생 회로는, 전원 전압을 승압하고, 이승압 전압을 출력전압으로서 출력하는 챠지 펌프와, 출력전압을 감시하는 리미터를 가지며, 리미터는, 출력전압을 분할한 분할전압과, 소정 출력전압을 설정하는 기준 전압을 비교하여, 출력전압이 소정의 출력전압에 도달하면, 챠지 펌프의 동작을 정지시키고, 소정 출력전압을 넘어서면, 방전시켜 소정의 출력전압을 유지하는 것을 특징으로 한다.

본 발명의 부전위 방전 회로의 내부 전압 발생 회로는, 전원 전압을 챠지 펌프로 승압한 승압 전압을, 레귤레이터를 통해 출력전압으로서 출력하거나, 또는 전원 전압을, 직접 레귤레이터를 통해 출력전압으로서 출력하는 것을 특징으로 한다.

본 발명의 부전위 방전 회로의 내부 전압 발생 회로의 기준 전압이, 밴드갭 레퍼런스에 의해 생성되는 것을 특징으로 한다.

본 발명의 부전위 방전 회로는, NOR형 플래시 메모리의 로우 디코더의 부측 전원에 접속되고, 상기 워드선의 디스챠지시에, 상기 워드선의 충전 전하를 방전하여, 소정 전압 레벨로 하는 것을 특징으로 한다.

상기 제1 방전 타이밍 신호는, 소거 기간이 종료하면 상승하고, 워드선 전위의 절대값이 소정 전압까지 방전된 것을 검지함으로써 하강하며, 또한 상기 제 2 방전 타이밍 신호는, 상기 워드선 전위의 절대값이 상기 소정 전압까지 방전된 것을 검지함으로써 하강되거나, 또는 상기 제1 방전 타이밍 신호는, 상기 소거 기간이 종료하면 상승하고, 상기 제 2 방전 타이밍 신호는, 상기 워드선 전위의 절대값 이 상기 소정 전압까지 방전된 것을 검지함으로써 상승하고, 또한 소정 시간이 경과함과 함께 하강하고, 상기 소정 전압의 절대값은 제1 NMOS 트랜지스터의 문턱값보다도 크게 설정되어 있는 것을 특징으로 한다.

본 발명에 의한 부전위 방전 회로의 실시의 형태에 대해, 도를 이용하여 설명한다. 도1은, 본 발명에 의한 부전위 방전 회로를 나타내는 회로도이다. 도1에서, 부전위 방전 회로(100)은, 외부에서 공급되는 전원 전압을 기본으로 고전압을 출력하는 내부 전압 발생 회로(10), 내부 전압 발생 회로(10)에 접속되며, 제1 방전 타이밍 신호(T1)가 입력되면, 고전압을 분압한 전압 레벨로 제1 방전 타이밍 신호(T1)를 레벨 쉬프트하여 출력하는 레벨 시프터(13), 레벨 시프터(13)의 출력을 반전하여 출력하는 인버터(14), 소스가 내부 전압 발생 회로(11)에 접속되며, 게이트가 인버터(14)에 접속된 제1 PMOS 트랜지스터(15), 제1 PMOS 트랜지스터(15)의 드레인에 소스가 접속되고, 게이트가 그라운드에 접속된 제2 PMOS 트랜지스터(16), 드레인이 제2 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 그라운드에 접속된 제1 NMOS 트랜지스터(17), 드레인이 제1 NMOS 트랜지스터(17)의 소스에 접속되고, 게이트에 제2 방전 타이밍 신호(T2)가 입력되어 소스가 그라운드에 접속된 제2 NMOS 트랜지스터(18) 및 제2 NMOS 트랜지스터(18)의 드레인에 접속된 출력 단자(19)로 구성되어 있다.

내부 전압 발생 회로(10)은, 전원 전압(Vcc)에 접속되며, Vcc를 승압하여, 출력전압(VP)로서 출력하는 챠지 펌프(11)과 VP를 감시하는 리미터(12)로 구성되어 있다. 리미터(12)는, VP를 분할한 분할전압과, 소정 출력전압을 설정하는 기준 전 압(VREF)를 비교하여, VP가 소정 출력전압에 도달하면, 챠지 펌프(11)의 동작을 정지시키고, 소정 출력전압을 넘어서면, 방전시켜 소정 출력전압을 유지하도록 동작한다. 또한, 내부 전압 발생 회로(10)의 VP는, 상기 챠지 펌프에서 발생한 승압 전위 혹은 전원 전압(Vcc)로부터 레귤레이터를 사용하여 발생시킨 일정 전압이어도 된다.

도6은, 다른 내부 전압 발생 회로의 구성을 나타내는 회로도이다. 도6a에서, 제1 및 제2 연산 증폭기(21, 22)의 반전 입력 단자에는, 기준 전위(VREF)가 각각 입력되고, 비반전 입력 단자는 서로 접속된 상태로 저항(20)의 중간 탭(P)에 접속되어 있다. PMOS 트랜지스터(23)의 소스는 전원(Vcc)에, 게이트는 제1 연산 증폭기(22)의 출력 단자에 접속되어 있다. NMOS 트랜지스터(24)의 드레인은 PMOS 트랜지스터의 드레인에, 게이트는 제2 연산 증폭기(21)의 출력 단자에, 소스는 접지에 접속되어 있다. NMOS 트랜지스터(24)의 드레인과 접지간에 저항(20)이 접속되고, 출력 단자(25)가 마찬가지로 NMOS 트랜지스터(24)의 드레인에 접속되어 있다.

제1 및 제2 연산 증폭기(21, 22)는, 출력 단자(25)의 전압이 저항(20)의 중간 탭(P)에서 분압된 전압값을, VREF와 각각 비교한다. 또한 그 비교값에 따라 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)를 제어하여, 원하는 전압을 출력 단자(25)로 출력전압(VP)으로서 출력한다. 도6b에서는, 도6a의 회로에 더욱이 PMOS 트랜지스터(26)와 NMOS 트랜지스터(27)이 더해진다. 도6b에서, 제1 연산 증폭기(21)의 출력을 NMOS 트랜지스터(27)로 받아 PMOS 트랜지스터(26)과의 접속에 의해 형성되는 전류 패스에 흐르는 일정 전류를, PMOS 트랜지스터(23)에 커런트 미러 화하여 공급하며, 원하는 전압을 출력 단자(25)로 출력전압(VP)으로서 출력하고 있다. PMOS 트랜지스터(23, 26)의 소스에는 전원 전압을 챠지 펌프로 승압한 승압 전압(VP)가 인가되므로, 도6b의 회로는, 도6a의 회로에 비해 Vcc보다 높은 전위를 방전시킬 수 있다.

기준 전압(VREF)를 밴드 갭 레퍼런스 회로에 의해 발생시키면, 전원 전압의 변동이나 온도의 변동에 관계없이, 거의 일정한 전압(~1. 25 V)를 얻을 수 있다. 도5는, 공지인 밴드 갭 레퍼런스 회로의 회로예이다. 연산 증폭기(OP)의 출력단과 비반전 입력 단자간에 저항(R1)가, 출력단과 반전 입력 단자간에 R2가 접속되어 있다. 또한 비반전 입력 단자와 접지간에는, 양극을 비반전 입력측으로 하여 다이오드(D1)가 접속되고, 반전 입력 단자와 접지간에는, 다이오드(D2)의 음극측을 접지측으로 하여, 저항(R3)와 다이오드(D2)가 직렬 접속되어서 접속되어 있다. 다이오드(D1, D2)의 사이즈 및 저항(R1, R2, R3)를 적절히 설정함으로써, 전압 변동, 온도 변동에 관계없이 일정한 전압 레벨(~1. 25 V)를, 출력단으로부터 얻을 수 있다.

도1에서, 도4의 경우와 마찬가지로, 전원 전압(Vcc)보다 큰 부전위에 충전된 부하에 출력 단자(19)가 접속되고, 부전위를 방전시켜 부하의 전위를 0V로 하는 상태를 상정한다. 레벨 시프터(13)의 입력단에 제1 방전 타이밍 신호(T1)가 입력되면, 레벨 시프터(13)은, 고전압(VP)를 분압한 전압 레벨로 제1 방전 타이밍 신호(T1)를 레벨 쉬프트 하여 출력한다. 인버터(14)는, 레벨 시프터(13)의 출력을 반전하여 제1 PMOS 트랜지스터(15)로 출력하고, 제1 PMOS 트랜지스터(15)는 온한다.

동시에 내압 보호를 위해 삽입되어 있는 제2 PMOS 트랜지스터(16)와 제1 NMOS 트랜지스터(17)이 온 한다. 이에 의해 부하의 부전위는 전원 전압(Vcc)를 향해 방전되고, 제1 NMOS 트랜지스터(17)의 문턱값(Vth)만큼 낮은 -Vth에서 방전은 정지한다. 계속해서 제2 NMOS 트랜지스터(18)의 게이트에 제2 방전 타이밍 신호(T2)가 입력되면, 방전은 그라운드를 향해 이루어지며, 0V가 되면 방전은 정지한다. 내부 전압 발생 회로(10)의 출력전압(VP)는, 외부 전원 전압이 변동해도 일정한 전압을 유지하고 있기 때문에, 일정 속도로 부전하를 방출하는 것이 가능하다.

도3은, 본 발명의 부전위 방전 회로(100)이, 도2의 NOR형 플래시 메모리의 내부 전원 제어 회로내에 설치되고, 컨트롤러에서 출력되는 제1 방전 타이밍 신호(T1) 및 제2 방전 타이밍 신호(T2)에 따라, 워드선이 디스챠지 동작을 할 때의, 타이밍을 나타내는 타이밍 차트이다. 도3에서, 웰 챠지의 타이밍 기간에서는, 제1 방전 타이밍 신호(T1), 제2 방전 타이밍 신호(T2), 및 워드선은 제로 전위에 있고, NOR형 플래시 메모리의 웰 부분이, 소정 값으로 충전되는 기간이다.

소거 기간에 있어, 워드선에는 소거 동작을 위해서 내부 전원 제어 회로에서 -9V가 공급된다. 제1 방전 타이밍 신호(T1) 및 제2 방전 타이밍 신호(T2)는, 제로 전위를 유지한채이다. 다음으로, 워드선 디스챠지 기간이 되면, 컨트롤러에 의해 제1 방전 타이밍 신호(T1)가 상승하고, 도4의 경우와 마찬가지로, 워드선의 방전이 개시된다. 워드선의 전위가, 제1 NMOS 트랜지스터(17)의 문턱값(Vth)만큼 낮은-Vth가 되면 방전은 정지한다. 계속해서, 제2 방전 타이밍 신호(T2)가 상승하고, 제2 NMOS 트랜지스터(18)에 의해, 방전은 그라운드를 향해 이루어지며, 0V가 되면 방전은 정지한다.

이와 같이 제1 방전 타이밍 신호(T1)는, 소거 기간이 종료하면 상승하고, 워드선 전위의 절대값이 제1 NMOS 트랜지스터(17)의 문턱값이 되면 하강하고, 또한 제2 방전 타이밍 신호(T2)는, 워드선 전위의 절대값이 제1 NMOS 트랜지스터(17)의 문턱값이 되면 상승하고, 소정 시간이 경과하면 하강하도록, 컨트롤러에 의해 제어된다. 또한, 제1 방전 타이밍 신호(T1)는, 소거 기간이 종료하면 상승하고, 제2 방전 타이밍 신호(T2)는, 워드선 전위의 절대값이 제1 NMOS 트랜지스터(17)의 문턱값이 되면 상승하고, 또한 소정 시간이 경과하면, 제1 방전 타이밍 신호(T1)와 제2 방전 타이밍 신호(T2)는, 함께 하강해도 된다. 이에 의해, 전원 전압 변동의 영향을 받지 않고, 일정 속도로 부전하를 방출하는 것이 가능하다.

상기의 제1 방전 타이밍 신호(T1) 및 제2 방전 타이밍 신호(T2)의 동작에서, 제1 NMOS 트랜지스터(17)의 문턱값과 워드선 전위의 절대값의 비교에 근거해 이루어지는 동작은, 컨트롤러가 내부 전압 제어 회로를 통해 워드선 전위를 검출하고, 컨트롤러에 설정된 제1 NMOS 트랜지스터(17)의 문턱값과 비교함으로써 이루어지지만(도시하지 않음), 이 설정값은, 제1 NMOS 트랜지스터의 문턱값보다도 크게 설정되어 있는 것이 바람직하다.

이상 설명한 것처럼, 본 발명에 의하면, 외부 전압 변동의 영향을 받지 않고, 일정 속도로 부전하를 방출할 수 있으며, NOR형 플래시 메모리에 적용되었을 경우, 소거 전압의 방전 특성을 개선할 수 있어 방전 시간을 단축할 수 있다.

본 발명에 의하면, 전원 전압의 변동의 영향을 받지 않고, 일정 속도로 부전 하를 방출할 수 있다. 또한, NOR형 플래시 메모리에 적용되었을 경우, 소거 전압의 방전 특성을 개선할 수 있어 방전 시간을 단축할 수 있다.

Claims

전원 전압에 의거하여 고전압을 출력하는 내부 전압 발생 회로;

상기 내부 전압 발생 회로에 접속되고, 제1 방전 타이밍 신호가 입력되면, 상기 고전압을 분압한 전압 레벨로 상기 제1 방전 타이밍 신호를 레벨 쉬프트하여 출력하는 레벨 시프터;

상기 레벨 시프터의 출력을 반전하여 출력하는 인버터;

소스가 상기 내부 전압 발생 회로에 접속되고, 게이트가 상기 인버터에 접속된 제1 PMOS 트랜지스터;

상기 제1 PMOS 트랜지스터의 드레인에 소스가 접속되고, 게이트가 그라운드에 접속된 제2 PMOS 트랜지스터;

드레인이 상기 제 2 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 그라운드에 접속된 제1 NMOS 트랜지스터;

드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되고, 게이트에 제2 방전 타이밍 신호가 입력되며, 소스가 그라운드에 접속된 제2 NMOS 트랜지스터;

상기 제 2 NMOS 트랜지스터의 드레인에 접속된 출력 단자를 가지는 것을 특징으로 하는 부전위 방전 회로.
제1항에 있어서,

상기 내부 전압 발생 회로는, 상기 전원 전압을 승압하고, 상기 승압 전압을 출력전압으로서 출력하는 챠지 펌프와, 상기 출력전압을 감시하는 리미터를 가지며,

상기 리미터는, 상기 출력전압을 분할한 분할전압과, 소정 출력전압을 설정하는 기준 전압을 비교하여, 상기 출력전압이 상기 소정 출력전압에 도달하면, 상기 챠지 펌프의 동작을 정지시키고, 상기 소정 출력전압을 넘어서면, 방전시켜 상기 소정 출력전압을 유지하는 것을 특징으로 하는 부전위 방전 회로.
제1항에 있어서,

상기 내부 전압 발생 회로는, 상기 전원 전압을 챠지 펌프로 승압한 승압 전압을, 레귤레이터를 통해 출력전압으로서 출력하거나, 또는 상기 전원 전압을, 직접 상기 레귤레이터를 통해 상기 출력전압으로서 출력하는 것을 특징으로 하는 부전위 방전 회로.
제1항 또는 제3항에 있어서,

상기 기준 전압이, 밴드갭 리퍼런스에 의해 생성되는 것을 특징으로 하는 전압 발생 회로.
제1항 내지 제4항의 어느 하나에 있어서,

NOR형 플래시 메모리의 로우 디코더의 부측 전원에 접속되며, 상기 워드선의 디스챠지시에, 상기 워드선의 충전 전하를 방전하여, 소정 전압 레벨로 하는 것을 특징으로 하는 부전위 방전 회로.
제5항에 있어서,

상기 제1 방전 타이밍 신호는, 소거 기간이 종료하면 상승하고, 워드선 전위의 절대값이 소정 전압까지 방전된 것을 검지함으로써 하강하며, 또한 상기 제 2 방전 타이밍 신호는, 상기 워드선 전위의 절대값이 상기 소정 전압까지 방전된 것을 검지함으로써 하강되거나,

또는 상기 제1 방전 타이밍 신호는, 상기 소거 기간이 종료하면 상승하고, 상기 제 2 방전 타이밍 신호는, 상기 워드선 전위의 절대값이 상기 소정 전압까지 방전된 것을 검지함으로써 상승하며, 또한 소정 시간이 경과함과 함께 하강하고, 상기 소정 전압의 절대값은 제1 NMOS 트랜지스터의 문턱값보다도 크게 설정되어 있는 것을 특징으로 하는 부전위 방전 회로.