JP2009296123A - バッファ回路及びこれを用いた信号伝達装置 - Google Patents

Abstract

【課題】本発明は、小規模かつ低消費な回路構成で、微小信号を高速かつ安定に伝達することが可能なバッファ回路及びこれを用いた信号伝達装置を提供することを目的とする。
【解決手段】本発明に係るバッファ回路３１は、定電流を生成する定電流生成部（Ｐ１〜Ｐ３、Ｎ１、Ｒ１、Ｅ１、ＡＭＰ）と；トランジスタＮ２、Ｎ３から成り、トランジスタＮ２、Ｎ３のゲートがトランジスタＮ２のドレインに共通接続され、トランジスタＮ２、Ｎ３のドレインが前記定電流の入力端とされ、トランジスタＮ３のソースが電流信号ＩＮＡの入力端とされ、トランジスタＮ３のドレインが電圧信号Ｏ１の出力端とされるカレントミラーと；トランジスタＮ２のソースに接続され、前記定電流を電圧変換することで閾値電圧Ｖａを生成する抵抗Ｒ２と；を有して成る。
【選択図】図３

Description

本発明は、バッファ回路及びこれを用いた信号伝達装置に関するものである。

従来より、パルス信号を安定に伝達するための手段として、バッファ回路が広く一般に用いられている。図１０は、バッファ回路の一従来例を示す回路図である。なお、図１０の符号（ａ）には、インバータタイプのバッファ回路（シュミットバッファ）が示されており、符号（ｂ）には、差動入力コンパレータタイプのバッファ回路が示されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開平５−２９９９８１号公報

しかしながら、上記従来のバッファ回路回路は、いずれもゲート入力形式であるため、入力容量（延いては信号ロス）が大きく、電流信号の伝達手段としては不向きであった。

また、図１０（ａ）に示すインバータタイプのバッファ回路は、動作速度が速く（＜数［ｎｓ］）、動作電流も小さい（スイッチングロスのみ）という長所を有する一方、Ｐチャネル型ＭＯＳ電界効果トランジスタとＮチャネル型ＭＯＳ電界効果トランジスタの双方を用いて、インバータのスレッショルド電圧を設定する構成とされていたので、トランジスタの製造ばらつきや温度特性に依存して、スレッショルド電圧のばらつきが大きくなりやすく、インバータのスレッショルド電圧を小さく設定できないという課題があった。

また、図１０（ｂ）に示す差動入力コンパレータタイプのバッファ回路は、インバータタイプに比べて動作速度が遅く（＜数十〜数百［ｎｓ］）、この動作速度を上げようとすると、消費電流が大きくなる上、回路規模も大きくなりやすいという課題があった。

本発明は、上記の問題点に鑑み、小規模かつ低消費な回路構成で、微小信号を高速かつ安定に伝達することが可能なバッファ回路、及び、これを用いた信号伝達装置を提供することを目的とする。

上記の目的を達成するために、本発明に係るバッファ回路は、所定の定電流を生成する定電流生成部と；第１、第２トランジスタから成り、第１、第２トランジスタのゲートまたはベースが第１トランジスタのドレインまたはコレクタに共通接続され、第１、第２トランジスタのドレインまたはコレクタが前記定電流の入力端とされ、第２トランジスタのソースまたはエミッタが電流信号の入力端とされ、第２トランジスタのドレインまたはコレクタが第１電圧信号の出力端とされる第１カレントミラーと；第１トランジスタのソースまたはエミッタに接続され、前記定電流を電圧変換することで第１閾値電圧を生成する第１抵抗と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成るバッファ回路において、前記定電流生成部は、所定の基準電圧を生成する基準電圧生成部と、前記基準電圧を電流変換することで前記定電流を生成する定電流生成抵抗と、を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成るバッファ回路において、第１抵抗と前記定電流生成抵抗は、いずれも同一プロセスで形成されている構成（第３の構成）にするとよい。

また、上記第３の構成から成るバッファ回路において、第１抵抗は、第１電圧信号の論理レベルに応じて抵抗値が可変制御される構成（第４の構成）にするとよい。

また、上記第３の構成から成るバッファ回路は、第３、第４トランジスタから成り、第３、第４トランジスタのゲートまたはベースが第３トランジスタのドレインまたはコレクタに共通接続され、第３、第４トランジスタのドレインまたはコレクタが前記定電流の入力端とされ、第４トランジスタのソースまたはエミッタが前記電流信号の入力端とされ、第４トランジスタのドレインまたはコレクタが第２電圧信号の出力端とされる第２カレントミラーと；第３トランジスタのソースまたはエミッタに接続され、前記定電流を電圧変換することで第１閾値電圧とは異なる第２閾値電圧を生成する第２抵抗と；第１、第２電圧信号に基づいて、第３電圧信号を生成するフリップフロップと；を有して成る構成（第５の構成）としてもよい。

また、上記第５の構成から成るバッファ回路において、第２抵抗と前記定電流生成抵抗は、いずれも同一プロセスで形成されている構成（第６の構成）にするとよい。

また、本発明に係る信号伝達装置は、入力パルス信号のエッジを検出して第１エッジ信号を生成するエッジ検出部と；一次側コイルに印加される第１エッジ信号に応じて二次側コイルに電流信号を誘起するトランスと；前記電流信号の入力を受け、第２エッジ信号として第１電圧信号または第３電圧信号を出力する上記第１〜第６いずれの構成から成るバッファ回路と；第２エッジ信号に基づいて出力パルス信号を生成する出力パルス信号生成部と；を有して成る構成（第７の構成）とされている。

本発明に係るバッファ回路、及び、これを用いた信号伝達装置であれば、小規模かつ低消費な回路構成で、微小信号を高速かつ安定に伝達することが可能となる。

図１は、本発明に係る信号伝達装置の一構成例を示すブロック図である、図１に示すように、本構成例の信号伝達装置は、エッジ検出部１０と、トランス２０と、バッファ回路３１、３２と、ＲＳフリップフロップ４０と、を有して成る。

エッジ検出部１０は、入力パルス信号ＩＮの立上がりエッジ／立下がりエッジを検出して、第１エッジ信号ＯＵＴ１Ａ、ＯＵＴ１Ｂを生成する手段である。具体的に述べると、第１エッジ信号ＯＵＴ１Ａ、ＯＵＴ１Ｂは、それぞれ、図２に示すように、入力パルス信号ＩＮの立上がりエッジ／立下がりエッジを各々トリガとして生成されるパルス波形の電圧信号となる。

トランス２０は、一次側コイルに印加される第１エッジ信号ＯＵＴ１Ａ、ＯＵＴ１Ｂに応じて、二次側コイルに電流信号ＩＮＡ、ＩＮＢを誘起する手段である。なお、電流信号ＩＮＡ、ＩＮＢは、それぞれ、図２に示す波形の電流信号となる。

バッファ３１、３２は、それぞれ、電流信号ＩＮＡ、ＩＮＢの入力を受け、第２エッジ信号ＯＵＴ２Ａ、ＯＵＴ２Ｂを生成する手段である。なお、第２エッジ信号ＯＵＴ２Ａ、ＯＵＴ２Ｂは、それぞれ、図２に示すように、第１エッジ信号ＯＵＴ１Ａ、ＯＵＴ１Ｂに相当するパルス波形の電圧信号となる。

ＲＳフリップフロップ４０は、第２エッジ信号ＯＵＴ２Ａ、ＯＵＴ２Ｂに基づいて、出力パルス信号ＯＵＴを生成する出力パルス信号生成部として機能する。より具体的に述べると、ＲＳフリップフロップ４０は、図２に示すように、第２エッジ信号ＯＵＴ２Ａの立上がりエッジで出力パルス信号ＯＵＴをハイレベルにセットし、第２エッジ信号ＯＵＴ２Ｂの立上がりエッジで出力パルス信号ＯＵＴをローレベルにリセットする。このような動作により、入力パルス信号ＩＮと同等波形の出力パルス信号ＯＵＴが生成されて、不図示の後段回路に伝達される。

ところで、上記構成から成る信号伝達装置において、ＩＣのチップ上にトランス２０を構成した場合には、トランス２０の効率が低下して電流信号ＩＮＡ、ＩＮＢが微小となる場合がある。そのため、バッファ回路３１、３２には、小規模かつ低消費の回路で、高速かつ安定に微小信号を伝達し得る性能が求められている。

以下では、バッファ回路３１の構成及び動作について、図面を参照しながら、詳細な説明を行うことにする。なお、バッファ回路３２は、バッファ回路３１と同様の構成から成るため、重複した説明は省略する。

まず、バッファ回路３１の第１実施形態について、図３を参照しながら説明する。

図３は、バッファ回路３１の第１実施形態を示す回路図である。本実施形態のバッファ回路３１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、抵抗Ｒ１、Ｒ２と、オペアンプＡＭＰと、直流電圧源Ｅ１と、バッファ出力段ＢＵＦと、を有して成る。

トランジスタＰ１〜Ｐ３のソースは、いずれも電源端に接続されている。トランジスタＰ１〜Ｐ３のゲートは、いずれもトランジスタＰ１のドレインに共通接続されている。トランジスタＰ１〜Ｐ３のドレインは、それぞれトランジスタＮ１〜Ｎ３のドレインに接続されている。トランジスタＮ１のソースは、抵抗Ｒ１を介して接地端に接続されている。トランジスタＮ１のゲートは、オペアンプＡＭＰの出力端に接続されている。オペアンプＡＭＰの非反転入力端（＋）は、直流電圧源Ｅ１の正極端に接続されている。直流電圧源Ｅ１１の負極端は、接地端に接続されている。オペアンプＡＭＰの反転入力端（−）は、トランジスタＮ１のソースに接続されている。トランジスタＮ２、Ｎ３のゲートは、いずれもトランジスタＮ２のドレインに共通接続されている。トランジスタＮ２のソースは、抵抗Ｒ２を介して接地端に接続されている。トランジスタＮ３のソースは、電流信号ＩＮＡの入力端に接続されている。トランジスタＮ３のドレインは、バッファ出力段ＢＵＦを介して、第２エッジ信号ＯＵＴ２Ａの出力端に接続されている。

上記構成から成るバッファ回路３１において、トランジスタＮ１、オペアンプＡＭＰ、及び、直流電圧源Ｅ１は、所定の基準電圧Ｖｒｅｆを生成し、これを抵抗Ｒ１の一端に印加する基準電圧生成部として機能する。なお、直流電圧源Ｅ１としては、周囲温度の影響を受けないバンドギャップ電源回路などを用いることが望ましい。

ただし、基準電圧生成部の構成はこれに限定されるものではなく、図４に示すように、オペアンプＡＭＰとトランジスタＮ１に代えて、バイポーラトランジスタＱ１、Ｑ２と抵抗Ｒ３を用いて形成される簡易なバッファ段としても構わない。

抵抗Ｒ１は、上記の基準電圧Ｖｒｅｆを電流変換することで、所定の定電流Ｉ（＝Ｖｒｅｆ／Ｒ１）を生成する定電流生成抵抗として機能する。ここで生成される定電流Ｉは、トランジスタＰ１〜Ｐ３から成るカレントミラーを介して、トランジスタＮ２、Ｎ３のドレインに供給される。

すなわち、上記構成から成るバッファ回路３１において、トランジスタＰ１〜Ｐ３、トランジスタＮ１、オペアンプＡＭＰ、直流電圧源Ｅ１、及び、抵抗Ｒ１は、所定の定電流Ｉを生成する定電流生成部として機能する。

一方、トランジスタＮ２、Ｎ３は、互いのゲートがトランジスタＮ２のドレインに共通接続され、各ドレインが定電流Ｉの入力端とされ、トランジスタＮ３のソースが電流信号ＩＮＡの入力端とされ、トランジスタＮ３のドレインが第１電圧信号Ｏ１の出力端とされる第１カレントミラーを形成している。なお、トランジスタＮ２のソースには、定電流Ｉを電圧変換することで、第１閾値電圧Ｖａを生成する抵抗Ｒ２が接続されている。また、トランジスタＮ３のドレインから引き出される第１電圧信号Ｏ１は、第２エッジ信号ＯＵＴ２Ａとして、ＲＳフリップフロップ４０に送出される。

上記構成から成るバッファ回路３１では、トランジスタＮ３のソースに入力される電流信号ＩＮＡの大小に応じて、トランジスタＮ３のソース電圧Ｖｂが変動し、これが第１閾値電圧Ｖａと等しくなったときに、トランジスタＮ３のドレインから引き出される第１電圧信号Ｏ１（延いては、第２エッジ信号ＯＵＴ２Ａ）の論理レベルが変遷される。

このように、本実施形態のバッファ回路３１であれば、トランジスタＮ２、Ｎ３から成る一段の第１カレントミラーを用い、ソース入力、ドレイン出力、ゲート接地の回路形式を採用したことで、回路規模や消費電流を大きくすることなく、バッファ回路３１の動作速度を１０［ｎｓ］程度に維持することが可能となる。

また、本実施形態のバッファ回路３１であれば、図１０で示した従来構成のバッファ回路と異なり、トランジスタＮ３のソースに付随する入力容量が小さいので、トランス２０から入力される微少な電流信号ＩＮＡの伝達に際して、そのロスを最小限に抑えることが可能となる。

なお、上記構成から成るバッファ回路３１において、抵抗Ｒ１、Ｒ２は、いずれも同一プロセスで形成するとよい。このような構成とすることにより、素子の製造ばらつきや温度特性をキャンセルすることができるので、安定した信号伝達を行うことが可能となる。

次に、バッファ回路３１の第２実施形態について、図５を参照しながら説明する。

図５は、バッファ回路３１の第２実施形態を示す回路図である。本実施形態のバッファ回路３１は、第１実施形態と基本的に同様の構成から成り、第１カレントミラーをＰチャネル型ＭＯＳ電界効果トランジスタＰ５、Ｐ６で形成した点に差違を有している。また、上記の変更に伴い、本実施形態のバッファ回路３１は、抵抗Ｒ１で生成される定電流Ｉを２回ミラーすることにより、トランジスタＰ５、Ｐ６のドレインから引き抜く形となる。そのため、本実施形態のバッファ回路３１においては、先出のトランジスタＰ２、Ｐ３に代えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４、及び、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４〜Ｎ６が用いられている。

上記構成から成るバッファ回路３１では、トランジスタＰ６のソースに入力される電流信号ＩＮＡの大小に応じて、トランジスタＰ６のソース電圧Ｖｂが変動し、これが第１閾値電圧Ｖａと等しくなったときに、トランジスタＰ６のドレインから引き出される第１電圧信号Ｏ１（延いては、第２エッジ信号ＯＵＴ２Ａ）の論理レベルが変遷される。

従って、本実施形態のバッファ回路３１であれば、先出の第１実施形態と同様、小規模かつ低消費な回路構成で、微小信号を高速かつ安定に伝達すること可能となる。

次に、バッファ回路３１の第３実施形態について、図６を参照しながら説明する。

図６は、バッファ回路３１の第３実施形態を示す回路図である。本実施形態のバッファ回路３１は、第１実施形態と基本的に同様の構成から成り、バッファ回路３１にヒステリシス特性を与えるべく、第１電圧信号Ｏ１（延いては、第２エッジ信号ＯＵＴ２Ａ）の論理レベルに応じて、抵抗Ｒ２の抵抗値が可変制御される点に特徴を有している。

具体的に述べると、本実施形態のバッファ回路３１は、先出の抵抗Ｒ２として、抵抗Ｒ２ａ、Ｒ２ｂをトランジスタＮ２のドレインと接地端との間に直列接続し、第１電圧信号Ｏ１の論理レベルに応じて抵抗Ｒ２ｂの両端間をショートするためのスイッチとして、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ７を有する構成とされている。

図７は、バッファ回路３１のヒステリシス動作を説明するためのタイミングチャートであり、上から順に、第１閾値電圧Ｖａ、ソース電圧Ｖｂ、及び、第１電圧信号Ｏ１（＝第２エッジ信号ＯＵＴ２Ａ）の電圧波形が示されている。

図７に示すように、ソース電圧Ｖｂの立上がり時には、第１電圧信号Ｏ１がローレベルとなっており、トランジスタＮ７がオフ状態とされているので、抵抗Ｒ２ｂは、トランジスタＮ２のドレインと接地端との間に組み込まれた形となっている。従って、ソース電圧Ｖｂの立上がり時における第１閾値電圧Ｖａは、抵抗Ｒ２ａの両端電圧（＝ΔＶ１）と抵抗Ｒ２ｂの両端電圧（＝ΔＶ２）を足し合わせた電圧値（＝ΔＶ１＋ΔＶ２）となる。

一方、ソース電圧Ｖｂが第１閾値電圧Ｖａを上回ると、第２電圧信号Ｏ１がローレベルからハイレベルに遷移され、トランジスタＮ７がオンされるので、抵抗Ｒ２ｂの両端間はショートされる。従って、ソース電圧Ｖｂの立下がり時における第１閾値電圧Ｖａは、抵抗Ｒ２ａの両端電圧（＝ΔＶ１）まで低下する。

このように、第１電圧信号Ｏ１の論理レベルに応じて抵抗Ｒ２の抵抗値を可変制御する構成としたことにより、簡易な構成で、バッファ回路３１にヒステリシス特性を与えることができ、延いては、バッファ回路３１の耐ノイズ性能を高めることが可能となる。

なお、第２実施形態のバッファ回路３１についても、抵抗Ｒ４に上記の変更を加えることで、容易にヒステリシス特性を与えることが可能であることは言うまでもない。

次に、バッファ回路３１の第４実施形態について、図８を参照しながら説明する。

図８は、バッファ回路３１の第４実施形態を示す回路図である。本実施形態のバッファ回路３１は、第１実施形態と基本的に同様の構成から成り、第３実施形態とは別のアプローチで、バッファ回路３１にヒステリシス特性を与える構成とされている。

具体的に述べると、本実施形態のバッファ回路３１は、第１実施形態の構成に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ７、Ｐ８と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ８、Ｎ９と、抵抗Ｒ５と、インバータ出力段ＩＮＶと、ＲＳフリップフロップＦＦと、を有して成る。

トランジスタＰ７、Ｐ８のソースは、いずれも電源端に接続されている。トランジスタＰ７、Ｐ８のゲートは、いずれもトランジスタＰ１のドレインに共通接続されている。トランジスタＰ７、Ｐ８のドレインは、それぞれトランジスタＮ８、Ｎ９のドレインに接続されている。トランジスタＮ８、Ｎ９のゲートは、いずれもトランジスタＮ８のドレインに接続されている。トランジスタＮ８のソースは、抵抗Ｒ５を介して接地端に接続されている。トランジスタＮ９のソースは、電流信号ＩＮＡの入力端に接続されている。トランジスタＮ９のドレインは、インバータ出力段ＩＮＶの入力端に接続されている。ＲＳフリップフロップＦＦのセット入力端（Ｓ）は、バッファ出力段ＢＵＦの出力端（第１電圧信号Ｏ１の出力端）に接続されている。ＲＳフリップフロップＦＦのリセット入力端（Ｒ）は、インバータ出力段ＩＮＶの出力端（第２電圧信号Ｏ２の出力端）に接続されている。ＲＳフリップフロップＦＦの出力端（Ｑ）は、第２エッジ信号ＯＵＴ２Ａの出力端に接続されている。すなわち、ＲＳフリップフロップＦＦの出力端から送出される第３電圧信号Ｏ３は、第２エッジ信号ＯＵＴ２Ａとして、ＲＳフリップフロップ４０に送出される。

本実施形態のバッファ回路３１において、トランジスタＮ８、Ｎ９は、互いのゲートがトランジスタＮ８のドレインに共通接続され、各ドレインが定電流Ｉの入力端とされ、トランジスタＮ９のソースが電流信号ＩＮＡの入力端とされ、トランジスタＮ９のドレインが第２電圧信号Ｏ２の出力端とされる第２カレントミラーを形成している。なお、トランジスタＮ８のソースには、定電流Ｉを電圧変換することで、第１閾値電圧Ｖａとは異なる第２閾値電圧Ｖａ’（ここではＶａ＞Ｖａ’）を生成する抵抗Ｒ５が接続されている。

図９は、バッファ回路３１のヒステリシス動作を説明するためのタイミングチャートであり、上から順に、第１閾値電圧Ｖａ、第２閾値電圧Ｖａ’、ソース電圧Ｖｂ、及び、第１電圧信号Ｏ１、第２電圧信号Ｏ２、並びに、第３電圧信号Ｏ３（＝第２エッジ信号ＯＵＴ２Ａ）の電圧波形が示されている。

図９に示すように、第１電圧信号Ｏ１は、ソース電圧Ｖｂが第１閾値電圧Ｖａよりも高いときにハイレベルとなり、低いときにローレベルとなる。一方、第２電圧信号Ｏ２は、ソース電圧Ｖｂが第２閾値電圧Ｖａ’よりも高いときにローレベルとなり、低いときにハイレベルとなる。そして、ＲＳフリップフロップＦＦは、第１電圧信号Ｏ１の立上がりエッジで第３電圧信号Ｏ３をハイレベルにセットし、第２電圧信号Ｏ２の立上がりエッジで第３電圧信号Ｏ３をローレベルにリセットする。従って、ソース電圧Ｖｂの立上がり時には、ソース電圧Ｖｂと第１閾値電圧Ｖａが比較される形となり、逆にソース電圧Ｖｂの立下がり時には、ソース電圧Ｖｂと第２閾値電圧Ｖａ’が比較される形となる。

このように、本実施形態のバッファ回路３１であれば、抵抗Ｒ２の抵抗値を可変制御することなく、ヒステリシス特性を与えることができるので、バッファ回路３１の動作速度向上を図る上で有利である。

なお、上記構成から成るバッファ回路３１において、抵抗Ｒ１、Ｒ２、Ｒ５は、いずれも同一プロセスで形成するとよい。このような構成とすることにより、素子の製造ばらつきや温度特性をキャンセルすることが可能となる。

また、第２実施形態のバッファ回路３１についても、上記の構成を追加することで、ヒステリシス特性を与えることが可能であることは言うまでもない。

また、上記の実施形態では、トランスを用いた信号伝達装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるバッファ回路にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態では、ＭＯＳ電界効果トランジスタを用いてバッファ回路を形成した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＭＯＳ電界効果トランジスタをバイポーラトランジスタに置換しても構わない。なお、このような置換を行う際には、ＭＯＳ電界効果トランジスタのゲート、ソース、ドレインとバイポーラトランジスタのベース、エミッタ、コレクタが各々対応するように、各々の素子を接続すればよい。

本発明は、例えば、高耐圧絶縁のためにトランスを用いる信号伝達装置に好適な技術であり、これを適用可能なアプリケーションとしては、ハイブリッド自動車、電気自動車、家電機器、産業機器などを挙げることができる。

は、本発明に係る信号伝達装置の一構成例を示すブロック図である。 は、信号伝達動作を説明するためのタイミングチャートである。 は、バッファ回路３１の第１実施形態を示す回路図である。 は、定電流生成部の一変形例を示す回路図である。 は、バッファ回路３１の第２実施形態を示す回路図である。 は、バッファ回路３１の第３実施形態を示す回路図である。 は、ヒステリシス動作を説明するためのタイミングチャートである。 は、バッファ回路３１の第４実施形態を示す回路図である。 は、ヒステリシス動作を説明するためのタイミングチャートである。 は、バッファ回路の一従来例を示す回路図である。

符号の説明

１０ エッジ検出部
２０ トランス
３１、３２ バッファ回路
４０ ＲＳフリップフロップ
Ｐ１〜Ｐ８ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ９ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ１ ｐｎｐ型バイポーラトランジスタ
Ｑ２ ｎｐｎ型バイポーラトランジスタ
Ｒ１〜Ｒ５ 抵抗
Ｅ１ 直流電圧源
ＡＭＰ オペアンプ
ＢＵＦ バッファ出力段
ＩＮＶ インバータ出力段
ＦＦ ＲＳフリップフロップ
ＩＮ 入力パルス信号
ＯＵＴ１Ａ、ＯＵＴ１Ｂ 第１エッジ信号
ＩＮＡ、ＩＮＢ 電流信号
ＯＵＴ２Ａ、ＯＵＴ２Ｂ 第２エッジ信号
ＯＵＴ 出力パルス信号
Ｏ１、Ｏ２、Ｏ３ 第１、第２、第３電圧信号

Claims (7)

1. 所定の定電流を生成する定電流生成部と；
   第１、第２トランジスタから成り、第１、第２トランジスタのゲートまたはベースが第１トランジスタのドレインまたはコレクタに共通接続され、第１、第２トランジスタのドレインまたはコレクタが前記定電流の入力端とされ、第２トランジスタのソースまたはエミッタが電流信号の入力端とされ、第２トランジスタのドレインまたはコレクタが第１電圧信号の出力端とされる第１カレントミラーと；
   第１トランジスタのソースまたはエミッタに接続され、前記定電流を電圧変換することで第１閾値電圧を生成する第１抵抗と；
   を有して成ることを特徴とするバッファ回路。
2. 前記定電流生成部は、所定の基準電圧を生成する基準電圧生成部と、前記基準電圧を電流変換することで前記定電流を生成する定電流生成抵抗と、を有して成ることを特徴とする請求項１に記載のバッファ回路。
3. 第１抵抗と前記定電流生成抵抗は、いずれも同一プロセスで形成されていることを特徴とする請求項２に記載のバッファ回路。
4. 第１抵抗は、第１電圧信号の論理レベルに応じて抵抗値が可変制御されることを特徴とする請求項３に記載のバッファ回路。
5. 第３、第４トランジスタから成り、第３、第４トランジスタのゲートまたはベースが第３トランジスタのドレインまたはコレクタに共通接続され、第３、第４トランジスタのドレインまたはコレクタが前記定電流の入力端とされ、第４トランジスタのソースまたはエミッタが前記電流信号の入力端とされ、第４トランジスタのドレインまたはコレクタが第２電圧信号の出力端とされる第２カレントミラーと；
   第３トランジスタのソースまたはエミッタに接続され、前記定電流を電圧変換することで第１閾値電圧とは異なる第２閾値電圧を生成する第２抵抗と；
   第１、第２電圧信号に基づいて第３電圧信号を生成するフリップフロップと；
   を有して成ることを特徴とする請求項３に記載のバッファ回路。
6. 第２抵抗と前記定電流生成抵抗は、いずれも同一プロセスで形成されていることを特徴とする請求項５に記載のバッファ回路。
7. 入力パルス信号のエッジを検出して第１エッジ信号を生成するエッジ検出部と；
   一次側コイルに印加される第１エッジ信号に応じて二次側コイルに電流信号を誘起するトランスと；
   前記電流信号の入力を受け、第２エッジ信号として第１電圧信号または第３電圧信号を出力する請求項１〜請求項６のいずれかに記載のバッファ回路と；
   第２エッジ信号に基づいて出力パルス信号を生成する出力パルス信号生成部と；
   を有して成ることを特徴とする信号伝達装置。

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