JP2019047519A - 半導体装置 - Google Patents

Abstract

【課題】低電圧駆動可能で、且つ、不揮発性を有する半導体装置を提供する。または、低消費電力で、且つ、不揮発性を有する半導体装置を提供する。【解決手段】シュミットトリガ型ＮＡＮＤ回路及びシュミットトリガ型インバータを有し、電源電圧の供給が継続する期間においてデータが保持され、電源電圧の供給が停止された期間より前に、容量素子が電気的に接続されたノードにデータに対応する電位を退避させる。そして、該ノードにゲートが接続されたトランジスタのチャネル抵抗が変化することを利用して、電源電圧の供給の再開に応じて、データの復元を行う構成とする。【選択図】図１

Description

本発明は、半導体装置に関する。特に、電源電圧の供給が適宜停止される半導体装置に
関する。

なお、本明細書において、半導体装置とは、半導体素子を含む装置又は回路をいう。

ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）やＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種
多様な構成を有している。ＰＬＤにはレジスタ及びコンフィギュレーションメモリ、ＣＰ
Ｕにはレジスタ及びキャッシュメモリなど、記憶装置が設けられていることが多い。

これらの記憶装置は、主にＤＲＡＭが使われるメインメモリと比較して、データの書き
込み及び読み出しなどの動作が高速であることが求められる。よって、レジスタとしては
フリップフロップが、コンフィギュレーションメモリ及びキャッシュメモリとしてはＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが
多い。

ＳＲＡＭは、トランジスタの微細化を図ることで動作の高速化を実現しているものの、
微細化に伴いリーク電流の増大が顕在化し、消費電力が増大するといった問題がある。そ
こで消費電力を抑えるため、例えばデータの入出力が行われない期間において、半導体装
置への電源電圧の供給を停止することが試みられている。

ただし、レジスタとして用いられるフリップフロップ、及びキャッシュメモリとして用
いられるＳＲＡＭは、揮発性である。よって、半導体装置への電源電圧の供給を停止する
場合には、電源電圧の供給を再開後にレジスタ及びキャッシュメモリ等の揮発性の記憶装
置において消失したデータを復元することが必要となる。

そこで、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置する半導体装置が開発さ
れている。例えば、特許文献１では、電源電圧の供給を停止する前にフリップフロップな
どに保持されているデータを強誘電体メモリへと退避させ、電源電圧の供給を再開した後
に強誘電体メモリに退避されているデータをフリップフロップなどに復元する技術が開示
されている。

また、ＰＬＤやＣＰＵなどの半導体装置の消費電力を低減する効果的な方法として、電
源電圧を低くする方法がある。消費電力は電源電圧に比例するため、電源電圧が低いほど
、消費電力を抑えることができる。

しかし、電源電圧が小さい場合、トランジスタのオン電流とオフ電流の比率が小さくな
る。その結果、論理回路は出力電圧が安定せず、トランジスタのリーク電流が増加してし
まう。

そこで、トランジスタのオン電流とオフ電流の比率を保障する回路が提案されている。
例えば、非特許文献１では、シュミットトリガ回路を用いた低電圧動作可能なフリップフ
ロップが開示されている。フリップフロップにシュミットトリガ型回路を用いることで、
電源電圧が低くても安定した出力電圧が得られ、さらに貫通電流を抑えて消費電力を低減
させることができる。

特開平１０−０７８８３６号公報

Ｎ．Ｌｏｔｚｅ ｅｔ ａｌ．，"Ａ ６２ｍＶ ０．１３μｍ ＣＭＯＳ Ｓｔａｎｄａｒｄ−Ｃｅｌｌ−Ｂａｓｅｄ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅ Ｕｓｉｎｇ Ｓｃｈｍｉｔｔ−Ｔｒｉｇｇｅｒ Ｌｏｇｉｃ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ｖｏｌ．４７， ＮＯ．１， ｐｐ．４７−６０， Ｊａｎｕａｒｙ ２０１２

本発明の一態様は、低電圧駆動可能で、且つ、不揮発性を有する半導体装置を提供する
ことを課題の一とする。または、本発明の一態様は、低電圧駆動可能で、且つ、プロセス
ばらつき耐性の強い不揮発性を有する半導体装置を提供することを課題の一とする。また
は、本発明の一態様は、低消費電力で、且つ、不揮発性を有する半導体装置を提供するこ
とを課題の一とする。

本発明の一態様は、シュミットトリガ型ＮＡＮＤ及びシュミットトリガ型インバータを
有し、電源電圧の供給が継続する期間においてデータが保持され、電源電圧の供給が停止
された期間より前に、容量素子が電気的に接続されたノードにデータに対応する電位を退
避させる。そして、該ノードにゲートが接続されたトランジスタのチャネル抵抗が変化す
ることを利用して、電源電圧の供給の再開に応じて、データの復元を行う構成を有する半
導体装置である。

本発明の一態様は、第１の記憶回路部と、第２の記憶回路部とを有し、第１の記憶回路
部は、シュミットトリガ型ＮＡＮＤ回路と、第１の電位または第２の電位の一方を保持す
る第１のノードと、第１の電位または第２の電位の他方を保持する第２のノードと、を有
し、第２の記憶回路部は、第１及び第２のシュミットトリガ型インバータと、第１乃至第
６のトランジスタと、第１及び第２の容量素子とを有し、第１のシュミットトリガ型イン
バータの入力端子は、第１のノードに電気的に接続され、第１のシュミットトリガ型イン
バータの出力端子は、第１のトランジスタのソースまたはドレインの一方に電気的に接続
され、第１のトランジスタのゲートは、第１の制御信号が与えられる配線に電気的に接続
され、第１のトランジスタのソースまたはドレインの他方は、第３のノードに電気的に接
続され、第１の容量素子の第１の電極は、第３のノードに電気的に接続され、第１の容量
素子の第２の電極は、第１の電位が与えられる配線に電気的に接続され、第２のトランジ
スタのソースまたはドレインの一方は、第１のノードに電気的に接続され、第２のトラン
ジスタのゲートは、第２の制御信号が与えられる配線に電気的に接続され、第２のトラン
ジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの
一方に電気的に接続され、第３のトランジスタのゲートは、第３のノードに電気的に接続
され、第３のトランジスタのソースまたはドレインの他方は、第１の電位が与えられる配
線に電気的に接続され、第２のシュミットトリガ型インバータの入力端子は、第２のノー
ドに電気的に接続され、第２のシュミットトリガ型インバータの出力端子は、第４のトラ
ンジスタのソースまたはドレインの一方に電気的に接続され、第４のトランジスタのゲー
トは、第１の制御信号が与えられる配線に電気的に接続され、第４のトランジスタのソー
スまたはドレインの他方は、第４のノードに電気的に接続され、第２の容量素子の第１の
電極は、第４のノードに電気的に接続され、第２の容量素子の第２の電極は、第１の電位
が与えられる配線に電気的に接続され、第５のトランジスタのソースまたはドレインの一
方は、第２のノードに電気的に接続され、第５のトランジスタのゲートは、第２の制御信
号が与えられる配線に電気的に接続され、第５のトランジスタのソースまたはドレインの
他方は、第６のトランジスタのソースまたはドレインの一方に電気的に接続され、第６の
トランジスタのゲートは、第４のノードに電気的に接続され、第６のトランジスタのソー
スまたはドレインの他方は、第１の電位が与えられる配線に電気的に接続され、第１のト
ランジスタ及び第４のトランジスタは、酸化物半導体を有する半導体膜を有することを特
徴とする半導体装置である。

本発明の一態様において、第１の記憶回路部は、電源電圧の供給が継続されている期間
において、第１のノードに、第１の電位または第２の電位の一方を保持し、第２のノード
に、第１の電位または第２の電位の他方を保持し、第２の記憶回路部は、電源電圧の供給
が停止する期間において、第３のノードに、第１の電位または第２の電位の他方を保持し
、第４のノードに、第１の電位または第２の電位の一方を保持する半導体装置が好ましい
。

本発明の一態様により、低電圧駆動可能で、且つ、不揮発性を有する半導体装置を提供
することができる。または、本発明の一態様により、低電圧駆動可能で、且つ、プロセス
ばらつき耐性の強い不揮発性を有する半導体装置を提供することができる。または、本発
明の一態様により、低消費電力で、且つ、不揮発性を有する半導体装置を提供することが
できる。

半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のタイミングチャート。 半導体装置の回路図。 半導体装置のタイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のタイミングチャート。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置の構造例。 半導体装置の構造例。 電子機器の一例。

本発明の実施の形態の一例について、図面を参照して説明する。ただし、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その態様およ
び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、説明
中に図面を参照するにあたり、同じものを指す符号は異なる図面間でも共通して用いる場
合がある。また、同様のものを指す際には同じハッチパターンを使用し、特に符号を付さ
ない場合がある。

（実施の形態１）
本実施の形態では、不揮発性部及び揮発性部を有する半導体装置の一例について説明す
る。

図１は、ラッチ回路の回路図である。図１に示すラッチ回路は、第１の記憶回路部１０
０と、第２の記憶回路部１５０とを有する。第１の記憶回路部１００は、電源電圧の供給
が継続されている期間において、データに対応する電位を保持する機能を有する回路部で
ある。第２の記憶回路部１５０は、電源電圧の供給が停止されている期間において、デー
タに対応する電位を保持する機能を有する回路部である。

第１の記憶回路部１００は、ゲート部１０１と、ラッチ部１０２とを有する。

ゲート部１０１は、シュミットトリガ型ＮＡＮＤ回路（以下、ＳＴ−ＮＡＮＤともいう
）１１０及びＳＴ−ＮＡＮＤ１１１を有する。

ＳＴ−ＮＡＮＤ１１０の第１の入力端子は、データ信号Ｄが与えられる配線に電気的に
接続されている。ＳＴ−ＮＡＮＤ１１０の第２の入力端子は、クロック信号Ｃが与えられ
る配線に電気的に接続されている。ＳＴ−ＮＡＮＤ１１０の出力端子は、ＳＴ−ＮＡＮＤ
１１１の第１の入力端子及びラッチ部１０２のＳＴ−ＮＡＮＤ１１２の第１の入力端子に
電気的に接続されている。

ＳＴ−ＮＡＮＤ１１１の第２の入力端子は、クロック信号Ｃが与えられる配線に電気的
に接続されている。ＳＴ−ＮＡＮＤ１１１の出力端子は、ラッチ部１０２のＳＴ−ＮＡＮ
Ｄ１１３の第２の入力端子に電気的に接続されている。

ラッチ部１０２は、ＳＴ−ＮＡＮＤ１１２及びＳＴ−ＮＡＮＤ１１３を有する。

ＳＴ−ＮＡＮＤ１１２の第１の入力端子は、ＳＴ−ＮＡＮＤ１１０の出力端子に電気的
に接続されている。ＳＴ−ＮＡＮＤ１１２の第２の入力端子は、ＳＴ−ＮＡＮＤ１１３の
出力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ１１２の出力端子は、ＳＴ−ＮＡＮ
Ｄ１１３の第１の入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ１１３の第２の入力端子は、ＳＴ−ＮＡＮＤ１１１の出力端子に電気的
に接続されている。

第２の記憶回路部１５０は、第１のブロック１５１と、第２のブロック１５２とを有す
る。

第１のブロック１５１は、シュミットトリガ型インバータ（以下、ＳＴ−ＩＮＶともい
う）１６０、ｎチャネル型のトランジスタ１６１、ｎチャネル型のトランジスタ１６２、
ｎチャネル型のトランジスタ１６３、及び容量素子１６４を有する。

ＳＴ−ＩＮＶ１６０の入力端子は、ラッチ部１０２のＳＴ−ＮＡＮＤ１１３の出力端子
に電気的に接続されている。ＳＴ−ＩＮＶ１６０の出力端子は、トランジスタ１６１のソ
ースまたはドレインの一方に電気的に接続されている。

トランジスタ１６１のゲートは、制御信号Ｓａｖｅ（以下、制御信号Ｓともいう）が与
えられる配線に電気的に接続されている。トランジスタ１６１のソースまたはドレインの
他方は、トランジスタ１６３のゲート及び容量素子１６４の第１の電極に電気的に接続さ
れている。

トランジスタ１６２のソースまたはドレインの一方は、ラッチ部１０２のＳＴ−ＮＡＮ
Ｄ１１３の出力端子に電気的に接続されている。トランジスタ１６２のソースまたはドレ
インの他方は、トランジスタ１６３のソースまたはドレインの一方に電気的に接続されて
いる。トランジスタ１６２のゲートは、制御信号Ｌｏａｄ（以下、制御信号Ｌともいう）
が与えられる配線に電気的に接続されている。

容量素子１６４の第２の電極及びトランジスタ１６３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

第２のブロック１５２は、ＳＴ−ＩＮＶ１７０、ｎチャネル型のトランジスタ１７１、
ｎチャネル型のトランジスタ１７２、ｎチャネル型のトランジスタ１７３、及び容量素子
１７４を有する。

ＳＴ−ＩＮＶ１７０の入力端子は、ラッチ部１０２のＳＴ−ＮＡＮＤ１１２の出力端子
に電気的に接続されている。ＳＴ−ＩＮＶ１７０の出力端子は、トランジスタ１７１のソ
ースまたはドレインの一方に電気的に接続されている。

トランジスタ１７１のゲートは、制御信号Ｓが与えられる配線に電気的に接続されてい
る。トランジスタ１７１のソースまたはドレインの他方は、トランジスタ１７３のゲート
及び容量素子１７４の第１の電極に電気的に接続されている。

トランジスタ１７２のソースまたはドレインの一方は、ラッチ部１０２のＳＴ−ＮＡＮ
Ｄ１１２の出力端子に電気的に接続されている。トランジスタ１７２のソースまたはドレ
インの他方は、トランジスタ１７３のソースまたはドレインの一方に電気的に接続されて
いる。トランジスタ１７２のゲートは、制御信号Ｌが与えられる配線に電気的に接続され
ている。

容量素子１７４の第２の電極及びトランジスタ１７３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

なお、ＳＴ−ＮＡＮＤ１１２の出力端子と、ＳＴ−ＩＮＶ１７０の入力端子とが電気的
に接続された点をノード１１６といい、ＳＴ−ＮＡＮＤ１１３の出力端子と、ＳＴ−ＩＮ
Ｖ１６０の入力端子とが電気的に接続された点をノード１１７という。

なお、第１の記憶回路部１００及び第２の記憶回路部１５０に用いられるそれぞれの論
理ゲート（ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶ）は、それぞれの論理ゲートに対する入力数
を２以下とすることが好ましい。上記構成にすることで、トランジスタのしきい値ばらつ
きの影響を受けにくくすることができる。

なお、トランジスタ１６１及び１７１は、非導通状態でのリーク電流（オフ電流）が小
さいトランジスタであることが好ましい。「オフ電流が小さい」とは、室温においてチャ
ネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であることをいう。オ
フ電流は小さいほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更
に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場
合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、または１０Ｖ程度である。
このように、オフ電流が小さいトランジスタとしては、チャネルが酸化物半導体で形成さ
れているトランジスタが挙げられる。

ここで、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶについて説明する。

図２（Ａ）に、第１の入力端子が配線２００に電気的に接続され、第２の入力端子が配
線２０１に電気的に接続され、出力端子が配線２０２に電気的に接続されたＳＴ−ＮＡＮ
Ｄ２０３を示す。図２（Ｂ）は、図２（Ａ）に示したＳＴ−ＮＡＮＤ２０３の具体的構成
の一例を示したものである。

図２（Ｂ）に示すＳＴ−ＮＡＮＤ２０３は、ｐチャネル型のトランジスタ２１０、２１
１、２１６、２１７、２１８と、ｎチャネル型のトランジスタ２１２、２１３、２１４、
２１５、２１９とを有する。

トランジスタ２１０のソースまたはドレインの一方は、電位Ｖ２が与えられる配線に電
気的に接続されている。トランジスタ２１０のゲートは、配線２００に電気的に接続され
ている。トランジスタ２１０のソースまたはドレインの他方は、トランジスタ２１１のソ
ースまたはドレインの一方に電気的に接続されている。

トランジスタ２１１のゲートは、配線２００に電気的に接続されている。トランジスタ
２１１のソースまたはドレインの他方は、トランジスタ２１２のソースまたはドレインの
一方及び配線２０２に電気的に接続されている。

トランジスタ２１２のゲートは、配線２００に電気的に接続されている。トランジスタ
２１２のソースまたはドレインの他方は、トランジスタ２１３のソースまたはドレインの
一方に電気的に接続されている。

トランジスタ２１３のゲートは、配線２０１に電気的に接続されている。トランジスタ
２１３のソースまたはドレインの他方は、トランジスタ２１４のソースまたはドレインの
一方及びトランジスタ２１９のソースまたはドレインの一方に電気的に接続されている。

トランジスタ２１４のゲートは、配線２００に電気的に接続されている。トランジスタ
２１４のソースまたはドレインの他方は、トランジスタ２１５のソースまたはドレインの
一方に電気的に接続されている。

トランジスタ２１５のゲートは、配線２０１に電気的に接続されている。トランジスタ
２１５のソースまたはドレインの他方は、電位Ｖ１が与えられる配線に電気的に接続され
ている。

トランジスタ２１６のソースまたはドレインの一方は、電位Ｖ２が与えられる配線に電
気的に接続されている。トランジスタ２１６のソースまたはドレインの他方は、トランジ
スタ２１０のソースまたはドレインの他方、トランジスタ２１１のソースまたはドレイン
の一方、トランジスタ２１７のソースまたはドレインの一方、及びトランジスタ２１８の
ソースまたはドレインの一方に電気的に接続されている。トランジスタ２１６のゲートは
、配線２０１に電気的に接続されている。

トランジスタ２１７のゲートは、配線２０１に電気的に接続されている。トランジスタ
２１７のソースまたはドレインの他方は、トランジスタ２１１のソースまたはドレインの
他方、トランジスタ２１２のソースまたはドレインの一方、及び配線２０２に電気的に接
続されている。

トランジスタ２１８のゲートは、トランジスタ２１１のソースまたはドレインの他方、
トランジスタ２１２のソースまたはドレインの一方、トランジスタ２１７のソースまたは
ドレインの他方、トランジスタ２１９のゲート、及び配線２０２に電気的に接続されてい
る。トランジスタ２１８のソースまたはドレインの他方は、電位Ｖ１が与えられる配線に
電気的に接続されている。

トランジスタ２１９のソースまたはドレインの他方は、電位Ｖ２が与えられる配線に電
気的に接続されている。

トランジスタ２１８は、トランジスタ２１０のソースまたはドレインの他方、トランジ
スタ２１１のソースまたはドレインの一方、トランジスタ２１６のソースまたはドレイン
の他方、及びトランジスタ２１７のソースまたはドレインの一方が電気的に接続されたノ
ードと、電位Ｖ１が与えられる配線との電気的な接続を、配線２０２の電位に従って制御
する機能を有する。

トランジスタ２１９は、トランジスタ２１３のソースまたはドレインの他方、及びトラ
ンジスタ２１４のソースまたはドレインの一方が電気的に接続されたノードと、電位Ｖ２
が与えられる配線との電気的な接続を、配線２０２の電位に従って制御する機能を有する
。

なお、本明細書において、電位Ｖ１は、低電源電位ＶＳＳであり、電位Ｖ２は、高電源
電位ＶＤＤである。なお、電位Ｖ１は、グラウンド電位ＧＮＤでもよい。

また、電位Ｖ１に基づいて保持される電位を「Ｌレベル」の電位、電位Ｖ２に基づいて
保持される電位を「Ｈレベル」の電位ということがある。

図２（Ｂ）に示すＳＴ−ＮＡＮＤ２０３は、電源電圧が低い場合であっても、配線２０
２の電位がＨレベルとなるべきときに配線２０２の電位が低下する、あるいは、配線２０
２の電位がＬレベルとなるべきときに配線２０２の電位が上昇することを防ぐことができ
る。

図３（Ａ）に、入力端子が配線３００に電気的に接続され、出力端子が配線３０１に電
気的に接続されたＳＴ−ＩＮＶ３０２を示す。図３（Ｂ）は、図３（Ａ）に示したＳＴ−
ＩＮＶ３０２の具体的構成の一例を示したものである。

図３（Ｂ）に示すＳＴ−ＩＮＶ３０２は、ｐチャネル型のトランジスタ３１０、３１１
、３１４と、ｎチャネル型のトランジスタ３１２、３１３、３１５とを有する。

トランジスタ３１０のソースまたはドレインの一方は、電位Ｖ２が与えられる配線に電
気的に接続されている。トランジスタ３１０のソースまたはドレインの他方は、トランジ
スタ３１１のソースまたはドレインの一方及びトランジスタ３１４のソースまたはドレイ
ンの一方に電気的に接続されている。トランジスタ３１０のゲートは配線３００に電気的
に接続されている。

トランジスタ３１１のゲートは配線３００に電気的に接続されている。トランジスタ３
１１のソースまたはドレインの他方は、トランジスタ３１２のソースまたはドレインの一
方及び配線３０１に電気的に接続されている。

トランジスタ３１２のゲートは配線３００に電気的に接続されている。トランジスタ３
１２のソースまたはドレインの他方は、トランジスタ３１３のソースまたはドレインの一
方及びトランジスタ３１５のソースまたはドレインの一方に電気的に接続されている。

トランジスタ３１３のゲートは配線３００に電気的に接続されている。トランジスタ３
１３のソースまたはドレインの他方は、電位Ｖ１が与えられる配線に電気的に接続されて
いる。

トランジスタ３１４のソースまたはドレインの他方は、電位Ｖ１が与えられる配線に電
気的に接続されている。トランジスタ３１４のゲートは、トランジスタ３１５のゲート及
び配線３０１に電気的に接続されている。

トランジスタ３１５のソースまたはドレインの他方は、電位Ｖ２が与えられる配線に電
気的に接続されている。

トランジスタ３１４は、トランジスタ３１０のソースまたはドレインの他方及びトラン
ジスタ３１１のソースまたはドレインの一方が電気的に接続されたノードと、電位Ｖ１が
与えられる配線との電気的な接続を、配線３０１の電位に従って制御する機能を有する。

トランジスタ３１５は、トランジスタ３１２のソースまたはドレインの他方及びトラン
ジスタ３１３のソースまたはドレインの一方が電気的に接続されたノードと、電位Ｖ２が
与えられる配線との電気的な接続を、配線３０１の電位に従って制御する機能を有する。

図３（Ｂ）に示すＳＴ−ＩＮＶ３０２は、電源電圧が低い場合であっても、配線３０１
の電位がＨレベルとなるべきときに配線３０１の電位が低下する、あるいは、配線３０１
の電位がＬレベルとなるべきときに配線３０１の電位が上昇することを防ぐことができる
。

次に、図１に示すラッチ回路の動作について、図４に示すタイミングチャートを用いて
説明する。

図４において、Ｄはデータ信号が与えられる配線の電位を表す。また、Ｃはクロック信
号が与えられる配線の電位を表す。また、Ｓは制御信号Ｓａｖｅが与えられる配線の電位
を表す。また、Ｌは制御信号Ｌｏａｄが与えられる配線の電位を表す。また、１１４はＳ
Ｔ−ＮＡＮＤ１１０の出力電位を表す。また、１１５はＳＴ−ＮＡＮＤ１１１の出力電位
を表す。また、１１６はノード１１６の電位を表す。また、１１７はノード１１７の電位
を表す。また、１６５は、トランジスタ１６１のソースまたはドレインの他方、トランジ
スタ１６３のゲート、及び容量素子１６４の第１の電極が電気的に接続されたノード１６
５の電位を表す。また、１７５は、トランジスタ１７１のソースまたはドレインの他方、
トランジスタ１７３のゲート、及び容量素子１７４の第１の電極が電気的に接続されたノ
ード１７５の電位を表す。

データ信号は、Ｈレベルの電位またはＬレベルの電位であるが、ここでは「ｄａｔａ０
」のように表記する。また、「ｄａｔａ０」の反転値には、データ値の名称にスラッシュ
を付し、「／ｄａｔａ０」のように表記する。

図４に示すタイミングチャートにおいて、期間Ｐ１乃至Ｐ４は、ラッチ回路の状態を表
す。期間Ｐ１は通常動作期間である。期間Ｐ２はデータ移行期間である。期間Ｐ３は動作
停止期間である。期間Ｐ４は動作再開移行期間である。

図４に示すタイミングチャートにおいて、時刻Ｔ０乃至Ｔ４は、期間Ｐ１乃至Ｐ４での
各動作のタイミングを説明するために付したものである。

時刻Ｔ０で、データ信号がｄａｔａ０からｄａｔａ１に変わる。また、クロック信号が
Ｈレベルになる。このとき、ＳＴ−ＮＡＮＤ１１０の出力電位１１４は／ｄａｔａ１、Ｓ
Ｔ−ＮＡＮＤ１１１の出力電位１１５はｄａｔａ１、ノード１１６の電位はｄａｔａ１、
ノード１１７の電位は／ｄａｔａ１となり、ラッチ部１０２にデータが取り込まれる。

時刻Ｔ０１で、クロック信号がＬレベルになる。このとき、ＳＴ−ＮＡＮＤ１１０の出
力電位１１４及びＳＴ−ＮＡＮＤ１１１の出力電位１１５はＨレベルとなり、ノード１１
６の電位はｄａｔａ１、ノード１１７の電位は／ｄａｔａ１のままであり、ラッチ部１０
２にデータが保持される。

時刻Ｔ１で、クロック信号はＬレベルに固定され、制御信号ＳａｖｅがＨレベルになる
。このとき、ラッチ部１０２はデータ保持状態を維持するので、ノード１１６の電位はｄ
ａｔａ１、ノード１１７の電位は／ｄａｔａ１のままである。また、ノード１１６の電位
がＳＴ−ＩＮＶ１７０を介してノード１７５に伝播し、ノード１７５の電位は／ｄａｔａ
１となる。また、ノード１１７の電位がＳＴ−ＩＮＶ１６０を介してノード１６５に伝播
し、ノード１６５の電位はｄａｔａ１となる。このように、第１の記憶回路部１００から
第２の記憶回路部１５０へデータを移行することができる。

時刻Ｔ２で、電源電圧の供給を停止し、制御信号ＳａｖｅがＬレベルになる。このとき
、ノード１６５及びノード１７５は浮遊状態となり、データを保持する。このように、第
２の記憶回路部１５０にデータが保持され、第１の記憶回路部１００のデータは消失する
。

時刻Ｔ３で、電源電圧の供給を再開し、制御信号ＬｏａｄがＨレベルになる。このとき
、ノード１１６の電位及びノード１１７の電位は、トランジスタ１７３及びトランジスタ
１６３のチャネル抵抗の差で決定される。例えば、ｄａｔａ１がＨレベルの場合、ノード
１７５はＬレベル、ノード１６５はＨレベルである。このとき、トランジスタ１７３はオ
フであり、Ｌレベルの電位Ｖ１を供給する配線とノード１１６とは非導通状態である。一
方、トランジスタ１６３はオンであり、Ｌレベルの電位Ｖ１を供給する配線とノード１１
７とは導通状態となるため、ノード１１７の電位はＬレベルとなる。ノード１１６とノー
ド１１７のデータ値は常に反転関係にあるため、ノード１１６またはノード１１７のどち
らか一方が必ずＬレベルの電位Ｖ１を供給する配線と導通状態となる。

電源電圧の供給が再開されると、データ信号が与えられる配線の電位Ｄがｄａｔａ１に
戻り、クロック信号が与えられる配線にはＬレベルの電位が供給される。このとき、ＳＴ
−ＮＡＮＤ１１０の出力電位１１４及びＳＴ−ＮＡＮＤ１１１の出力電位１１５はＨレベ
ルとなる。また、第２の記憶回路部１５０により、ノード１１６またはノード１１７のど
ちらか一方がＬレベルとなり、他方がＨレベルとなる。したがって、ノード１１６の電位
はｄａｔａ１、ノード１１７の電位は／ｄａｔａ１となり、第１の記憶回路部１００にデ
ータを復元することができる。

時刻Ｔ４で、制御信号ＬｏａｄがＬレベルになり、第２の記憶回路部１５０から第１の
記憶回路部１００への電圧供給が停止する。これ以降、通常動作期間になり、データ演算
が行われる。

以上のような構成とすることで、データを保持しながら電源電圧の供給を停止及び再開
することを容易に実現することができる半導体装置を提供することができる。第１の記憶
回路部１００と第２の記憶回路部１５０とでデータの退避及び復元を行うことで、電源電
圧の供給を適宜停止することができ、消費電力の低減を図ることができる。

また、低電圧駆動する場合やプロセスによるトランジスタの閾値や移動度のばらつきが
大きい場合、トランジスタ１７３は、ノード１７５に保持される電圧値に対して、十分に
オン電流とオフ電流の比率が取れない場合がある。同様に、トランジスタ１６３は、ノー
ド１６５に保持される電圧値に対して、十分にオン電流とオフ電流の比率が取れない場合
がある。

しかし、このような場合であっても、電源電圧の供給再開時には、トランジスタ１７３
及びトランジスタ１６３のチャネル抵抗の差により、ノード１１６とノード１１７との間
に電位差を生じさせることができるため、データを復元することができる。

また、図１に示す回路を低電圧で駆動する場合、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用
いることが好ましい。当該回路は、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用いることで、電
源電圧が低くても安定した出力電圧を得ることができ、さらに貫通電流を抑えて消費電力
を低減させることができる。また、当該回路は、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用い
ることで、トランジスタの閾値や移動度のばらつきに対しても耐性を持つことができる。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現
することができる、低電圧動作可能で、且つ、プロセスばらつき耐性の強い半導体装置を
提供することができる。

（実施の形態２）
本実施の形態では、不揮発性部及び揮発性部を有する半導体装置の一例について説明す
る。

図５は、フリップフロップ回路の回路図である。図５に示すフリップフロップ回路は、
第１の記憶回路部５００と、第２の記憶回路部５５０とを有する。第１の記憶回路部５０
０は、電源電圧の供給が継続されている期間において、データに対応する電位を保持する
機能を有する回路部である。第２の記憶回路部５５０は、電源電圧の供給が停止されてい
る期間において、データに対応する電位を保持する機能を有する回路部である。

第１の記憶回路部５００は、ゲート部５０１、マスタ・ラッチ５０２、ゲート部５０３
、及びスレーブ・ラッチ５０４を有する。

ゲート部５０１は、ＳＴ−ＮＡＮＤ５１０及びＳＴ−ＮＡＮＤ５１１を有する。

ＳＴ−ＮＡＮＤ５１０の第１の入力端子は、データ信号Ｄが与えられる配線に電気的に
接続されている。ＳＴ−ＮＡＮＤ５１０の第２の入力端子は、第１のクロック信号Ｃ１が
与えられる配線に電気的に接続されている。ＳＴ−ＮＡＮＤ５１０の出力端子は、ＳＴ−
ＮＡＮＤ５１１の第１の入力端子及びマスタ・ラッチ５０２のＳＴ−ＮＡＮＤ５１２の第
１の入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ５１１の第２の入力端子は、第１のクロック信号Ｃ１が与えられる配線
に電気的に接続されている。ＳＴ−ＮＡＮＤ５１１の出力端子は、マスタ・ラッチ５０２
のＳＴ−ＮＡＮＤ５１３の第２の入力端子に電気的に接続されている。

マスタ・ラッチ５０２は、ＳＴ−ＮＡＮＤ５１２及びＳＴ−ＮＡＮＤ５１３を有する。

ＳＴ−ＮＡＮＤ５１２の第１の入力端子は、ＳＴ−ＮＡＮＤ５１０の出力端子に電気的
に接続されている。ＳＴ−ＮＡＮＤ５１２の第２の入力端子は、ＳＴ−ＮＡＮＤ５１３の
出力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ５１２の出力端子は、ＳＴ−ＮＡＮ
Ｄ５１３の第１の入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ５１３の第２の入力端子は、ＳＴ−ＮＡＮＤ５１１の出力端子に電気的
に接続されている。

ゲート部５０３は、ＳＴ−ＮＡＮＤ５３０及びＳＴ−ＮＡＮＤ５３１を有する。

ＳＴ−ＮＡＮＤ５３０の第１の入力端子は、マスタ・ラッチ５０２のＳＴ−ＮＡＮＤ５
１２の出力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ５３０の第２の入力端子は、
第２のクロック信号Ｃ２が与えられる配線に電気的に接続されている。ＳＴ−ＮＡＮＤ５
３０の出力端子は、ＳＴ−ＮＡＮＤ５３１の第１の入力端子及びスレーブ・ラッチ５０４
のＳＴ−ＮＡＮＤ５３２の第１の入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ５３１の第２の入力端子は、第２のクロック信号Ｃ２が与えられる配線
に電気的に接続されている。ＳＴ−ＮＡＮＤ５３１の出力端子は、スレーブ・ラッチ５０
４のＳＴ−ＮＡＮＤ５３３の第２の入力端子に電気的に接続されている。

スレーブ・ラッチ５０４は、ＳＴ−ＮＡＮＤ５３２及びＳＴ−ＮＡＮＤ５３３を有する
。

ＳＴ−ＮＡＮＤ５３２の第１の入力端子は、ＳＴ−ＮＡＮＤ５３０の出力端子に電気的
に接続されている。ＳＴ−ＮＡＮＤ５３２の第２の入力端子は、ＳＴ−ＮＡＮＤ５３３の
出力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ５３２の出力端子は、ＳＴ−ＮＡＮ
Ｄ５３３の第１の入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ５３３の第２の入力端子は、ＳＴ−ＮＡＮＤ５３１の出力端子に電気的
に接続されている。

第２の記憶回路部５５０は、第１のブロック５５１、第２のブロック５５２、第３のブ
ロック５５３、及び第４のブロック５５４を有する。

第１のブロック５５１は、ＳＴ−ＩＮＶ５６０、ｎチャネル型のトランジスタ５６１、
ｎチャネル型のトランジスタ５６２、ｎチャネル型のトランジスタ５６３、及び容量素子
５６４を有する。

ＳＴ−ＩＮＶ５６０の入力端子は、マスタ・ラッチ５０２のＳＴ−ＮＡＮＤ５１３の出
力端子に電気的に接続されている。ＳＴ−ＩＮＶ５６０の出力端子は、トランジスタ５６
１のソースまたはドレインの一方に電気的に接続されている。

トランジスタ５６１のゲートは、制御信号Ｓが与えられる配線に電気的に接続されてい
る。トランジスタ５６１のソースまたはドレインの他方は、トランジスタ５６３のゲート
及び容量素子５６４の第１の電極に電気的に接続されている。

トランジスタ５６２のソースまたはドレインの一方は、マスタ・ラッチ５０２のＳＴ−
ＮＡＮＤ５１３の出力端子に電気的に接続されている。トランジスタ５６２のソースまた
はドレインの他方は、トランジスタ５６３のソースまたはドレインの一方に電気的に接続
されている。トランジスタ５６２のゲートは、制御信号Ｌが与えられる配線に電気的に接
続されている。

容量素子５６４の第２の電極及びトランジスタ５６３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

第２のブロック５５２は、ＳＴ−ＩＮＶ５７０、ｎチャネル型のトランジスタ５７１、
ｎチャネル型のトランジスタ５７２、ｎチャネル型のトランジスタ５７３、及び容量素子
５７４を有する。

ＳＴ−ＩＮＶ５７０の入力端子は、マスタ・ラッチ５０２のＳＴ−ＮＡＮＤ５１２の出
力端子に電気的に接続されている。ＳＴ−ＩＮＶ５７０の出力端子は、トランジスタ５７
１のソースまたはドレインの一方に電気的に接続されている。

トランジスタ５７１のゲートは、制御信号Ｓが与えられる配線に電気的に接続されてい
る。トランジスタ５７１のソースまたはドレインの他方は、トランジスタ５７３のゲート
及び容量素子５７４の第１の電極に電気的に接続されている。

トランジスタ５７２のソースまたはドレインの一方は、マスタ・ラッチ５０２のＳＴ−
ＮＡＮＤ５１２の出力端子に電気的に接続されている。トランジスタ５７２のソースまた
はドレインの他方は、トランジスタ５７３のソースまたはドレインの一方に電気的に接続
されている。トランジスタ５７２のゲートは、制御信号Ｌが与えられる配線に電気的に接
続されている。

容量素子５７４の第２の電極及びトランジスタ５７３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

第３のブロック５５３は、ＳＴ−ＩＮＶ５８０、ｎチャネル型のトランジスタ５８１、
ｎチャネル型のトランジスタ５８２、ｎチャネル型のトランジスタ５８３、及び容量素子
５８４を有する。

ＳＴ−ＩＮＶ５８０の入力端子は、スレーブ・ラッチ５０４のＳＴ−ＮＡＮＤ５３３の
出力端子に電気的に接続されている。ＳＴ−ＩＮＶ５８０の出力端子は、トランジスタ５
８１のソースまたはドレインの一方に電気的に接続されている。

トランジスタ５８１のゲートは、制御信号Ｓが与えられる配線に電気的に接続されてい
る。トランジスタ５８１のソースまたはドレインの他方は、トランジスタ５８３のゲート
及び容量素子５８４の第１の電極に電気的に接続されている。

トランジスタ５８２のソースまたはドレインの一方は、スレーブ・ラッチ５０４のＳＴ
−ＮＡＮＤ５３３の出力端子に電気的に接続されている。トランジスタ５８２のソースま
たはドレインの他方は、トランジスタ５８３のソースまたはドレインの一方に電気的に接
続されている。トランジスタ５８２のゲートは、制御信号Ｌが与えられる配線に電気的に
接続されている。

容量素子５８４の第２の電極及びトランジスタ５８３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

第４のブロック５５４は、ＳＴ−ＩＮＶ５９０、ｎチャネル型のトランジスタ５９１、
ｎチャネル型のトランジスタ５９２、ｎチャネル型のトランジスタ５９３、及び容量素子
５９４を有する。

ＳＴ−ＩＮＶ５９０の入力端子は、スレーブ・ラッチ５０４のＳＴ−ＮＡＮＤ５３２の
出力端子に電気的に接続されている。ＳＴ−ＩＮＶ５９０の出力端子は、トランジスタ５
９１のソースまたはドレインの一方に電気的に接続されている。

トランジスタ５９１のゲートは、制御信号Ｓが与えられる配線に電気的に接続されてい
る。トランジスタ５９１のソースまたはドレインの他方は、トランジスタ５９３のゲート
及び容量素子５９４の第１の電極に電気的に接続されている。

トランジスタ５９２のソースまたはドレインの一方は、スレーブ・ラッチ５０４のＳＴ
−ＮＡＮＤ５３２の出力端子に電気的に接続されている。トランジスタ５９２のソースま
たはドレインの他方は、トランジスタ５９３のソースまたはドレインの一方に電気的に接
続されている。トランジスタ５９２のゲートは、制御信号Ｌが与えられる配線に電気的に
接続されている。

容量素子５９４の第２の電極及びトランジスタ５９３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

なお、ＳＴ−ＮＡＮＤ５１２の出力端子と、ＳＴ−ＩＮＶ５７０の入力端子とが電気的
に接続された点をノード５１６といい、ＳＴ−ＮＡＮＤ５１３の出力端子と、ＳＴ−ＩＮ
Ｖ５６０の入力端子とが電気的に接続された点をノード５１７という。また、ＳＴ−ＮＡ
ＮＤ５３２の出力端子と、ＳＴ−ＩＮＶ５９０の入力端子とが電気的に接続された点をノ
ード５３６といい、ＳＴ−ＮＡＮＤ５３３の出力端子と、ＳＴ−ＩＮＶ５８０の入力端子
とが電気的に接続された点をノード５３７という。

なお、第１の記憶回路部５００及び第２の記憶回路部５５０に用いられるそれぞれの論
理ゲート（ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶ）は、それぞれの論理ゲートに対する入力数
を２以下とすることが好ましい。上記構成にすることで、トランジスタのしきい値ばらつ
きの影響を受けにくくすることができる。

なお、トランジスタ５６１、トランジスタ５７１、トランジスタ５８１、及びトランジ
スタ５９１は、非導通状態でのリーク電流（オフ電流）が小さいトランジスタであること
が好ましい。

また、図５に示す回路を低電圧で駆動する場合、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用
いることが好ましい。当該回路は、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用いることで、電
源電圧が低くても安定した出力電圧を得ることができ、さらに貫通電流を抑えて消費電力
を低減させることができる。また、当該回路は、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用い
ることで、トランジスタの閾値や移動度のばらつきに対しても耐性を持つことができる。

次に、図５に示すフリップフロップ回路の動作について、図６に示すタイミングチャー
トを用いて説明する。

図６において、Ｄはデータ信号Ｄが与えられる配線の電位を表す。また、Ｃ１は第１の
クロック信号Ｃ１が与えられる配線の電位を表す。また、Ｃ２は第２のクロック信号Ｃ２
が与えられる配線の電位を表す。また、Ｓは制御信号Ｓａｖｅが与えられる配線の電位を
表す。また、Ｌは制御信号Ｌｏａｄが与えられる配線の電位を表す。また、５１４はＳＴ
−ＮＡＮＤ５１０の出力電位を表す。また、５１５はＳＴ−ＮＡＮＤ５１１の出力電位を
表す。また、５１６はノード５１６の電位を表す。また、５１７はノード５１７の電位を
表す。また、５３４はＳＴ−ＮＡＮＤ５３０の出力電位を表す。また、５３５はＳＴ−Ｎ
ＡＮＤ５３１の出力電位を表す。また、５３６はノード５３６の電位を表す。また、５３
７はノード５３７の電位を表す。また、５６５は、トランジスタ５６１のソースまたはド
レインの他方、トランジスタ５６３のゲート、及び容量素子５６４の第１の電極が電気的
に接続されたノード５６５の電位を表す。また、５７５は、トランジスタ５７１のソース
またはドレインの他方、トランジスタ５７３のゲート、及び容量素子５７４の第１の電極
が電気的に接続されたノード５７５の電位を表す。また、５８５は、トランジスタ５８１
のソースまたはドレインの他方、トランジスタ５８３のゲート、及び容量素子５８４の第
１の電極が電気的に接続されたノード５８５の電位を表す。また、５９５は、トランジス
タ５９１のソースまたはドレインの他方、トランジスタ５９３のゲート、及び容量素子５
９４の第１の電極が電気的に接続されたノード５９５の電位を表す。

データ信号は、Ｈレベルの電位またはＬレベルの電位であるが、ここでは「ｄａｔａ０
」のように表記する。また、「ｄａｔａ０」の反転値には、データ値の名称にスラッシュ
を付し、「／ｄａｔａ０」のように表記する。

図６に示すタイミングチャートにおいて、期間Ｐ１乃至Ｐ４は、フリップフロップ回路
の状態を表す。期間Ｐ１は通常動作期間である。期間Ｐ２はデータ移行期間である。期間
Ｐ３は動作停止期間である。期間Ｐ４は動作再開移行期間である。

図６に示すタイミングチャートにおいて、時刻Ｔ０乃至Ｔ４は、期間Ｐ１乃至Ｐ４での
各動作のタイミングを説明するために付したものである。

時刻Ｔ０で、データ信号がｄａｔａ０からｄａｔａ１に変わる。また、第１のクロック
信号Ｃ１がＨレベルになる。このとき、ＳＴ−ＮＡＮＤ５１０の出力電位５１４は／ｄａ
ｔａ１、ＳＴ−ＮＡＮＤ５１１の出力電位５１５はｄａｔａ１、ノード５１６の電位はｄ
ａｔａ１、ノード５１７の電位は／ｄａｔａ１となり、マスタ・ラッチ５０２にデータが
取り込まれる。

時刻Ｔ０１で、第１のクロック信号Ｃ１がＬレベルになる。このとき、ＳＴ−ＮＡＮＤ
５１０の出力電位５１４及びＳＴ−ＮＡＮＤ５１１の出力電位５１５はＨレベルとなり、
ノード５１６の電位はｄａｔａ１、ノード５１７の電位は／ｄａｔａ１のままであり、マ
スタ・ラッチ５０２にデータが保持される。

時刻Ｔ０２で、第２のクロック信号Ｃ２がＨレベルになる。このとき、ＳＴ−ＮＡＮＤ
５３０の出力電位５３４は／ｄａｔａ１、ＳＴ−ＮＡＮＤ５３１の出力電位５３５はｄａ
ｔａ１、ノード５３６の電位はｄａｔａ１、ノード５３７の電位は／ｄａｔａ１となり、
スレーブ・ラッチ５０４にデータが取り込まれる。

時刻Ｔ０３で、第２のクロック信号Ｃ２がＬレベルになる。このとき、ＳＴ−ＮＡＮＤ
５３０の出力電位５３４及びＳＴ−ＮＡＮＤ５３１の出力電位５３５はＨレベルとなり、
ノード５３６の電位はｄａｔａ１、ノード５３７の電位は／ｄａｔａ１のままであり、ス
レーブ・ラッチ５０４にデータが保持される。

時刻Ｔ１で、第１のクロック信号Ｃ１及び第２のクロック信号Ｃ２はＬレベルに固定さ
れ、制御信号ＳａｖｅがＨレベルになる。このとき、マスタ・ラッチ５０２及びスレーブ
・ラッチ５０４はデータ保持状態を維持するので、ノード５１６の電位はｄａｔａ１、ノ
ード５１７の電位は／ｄａｔａ１、ノード５３６の電位はｄａｔａ１、ノード５３７の電
位は／ｄａｔａ１のままである。また、ノード５１６の電位がＳＴ−ＩＮＶ５７０を介し
てノード５７５に伝播し、ノード５７５の電位は／ｄａｔａ１となる。また、ノード５１
７の電位がＳＴ−ＩＮＶ５６０を介してノード５６５に伝播し、ノード５６５の電位はｄ
ａｔａ１となる。また、ノード５３６の電位がＳＴ−ＩＮＶ５９０を介してノード５９５
に伝播し、ノード５９５の電位は／ｄａｔａ１となる。また、ノード５３７の電位がＳＴ
−ＩＮＶ５８０を介してノード５８５に伝播し、ノード５８５の電位はｄａｔａ１となる
。このように、第１の記憶回路部５００から第２の記憶回路部５５０へデータを移行する
ことができる。

時刻Ｔ２で、電源電圧の供給を停止し、制御信号ＳａｖｅがＬレベルになる。このとき
、ノード５６５、ノード５７５、ノード５８５、及びノード５９５は浮遊状態となり、デ
ータを保持する。このように、第２の記憶回路部５５０にデータが保持され、第１の記憶
回路部５００のデータは消失する。

時刻Ｔ３で、電源電圧の供給を再開し、制御信号ＬｏａｄがＨレベルになる。このとき
、ノード５１６の電位及びノード５１７の電位は、トランジスタ５７３及びトランジスタ
５６３のチャネル抵抗の差で決定され、ノード５３６の電位及びノード５３７の電位は、
トランジスタ５９３及びトランジスタ５８３のチャネル抵抗の差で決定される。例えば、
ｄａｔａ１がＨレベルの場合、ノード５７５はＬレベル、ノード５６５はＨレベルである
。このとき、トランジスタ５７３はオフであり、Ｌレベルの電位Ｖ１を供給する配線とノ
ード５１６とは非導通状態である。一方、トランジスタ５６３はオンであり、Ｌレベルの
電位Ｖ１を供給する配線とノード５１７とは導通状態となるため、ノード５１７の電位は
Ｌレベルとなる。ノード５１６とノード５１７のデータ値は常に反転関係にあるため、ノ
ード５１６またはノード５１７のどちらか一方が必ずＬレベルの電位Ｖ１を供給する配線
と導通状態となる。同様に、ｄａｔａ１がＨレベルの場合、ノード５９５はＬレベル、ノ
ード５８５はＨレベルである。このとき、トランジスタ５９３はオフであり、Ｌレベルの
電位Ｖ１を供給する配線とノード５３６とは非導通状態である。一方、トランジスタ５８
３はオンであり、Ｌレベルの電位Ｖ１を供給する配線とノード５３７とは導通状態となる
ため、ノード５３７の電位はＬレベルとなる。ノード５３６とノード５３７のデータ値は
常に反転関係にあるため、ノード５３６またはノード５３７のどちらか一方が必ずＬレベ
ルの電位Ｖ１を供給する配線と導通状態となる。

電源電圧の供給が再開されると、データ信号が与えられる配線の電位Ｄがｄａｔａ１に
戻り、第１のクロック信号Ｃ１が与えられる配線にはＬレベルの電位が供給される。この
とき、ＳＴ−ＮＡＮＤ５１０の出力電位５１４及びＳＴ−ＮＡＮＤ５１１の出力電位５１
５はＨレベルとなる。また、第２の記憶回路部５５０により、ノード５１６またはノード
５１７のどちらか一方がＬレベルとなり、他方がＨレベルとなる。したがって、ノード５
１６の電位はｄａｔａ１、ノード５１７の電位は／ｄａｔａ１となり、第１の記憶回路部
５００にデータを復元することができる。

同時刻に、第２のクロック信号Ｃ２が与えられる配線にＬレベルの電位が供給される。
このとき、ＳＴ−ＮＡＮＤ５３０の出力電位５３４及びＳＴ−ＮＡＮＤ５３１の出力電位
５３５はＨレベルとなる。また、第２の記憶回路部５５０により、ノード５３６またはノ
ード５３７のどちらか一方がＬレベルとなり、他方がＨレベルとなる。したがって、ノー
ド５３６の電位はｄａｔａ１、ノード５３７の電位は／ｄａｔａ１となり、第１の記憶回
路部５００にデータを復元することができる。

時刻Ｔ４で、制御信号ＬｏａｄがＬレベルになり、第２の記憶回路部５５０から第１の
記憶回路部５００への電圧供給が停止する。これ以降、通常動作期間になり、データ演算
が行われる。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現
することができる半導体装置を提供することができる。第１の記憶回路部５００と第２の
記憶回路部５５０とでデータの退避及び復元を行うことで、電源電圧の供給を適宜停止す
ることができ、消費電力の低減を図ることができる。

また、低電圧駆動する場合やプロセスによるトランジスタの閾値や移動度のばらつきが
大きい場合、トランジスタ５６３は、ノード５６５に保持される電圧値に対して、十分に
オン電流とオフ電流の比率が取れない場合がある。同様に、トランジスタ５７３は、ノー
ド５７５に保持される電圧値に対して、トランジスタ５８３は、ノード５８５に保持され
る電圧値に対して、トランジスタ５９３は、ノード５９５に保持される電圧値に対して、
十分にオン電流とオフ電流の比率が取れない場合がある。

しかし、この場合、電源電圧の供給再開時には、トランジスタ５７３及びトランジスタ
５６３のチャネル抵抗の差により、ノード５１６とノード５１７との間に電位差を生じさ
せることができるため、データを復元することができる。同様に、トランジスタ５９３及
びトランジスタ５８３のチャネル抵抗の差により、ノード５３６とノード５３７との間に
電位差を生じさせることができるため、データを復元することができる。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現
することができる、低電圧動作可能で、且つ、プロセスばらつき耐性の強い半導体装置を
提供することができる。

（実施の形態３）
本実施の形態では、不揮発性部及び揮発性部を有する半導体装置の一例について説明す
る。

図７は、フリップフロップ回路の回路図である。図７に示すフリップフロップ回路は、
図５に示すフリップフロップ回路とは異なる構成を有している。図７に示すフリップフロ
ップ回路は、第１の記憶回路部４００と、第２の記憶回路部４５０とを有する。第１の記
憶回路部４００は、電源電圧の供給が継続されている期間において、データに対応する電
位を保持する機能を有する回路部である。第２の記憶回路部４５０は、電源電圧の供給が
停止されている期間において、データに対応する電位を保持する機能を有する回路部であ
る。

第１の記憶回路部４００は、ゲート部４０１と、ラッチ部４０２とを有する。

ゲート部４０１は、ＳＴ−ＮＡＮＤ４１０、ＳＴ−ＮＡＮＤ４１１、ＳＴ−ＮＡＮＤ４
１２、シュミットトリガ型ＡＮＤ回路（以下、ＳＴ−ＡＮＤともいう）４１３、及びＳＴ
−ＮＡＮＤ４１４を有する。

ＳＴ−ＮＡＮＤ４１０の第１の入力端子は、データ信号Ｄが与えられる配線に電気的に
接続されている。ＳＴ−ＮＡＮＤ４１０の第２の入力端子は、ＳＴ−ＮＡＮＤ４１４の出
力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ４１０の出力端子は、ＳＴ−ＡＮＤ４
１３の第１の入力端子及びＳＴ−ＮＡＮＤ４１１の第１の入力端子に電気的に接続されて
いる。

ＳＴ−ＮＡＮＤ４１１の第２の入力端子は、ＳＴ−ＮＡＮＤ４１２の出力端子に電気的
に接続されている。ＳＴ−ＮＡＮＤ４１１の出力端子は、ＳＴ−ＮＡＮＤ４１２の第１の
入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ４１２の第２の入力端子は、クロック信号Ｃが与えられる配線に電気的
に接続されている。ＳＴ−ＮＡＮＤ４１２の出力端子は、ＳＴ−ＡＮＤ４１３の第２の入
力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ４１４の第１の入力端子は、クロック信号Ｃが与えられる配線に電気的
に接続されている。ＳＴ−ＮＡＮＤ４１４の第２の入力端子は、ＳＴ−ＡＮＤ４１３の出
力端子に電気的に接続されている。

ラッチ部４０２は、ＳＴ−ＮＡＮＤ４１５及びＳＴ−ＮＡＮＤ４１６を有する。

ＳＴ−ＮＡＮＤ４１５の第１の入力端子は、ゲート部４０１のＳＴ−ＮＡＮＤ４１２の
出力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ４１５の第２の入力端子は、ＳＴ−
ＮＡＮＤ４１６の出力端子に電気的に接続されている。ＳＴ−ＮＡＮＤ４１５の出力端子
は、ＳＴ−ＮＡＮＤ４１６の第１の入力端子に電気的に接続されている。

ＳＴ−ＮＡＮＤ４１６の第２の入力端子は、ゲート部４０１のＳＴ−ＮＡＮＤ４１４の
出力端子に電気的に接続されている。

第２の記憶回路部４５０は、第１のブロック４５１と、第２のブロック４５２とを有す
る。

第１のブロック４５１は、ＳＴ−ＩＮＶ４６０、ｎチャネル型のトランジスタ４６１、
ｎチャネル型のトランジスタ４６２、ｎチャネル型のトランジスタ４６３、及び容量素子
４６４を有する。

ＳＴ−ＩＮＶ４６０の入力端子は、ラッチ部４０２のＳＴ−ＮＡＮＤ４１６の出力端子
に電気的に接続されている。ＳＴ−ＩＮＶ４６０の出力端子は、トランジスタ４６１のソ
ースまたはドレインの一方に電気的に接続されている。

トランジスタ４６１のゲートは、制御信号Ｓａｖｅ（以下、制御信号Ｓともいう）が与
えられる配線に電気的に接続されている。トランジスタ４６１のソースまたはドレインの
他方は、トランジスタ４６３のゲート及び容量素子４６４の第１の電極に電気的に接続さ
れている。

トランジスタ４６２のソースまたはドレインの一方は、ラッチ部４０２のＳＴ−ＮＡＮ
Ｄ４１６の出力端子に電気的に接続されている。トランジスタ４６２のソースまたはドレ
インの他方は、トランジスタ４６３のソースまたはドレインの一方に電気的に接続されて
いる。トランジスタ４６２のゲートは、制御信号Ｌｏａｄ（以下、制御信号Ｌともいう）
が与えられる配線に電気的に接続されている。

容量素子４６４の第２の電極及びトランジスタ４６３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

第２のブロック４５２は、ＳＴ−ＩＮＶ４７０、ｎチャネル型のトランジスタ４７１、
ｎチャネル型のトランジスタ４７２、ｎチャネル型のトランジスタ４７３、及び容量素子
４７４を有する。

ＳＴ−ＩＮＶ４７０の入力端子は、ラッチ部４０２のＳＴ−ＮＡＮＤ４１５の出力端子
に電気的に接続されている。ＳＴ−ＩＮＶ４７０の出力端子は、トランジスタ４７１のソ
ースまたはドレインの一方に電気的に接続されている。

トランジスタ４７１のゲートは、制御信号Ｓが与えられる配線に電気的に接続されてい
る。トランジスタ４７１のソースまたはドレインの他方は、トランジスタ４７３のゲート
及び容量素子４７４の第１の電極に電気的に接続されている。

トランジスタ４７２のソースまたはドレインの一方は、ラッチ部４０２のＳＴ−ＮＡＮ
Ｄ４１５の出力端子に電気的に接続されている。トランジスタ４７２のソースまたはドレ
インの他方は、トランジスタ４７３のソースまたはドレインの一方に電気的に接続されて
いる。トランジスタ４７２のゲートは、制御信号Ｌが与えられる配線に電気的に接続され
ている。

容量素子４７４の第２の電極及びトランジスタ４７３のソースまたはドレインの他方は
、電位Ｖ１が与えられる配線に電気的に接続されている。

なお、ＳＴ−ＮＡＮＤ４１０の出力端子と、ＳＴ−ＮＡＮＤ４１１の第１の入力端子と
、ＳＴ−ＡＮＤ４１３の第１の入力端子とが電気的に接続された点をノード４２１という
。また、ＳＴ−ＮＡＮＤ４１２の出力端子と、ＳＴ−ＮＡＮＤ４１１の第２の入力端子と
、ＳＴ−ＡＮＤ４１３の第２の入力端子と、ＳＴ−ＮＡＮＤ４１５の第１の入力端子とが
電気的に接続された点をノード４２３という。また、ＳＴ−ＮＡＮＤ４１４の出力端子と
、ＳＴ−ＮＡＮＤ４１０の第２の入力端子と、ＳＴ−ＮＡＮＤ４１６の第２の入力端子と
が電気的に接続された点をノード４２４という。また、ＳＴ−ＮＡＮＤ４１５の出力端子
と、ＳＴ−ＩＮＶ４７０の入力端子とが電気的に接続された点をノード４２６という。ま
た、ＳＴ−ＮＡＮＤ４１６の出力端子と、ＳＴ−ＩＮＶ４６０の入力端子とが電気的に接
続された点をノード４２７という。

なお、第１の記憶回路部４００及び第２の記憶回路部４５０に用いられるそれぞれの論
理ゲート（ＳＴ−ＮＡＮＤ、ＳＴ−ＩＮＶ、及びＳＴ−ＡＮＤ）は、それぞれの論理ゲー
トに対する入力数を２以下とすることが好ましい。上記構成にすることで、トランジスタ
のしきい値ばらつきの影響を受けにくくすることができる。

なお、トランジスタ４６１及び４７１は、非導通状態でのリーク電流（オフ電流）が小
さいトランジスタであることが好ましい。

また、図７に示す回路を低電圧で駆動する場合、ＳＴ−ＮＡＮＤ、ＳＴ−ＩＮＶ及びＳ
Ｔ−ＡＮＤを用いることが好ましい。当該回路は、ＳＴ−ＮＡＮＤ及びＳＴ−ＩＮＶを用
いることで、電源電圧が低くても安定した出力電圧を得ることができ、さらに貫通電流を
抑えて消費電力を低減させることができる。また、当該回路は、ＳＴ−ＮＡＮＤ、ＳＴ−
ＩＮＶ及びＳＴ−ＡＮＤを用いることで、トランジスタの閾値や移動度のばらつきに対し
ても耐性を持つことができる。

ここで、ＳＴ−ＡＮＤについて説明する。

図８（Ａ）に、第１の入力端子が配線２５０に電気的に接続され、第２の入力端子が配
線２５１に電気的に接続され、出力端子が配線２５２に電気的に接続されたＳＴ−ＡＮＤ
２５３を示す。図８（Ｂ）に示すように、ＳＴ−ＡＮＤ２５３は、ＳＴ−ＮＡＮＤとＳＴ
−ＩＮＶとを有し、ＳＴ−ＮＡＮＤの出力端子がＳＴ−ＩＮＶの入力端子に電気的に接続
されている。ＳＴ−ＮＡＮＤとしては、図２（Ｂ）に示した構成を用いることができる。
ＳＴ−ＩＮＶとしては、図３（Ｂ）に示した構成を用いることができる。

次に、図７に示すフリップフロップ回路の動作について、図９に示すタイミングチャー
トを用いて説明する。

図９において、Ｄはデータ信号Ｄが与えられる配線の電位を表す。また、Ｃはクロック
信号Ｃが与えられる配線の電位を表す。また、Ｓは制御信号Ｓａｖｅが与えられる配線の
電位を表す。また、Ｌは制御信号Ｌｏａｄが与えられる配線の電位を表す。また、４２２
はＳＴ−ＮＡＮＤ４１１の出力電位を表す。また、４２３はノード４２３の電位を表す。
また、４２４はノード４２４の電位を表す。また、４２５はＳＴ−ＡＮＤ４１３の出力電
位を表す。また、４２６はノード４２６の電位を表す。また、４２７はノード４２７の電
位を表す。また、４６５は、トランジスタ４６１のソースまたはドレインの他方、トラン
ジスタ４６３のゲート、及び容量素子４６４の第１の電極が電気的に接続されたノード４
６５の電位を表す。また、４７５は、トランジスタ４７１のソースまたはドレインの他方
、トランジスタ４７３のゲート、及び容量素子４７４の第１の電極が電気的に接続された
ノード４７５の電位を表す。

データ信号は、Ｈレベルの電位またはＬレベルの電位であるが、ここでは、「ｄａｔａ
１」のように表記する。また「ｄａｔａ１」の反転値には、データ値の名称にスラッシュ
を付し、「／ｄａｔａ１」のように表記する。

図９に示すタイミングチャートにおいて、期間Ｐ１乃至Ｐ４は、フリップフロップ回路
の状態を表す。期間Ｐ１は通常動作期間である。期間Ｐ２はデータ移行期間である。期間
Ｐ３は動作停止期間である。期間Ｐ４は動作再開移行期間である。

図９に示すタイミングチャートにおいて、時刻Ｔ０乃至Ｔ４は、期間Ｐ１乃至Ｐ４での
各動作のタイミングを説明するために付したものである。

時刻Ｔ０以前では、データ信号はｄａｔａ１であり、クロック信号はＬレベルである。
このとき、ノード４２３及びノード４２４の電位はＨレベルとなり、ノード４２１の電位
は／ｄａｔａ１、ＳＴ−ＮＡＮＤ４１１の出力電位４２２はｄａｔａ１、ＳＴ−ＡＮＤ４
１３の出力電位４２５は／ｄａｔａ１となる。また、ノード４２６の電位は時刻Ｔ０以前
から保持しているｄａｔａ０であり、ノード４２７の電位は時刻Ｔ０以前から保持してい
る／ｄａｔａ０である。

時刻Ｔ０で、クロック信号がＨレベルになる。このとき、ノード４２３の電位は／ｄａ
ｔａ１、ノード４２４の電位はｄａｔａ１となる。また、ノード４２６の電位はｄａｔａ
１、ノード４２７の電位は／ｄａｔａ１となる。

時刻Ｔ０１で、データ信号がｄａｔａ１からｄａｔａ２に変わる。ノード４２１の電位
はｄａｔａ１及びｄａｔａ２の値によって変化する場合があるが、ＳＴ−ＮＡＮＤ４１１
の出力電位４２２、ノード４２３の電位、ノード４２４の電位、ＳＴ−ＡＮＤ４１３の出
力電位４２５は変化しない。したがって、ノード４２６の電位及びノード４２７の電位も
変化しない。

時刻Ｔ０２で、クロック信号がＬレベルになる。このとき、ノード４２３及びノード４
２４の電位はＨレベルとなり、ノード４２６及びノード４２７の電位は保持される。また
、ノード４２１の電位は／ｄａｔａ２、ＳＴ−ＮＡＮＤ４１１の出力電位４２２はｄａｔ
ａ２、ＳＴ−ＡＮＤ４１３の出力電位４２５は／ｄａｔａ２となる。

時刻Ｔ０３で、クロック信号がＨレベルになる。このとき、ノード４２３の電位は／ｄ
ａｔａ２、ノード４２４の電位はｄａｔａ２となる。また、ノード４２６の電位はｄａｔ
ａ２、ノード４２７の電位は／ｄａｔａ２となる。

時刻Ｔ０４で、データ信号がｄａｔａ２からｄａｔａ３に変わる。ノード４２１の電位
はｄａｔａ２及びｄａｔａ３の値によって変化する場合もあるが、ＳＴ−ＮＡＮＤ４１１
の出力電位４２２、ノード４２３の電位、ノード４２４の電位、ＳＴ−ＡＮＤ４１３の出
力電位４２５は変化しない。したがって、ノード４２６の電位及びノード４２７の電位も
変化しない。このように、第１の記憶回路部４００は、クロック信号がＬレベルからＨレ
ベルに変わるときのデータ信号の値を保持することができる。

時刻Ｔ０５で、クロック信号がＬレベルになる。このとき、ノード４２３及びノード４
２４の電位はＨレベルとなり、ノード４２６及びノード４２７の電位は保持される。また
、ノード４２１の電位は／ｄａｔａ３、ＳＴ−ＮＡＮＤ４１１の出力電位４２２はｄａｔ
ａ３、ＳＴ−ＡＮＤ４１３の出力電位４２５は／ｄａｔａ３となる。

時刻Ｔ１で、クロック信号はＬレベルに固定され、制御信号ＳａｖｅがＨレベルになる
。このとき、ラッチ部４０２はデータ保持状態を維持するので、ノード４２６の電位はｄ
ａｔａ２、ノード４２７の電位は／ｄａｔａ２のままである。また、ノード４２６の電位
がＳＴ−ＩＮＶ４７０を介してノード４７５に伝播し、ノード４７５の電位は／ｄａｔａ
２となる。また、ノード４２７の電位がＳＴ−ＩＮＶ４６０を介してノード４６５に伝播
し、ノード４６５の電位はｄａｔａ２となる。このように、第１の記憶回路部４００から
第２の記憶回路部４５０へデータを移行することができる。

時刻Ｔ２で、電源電圧の供給を停止し、制御信号ＳａｖｅがＬレベルになる。このとき
、ノード４６５及びノード４７５は浮遊状態となり、データを保持する。このように、第
２の記憶回路部４５０にデータが保持され、第１の記憶回路部４００のデータが消失する
。

時刻Ｔ３で、電源電圧の供給を再開し、制御信号ＬｏａｄがＨレベルになる。このとき
、ノード４２６の電位及びノード４２７の電位は、トランジスタ４７３及びトランジスタ
４６３のチャネル抵抗の差で決定される。例えば、ｄａｔａ２がＨレベルの場合、ノード
４７５はＬレベル、ノード４６５はＨレベルである。このとき、トランジスタ４７３はオ
フであり、Ｌレベルの電位Ｖ１を供給する配線とノード４２６とは非導通状態である。一
方、トランジスタ４６３はオンであり、Ｌレベルの電位Ｖ１を供給する配線とノード４２
７とは導通状態となるため、ノード４２７の電位はＬレベルとなる。ノード４２６とノー
ド４２７のデータ値は常に反転関係にあるため、ノード４２６またはノード４２７のどち
らか一方が必ずＬレベルの電位Ｖ１を供給する配線と導通状態となる。

電源電圧の供給が再開されると、データ信号が与えられる配線の電位Ｄがｄａｔａ３に
戻り、クロック信号が与えられる配線にはＬレベルの電位が供給される。このとき、ノー
ド４２３及びノード４２４の電位がＨレベルとなる。また、第２の記憶回路部４５０によ
り、ノード４２６またはノード４２７のどちらか一方がＬレベルとなり、他方がＨレベル
となる。したがって、ノード４２６の電位はｄａｔａ２、ノード４２７の電位は／ｄａｔ
ａ２となり、第１の記憶回路部４００にデータを復元することができる。また、ノード４
２１の電位は／ｄａｔａ３、ＳＴ−ＮＡＮＤ４１１の出力電位４２２はｄａｔａ３、ＳＴ
−ＡＮＤ４１３の出力電位４２５は／ｄａｔａ３となる。

時刻Ｔ４で、制御信号ＬｏａｄがＬレベルになり、第２の記憶回路部４５０から第１の
記憶回路部４００への電圧供給が停止する。これ以降、通常動作期間になり、データ演算
が行われる。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現
することができる半導体装置を提供することができる。第１の記憶回路部４００と第２の
記憶回路部４５０とでデータの退避及び復元を行うことで、電源電圧の供給を適宜停止す
ることができ、消費電力の低減を図ることができる。

また、低電圧駆動する場合やプロセスによるトランジスタの閾値や移動度のばらつきが
大きい場合、トランジスタ４６３は、ノード４６５に保持される電圧値に対して、十分に
オン電流とオフ電流の比率が取れない場合がある。同様に、トランジスタ４７３は、ノー
ド４７５に保持される電圧値に対して、十分にオン電流とオフ電流の比率が取れない場合
がある。

しかし、このような場合であっても、電源電圧の供給再開時には、トランジスタ４７３
及びトランジスタ４６３のチャネル抵抗の差により、ノード４２６とノード４２７との間
に電位差を生じさせることができるため、データを復元することができる。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現
することができる、低電圧動作可能で、且つ、プロセスばらつき耐性の強い半導体装置を
提供することができる。

（実施の形態４）
本実施の形態では、半導体装置の応用例について具体例を挙げて説明する。

図１０は、ＰＬＤが有するロジックアレイのブロック図についての一例を示す図である
。ロジックアレイ７００は、アレイ状の複数のロジックエレメント（Ｌｏｇｉｃ Ｅｌｅ
ｍｅｎｔ：以下、ＬＥという）７０１を有する。ここで、アレイ状とは、行列状にロジッ
クエレメントが周期的に配列していることを指し、配列は図１０の配列に限られない。

また、ＬＥ７０１を囲むように、複数の配線が形成されている。図１０においては、こ
れらの配線は複数の水平な配線群７０３と複数の垂直な配線群７０４とにより構成される
。配線群とは、複数の配線からなる配線の束である。水平な配線群７０３と垂直な配線群
７０４とが交わる部分にはスイッチ部７０２が設けられる。また、水平な配線群７０３及
び垂直な配線群７０４は入出力端子７０５に電気的に接続され、ロジックアレイ７００の
外部回路と信号の授受を行う。

複数のＬＥ７０１の入出力端子は、それぞれ周囲に設けられた水平な配線群７０３や垂
直な配線群７０４に電気的に接続している。例えば、ＬＥ７０１の入出力端子は図１０に
おいてそれぞれ上下左右の側で水平な配線群７０３や垂直な配線群７０４と電気的に接続
している。この入出力端子を用いることで、ＬＥ７０１は他のＬＥ７０１に電気的に接続
することができる。任意のＬＥ７０１と、これと異なるＬＥ７０１との接続経路は、スイ
ッチ部７０２内に設けられた配線間の接続を切り替えるためのスイッチによって決定され
る。

スイッチ部７０２内における、配線間の接続を切り替えるスイッチのオンまたはオフは
、コンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて決定
される。スイッチ部７０２に設けられるコンフィギュレーションメモリは、書き換え可能
な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止によ
り消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

図１１は図１０で示したＬＥ７０１のブロック図である。図１１に示すＬＥ７０１は、
一例として、ルックアップテーブル（以下、ＬＵＴという）７１１、フリップフロップ７
１２及びマルチプレクサ７１３を有する。また図１１では、ルックアップテーブル７１１
及びマルチプレクサ７１３に電気的に接続された、コンフィギュレーションメモリ７１４
、７１５が設けられている。

なお、コンフィギュレーションデータとは、一例としては、ＬＵＴ７１１のデータ、マ
ルチプレクサ７１３の入力信号の選択情報、スイッチ部７０２の導通又は非導通のデータ
をいう。また、コンフィギュレーションメモリとは、コンフィギュレーションデータを記
憶する記憶素子をいう。

ＬＵＴ７１１は、コンフィギュレーションメモリ７１４に記憶されたコンフィギュレー
ションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレー
ションデータが確定すると、ＬＵＴ７１１は、入力端子７１６に与えられた複数の入力信
号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ７１１からは、上記出力値を
含む信号が出力される。

フリップフロップ７１２は、ＬＵＴ７１１から出力される信号を保持し、クロック信号
Ｃに同期して当該信号に対応した出力信号が、マルチプレクサ７１３に出力される。

マルチプレクサ７１３は、ＬＵＴ７１１からの出力信号と、フリップフロップ７１２か
らの出力信号とが入力されている。そして、マルチプレクサ７１３は、コンフィギュレー
ションメモリ７１５に格納されているコンフィギュレーションデータに従って、上記２つ
の出力信号のいずれか一方を出力する。マルチプレクサ７１３からの出力信号は、出力端
子７１７から出力される。

フリップフロップ７１２といった回路内における一時的なデータの記憶を行う回路に、
上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるフリッ
プフロップ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に
保持していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開し
た後、短時間で上記データを復元することができる。よって、ＰＬＤを構成する複数のロ
ジックエレメントにおいて、電源電圧の供給の停止を行うことができる。したがって、Ｐ
ＬＤの消費電力を小さく抑えることができる。

ここで、スイッチ部７０２に設けられるコンフィギュレーションメモリとして用いるこ
とのできる不揮発性の記憶素子の一例について、図１２（Ａ）に示す。図１２（Ａ）に示
す不揮発性の記憶素子は、酸化物半導体を用いたトランジスタでコンフィギュレーション
メモリを形成する構成例である。コンフィギュレーションメモリに用いる不揮発性の記憶
素子に、酸化物半導体を用いたトランジスタのオフ電流が小さいという特性を利用してデ
ータの保持を行う構成を採用することで、トランジスタの作製工程によりコンフィギュレ
ーションメモリを作製することができ、且つ、トランジスタ同士を積層して作製すること
ができる等、低コスト化の点でメリットが大きい。

図１２（Ａ）に、一例として、スイッチ部７０２に設けられるコンフィギュレーション
メモリ９００を示す。コンフィギュレーションメモリ９００は、ノードｍｅｍに保持され
るコンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との接続を制御する。

図１２（Ａ）に示すコンフィギュレーションメモリ９００は、トランジスタ９１１、ト
ランジスタ９１２及びトランジスタ９１３並びに容量素子９１４を有する。

また、図１２（Ｂ）に、一例として、ＬＵＴ７１１及びマルチプレクサ７１３を制御可
能なコンフィギュレーションメモリ９２０を示す。コンフィギュレーションメモリ９２０
は、ノードｍｅｍ１、ｍｅｍ２に保持されるコンフィギュレーションデータに従って、出
力端子ＯＵＴの信号を制御する。電位ＶＨ及び電位ＶＬは、それぞれＬＵＴ７１１又はマ
ルチプレクサ７１３を制御するための信号である。

図１２（Ｂ）に示すコンフィギュレーションメモリ９２０は、トランジスタ９３１、ト
ランジスタ９３２、トランジスタ９３３、容量素子９３４、トランジスタ９３５、トラン
ジスタ９３６、トランジスタ９３７及び容量素子９３８を有する。

トランジスタ９１１、トランジスタ９３１及びトランジスタ９３５にはシリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。例
えば、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。一方、トランジス
タ９１２、トランジスタ９１３、トランジスタ９３２、トランジスタ９３３、トランジス
タ９３６及びトランジスタ９３７は、例えばシリコンなどの半導体材料をチャネル形成領
域に用いて、トランジスタ９１１、トランジスタ９３１及びトランジスタ９３５よりも高
速にスイッチングが可能なトランジスタを用いるとよい。

なお、図面において、トランジスタ９１１、トランジスタ９３１及びトランジスタ９３
５は、酸化物半導体をチャネル形成領域に具備するトランジスタであることを示すために
、ＯＳの符号を付している。

コンフィギュレーションメモリ９００の詳細について、図１２（Ａ）を参照して説明す
る。図１２（Ａ）に示すように、トランジスタ９１１のゲートは、第１のワード線９０２
に電気的に接続されている。また、トランジスタ９１１のソースまたはドレインの一方は
データ線９０１に電気的に接続されている。また、トランジスタ９１１のソースまたはド
レインの他方は、トランジスタ９１２のゲート及び容量素子９１４に電気的に接続されて
いる。トランジスタ９１２のソースまたはドレインの一方は、端子Ｓ１に電気的に接続さ
れている。トランジスタ９１２のソースまたはドレインの他方は、トランジスタ９１３の
ソースまたはドレインの一方に電気的に接続されている。トランジスタ９１３のゲートは
、第２のワード線９０３に電気的に接続されている。トランジスタ９１３のソースまたは
ドレインの他方は、端子Ｓ２に電気的に接続されている。

図１２（Ａ）に示すコンフィギュレーションメモリ９００では、ノードｍｅｍにＨレベ
ルまたはＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トラ
ンジスタ９１１は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍ
にコンフィギュレーションデータを記憶することができる。コンフィギュレーションデー
タの電位に応じてコンフィギュレーションメモリ９００では、トランジスタ９１２の導通
状態が制御される。そしてトランジスタ９１３を導通状態とするタイミングで、端子Ｓ１
及び端子Ｓ２間のオンまたはオフの制御を実現することができる。

次いで、コンフィギュレーションメモリ９２０の詳細について、図１２（Ｂ）を参照し
て説明する。図１２（Ｂ）に示すように、トランジスタ９３１のゲートは、第１のワード
線９４２に電気的に接続されている。また、トランジスタ９３１のソースまたはドレイン
の一方はデータ線９４１に電気的に接続されている。また、トランジスタ９３１のソース
またはドレインの他方は、トランジスタ９３２のゲート及び容量素子９３４に電気的に接
続されている。トランジスタ９３２のソースまたはドレインの一方は、電位ＶＨが与えら
れる配線に電気的に接続されている。トランジスタ９３２のソースまたはドレインの他方
は、トランジスタ９３３のソースまたはドレインの一方に電気的に接続されている。トラ
ンジスタ９３３のゲートは、第２のワード線９４３に電気的に接続されている。トランジ
スタ９３３のソースまたはドレインの他方は、出力端子ＯＵＴに電気的に接続されている
。トランジスタ９３５のゲートは、第１のワード線９４２に電気的に接続されている。ま
た、トランジスタ９３５のソースまたはドレインの一方は、インバータ回路９４０を介し
て、データ線９４１に電気的に接続されている。また、トランジスタ９３５のソースまた
はドレインの他方は、トランジスタ９３６のゲート及び容量素子９３８に電気的に接続さ
れている。トランジスタ９３６のソースまたはドレインの一方は、電位ＶＬが与えられる
配線に電気的に接続されている。トランジスタ９３６のソースまたはドレインの他方は、
トランジスタ９３７のソースまたはドレインの一方に電気的に接続されている。トランジ
スタ９３７のゲートは、第２のワード線９４３に電気的に接続されている。トランジスタ
９３７のソースまたはドレインの他方は、出力端子ＯＵＴに電気的に接続されている。

図１２（Ｂ）に示すコンフィギュレーションメモリ９２０では、ノードｍｅｍ１、ｍｅ
ｍ２にＨレベル、Ｌレベルの組み合わせ、又はＬレベル、Ｈレベルの組み合わせに対応す
る電位をコンフィギュレーションデータとして保持する。トランジスタ９３１、９３５は
、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍ１、ｍｅｍ２にコ
ンフィギュレーションデータを記憶することができる。コンフィギュレーションメモリ９
２０では、コンフィギュレーションデータの電位に応じて、トランジスタ９３２、９３６
の導通状態が制御される。そしてトランジスタ９３３、９３７を導通状態とするタイミン
グで、出力端子ＯＵＴより出力される信号を電位ＶＨ又は電位ＶＬに切り替える制御を実
現することができる。

次いで図１３は、ＣＰＵのブロック図の一例を示す図である。

ＣＰＵ１０００は、一例として、プログラムカウンタ１０１１、命令レジスタ１０１２
、命令デコーダ１０１３、汎用レジスタ１０１４、及びＡＬＵ１０１５（Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）を有する。ＣＰＵ１０００の外部には、ＣＰＵ１０００
とのデータの入出力を行うための主記憶装置１００１が設けられる。

プログラムカウンタ１０１１は、読み出す（フェッチする）命令（コマンド）のアドレ
スを記憶するレジスタである。命令レジスタ１０１２は、主記憶装置１００１から命令デ
コーダ１０１３に送られるデータを一時的に記憶しておくレジスタである。命令デコーダ
１０１３は、入力されたデータをデコードし、汎用レジスタ１０１４でのレジスタ指定、
及びＡＬＵ１０１５での演算方法指定等の信号を生成する回路である。汎用レジスタ１０
１４は、主記憶装置１００１から読み出されたデータ、ＡＬＵ１０１５の演算処理の途中
で得られたデータ、或いはＡＬＵ１０１５の演算処理の結果得られたデータ、などを記憶
することができる。ＡＬＵ１０１５は、四則演算、論理演算などの各種演算処理を行う機
能を有する。なお、ＣＰＵ１０００には、別途データキャッシュ等を設け、演算結果など
を一時的に記憶する回路があってもよい。

次いで、ＣＰＵ１０００の動作について説明する。

ＣＰＵ１０００は、プログラムカウンタ１０１１で指定された、読み出す命令のアドレ
スを主記憶装置１００１に出力するよう、指示を行う。次いで主記憶装置１００１に記憶
された、実行する命令のアドレスからデータを読み出し、命令レジスタ１０１２に記憶さ
せる。

命令デコーダ１０１３は、命令レジスタ１０１２に記憶されたデータをデコードし、命
令を実行する。具体的には、汎用レジスタ１０１４でのレジスタ指定、及びＡＬＵ１０１
５での演算方法指定等の信号を生成する。

汎用レジスタ１０１４では、命令に従って、命令デコーダ１０１３で指定されたデータ
をＡＬＵ１０１５又は主記憶装置１００１に出力する。ＡＬＵでは、命令デコーダ１０１
３で指定された演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ１０１
４に記憶する。

そして、命令の実行が終了すると、ＣＰＵ１０００は、命令を読み出し、命令レジスタ
１０１２から読み出したデータをデコード、実行するという動作を繰り返す。

プログラムカウンタ１０１１、命令レジスタ１０１２、命令デコーダ１０１３、汎用レ
ジスタ１０１４といった回路内における一時的なデータの記憶を行うレジスタに、上記実
施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるレジスタ内の
データの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持していたデ
ータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で
上記データを復元することができる。よって、ＣＰＵ１０００全体、又はＣＰＵ１０００
を構成する各種回路において、電源電圧の供給の停止を行うことができる。従って、ＣＰ
Ｕ１０００の消費電力を小さく抑えることができる。

次いで、ＣＰＵ１０００に対して電源電圧の供給を停止又は再開するための構成を、一
例として図１４に示す。図１４には、ＣＰＵ１０００と、パワースイッチ１０２１と、電
源制御回路１０２２とを有する。

パワースイッチ１０２１は、オン又はオフの状態に従って、ＣＰＵ１０００への電源電
圧の供給の停止又は再開を制御することができる。具体的には、電源制御回路１０２２が
、パワースイッチ１０２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮを
出力し、ＣＰＵ１０００への電源電圧の供給の停止又は再開を制御する。パワースイッチ
１０２１をオンにすることで、電源電位Ｖ１、Ｖ２が与えられる配線より、ＣＰＵ１００
０への電源電圧の供給が行われる。またパワースイッチ１０２１をオフにすることで、電
源電位Ｖ１、Ｖ２が与えられる配線間の電流のパスが切断されるため、ＣＰＵ１０００へ
の電源電圧の供給が停止する。

電源制御回路１０２２は、入力されるデータＤａｔａの頻度に応じて、パワースイッチ
１０２１及びＣＰＵ１０００の動作を統轄的に制御する機能を有する。具体的には、電源
制御回路１０２２は、パワースイッチ１０２１のオン又はオフするためのパワー制御信号
Ｐｏｗｅｒ＿ＥＮ、並びにレジスタで退避及び復元されるデータを制御する制御信号Ｓａ
ｖｅ及び制御信号Ｌｏａｄを出力する。制御信号Ｓａｖｅ及び制御信号Ｌｏａｄは、上述
したように、レジスタ内の電位の保持を揮発性の記憶回路部、又は不揮発性の記憶部との
間で退避及び復元するための信号である。

次いで、図１４に示したＣＰＵ１０００、パワースイッチ１０２１及び電源制御回路１
０２２の動作の一例について説明する。

電源電圧の供給を継続、若しくは停止又は再開する際、電源制御回路１０２２に入力さ
れるデータＤａｔａの頻度をもとに判断する。具体的には、データＤａｔａがＣＰＵ１０
００に継続して入力される場合、電源制御回路１０２２は電源電圧の供給を継続するよう
制御する。またデータＤａｔａがＣＰＵ１０００に間欠的に入力される場合、データＤａ
ｔａが入力されるタイミングに従って、電源制御回路１０２２は電源電圧の供給を停止又
は再開するよう制御する。

なお、電源制御回路１０２２は、ＣＰＵ１０００への電源電圧の供給が停止している間
も継続して電源電圧の供給が行われる構成とすることが好ましい。当該構成とすることで
、ＣＰＵ１０００への電源電圧の供給を停止又は再開を、所望のタイミングで行うことが
できる。

（実施の形態５）
本実施の形態では、トランジスタのチャネルに適用できる酸化物半導体について説明す
る。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。

電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠
損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、
ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体を
チャネルに有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。

具体的に、高純度化された酸化物半導体をチャネルに有するトランジスタのオフ電流が
小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍ
でチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合
、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であること
が分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子
から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った
。当該測定では、高純度化された酸化物半導体を上記トランジスタのチャネル形成領域に
用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定
した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数
十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度
化された酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性
を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにお
いては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を
基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電
流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにお
いては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を
基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電
流のことを意味する。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこ
とが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減
らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ま
しい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビ
ライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとし
てアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニ
ウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、
炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式
法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れる
といった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異な
り、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジス
タを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、
Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、
Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸
化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物
、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ
−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−
Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙ
ｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用い
ることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という
意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元
素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ
電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系
酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：
１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）
の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳ
膜は、異なる結晶部間で原子配列に規則性が見られない。そのため、膜全体でも原子配列
に周期性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半
導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい
ビーム径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎ
ｅ法による解析では、結晶面を示すピークが検出されない場合がある。また、ｎｃ−ＯＳ
膜は、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）
の電子線を用いる電子線回折を行うと、ハローパターンが観測される場合がある。また、
ｎｃ−ＯＳ膜は、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、
または３ｎｍφ以下）の電子線を用いる電子線回折（極微電子線回折と呼ぶ。）を行うと
、スポットが観測される場合がある。また、ｎｃ−ＯＳ膜の極微電子線回折は、例えば、
円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−Ｏ
Ｓ膜の極微電子線回折像は、例えば、リング状の領域内に複数のスポットが観測される場
合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で原子配列に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリ
ング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる
結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状の
スパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状
のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−Ｏ
Ｓ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレ
ーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、
所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２
：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお
、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更す
ればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アル
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当
該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物
半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結
果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の
低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる
。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以
下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下と
するとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×
１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３
以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギー
がインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠
損を形成することがある。そのため、シリコンや炭素が酸化物半導体層に混入していると
、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が
起こりやすい。よって、酸化物半導体層中におけるシリコンや炭素の濃度は低いことが望
ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定
値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的
特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及
びドレイン電極中の金属が、酸化物半導体層から酸素を引き抜くことがある。この場合、
酸化物半導体層のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成に
よりｎ型化される。

ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導
体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる
。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を
高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現す
ることができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及び
ドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及び
ドレイン電極を形成した後に行われる加熱処理によっても起こりうる。

また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電
極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、
Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層され
た複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が
順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第
２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯
下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０
．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下ま
たは０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで
、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の
金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜と
の間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している
第２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１
つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界
面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため
、トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界
面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動して
しまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少な
くとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面
には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等
の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜
間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがト
ラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物
を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜
を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間
で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不
純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプ
を用いて高真空排気（１×１０^−４Ｐａ以下５×１０^−７Ｐａ以上）にすることが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみな
らず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素
ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは
−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が
取り込まれることを可能な限り防ぐことができる。

例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、
チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリ
ウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であれ
ばよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸
化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以
上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、
酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第
１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生
じにくい酸化物膜にすることができる。

具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが
、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物
膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１、第２の金属酸化物膜の原子数比をＩ
ｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも大きくなるよ
うに、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い
金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨ
ｆ等が挙げられる。好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも１．５倍以上大きくなる
ように、その原子数比を設定すれば良い。さらに好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よ
りも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ_１
／ｘ_１がｙ_２／ｘ_２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。
さらに、第２の金属酸化物膜において、ｙ_２がｘ_２以上であると、トランジスタに安定し
た電気的特性を付与できるため好ましい。ただし、ｙ_２がｘ_２の３倍以上になると、トラ
ンジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であると好まし
い。

なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以
下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましく
は３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質
または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸
化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することが
できるため、第２の金属酸化物膜は結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、
かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チ
ャネル形成領域において、電流が主として流れる領域をいう。

例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により
形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属
酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子
数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとして
アルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板
温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜
には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり
、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条
件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用
い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることが
できる。

なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半
導体膜の端部が丸みを帯びる構造を有していても良い。

また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合に
おいても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記
構成により、トランジスタの移動度及びオン電流を高め、半導体装置の高速動作を実現す
ることができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジス
タに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達
していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速
動作を実現する上で、より好ましい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、半導体装置の一例について説明する。図１５に、図１、図５及び図
７に示した半導体装置が有する、トランジスタ６１０、トランジスタ６１１の断面構造を
、一例として示す。

トランジスタ６１０のチャネルは酸化物半導体層を有している。トランジスタ６１０が
、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ６１１上に形成されて
いる場合を例示している。

なお、トランジスタ６１１は、非晶質、微結晶、多結晶または単結晶である、シリコン
又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ
６１１は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導
体を活性層に用いている場合、トランジスタ６１０はトランジスタ６１１上に積層されて
いなくとも良く、トランジスタ６１０とトランジスタ６１１とは、同一の層に形成されて
いても良い。

薄膜のシリコンを用いてトランジスタ６１１を形成する場合、プラズマＣＶＤ法などの
気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレ
ーザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等
を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ６１１が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導
電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導
体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡ
ｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１５では、ｎ型の導電型を有す
る単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ６１１は、素子分離用絶縁膜１４０１により、他のトランジスタと
、電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分
離法等を用いることができる。

具体的に、トランジスタ６１１は、半導体基板１４００に形成された、ソース領域また
はドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電
極１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜
１４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純
物領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。

トランジスタ６１１上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開
口部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４
０３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接
続されている配線１４１２とが、形成されている。

そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続
されており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接
続されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に
接続されている。

配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層
するように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されて
おり、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている
。

そして、図１５では、絶縁膜１４４０上にトランジスタ６１０が形成されている。

トランジスタ６１０は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と
、半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２
及び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲー
ト絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３
３の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお
、導電膜１４３３は、配線１４２１に電気的に接続されている。

そして、トランジスタ６１０上に、絶縁膜１４４１及び絶縁膜１４４２が順に積層する
ように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が設けられており
、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶縁膜１４４１上
に設けられている。

なお、図１５において、トランジスタ６１０は、ゲート電極１４３４を半導体膜１４３
０の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在す
る一対のゲート電極を有していても良い。

トランジスタ６１０が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有
している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が
与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この
場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にの
み接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の
高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１５では、トランジスタ６１０が、一のゲート電極１４３４に対応した一のチ
ャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラ
ンジスタ６１０は、電気的に接続された複数のゲート電極を有することで、一の活性層に
チャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、半導体膜１４３０は、単膜の酸化物半導体で構成されているとは限らず、積層さ
れた複数の酸化物半導体で構成されていても良い。例えば半導体膜１４３０が、３層に積
層されて構成されている場合のトランジスタ１１１０Ａの構成例を、図１６（Ａ）に示す
。

図１６（Ａ）に示すトランジスタ１１１０Ａは、絶縁膜８２０などの上に設けられた半
導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８
３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するよう
に設けられたゲート電極８３４と、を有する。

そして、トランジスタ１１１０Ａでは、半導体膜８３０として、酸化物半導体層８３０
ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３
０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネル
ギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ
以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅ
Ｖ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくと
もインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお、酸化物半導体層８３０ｃは、図１６（Ｂ）に示すように、導電膜８３２及び導電
膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（Ａ
ＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。

図１７（Ａ）は、携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００
３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、ス
タイラス５００８等を有する。なお、図１７（Ａ）に示した携帯型ゲーム機は、２つの表
示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は
、これに限定されない。

図１７（Ｂ）は、携帯情報端末であり、筐体５６０１、筐体５６０２、表示部５６０３
、表示部５６０４、接続部５６０５、操作キー５６０６等を有する。表示部５６０３は筐
体５６０１に設けられており、表示部５６０４は筐体５６０２に設けられている。そして
、筐体５６０１と筐体５６０２とは、接続部５６０５により接続されており、筐体５６０
１と筐体５６０２の間の角度は、接続部５６０５により可動となっている。表示部５６０
３における映像の切り替えを、接続部５６０５における筐体５６０１と筐体５６０２との
間の角度に従って、切り替える構成としてもよい。また、表示部５６０３及び表示部５６
０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるよう
にしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けるこ
とで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも
呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１７（Ｃ）は、ノート型パーソナルコンピュータであり、筐体５４０１、表示部５４
０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１７（Ｄ）は、電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室
用扉５３０３等を有する。

図１７（Ｅ）は、ビデオカメラであり、筐体５８０１、筐体５８０２、表示部５８０３
、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及
びレンズ５８０５は筐体５８０１に設けられており、表示部５８０３は筐体５８０２に設
けられている。そして、筐体５８０１と筐体５８０２とは、接続部５８０６により接続さ
れており、筐体５８０１と筐体５８０２の間の角度は、接続部５８０６により可動となっ
ている。表示部５８０３における映像の切り替えを、接続部５８０６における筐体５８０
１と筐体５８０２との間の角度に従って行う構成としてもよい。

図１７（Ｆ）は、普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５
１０３、ライト５１０４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１００ 第１の記憶回路部
１０１ ゲート部
１０２ ラッチ部
１１０ ＳＴ−ＮＡＮＤ
１１１ ＳＴ−ＮＡＮＤ
１１２ ＳＴ−ＮＡＮＤ
１１３ ＳＴ−ＮＡＮＤ
１１６ ノード
１１７ ノード
１５０ 第２の記憶回路部
１５１ 第１のブロック
１５２ 第２のブロック
１６０ ＳＴ−ＩＮＶ
１６１ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ 容量素子
１６５ ノード
１７０ ＳＴ−ＩＮＶ
１７１ トランジスタ
１７２ トランジスタ
１７３ トランジスタ
１７４ 容量素子
１７５ ノード
２００ 配線
２０１ 配線
２０２ 配線
２０３ ＳＴ−ＮＡＮＤ
２１０ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２１５ トランジスタ
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ トランジスタ
２５０ 配線
２５１ 配線
２５２ 配線
２５３ ＳＴ−ＡＮＤ
３００ 配線
３０１ 配線
３０２ ＳＴ−ＩＮＶ
３１０ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
４００ 第１の記憶回路部
４０１ ゲート部
４０２ ラッチ部
４１０ ＳＴ−ＮＡＮＤ
４１１ ＳＴ−ＮＡＮＤ
４１２ ＳＴ−ＮＡＮＤ
４１３ ＳＴ−ＡＮＤ
４１４ ＳＴ−ＮＡＮＤ
４１５ ＳＴ−ＮＡＮＤ
４１６ ＳＴ−ＮＡＮＤ
４２１ ノード
４２３ ノード
４２４ ノード
４２６ ノード
４２７ ノード
４５０ 第２の記憶回路部
４５１ 第１のブロック
４５２ 第２のブロック
４６０ ＳＴ−ＩＮＶ
４６１ トランジスタ
４６２ トランジスタ
４６３ トランジスタ
４６４ 容量素子
４６５ ノード
４７０ ＳＴ−ＩＮＶ
４７１ トランジスタ
４７２ トランジスタ
４７３ トランジスタ
４７４ 容量素子
４７５ ノード
５００ 第１の記憶回路部
５０１ ゲート部
５０２ マスタ・ラッチ
５０３ ゲート部
５０４ スレーブ・ラッチ
５１０ ＳＴ−ＮＡＮＤ
５１１ ＳＴ−ＮＡＮＤ
５１２ ＳＴ−ＮＡＮＤ
５１３ ＳＴ−ＮＡＮＤ
５１６ ノード
５１７ ノード
５３０ ＳＴ−ＮＡＮＤ
５３１ ＳＴ−ＮＡＮＤ
５３２ ＳＴ−ＮＡＮＤ
５３３ ＳＴ−ＮＡＮＤ
５３６ ノード
５３７ ノード
５５０ 第２の記憶回路部
５５１ 第１のブロック
５５２ 第２のブロック
５５３ 第３のブロック
５５４ 第４のブロック
５６０ ＳＴ−ＩＮＶ
５６１ トランジスタ
５６２ トランジスタ
５６３ トランジスタ
５６４ 容量素子
５６５ ノード
５７０ ＳＴ−ＩＮＶ
５７１ トランジスタ
５７２ トランジスタ
５７３ トランジスタ
５７４ 容量素子
５７５ ノード
５８０ ＳＴ−ＩＮＶ
５８１ トランジスタ
５８２ トランジスタ
５８３ トランジスタ
５８４ 容量素子
５８５ ノード
５９０ ＳＴ−ＩＮＶ
５９１ トランジスタ
５９２ トランジスタ
５９３ トランジスタ
５９４ 容量素子
５９５ ノード
６１０ トランジスタ
６１１ トランジスタ
７００ ロジックアレイ
７０１ ＬＥ
７０２ スイッチ部
７０３ 配線群
７０４ 配線群
７０５ 入出力端子
７１１ ＬＵＴ
７１２ フリップフロップ
７１３ マルチプレクサ
７１４ コンフィギュレーションメモリ
７１５ コンフィギュレーションメモリ
７１６ 入力端子
７１７ 出力端子
８２０ 絶縁膜
８３０ 半導体膜
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
９００ コンフィギュレーションメモリ
９０１ データ線
９０２ ワード線
９０３ ワード線
９１１ トランジスタ
９１２ トランジスタ
９１３ トランジスタ
９１４ 容量素子
９２０ コンフィギュレーションメモリ
９３１ トランジスタ
９３２ トランジスタ
９３３ トランジスタ
９３４ 容量素子
９３５ トランジスタ
９３６ トランジスタ
９３７ トランジスタ
９３８ 容量素子
９４０ インバータ回路
９４１ データ線
９４２ ワード線
９４３ ワード線
１０００ ＣＰＵ
１００１ 主記憶装置
１０１１ プログラムカウンタ
１０１２ 命令レジスタ
１０１３ 命令デコーダ
１０１４ 汎用レジスタ
１０１５ ＡＬＵ
１０２１ パワースイッチ
１０２２ 電源制御回路
１１１０Ａ トランジスタ
１４００ 半導体基板
１４０１ 素子分離用絶縁膜
１４０２ 不純物領域
１４０３ 不純物領域
１４０４ ゲート電極
１４０５ ゲート絶縁膜
１４０９ 絶縁膜
１４１０ 配線
１４１１ 配線
１４１２ 配線
１４１５ 配線
１４１６ 配線
１４１７ 配線
１４２０ 絶縁膜
１４２１ 配線
１４３０ 半導体膜
１４３１ ゲート絶縁膜
１４３２ 導電膜
１４３３ 導電膜
１４３４ ゲート電極
１４４０ 絶縁膜
１４４１ 絶縁膜
１４４２ 絶縁膜
１４４３ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

1. 記憶回路部と、シュミットトリガ型インバータと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
   前記シュミットトリガ型インバータの入力端子は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続し、
   前記シュミットトリガ型インバータの出力端子は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続し、
   前記第２のトランジスタのソース及びドレインの他方は、前記容量素子の一方の電極及び前記第３のトランジスタのゲートと電気的に接続し、
   前記容量素子の他方の電極は、前記第３のトランジスタのソース及びドレインの一方と電気的に接続し、
   前記第３のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続する半導体装置。
2. 請求項１において、
   前記記憶回路部は、ラッチ部を有し、
   前記ラッチ部は、シュミットトリガ型ＮＡＮＤ回路を有する半導体装置。
3. 請求項１において、
   前記記憶回路部は、フリップフロップ回路を有し、
   前記フリップフロップ回路は、シュミットトリガ型ＮＡＮＤ回路を有する半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第２のトランジスタは酸化物半導体を有する半導体装置。

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