WO2018105589A1 - Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 - Google Patents

Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 Download PDF

Info

Publication number
WO2018105589A1
WO2018105589A1 PCT/JP2017/043581 JP2017043581W WO2018105589A1 WO 2018105589 A1 WO2018105589 A1 WO 2018105589A1 JP 2017043581 W JP2017043581 W JP 2017043581W WO 2018105589 A1 WO2018105589 A1 WO 2018105589A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
gate
source
insulating layer
opening
Prior art date
Application number
PCT/JP2017/043581
Other languages
English (en)
French (fr)
Inventor
美崎　克紀
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/467,633 priority Critical patent/US10749257B2/en
Priority to CN201780076001.6A priority patent/CN110050351B/zh
Publication of WO2018105589A1 publication Critical patent/WO2018105589A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q13/00—Waveguide horns or mouths; Slot antennas; Leaky-waveguide antennas; Equivalent structures causing radiation along the transmission path of a guided wave
    • H01Q13/20—Non-resonant leaky-waveguide or transmission-line antennas; Equivalent structures causing radiation along the transmission path of a guided wave
    • H01Q13/22—Longitudinal slot in boundary wall of waveguide or transmission line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q15/00—Devices for reflection, refraction, diffraction or polarisation of waves radiated from an antenna, e.g. quasi-optical devices
    • H01Q15/14—Reflecting surfaces; Equivalent structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/44—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the electric or magnetic characteristics of reflecting, refracting, or diffracting devices associated with the radiating element

Definitions

  • the present invention relates to a scanning antenna, and in particular, a scanning antenna (also referred to as a “liquid crystal array antenna”) in which an antenna unit (sometimes referred to as an “element antenna”) has a liquid crystal capacitance, is used for such a scanning antenna.
  • a scanning antenna also referred to as a “liquid crystal array antenna” in which an antenna unit (sometimes referred to as an “element antenna”) has a liquid crystal capacitance, is used for such a scanning antenna.
  • the present invention relates to a TFT substrate and a method for manufacturing such a TFT substrate.
  • Antennas for mobile communications and satellite broadcasting require a function to change the beam direction (referred to as “beam scanning” or “beam steering”).
  • beam scanning As an antenna having such a function (hereinafter referred to as a “scanned antenna”), a phased array antenna having an antenna unit is known.
  • the conventional phased array antenna is expensive and has become an obstacle to popularization in consumer products. In particular, as the number of antenna units increases, the cost increases significantly.
  • Non-Patent Documents 1 to 5 scanning antennas using a large dielectric anisotropy (birefringence index) of liquid crystal materials (including nematic liquid crystals and polymer dispersed liquid crystals) have been proposed (Patent Documents 1 to 5 and Non-Patent Document 1). Since the dielectric constant of the liquid crystal material has frequency dispersion, in this specification, the dielectric constant in the microwave frequency band (also referred to as “dielectric constant for microwave”) is particularly referred to as “dielectric constant M ( ⁇ M )”. Will be written.
  • Patent Document 3 and Non-Patent Document 1 describe that a low-cost scanning antenna can be obtained by utilizing the technology of a liquid crystal display device (hereinafter referred to as “LCD”).
  • LCD liquid crystal display device
  • an object of the present invention is to provide a scanning antenna that can be mass-produced using a conventional LCD manufacturing technique and a manufacturing method thereof.
  • a TFT substrate includes a dielectric substrate and a plurality of antenna unit regions arranged on the dielectric substrate, a transmission / reception region including the plurality of antenna unit regions, and other than the transmission / reception region
  • Each of the plurality of antenna unit regions is a TFT substrate having a TFT and a patch electrode connected to a drain electrode of the TFT, and the dielectric substrate is provided on the dielectric substrate.
  • a source metal layer that is supported and includes a source electrode of the TFT, the drain electrode, a source bus line connected to the source electrode, and the patch electrode; and a gate electrode of the TFT formed on the source metal layer;
  • the TFT substrate further includes a conductive layer formed on the interlayer insulating layer, and further includes a gate-source connection portion disposed in the non-transmission / reception region, wherein the gate-source connection portion is A gate lower connection wiring included in the source metal layer and electrically isolated from the source bus line; a first opening formed in the gate insulating layer reaching the gate lower connection wiring; and the gate metal A gate bus line connecting portion that is included in the layer and connected to the gate bus line; and a second opening that is formed in the interlayer insulating layer and overlaps the first opening when viewed from the normal direction of the dielectric substrate A third opening that is formed in the interlayer insulating layer and reaches the gate bus line connecting portion, and is included in the conductive layer, and is connected to the gate lower connection wiring in the first opening, And a gate upper connecting portion in serial within the third opening is connected to the gate bus line connecting portions.
  • the gate-source connection portion is A gate lower connection wiring included in the source metal layer and electrically isolated from the source bus line; a first
  • the TFT substrate further includes a gate terminal portion disposed in the non-transmission / reception region, and the gate terminal portion is included in the source metal layer and electrically connected to the gate lower connection wiring.
  • the gate terminal lower connection portion, the fourth opening formed in the gate insulating layer and reaching the gate terminal lower connection portion, and the interlayer insulating layer are formed from the normal direction of the dielectric substrate.
  • the gate insulating layer further has a sixth opening reaching the patch electrode, and the interlayer insulating layer overlaps the sixth opening when viewed from the normal direction of the dielectric substrate.
  • the conductive layer further includes a patch conductive portion that covers a portion of the patch electrode exposed by the sixth opening.
  • each of the plurality of antenna unit regions is included in the source metal layer, is included in the gate metal layer, and is connected to the lower auxiliary capacitance electrode electrically connected to the drain electrode.
  • An eighth opening formed in the gate insulating layer and reaching the CS lower connection wiring, and C included in the gate metal layer and connected to the CS bus line A bus line connecting portion, a ninth opening formed in the interlayer insulating layer and overlapping the eighth opening when viewed from the normal direction of the dielectric substrate, and formed in the interlayer insulating layer;
  • the TFT substrate further includes a CS terminal portion disposed in the non-transmission / reception region, and the CS terminal portion is included in the source metal layer and is electrically connected to the CS lower connection wiring.
  • the CS terminal lower connection part, the eleventh opening formed in the gate insulating layer and reaching the CS terminal lower connection part, and the interlayer insulating layer are formed from the normal direction of the dielectric substrate. When viewed, it has a twelfth opening overlapping the eleventh opening, and a CS terminal upper connection included in the conductive layer and connected to the CS terminal lower connection in the eleventh opening. .
  • the TFT substrate further includes a transfer terminal portion disposed in the non-transmission / reception region, and the transfer terminal portion includes a transfer terminal lower connection portion included in the source metal layer, and the gate insulation.
  • a fourteenth opening formed in the layer and reaching the lower connection portion for the transfer terminal; and a fourteenth opening formed in the interlayer insulating layer and overlapping the thirteenth opening when viewed from the normal direction of the dielectric substrate.
  • a transfer terminal upper connection part that is included in the conductive layer and is connected to the transfer terminal lower connection part in the thirteenth opening.
  • the thirteenth opening when viewed from the normal direction of the dielectric substrate, is inside the lower connection portion for transfer terminal.
  • the transfer terminal upper connection portion when viewed from the normal direction of the dielectric substrate, includes a portion that does not overlap the transfer terminal lower connection portion in the thirteenth opening.
  • a portion in the thirteenth opening portion of the transfer terminal lower connection portion is covered with the transfer terminal upper connection portion.
  • the conductive layer includes a transparent conductive layer.
  • the conductive layer includes a first conductive layer including a transparent conductive layer, and is formed under the first conductive layer, and includes a Ti layer, a MoNb layer, a MoNbNi layer, a MoW layer, a W layer, and a Ta layer. And a second conductive layer formed of at least one layer selected from the group consisting of:
  • a scanning antenna includes a TFT substrate according to any one of the above, a slot substrate disposed so as to face the TFT substrate, and a liquid crystal layer provided between the TFT substrate and the slot substrate. And a reflective conductive plate disposed on the surface of the slot substrate opposite to the liquid crystal layer so as to oppose the dielectric layer, the slot substrate comprising another dielectric substrate and the other dielectric substrate.
  • a slot electrode formed on a surface of the dielectric substrate on the liquid crystal layer side, wherein the slot electrode has a plurality of slots, and the plurality of slots are formed in the plurality of antenna unit regions of the TFT substrate. It is arranged corresponding to the patch electrode.
  • a TFT substrate manufacturing method is the above-described TFT substrate manufacturing method, wherein a source conductive film is formed on the dielectric substrate, and the source conductive film is patterned, Forming a source metal layer (a); depositing a first insulating film covering the source metal layer (b); forming a gate conductive film on the first insulating film; and It includes a step (c) of forming the gate metal layer by patterning the film and a step (d) of depositing a second insulating film covering the gate metal layer.
  • a method for manufacturing a TFT substrate according to another embodiment of the present invention is a method for manufacturing a TFT substrate as described above, wherein a source conductive film is formed on the dielectric substrate, and the source conductive film is patterned. Forming a source metal layer (a), depositing a first insulating film covering the source metal layer (b), forming a gate conductive film on the first insulating film, and forming the gate Forming a gate metal layer by patterning the conductive film for use (c), depositing a second insulating film covering the gate metal layer (d), and forming the second insulating film on the second insulating film.
  • the step (e) includes a step of collectively etching the first insulating film and the second insulating film.
  • a scanning antenna that can be mass-produced using conventional LCD manufacturing technology, a TFT substrate used in such a scanning antenna, and a method of manufacturing such a TFT substrate are provided. Is done.
  • FIG. 1 It is sectional drawing which shows typically a part of scanning antenna 1000 of 1st Embodiment.
  • A) And (b) is a typical top view which shows the TFT substrate 101 and the slot substrate 201 in the scanning antenna 1000, respectively.
  • (A) And (b) is sectional drawing and the top view which show typically the antenna unit area
  • (A) to (c) are cross-sectional views schematically showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 101, respectively.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 101.
  • FIG. 4 is a cross-sectional view schematically showing an antenna unit region U and a terminal part IT in the slot substrate 201.
  • FIG. 4 is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 101 and the slot substrate 201.
  • FIG. (A)-(c) is sectional drawing which respectively shows the gate terminal part GT of the TFT substrate 102 in 2nd Embodiment, the source terminal part ST, and the transfer terminal part PT.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 102.
  • FIG. (A)-(c) is sectional drawing which respectively shows the gate terminal part GT of the TFT substrate 103 in 3rd Embodiment, the source terminal part ST, and the transfer terminal part PT.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 103.
  • FIG. 4 is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 103 and the slot substrate 203.
  • FIG. (A) is a schematic plan view of the TFT substrate 104 having the heater resistance film 68
  • (b) is a schematic plan view for explaining the sizes of the slot 57 and the patch electrode 15.
  • (A) And (b) is a figure which shows the typical structure of resistance heating structure 80a and 80b, and electric current distribution.
  • (A)-(c) is a figure which shows the typical structure and electric current distribution of resistance heating structure 80c-80e.
  • (A) is typical sectional drawing of liquid crystal panel 100Pa which has the resistive film 68 for heaters
  • (b) is typical sectional drawing of liquid crystal panel 100Pb which has the resistive film 68 for heaters. It is a figure which shows the equivalent circuit of one antenna unit of the scanning antenna by embodiment of this invention.
  • (A)-(c), (e)-(g) is a figure which shows the example of the waveform of each signal used for the drive of the scanning antenna of embodiment, (d) performs dot inversion drive. It is a figure which shows the waveform of the display signal of the LCD panel.
  • (A)-(e) is a figure which shows the other example of the waveform of each signal used for the drive of the scanning antenna of embodiment.
  • FIGS. 5A to 5E are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 105.
  • FIGS. 5A to 5C are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 105.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 105.
  • FIGS. (A) to (c) are schematic plan views illustrating the TFT substrate 106 of Modification 1 of the fourth embodiment.
  • (A) to (e) are schematic cross-sectional views of the TFT substrate 106.
  • (A)-(c) is typical sectional drawing of the TFT substrate 106.
  • FIG. FIGS. 4A to 4C are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate.
  • (A) to (c) are schematic plan views illustrating a TFT substrate 107 of Modification 2 of the fourth embodiment.
  • (A)-(e) is typical sectional drawing of the TFT substrate 107.
  • FIG. (A)-(c) is typical sectional drawing of the TFT substrate 107.
  • FIG. FIGS. 4A to 4E are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 107.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 107.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 107.
  • FIGS. (A) to (c) are schematic plan views illustrating a TFT substrate 108 of Modification 3 of the fourth embodiment.
  • (A) to (e) are schematic cross-sectional views of the TFT substrate 108.
  • FIG. FIGS. 4A to 4C are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate.
  • (A) is a schematic diagram which shows the structure of the conventional LCD900
  • (b) is typical sectional drawing of the LCD panel 900a.
  • TFT-LCD TFT type LCD
  • description of items well known in the technical field of LCD may be omitted.
  • basic technology of TFT-LCD for example, Liquid Crystals, Applications and Uses, Vol. 1-3 (Editor: Birenda Bahadur, Publisher: World Scientific Pub Co Inc).
  • the entire disclosure content of the above documents is incorporated herein by reference.
  • LCD transmissive TFT-LCD
  • FIGS. an LCD 900 in a vertical electric field mode (for example, a TN mode or a vertical alignment mode) in which a voltage is applied in the thickness direction of the liquid crystal layer is illustrated.
  • a vertical electric field mode for example, a TN mode or a vertical alignment mode
  • the frame frequency (typically twice the polarity reversal frequency) of the voltage applied to the liquid crystal capacitance of the LCD is 240 Hz even when driven at 4 ⁇ speed, for example, and the dielectric constant ⁇ of the liquid crystal layer as the dielectric layer of the liquid crystal capacitance of the LCD Is different from the dielectric constant M ( ⁇ M ) for microwaves (for example, satellite broadcasting, Ku band (12 to 18 GHz), K band (18 to 26 GHz), Ka band (26 to 40 GHz)).
  • the transmissive LCD 900 includes a liquid crystal display panel 900a, a control circuit CNTL, a backlight (not shown), a power supply circuit (not shown), and the like.
  • the liquid crystal display panel 900a includes a liquid crystal display cell LCC and a drive circuit including a gate driver GD and a source driver SD.
  • the drive circuit may be mounted on the TFT substrate 910 of the liquid crystal display cell LCC, or a part or all of the drive circuit may be integrated (monolithic) on the TFT substrate 910.
  • FIG. 41B schematically shows a cross-sectional view of a liquid crystal display panel (hereinafter referred to as “LCD panel”) 900 a included in the LCD 900.
  • the LCD panel 900a includes a TFT substrate 910, a counter substrate 920, and a liquid crystal layer 930 provided therebetween.
  • Both the TFT substrate 910 and the counter substrate 920 have transparent substrates 911 and 921 such as glass substrates.
  • a plastic substrate may be used in addition to a glass substrate.
  • the plastic substrate is formed of, for example, a transparent resin (for example, polyester) and glass fiber (for example, a nonwoven fabric).
  • the display area DR of the LCD panel 900a is composed of pixels P arranged in a matrix.
  • a frame region FR that does not contribute to display is formed around the display region DR.
  • the liquid crystal material is sealed in the display region DR by a seal portion (not shown) formed so as to surround the display region DR.
  • the seal portion is formed by, for example, curing a sealing material including an ultraviolet curable resin and a spacer (for example, resin beads or silica beads), and adheres and fixes the TFT substrate 910 and the counter substrate 920 to each other.
  • the spacer in the sealing material controls the gap between the TFT substrate 910 and the counter substrate 920, that is, the thickness of the liquid crystal layer 930 to be constant.
  • columnar spacers are formed using a UV curable resin in a light-shielded portion (for example, on the wiring) in the display region DR.
  • a light-shielded portion for example, on the wiring
  • a TFT 912 In the TFT substrate 910, a TFT 912, a gate bus line (scanning line) GL, a source bus line (display signal line) SL, a pixel electrode 914, an auxiliary capacitance electrode (not shown), a CS bus line (auxiliary capacitance) are formed on a transparent substrate 911. Line) (not shown) is formed.
  • the CS bus line is provided in parallel with the gate bus line.
  • the next stage gate bus line may be used as a CS bus line (CS on gate structure).
  • the pixel electrode 914 is covered with an alignment film (for example, a polyimide film) that controls the alignment of the liquid crystal.
  • the alignment film is provided in contact with the liquid crystal layer 930.
  • the TFT substrate 910 is often arranged on the backlight side (the side opposite to the observer).
  • the counter substrate 920 is often arranged on the viewer side of the liquid crystal layer 930.
  • the counter substrate 920 has a color filter layer (not shown), a counter electrode 924, and an alignment film (not shown) on the transparent substrate 921.
  • the counter electrode 924 is also referred to as a common electrode because it is provided in common to the plurality of pixels P constituting the display region DR.
  • the color filter layer includes a color filter (for example, a red filter, a green filter, and a blue filter) provided for each pixel P, and a black matrix (a light shielding layer) for shielding light unnecessary for display.
  • the black matrix is disposed so as to shield light between the pixels P in the display region DR and the frame region FR, for example.
  • the pixel electrode 914 of the TFT substrate 910, the counter electrode 924 of the counter substrate 920, and the liquid crystal layer 930 therebetween constitute a liquid crystal capacitor Clc.
  • Each liquid crystal capacitor corresponds to a pixel.
  • an auxiliary capacitor CS electrically connected in parallel with the liquid crystal capacitor Clc is formed.
  • the auxiliary capacitor CS typically includes an electrode having the same potential as the pixel electrode 914, an inorganic insulating layer (for example, a gate insulating layer (SiO 2 layer)), and an auxiliary capacitor electrode connected to the CS bus line. Composed.
  • the same common voltage as that of the counter electrode 924 is supplied from the CS bus line.
  • Factors that cause the voltage (effective voltage) applied to the liquid crystal capacitance Clc to decrease are (1) those based on the CR time constant, which is the product of the capacitance value C Clc of the liquid crystal capacitance Clc and the resistance value R, (2) There are interfacial polarization due to ionic impurities contained in the liquid crystal material and / or orientation polarization of liquid crystal molecules. Among these, the CR time constant contributes greatly to the liquid crystal capacitor Clc, and the CR time constant can be increased by providing the auxiliary capacitor CS electrically connected in parallel to the liquid crystal capacitor Clc.
  • the volume resistivity of the liquid crystal layer 930 which is a dielectric layer of the liquid crystal capacitance Clc, exceeds the order of 10 12 ⁇ ⁇ cm in the case of a widely used nematic liquid crystal material.
  • the display signal supplied to the pixel electrode 914 is the source bus line SL connected to the TFT 912 when the TFT 912 selected by the scanning signal supplied from the gate driver GD to the gate bus line GL is turned on.
  • This is a display signal supplied to.
  • the TFTs 912 connected to a certain gate bus line GL are simultaneously turned on, and at that time, a corresponding display signal is supplied from the source bus line SL connected to each TFT 912 of the pixel P in that row.
  • the first row for example, the uppermost row of the display surface
  • the mth row for example, the lowermost row of the display surface
  • An image (frame) is written and displayed. If the pixels P are arranged in a matrix of m rows and n columns, at least one source bus line SL is provided corresponding to each pixel column, and a total of at least n source bus lines SL are provided.
  • Such scanning is called line-sequential scanning, and the time until one pixel row is selected and the next row is selected is called a horizontal scanning period (1H).
  • the time until a row is selected is called the vertical scanning period (1V) or frame.
  • 1V (or one frame) is obtained by adding a blanking period to a period m ⁇ H for selecting all m pixel rows.
  • 1V 1 frame of the conventional LCD panel
  • 1V 1 frame of the conventional LCD panel
  • the NTSC signal is an interlace signal
  • the frame frequency is 30 Hz
  • the field frequency is 60 Hz.
  • 1V (1/60) Drive in sec (60 Hz drive).
  • the LCD panel 900a is so-called AC driven.
  • frame inversion driving is performed in which the polarity of the display signal is inverted every frame (every vertical scanning period). For example, in a conventional LCD panel, polarity inversion is performed every 1/60 sec (the polarity inversion period is 30 Hz).
  • dot inversion driving or line inversion driving is performed in order to uniformly distribute pixels having different polarities of applied voltages even within one frame. This is because it is difficult to completely match the magnitude of the effective voltage applied to the liquid crystal layer between the positive polarity and the negative polarity. For example, if the volume resistivity of the liquid crystal material is on the order of 10 12 ⁇ ⁇ cm, flicker is hardly visually recognized if dot inversion or line inversion driving is performed every 1/60 sec.
  • the scanning signal and the display signal in the LCD panel 900a are respectively supplied from the gate driver GD and the source driver SD to the gate bus line GL and the source bus line SL based on signals supplied from the control circuit CNTL to the gate driver GD and the source driver SD. Supplied.
  • the gate driver GD and the source driver SD are each connected to corresponding terminals provided on the TFT substrate 910.
  • the gate driver GD and the source driver SD may be mounted as a driver IC in the frame region FR of the TFT substrate 910, or may be formed monolithically in the frame region FR of the TFT substrate 910.
  • the counter electrode 924 of the counter substrate 920 is electrically connected to a terminal (not shown) of the TFT substrate 910 via a conductive portion (not shown) called transfer.
  • the transfer is formed, for example, so as to overlap the seal portion or by imparting conductivity to a part of the seal portion. This is to narrow the frame area FR.
  • a common voltage is directly or indirectly supplied to the counter electrode 924 from the control circuit CNTL. Typically, the common voltage is also supplied to the CS bus line as described above.
  • a scanning antenna using an antenna unit that utilizes the anisotropy (birefringence) of a large dielectric constant M ( ⁇ M ) of a liquid crystal material is a voltage applied to each liquid crystal layer of the antenna unit associated with a pixel of the LCD panel. Is controlled to change the effective dielectric constant M ( ⁇ M ) of the liquid crystal layer of each antenna unit, thereby forming a two-dimensional pattern for each antenna unit having a different capacitance (for displaying images on the LCD).
  • a phase difference corresponding to the capacitance of each antenna unit is given to electromagnetic waves (for example, microwaves) emitted from or received by the antenna, and formed by antenna units having different capacitances.
  • Non-Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 for the basic structure and operating principle of a scanning antenna using a liquid crystal material.
  • Non-Patent Document 2 discloses a basic structure of a scanning antenna in which spiral slots are arranged. For reference, the entire disclosures of Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 are incorporated herein by reference.
  • the antenna unit in the scanning antenna according to the embodiment of the present invention is similar to the pixel of the LCD panel, the structure of the pixel of the LCD panel is different, and the arrangement of a plurality of antenna units is also different from the pixel of the LCD panel. The sequence is different.
  • a basic structure of a scanning antenna according to an embodiment of the present invention will be described with reference to FIG. 1 showing a scanning antenna 1000 of a first embodiment described in detail later.
  • the scanning antenna 1000 is a radial inline slot antenna in which slots are concentrically arranged.
  • the scanning antenna according to the embodiment of the present invention is not limited to this, and for example, the slot arrangement may be various known arrangements. Good.
  • the arrangement of slots and / or antenna units the entire disclosure of Patent Document 5 is incorporated herein by reference.
  • FIG. 1 is a cross-sectional view schematically showing a part of the scanning antenna 1000 of the present embodiment, from a feeding pin 72 (see FIG. 2B) provided near the center of the concentrically arranged slots. A part of cross section along a radial direction is shown typically.
  • the scanning antenna 1000 includes a TFT substrate 101, a slot substrate 201, a liquid crystal layer LC disposed therebetween, a slot substrate 201, and a reflective conductive plate 65 disposed so as to face each other with the air layer 54 interposed therebetween. It has.
  • the scanning antenna 1000 transmits and receives microwaves from the TFT substrate 101 side.
  • the TFT substrate 101 includes a dielectric substrate 1 such as a glass substrate, a plurality of patch electrodes 15 formed on the dielectric substrate 1, and a plurality of TFTs 10. Each patch electrode 15 is connected to the corresponding TFT 10. Each TFT 10 is connected to a gate bus line and a source bus line.
  • the slot substrate 201 has a dielectric substrate 51 such as a glass substrate, and a slot electrode 55 formed on the liquid crystal layer LC side of the dielectric substrate 51.
  • the slot electrode 55 has a plurality of slots 57.
  • the reflective conductive plate 65 is disposed so as to face the slot substrate 201 with the air layer 54 interposed therebetween.
  • a layer formed of a dielectric having a low dielectric constant M with respect to microwaves for example, a fluororesin such as PTFE
  • the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 and the air layer 54 therebetween function as the waveguide 301.
  • the patch electrode 15, the portion of the slot electrode 55 including the slot 57, and the liquid crystal layer LC therebetween constitute an antenna unit U.
  • one patch electrode 15 is opposed to the portion of the slot electrode 55 including one slot 57 via the liquid crystal layer LC, thereby forming a liquid crystal capacitor.
  • the structure in which the patch electrode 15 and the slot electrode 55 face each other through the liquid crystal layer LC is similar to the structure in which the pixel electrode 914 and the counter electrode 924 of the LCD panel 900a shown in FIG. Yes. That is, the antenna unit U of the scanning antenna 1000 and the pixel P in the LCD panel 900a have a similar configuration.
  • the antenna unit has a configuration similar to the pixel P in the LCD panel 900a in that it has an auxiliary capacitor (see FIGS. 13A and 17) electrically connected in parallel with the liquid crystal capacitor. ing. However, the scanning antenna 1000 has many differences from the LCD panel 900a.
  • the performance required for the dielectric substrates 1 and 51 of the scanning antenna 1000 is different from the performance required for the substrate of the LCD panel.
  • the dielectric substrates 1 and 51 for the antenna preferably have a small dielectric loss with respect to the microwave (the dielectric loss tangent with respect to the microwave is represented as tan ⁇ M ).
  • the tan ⁇ M of the dielectric substrates 1 and 51 is preferably approximately 0.03 or less, and more preferably 0.01 or less.
  • a glass substrate or a plastic substrate can be used.
  • a glass substrate is superior to a plastic substrate in terms of dimensional stability and heat resistance, and is suitable for forming circuit elements such as TFTs, wirings, and electrodes using LCD technology.
  • the material forming the waveguide is air and glass
  • the glass has a higher dielectric loss, so that the thinner the glass can reduce the waveguide loss, preferably 400 ⁇ m or less. And more preferably 300 ⁇ m or less.
  • the conductive material used for the electrodes is also different.
  • An ITO film is often used as a transparent conductive film for pixel electrodes and counter electrodes of LCD panels.
  • ITO has a large tan ⁇ M for microwaves and cannot be used as a conductive layer in an antenna.
  • the slot electrode 55 functions as a wall of the waveguide 301 together with the reflective conductive plate 65. Therefore, in order to suppress transmission of microwaves through the wall of the waveguide 301, it is preferable that the thickness of the wall of the waveguide 301, that is, the thickness of the metal layer (Cu layer or Al layer) is large.
  • the electromagnetic wave is known to be attenuated to 1/20 (-26 dB), and if it is 5 times, it is attenuated to 1/150 (-43 dB). ing. Therefore, if the thickness of the metal layer is 5 times the skin depth, the electromagnetic wave transmittance can be reduced to 1%. For example, for a microwave of 10 GHz, if a Cu layer having a thickness of 3.3 ⁇ m or more and an Al layer having a thickness of 4.0 ⁇ m or more are used, the microwave can be reduced to 1/150.
  • the slot electrode 55 is preferably formed of a relatively thick Cu layer or Al layer.
  • the thickness of the Cu layer or Al layer there is no particular upper limit to the thickness of the Cu layer or Al layer, and it can be set as appropriate in consideration of the film formation time and cost.
  • Use of the Cu layer provides the advantage that it can be made thinner than using the Al layer.
  • the relatively thick Cu layer or Al layer can be formed not only by the thin film deposition method used in the LCD manufacturing process, but also by other methods such as attaching Cu foil or Al foil to the substrate.
  • the thickness of the metal layer is, for example, 2 ⁇ m or more and 30 ⁇ m or less. When forming by using a thin film deposition method, the thickness of the metal layer is preferably 5 ⁇ m or less.
  • an aluminum plate or a copper plate having a thickness of several millimeters can be used as the reflective conductive plate 65.
  • the patch electrode 15 does not constitute the waveguide 301 like the slot electrode 55, a Cu layer or an Al layer having a thickness smaller than that of the slot electrode 55 can be used.
  • the resistance is low in order to avoid a loss that changes into heat when vibration of free electrons in the vicinity of the slot 57 of the slot electrode 55 induces vibration of free electrons in the patch electrode 15.
  • the arrangement pitch of the antenna units U is greatly different from the pixel pitch.
  • the wavelength ⁇ is 25 mm, for example.
  • the pitch of the antenna unit U is ⁇ / 4 or less and / or ⁇ / 5 or less, it is 6.25 mm or less and / or 5 mm or less. This is more than 10 times larger than the pixel pitch of the LCD panel. Therefore, the length and width of the antenna unit U are also about 10 times larger than the pixel length and width of the LCD panel.
  • the arrangement of the antenna units U may be different from the arrangement of the pixels in the LCD panel.
  • an example in which concentric circles are arranged for example, see Japanese Patent Application Laid-Open No. 2002-217640
  • the present invention is not limited to this. Also good.
  • they may be arranged in a matrix.
  • the characteristics required for the liquid crystal material of the liquid crystal layer LC of the scanning antenna 1000 are different from the characteristics required for the liquid crystal material of the LCD panel.
  • the LCD panel changes the polarization state by giving a phase difference to the polarization of visible light (wavelength 380 nm to 830 nm) by changing the refractive index of the liquid crystal layer of the pixel (for example, rotating the polarization axis direction of linearly polarized light, or , Changing the degree of circular polarization of circularly polarized light).
  • the scanning antenna 1000 changes the phase of the microwave excited (re-radiated) from each patch electrode by changing the capacitance value of the liquid crystal capacitance of the antenna unit U.
  • the liquid crystal layer preferably has a large anisotropy ( ⁇ M ) of dielectric constant M ( ⁇ M ) with respect to microwaves, and preferably has a small tan ⁇ M.
  • ⁇ M is 4 or more and tan ⁇ M is 0.02 or less (both values are 19 Gz).
  • Kuki, Polymer 55, August, pp. A liquid crystal material having a ⁇ M of 0.4 or more and a tan ⁇ M of 0.04 or less described in 599-602 (2006) can be used.
  • the dielectric constant of a liquid crystal material has frequency dispersion, but the dielectric anisotropy ⁇ M for microwaves has a positive correlation with the refractive index anisotropy ⁇ n for visible light. Therefore, it can be said that the liquid crystal material for the antenna unit for the microwave is preferably a material having a large refractive index anisotropy ⁇ n for visible light.
  • the refractive index anisotropy ⁇ n of the liquid crystal material for LCD is evaluated by the refractive index anisotropy with respect to light having a wavelength of 550 nm.
  • nematic liquid crystal having ⁇ n of 0.3 or more, preferably 0.4 or more is used for an antenna unit for microwaves.
  • ⁇ n is preferably 0.4 or less.
  • the thickness of the liquid crystal layer is, for example, 1 ⁇ m to 500 ⁇ m.
  • FIG. 1 is a schematic partial cross-sectional view near the center of the scanning antenna 1000 as described in detail.
  • FIGS. 2A and 2B show the TFT substrate 101 and the slot substrate 201 in the scanning antenna 1000, respectively. It is a typical top view.
  • the scanning antenna 1000 has a plurality of antenna units U arranged two-dimensionally.
  • a plurality of antenna units are arranged concentrically.
  • the region of the TFT substrate 101 and the region of the slot substrate 201 corresponding to the antenna unit U are referred to as “antenna unit region”, and the same reference symbol U as that of the antenna unit is given.
  • an area defined by a plurality of antenna unit areas arranged two-dimensionally in the TFT substrate 101 and the slot substrate 201 is referred to as a “transmission / reception area R1”.
  • An area other than the transmission / reception area R1 is referred to as a “non-transmission / reception area R2”.
  • the non-transmission / reception region R2 is provided with a terminal portion, a drive circuit, and the like.
  • FIG. 2A is a schematic plan view showing the TFT substrate 101 in the scanning antenna 1000.
  • the transmission / reception region R1 has a donut shape when viewed from the normal direction of the TFT substrate 101.
  • the non-transmission / reception region R2 includes a first non-transmission / reception region R2a located at the center of the transmission / reception region R1 and a second non-transmission / reception region R2b located at the periphery of the transmission / reception region R1.
  • the outer diameter of the transmission / reception region R1 is, for example, 200 mm to 1500 mm, and is set according to the amount of communication.
  • each antenna unit region U includes a TFT and a patch electrode electrically connected to the TFT.
  • the source electrode of the TFT is electrically connected to the source bus line SL
  • the gate electrode is electrically connected to the gate bus line GL.
  • the drain electrode is electrically connected to the patch electrode.
  • a seal area Rs is arranged so as to surround the transmission / reception area R1.
  • a seal material (not shown) is applied to the seal region Rs. The sealing material adheres the TFT substrate 101 and the slot substrate 201 to each other and encloses liquid crystal between the substrates 101 and 201.
  • a gate terminal portion GT, a gate driver GD, a source terminal portion ST, and a source driver SD are provided outside the seal region Rs in the non-transmission / reception region R2.
  • Each of the gate bus lines GL is connected to the gate driver GD via the gate terminal portion GT.
  • Each of the source bus lines SL is connected to the source driver SD via the source terminal portion ST.
  • the source driver SD and the gate driver GD are formed on the dielectric substrate 1, but one or both of these drivers may be provided on another dielectric substrate.
  • a plurality of transfer terminal portions PT are also provided.
  • the transfer terminal portion PT is electrically connected to the slot electrode 55 (FIG. 2B) of the slot substrate 201.
  • a connection portion between the transfer terminal portion PT and the slot electrode 55 is referred to as a “transfer portion”.
  • the transfer terminal portion PT (transfer portion) may be disposed in the seal region Rs.
  • a resin containing conductive particles may be used as the sealing material.
  • liquid crystal is sealed between the TFT substrate 101 and the slot substrate 201, and electrical connection between the transfer terminal portion PT and the slot electrode 55 of the slot substrate 201 can be secured.
  • the transfer terminal portion PT is disposed in both the first non-transmission / reception region R2a and the second non-transmission / reception region R2b, but may be disposed in only one of them.
  • the transfer terminal portion PT (transfer portion) may not be arranged in the seal region Rs.
  • the non-transmission / reception region R2 may be disposed outside the seal region Rs.
  • FIG. 2B is a schematic plan view illustrating the slot substrate 201 in the scanning antenna 1000, and shows the surface of the slot substrate 201 on the liquid crystal layer LC side.
  • a slot electrode 55 is formed on the dielectric substrate 51 over the transmission / reception region R1 and the non-transmission / reception region R2.
  • a plurality of slots 57 are arranged in the slot electrode 55.
  • the slot 57 is arranged corresponding to the antenna unit region U in the TFT substrate 101.
  • the plurality of slots 57 are arranged concentrically with a pair of slots 57 extending in directions substantially perpendicular to each other so as to constitute a radial inline slot antenna. Since the scanning antennas 1000 have slots that are substantially orthogonal to each other, the scanning antenna 1000 can transmit and receive circularly polarized waves.
  • a plurality of terminal portions IT of the slot electrodes 55 are provided in the non-transmission / reception region R2.
  • the terminal portion IT is electrically connected to the transfer terminal portion PT (FIG. 2A) of the TFT substrate 101.
  • the terminal portion IT is disposed in the seal region Rs, and is electrically connected to the corresponding transfer terminal portion PT by a seal material containing conductive particles.
  • the power supply pins 72 are arranged on the back side of the slot substrate 201.
  • a microwave is inserted into the waveguide 301 formed by the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 by the power supply pin 72.
  • the power feeding pin 72 is connected to the power feeding device 70. Power is supplied from the center of a concentric circle in which the slots 57 are arranged.
  • the feeding method may be either a direct coupling feeding method or an electromagnetic coupling method, and a known feeding structure can be employed.
  • the seal region Rs is provided so as to surround a relatively narrow region including the transmission / reception region R1, but the present invention is not limited to this.
  • the seal region Rs provided outside the transmission / reception region R1 may be provided, for example, in the vicinity of the side of the dielectric substrate 1 and / or the dielectric substrate 51 so as to have a certain distance from the transmission / reception region R1.
  • the terminal portion and the drive circuit provided in the non-transmission / reception region R2 may be formed outside the seal region Rs (that is, the side where the liquid crystal layer does not exist).
  • the antenna characteristics are affected by the influence of impurities (particularly ionic impurities) contained in the seal material (particularly curable resin). Can be suppressed.
  • FIGS. 3A and 3B are a cross-sectional view and a plan view schematically showing the antenna unit region U of the TFT substrate 101, respectively.
  • Each of the antenna unit regions U is formed on a dielectric substrate (not shown), the TFT 10 supported on the dielectric substrate, the first insulating layer 11 covering the TFT 10, and the first insulating layer 11. Connected patch electrodes 15 and a second insulating layer 17 covering the patch electrodes 15.
  • the TFT 10 is disposed in the vicinity of the intersection of the gate bus line GL and the source bus line SL.
  • the TFT 10 includes a gate electrode 3G, an island-shaped semiconductor layer 5, a gate insulating layer 4 disposed between the gate electrode 3G and the semiconductor layer 5, a source electrode 7S, and a drain electrode 7D.
  • the structure of the TFT 10 is not particularly limited.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the gate electrode 3G is electrically connected to the gate bus line GL and supplied with a scanning signal from the gate bus line GL.
  • the source electrode 7S is electrically connected to the source bus line SL, and is supplied with a data signal from the source bus line SL.
  • the gate electrode 3G and the gate bus line GL may be formed of the same conductive film (gate conductive film).
  • the source electrode 7S, the drain electrode 7D, and the source bus line SL may be formed of the same conductive film (source conductive film).
  • the gate conductive film and the source conductive film are, for example, metal films. In this specification, a layer (layer) formed using the gate conductive film may be referred to as a “gate metal layer”, and a layer formed using the source conductive film may be referred to as a “source metal layer”.
  • the semiconductor layer 5 is disposed so as to overlap the gate electrode 3G with the gate insulating layer 4 interposed therebetween.
  • a source contact layer 6 ⁇ / b> S and a drain contact layer 6 ⁇ / b> D are formed on the semiconductor layer 5.
  • the source contact layer 6S and the drain contact layer 6D are respectively disposed on both sides of a region (channel region) where a channel is formed in the semiconductor layer 5.
  • the semiconductor layer 5 may be an intrinsic amorphous silicon (ia-Si) layer, and the source contact layer 6S and the drain contact layer 6D may be n + -type amorphous silicon (n + -a-Si) layers.
  • the source electrode 7S is provided in contact with the source contact layer 6S, and is connected to the semiconductor layer 5 through the source contact layer 6S.
  • the drain electrode 7D is provided so as to be in contact with the drain contact layer 6D, and is connected to the semiconductor layer 5 through the drain contact layer 6D.
  • the first insulating layer 11 has a contact hole CH1 reaching the drain electrode 7D of the TFT 10.
  • the patch electrode 15 is provided on the first insulating layer 11 and in the contact hole CH1, and is in contact with the drain electrode 7D in the contact hole CH1.
  • the patch electrode 15 includes a metal layer.
  • the patch electrode 15 may be a metal electrode formed only from a metal layer.
  • the material of the patch electrode 15 may be the same as that of the source electrode 7S and the drain electrode 7D.
  • the thickness of the metal layer in the patch electrode 15 (the thickness of the patch electrode 15 when the patch electrode 15 is a metal electrode) is set to be larger than the thickness of the source electrode 7S and the drain electrode 7D.
  • the thickness of the metal layer in the patch electrode 15 is set to, for example, 0.3 ⁇ m or more when formed with an Al layer.
  • the CS bus line CL may be provided using the same conductive film as the gate bus line GL.
  • the CS bus line CL may be disposed so as to overlap the drain electrode (or an extended portion of the drain electrode) 7D with the gate insulating layer 4 interposed therebetween, and may constitute an auxiliary capacitor CS having the gate insulating layer 4 as a dielectric layer. .
  • An alignment mark (for example, a metal layer) 21 and a base insulating film 2 covering the alignment mark 21 may be formed closer to the dielectric substrate than the gate bus line GL.
  • the alignment mark 21 needs to be performed in a plurality of times when the number of photomasks is n (n ⁇ m). Arise.
  • the number of photomasks (n) is smaller than the number of TFT substrates 101 (m) produced from one glass substrate 1, it is used for photomask alignment.
  • the alignment mark 21 can be omitted.
  • the patch electrode 15 is formed in a layer different from the source metal layer. Thereby, the following merits are obtained.
  • the source metal layer is usually formed using a metal film, it is conceivable to form a patch electrode in the source metal layer.
  • the patch electrode preferably has a low resistance so as not to inhibit the vibration of electrons.
  • the patch electrode is formed of a relatively thick Al layer having a thickness of 0.3 ⁇ m or more. From the viewpoint of antenna performance, the patch electrode is preferably thicker.
  • the configuration of the TFT for example, when a patch electrode having a thickness exceeding 1 ⁇ m is formed of a source metal layer, there is a problem that a desired patterning accuracy cannot be obtained. For example, there may be a problem that the gap (corresponding to the channel length of the TFT) between the source electrode and the drain electrode cannot be controlled with high accuracy.
  • the patch electrode 15 is formed separately from the source metal layer, so that the thickness of the source metal layer and the thickness of the patch electrode 15 can be controlled independently. Therefore, the patch electrode 15 having a desired thickness can be formed while ensuring controllability when forming the source metal layer.
  • the thickness of the patch electrode 15 can be set with a high degree of freedom separately from the thickness of the source metal layer. Since the size of the patch electrode 15 does not need to be controlled as strictly as the source bus line SL or the like, the line width shift (deviation from the design value) may be increased by increasing the thickness of the patch electrode 15. . The case where the thickness of the patch electrode 15 is equal to the thickness of the source metal layer is not excluded.
  • the patch electrode 15 may include a Cu layer or an Al layer as a main layer.
  • the performance of the scanning antenna correlates with the electric resistance of the patch electrode 15, and the thickness of the main layer is set so as to obtain a desired resistance. From the viewpoint of electrical resistance, there is a possibility that the thickness of the patch electrode 15 can be made smaller in the Cu layer than in the Al layer.
  • -Gate terminal part GT, source terminal part ST and transfer terminal part PT 4A to 4C are cross-sectional views schematically showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT, respectively.
  • the gate terminal portion GT includes a gate bus line GL formed on the dielectric substrate, an insulating layer covering the gate bus line GL, and an upper connection portion 19g for the gate terminal.
  • the gate terminal upper connection portion 19g is in contact with the gate bus line GL in the contact hole CH2 formed in the insulating layer.
  • the insulating layer covering the gate bus line GL includes the gate insulating layer 4, the first insulating layer 11, and the second insulating layer 17 from the dielectric substrate side.
  • the gate terminal upper connection portion 19g is, for example, a transparent electrode formed from a transparent conductive film provided on the second insulating layer 17.
  • the source terminal portion ST includes a source bus line SL formed on a dielectric substrate (here, on the gate insulating layer 4), an insulating layer covering the source bus line SL, and a source terminal upper connection portion 19s.
  • the source terminal upper connection portion 19s is in contact with the source bus line SL in the contact hole CH3 formed in the insulating layer.
  • the insulating layer covering the source bus line SL includes the first insulating layer 11 and the second insulating layer 17.
  • the source terminal upper connection portion 19 s is, for example, a transparent electrode formed from a transparent conductive film provided on the second insulating layer 17.
  • the transfer terminal portion PT has a patch connection portion 15p formed on the first insulating layer 11, a second insulating layer 17 covering the patch connection portion 15p, and an upper connection portion 19p for transfer terminals.
  • the transfer terminal upper connection portion 19p is in contact with the patch connection portion 15p in the contact hole CH4 formed in the second insulating layer 17.
  • the patch connection portion 15p is formed of the same conductive film as the patch electrode 15.
  • the transfer terminal upper connecting portion (also referred to as an upper transparent electrode) 19p is a transparent electrode formed from, for example, a transparent conductive film provided on the second insulating layer 17.
  • the upper connection portions 19g, 19s, and 19p of each terminal portion are formed from the same transparent conductive film.
  • the contact holes CH2, CH3, and CH4 of each terminal portion can be formed simultaneously by an etching process after the second insulating layer 17 is formed. A detailed manufacturing process will be described later.
  • the TFT substrate 101 can be manufactured, for example, by the following method.
  • FIG. 5 is a diagram illustrating a manufacturing process of the TFT substrate 101.
  • a metal film for example, Ti film
  • a dielectric substrate for example, a glass substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the base insulating film 2 is formed so as to cover the alignment mark 21.
  • a SiO 2 film is used as the base insulating film 2.
  • a gate metal layer including the gate electrode 3G and the gate bus line GL is formed on the base insulating film 2.
  • the gate electrode 3G can be formed integrally with the gate bus line GL.
  • a gate conductive film (thickness: for example, not less than 50 nm and not more than 500 nm) is formed on the dielectric substrate by sputtering or the like.
  • the gate conductive film is patterned to obtain the gate electrode 3G and the gate bus line GL.
  • the material of the conductive film for gate is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a laminated film in which MoN (thickness: for example, 50 nm), Al (thickness: for example, 200 nm) and MoN (thickness: for example, 50 nm) are laminated in this order is formed as the gate conductive film.
  • the gate insulating layer 4 is formed so as to cover the gate metal layer.
  • the gate insulating layer 4 can be formed by a CVD method or the like.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the gate insulating layer 4 may have a stacked structure.
  • a SiNx layer (thickness: 410 nm, for example) is formed as the gate insulating layer 4.
  • the semiconductor layer 5 and the contact layer are formed on the gate insulating layer 4.
  • an intrinsic amorphous silicon film thickness: for example, 125 nm
  • an n + type amorphous silicon film thickness: for example, 65 nm
  • the semiconductor film used for the semiconductor layer 5 is not limited to an amorphous silicon film.
  • an oxide semiconductor layer may be formed as the semiconductor layer 5.
  • a contact layer may not be provided between the semiconductor layer 5 and the source / drain electrodes.
  • a conductive film for source (thickness: for example, 50 nm or more and 500 nm or less) is formed on the gate insulating layer 4 and the contact layer, and is patterned to form the source electrode 7S, the drain electrode 7D, and the source bus line SL.
  • a source metal layer is formed.
  • the contact layer is also etched to form the source contact layer 6S and the drain contact layer 6D which are separated from each other.
  • the material of the source conductive film is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a stacked film in which MoN (thickness: for example, 30 nm), Al (thickness: for example, 200 nm), and MoN (thickness: for example, 50 nm) are stacked in this order is formed as the source conductive film.
  • Ti thickness: for example 30 nm
  • MoN thickness: for example 30 nm
  • Al thickness: for example 200 nm
  • MoN thickness: for example 50 nm
  • the source conductive film is formed by sputtering, and the source conductive film is patterned (source / drain separation) by wet etching. Thereafter, by dry etching, for example, a portion of the contact layer located on the region to be the channel region of the semiconductor layer 5 is removed to form a gap portion, which is separated into the source contact layer 6S and the drain contact layer 6D. . At this time, the vicinity of the surface of the semiconductor layer 5 is also etched in the gap portion (overetching).
  • the Al film is patterned by wet etching using, for example, an aqueous solution of phosphoric acid, acetic acid and nitric acid, and then dried.
  • the Ti film and the contact layer (n + type amorphous silicon layer) 6 may be patterned simultaneously by etching.
  • the source conductive film and the contact layer can be etched together.
  • the etching amount of the gap portion can be controlled more easily.
  • the first insulating layer 11 is formed so as to cover the TFT 10.
  • the first insulating layer 11 is disposed in contact with the channel region of the semiconductor layer 5. Further, a contact hole CH1 reaching the drain electrode 7D is formed in the first insulating layer 11 by known photolithography.
  • the first insulating layer 11 is an inorganic material such as a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film.
  • An insulating layer may be used.
  • a SiNx layer having a thickness of, for example, 330 nm is formed by, eg, CVD.
  • a patch conductive film is formed on the first insulating layer 11 and in the contact hole CH1, and this is patterned.
  • the patch electrode 15 is formed in the transmission / reception region R1, and the patch connection portion 15p is formed in the non-transmission / reception region R2.
  • the patch electrode 15 is in contact with the drain electrode 7D in the contact hole CH1.
  • a layer including the patch electrode 15 and the patch connection portion 15p formed from the conductive film for patch may be referred to as a “patch metal layer”.
  • the material for the conductive film for patch As the material for the conductive film for patch, the same material as the conductive film for gate or the conductive film for source can be used. However, the patch conductive film is set to be thicker than the gate conductive film and the source conductive film. As a result, by reducing the sheet resistance of the patch electrode, it is possible to reduce a loss in which the vibration of free electrons in the patch electrode changes to heat.
  • a suitable thickness of the conductive film for patch is, for example, 0.3 ⁇ m or more. If it is thinner than this, the sheet resistance becomes 0.10 ⁇ / sq or more, which may cause a problem of increased loss.
  • the thickness of the conductive film for patch is, for example, 3 ⁇ m or less, more preferably 2 ⁇ m or less. If it is thicker than this, the substrate may be warped due to thermal stress during the process. If the warpage is large, problems such as conveyance trouble, chipping of the substrate, or cracking of the substrate may occur in the mass production process.
  • a laminated film in which MoN (thickness: for example, 50 nm), Al (thickness: for example, 1000 nm) and MoN (thickness: for example, 50 nm) are laminated in this order as the conductive film for patch.
  • a laminated film in which Ti (thickness: for example 50 nm), MoN (thickness: for example 50 nm), Al (thickness: for example 2000 nm) and MoN (thickness: for example 50 nm) are laminated in this order.
  • / Al / MoN / Ti may be formed.
  • a laminated film in which Ti (thickness: for example 50 nm), MoN (thickness: for example 50 nm), Al (thickness: for example 500 nm) and MoN (thickness: for example 50 nm) are laminated in this order.
  • / Al / MoN / Ti may be formed.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order Ti / Cu / Ti
  • a laminated film in which a Ti film and a Cu film are laminated in this order Cu / Ti
  • a second insulating layer (thickness: 100 nm or more and 300 nm or less) 17 is formed on the patch electrode 15 and the first insulating layer 11.
  • the second insulating layer 17 is not particularly limited, and for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y).
  • a film or the like can be used as appropriate.
  • the second insulating layer 17 for example, a SiNx layer having a thickness of 200 nm is formed.
  • the inorganic insulating film (the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4) is collectively etched by, for example, dry etching using a fluorine-based gas.
  • the patch electrode 15, the source bus line SL, and the gate bus line GL function as an etch stop.
  • a contact hole CH2 reaching the gate bus line GL is formed in the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4, and the source bus line is formed in the second insulating layer 17 and the first insulating layer 11.
  • a contact hole CH3 reaching SL is formed.
  • a contact hole CH4 reaching the patch connection portion 15p is formed in the second insulating layer 17.
  • the side surfaces of the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4 are aligned on the side wall of the obtained contact hole CH2, and the contact hole CH3
  • the side walls of the second insulating layer 17 and the first insulating layer 11 are aligned with each other.
  • “side surfaces of two or more different layers in a contact hole” means that the side surfaces exposed in the contact hole in these layers are flush with each other in the vertical direction. It also includes a case where an inclined surface such as a tapered shape is continuously formed. Such a configuration can be obtained, for example, by etching these layers using the same mask, or by etching the other layer using one layer as a mask.
  • a transparent conductive film (thickness: 50 nm or more and 200 nm or less) is formed on the second insulating layer 17 and in the contact holes CH2, CH3, and CH4 by, for example, sputtering.
  • the transparent conductive film for example, an ITO (indium tin oxide) film, an IZO film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • a gate terminal upper connection portion 19g, a source terminal upper connection portion 19s and a transfer terminal upper connection portion 19p are formed.
  • the gate terminal upper connection portion 19g, the source terminal upper connection portion 19s, and the transfer terminal upper connection portion 19p are used to protect the electrodes or wiring exposed at each terminal portion.
  • the gate terminal part GT, the source terminal part ST, and the transfer terminal part PT are obtained.
  • FIG. 6 is a cross-sectional view schematically showing the antenna unit region U and the terminal part IT in the slot substrate 201.
  • the slot substrate 201 includes a dielectric substrate 51 having a front surface and a back surface, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a slot electrode. And a fourth insulating layer 58 covering 55.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • a plurality of slots 57 are formed in the slot electrode 55 in the transmission / reception region R1.
  • the slot 57 is an opening that penetrates the slot electrode 55.
  • one slot 57 is arranged in each antenna unit region U.
  • the fourth insulating layer 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer 52.
  • the slot electrode 55 and the liquid crystal layer LC are not in direct contact, so that the reliability can be improved.
  • the slot electrode 55 is formed of a Cu layer, Cu may be eluted into the liquid crystal layer LC.
  • a void may be included in the Al layer.
  • the fourth insulating layer 58 can prevent the liquid crystal material from entering the voids of the Al layer. If the slot electrode 55 is produced by attaching an Al layer to the dielectric substrate 51 with an aluminum foil and bonding it, and then patterning it, the void problem can be avoided.
  • the slot electrode 55 includes a main layer 55M such as a Cu layer or an Al layer.
  • the slot electrode 55 may have a stacked structure including a main layer 55M and an upper layer 55U and a lower layer 55L arranged so as to sandwich the main layer 55M.
  • the thickness of the main layer 55M is set in consideration of the skin effect depending on the material, and may be, for example, 2 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the main layer 55M is typically larger than the thickness of the upper layer 55U and the lower layer 55L.
  • the main layer 55M is a Cu layer
  • the upper layer 55U and the lower layer 55L are Ti layers.
  • the adhesion between the slot electrode 55 and the third insulating layer 52 can be improved.
  • the upper layer 55U corrosion of the main layer 55M (for example, Cu layer) can be suppressed.
  • the reflective conductive plate 65 constitutes the wall of the waveguide 301, the reflective conductive plate 65 preferably has a thickness of 3 times or more, preferably 5 times or more of the skin depth.
  • the reflective conductive plate 65 for example, an aluminum plate or a copper plate having a thickness of several millimeters produced by cutting can be used.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • the terminal portion IT includes a slot electrode 55, a fourth insulating layer 58 that covers the slot electrode 55, and an upper connection portion 60.
  • the fourth insulating layer 58 has an opening reaching the slot electrode 55.
  • the upper connection portion 60 is in contact with the slot electrode 55 in the opening.
  • the terminal portion IT is disposed in the seal region Rs and is connected to the transfer terminal portion in the TFT substrate by a seal resin containing conductive particles (transfer portion).
  • FIG. 7 is a schematic cross-sectional view for explaining a transfer part that connects the transfer terminal part PT of the TFT substrate 101 and the terminal part IT of the slot substrate 201.
  • the same components as those in FIGS. 1 to 4 are denoted by the same reference numerals.
  • the upper connection part 60 of the terminal part IT is electrically connected to the transfer terminal upper connection part 19p of the transfer terminal part PT in the TFT substrate 101.
  • the upper connection portion 60 and the transfer terminal upper connection portion 19p are connected via a resin (seal resin) 73 (also referred to as “seal portion 73”) including conductive beads 71.
  • the upper connection portions 60 and 19p are both transparent conductive layers such as an ITO film and an IZO film, and an oxide film may be formed on the surface thereof.
  • these transparent conductive layers are bonded via a resin containing conductive beads (for example, Au beads) 71, so even if a surface oxide film is formed, the conductive beads are on the surface.
  • the conductive beads 71 may penetrate not only the surface oxide film but also the upper connection portions 60 and 19p, which are transparent conductive layers, and may be in direct contact with the patch connection portion 15p and the slot electrode 55.
  • the transfer part may be disposed both at the center part and the peripheral part of the scanning antenna 1000 (that is, inside and outside the donut-shaped transmission / reception region R1 when viewed from the normal direction of the scanning antenna 1000), You may arrange
  • the transfer part may be disposed in the seal region Rs that encloses the liquid crystal, or may be disposed outside the seal region Rs (on the side opposite to the liquid crystal layer).
  • the slot substrate 201 can be manufactured, for example, by the following method.
  • a third insulating layer (thickness: for example, 200 nm) 52 is formed on a dielectric substrate.
  • a substrate such as a glass substrate or a resin substrate that has a high transmittance with respect to electromagnetic waves (small dielectric constant ⁇ M and dielectric loss tan ⁇ M ) can be used.
  • the dielectric substrate is preferably thin in order to suppress attenuation of electromagnetic waves.
  • the glass substrate may be thinned from the back side. Thereby, the thickness of a glass substrate can be reduced to 500 micrometers or less, for example.
  • components such as TFTs may be formed directly on the resin substrate, or may be formed on the resin substrate using a transfer method.
  • a resin film for example, a polyimide film
  • a constituent element is formed on the resin film by a process described later, and then the resin film on which the constituent element is formed and the glass substrate are combined.
  • a resin has a smaller dielectric constant ⁇ M and dielectric loss tan ⁇ M than glass.
  • the thickness of the resin substrate is, for example, 3 ⁇ m to 300 ⁇ m.
  • the resin material for example, liquid crystal polymer can be used in addition to polyimide.
  • the third insulating layer 52 is not particularly limited, for example, silicon oxide (SiO 2) film, a silicon nitride (SiNx) film, silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y ) A film or the like can be used as appropriate.
  • a metal film is formed on the third insulating layer 52 and patterned to obtain a slot electrode 55 having a plurality of slots 57.
  • a Cu film (or Al film) having a thickness of 2 ⁇ m to 5 ⁇ m may be used.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order is used.
  • a laminated film in which Ti (thickness: for example, 50 nm) and Cu (thickness: for example, 5000 nm) are laminated in this order may be formed.
  • a fourth insulating layer (thickness: for example, 100 nm or 200 nm) 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer.
  • an opening reaching the slot electrode 55 is formed in the fourth insulating layer 58 in the non-transmission / reception region R2.
  • a transparent conductive film is formed on the fourth insulating layer 58 and in the opening of the fourth insulating layer 58, and this is patterned to form the upper connection portion 60 in contact with the slot electrode 55 in the opening. Thereby, the terminal part IT is obtained.
  • a TFT having the semiconductor layer 5 as an active layer is used as a switching element disposed in each pixel.
  • the semiconductor layer 5 is not limited to an amorphous silicon layer, and may be a polysilicon layer or an oxide semiconductor layer.
  • the oxide semiconductor included in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided in a non-transmission / reception area) and a TFT provided in each antenna unit area.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source and drain electrodes are arranged in contact with the upper surface of the semiconductor layer.
  • the channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on a semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the TFT 10 may be an etch stop type TFT in which an etch stop layer is formed on the channel region.
  • the etch stop type TFT the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • an etch stop type TFT is formed by forming an etch stop layer that covers a portion of a semiconductor layer that becomes a channel region, and then forming a conductive film for a source / drain electrode on the semiconductor layer and the etch stop layer. Formed by performing separation.
  • the TFT 10 has a top contact structure in which the source and drain electrodes are in contact with the upper surface of the semiconductor layer, but the source and drain electrodes may be disposed in contact with the lower surface of the semiconductor layer (bottom contact structure). Further, the TFT 10 may have a bottom gate structure having a gate electrode on the dielectric substrate side of the semiconductor layer, or may have a top gate structure having a gate electrode above the semiconductor layer.
  • the TFT substrate in the scanning antenna according to the present embodiment is different from the TFT substrate shown in FIG. 2 in that a transparent conductive layer serving as an upper connection portion of each terminal portion is provided between the first insulating layer and the second insulating layer. Different from the TFT substrate 101 shown in FIG.
  • FIG. 8A to 8C are cross-sectional views showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 102 in this embodiment, respectively.
  • the gate terminal portion GT in the present embodiment includes a gate bus line GL formed on a dielectric substrate, an insulating layer covering the gate bus line GL, and an upper connection portion 19g for gate terminals.
  • the gate terminal upper connection portion 19g is in contact with the gate bus line GL in the contact hole CH2 formed in the insulating layer.
  • the insulating layer covering the gate bus line GL includes the gate insulating layer 4 and the first insulating layer 11.
  • a second insulating layer 17 is formed on the gate terminal upper connecting portion 19 g and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18g exposing a part of the gate terminal upper connection portion 19g.
  • the opening 18g of the second insulating layer 17 may be arranged so as to expose the entire contact hole CH2.
  • the source terminal portion ST includes a source bus line SL formed on a dielectric substrate (here, on the gate insulating layer 4), an insulating layer covering the source bus line SL, and a source terminal upper connection portion 19s.
  • the source terminal upper connection portion 19s is in contact with the source bus line SL in the contact hole CH3 formed in the insulating layer.
  • the insulating layer covering the source bus line SL includes only the first insulating layer 11.
  • the second insulating layer 17 extends on the source terminal upper connecting portion 19 s and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18s that exposes a part of the source terminal upper connection portion 19s.
  • the opening 18s of the second insulating layer 17 may be arranged so as to expose the entire contact hole CH3.
  • the transfer terminal portion PT includes a source connection wiring 7p formed of the same conductive film (source conductive film) as the source bus line SL, a first insulating layer 11 extending on the source connection wiring 7p, and a first insulation.
  • the transfer terminal upper connection portion 19p and the patch connection portion 15p are formed on the layer 11.
  • the first insulating layer 11 is provided with contact holes CH5 and CH6 exposing the source connection wiring 7p.
  • the transfer terminal upper connection portion 19p is disposed on the first insulating layer 11 and in the contact hole CH5, and is in contact with the source connection wiring 7p in the contact hole CH5.
  • the patch connection portion 15p is disposed on the first insulating layer 11 and in the contact hole CH6, and is in contact with the source connection wiring 7p in the contact hole CH6.
  • the transfer terminal upper connection portion 19p is a transparent electrode formed of a transparent conductive film.
  • the patch connection portion 15p is formed of the same conductive film as the patch electrode 15.
  • the upper connection portions 19g, 19s, and 19p of each terminal portion may be formed of the same transparent conductive film.
  • the second insulating layer 17 extends on the transfer terminal upper connecting portion 19p, the patch connecting portion 15p, and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18p that exposes a part of the transfer terminal upper connecting portion 19p.
  • the opening 18p of the second insulating layer 17 is disposed so as to expose the entire contact hole CH5.
  • the patch connection portion 15 p is covered with the second insulating layer 17.
  • the transfer terminal upper connection portion 19p of the transfer terminal portion PT and the patch connection portion 15p are electrically connected by the source connection wiring 7p formed in the source metal layer.
  • the transfer terminal upper connecting portion 19p is connected to the slot electrode in the slot substrate 201 by a sealing resin containing conductive particles, as in the above-described embodiment.
  • the contact holes CH1 to CH4 having different depths are collectively formed after the second insulating layer 17 is formed.
  • a relatively thick insulating layer (the gate insulating layer 4, the first insulating layer 11, and the second insulating layer 17) is etched on the gate terminal portion GT, whereas only the second insulating layer 17 is etched in the transfer terminal portion PT. Etch.
  • a conductive film for example, a conductive film for a patch electrode serving as a base of a shallow contact hole may be greatly damaged during etching.
  • the contact holes CH1 to CH3, CH5, and CH6 are formed before the second insulating layer 17 is formed. Since these contact holes are formed only in the first insulating layer 11 or in the laminated film of the first insulating layer 11 and the gate insulating layer 4, the difference in the depth of the contact holes formed at a time is larger than that in the above embodiment. Can be reduced. Therefore, damage to the conductive film which is the base of the contact hole can be reduced.
  • a cap layer such as a MoN layer is formed on the Al film. There are things to do. In such a case, there is no need to increase the thickness of the cap layer in consideration of damage during etching, which is advantageous.
  • the TFT substrate 102 is manufactured by the following method, for example.
  • FIG. 9 is a diagram illustrating a manufacturing process of the TFT substrate 102. In the following description, description of the material, thickness, formation method, and the like of each layer is omitted when the TFT substrate 101 is the same as that described above.
  • an alignment mark, a base insulating layer, a gate metal layer, a gate insulating layer, a semiconductor layer, a contact layer, and a source metal layer are formed on a dielectric substrate by a method similar to that for the TFT substrate 102 to obtain a TFT.
  • the source connection wiring 7p is also formed from the source conductive film.
  • the first insulating layer 11 is formed so as to cover the source metal layer. Thereafter, the first insulating layer 11 and the gate insulating layer 4 are collectively etched to form contact holes CH1 to 3, CH5, and CH6. In the etching, the source bus line SL and the gate bus line GL function as an etch stop. Thus, a contact hole CH1 reaching the drain electrode of the TFT is formed in the first insulating layer 11 in the transmission / reception region R1. In the non-transmission / reception region R2, the contact hole CH2 reaching the gate bus line GL is formed in the first insulating layer 11 and the gate insulating layer 4, and the contact hole CH3 reaching the source bus line SL and the source connection wiring are formed in the first insulating layer 11. Contact holes CH5 and CH6 reaching 7p are formed. The contact hole CH5 may be disposed in the seal region Rs, and the contact hole CH6 may be disposed outside the seal region Rs. Or you may arrange
  • a transparent conductive film is formed on the first insulating layer 11 and in the contact holes CH1 to 3, CH5, and CH6 and patterned. Accordingly, the gate terminal upper connection portion 19g in contact with the gate bus line GL in the contact hole CH2, the source terminal upper connection portion 19s in contact with the source bus line SL in the contact hole CH3, and the source connection wiring in the contact hole CH5. An upper connection portion 19p for transfer terminal in contact with 7p is formed.
  • a conductive film for a patch electrode is formed on the first insulating layer 11, on the gate terminal upper connection portion 19g, the source terminal upper connection portion 19s, the transfer terminal upper connection portion 19p, and in the contact holes CH1 and CH6. Form and pattern.
  • the patch electrode 15 in contact with the drain electrode 7D in the contact hole CH1 is formed in the transmission / reception region R1
  • the patch connection portion 15p in contact with the source connection wiring 7p in the contact hole CH6 is formed in the non-transmission / reception region R2.
  • the patch electrode conductive film may be patterned by wet etching.
  • the transparent conductive film can function as an etch stop when patterning the patch electrode conductive film.
  • the portions exposed by the contact holes CH2, CH3, and CH5 are covered with the etch stop (transparent conductive film) and thus are not etched.
  • the second insulating layer 17 is formed. Thereafter, the second insulating layer 17 is patterned by, for example, dry etching using a fluorine-based gas. Thereby, the opening 18g exposing the gate terminal upper connection portion 19g, the opening 18s exposing the source terminal upper connection portion 19s, and the opening exposing the transfer terminal upper connection portion 19p are formed in the second insulating layer 17. 18p is provided. In this way, the TFT substrate 102 is obtained.
  • a scanning antenna according to a third embodiment will be described with reference to the drawings.
  • the TFT substrate in the scanning antenna of this embodiment is different from the TFT substrate 102 shown in FIG. 8 in that an upper connection portion made of a transparent conductive film is not provided in the transfer terminal portion.
  • 10A to 10C are cross-sectional views showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 103 in the present embodiment, respectively.
  • the structure of the gate terminal portion GT and the source terminal portion ST is the same as the structure of the gate terminal portion and the source terminal portion of the TFT substrate 102 shown in FIG.
  • the transfer terminal portion PT has a patch connection portion 15p formed on the first insulating layer 11, and a protective conductive layer 23 stacked on the patch connection portion 15p.
  • the second insulating layer 17 extends on the protective conductive layer 23 and has an opening 18 p that exposes a part of the protective conductive layer 23.
  • the patch electrode 15 is covered with a second insulating layer 17.
  • the TFT substrate 103 is manufactured by the following method, for example.
  • FIG. 11 is a diagram illustrating a manufacturing process of the TFT substrate 103. In the following description, description of the material, thickness, formation method, and the like of each layer is omitted when the TFT substrate 101 is the same as that described above.
  • an alignment mark, a base insulating layer, a gate metal layer, a gate insulating layer, a semiconductor layer, a contact layer, and a source metal layer are formed on a dielectric substrate by a method similar to that for the TFT substrate 101 to obtain a TFT.
  • the first insulating layer 11 is formed so as to cover the source metal layer. Thereafter, the first insulating layer 11 and the gate insulating layer 4 are etched together to form contact holes CH1 to CH3.
  • the source bus line SL and the gate bus line GL function as an etch stop.
  • a contact hole CH1 reaching the drain electrode of the TFT is formed in the first insulating layer 11, and a contact hole CH2 reaching the gate bus line GL is formed in the first insulating layer 11 and the gate insulating layer 4.
  • a contact hole CH3 reaching the source bus line SL is formed in the first insulating layer 11. No contact hole is formed in the region where the transfer terminal portion is formed.
  • a transparent conductive film is formed on the first insulating layer 11 and in the contact holes CH1, CH2, and CH3, and this is patterned.
  • the gate terminal upper connection portion 19g in contact with the gate bus line GL in the contact hole CH2 and the source terminal upper connection portion 19s in contact with the source bus line SL in the contact hole CH3 are formed.
  • the transparent conductive film is removed.
  • a conductive film for patch electrode is formed on the first insulating layer 11, on the upper connection portion 19g for the gate terminal and the upper connection portion 19s for the source terminal, and in the contact hole CH1, and patterned.
  • the patch electrode 15 in contact with the drain electrode 7D in the contact hole CH1 is formed in the transmission / reception region R1
  • the patch connection portion 15p is formed in the non-transmission / reception region R2.
  • an etchant that can ensure an etching selectivity between the transparent conductive film (ITO or the like) and the patch electrode conductive film is used.
  • the protective conductive layer 23 is formed on the patch connection portion 15p.
  • a Ti layer, an ITO layer, an IZO (indium zinc oxide) layer, or the like can be used as the protective conductive layer 23.
  • a Ti layer thickness: for example, 50 nm
  • a protective conductive layer may be formed on the patch electrode 15.
  • the second insulating layer 17 is formed. Thereafter, the second insulating layer 17 is patterned by, for example, dry etching using a fluorine-based gas.
  • the opening 18g exposing the gate terminal upper connection portion 19g, the opening 18s exposing the source terminal upper connection portion 19s, and the opening 18p exposing the protective conductive layer 23 are formed in the second insulating layer 17.
  • the TFT substrate 103 is obtained.
  • FIG. 12 is a schematic cross-sectional view for explaining a transfer portion for connecting the transfer terminal portion PT of the TFT substrate 103 and the terminal portion IT of the slot substrate 203 in the present embodiment.
  • the same reference numerals are assigned to the same components as those in the above-described embodiment.
  • the slot substrate 203 includes a dielectric substrate 51, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a fourth covering the slot electrode 55. And an insulating layer 58.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • the slot electrode 55 has a laminated structure in which a Cu layer or an Al layer is a main layer 55M. In the transmission / reception region R1, the slot electrode 55 is formed with a plurality of slots 57.
  • the structure of the slot electrode 55 in the transmission / reception region R1 is the same as the structure of the slot substrate 201 described above with reference to FIG.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • an opening exposing the surface of the slot electrode 55 is provided in the fourth insulating layer 58.
  • the exposed region of the slot electrode 55 becomes the contact surface 55c.
  • the contact surface 55 c of the slot electrode 55 is not covered with the fourth insulating layer 58.
  • the protective conductive layer 23 covering the patch connection portion 15p in the TFT substrate 103 and the contact surface 55c of the slot electrode 55 in the slot substrate 203 are connected via a resin (seal resin) including the conductive beads 71. .
  • the transfer unit in the present embodiment may be disposed at both the central portion and the peripheral portion of the scanning antenna, or may be disposed in only one of them, as in the above-described embodiment. Moreover, it may be arrange
  • a transparent conductive film is not provided on the contact surfaces of the transfer terminal portion PT and the terminal portion IT. Therefore, the protective conductive layer 23 and the slot electrode 55 of the slot substrate 203 can be connected via the sealing resin containing conductive particles.
  • the difference in the depth of contact holes formed in a lump is small compared to the first embodiment (FIGS. 3 and 4), so that damage to the conductive film underlying the contact holes is reduced. Can be reduced.
  • the slot substrate 203 is manufactured as follows. Since the material, thickness, and formation method of each layer are the same as those of the slot substrate 201, description thereof is omitted.
  • the third insulating layer 52 and the slot electrode 55 are formed on the dielectric substrate in the same manner as the slot substrate 201, and the plurality of slots 57 are formed in the slot electrode 55.
  • a fourth insulating layer 58 is formed on the slot electrode 55 and in the slot. Thereafter, an opening 18p is provided in the fourth insulating layer 58 so as to expose a region to be a contact surface of the slot electrode 55. In this way, the slot substrate 203 is manufactured.
  • the dielectric anisotropy ⁇ M of the liquid crystal material used for the antenna unit of the antenna is large.
  • a liquid crystal material (nematic liquid crystal) having a large dielectric anisotropy ⁇ M has a large viscosity and a slow response speed.
  • the viscosity increases as the temperature decreases.
  • the environmental temperature of the scanning antenna mounted on a moving body for example, a ship, an aircraft, an automobile
  • the temperature of the liquid crystal material can be adjusted to a certain level or higher, for example, 30 ° C. or higher, or 45 ° C. or higher.
  • the set temperature is preferably set so that the viscosity of the nematic liquid crystal material is approximately 10 cP (centipoise) or less.
  • the scanning antenna according to the embodiment of the present invention preferably has an internal heater structure in addition to the above structure.
  • the internal heater is preferably a resistance heating type heater using Joule heat.
  • the material of the resistance film for the heater is not particularly limited.
  • a conductive material having a relatively high specific resistance such as ITO or IZO can be used.
  • the resistance film may be formed of a fine wire or mesh of metal (for example, nichrome, titanium, chromium, platinum, nickel, aluminum, copper). Fine wires and meshes such as ITO and IZO can also be used. What is necessary is just to set resistance value according to the emitted-heat amount calculated
  • the resistance value of the resistance film is set to 139 ⁇ and the current is set to 0.
  • the power density may be 800 W / m 2 .
  • the resistance value of the resistance film is 82 ⁇ , the current is 1.2 A, and the power density is 1350 W / m 2. .
  • the resistance film for the heater may be provided anywhere as long as it does not affect the operation of the scanning antenna, but is preferably provided near the liquid crystal layer in order to efficiently heat the liquid crystal material.
  • a resistance film 68 may be formed on almost the entire surface of the dielectric substrate 1 as shown in the TFT substrate 104 shown in FIG.
  • FIG. 13A is a schematic plan view of the TFT substrate 104 having the heater resistance film 68.
  • the resistance film 68 is covered with, for example, the base insulating film 2 shown in FIG.
  • the base insulating film 2 is formed to have a sufficient withstand voltage.
  • the resistance film 68 preferably has openings 68a, 68b and 68c.
  • the slot 57 is positioned so as to face the patch electrode 15.
  • the opening 68 a is arranged so that the resistive film 68 does not exist around the distance d from the edge of the slot 57.
  • d is 0.5 mm.
  • the opening 68b is also disposed below the auxiliary capacitor CS, and the opening 68c is also disposed below the TFT.
  • the size of the antenna unit U is, for example, 4 mm ⁇ 4 mm. 13B, for example, the width s2 of the slot 57 is 0.5 mm, the length s1 of the slot 57 is 3.3 mm, and the width p2 of the patch electrode 15 in the width direction of the slot 57 is 0.
  • the width p1 of the patch electrode 15 in the length direction of the slot is 7 mm and 0.5 mm. Note that the size, shape, arrangement relationship, and the like of the antenna unit U, the slot 57, and the patch electrode 15 are not limited to the examples shown in FIGS.
  • a shield conductive layer may be formed.
  • the shield conductive layer is formed on the entire surface of the dielectric substrate 1 on the base insulating film 2. It is not necessary to provide the openings 68a and 68b in the shield conductive layer unlike the resistance film 68, but it is preferable to provide the openings 68c.
  • the shield conductive layer is formed of, for example, an aluminum layer and is set to the ground potential.
  • the resistance value of the resistance film has a distribution so that the liquid crystal layer can be heated uniformly.
  • the maximum temperature ⁇ the minimum temperature (temperature unevenness) is, for example, 15 ° C. or less. If the temperature unevenness exceeds 15 ° C., the phase difference modulation may vary in the surface, and a problem that a good beam formation cannot be performed may occur. Further, when the temperature of the liquid crystal layer approaches the Tni point (for example, 125 ° C.), ⁇ M becomes small, which is not preferable.
  • FIGS. 14A and 14B and FIGS. 15A to 15C show schematic structures and current distributions of the resistance heating structures 80a to 80e.
  • the resistance heating structure includes a resistance film and a heater terminal.
  • the 14A has a first terminal 82a, a second terminal 84a, and a resistance film 86a connected to these.
  • the first terminal 82a is disposed at the center of the circle, and the second terminal 84a is disposed along the entire circumference.
  • the circle corresponds to the transmission / reception region R1.
  • a current IA radially flows from the first terminal 82a to the second terminal 84a. Therefore, the resistance film 86a can generate heat uniformly even if the in-plane resistance value is constant.
  • the direction of current flow may be the direction from the second terminal 84a toward the first terminal 82a.
  • the resistance heating structure 80b has a first terminal 82b, a second terminal 84b, and a resistance film 86b connected thereto.
  • the first terminal 82b and the second terminal 84b are disposed adjacent to each other along the circumference.
  • the resistance value of the resistance film 86b has an in-plane distribution so that the amount of heat generated per unit area generated by the current IA flowing between the first terminal 82b and the second terminal 84b in the resistance film 86b is constant. Yes.
  • the in-plane distribution of the resistance value of the resistance film 86b may be adjusted by, for example, the thickness of the fine line or the density of the fine line when the resistance film 86 is constituted by a fine line.
  • the resistance heating structure 80c shown in FIG. 15A has a first terminal 82c, a second terminal 84c, and a resistance film 86c connected thereto.
  • the first terminal 82c is arranged along the circumference of the upper half of the circle
  • the second terminal 84c is arranged along the circumference of the lower half of the circle.
  • the resistance film 86c is configured by a thin line extending vertically between the first terminal 82c and the second terminal 84c, for example, near the center so that the amount of heat generated per unit area by the current IA is constant in the plane.
  • the thickness and density of the fine wires are adjusted to be high.
  • the resistance heating structure 80d shown in FIG. 15 (b) has a first terminal 82d, a second terminal 84d, and a resistance film 86d connected thereto.
  • the first terminal 82d and the second terminal 84d are provided so as to extend in the vertical direction and the horizontal direction, respectively, along the diameter of the circle.
  • the first terminal 82d and the second terminal 84d are insulated from each other.
  • the resistance heating structure 80e shown in FIG. 15C includes a first terminal 82e, a second terminal 84e, and a resistance film 86e connected thereto. Unlike the resistance heating structure 80d, the resistance heating structure 80e has four portions extending in four directions, up, down, left, and right, from the center of the circle, both of the first terminal 82e and the second terminal 84e. The portion of the first terminal 82e and the portion of the second terminal 84e that form 90 degrees with each other are arranged such that the current IA flows clockwise.
  • the resistance heating structure 80d and the resistance heating structure 80e for example, the side closer to the circumference so that the current IA increases as the circumference is closer, so that the heat generation amount per unit area is uniform in the plane.
  • the fine wires are thicker and the density is adjusted to be higher.
  • Such an internal heater structure may be operated automatically when, for example, the temperature of the scanning antenna is detected and the temperature falls below a preset temperature. Of course, you may make it operate
  • the scanning antenna according to the embodiment of the present invention may have an external heater structure instead of the internal heater structure or together with the internal heater structure.
  • Various known heaters can be used as the external heater, but a resistance heating type heater using Joule heat is preferable.
  • the part of the heater that generates heat is called the heater part.
  • the example which uses a resistance film as a heater part is demonstrated. In the following, the resistance film is denoted by reference numeral 68.
  • the liquid crystal panels 100Pa and 100Pb have the TFT substrate 101 of the scanning antenna 1000 shown in FIG. 1, the slot substrate 201, and the liquid crystal layer LC provided therebetween, and further the outside of the TFT substrate 101.
  • a resistance heating structure including the resistance film 68 is provided.
  • the resistive film 68 may be formed on the liquid crystal layer LC side of the dielectric substrate 1 of the TFT substrate 101, the manufacturing process of the TFT substrate 101 becomes complicated, so the outside of the TFT substrate 101 (on the side opposite to the liquid crystal layer LC). It is preferable to arrange in.
  • a liquid crystal panel 100Pa shown in FIG. 16A includes a heater resistive film 68 formed on the outer surface of the dielectric substrate 1 of the TFT substrate 101, and a protective layer 69a covering the heater resistive film 68. Yes.
  • the protective layer 69a may be omitted. Since the scanning antenna is accommodated in a plastic case, for example, the user does not touch the resistance film 68 directly.
  • the resistance film 68 can be formed on the outer surface of the dielectric substrate 1 using, for example, a known thin film deposition technique (for example, sputtering method, CVD method), coating method, or printing method.
  • the resistance film 68 is patterned as necessary. The patterning is performed by, for example, a photolithography process.
  • the material of the resistance film 68 for the heater is not particularly limited as described above with respect to the internal heater structure, and for example, a conductive material having a relatively high specific resistance such as ITO or IZO can be used. Further, in order to adjust the resistance value, the resistance film 68 may be formed of a fine wire or mesh of metal (for example, nichrome, titanium, chromium, platinum, nickel, aluminum, copper). Fine wires and meshes such as ITO and IZO can also be used. What is necessary is just to set resistance value according to the emitted-heat amount calculated
  • the protective layer 69 a is made of an insulating material and is formed so as to cover the resistance film 68.
  • the resistance film 68 is patterned, and the protective layer 69a may not be formed in the portion where the dielectric substrate 1 is exposed. As will be described later, the resistance film 68 is patterned so that the performance of the antenna does not deteriorate. When the performance of the antenna is deteriorated due to the presence of the material for forming the protective layer 69a, it is preferable to use the patterned protective layer 69a in the same manner as the resistance film 68.
  • the protective layer 69a may be formed by either a wet process or a dry process.
  • a liquid curable resin (or a resin precursor) or a solution is applied to the surface of the dielectric substrate 1 on which the resistance film 68 is formed, and then the curable resin is cured.
  • the liquid resin or resin solution is applied to the surface of the dielectric substrate 1 so as to have a predetermined thickness by various coating methods (for example, using a slot coater, spin coater, spray) or various printing methods. Is done.
  • the protective layer 69a can be formed with an insulating resin film by room temperature curing, heat curing, or photocuring.
  • the insulating resin film can be patterned by, for example, a photolithography process.
  • a curable resin material can be suitably used as the material for forming the protective layer 69a.
  • the curable resin material includes a thermosetting type and a photocuring type.
  • the thermosetting type includes a thermal crosslinking type and a thermal polymerization type.
  • Examples of the heat-crosslinking type resin material include a combination of an epoxy compound (for example, an epoxy resin) and an amine compound, a combination of an epoxy compound and a hydrazide compound, an epoxy compound and an alcohol compound (for example, a phenol resin).
  • Combinations including urethane resins, for example
  • isocyanate compounds and carboxylic acid compounds can be mentioned.
  • Examples of the cationic polymerization type adhesive include a combination of an epoxy compound and a cationic polymerization initiator (representative cationic polymerization initiator, aromatic sulfonium salt).
  • examples of radical polymerization type resin materials include combinations of monomers and / or oligomers containing vinyl groups such as various acrylic, methacrylic, urethane-modified acrylic (methacrylic) resins and radical polymerization initiators (typical radical polymerization initiators: Examples of azo compounds (for example, AIBN (azobisisobutyronitrile))) and ring-opening polymerization type resin materials include ethylene oxide compounds, ethyleneimine compounds, and siloxane compounds.
  • maleimide resin a combination of maleimide resin and amine, a combination of maleimide and methacrylic compound, bismaleimide-triazine resin and polyphenylene ether resin
  • Polyimide can also be preferably used.
  • polyimide is used to include polyamic acid, which is a polyimide precursor. Polyimide is used in combination with, for example, an epoxy compound or an isocyanate compound.
  • thermosetting resin material From the viewpoint of heat resistance, chemical stability, and mechanical properties, it is preferable to use a thermosetting resin material.
  • a resin material containing an epoxy resin or a polyimide resin is preferable, and a resin material containing a polyimide resin is preferable from the viewpoint of mechanical properties (particularly mechanical strength) and hygroscopicity.
  • a mixture of polyimide resin and epoxy resin can also be used.
  • rubber-modified ones may be mixed as polyimide resins and / or epoxy resins. By mixing a thermoplastic resin or elastomer, flexibility and toughness can be improved. The same effect can be obtained even if rubber-modified one is used.
  • the photocuring type cures by causing a crosslinking reaction and / or a polymerization reaction by ultraviolet light or visible light.
  • the photocuring type include a radical polymerization type and a cationic polymerization type.
  • the radical polymerization type is typically a combination of an acrylic resin (epoxy-modified acrylic resin, urethane-modified acrylic resin, silicone-modified acrylic resin) and a photopolymerization initiator.
  • examples of the radical polymerization initiator for ultraviolet light include acetophenone type and benzophenone type.
  • Examples of the visible light radical polymerization initiator include a benzyl type and a thioxanthone type.
  • a typical cationic polymerization type is a combination of an epoxy compound and a photocationic polymerization initiator.
  • the photocationic polymerization initiator include iodonium salt compounds.
  • a resin material having both photocurability and thermosetting properties can also be used.
  • a liquid crystal panel 100Pb shown in FIG. 16B is different from the liquid crystal panel 100Pa in that an adhesive layer 67 is further provided between the resistance film 68 and the dielectric substrate 1. Another difference is that the protective layer 69b is formed using a polymer film or glass plate prepared in advance.
  • the liquid crystal panel 100Pb in which the protective layer 69b is formed of a polymer film is manufactured as follows.
  • an insulating polymer film to be the protective layer 69b is prepared.
  • the polymer film include polyester films such as polyethylene terephthalate and polyethylene naphthalate, polyphenylsulfone, and super engineering plastic films such as polyimide and polyamide.
  • the thickness of the polymer film (that is, the thickness of the protective layer 69b) is, for example, not less than 5 ⁇ m and not more than 200 ⁇ m.
  • a resistance film 68 is formed on one surface of the polymer film.
  • the resistance film 68 can be formed by the method described above.
  • the resistance film 68 may be patterned, and the polymer film may be patterned as necessary.
  • a polymer film on which the resistance film 68 is formed (that is, a member in which the protective layer 69b and the resistance film 68 are integrally formed) is attached to the dielectric substrate 1 using an adhesive.
  • an adhesive a curable resin similar to the curable resin used for forming the protective layer 69a can be used.
  • a hot-melt type resin material (adhesive) can also be used.
  • a hot-melt type resin material has a thermoplastic resin as a main component, melts by heating, and solidifies by cooling. Examples include polyolefin (for example, polyethylene, polypropylene), polyamide, and ethylene vinyl acetate.
  • a reactive urethane-based hot-melt resin material (adhesive) is also on the market. From the viewpoint of adhesion and durability, a reactive urethane system is preferred.
  • the adhesive layer 67 may be patterned in the same manner as the resistance film 68 and the protective layer (polymer film) 69b. However, the adhesive layer 67 may be smaller than the resistance film 68 and the protective layer 69b as long as the resistance film 68 and the protective layer 69b can be fixed to the dielectric substrate 1.
  • the protective layer 69b can be formed using a glass plate instead of the polymer film.
  • the manufacturing process may be the same as when a polymer film is used.
  • the thickness of the glass plate is preferably 1 mm or less, and more preferably 0.7 mm or less.
  • the lower limit of the thickness of the glass plate is not particularly limited, but the thickness of the glass plate is preferably 0.3 mm or more from the viewpoint of handling properties.
  • the resistance film 68 formed on the protective layer (polymer film or glass plate) 69b is fixed to the dielectric substrate 1 via the adhesive layer 67.
  • the resistive film 68 and the protective layer 69b are not necessarily fixed (adhered) to the dielectric substrate 1. That is, the adhesive layer 67 may be omitted.
  • a polymer film in which the resistance film 68 is formed that is, a member in which the protective layer 69b and the resistance film 68 are integrally formed
  • the resistance film 68 may be pressed against the dielectric substrate 1 in a case for housing the antenna.
  • a polymer film on which the resistance film 68 is formed may increase the contact thermal resistance. Therefore, it is preferable to reduce the contact thermal resistance by pressing the polymer film.
  • a member in which the resistance film 68 and the protective layer (polymer film or glass plate) 69b are integrally formed can be made removable.
  • the resistance film 68 (and the protective layer 69b) is patterned as will be described later, it is preferable to fix the resistor film 68 (and the protective layer 69b) so that the position with respect to the TFT substrate does not shift so that the performance of the antenna does not deteriorate.
  • the resistance film 68 for the heater may be provided anywhere as long as it does not affect the operation of the scanning antenna, but is preferably provided near the liquid crystal layer in order to efficiently heat the liquid crystal material. Therefore, as shown in FIGS. 16A and 16B, it is preferable to provide the TFT substrate 101 outside. Further, as shown in FIG. 16A, when the resistance film 68 is provided directly outside the dielectric substrate 1 of the TFT substrate 101, the adhesive layer 67 is formed as shown in FIG. Therefore, it is preferable to provide the resistive film 68 outside the dielectric substrate 1 because it has higher energy efficiency and higher temperature controllability.
  • the resistance film 68 may be provided on almost the entire surface of the dielectric substrate 1 with respect to the TFT substrate 104 shown in FIG. As described above for the internal heater structure, the resistive film 68 preferably has openings 68a, 68b and 68c.
  • the protective layers 69 a and 69 b may be formed on the entire surface so as to cover the resistance film 68. As described above, when the protective layer 69a or 69b adversely affects the antenna characteristics, openings corresponding to the openings 68a, 68b and 68c of the resistance film 68 may be provided. In this case, the opening of the protective layer 69a or 69b is formed inside the openings 68a, 68b and 68c of the resistance film 68.
  • a shield conductive layer may be formed.
  • the shield conductive layer is formed, for example, on the dielectric substrate 1 side of the resistance film 68 via an insulating film.
  • the shield conductive layer is formed on almost the entire surface of the dielectric substrate 1. It is not necessary to provide the openings 68a and 68b in the shield conductive layer unlike the resistance film 68, but it is preferable to provide the openings 68c.
  • the shield conductive layer is formed of, for example, an aluminum layer and is set to the ground potential. Further, it is preferable that the resistance value of the resistance film has a distribution so that the liquid crystal layer can be heated uniformly. These are also as described above for the internal heater structure.
  • the resistance film only needs to be able to heat the liquid crystal layer LC in the transmission / reception region R1, and as illustrated, the resistance film may be provided in a region corresponding to the transmission / reception region R1, but is not limited thereto.
  • the resistance film may be provided in the corresponding region.
  • the outer shape of the resistive film is not limited to a rectangle, and may be any shape including the transmission / reception region R1.
  • the resistance film is arranged outside the TFT substrate 101.
  • the resistance film may be arranged outside the slot substrate 201 (on the side opposite to the liquid crystal layer LC).
  • a resistive film may be formed directly on the dielectric substrate 51 as in the liquid crystal panel 100Pa in FIG. 16A, or an adhesive layer as in the liquid crystal panel 100Pb in FIG.
  • the resistance film formed on the protective layer may be fixed to the dielectric substrate 51 via Alternatively, the adhesive layer is omitted, and a protective layer on which the resistive film is formed (that is, a member in which the protective layer and the resistive film are integrally formed) is arranged so that the resistive film contacts the dielectric substrate 51. Also good.
  • the resistive film When the resistive film is disposed outside the slot substrate 201, it is preferable to provide an opening at a position corresponding to the slot 57 of the resistive film. Moreover, it is preferable that the resistance film has a thickness that can sufficiently transmit microwaves.
  • a resistance film is used as the heater unit.
  • a nichrome wire for example, a winding
  • an infrared heater unit or the like can be used as the heater unit. Even in such a case, it is preferable to arrange the heater portion so as not to deteriorate the performance of the antenna.
  • Such an external heater structure may be operated automatically when, for example, the temperature of the scanning antenna is detected and falls below a preset temperature. Of course, you may make it operate
  • the temperature control device for automatically operating the external heater structure for example, various known thermostats can be used.
  • a thermostat using a bimetal may be connected between one of two terminals connected to the resistance film and the power source.
  • an auxiliary capacitor CS is provided in parallel with the liquid crystal capacitor Clc, and the capacitance value C-Ccs of the auxiliary capacitor CS is sufficiently increased.
  • the capacitance value C-Ccs of the auxiliary capacitor CS is preferably set as appropriate so that the voltage holding ratio of the liquid crystal capacitor Clc is, for example, at least 30%, preferably 55% or more.
  • the capacitance value C-Ccs of the auxiliary capacitor CS depends on the areas of the electrodes CSE1 and CSE2 and the thickness and dielectric constant of the dielectric layer between the electrodes CSE1 and CSE2. Typically, the same voltage as that of the patch electrode 15 is supplied to the electrode CSE1, and the same voltage as that of the slot electrode 55 is supplied to the electrode CSE2.
  • the polarity inversion period of the voltage applied to the liquid crystal layer may be sufficiently shortened.
  • the threshold voltage at which the DS effect occurs increases when the polarity inversion period of the applied voltage is shortened. Therefore, the polarity inversion frequency may be determined so that the maximum value of the voltage (absolute value) applied to the liquid crystal layer is less than the threshold voltage at which the DS effect occurs.
  • the polarity inversion frequency is 300 Hz or more, for example, a voltage having an absolute value of 10 V is applied to a liquid crystal layer having a specific resistance of 1 ⁇ 10 10 ⁇ ⁇ cm and a dielectric anisotropy ⁇ (@ 1 kHz) of about ⁇ 0.6.
  • the polarity inversion frequency typically the same as twice the frame frequency
  • the upper limit of the polarity inversion period is preferably about 5 kHz or less from the viewpoint of power consumption and the like.
  • the polarity inversion frequency of the voltage applied to the liquid crystal layer naturally depends on the liquid crystal material (especially the specific resistance). Therefore, depending on the liquid crystal material, the above problem does not occur even when a voltage is applied with a polarity inversion period of less than 300 Hz.
  • the specific resistance of the liquid crystal material used in the scanning antenna according to the embodiment of the present invention is smaller than that of the liquid crystal material used in the LCD, it is preferable to drive at approximately 60 Hz or higher.
  • the temperature of the liquid crystal layer is preferably controlled as appropriate.
  • the physical properties and driving conditions of the liquid crystal material described here are values at the operating temperature of the liquid crystal layer. In other words, it is preferable to control the temperature of the liquid crystal layer so that it can be driven under the above conditions.
  • FIG. 18D shows the waveform of the display signal Vs (LCD) supplied to the source bus line of the LCD panel for comparison.
  • FIG. 18A shows the waveform of the scanning signal Vg supplied to the gate bus line GL1
  • FIG. 18B shows the waveform of the scanning signal Vg supplied to the gate bus line GL2
  • FIG. 18E shows the waveform of the scanning signal Vg supplied to the gate bus line GL3
  • FIG. 18E shows the waveform of the data signal Vda supplied to the source bus line
  • FIG. 18F shows the slot electrode of the slot substrate.
  • the waveform of the slot voltage Vidc supplied to (slot electrode) is shown
  • FIG. 18 (g) shows the waveform of the voltage applied to the liquid crystal layer of the antenna unit.
  • a period from the time when the voltage of the scanning signal Vg of a certain gate bus line is switched from the low level (VgL) to the high level (VgH) until the time when the voltage of the next gate bus line is switched from VgL to VgH is one horizontal. The scanning period (1H) is assumed.
  • a period during which the voltage of each gate bus line is at a high level (VgH) is referred to as a selection period PS.
  • the selection period PS the TFT connected to each gate bus line is turned on, and the current voltage of the data signal Vda supplied to the source bus line is supplied to the corresponding patch electrode.
  • the data signal Vda is, for example, ⁇ 15 V to +15 V (absolute value is 15 V).
  • the data signal Vda having different absolute values corresponding to 12 gradations, preferably 16 gradations is used.
  • the case where the intermediate voltage in all antenna units is applied is illustrated. That is, the voltage of the data signal Vda is assumed to be constant for all antenna units (suppose that they are connected to m gate bus lines). This corresponds to the case where the halftone which is the entire surface is displayed on the LCD panel. At this time, dot inversion driving is performed on the LCD panel. That is, in each frame, the display signal voltage is supplied so that the polarities of adjacent pixels (dots) are opposite to each other.
  • FIG. 18D shows the waveform of the display signal of the LCD panel that is performing dot inversion driving.
  • the polarity of Vs (LCD) is reversed every 1H.
  • the polarity of Vs (LCD) supplied to the source bus line adjacent to the source bus line to which Vs (LCD) having this waveform is supplied is opposite to the polarity of Vs (LCD) shown in FIG. It has become.
  • the polarity of the display signal supplied to all the pixels is inverted every frame.
  • pixels (dots) to which voltages having different polarities are applied are spatially dispersed in each frame.
  • pixels (dots) having different polarities are arranged in a checkered pattern.
  • the flicker itself is not a problem. That is, it is only necessary that the capacitance value of the liquid crystal capacitance is a desired value, and the spatial distribution of polarity in each frame does not matter. Therefore, from the viewpoint of low power consumption and the like, it is preferable to reduce the number of times of polarity inversion of the data signal Vda supplied from the source bus line, that is, to increase the period of polarity inversion.
  • the polarity inversion period may be 10H (polarity inversion every 5H).
  • the polarity inversion period of the data signal Vda is 2 m ⁇ H (m -Polarity inversion every H).
  • the cycle of polarity inversion of the data signal Vda may be equal to 2 frames (polarity inversion every frame).
  • the polarity of the data signal Vda supplied from all the source bus lines may be the same. Therefore, for example, in one frame, the positive data signal Vda may be supplied from all source bus lines, and in the next frame, the negative data signal Vda may be supplied from all source bus lines.
  • the polarities of the data signals Vda supplied from the adjacent source bus lines may be opposite to each other.
  • a positive data signal Vda is supplied from an odd-numbered source bus line
  • a negative data signal Vda is supplied from an even-numbered source bus line.
  • the negative data signal Vda is supplied from the odd-numbered source bus lines
  • the positive data signal Vda is supplied from the even-numbered source bus lines.
  • Such a driving method is called source line inversion driving in the LCD panel.
  • the liquid crystal is connected by connecting (short-circuiting) the adjacent source bus lines before reversing the polarity of the data signal Vda supplied between frames.
  • the charge charged in the capacitor can be canceled between adjacent columns. Therefore, there is an advantage that the amount of charge supplied from the source bus line in each frame can be reduced.
  • the slot electrode voltage Vidc is, for example, a DC voltage, typically a ground potential. Since the capacitance value of the capacitance (liquid crystal capacitance and auxiliary capacitance) for each antenna is larger than the capacitance value of the pixel capacitance of the LCD panel (for example, about 30 times that of a 20-inch LCD panel), the parasitic capacitance of the TFT The voltage supplied to the patch electrode is a positive / negative symmetric voltage even if the slot electrode voltage Vidc is a ground potential and the data signal Vda is a positive / negative symmetric voltage with respect to the ground potential. .
  • the voltage of the counter electrode (common voltage) is adjusted in consideration of the pull-in voltage of the TFT, so that a positive / negative symmetrical voltage is applied to the pixel electrode. This is not necessary, and may be a ground potential. Although not shown in FIG. 18, the same voltage as the slot voltage Vidc is supplied to the CS bus line.
  • the patch electrode voltage that is, the voltage of the data signal Vda shown in FIG. 18E
  • the slot electrode voltage Vidc (FIG. 18F)
  • the slot voltage When Vidc is the ground potential, as shown in FIG. 18G, it matches the waveform of the data signal Vda shown in FIG.
  • the waveform of the signal used for driving the scanning antenna is not limited to the above example.
  • a Viac having a vibration waveform may be used as the voltage of the slot electrode.
  • signals as illustrated in FIGS. 19A to 19E can be used.
  • the waveform of the scanning signal Vg supplied to the gate bus line is omitted, but the scanning signal Vg described with reference to FIGS. 18A to 18C is also used here.
  • the case where the polarity of the waveform of the data signal Vda is inverted every 10H cycles (every 5H) is illustrated as in the case shown in FIG.
  • is shown.
  • the polarity of the waveform of the data signal Vda may be inverted every two frames (one frame).
  • the voltage Viac of the slot electrode is an oscillating voltage having a polarity opposite to that of the data signal Vda (ON) and the same oscillation period.
  • the amplitude of the voltage Viac of the slot electrode is equal to the maximum amplitude
  • the voltage Vlc applied to the liquid crystal capacitance of the antenna unit is the voltage of the patch electrode with respect to the voltage Viac (FIG. 19C) of the slot electrode (that is, the voltage of the data signal Vda (ON) shown in FIG. 19A). Therefore, when the amplitude of the data signal Vda is oscillating at ⁇ Vda max , the voltage applied to the liquid crystal capacitor has a waveform oscillating at twice the amplitude of Vda max as shown in FIG. . Therefore, the maximum amplitude of the data signal Vda necessary for setting the maximum amplitude of the voltage Vlc applied to the liquid crystal capacitance to ⁇ Vda max is ⁇ Vda max / 2.
  • the maximum amplitude of the data signal Vda can be halved.
  • a general-purpose driver IC having a withstand voltage of 20 V or less can be used as the driver circuit that outputs the data signal Vda. Benefits are gained.
  • the data signal Vda (OFF) is changed as shown in FIG. 19 (b).
  • the waveform may be the same as that of the slot voltage Viac.
  • the Vda shown in FIG. 18E may be 0 V, and the maximum amplitude of Vda (OFF) shown in FIG. And it is sufficient.
  • the amplitude of the voltage Vlc applied to the liquid crystal capacitor is different from the amplitude of Vda, and therefore needs to be converted as appropriate.
  • FIGS. 20A to 20E Signals as exemplified in FIGS. 20A to 20E can also be used.
  • the signals shown in FIGS. 20 (a) to 20 (e) are similar to the signals shown in FIGS. 19 (a) to 19 (e), and the voltage Vac of the slot electrode is changed to the data signal Vda as shown in FIG. 20 (c). (ON) and a vibration voltage whose vibration phase is shifted by 180 °.
  • the data signals Vda (ON), Vda (OFF) and the slot voltage Viac are all voltages oscillating between 0 V and a positive voltage.
  • the amplitude of the voltage Viac of the slot electrode is equal to the maximum amplitude
  • the drive circuit When such a signal is used, the drive circuit only needs to output a positive voltage, which contributes to cost reduction. Even when a voltage that oscillates between 0 V and a positive voltage is used as described above, the voltage Vlc (ON) applied to the liquid crystal capacitor is inverted in polarity as shown in FIG. In the voltage waveform shown in FIG. 20D, + (positive) indicates that the voltage of the patch electrode is higher than the slot voltage, and ⁇ (negative) indicates that the voltage of the patch electrode is lower than the slot voltage. ing. That is, the direction (polarity) of the electric field applied to the liquid crystal layer is reversed as in the other examples. The amplitude of the voltage Vlc (ON) applied to the liquid crystal capacitor is Vda max .
  • the data signal Vda (OFF) is changed as shown in FIG. 20 (b).
  • the waveform may be the same as that of the slot voltage Viac.
  • the driving method for oscillating (reversing) the voltage Viac of the slot electrode described with reference to FIGS. 19 and 20 corresponds to the driving method for inverting the counter voltage in terms of the LCD panel driving method (“common inversion”). Sometimes called "drive.") In the LCD panel, since the flicker cannot be sufficiently suppressed, the common inversion driving is not adopted. On the other hand, since the flicker is not a problem in the scanning antenna, the slot voltage can be reversed.
  • the vibration (inversion) is performed, for example, for each frame (5H in FIGS. 19 and 20 is set to 1 V (vertical scanning period or frame)).
  • a row refers to a set of patch electrodes connected to one gate bus line via a TFT. If the slot electrode is divided into a plurality of row portions in this manner, the polarity of the voltage of each portion of the slot electrode can be made independent of each other. For example, in any frame, the polarity of the voltage applied to the patch electrode can be reversed between the patch electrodes connected to the adjacent gate bus lines.
  • the polarity of the voltage applied to the patch electrode is the same in any frame, and the polarity is reversed every frame.
  • antenna unit arrangement ⁇ Example of antenna unit arrangement, gate bus line, source bus line connection>
  • the antenna units are arranged concentrically, for example.
  • n for example, 30
  • nx for example, 620
  • the number of antenna units connected to each gate bus line is different.
  • the n source bus lines connected to the nx antenna units constituting the outermost circle the n source bus lines connected to the antenna unit constituting the innermost circle Is connected to m antenna units, but the number of antenna units connected to other source bus lines is smaller than m.
  • the arrangement of antenna units in the scanning antenna is different from the arrangement of pixels (dots) in the LCD panel, and the number of connected antenna units differs depending on the gate bus line and / or source bus line. Therefore, if the capacitance of all antenna units (liquid crystal capacitance + auxiliary capacitance) is made the same, the connected electrical load differs depending on the gate bus line and / or source bus line. Then, there is a problem that variation occurs in voltage writing to the antenna unit.
  • each gate bus line is adjusted by adjusting the capacitance value of the auxiliary capacitor or by adjusting the number of antenna units connected to the gate bus line and / or the source bus line. It is preferable that the electrical loads connected to the source bus lines are substantially the same.
  • the TFT substrate used in the scanning antenna of this embodiment has a TFT having a top gate structure and has a patch electrode formed of a source metal layer.
  • the TFT substrate used in the scanning antenna of this embodiment can be manufactured with a smaller number of manufacturing steps (for example, the number of photomasks) than in the previous embodiment.
  • FIGS. 21A to 21C are schematic plan views illustrating the TFT substrate 105 in this embodiment.
  • the TFT substrate 105 has a transmission / reception region R1 in which a plurality of antenna unit regions U are arranged, and a non-transmission / reception region R2 provided with a terminal portion and the like.
  • the non-transmission / reception region R2 includes a seal region Rs provided so as to surround the transmission / reception region R1.
  • the seal region Rs is located between the terminal region where the terminal portion is disposed and the transmission / reception region R1.
  • FIG. 21A shows the antenna unit region U of the transmission / reception region R1
  • FIG. 21B shows the gate terminal portion GT, the CS terminal portion CT, the transfer terminal portion PT, the gate ⁇ provided in the non-transmission / reception region R2.
  • the source connection part SG and the CS-source connection part SC are shown
  • FIG. 21C shows the source terminal part ST provided in the non-transmission / reception region R2.
  • the transfer terminal portion (also referred to as transfer portion) PT includes a first transfer terminal portion PT1 located in the seal region Rs, and a second transfer terminal portion PT2 provided on the outer side (opposite the liquid crystal layer) than the seal region Rs. including.
  • the first transfer terminal portion PT1 extends along the seal region Rs so as to surround the transmission / reception region R1.
  • the gate terminal portion GT and the source terminal portion ST are provided for each gate bus line and each source bus line, respectively.
  • the gate-source connection SG is generally provided for each gate bus line.
  • the CS terminal portion CT is generally provided for each CS bus line.
  • the CS-source connection SC is generally provided for each CS bus line.
  • FIG. 21B shows the CS terminal portion CT and the second transfer terminal portion PT2 side by side with the gate terminal portion GT.
  • the number and arrangement of the CS terminal portion CT and the second transfer terminal portion PT2 are as follows. Each is set independently of the gate terminal portion GT.
  • the number of CS terminal portions CT and second transfer terminal portions PT2 is smaller than the number of gate terminal portions GT, and is appropriately set in consideration of the uniformity of voltages of the CS electrodes and slot electrodes. Further, the second transfer terminal portion PT2 can be omitted when the first transfer terminal portion PT1 is formed.
  • FIGS. 23A to 23C are schematic cross-sectional views of the TFT substrate 105, respectively.
  • 22A shows a cross section of the antenna unit region U along the line AA ′ in FIG. 21A
  • FIG. 22B shows the line BB ′ in FIG. 21B.
  • FIG. 22C shows a cross section of the gate terminal portion GT along the line CC ′ in FIG. 21B
  • FIG. 22C shows a cross-section of the source terminal portion ST along the line DD ′ in FIG. 21C
  • FIG. 22E shows the second along the line EE ′ in FIG.
  • FIG. 23A shows a cross section of the first transfer terminal portion PT1 along line FF ′ in FIG. 21B
  • FIG. 23B shows a cross section of the transfer terminal portion PT2.
  • FIG. 23C shows a cross section of the gate-source connection SG along the line GG ′ in FIG. 21B, and
  • FIG. 23C shows the gate-source along the line HH ′ in FIG. Connection It shows a cross section of G.
  • each antenna unit region U in the TFT substrate 105 includes a TFT 10 and a patch electrode 7PE connected to the drain electrode 7D of the TFT 10.
  • the patch electrode 7PE is included in the source metal layer 7.
  • the TFT substrate 105 includes a source metal layer 7 supported on the dielectric substrate 1, a gate metal layer 3 formed on the source metal layer 7, a source metal layer 7 and a gate. It has a gate insulating layer 4 formed between the metal layer 3 and an interlayer insulating layer (first insulating layer) 11 formed on the gate metal layer 3.
  • the TFT substrate 105 further includes a conductive layer 19 formed on the interlayer insulating layer 11.
  • the TFT 10 includes a gate electrode 3G, an island-shaped semiconductor layer 5, contact layers 6S and 6D, a gate insulating layer 4 disposed between the gate electrode 3G and the semiconductor layer 5, and a source electrode 7S and a drain electrode 7D. .
  • the TFT 10 in this embodiment is different from the previous embodiment described with reference to FIG. 3 in that it has a top gate structure. That is, in the TFT 10 of the TFT substrate 105, the gate electrode 3 ⁇ / b> G is disposed on the semiconductor layer 5 via the gate insulating layer 4.
  • the gate electrode 3G of each TFT 10 is connected to the gate bus line GL, and the source electrode 7S is connected to the source bus line SL.
  • the structure in the antenna unit region U of the TFT substrate 105 will be specifically described.
  • the source metal layer 7 includes a source electrode 7S and a drain electrode 7D of the TFT 10, a source bus line SL, and a patch electrode 7PE.
  • the gate insulating layer 4 has an opening 4a reaching the patch electrode 7PE.
  • the gate metal layer 3 includes a gate electrode 3G of the TFT 10 and a gate bus line GL.
  • the interlayer insulating layer (first insulating layer) 11 is formed so as to cover the TFT 10.
  • the interlayer insulating layer 11 has an opening 11 a that overlaps the opening 4 a formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4a formed in the gate insulating layer 4 and the opening 11a formed in the interlayer insulating layer 11 constitute a contact hole CH_a.
  • the conductive layer 19 includes a patch conductive portion 19a that contacts the patch electrode 7PE in the contact hole CH_a.
  • the patch conductive portion 19a is preferably formed so as to cover a portion of the patch electrode 7PE exposed by the opening 4a.
  • the patch conductive portion 19a is formed of the same conductive film as the upper connection portion of each terminal portion described later.
  • the patch electrode 7PE is formed of the same conductive film as the source electrode 7S and the drain electrode 7D (that is, the patch electrode 7PE is included in the source metal layer 7), so that the manufacturing cost can be reduced. .
  • the number of manufacturing steps (for example, the number of photomasks) can be reduced.
  • the TFT substrate 105 in the present embodiment can be manufactured using, for example, five photomasks. Since the patch conductive portion 19a included in the conductive layer 19 is formed of the same conductive film as the upper connection portion of each terminal portion described later, the TFT substrate 105 can be manufactured using five photomasks. A detailed manufacturing process will be described later.
  • the patch electrode 7PE is preferably covered with at least one of the patch conductive portion 19a, the interlayer insulating layer 11, and the gate insulating layer 4. If the patch electrode 7PE is covered with at least one of the patch conductive portion 19a, the interlayer insulating layer 11, and the gate insulating layer 4, it is possible to suppress the corrosion of the patch electrode 7PE. Further, when the patch electrode 7PE is covered with at least one of the patch conductive portion 19a, the interlayer insulating layer 11, and the gate insulating layer 4, the metal (particularly Cu) is eluted from the patch electrode 7PE into the liquid crystal layer LC. Can be suppressed.
  • the patch electrode 7PE is covered with the patch conductive portion 19a and is not covered with the insulating layer. In this case, high antenna performance can be realized.
  • the contact hole CH_a and the patch conductive portion 19a may be omitted.
  • the patch electrode 7PE since the patch electrode 7PE is covered with the interlayer insulating layer 11 and the gate insulating layer 4, the patch electrode 7PE is effectively prevented from being corroded and the metal from the patch electrode 7PE being eluted into the liquid crystal layer LC. be able to.
  • the sum of the thickness of the interlayer insulating layer 11 and the thickness of the gate insulating layer 4 is preferably small.
  • the TFT substrate 105 may further include a base insulating layer 20 between the dielectric substrate 1 and the semiconductor layer 5.
  • the base insulating layer 20 may be formed on the entire surface of the dielectric substrate 1. Note that the base insulating layer 20 may be omitted.
  • a conductive film including a source electrode, a drain electrode, and a patch electrode may be referred to as a source conductive film.
  • a layer formed using a source conductive film including a source electrode, a drain electrode, and a patch electrode may be referred to as a source metal layer.
  • the source metal layer satisfies the conditions preferable for the metal film for forming the patch electrode described above.
  • the thickness of the source metal layer of this embodiment is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the thickness of the source metal layer is preferably 1 ⁇ m or less.
  • the source metal layer 7 including the source electrode 7S, the drain electrode 7D, and the patch electrode 7PE is formed only by a low-resistance metal layer (for example, a Cu layer, an Al layer, an Ag layer, an Au layer, or a laminated structure having any one of them). It may have a laminated structure including a low resistance metal layer.
  • the laminated structure including the low-resistance metal layer has a refractory metal-containing layer on and / or below the low-resistance metal layer.
  • the “refractory metal-containing layer” includes, for example, titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), niobium (Nb), alloys containing these, and nitrides thereof, and It refers to a layer formed of either a solid solution of the metal or alloy and the nitride.
  • the thickness of the low resistance metal layer included in the source metal layer 7 including the source electrode 7S, the drain electrode 7D, and the patch electrode 7PE may be, for example, 0.3 ⁇ m or more and 0.9 ⁇ m or less.
  • the thickness of the Al layer may be 0.3 ⁇ m or more and 0.9 ⁇ m or less. preferable.
  • the thickness of the Cu layer may be 0.3 ⁇ m or more and 0.8 ⁇ m or less. preferable.
  • Each antenna unit area may have an auxiliary capacitor electrically connected in parallel with the liquid crystal capacitor.
  • the auxiliary capacitance includes a lower auxiliary capacitance electrode 7C electrically connected to the drain electrode 7D, a gate insulating layer 4, and an upper auxiliary capacitance electrode facing the lower auxiliary capacitance electrode 7C via the gate insulating layer 4. 3C.
  • the lower auxiliary capacitance electrode 7C is included in the source metal layer 7, and the upper auxiliary capacitance electrode 3C is included in the gate metal layer 3.
  • the gate metal layer 3 further includes a CS bus line (auxiliary capacitance line) CL connected to the upper auxiliary capacitance electrode 3C.
  • the CS bus line CL extends substantially parallel to the gate bus line GL.
  • the upper auxiliary capacitance electrode 3C is formed integrally with the CS bus line CL.
  • the width of the upper auxiliary capacitance electrode 3C may be larger than the width of the CS bus line CL.
  • the lower auxiliary capacitance electrode 7C extends from the drain electrode 7D.
  • the width of the lower auxiliary capacitance electrode 7C may be larger than the width of the portion other than the lower auxiliary capacitance electrode 7C in the portion extending from the drain electrode 7D.
  • the patch electrode 7PE is extended from the lower auxiliary capacitance electrode 7C extended from the drain electrode 7D.
  • the arrangement relationship between the auxiliary capacitor and the patch electrode 7PE is not limited to the illustrated example.
  • the TFT substrate 105 has a gate-source connection SG in the non-transmission / reception region R2.
  • the gate-source connection portion SG electrically connects each gate bus line GL to a connection wiring (also referred to as “gate lower connection wiring”) formed in the source metal layer 7.
  • gate lower connection wiring also referred to as “gate lower connection wiring”
  • the lower connection portion of the gate terminal portion GT can be formed of the source metal layer 7.
  • the gate terminal part GT having the lower connection part formed of the source metal layer 7 is excellent in reliability. Details will be described later.
  • the gate-source connection portion SG includes a gate bus line GL and a gate lower connection wiring 7sg. Electrical connection is made via the gate upper connection portion 19sg.
  • the gate-source connection portion SG includes a gate lower connection wiring 7sg, an opening 4sg1 formed in the gate insulating layer 4, a gate bus line connection portion 3sg connected to the gate bus line GL, and an interlayer It has an opening 11sg1 and an opening 11sg2 formed in the insulating layer 11, and a gate upper connection part 19sg.
  • the gate lower connection wiring 7sg is included in the source metal layer 7 and is electrically separated from the source bus line SL.
  • the opening 4sg1 formed in the gate insulating layer 4 reaches the gate lower connection wiring 7sg.
  • the gate bus line connecting portion 3sg is included in the gate metal layer 3 and connected to the gate bus line GL.
  • the gate bus line connection portion 3sg extends from the gate bus line GL and is formed integrally with the gate bus line GL.
  • the width of the gate bus line connection portion 3sg may be larger than the width of the gate bus line GL.
  • the opening 11 sg 1 formed in the interlayer insulating layer 11 overlaps the opening 4 sg 1 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4sg1 formed in the gate insulating layer 4 and the opening 11sg1 formed in the interlayer insulating layer 11 constitute a contact hole CH_sg1.
  • the opening 11sg2 formed in the interlayer insulating layer 11 reaches the gate bus line connection 3sg.
  • the opening 11sg2 formed in the interlayer insulating layer 11 may be referred to as a contact hole CH_sg2.
  • the gate upper connection portion 19 sg is included in the conductive layer 19.
  • the gate upper connection portion 19sg is formed on the interlayer insulating layer 11, in the contact hole CH_sg1 and in the contact hole CH_sg2, is connected to the gate lower connection wiring 7sg in the contact hole CH_sg1, and is connected to the gate bus line connection portion in the contact hole CH_sg2. It is connected to 3sg. That is, the gate upper connection portion 19sg contacts the gate lower connection wiring 7sg in the opening 4sg1 formed in the gate insulating layer 4, and the gate bus line connection portion 3sg in the opening 11sg2 formed in the interlayer insulating layer 11. Touching.
  • the gate upper connection portion 19sg is formed of the same conductive film as the upper connection portion of each terminal portion described later.
  • the TFT substrate 105 can be manufactured using five photomasks.
  • the conductive layer 19 includes, for example, a transparent conductive layer (for example, an ITO layer).
  • the conductive layer 19 may be formed of only a transparent conductive layer, for example.
  • the conductive layer 19 may include a first conductive layer including a transparent conductive layer and a second conductive layer formed under the first conductive layer.
  • the second conductive layer is formed from, for example, one layer selected from the group consisting of a Ti layer, a MoNbNi layer, a MoNb layer, a MoW layer, a W layer, and a Ta layer, or a stack of two or more layers.
  • the contact hole CH_sg2 is formed at a position separated from the contact hole CH_sg1.
  • the present embodiment is not limited to this, and the contact hole CH_sg1 and the contact hole CH_sg2 may be continuous (that is, may be formed as a single contact hole).
  • Contact hole CH_sg1 and contact hole CH_sg2 may be formed in the same process as a single contact hole. Specifically, a single contact hole reaching the gate lower connection wiring 7 sg and the gate bus line connection portion 3 sg is formed in the gate insulating layer 4 and the first insulating layer 11, and in the contact hole and on the interlayer insulating layer 11. The gate upper connection portion 19sg may be formed.
  • the TFT substrate 105 has a gate terminal portion GT in the non-transmission / reception region R2.
  • the gate terminal portion GT is generally provided corresponding to the gate-source connection portion SG provided for each gate bus line.
  • the gate terminal portion GT includes a gate terminal lower connection portion 7gA (also simply referred to as “lower connection portion 7gA”) and a gate insulating layer 4.
  • the formed opening 4g, the opening 11g formed in the interlayer insulating layer 11, and the gate terminal upper connection portion 19gA are provided.
  • the lower connection portion 7 gA is included in the source metal layer 7.
  • the lower connection portion 7gA is connected to a gate lower connection wiring 7sg formed in the gate-source connection portion SG.
  • the lower connection portion 7gA extends from the gate lower connection wiring 7sg and is integrally formed with the gate lower connection wiring 7sg.
  • the opening 4g formed in the gate insulating layer 4 reaches the lower connection portion 7gA.
  • the opening 11 g formed in the interlayer insulating layer 11 overlaps the opening 4 g formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4g formed in the gate insulating layer 4 and the opening 11g formed in the interlayer insulating layer 11 constitute a contact hole CH_g.
  • the upper connection portion 19 gA is included in the conductive layer 19.
  • the upper connection portion 19gA is formed on the interlayer insulating layer 11 and in the contact hole CH_g, and is connected to the lower connection portion 7gA in the contact hole CH_g. That is, the upper connection portion 19gA is in contact with the lower connection portion 7gA in the opening 4g formed in the gate insulating layer 4.
  • all of the upper connecting portion 19gA may overlap with the lower connecting portion 7gA.
  • the gate terminal part GT does not include a conductive part included in the gate metal layer 3.
  • the gate terminal part GT has the lower connection part 7gA included in the source metal layer 7, it has excellent reliability. Corrosion may occur in the terminal portion, particularly the terminal portion provided on the outer side (opposite side of the liquid crystal layer) than the seal region Rs due to moisture in the atmosphere (which may contain impurities). Moisture in the atmosphere enters from the contact hole reaching the lower connection portion, reaches the lower connection portion, and corrosion can occur in the lower connection portion. From the viewpoint of suppressing the occurrence of corrosion, it is preferable that the contact hole reaching the lower connection portion is deep. In other words, it is preferable that the thickness of the insulating layer in which the opening constituting the contact hole is formed is large.
  • the contact hole CH_g reaching the lower connection portion 7gA is formed in the opening 4g and the interlayer formed in the gate insulating layer 4. It has an opening 11 g formed in the insulating layer 11.
  • the depth of the contact hole CH_g is the sum of the thickness of the gate insulating layer 4 and the thickness of the interlayer insulating layer 11.
  • the contact hole reaching the lower connection portion has only an opening formed in the interlayer insulating layer 11, and the depth thereof is the interlayer.
  • the thickness of the insulating layer 11 is smaller than the depth of the contact hole CH_g.
  • the depth of the contact hole and the thickness of the insulating layer refer to the depth and thickness of the dielectric substrate 1 in the normal direction, respectively. The same applies to other contact holes and insulating layers unless otherwise specified.
  • the gate terminal portion GT of the TFT substrate 105 is superior to the case where the lower connection portion is included in the gate metal layer 3 because the lower connection portion 7gA is included in the source metal layer 7, for example. Reliable.
  • the conductive layer 19 includes the first conductive layer including the transparent conductive layer (for example, ITO layer) and the first conductive layer. And a second conductive layer formed from one layer selected from the group consisting of a Ti layer, a MoNbNi layer, a MoNb layer, a MoW layer, a W layer, and a Ta layer, or a stack of two or more layers. It may have a structure.
  • the thickness of the second conductive layer may be set to, for example, more than 100 nm.
  • Source terminal ST can have the same configuration as the gate terminal portion GT, as shown in FIGS. 21 (c) and 22 (d).
  • the source terminal portion ST is generally provided for each source bus line.
  • the source terminal portion ST is formed in the source terminal lower connection portion 7 sA (also simply referred to as “lower connection portion 7 sA”), the opening 4 s formed in the gate insulating layer 4, and the interlayer insulating layer 11. It has an opening 11s and a source terminal upper connection portion 19sA (sometimes simply referred to as “upper connection portion 19sA”).
  • the lower connection portion 7sA is included in the source metal layer 7 and is connected to the source bus line SL.
  • the lower connection portion 7sA extends from the source bus line SL and is integrally formed with the source bus line SL.
  • the opening 4s formed in the gate insulating layer 4 reaches the lower connection portion 7sA.
  • the opening 11 s formed in the interlayer insulating layer 11 overlaps the opening 4 s formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4s formed in the gate insulating layer 4 and the opening 11s formed in the interlayer insulating layer 11 constitute a contact hole CH_s.
  • the upper connection portion 19 sA is included in the conductive layer 19.
  • the upper connection portion 19sA is formed on the interlayer insulating layer 11 and in the contact hole CH_s, and is connected to the lower connection portion 7sA in the contact hole CH_s. That is, the upper connection portion 19 sA is in contact with the lower connection portion 7 sA in the opening 4 s formed in the gate insulating layer 4.
  • all of the upper connecting portion 19sA may overlap the lower connecting portion 7sA.
  • the source terminal portion ST does not include the conductive portion included in the gate metal layer 3.
  • the source terminal portion ST includes the lower connection portion 7sA included in the source metal layer 7, the source terminal portion ST has excellent reliability like the gate terminal portion GT.
  • the gate-source connection portion SG for connecting the gate metal layer 3 and the source metal layer 7 for each gate terminal portion GT. Is provided.
  • the TFT substrate 105 has a CS terminal portion CT and a CS-source connection portion SC in the non-transmission / reception region R2.
  • the CS-source connection unit SC is provided for each CS bus line, for example.
  • the CS terminal portion CT is provided corresponding to, for example, a CS-source connection portion SC provided for each CS bus line.
  • the CS terminal portion CT does not show the cross-sectional structure, the CS terminal portion CT may have the same configuration as the gate terminal portion GT as shown in FIG.
  • the CS-source connection SC is not shown in the sectional structure, but the CS-source connection SC has the same configuration as the gate-source connection SG in this example.
  • the CS-source connection portion SC includes a CS lower connection wiring 7sc, an opening 4sc1 formed in the gate insulating layer 4, a CS bus line connection portion 3sc connected to the CS bus line CL, an interlayer It has an opening 11sc1 and an opening 11sc2 formed in the insulating layer 11, and a CS upper connection 19sc.
  • the CS lower connection wiring 7sc is included in the source metal layer 7 and is electrically separated from the source bus line SL.
  • the opening 4sc1 formed in the gate insulating layer 4 reaches the CS lower connection wiring 7sc.
  • the CS bus line connection part 3sc is included in the gate metal layer 3 and connected to the CS bus line CL.
  • the CS bus line connection portion 3sc extends from the CS bus line CL and is formed integrally with the CS bus line CL.
  • the width of the CS bus line connection part 3sc may be larger than the width of the CS bus line CL.
  • the opening 11sc1 formed in the interlayer insulating layer 11 overlaps the opening 4sc1 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4sc1 formed in the gate insulating layer 4 and the opening 11sc1 formed in the interlayer insulating layer 11 constitute a contact hole CH_sc1.
  • the opening 11sc2 formed in the interlayer insulating layer 11 reaches the CS bus line connection 3sc.
  • the opening 11sc2 formed in the interlayer insulating layer 11 may be referred to as a contact hole CH_sc2.
  • the CS upper connection portion 19sc is included in the conductive layer 19.
  • the CS upper connection portion 19sc is formed on the interlayer insulating layer 11, in the contact hole CH_sc1 and in the contact hole CH_sc2, is connected to the CS lower connection wiring 7sc in the contact hole CH_sc1, and is connected to the CS bus line connection portion in the contact hole CH_sc2. It is connected to 3sc. That is, the CS upper connection portion 19sc contacts the CS lower connection wiring 7sc in the opening 4sc1 formed in the gate insulating layer 4, and the CS bus line connection portion 3sc in the opening 11sc2 formed in the interlayer insulating layer 11. Touching.
  • the CS upper connection portion 19sc is formed of the same conductive film as the upper connection portion of each terminal portion.
  • the TFT substrate 105 can be manufactured using five photomasks.
  • the CS-source connection portion SC the lower connection portion of the CS terminal portion CT can be formed of the source metal layer 7. Thereby, the CS terminal portion CT of the TFT substrate 105 has excellent reliability.
  • the CS terminal portion CT is formed in the CS terminal lower connection portion 7 c (also simply referred to as “lower connection portion 7 c”), the opening 4 c formed in the gate insulating layer 4, and the interlayer insulating layer 11. It has an opening 11c and a CS terminal upper connection part 19c (also simply referred to as “upper connection part 19c”).
  • the lower connection portion 7 c is included in the source metal layer 7.
  • the lower connection portion 7c is connected to a CS lower connection wiring 7sc formed in the CS-source connection portion SC.
  • the lower connection portion 7c extends from the CS lower connection wiring 7sc.
  • the portion extended from the CS lower connection wiring 7sc includes a lower connection portion 7p1A of the first transfer terminal portion PT1, a lower connection portion 7p2 of the second transfer terminal portion PT2, and a lower connection portion 7c, which will be described later. Contains.
  • the opening 4c formed in the gate insulating layer 4 reaches the lower connection portion 7c.
  • the opening 11 c formed in the interlayer insulating layer 11 overlaps the opening 4 c formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4c formed in the gate insulating layer 4 and the opening 11c formed in the interlayer insulating layer 11 constitute a contact hole CH_c.
  • the upper connection portion 19 c is included in the conductive layer 19.
  • the upper connection portion 19c is formed on the interlayer insulating layer 11 and in the contact hole CH_c, and is connected to the lower connection portion 7c in the contact hole CH_c. That is, the upper connection portion 19 c is in contact with the lower connection portion 7 c in the opening 4 c formed in the gate insulating layer 4.
  • all of the upper connecting portion 19c may overlap with the lower connecting portion 7c.
  • the CS terminal portion CT does not include the conductive portion included in the gate metal layer 3.
  • the CS terminal portion CT includes the lower connection portion 7c included in the source metal layer 7, the CS terminal portion CT has excellent reliability like the gate terminal portion GT.
  • the gate-source connection portion SG and the CS-source connection portion SC are provided on the inner side (liquid crystal layer side) of the seal region Rs.
  • the present embodiment is not limited to this, and the gate-source connection portion SG and / or the CS-source connection portion SC may be provided outside the seal region Rs (on the side opposite to the liquid crystal layer).
  • the first transfer terminal portion PT1 includes a first transfer terminal lower connection portion 7p1A (sometimes simply referred to as “lower connection portion 7p1A”) and a gate.
  • the lower connection portion 7p1A is included in the source metal layer 7.
  • Lower connection portion 7p1A is electrically isolated from source bus line SL.
  • the lower connection portion 7p1A is electrically connected to the CS bus line CL.
  • the lower connection portion 7p1A is formed integrally with the CS lower connection wiring 7sc formed in the CS-source connection portion SC.
  • the opening 4p1A formed in the gate insulating layer 4 reaches the lower connection portion 7p1A.
  • the opening 11p1A formed in the interlayer insulating layer 11 overlaps the opening 4p1A formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4p1A formed in the gate insulating layer 4 and the opening 11p1A formed in the interlayer insulating layer 11 constitute a contact hole CH_p1A.
  • the upper connection portion 19p1A is included in the conductive layer 19.
  • the upper connection portion 19p1A is formed on the interlayer insulating layer 11 and in the contact hole CH_p1A, and is connected to the lower connection portion 7p1A in the contact hole CH_p1A. That is, the upper connection portion 19p1A is in contact with the lower connection portion 7p1A in the opening 4p1A formed in the gate insulating layer 4.
  • the upper connection portion 19p1A is connected to the transfer terminal connection portion on the slot substrate side by, for example, a sealing material containing conductive particles (see FIG. 7).
  • the first transfer terminal portion PT1 does not have a conductive portion included in the gate metal layer 3 in this example.
  • the first transfer terminal portion PT1 includes the lower connection portion 7p1A included in the source metal layer 7, the first transfer terminal portion PT1 has excellent reliability like the gate terminal portion GT.
  • the opening 4p1A formed in the gate insulating layer 4 is formed so as to expose only a part of the lower connection portion 7p1A.
  • the opening 4p1A formed in the gate insulating layer 4 is inside the lower connection portion 7p1A. Therefore, all the regions in the opening 4p1A have a laminated structure having the lower connection portion 7p1A and the upper connection portion 19p1A on the dielectric substrate 1.
  • the first transfer terminal portion PT1 all the regions that do not have the lower connection portion 7p1A have a stacked structure including the gate insulating layer 4 and the interlayer insulating layer 11. Accordingly, the first transfer terminal portion PT1 of the TFT substrate 105 has excellent reliability. From the viewpoint of obtaining the effect of having excellent reliability, the thickness of the gate insulating layer 4 and / or the interlayer insulating layer 11 is preferably large.
  • all of the upper connecting portion 19p1A may overlap with the lower connecting portion 7p1A.
  • the lower connection portion 7p1A is disposed between two adjacent gate bus lines GL.
  • the two lower connection portions 7p1A arranged with the gate bus line GL interposed therebetween may be electrically connected via a conductive connection portion (not shown).
  • the conductive connection portion may be formed from the gate metal layer 3.
  • connection portion 7p1A is connected to the upper connection portion 19p1A by one contact hole CH_p1A, but a plurality of contact holes may be provided for one lower connection portion 7p1A.
  • the second transfer terminal portion PT2 is provided outside the seal region Rs (on the opposite side to the transmission / reception region R1). As shown in FIG. 22 (e), the second transfer terminal portion PT2 has the same cross-sectional structure as the first transfer terminal portion PT1 shown in FIG. 23 (a). That is, the second transfer terminal portion PT2 is connected to the second transfer terminal lower connection portion 7p2 (also simply referred to as “lower connection portion 7p2”) and the gate insulating layer 4 as shown in FIG.
  • the formed opening 4p2, the opening 11p2 formed in the interlayer insulating layer 11, and the second transfer terminal upper connection portion 19p2 (also simply referred to as “upper connection portion 19p2”) are provided. .
  • the lower connection portion 7p2 is included in the source metal layer 7.
  • Lower connection portion 7p2 is electrically isolated from source bus line SL.
  • the lower connection part 7p2 is electrically connected to the CS bus line CL.
  • the lower connection portion 7p2 extends from the first transfer terminal lower connection portion 7p1A extended from the CS lower connection wiring 7sc formed in the CS-source connection portion SC, and the lower connection portion 7p1A and It is integrally formed.
  • the opening 4p2 formed in the gate insulating layer 4 reaches the lower connection portion 7p2.
  • the opening 11 p 2 formed in the interlayer insulating layer 11 overlaps the opening 4 p 2 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4p2 formed in the gate insulating layer 4 and the opening 11p2 formed in the interlayer insulating layer 11 constitute a contact hole CH_p2.
  • the upper connection portion 19p2 is included in the conductive layer 19.
  • the upper connection portion 19p2 is formed on the interlayer insulating layer 11 and in the contact hole CH_p2, and is connected to the lower connection portion 7p2 in the contact hole CH_p2. That is, the upper connection portion 19p2 is in contact with the lower connection portion 7p2 in the opening 4p2 formed in the gate insulating layer 4.
  • the second transfer terminal portion PT2 does not have a conductive portion included in the gate metal layer 3.
  • the second transfer terminal portion PT2 includes the lower connection portion 7p2 included in the source metal layer 7, the second transfer terminal portion PT2 has excellent reliability like the gate terminal portion GT.
  • the upper connection portion 19p2 may be connected to the transfer terminal connection portion on the slot substrate side, for example, by a sealing material containing conductive particles.
  • Manufacturing method of TFT substrate 105 A manufacturing method of the TFT substrate 105 will be described with reference to FIGS. 24 (a) to (e), FIGS. 25 (a) to (c), and FIGS. 26 (a) to (c). To do.
  • FIGS. 24A to 24E, FIGS. 25A to 25C, and FIGS. 26A to 26C are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 105.
  • FIG. These drawings show cross sections corresponding to FIGS. 22A to 22C and FIG. 23A, respectively.
  • illustration is abbreviate
  • the TFT substrate 105 has the source metal layer 7, the gate insulating layer 4, the gate metal layer 3, the interlayer insulating layer 11, and the conductive layer 19 in this order on the dielectric substrate 1. is doing.
  • the source metal layer 7 includes a source electrode 7S and a drain electrode 7D of the TFT 10, a patch electrode 7PE, a source bus line SL, a lower auxiliary capacitance electrode 7C, lower connection portions 7gA, 7sA, 7c, 7p1A and 7p2, and gate- It includes a gate lower connection wiring 7sg of the source connection SG and a CS lower connection wiring 7sc of the CS-source connection SC.
  • the gate metal layer 3 includes a gate electrode 3G of the TFT 10, a gate bus line GL, a CS bus line CL, an upper auxiliary capacitance electrode 3C, a gate bus line connection part 3sg of the gate-source connection part SG, and a CS-source connection part SC.
  • CS bus line connection 3sc The gate metal layer 3 includes a gate electrode 3G of the TFT 10, a gate bus line GL, a CS bus line CL, an upper auxiliary capacitance electrode 3C, a gate bus line connection part 3sg of the gate-source connection part SG, and a CS-source connection part SC.
  • the conductive layer 19 includes a patch conductive portion 19a in the antenna unit region, upper connection portions 19gA, 19sA, 19c, 19p1A and 19p2 in each terminal portion, a gate upper connection portion 19sg in the gate-source connection portion SG, and a CS-source connection.
  • the CS upper connection part 19sc in the part SC is included.
  • a base insulating layer 20 an intrinsic amorphous silicon film 5 ′, and an n + -type amorphous silicon film 6 ′ are formed in this order on the dielectric substrate 1.
  • a silicon nitride (SixNy) film having a thickness of 200 nm is formed as the base insulating layer 20.
  • the semiconductor film used for the semiconductor layer 5 is not limited to an amorphous silicon film.
  • a source conductive film 7 ′ is formed on the base insulating layer 20 and the contact layer 6.
  • a laminated film (Cu / Ti) in which Ti (thickness: for example 20 nm) and Cu (thickness: for example 500 nm) are laminated in this order is formed as the source conductive film 7 ′.
  • the source metal layer 7 is obtained as shown in FIG. Specifically, the source electrode 7S and the drain electrode 7D, the patch electrode 7PE connected to the drain electrode 7D, the source bus line SL connected to the source electrode 7S, and the lower auxiliary capacitance electrode connected to the drain electrode 7D 7C, lower connection portions 7gA, 7sA, 7c, 7p1A and 7p2 in each terminal portion formation region, gate lower connection wire 7sg in the gate-source connection formation region, and CS lower connection wire in the CS-source connection formation region 7 sc.
  • the contact layer 6 is also etched to form a source contact layer 6S and a drain contact layer 6D that are separated from each other.
  • the patterning of the source conductive film 7 ′ is performed by wet etching and dry etching.
  • a Cu film may be patterned by wet etching using a mixed acid aqueous solution, and then the Ti film and the contact layer (n + -type amorphous silicon layer) 6 may be simultaneously patterned by dry etching.
  • the first insulating film 4 is formed so as to cover the source metal layer 7 and the base insulating layer 20.
  • the gate insulating layer 4 and the first insulating film 4 are denoted by the same reference numerals.
  • the first insulating film 4 is disposed in contact with the channel region of the semiconductor layer 5.
  • a silicon nitride (SixNy) film having a thickness of 350 nm is formed as the first insulating film 4.
  • a gate conductive film 3 ′ is formed on the first insulating film 4.
  • a laminated film (MoN / Al) in which an Al film (thickness: for example, 150 nm) and a MoN film (thickness: for example, 100 nm) are laminated in this order is formed as the gate conductive film 3 ′.
  • the gate conductive layer 3 ' is patterned to obtain the gate metal layer 3 as shown in FIG. Specifically, the gate electrode 3G including a portion facing the semiconductor layer 5 through the first insulating film 4, the gate bus line GL connected to the gate electrode 3G, and the lower auxiliary through the first insulating film 4
  • the upper auxiliary capacitance electrode 3C including a portion facing the capacitance electrode 7C, the CS bus line CL connected to the upper auxiliary capacitance electrode 3C, the gate bus line connection portion 3sg in the gate-source connection portion formation region, and the CS-source
  • the CS bus line connection portion 3sc in the connection portion formation region is formed.
  • the patterning of the gate conductive film 3 ′ is performed by wet etching. In this way, the TFT 10 is obtained.
  • the gate-source connection part formation region at least a part of the gate lower connection line 7sg is formed so as not to overlap the gate bus line connection part 3sg.
  • the CS-source connection part formation region at least a part of the CS lower connection line 7sc is formed so as not to overlap the CS bus line connection part 3sc.
  • the gate metal layer 3 is formed so as not to overlap the patch electrode 7PE.
  • Each terminal portion formation region does not have a conductive portion included in the gate metal layer 3.
  • the second insulating film 11 is formed so as to cover the TFT 10 and the gate metal layer 3.
  • the interlayer insulating layer 11 and the second insulating film 11 are denoted by the same reference numerals.
  • the second insulating film 11 for example, a silicon nitride (SixNy) film having a thickness of 300 nm is formed.
  • the second insulating film 11 and the first insulating film 4 are etched by a known photolithography process to obtain the interlayer insulating layer 11 and the gate insulating layer 4 as shown in FIG. Specifically, the contact hole CH_a reaching the patch electrode 7PE in the antenna unit formation region, the contact hole CH_g reaching the lower connection portion 7gA in the gate terminal portion formation region, and the contact reaching the lower connection portion 7sA in the source terminal portion formation region.
  • the second insulating film 11 and the first insulating film 4 are etched using the gate metal layer 3 as an etch stop.
  • the second insulating film 11 and the first insulating film 4 are etched together in the contact hole CH_sg1 forming region, and the gate is formed in the contact hole CH_sg2 (opening 11sg2) forming region.
  • Only the second insulating film 11 is etched by the bus line connecting portion 3sg functioning as an etch stop. Thereby, the contact hole CH_sg1 and the contact hole CH_sg2 (opening 11sg2) are obtained.
  • the contact hole CH_sg1 is formed in the gate insulating layer 4 and has an opening 4sg1 reaching the gate lower connection wiring 7sg, and an opening 11sg1 formed in the interlayer insulating layer 11 and overlapping the opening 4sg1.
  • a contact hole CH_sg1 having an opening 4sg1 and an opening 11sg1 is formed.
  • the side surface of the opening 4sg1 and the side surface of the opening 11sg1 may be aligned.
  • the second insulating film 11 and the first insulating film 4 are collectively etched using, for example, the same etchant.
  • the second insulating film 11 and the first insulating film 4 are etched by dry etching using a fluorine-based gas.
  • the second insulating film 11 and the first insulating film 4 may be etched using different etchants.
  • the opening formed in the interlayer insulating layer 11 and the opening formed in the gate insulating layer 4 can be aligned.
  • the second insulating film 11 and the first insulating film 4 are collectively etched in the contact hole CH_sc1 formation region, and the CS bus is formed in the contact hole CH_sc2 (opening 11sc2) formation region. Since the line connection portion 3sc functions as an etch stop, only the second insulating film 11 is etched. Thereby, contact hole CH_sc1 and contact hole CH_sc2 (opening 11sc2) are obtained.
  • the contact hole CH_sc1 is formed in the gate insulating layer 4 and has an opening 4sc1 reaching the CS lower connection wiring 7sc and an opening 11sc1 formed in the interlayer insulating layer 11 and overlapping the opening 4sc1.
  • a contact hole CH_sc1 having an opening 4sc1 and an opening 11sc1 is formed on the side surface of the contact hole CH_sc1, the side surface of the opening 4sc1 and the side surface of the opening 11sc1 may be aligned.
  • the gate metal layer 3 is formed in the antenna unit formation region so as not to overlap the patch electrode 7PE when viewed from the normal direction of the dielectric substrate 1, the second insulating film 11 and the first insulating film 4 are formed. Are collectively etched to form a contact hole CH_a.
  • the contact hole CH_a is formed in the gate insulating layer 4 and has an opening 4a reaching the patch electrode 7PE and an opening 11a formed in the interlayer insulating layer 11 and overlapping the opening 4a. On the side surface of the contact hole CH_a, the side surface of the opening 4a and the side surface of the opening 11a may be aligned.
  • the contact hole CH_g is formed by etching the second insulating film 11 and the first insulating film 4 together.
  • the contact hole CH_g is formed in the gate insulating layer 4 and has an opening 4g reaching the lower connection portion 7gA and an opening 11g formed in the interlayer insulating layer 11 and overlapping the opening 4g.
  • the side surface of the opening 4g and the side surface of the opening 11g may be aligned.
  • the contact hole CH_s has an opening 4s that is formed in the gate insulating layer 4 and reaches the lower connection portion 7sA, and an opening 11s that is formed in the interlayer insulating layer 11 and overlaps the opening 4s.
  • the side surface of the opening 4s and the side surface of the opening 11s may be aligned.
  • the contact hole CH_c is formed by etching the second insulating film 11 and the first insulating film 4 together.
  • the contact hole CH_c is formed in the gate insulating layer 4 and has an opening 4c reaching the lower connection portion 7c, and an opening 11c formed in the interlayer insulating layer 11 and overlapping the opening 4c.
  • the side surface of the opening 4c and the side surface of the opening 11c may be aligned.
  • the second insulating film 11 and the first insulating film 4 are collectively etched to form the contact hole CH_p1A. It is formed.
  • the contact hole CH_p1A is formed in the gate insulating layer 4 and has an opening 4p1A reaching the lower connection portion 7p1A and an opening 11p1A formed in the interlayer insulating layer 11 and overlapping the opening 4p1A. On the side surface of the contact hole CH_p1A, the side surface of the opening 4p1A and the side surface of the opening 11p1A may be aligned.
  • the contact hole CH_p2 is formed by etching the second insulating film 11 and the first insulating film 4 together. It is formed.
  • the contact hole CH_p2 is formed in the gate insulating layer 4 and has an opening 4p2 reaching the lower connection portion 7p2, and an opening 11p2 formed in the interlayer insulating layer 11 and overlapping the opening 4p2.
  • the side surface of the opening 4p2 and the side surface of the opening 11p2 may be aligned.
  • a conductive film 19 ′ is formed in the CH_sg1, the contact hole CH_sg2, the contact hole CH_sc1, and the contact hole CH_sc2, for example, by sputtering.
  • the conductive film 19 ' includes, for example, a transparent conductive film.
  • an ITO film having a thickness of 70 nm is used as the conductive film 19 ′.
  • a laminated film in which Ti (thickness: for example, 50 nm) and ITO (thickness: for example, 70 nm) are laminated in this order may be used as the conductive film 19 ′.
  • a single film selected from the group consisting of a MoNbNi film, a MoNb film, a MoW film, a W film, and a Ta film or a laminated film of two or more films may be used.
  • the conductive film 19 ′ a single film selected from the group consisting of a Ti film, a MoNbNi film, a MoNb film, a MoW film, a W film, and a Ta film, or a laminated film of two or more films, and an ITO film are used. You may use the laminated film laminated
  • the conductive layer 19 is obtained by patterning the conductive film 19 ′, as shown in FIG. Accordingly, the antenna unit region U, the gate terminal portion GT, the source terminal portion ST, the CS terminal portion CT, the first transfer terminal portion PT1, the second transfer terminal portion PT2, the gate-source connection portion SG, and the CS-source connection. Part SC is obtained.
  • the patch conductive portion 19a that contacts the patch electrode 7PE in the contact hole CH_a, and the upper connection portion 19gA that contacts the lower connection portion 7gA in the contact hole CH_g in the gate terminal portion GT An upper connection portion 19sA that contacts the lower connection portion 7sA in the contact hole CH_s in the source terminal portion ST, an upper connection portion 19c that contacts the lower connection portion 7c in the contact hole CH_c in the CS terminal portion CT, and a first transfer terminal
  • An upper connection portion 19p1A that contacts the lower connection portion 7p1A in the contact hole CH_p1A in the portion PT1, an upper connection portion 19p2 that contacts the lower connection portion 7p2 in the contact hole CH_p2 in the second transfer terminal portion PT2, and a gate-source connection SG contacts the gate lower connection wiring 7sg in the contact hole CH_sg1, contacts the gate bus line connection 3sg in the contact hole CH_sg2 (opening 11sg2), and contacts in the CS-source
  • a CS upper connection portion 19sc is formed in contact with the CS lower connection wiring 7sc in the hole CH_sc1 and in contact with the CS bus line connection portion 3sc in the contact hole CH_sc2 (opening portion 11sc2).
  • the patch conductive portion 19a is preferably formed so as to cover a portion of the patch electrode 7PE exposed by the contact hole CH_a.
  • the upper connecting portion is preferably formed so as to cover a portion of the lower connecting portion exposed by the contact hole.
  • the gate upper connection portion 19sg covers a portion of the gate lower connection wiring 7sg exposed by the contact hole CH_sg1, and is exposed by the contact hole CH_sg2 in the gate bus line connection portion 3sg. It is preferable that it is formed so as to cover the part.
  • the CS-source connection portion SC covers a portion of the CS lower connection wiring 7sc exposed by the contact hole CH_sc1, and is exposed by the contact hole CH_sc2 in the CS bus line connection portion 3sc. It is preferable that it is formed so as to cover the part.
  • the TFT substrate 105 is manufactured.
  • the second insulating film 11 and the first insulating film 4 are etched using the gate metal layer 3 as an etch stop. Thereby, the TFT substrate 105 can be manufactured using five photomasks.
  • FIGS. 27A to 27C are schematic plan views illustrating the TFT substrate 106 of the first modification of the present embodiment.
  • FIG. 27A shows the antenna unit region U of the transmission / reception region R1
  • FIG. 27B shows the gate terminal portion GT, the CS terminal portion CT, the transfer terminal portion PT, the gate ⁇ provided in the non-transmission / reception region R2.
  • the source connection unit SG and the CS-source connection unit SC are shown
  • FIG. 27C shows the source terminal unit ST provided in the non-transmission / reception region R2.
  • FIGS. 28A to 28E and FIGS. 29A to 29C are schematic cross-sectional views of the TFT substrate 106, respectively.
  • FIG. 28A shows a cross section of the antenna unit region U along the line AA ′ in FIG. 27A
  • FIG. 28B shows the line BB ′ in FIG.
  • FIG. 28C shows a cross section of the gate terminal portion GT along the line CC ′ in FIG. 27B
  • FIG. FIG. 28C shows a cross section of the source terminal portion ST along the line DD ′ in FIG. 27C
  • FIG. 28E shows the second along the line EE ′ in FIG.
  • FIG. 29A shows a cross section of the first transfer terminal portion PT1 along the line FF ′ in FIG. 27B
  • FIG. 29B shows a cross section of the transfer terminal portion PT2.
  • FIG. 29C shows a cross-section of the gate-source connection SG along the line GG ′ in FIG. 27B, and
  • FIG. 29C shows the gate-source along the line HH ′ in FIG. Connection It shows a cross section of G.
  • the TFT substrate 106 has a different structure from the TFT substrate 105 in the first transfer terminal portion PT1. Hereinafter, differences from the TFT substrate 105 will be mainly described.
  • the gate insulating layer 4 As described with reference to FIGS. 21B and 23A, in the first transfer terminal portion PT1 of the TFT substrate 105, when viewed from the normal direction of the dielectric substrate 1, the gate insulating layer 4 The opening 4p1A formed in is located inside the lower connection portion 7p1A.
  • the upper connection portion 19p1B is viewed from the normal direction of the dielectric substrate 1, as shown in FIGS. 27 (b) and 29 (a).
  • the opening 4p1B formed in the gate insulating layer 4 includes a portion that does not overlap with the lower connection portion 7p1B.
  • the first transfer terminal portion PT1 of the TFT substrate 106 may be referred to as a first transfer terminal lower connection portion 7p1B (simply referred to as “lower connection portion 7p1B”). ), The opening 4p1B formed in the gate insulating layer 4, the opening 11p1B formed in the interlayer insulating layer 11, and the first transfer terminal upper connection 19p1B (simply referred to as “upper connection 19p1B”). .)
  • the lower connection portion 7p1B is included in the source metal layer 7.
  • Lower connection portion 7p1B is electrically isolated from source bus line SL.
  • the lower connection portion 7p1B is electrically connected to the CS bus line CL.
  • the lower connection portion 7p1B is formed integrally with the CS lower connection wiring 7sc formed in the CS-source connection portion SC.
  • the opening 4p1B formed in the gate insulating layer 4 reaches the lower connection portion 7p1B.
  • the opening 11p1B formed in the interlayer insulating layer 11 overlaps the opening 4p1B formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4p1B formed in the gate insulating layer 4 and the opening 11p1B formed in the interlayer insulating layer 11 constitute a contact hole CH_p1B.
  • the upper connection portion 19p1B is included in the conductive layer 19.
  • the upper connection portion 19p1B is formed on the interlayer insulating layer 11 and in the contact hole CH_p1B, and is connected to the lower connection portion 7p1B in the contact hole CH_p1B. That is, the upper connection portion 19p1B is in contact with the lower connection portion 7p1B in the opening 4p1B formed in the gate insulating layer 4.
  • the first transfer terminal portion PT1 does not have a conductive portion included in the gate metal layer 3 in this example.
  • the portion in the opening 4p1B in the lower connection portion 7p1B is covered with the upper connection portion 19p1B.
  • the area of the portion of the lower connection portion 7p1B that overlaps the upper connection portion 19p1B in the opening 4p1B is larger than that of the TFT substrate 105.
  • the upper connecting portion 19p1B is connected to the transfer terminal connecting portion on the slot substrate side by, for example, a sealing material containing conductive particles (see, for example, FIG. 7).
  • the contact between the conductive particles and the upper connection portion 19p1B is easily stabilized.
  • the TFT substrate 106 has an advantage that the thickness (cell gap) of the liquid crystal layer can be easily controlled as compared with the TFT substrate 105.
  • the TFT substrate 106 may be inferior to the TFT substrate 105 from the viewpoint of the reliability of the first transfer terminal portion PT1.
  • all regions in the opening 4p1A have a laminated structure having the lower connection portion 7p1A and the upper connection portion 19p1A on the dielectric substrate 1.
  • all the regions that do not have the lower connection portion 7p1A have a stacked structure including the gate insulating layer 4 and the interlayer insulating layer 11.
  • the TFT substrate 106 includes a region having a laminated structure that has only the upper connection portion 19p1B on the dielectric substrate 1 and does not include the lower connection portion 7p1B in the opening 4p1B.
  • the first transfer terminal portion PT1 of the TFT substrate 106 includes a region having a laminated structure that does not include any of the lower connection portion 7p1B, the gate insulating layer 4, and the interlayer insulating layer 11. Thereby, it may be inferior to reliability.
  • FIGS. 30A to 30C are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 106. These drawings show cross sections corresponding to FIGS. 28A to 28C and FIG. 29A, respectively. Hereinafter, differences from the manufacturing method of the TFT substrate 105 will be mainly described.
  • the manufacturing method of the TFT substrate 106 is the same as the manufacturing method of the TFT substrate 105 described with reference to FIGS. 24 to 26 except for the first transfer terminal portion PT1.
  • the base insulating layer 20 the island-shaped semiconductor layer 5, the contact layers 6S, 6D, A source metal layer 7, a first insulating film 4, a gate metal layer 3, and a second insulating film 11 are formed.
  • the source metal layer 7 includes the lower connection portion 7p1B in the first transfer terminal portion formation region.
  • the second insulating film 11 and the first insulating film 4 are etched by a known photolithography process to obtain the interlayer insulating layer 11 and the gate insulating layer 4 as shown in FIG.
  • This step is performed in the same manner as the step described with reference to FIG.
  • the contact hole CH_p1B reaching the lower connection portion 7p1B is formed in the first transfer terminal portion formation region.
  • a part of the region in the contact hole CH_p1B is formed so as not to overlap the lower connection portion 7p1B. That is, the opening 4p1B formed in the gate insulating layer 4 is formed such that a part of the region in the opening 4p1B does not overlap the lower connection portion 7p1B when viewed from the normal direction of the dielectric substrate 1. .
  • the conductive layer 19 is patterned to obtain the conductive layer 19 as shown in FIG. This step is performed in the same manner as the step described with reference to FIG.
  • the conductive layer 19 includes the upper connection portion 19p1B in the first transfer terminal portion formation region.
  • the upper connecting portion 19p1B contacts the lower connecting portion 7p1B in the contact hole CH_p1B in the first transfer terminal portion PT1.
  • the TFT substrate 106 is manufactured.
  • FIGS. 31A to 31C are schematic plan views illustrating the TFT substrate 107 of the second modification of the present embodiment.
  • FIG. 31A shows the antenna unit region U of the transmission / reception region R1
  • FIG. 31B shows the gate terminal portion GT, the CS terminal portion CT, the transfer terminal portion PT, the gate ⁇ provided in the non-transmission / reception region R2.
  • the source connection unit SG and the CS-source connection unit SC are shown
  • FIG. 31C shows the source terminal unit ST provided in the non-transmission / reception region R2.
  • FIGS. 32A to 32E and FIGS. 33A to 33C are schematic cross-sectional views of the TFT substrate 107, respectively.
  • FIG. 32A shows a cross section of the antenna unit region U along the line AA ′ in FIG. 31A
  • FIG. 32B shows the line BB ′ in FIG.
  • FIG. 32C shows a cross section of the gate terminal portion GT along the line CC ′ in FIG. 31B
  • FIG. FIG. 32C shows a cross section of the source terminal portion ST along the line DD ′ in FIG. 31C
  • FIG. 32E shows the second along the line EE ′ in FIG.
  • FIG. 33A shows a cross section of the first transfer terminal portion PT1 along the line FF ′ in FIG. 31B
  • FIG. 33B shows a cross section of the transfer terminal portion PT2.
  • FIG. 33C shows a cross section of the gate-source connection SG along the line GG ′ in FIG. 31B, and
  • FIG. 33C shows the gate-source along the line HH ′ in FIG. Connection It shows a cross section of G.
  • the TFT substrate 107 is different from the TFT substrate 105 in that an oxide semiconductor layer is used as the semiconductor layer 5 of the TFT 10.
  • differences from the TFT substrate 105 will be mainly described.
  • the TFT substrate 105 an amorphous silicon layer is used as the semiconductor layer 5 of the TFT 10.
  • the TFT substrate 107 uses an oxide semiconductor layer as the semiconductor layer 5 of the TFT 10. In the TFT substrate 107, it is not necessary to provide a contact layer between the semiconductor layer 5 and the source electrode 7S / drain electrode 7D.
  • FIGS. 35 (a) to (c) and FIGS. 36 (a) to (c), a manufacturing method of the TFT substrate 107 will be described.
  • 34 (a) to (e), FIGS. 35 (a) to (c) and FIGS. 36 (a) to (c) are process cross-sectional views illustrating an example of a method for manufacturing the TFT substrate 107. These figures show cross sections corresponding to FIGS. 32 (a) to 32 (c) and FIG. 33 (a), respectively.
  • differences from the manufacturing method of the TFT substrate 105 will be mainly described.
  • the manufacturing method of the TFT substrate 107 is the same as the manufacturing method of the TFT substrate 105 described with reference to FIGS. 24 to 26 except for the oxide semiconductor layer 5 of the TFT 10.
  • Each of the steps of FIGS. 34 (a) to (e), FIGS. 35 (a) to (c) and FIGS. 36 (a) to (c) is performed with the exception of the oxide semiconductor layer 5 of the TFT 10, FIG. ) To (e), FIGS. 25 (a) to (c), and FIGS. 26 (a) to (c). Description of points that are the same as the manufacturing method of the TFT substrate 105 may be omitted as appropriate.
  • a base insulating layer 20 and an oxide semiconductor film 5 ′ are formed in this order on a dielectric substrate 1.
  • a laminated film (SiOx / SixNy) in which a silicon nitride (SixNy) film (thickness: for example 200 nm) and a silicon oxide (SiOx) film (thickness: for example 50 nm) are laminated in this order as the base insulating layer 20 is used.
  • a silicon nitride (SixNy) film (thickness: for example 200 nm) and a silicon oxide (SiOx) film (thickness: for example 50 nm) are laminated in this order as the base insulating layer 20 is used.
  • an In—Ga—Zn—O-based semiconductor film with a thickness of 70 nm is formed as the oxide semiconductor film 5 ′.
  • a source conductive film 7 ′ is formed on the base insulating layer 20 and the semiconductor layer 5.
  • the source metal layer 7 is obtained as shown in FIG.
  • the first insulating film 4 is formed so as to cover the source metal layer 7 and the base insulating layer 20.
  • a laminated film SiOx / SixNy in which a silicon nitride (SixNy) film (thickness: for example, 350 nm) and a silicon oxide (SiOx) film (thickness: for example, 50 nm) are laminated in this order.
  • a gate conductive film 3 ′ is formed on the first insulating film 4.
  • the gate conductive layer 3 ' is patterned to obtain the gate metal layer 3 as shown in FIG. 35 (b). In this way, the TFT 10 is obtained.
  • the second insulating film 11 is formed so as to cover the TFT 10 and the gate metal layer 3.
  • the second insulating film 11 and the first insulating film 4 are etched by a known photolithography process to obtain the interlayer insulating layer 11 and the gate insulating layer 4 as shown in FIG.
  • the conductive layer 19 is obtained as shown in FIG. Accordingly, the antenna unit region U, the gate terminal portion GT, the source terminal portion ST, the CS terminal portion CT, the first transfer terminal portion PT1, the second transfer terminal portion PT2, the gate-source connection portion SG, and the CS-source connection. Part SC is obtained.
  • the TFT substrate 107 is manufactured.
  • FIGS. 37A to 37C are schematic plan views illustrating the TFT substrate 108 according to the third modification of the present embodiment.
  • FIG. 37A shows the antenna unit region U of the transmission / reception region R1
  • FIG. 37B shows the gate terminal portion GT, CS terminal portion CT, transfer terminal portion PT, gate- The source connection unit SG and the CS-source connection unit SC are shown
  • FIG. 37C shows the source terminal unit ST provided in the non-transmission / reception region R2.
  • FIG. 38A to 38E and 39A to 39C are schematic sectional views of the TFT substrate 108, respectively.
  • FIG. 38A shows a cross section of the antenna unit area U along the line AA ′ in FIG. 37A
  • FIG. 38B shows the line BB ′ in FIG.
  • FIG. 38C shows a cross section of the gate terminal portion GT along the line CC ′ in FIG. 37B
  • FIG. 38C shows a cross section of the source terminal portion ST along the line DD ′ in FIG. 37C
  • FIG. 39A shows a cross section of the first transfer terminal portion PT1 along the line FF ′ in FIG.
  • FIG. 39C shows a cross section of the gate-source connection SG along the line GG ′ in FIG. 37B, and FIG. 39C shows the gate-source along the line HH ′ in FIG. Connection It shows a cross section of G.
  • the TFT substrate 108 has a different structure from the TFT substrate 107 in the first transfer terminal portion PT1.
  • the TFT substrate 108 is different from the TFT substrate 106 in that an oxide semiconductor layer is used as the semiconductor layer 5 of the TFT 10.
  • differences from the TFT substrate 107 will be mainly described.
  • the first transfer terminal portion PT1 of the TFT substrate 107 is formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4p1A is inside the lower connection portion 7p1A.
  • the portion 19p1B includes a portion that does not overlap the lower connection portion 7p1B inside the opening 4p1B formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the same effect as that of the TFT substrate 105 can be obtained. Further, the TFT substrate 108 can obtain the same effect as the TFT substrate 106.
  • FIGS. 40A to 40C are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 108. These drawings respectively show cross sections corresponding to FIGS. 38 (a) to (c) and FIG. 39 (a). Hereinafter, differences from the manufacturing method of the TFT substrate 107 will be mainly described.
  • the manufacturing method of the TFT substrate 108 is the same as the manufacturing method of the TFT substrate 107 described with reference to FIGS. 34 to 36 except for the first transfer terminal portion PT1.
  • the base insulating layer 20, the island-shaped semiconductor layer 5, the source metal layer 7, the first A first insulating film 4, a gate metal layer 3, and a second insulating film 11 are formed.
  • the source metal layer 7 includes the lower connection portion 7p1B in the first transfer terminal portion formation region.
  • the second insulating film 11 and the first insulating film 4 are etched by a known photolithography process to obtain the interlayer insulating layer 11 and the gate insulating layer 4 as shown in FIG.
  • This step is performed in the same manner as the step described with reference to FIG.
  • the contact hole CH_p1B reaching the lower connection portion 7p1B is formed in the first transfer terminal portion formation region.
  • a part of the region in the contact hole CH_p1B is formed so as not to overlap the lower connection portion 7p1B. That is, the opening 4p1B formed in the gate insulating layer 4 is formed such that a part of the region in the opening 4p1B does not overlap the lower connection portion 7p1B when viewed from the normal direction of the dielectric substrate 1. .
  • the conductive layer 19 is obtained as shown in FIG. This step is performed in the same manner as the step described with reference to FIG.
  • the conductive layer 19 includes the upper connection portion 19p1B in the first transfer terminal portion formation region.
  • the upper connecting portion 19p1B contacts the lower connecting portion 7p1B in the contact hole CH_p1B in the first transfer terminal portion PT1.
  • the TFT substrate 108 is manufactured.
  • the scanning antenna according to the embodiment of the present invention is accommodated in, for example, a plastic housing as necessary. It is preferable to use a material having a small dielectric constant ⁇ M that does not affect microwave transmission and reception for the housing. Moreover, you may provide a through-hole in the part corresponding to transmission / reception area
  • the light shielding structure propagates through the dielectric substrate 1 and / or 51 from the side surface of the dielectric substrate 1 of the TFT substrate 101 and / or the dielectric substrate 51 of the slot substrate 201 and shields light incident on the liquid crystal layer. Provide as follows.
  • Some liquid crystal materials having a large dielectric anisotropy ⁇ M are prone to light degradation, and it is preferable to shield not only ultraviolet rays but also short-wavelength blue light in visible light.
  • the light shielding structure can be easily formed at a necessary location by using a light shielding tape such as a black adhesive tape.
  • the embodiment according to the present invention is used for, for example, a scanning antenna for satellite communication or satellite broadcasting mounted on a mobile body (for example, a ship, an aircraft, an automobile) and an inspection thereof.
  • a scanning antenna for satellite communication or satellite broadcasting mounted on a mobile body (for example, a ship, an aircraft, an automobile) and an inspection thereof.
  • Dielectric substrate 2 Underlying insulating film 3: Gate metal layer 3G: Gate electrode 3sc: CS bus line connecting part 3sg: Gate bus line connecting part 4: Gate insulating layers 4a, 4c, 4g, 4p1A, 4p1B, 4p2, 4s, 4sc1, 4sg1: opening 5: semiconductor layer 6D: drain contact layer 6S: source contact layer 7: source metal layer 7D: drain electrode 7S: source electrode 7PE: patch electrode 7p: source connection wiring 7c, 7gA, 7p1A, 7p1B, 7p2, 7sA: Lower connection portion 7sc: CS lower connection wiring 7sg: Gate lower connection wiring 11: First insulating layer (interlayer insulating layer) 11a, 11c, 11g, 11p1A, 11p1B, 11p2: opening 11s, 11sc1, 11sc2, 11sg1, 11sg2: opening 15: patch electrode 15p: patch connection part 17: second insulating layers 18g, 18s, 18

Abstract

ＴＦＴ基板（１０５）は、誘電体基板（１）と、誘電体基板上に配列された複数のアンテナ単位領域（Ｕ）とを有し、複数のアンテナ単位領域のそれぞれは、ＴＦＴ（１０）と、ＴＦＴのドレイン電極（７Ｄ）に接続されたパッチ電極（７ＰＥ）とを有する。ＴＦＴ基板は、誘電体基板に支持され、ＴＦＴのソース電極（７Ｓ）、ドレイン電極、ソース電極に接続されたソースバスライン（ＳＬ）、およびパッチ電極を含むソースメタル層（７）と、ソースメタル層上に形成され、ＴＦＴのゲート電極（３Ｇ）およびゲート電極に接続されたゲートバスライン（ＧＬ）を含むゲートメタル層（３）と、ソースメタル層とゲートメタル層との間に形成されたゲート絶縁層（４）と、ゲートメタル層上に形成された層間絶縁層（１１）とを有する。

Description

ＴＦＴ基板、ＴＦＴ基板を備えた走査アンテナ、およびＴＦＴ基板の製造方法
　本発明は、走査アンテナに関し、特に、アンテナ単位（「素子アンテナ」ということもある。）が液晶容量を有する走査アンテナ（「液晶アレイアンテナ」ということもある。）、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法に関する。
　移動体通信や衛星放送用のアンテナは、ビームの方向を変えられる（「ビーム走査」または「ビームステアリング」と言われる。）機能を必要とする。このような機能を有するアンテナ（以下、「走査アンテナ（ｓｃａｎｎｅｄ　ａｎｔｅｎｎａ）」という。）として、アンテナ単位を備えるフェイズドアレイアンテナが知られている。しかしながら、従来のフェイズドアレイアンテナは高価であり、民生品への普及の障害となっている。特に、アンテナ単位の数が増えると、コストが著しく上昇する。
　そこで、液晶材料（ネマチック液晶、高分子分散液晶を含む）の大きな誘電異方性（複屈折率）を利用した走査アンテナが提案されている（特許文献１～５および非特許文献１）。液晶材料の誘電率は周波数分散を有するので、本明細書において、マイクロ波の周波数帯における誘電率（「マイクロ波に対する誘電率」ということもある。）を特に「誘電率Ｍ（εM）」と表記することにする。
　特許文献３および非特許文献１には、液晶表示装置（以下、「ＬＣＤ」という。）の技術を利用することによって低価格な走査アンテナが得られると記載されている。
特開２００７－１１６５７３号公報 特開２００７－２９５０４４号公報 特表２００９－５３８５６５号公報 特表２０１３－５３９９４９号公報 国際公開第２０１５／１２６５５０号
Ｒ．　Ａ．　Ｓｔｅｖｅｎｓｏｎ　ｅｔ　ａｌ．，　"Ｒｅｔｈｉｎｋｉｎｇ　Ｗｉｒｅｌｅｓｓ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：Ａｄｖａｎｃｅｄ　Ａｎｔｅｎｎａ　Ｄｅｓｉｇｎ　ｕｓｉｎｇ　ＬＣＤ　Ｔｅｃｈｎｏｌｏｇｙ"，　ＳＩＤ　２０１５　ＤＩＧＥＳＴ，　ｐｐ．８２７－８３０． Ｍ．　ＡＮＤＯ　ｅｔ　ａｌ．，　"Ａ　Ｒａｄｉａｌ　Ｌｉｎｅ　Ｓｌｏｔ　Ａｎｔｅｎｎａ　ｆｏｒ　１２ＧＨｚ　Ｓａｔｅｌｌｉｔｅ　ＴＶ　Ｒｅｃｅｐｔｉｏｎ"，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｆ　Ａｎｔｅｎｎａｓ　ａｎｄ　Ｐｒｏｐａｇａｔｉｏｎ，　Ｖｏｌ．　ＡＰ－３３，　Ｎｏ．１２，　ｐｐ．　１３４７－１３５３　（１９８５）．
　上述したように、ＬＣＤ技術を適用することによって低価格な走査アンテナを実現すると言うアイデアは知られてはいるものの、ＬＣＤ技術を利用した走査アンテナの構造、その製造方法、およびその駆動方法を具体的に記載した文献はない。
　そこで、本発明は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナおよびその製造方法を提供することを目的とする。
　本発明の実施形態によるＴＦＴ基板は、誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域とを有し、前記複数のアンテナ単位領域を含む送受信領域と、前記送受信領域以外の領域に位置する非送受信領域とを備え、前記複数のアンテナ単位領域のそれぞれは、ＴＦＴと、前記ＴＦＴのドレイン電極に接続されたパッチ電極とを有するＴＦＴ基板であって、前記誘電体基板に支持され、前記ＴＦＴのソース電極、前記ドレイン電極、前記ソース電極に接続されたソースバスライン、および前記パッチ電極を含むソースメタル層と、前記ソースメタル層上に形成され、前記ＴＦＴのゲート電極および前記ゲート電極に接続されたゲートバスラインを含むゲートメタル層と、前記ソースメタル層と前記ゲートメタル層との間に形成されたゲート絶縁層と、前記ゲートメタル層上に形成された層間絶縁層とを有する。
　ある実施形態において、前記ＴＦＴ基板は、前記層間絶縁層上に形成された導電層をさらに有し、前記非送受信領域に配置されたゲート－ソース接続部を有し、前記ゲート－ソース接続部は、前記ソースメタル層に含まれ、前記ソースバスラインと電気的に分離されたゲート下部接続配線と、前記ゲート絶縁層に形成され、前記ゲート下部接続配線に達する第１開口部と、前記ゲートメタル層に含まれ、前記ゲートバスラインに接続されたゲートバスライン接続部と、前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第１開口部に重なる第２開口部と、前記層間絶縁層に形成され、前記ゲートバスライン接続部に達する第３開口部と、前記導電層に含まれ、前記第１開口部内で前記ゲート下部接続配線と接続され、前記第３開口部内で前記ゲートバスライン接続部と接続されているゲート上部接続部とを有する。
　ある実施形態において、前記ＴＦＴ基板は、前記非送受信領域に配置されたゲート端子部をさらに有し、前記ゲート端子部は、前記ソースメタル層に含まれ、前記ゲート下部接続配線と電気的に接続されたゲート端子用下部接続部と、前記ゲート絶縁層に形成され、前記ゲート端子用下部接続部に達する第４開口部と、前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第４開口部に重なる第５開口部と、前記導電層に含まれ、前記第４開口部内で前記ゲート端子用下部接続部と接続されているゲート端子用上部接続部とを有する。
　ある実施形態において、前記ゲート絶縁層は、前記パッチ電極に達する第６開口部をさらに有し、前記層間絶縁層は、前記誘電体基板の法線方向から見たとき前記第６開口部に重なる第７開口部を有し、前記導電層は、前記パッチ電極の内、前記第６開口部によって露出されている部分を覆うパッチ導電部をさらに含む。
　ある実施形態において、前記複数のアンテナ単位領域のそれぞれは、前記ソースメタル層に含まれ、前記ドレイン電極と電気的に接続された下部補助容量電極と、前記ゲートメタル層に含まれ、前記ゲート絶縁層を介して前記下部補助容量電極と対向する上部補助容量電極とをさらに有し、前記ゲートメタル層は、前記上部補助容量電極に接続されたＣＳバスラインをさらに含み、前記ＴＦＴ基板は、前記非送受信領域に配置されたＣＳ－ソース接続部をさらに有し、前記ＣＳ－ソース接続部は、前記ソースメタル層に含まれ、前記ソースバスラインと電気的に分離されたＣＳ下部接続配線と、前記ゲート絶縁層に形成され、前記ＣＳ下部接続配線に達する第８開口部と、前記ゲートメタル層に含まれ、前記ＣＳバスラインに接続されたＣＳバスライン接続部と、前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第８開口部に重なる第９開口部と、前記層間絶縁層に形成され、前記ＣＳバスライン接続部に達する第１０開口部と、前記導電層に含まれ、前記第８開口部内で前記ＣＳ下部接続配線と接続され、前記第１０開口部内で前記ＣＳバスライン接続部と接続されているＣＳ上部接続部とを有する。
　ある実施形態において、前記ＴＦＴ基板は、前記非送受信領域に配置されたＣＳ端子部をさらに有し、前記ＣＳ端子部は、前記ソースメタル層に含まれ、前記ＣＳ下部接続配線と電気的に接続されたＣＳ端子用下部接続部と、前記ゲート絶縁層に形成され、前記ＣＳ端子用下部接続部に達する第１１開口部と、前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第１１開口部に重なる第１２開口部と、前記導電層に含まれ、前記第１１開口部内で前記ＣＳ端子用下部接続部と接続されているＣＳ端子用上部接続部とを有する。
　ある実施形態において、前記ＴＦＴ基板は、前記非送受信領域に配置されたトランスファー端子部をさらに有し、前記トランスファー端子部は、前記ソースメタル層に含まれるトランスファー端子用下部接続部と、前記ゲート絶縁層に形成され、前記トランスファー端子用下部接続部に達する第１３開口部と、前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第１３開口部に重なる第１４開口部と、前記導電層に含まれ、前記第１３開口部内で前記トランスファー端子用下部接続部に接続されているトランスファー端子用上部接続部とを有する。
　ある実施形態において、前記誘電体基板の法線方向から見たとき、前記第１３開口部は、前記トランスファー端子用下部接続部の内側にある。
　ある実施形態において、前記誘電体基板の法線方向から見たとき、前記トランスファー端子用上部接続部は、前記第１３開口部内において、前記トランスファー端子用下部接続部と重ならない部分を含む。
　ある実施形態において、前記トランスファー端子用下部接続部の内、前記第１３開口部内にある部分は、前記トランスファー端子用上部接続部で覆われている。
　ある実施形態において、前記導電層は、透明導電層を含む。
　ある実施形態において、前記導電層は、透明導電層を含む第１導電層と、前記第１導電層の下に形成され、Ｔｉ層、ＭｏＮｂ層、ＭｏＮｂＮｉ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される少なくとも１つの層から形成されている第２導電層とを含む。
　本発明の実施形態による走査アンテナは、上記のいずれかのＴＦＴ基板と、前記ＴＦＴ基板と対向するように配置されたスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板とを備え、前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、前記スロット電極は複数のスロットを有し、前記複数のスロットは、前記ＴＦＴ基板の前記複数のアンテナ単位領域における前記パッチ電極に対応して配置されている。
　本発明の実施形態によるＴＦＴ基板の製造方法は、上記のＴＦＴ基板の製造方法であって、前記誘電体基板上にソース用導電膜を形成し、前記ソース用導電膜をパターニングすることにより、前記ソースメタル層を形成する工程（ａ）と、前記ソースメタル層を覆う第１絶縁膜を堆積する工程（ｂ）と、前記第１絶縁膜上にゲート用導電膜を形成し、前記ゲート用導電膜をパターニングすることにより、前記ゲートメタル層を形成する工程（ｃ）と、前記ゲートメタル層を覆う第２絶縁膜を堆積する工程（ｄ）とを包含する。
　本発明の他の実施形態によるＴＦＴ基板の製造方法は、上記のＴＦＴ基板の製造方法であって、前記誘電体基板上にソース用導電膜を形成し、前記ソース用導電膜をパターニングすることにより、前記ソースメタル層を形成する工程（ａ）と、前記ソースメタル層を覆う第１絶縁膜を堆積する工程（ｂ）と、前記第１絶縁膜上にゲート用導電膜を形成し、前記ゲート用導電膜をパターニングすることにより、前記ゲートメタル層を形成する工程（ｃ）と、前記ゲートメタル層を覆う第２絶縁膜を堆積する工程（ｄ）と、前記第２絶縁膜に前記第２開口部および前記第３開口部を形成することによって、前記層間絶縁層を得るとともに、前記第１絶縁膜に前記第１開口部を形成することによって、前記ゲート絶縁層を得る工程（ｅ）と、前記層間絶縁層上に前記導電層を形成する工程（ｆ）とを包含する。
　ある実施形態において、前記工程（ｅ）は、前記第１絶縁膜および前記第２絶縁膜を一括してエッチングする工程を包含する。
　本発明のある実施形態によると、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法が提供される。
第１の実施形態の走査アンテナ１０００の一部を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、走査アンテナ１０００におけるＴＦＴ基板１０１およびスロット基板２０１を示す模式的な平面図である。 （ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１０１のアンテナ単位領域Ｕを模式的に示す断面図および平面図である。 （ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０１のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを模式的に示す断面図である。 ＴＦＴ基板１０１の製造工程の一例を示す図である。 スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。 ＴＦＴ基板１０１およびスロット基板２０１におけるトランスファー部を説明するための模式的な断面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態におけるＴＦＴ基板１０２のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。 ＴＦＴ基板１０２の製造工程の一例を示す図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態におけるＴＦＴ基板１０３のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。 ＴＦＴ基板１０３の製造工程の一例を示す図である。 ＴＦＴ基板１０３およびスロット基板２０３におけるトランスファー部を説明するための模式的な断面図である。 （ａ）は、ヒーター用抵抗膜６８を有するＴＦＴ基板１０４の模式的な平面図であり、（ｂ）はスロット５７およびパッチ電極１５のサイズを説明するための模式的な平面図である。 （ａ）および（ｂ）は、抵抗加熱構造８０ａおよび８０ｂの模式的な構造と電流の分布を示す図である。 （ａ）～（ｃ）は、抵抗加熱構造８０ｃ～８０ｅの模式的な構造と電流の分布を示す図である。 （ａ）は、ヒーター用抵抗膜６８を有する液晶パネル１００Ｐａの模式的な断面図であり、（ｂ）は、ヒーター用抵抗膜６８を有する液晶パネル１００Ｐｂの模式的な断面図である。 本発明の実施形態による走査アンテナの１つのアンテナ単位の等価回路を示す図である。 （ａ）～（ｃ）、（ｅ）～（ｇ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形の例を示す図であり、（ｄ）は、ドット反転駆動を行っているＬＣＤパネルの表示信号の波形を示す図である。 （ａ）～（ｅ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形の他の例を示す図である。 （ａ）～（ｅ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形のさらに他の例を示す図である。 （ａ）～（ｃ）は、第４の実施形態におけるＴＦＴ基板１０５を例示する模式的な平面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０５の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０５の模式的な断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０５の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０５の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０５の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、第４の実施形態の変形例１のＴＦＴ基板１０６を例示する模式的な平面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０６の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０６の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０６の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、第４の実施形態の変形例２のＴＦＴ基板１０７を例示する模式的な平面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０７の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０７の模式的な断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０７の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０７の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０７の製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、第４の実施形態の変形例３のＴＦＴ基板１０８を例示する模式的な平面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０８の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０８の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０８の製造方法の一例を示す工程断面図である。 （ａ）は、従来のＬＣＤ９００の構造を示す模式図であり、（ｂ）はＬＣＤパネル９００ａの模式的な断面図である。
　以下、図面を参照して、本発明の実施形態による走査アンテナおよびその製造方法を説明する。以下の説明においては、まず、公知のＴＦＴ型ＬＣＤ（以下、「ＴＦＴ－ＬＣＤ」という。）の構造および製造方法を説明する。ただし、ＬＣＤの技術分野で周知の事項については説明を省略することがある。ＴＦＴ－ＬＣＤの基本的な技術については、例えば、Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌｓ，　Ａｐｐｌｉｃａｔｉｏｎｓ　ａｎｄ　Ｕｓｅｓ，　Ｖｏｌ．　１－３（Ｅｄｉｔｏｒ：　Ｂｉｒｅｎｄａ　Ｂａｈａｄｕｒ，　Ｐｕｂｌｉｓｈｅｒ：　Ｗｏｒｌｄ　Ｓｃｉｅｎｔｉｆｉｃ　Ｐｕｂ　Ｃｏ　Ｉｎｃ）などを参照されたい。参考のために、上記の文献の開示内容の全てを本明細書に援用する。
　図４１（ａ）および（ｂ）を参照して、典型的な透過型のＴＦＴ－ＬＣＤ（以下、単に「ＬＣＤ」という。）９００の構造および動作を説明する。ここでは、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）のＬＣＤ９００を例示する。ＬＣＤの液晶容量に印加される電圧のフレーム周波数（典型的には極性反転周波数の２倍）は例えば４倍速駆動でも２４０Ｈｚであり、ＬＣＤの液晶容量の誘電体層としての液晶層の誘電率εは、マイクロ波（例えば、衛星放送やＫｕバンド（１２～１８ＧＨｚ）、Ｋバンド（１８～２６ＧＨｚ）、Ｋａバンド（２６～４０ＧＨｚ））に対する誘電率Ｍ（εM）と異なる。
　図４１（ａ）に模式的に示すように、透過型のＬＣＤ９００は、液晶表示パネル９００ａと、制御回路ＣＮＴＬと、バックライト（不図示）と、電源回路（不図示）などを備えている。液晶表示パネル９００ａは、液晶表示セルＬＣＣと、ゲートドライバＧＤおよびソースドライバＳＤを含む駆動回路とを含む。駆動回路は、例えば、液晶表示セルＬＣＣのＴＦＴ基板９１０に実装されてもよいし、駆動回路の一部または全部は、ＴＦＴ基板９１０に一体化（モノリシック化）されてもよい。
　図４１（ｂ）に、ＬＣＤ９００が有する液晶表示パネル（以下、「ＬＣＤパネル」という。）９００ａの模式的に断面図を示す。ＬＣＤパネル９００ａは、ＴＦＴ基板９１０と、対向基板９２０と、これらの間に設けられた液晶層９３０とを有している。ＴＦＴ基板９１０および対向基板９２０は、いずれもガラス基板などの透明基板９１１、９２１を有している。透明基板９１１、９２１としては、ガラス基板の他、プラスチック基板が用いられることもある。プラスチック基板は、例えば、透明な樹脂（例えばポリエステル）とガラス繊維（例えば不織布）で形成される。
　ＬＣＤパネル９００ａの表示領域ＤＲは、マトリクス状に配列された画素Ｐによって構成されている。表示領域ＤＲの周辺には表示に寄与しない額縁領域ＦＲが形成されている。液晶材料は表示領域ＤＲを包囲するように形成されたシール部（不図示）によって表示領域ＤＲ内に封止されている。シール部は、例えば、紫外線硬化性樹脂とスペーサ（例えば樹脂ビーズまたはシリカビーズ）とを含むシール材を硬化させることによって形成され、ＴＦＴ基板９１０と対向基板９２０とを互いに接着、固定する。シール材中のスペーサは、ＴＦＴ基板９１０と対向基板９２０との間隙、すなわち液晶層９３０の厚さを一定に制御する。液晶層９３０の厚さの面内ばらつきを抑制するために、表示領域ＤＲ内の遮光される部分（例えば配線上）に、柱状スペーサが紫外線硬化性樹脂を用いて形成される。近年、液晶テレビやスマートフォン用のＬＣＤパネルに見られるように、表示に寄与しない額縁領域ＦＲの幅は非常に狭くなっている。
　ＴＦＴ基板９１０では、透明基板９１１上に、ＴＦＴ９１２、ゲートバスライン（走査線）ＧＬ、ソースバスライン（表示信号線）ＳＬ、画素電極９１４、補助容量電極（不図示）、ＣＳバスライン（補助容量線）（不図示）が形成されている。ＣＳバスラインはゲートバスラインと平行に設けられる。あるいは、次段のゲートバスラインをＣＳバスラインとして用いることもある（ＣＳオンゲート構造）。
　画素電極９１４は、液晶の配向を制御する配向膜（例えばポリイミド膜）に覆われている。配向膜は、液晶層９３０と接するように設けられる。ＴＦＴ基板９１０はバックライト側（観察者とは反対側）に配置されることが多い。
　対向基板９２０は、液晶層９３０の観察者側に配置されることが多い。対向基板９２０は、透明基板９２１上に、カラーフィルタ層（不図示）と、対向電極９２４と、配向膜（不図示）とを有している。対向電極９２４は、表示領域ＤＲを構成する複数の画素Ｐに共通に設けられるので、共通電極とも呼ばれる。カラーフィルタ層は、画素Ｐ毎に設けられるカラーフィルタ（例えば、赤フィルタ、緑フィルタ、青フィルタ）と、表示に不要な光を遮光するためのブラックマトリクス（遮光層）とを含む。ブラックマトリクスは、例えば、表示領域ＤＲ内の画素Ｐの間、および額縁領域ＦＲを遮光するように配置される。
　ＴＦＴ基板９１０の画素電極９１４と、対向基板９２０の対向電極９２４と、これらの間の液晶層９３０が、液晶容量Ｃｌｃを構成する。個々の液晶容量が画素に対応する。液晶容量Ｃｌｃに印加された電圧を保持するために（いわゆる電圧保持率を高くするために）、液晶容量Ｃｌｃと電気的に並列に接続された補助容量ＣＳが形成されている。補助容量ＣＳは、典型的には、画素電極９１４と同電位とされる電極と、無機絶縁層（例えばゲート絶縁層（ＳｉＯ2層））と、ＣＳバスラインに接続された補助容量電極とで構成される。ＣＳバスラインからは、典型的には、対向電極９２４と同じ共通電圧が供給される。
　液晶容量Ｃｌｃに印加された電圧（実効電圧）が低下する要因としては、（１）液晶容量Ｃｌｃの容量値ＣClcと、抵抗値Ｒとの積であるＣＲ時定数に基づくもの、（２）液晶材料中に含まれるイオン性不純物に起因する界面分極、および／または、液晶分子の配向分極などがある。これらのうち、液晶容量ＣｌｃのＣＲ時定数による寄与が大きく、液晶容量Ｃｌｃに電気的に並列に接続された補助容量ＣＳを設けることによって、ＣＲ時定数を大きくすることができる。なお、液晶容量Ｃｌｃの誘電体層である液晶層９３０の体積抵抗率は、汎用されているネマチック液晶材料の場合、１０12Ω・ｃｍのオーダを超えている。
　画素電極９１４に供給される表示信号は、ゲートバスラインＧＬにゲートドライバＧＤから供給される走査信号によって選択されたＴＦＴ９１２がオン状態となったときに、そのＴＦＴ９１２に接続されているソースバスラインＳＬに供給されている表示信号である。したがって、あるゲートバスラインＧＬに接続されているＴＦＴ９１２が同時にオン状態となり、その時に、その行の画素ＰのそれぞれのＴＦＴ９１２に接続されているソースバスラインＳＬから対応する表示信号が供給される。この動作を、１行目（例えば表示面の最上行）からｍ行目（例えば表示面の最下行）まで順次に行うことによって、ｍ行の画素行で構成された表示領域ＤＲに１枚の画像（フレーム）が書き込まれ、表示される。画素Ｐがｍ行ｎ列にマトリクス状に配列されているとすると、ソースバスラインＳＬは各画素列に対応して少なくとも１本、合計で少なくともｎ本設けられる。
　このような走査は線順次走査と呼ばれ、１つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間（１Ｈ）と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間（１Ｖ）またはフレームと呼ばれる。なお、一般に、１Ｖ（または１フレーム）は、ｍ本の画素行を全て選択する期間ｍ・Ｈに、ブランキング期間を加えたものとなる。
　例えば、入力映像信号がＮＴＳＣ信号の場合、従来のＬＣＤパネルの１Ｖ（＝１フレーム）は、１／６０ｓｅｃ（１６．７ｍｓｅｃ）であった。ＮＴＳＣ信号はインターレース信号であり、フレーム周波数は３０Ｈｚで、フィールド周波数は６０Ｈｚであるが、ＬＣＤパネルにおいては各フィールドで全ての画素に表示信号を供給する必要があるので、１Ｖ＝（１／６０）ｓｅｃで駆動する（６０Ｈｚ駆動）。なお、近年では、動画表示特性を改善するために、２倍速駆動（１２０Ｈｚ駆動、１Ｖ＝（１／１２０）ｓｅｃ）で駆動されるＬＣＤパネルや、３Ｄ表示のために４倍速（２４０Ｈｚ駆動、１Ｖ＝（１／２４０）ｓｅｃ）で駆動されるＬＣＤパネルもある。
　液晶層９３０に直流電圧が印加されると実効電圧が低下し、画素Ｐの輝度が低下する。この実効電圧の低下には、上記の界面分極および／または配向分極の寄与があるので、補助容量ＣＳを設けても完全に防止することは難しい。例えば、ある中間階調に対応する表示信号を全ての画素にフレーム毎に書き込むと、フレーム毎に輝度が変動し、フリッカーとして観察される。また、液晶層９３０に長時間にわたって直流電圧が印加されると液晶材料の電気分解が起こることがある。また、不純物イオンが片側の電極に偏析し、液晶層に実効的な電圧が印加されなくなり、液晶分子が動かなくなることもある。これらを防止するために、ＬＣＤパネル９００ａはいわゆる、交流駆動される。典型的には、表示信号の極性を１フレーム毎（１垂直走査期間毎）に反転する、フレーム反転駆動が行われる。例えば、従来のＬＣＤパネルでは、１／６０ｓｅｃ毎に極性反転が行われている（極性反転の周期は３０Ｈｚ）。
　また、１フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、ドット反転駆動またはライン反転駆動などが行われている。これは、正極性と負極性とで、液晶層に印加される実効電圧の大きさを完全に一致させることが難しいからである。例えば、液晶材料の体積抵抗率が１０12Ω・ｃｍのオーダ超であれば、１／６０ｓｅｃ毎に、ドット反転またはライン反転駆動を行えば、フリッカーはほとんど視認されない。
　ＬＣＤパネル９００ａにおける走査信号および表示信号は、制御回路ＣＮＴＬからゲートドライバＧＤおよびソースドライバＳＤに供給される信号に基づいて、ゲートドライバＧＤおよびソースドライバＳＤからゲートバスラインＧＬおよびソースバスラインＳＬにそれぞれ供給される。例えば、ゲートドライバＧＤおよびソースドライバＳＤは、それぞれ、ＴＦＴ基板９１０に設けられた対応する端子に接続されている。ゲートドライバＧＤおよびソースドライバＳＤは、例えば、ドライバＩＣとしてＴＦＴ基板９１０の額縁領域ＦＲに実装されることもあるし、ＴＦＴ基板９１０の額縁領域ＦＲにモノリシックに形成されることもある。
　対向基板９２０の対向電極９２４は、トランスファー（転移）と呼ばれる導電部（不図示）を介して、ＴＦＴ基板９１０の端子（不図示）に電気的に接続される。トランスファーは、例えば、シール部と重なるように、あるいは、シール部の一部に導電性を付与することによって形成される。額縁領域ＦＲを狭くするためである。対向電極９２４には、制御回路ＣＮＴＬから、直接または間接的に共通電圧が供給される。典型的には、共通電圧は、上述したように、ＣＳバスラインにも供給される。
　［走査アンテナの基本構造］
　液晶材料の大きな誘電率Ｍ（εM）の異方性（複屈折率）を利用したアンテナ単位を用いた走査アンテナは、ＬＣＤパネルの画素に対応付けられるアンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する（ＬＣＤによる画像の表示に対応する。）。アンテナから出射される、または、アンテナによって受信される電磁波（例えば、マイクロ波）には、各アンテナ単位の静電容量に応じた位相差が与えられ、静電容量の異なるアンテナ単位によって形成された２次元的なパターンに応じて、特定の方向に強い指向性を有することになる（ビーム走査）。例えば、アンテナから出射される電磁波は、入力電磁波が各アンテナ単位に入射し、各アンテナ単位で散乱された結果得られる球面波を、各アンテナ単位によって与えられる位相差を考慮して積分することによって得られる。各アンテナ単位が、「フェイズシフター：ｐｈａｓｅ　ｓｈｉｆｔｅｒ」として機能していると考えることもできる。液晶材料を用いた走査アンテナの基本的な構造および動作原理については、特許文献１～４および非特許文献１、２を参照されたい。非特許文献２は、らせん状のスロットが配列された走査アンテナの基本的な構造を開示している。参考のために、特許文献１～４および非特許文献１、２の開示内容の全てを本明細書に援用する。
　なお、本発明の実施形態による走査アンテナにおけるアンテナ単位はＬＣＤパネルの画素に類似してはいるものの、ＬＣＤパネルの画素の構造とは異なっているし、複数のアンテナ単位の配列もＬＣＤパネルにおける画素の配列とは異なっている。後に詳細に説明する第１の実施形態の走査アンテナ１０００を示す図１を参照して、本発明の実施形態による走査アンテナの基本構造を説明する。走査アンテナ１０００は、スロットが同心円状に配列されたラジアルインラインスロットアンテナであるが、本発明の実施形態による走査アンテナはこれに限られず、例えば、スロットの配列は、公知の種々の配列であってよい。特に、スロットおよび／またはアンテナ単位の配列について、特許文献５の全ての開示内容を参考のために本明細書に援用する。
　図１は、本実施形態の走査アンテナ１０００の一部を模式的に示す断面図であり、同心円状に配列されたスロットの中心近傍に設けられた給電ピン７２（図２（ｂ）参照）から半径方向に沿った断面の一部を模式的に示す。
　走査アンテナ１０００は、ＴＦＴ基板１０１と、スロット基板２０１と、これらの間に配置された液晶層ＬＣと、スロット基板２０１と、空気層５４を介して対向するように配置された反射導電板６５とを備えている。走査アンテナ１０００は、ＴＦＴ基板１０１側からマイクロ波を送受信する。
　ＴＦＴ基板１０１は、ガラス基板などの誘電体基板１と、誘電体基板１上に形成された複数のパッチ電極１５と、複数のＴＦＴ１０とを有している。各パッチ電極１５は、対応するＴＦＴ１０に接続されている。各ＴＦＴ１０は、ゲートバスラインとソースバスラインとに接続されている。
　スロット基板２０１は、ガラス基板などの誘電体基板５１と、誘電体基板５１の液晶層ＬＣ側に形成されたスロット電極５５とを有している。スロット電極５５は複数のスロット５７を有している。
　スロット基板２０１と、空気層５４を介して対向するように反射導電板６５が配置されている。空気層５４に代えて、マイクロ波に対する誘電率Ｍが小さい誘電体（例えば、ＰＴＦＥなどのフッ素樹脂）で形成された層を用いることができる。スロット電極５５と反射導電板６５と、これらの間の誘電体基板５１および空気層５４とが導波路３０１として機能する。
　パッチ電極１５と、スロット５７を含むスロット電極５５の部分と、これらの間の液晶層ＬＣとがアンテナ単位Ｕを構成する。各アンテナ単位Ｕにおいて、１つのパッチ電極１５が１つのスロット５７を含むスロット電極５５の部分と液晶層ＬＣを介して対向しており、液晶容量を構成している。パッチ電極１５とスロット電極５５とが液晶層ＬＣを介して対向する構造は、図４１に示したＬＣＤパネル９００ａの画素電極９１４と対向電極９２４とが液晶層９３０を介して対向する構造と似ている。すなわち、走査アンテナ１０００のアンテナ単位Ｕと、ＬＣＤパネル９００ａにおける画素Ｐとは似た構成を有している。また、アンテナ単位は、液晶容量と電気的に並列に接続された補助容量（図１３（ａ）、図１７参照）を有している点でもＬＣＤパネル９００ａにおける画素Ｐと似た構成を有している。しかしながら、走査アンテナ１０００は、ＬＣＤパネル９００ａと多くの相違点を有している。
　まず、走査アンテナ１０００の誘電体基板１、５１に求められる性能は、ＬＣＤパネルの基板に求められる性能と異なる。
　一般にＬＣＤパネルには、可視光に透明な基板が用いられ、例えば、ガラス基板またはプラスチック基板が用いられる。反射型のＬＣＤパネルにおいては、背面側の基板には透明性が必要ないので、半導体基板が用いられることもある。これに対し、アンテナ用の誘電体基板１、５１としては、マイクロ波に対する誘電損失（マイクロ波に対する誘電正接をｔａｎδMと表すことにする。）が小さいことが好ましい。誘電体基板１、５１のｔａｎδMは、概ね０．０３以下であることが好ましく、０．０１以下がさらに好ましい。具体的には、ガラス基板またはプラスチック基板を用いることができる。ガラス基板はプラスチック基板よりも寸法安定性、耐熱性に優れ、ＴＦＴ、配線、電極等の回路要素をＬＣＤ技術を用いて形成するのに適している。例えば、導波路を形成する材料が空気とガラスである場合、ガラスの方が上記誘電損失が大きいため、ガラスがより薄い方が導波ロスを減らすことができるとの観点から、好ましくは４００μｍ以下であり、３００μｍ以下がさらに好ましい。下限は特になく、製造プロセスにおいて、割れることなくハンドリングできればよい。
　電極に用いられる導電材料も異なる。ＬＣＤパネルの画素電極や対向電極には透明導電膜としてＩＴＯ膜が用いられることが多い。しかしながら、ＩＴＯはマイクロ波に対するｔａｎδMが大きく、アンテナにおける導電層として用いることができない。スロット電極５５は、反射導電板６５とともに導波路３０１の壁として機能する。したがって、導波路３０１の壁におけるマイクロ波の透過を抑制するためには、導波路３０１の壁の厚さ、すなわち、金属層（Ｃｕ層またはＡｌ層）の厚さは大きいことが好ましい。金属層の厚さが表皮深さの３倍であれば、電磁波は１／２０（－２６ｄＢ）に減衰され、５倍であれば１／１５０（－４３ｄＢ）程度に減衰されることが知られている。したがって、金属層の厚さが表皮深さの５倍であれば、電磁波の透過率を１％に低減することができる。例えば、１０ＧＨｚのマイクロ波に対しては、厚さが３．３μｍ以上のＣｕ層、および厚さが４．０μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。また、３０ＧＨｚのマイクロ波に対しては、厚さが１．９μｍ以上のＣｕ層、および厚さが２．３μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。このように、スロット電極５５は、比較的厚いＣｕ層またはＡｌ層で形成することが好ましい。Ｃｕ層またはＡｌ層の厚さに上限は特になく、成膜時間やコストを考慮して、適宜設定され得る。Ｃｕ層を用いると、Ａｌ層を用いるよりも薄くできるという利点が得られる。比較的厚いＣｕ層またはＡｌ層の形成は、ＬＣＤの製造プロセスで用いられる薄膜堆積法だけでなく、Ｃｕ箔またはＡｌ箔を基板に貼り付ける等、他の方法を採用することもできる。金属層の厚さは、例えば、２μｍ以上３０μｍ以下である。薄膜堆積法を用いて形成する場合、金属層の厚さは５μｍ以下であることが好ましい。なお、反射導電板６５は、例えば、厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　パッチ電極１５は、スロット電極５５のように導波路３０１を構成する訳ではないので、スロット電極５５よりも厚さが小さいＣｕ層またはＡｌ層を用いることができる。ただし、スロット電極５５のスロット５７付近の自由電子の振動がパッチ電極１５内の自由電子の振動を誘起する際に熱に変わるロスを避けるために、抵抗が低い方が好ましい。量産性の観点からはＣｕ層よりもＡｌ層を用いることが好ましく、Ａｌ層の厚さは例えば０．３μｍ以上２μｍ以下が好ましい。
　また、アンテナ単位Ｕの配列ピッチは、画素ピッチと大きく異なる。例えば、１２ＧＨｚ（Ｋｕ　ｂａｎｄ）のマイクロ波用のアンテナを考えると、波長λは、例えば２５ｍｍである。そうすると、特許文献４に記載されているように、アンテナ単位Ｕのピッチはλ／４以下および／またはλ／５以下であるので、６．２５ｍｍ以下および／または５ｍｍ以下ということになる。これはＬＣＤパネルの画素のピッチと比べて１０倍以上大きい。したがって、アンテナ単位Ｕの長さおよび幅もＬＣＤパネルの画素長さおよび幅よりも約１０倍大きいことになる。
　もちろん、アンテナ単位Ｕの配列はＬＣＤパネルにおける画素の配列と異なり得る。ここでは、同心円状に配列した例（例えば、特開２００２－２１７６４０号公報参照）を示すが、これに限られず、例えば、非特許文献２に記載されているように、らせん状に配列されてもよい。さらに、特許文献４に記載されているようにマトリクス状に配列してもよい。
　走査アンテナ１０００の液晶層ＬＣの液晶材料に求められる特性は、ＬＣＤパネルの液晶材料に求められる特性と異なる。ＬＣＤパネルは画素の液晶層の屈折率変化によって、可視光（波長３８０ｎｍ～８３０ｎｍ）の偏光に位相差を与えることによって、偏光状態を変化させる（例えば、直線偏光の偏光軸方向を回転させる、または、円偏光の円偏光度を変化させる）ことによって、表示を行う。これに対して実施形態による走査アンテナ１０００は、アンテナ単位Ｕが有する液晶容量の静電容量値を変化させることによって、各パッチ電極から励振（再輻射）されるマイクロ波の位相を変化させる。したがって、液晶層は、マイクロ波に対する誘電率Ｍ（εM）の異方性（ΔεM）が大きいことが好ましく、ｔａｎδMは小さいことが好ましい。例えば、Ｍ．　Ｗｉｔｔｅｋ　ｅｔ　ａｌ．，　ＳＩＤ　２０１５　ＤＩＧＥＳＴｐｐ．８２４－８２６に記載のΔεMが４以上で、ｔａｎδMが０．０２以下（いずれも１９Ｇｚの値）を好適に用いることができる。この他、九鬼、高分子５５巻８月号ｐｐ．５９９－６０２（２００６）に記載のΔεMが０．４以上、ｔａｎδMが０．０４以下の液晶材料を用いることができる。
　一般に液晶材料の誘電率は周波数分散を有するが、マイクロ波に対する誘電異方性ΔεMは、可視光に対する屈折率異方性Δｎと正の相関がある。したがって、マイクロ波に対するアンテナ単位用の液晶材料は、可視光に対する屈折率異方性Δｎが大きい材料が好ましいと言える。ＬＣＤ用の液晶材料の屈折率異方性Δｎは５５０ｎｍの光に対する屈折率異方性で評価される。ここでも５５０ｎｍの光に対するΔｎ（複屈折率）を指標に用いると、Δｎが０．３以上、好ましくは０．４以上のネマチック液晶が、マイクロ波に対するアンテナ単位用に用いられる。Δｎに特に上限はない。ただし、Δｎが大きい液晶材料は極性が強い傾向にあるので、信頼性を低下させる恐れがある。信頼性の観点からは、Δｎは０．４以下であることが好ましい。液晶層の厚さは、例えば、１μｍ～５００μｍである。
　以下、本発明の実施形態による走査アンテナの構造および製造方法をより詳細に説明する。
　（第１の実施形態）
　まず、図１および図２を参照する。図１は詳述した様に走査アンテナ１０００の中心付近の模式的な部分断面図であり、図２（ａ）および（ｂ）は、それぞれ、走査アンテナ１０００におけるＴＦＴ基板１０１およびスロット基板２０１を示す模式的な平面図である。
　走査アンテナ１０００は２次元に配列された複数のアンテナ単位Ｕを有しており、ここで例示する走査アンテナ１０００では、複数のアンテナ単位が同心円状に配列されている。以下の説明においては、アンテナ単位Ｕに対応するＴＦＴ基板１０１の領域およびスロット基板２０１の領域を「アンテナ単位領域」と呼び、アンテナ単位と同じ参照符号Ｕを付すことにする。また、図２（ａ）および（ｂ）に示す様に、ＴＦＴ基板１０１およびスロット基板２０１において、２次元的に配列された複数のアンテナ単位領域によって画定される領域を「送受信領域Ｒ１」と呼び、送受信領域Ｒ１以外の領域を「非送受信領域Ｒ２」と呼ぶ。非送受信領域Ｒ２には、端子部、駆動回路などが設けられる。
　図２（ａ）は、走査アンテナ１０００におけるＴＦＴ基板１０１を示す模式的な平面図である。
　図示する例では、ＴＦＴ基板１０１の法線方向から見たとき、送受信領域Ｒ１はドーナツ状である。非送受信領域Ｒ２は、送受信領域Ｒ１の中心部に位置する第１非送受信領域Ｒ２ａと、送受信領域Ｒ１の周縁部に位置する第２非送受信領域Ｒ２ｂとを含む。送受信領域Ｒ１の外径は、例えば２００ｍｍ～１５００ｍｍで、通信量などに応じて設定される。
　ＴＦＴ基板１０１の送受信領域Ｒ１には、誘電体基板１に支持された複数のゲートバスラインＧＬおよび複数のソースバスラインＳＬが設けられ、これらの配線によってアンテナ単位領域Ｕが規定されている。アンテナ単位領域Ｕは、送受信領域Ｒ１において、例えば同心円状に配列されている。アンテナ単位領域Ｕのそれぞれは、ＴＦＴと、ＴＦＴに電気的に接続されたパッチ電極とを含んでいる。ＴＦＴのソース電極はソースバスラインＳＬに、ゲート電極はゲートバスラインＧＬにそれぞれ電気的に接続されている。また、ドレイン電極は、パッチ電極と電気的に接続されている。
　非送受信領域Ｒ２（Ｒ２ａ、Ｒ２ｂ）には、送受信領域Ｒ１を包囲するようにシール領域Ｒｓが配置されている。シール領域Ｒｓにはシール材（不図示）が付与されている。シール材は、ＴＦＴ基板１０１およびスロット基板２０１を互いに接着させるとともに、これらの基板１０１、２０１の間に液晶を封入する。
　非送受信領域Ｒ２のうちシール領域Ｒｓの外側には、ゲート端子部ＧＴ、ゲートドライバＧＤ、ソース端子部ＳＴおよびソースドライバＳＤが設けられている。ゲートバスラインＧＬのそれぞれはゲート端子部ＧＴを介してゲートドライバＧＤに接続されている。ソースバスラインＳＬのそれぞれはソース端子部ＳＴを介してソースドライバＳＤに接続されている。なお、この例では、ソースドライバＳＤおよびゲートドライバＧＤは誘電体基板１上に形成されているが、これらのドライバの一方または両方は他の誘電体基板上に設けられていてもよい。
　非送受信領域Ｒ２には、また、複数のトランスファー端子部ＰＴが設けられている。トランスファー端子部ＰＴは、スロット基板２０１のスロット電極５５（図２（ｂ））と電気的に接続される。本明細書では、トランスファー端子部ＰＴとスロット電極５５との接続部を「トランスファー部」と称する。図示するように、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されてもよい。この場合、シール材として導電性粒子を含有する樹脂を用いてもよい。これにより、ＴＦＴ基板１０１とスロット基板２０１との間に液晶を封入させるとともに、トランスファー端子部ＰＴとスロット基板２０１のスロット電極５５との電気的な接続を確保できる。この例では、第１非送受信領域Ｒ２ａおよび第２非送受信領域Ｒ２ｂの両方にトランスファー端子部ＰＴが配置されているが、いずれか一方のみに配置されていてもよい。
　なお、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
　図２（ｂ）は、走査アンテナ１０００におけるスロット基板２０１を例示する模式的な平面図であり、スロット基板２０１の液晶層ＬＣ側の表面を示している。
　スロット基板２０１では、誘電体基板５１上に、送受信領域Ｒ１および非送受信領域Ｒ２に亘ってスロット電極５５が形成されている。
　スロット基板２０１の送受信領域Ｒ１では、スロット電極５５には複数のスロット５７が配置されている。スロット５７は、ＴＦＴ基板１０１におけるアンテナ単位領域Ｕに対応して配置されている。図示する例では、複数のスロット５７は、ラジアルインラインスロットアンテナを構成するように、互いに概ね直交する方向に延びる一対のスロット５７が同心円状に配列されている。互いに概ね直交するスロットを有するので、走査アンテナ１０００は、円偏波を送受信することができる。
　非送受信領域Ｒ２には、複数の、スロット電極５５の端子部ＩＴが設けられている。端子部ＩＴは、ＴＦＴ基板１０１のトランスファー端子部ＰＴ（図２（ａ））と電気的に接続される。この例では、端子部ＩＴは、シール領域Ｒｓ内に配置されており、導電性粒子を含有するシール材によって対応するトランスファー端子部ＰＴと電気的に接続される。
　また、第１非送受信領域Ｒ２ａにおいて、スロット基板２０１の裏面側に給電ピン７２が配置されている。給電ピン７２によって、スロット電極５５、反射導電板６５および誘電体基板５１で構成された導波路３０１にマイクロ波が挿入される。給電ピン７２は給電装置７０に接続されている。給電は、スロット５７が配列された同心円の中心から行う。給電の方式は、直結給電方式および電磁結合方式のいずれであってもよく、公知の給電構造を採用することができる。
　図２（ａ）および（ｂ）では、シール領域Ｒｓは、送受信領域Ｒ１を含む比較的狭い領域を包囲するように設けた例を示したが、これに限られない。特に、送受信領域Ｒ１の外側に設けられるシール領域Ｒｓは、送受信領域Ｒ１から一定以上の距離を持つように、例えば、誘電体基板１および／または誘電体基板５１の辺の近傍に設けてもよい。もちろん、非送受信領域Ｒ２に設けられる、例えば端子部や駆動回路は、シール領域Ｒｓの外側（すなわち、液晶層が存在しない側）に形成してもよい。送受信領域Ｒ１から一定以上の離れた位置にシール領域Ｒｓを形成することによって、シール材（特に、硬化性樹脂）に含まれている不純物（特にイオン性不純物）の影響を受けてアンテナ特性が低下することを抑制することができる。
　以下、図面を参照して、走査アンテナ１０００の各構成要素をより詳しく説明する。
　＜ＴＦＴ基板１０１の構造＞
　・アンテナ単位領域Ｕ
　図３（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１０１のアンテナ単位領域Ｕを模式的に示す断面図および平面図である。
　アンテナ単位領域Ｕのそれぞれは、誘電体基板（不図示）と、誘電体基板に支持されたＴＦＴ１０と、ＴＦＴ１０を覆う第１絶縁層１１と、第１絶縁層１１上に形成され、ＴＦＴ１０に電気的に接続されたパッチ電極１５と、パッチ電極１５を覆う第２絶縁層１７とを備える。ＴＦＴ１０は、例えば、ゲートバスラインＧＬおよびソースバスラインＳＬの交点近傍に配置されている。
　ＴＦＴ１０は、ゲート電極３Ｇ、島状の半導体層５、ゲート電極３Ｇと半導体層５との間に配置されたゲート絶縁層４、ソース電極７Ｓおよびドレイン電極７Ｄを備える。ＴＦＴ１０の構造は特に限定しない。この例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。
　ゲート電極３Ｇは、ゲートバスラインＧＬに電気的に接続されており、ゲートバスラインＧＬから走査信号を供給される。ソース電極７Ｓは、ソースバスラインＳＬに電気的に接続されており、ソースバスラインＳＬからデータ信号を供給される。ゲート電極３ＧおよびゲートバスラインＧＬは同じ導電膜（ゲート用導電膜）から形成されていてもよい。ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬは同じ導電膜（ソース用導電膜）から形成されていてもよい。ゲート用導電膜およびソース用導電膜は、例えば金属膜である。本明細書では、ゲート用導電膜を用いて形成された層（レイヤー）を「ゲートメタル層」、ソース用導電膜を用いて形成された層を「ソースメタル層」と呼ぶことがある。
　半導体層５は、ゲート絶縁層４を介してゲート電極３Ｇと重なるように配置されている。図示する例では、半導体層５上に、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄが形成されている。ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄは、それぞれ、半導体層５のうちチャネルが形成される領域（チャネル領域）の両側に配置されている。半導体層５は真性アモルファスシリコン（ｉ－ａ－Ｓｉ）層であり、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄはｎ+型アモルファスシリコン（ｎ+－ａ－Ｓｉ）層であってもよい。
　ソース電極７Ｓは、ソースコンタクト層６Ｓに接するように設けられ、ソースコンタクト層６Ｓを介して半導体層５に接続されている。ドレイン電極７Ｄは、ドレインコンタクト層６Ｄに接するように設けられ、ドレインコンタクト層６Ｄを介して半導体層５に接続されている。
　第１絶縁層１１は、ＴＦＴ１０のドレイン電極７Ｄに達するコンタクトホールＣＨ１を有している。
　パッチ電極１５は、第１絶縁層１１上およびコンタクトホールＣＨ１内に設けられており、コンタクトホールＣＨ１内で、ドレイン電極７Ｄと接している。パッチ電極１５は、金属層を含む。パッチ電極１５は、金属層のみから形成された金属電極であってもよい。パッチ電極１５の材料は、ソース電極７Ｓおよびドレイン電極７Ｄと同じであってもよい。ただし、パッチ電極１５における金属層の厚さ（パッチ電極１５が金属電極の場合にはパッチ電極１５の厚さ）は、ソース電極７Ｓおよびドレイン電極７Ｄの厚さよりも大きくなるように設定される。パッチ電極１５における金属層の厚さは、Ａｌ層で形成する場合、例えば０．３μｍ以上に設定される。
　ゲートバスラインＧＬと同じ導電膜を用いて、ＣＳバスラインＣＬが設けられていてもよい。ＣＳバスラインＣＬは、ゲート絶縁層４を介してドレイン電極（またはドレイン電極の延長部分）７Ｄと重なるように配置され、ゲート絶縁層４を誘電体層とする補助容量ＣＳを構成してもよい。
　ゲートバスラインＧＬよりも誘電体基板側に、アライメントマーク（例えば金属層）２１と、アライメントマーク２１を覆う下地絶縁膜２とが形成されていてもよい。アライメントマーク２１は、１枚のガラス基板から例えばｍ枚のＴＦＴ基板を作製する場合において、フォトマスク枚がｎ枚（ｎ＜ｍ）であると、各露光工程を複数回に分けて行う必要が生じる。このようにフォトマスクの枚数（ｎ枚）が１枚のガラス基板１から作製されるＴＦＴ基板１０１の枚数（ｍ枚）よりも少ないとき、フォトマスクのアライメントに用いられる。アライメントマーク２１は省略され得る。
　本実施形態では、ソースメタル層とは異なる層内にパッチ電極１５を形成する。これにより、次のようなメリットが得られる。
　ソースメタル層は、通常金属膜を用いて形成されることから、ソースメタル層内にパッチ電極を形成することも考えられる。しかしながら、パッチ電極は、電子の振動を阻害しない程度に低抵抗であることが好ましく、例えば、厚さが０．３μｍ以上の比較的厚いＡｌ層で形成される。アンテナ性能の観点からは、パッチ電極は厚い方が好ましい。しかしながら、ＴＦＴの構成にも依存するが、例えば１μｍを超える厚さを有するパッチ電極をソースメタル層で形成すると、所望のパターニング精度が得られないという問題が生じることがある。例えば、ソース電極とドレイン電極との間隙（ＴＦＴのチャネル長に相当）を高い精度で制御できないという問題が生じることがある。これに対し、本実施形態では、ソースメタル層とは別個にパッチ電極１５を形成するので、ソースメタル層の厚さとパッチ電極１５の厚さとを独立して制御できる。したがって、ソースメタル層を形成する際の制御性を確保しつつ、所望の厚さのパッチ電極１５を形成できる。
　本実施形態では、パッチ電極１５の厚さを、ソースメタル層の厚さとは別個に、高い自由度で設定できる。なお、パッチ電極１５のサイズは、ソースバスラインＳＬ等ほど厳密に制御される必要がないので、パッチ電極１５を厚くすることによって線幅シフト（設計値とのずれ）が大きくなっても構わない。なお、パッチ電極１５の厚さとソースメタル層の厚さが等しい場合を排除するものではない。
　パッチ電極１５は、主層としてＣｕ層またはＡｌ層を含んでもよい。走査アンテナの性能はパッチ電極１５の電気抵抗と相関があり、主層の厚さは、所望の抵抗が得られるように設定される。電気抵抗の観点から、Ｃｕ層の方がＡｌ層よりもパッチ電極１５の厚さを小さくできる可能性がある。
　・ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴ
　図４（ａ）～（ｃ）は、それぞれ、ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを模式的に示す断面図である。
　ゲート端子部ＧＴは、誘電体基板上に形成されたゲートバスラインＧＬ、ゲートバスラインＧＬを覆う絶縁層、およびゲート端子用上部接続部１９ｇを備えている。ゲート端子用上部接続部１９ｇは、絶縁層に形成されたコンタクトホールＣＨ２内で、ゲートバスラインＧＬと接している。この例では、ゲートバスラインＧＬを覆う絶縁層は、誘電体基板側からゲート絶縁層４、第１絶縁層１１および第２絶縁層１７を含む。ゲート端子用上部接続部１９ｇは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。
　ソース端子部ＳＴは、誘電体基板上（ここではゲート絶縁層４上）に形成されたソースバスラインＳＬ、ソースバスラインＳＬを覆う絶縁層、およびソース端子用上部接続部１９ｓを備えている。ソース端子用上部接続部１９ｓは、絶縁層に形成されたコンタクトホールＣＨ３内で、ソースバスラインＳＬと接している。この例では、ソースバスラインＳＬを覆う絶縁層は、第１絶縁層１１および第２絶縁層１７を含む。ソース端子用上部接続部１９ｓは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。
　トランスファー端子部ＰＴは、第１絶縁層１１上に形成されたパッチ接続部１５ｐと、パッチ接続部１５ｐを覆う第２絶縁層１７と、トランスファー端子用上部接続部１９ｐとを有している。トランスファー端子用上部接続部１９ｐは、第２絶縁層１７に形成されたコンタクトホールＣＨ４内で、パッチ接続部１５ｐと接している。パッチ接続部１５ｐは、パッチ電極１５と同じ導電膜から形成されている。トランスファー端子用上部接続部（上部透明電極ともいう。）１９ｐは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。本実施形態では、各端子部の上部接続部１９ｇ、１９ｓおよび１９ｐは、同じ透明導電膜から形成されている。
　本実施形態では、第２絶縁層１７を形成した後のエッチング工程により、各端子部のコンタクトホールＣＨ２、ＣＨ３、ＣＨ４を同時に形成することができるという利点がある。詳細な製造プロセスは後述する。
　＜ＴＦＴ基板１０１の製造方法＞
　ＴＦＴ基板１０１は、例えば以下の方法で製造され得る。図５は、ＴＦＴ基板１０１の製造工程を例示する図である。
　まず、誘電体基板上に、金属膜（例えばＴｉ膜）を形成し、これをパターニングすることにより、アライメントマーク２１を形成する。誘電体基板としては、例えばガラス基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。次いで、アライメントマーク２１を覆うように、下地絶縁膜２を形成する。下地絶縁膜２として、例えばＳｉＯ2膜を用いる。
　続いて、下地絶縁膜２上に、ゲート電極３ＧおよびゲートバスラインＧＬを含むゲートメタル層を形成する。
　ゲート電極３Ｇは、ゲートバスラインＧＬと一体的に形成され得る。ここでは、誘電体基板上に、スパッタ法などによって、図示しないゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート用導電膜をパターニングすることにより、ゲート電極３ＧおよびゲートバスラインＧＬを得る。ゲート用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ゲート用導電膜として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成する。
　次いで、ゲートメタル層を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４は、ＣＶＤ法等によって形成され得る。ゲート絶縁層４としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。ここでは、ゲート絶縁層４として、ＳｉＮｘ層（厚さ：例えば４１０ｎｍ）を形成する。
　次いで、ゲート絶縁層４上に半導体層５およびコンタクト層を形成する。ここでは、真性アモルファスシリコン膜（厚さ：例えば１２５ｎｍ）およびｎ+型アモルファスシリコン膜（厚さ：例えば６５ｎｍ）をこの順で形成し、パターニングすることにより、島状の半導体層５およびコンタクト層を得る。半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。例えば、半導体層５として酸化物半導体層を形成してもよい。この場合には、半導体層５とソース・ドレイン電極との間にコンタクト層を設けなくてもよい。
　次いで、ゲート絶縁層４上およびコンタクト層上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬを含むソースメタル層を形成する。このとき、コンタクト層もエッチングされ、互いに分離されたソースコンタクト層６Ｓとドレインコンタクト層６Ｄとが形成される。
　ソース用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用導電膜として、ＭｏＮ（厚さ：例えば３０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成する。なお、代わりに、ソース用導電膜として、Ｔｉ（厚さ：例えば３０ｎｍ）、ＭｏＮ（厚さ：例えば３０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成してもよい。
　ここでは、例えば、スパッタ法でソース用導電膜を形成し、ウェットエッチングによりソース用導電膜のパターニング（ソース・ドレイン分離）を行う。この後、例えばドライエッチングにより、コンタクト層のうち、半導体層５のチャネル領域となる領域上に位置する部分を除去してギャップ部を形成し、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄとに分離する。このとき、ギャップ部において、半導体層５の表面近傍もエッチングされる（オーバーエッチング）。
　なお、例えばソース用導電膜としてＴｉ膜およびＡｌ膜をこの順で積層した積層膜を用いる場合には、例えばリン酸酢酸硝酸水溶液を用いて、ウェットエッチングでＡｌ膜のパターニングを行った後、ドライエッチングでＴｉ膜およびコンタクト層（ｎ+型アモルファスシリコン層）６を同時にパターニングしてもよい。あるいは、ソース用導電膜およびコンタクト層を一括してエッチングすることも可能である。ただし、ソース用導電膜またはその下層とコンタクト層６とを同時にエッチングする場合には、基板全体における半導体層５のエッチング量（ギャップ部の掘れ量）の分布の制御が困難となる場合がある。これに対し、上述したように、ソース・ドレイン分離とギャップ部の形成と別個のエッチング工程で行うと、ギャップ部のエッチング量をより容易に制御できる。
　次に、ＴＦＴ１０を覆うように第１絶縁層１１を形成する。この例では、第１絶縁層１１は、半導体層５のチャネル領域と接するように配置される。また、公知のフォトリソグラフィにより、第１絶縁層１１に、ドレイン電極７Ｄに達するコンタクトホールＣＨ１を形成する。
　第１絶縁層１１は、例えば、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁層であってもよい。ここでは、第１絶縁層１１として、例えばＣＶＤ法により、厚さが例えば３３０ｎｍのＳｉＮｘ層を形成する。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１内にパッチ用導電膜を形成し、これをパターニングする。これにより、送受信領域Ｒ１にパッチ電極１５を形成し、非送受信領域Ｒ２にパッチ接続部１５ｐを形成する。パッチ電極１５は、コンタクトホールＣＨ１内でドレイン電極７Ｄと接する。なお、本明細書では、パッチ用導電膜から形成された、パッチ電極１５、パッチ接続部１５ｐを含む層を「パッチメタル層」と呼ぶことがある。
　パッチ用導電膜の材料として、ゲート用導電膜またはソース用導電膜と同様の材料が用いられ得る。ただし、パッチ用導電膜は、ゲート用導電膜およびソース用導電膜よりも厚くなるように設定される。これにより、パッチ電極のシート抵抗を低減させることで、パッチ電極内の自由電子の振動が熱に変わるロスを低減させることが可能になる。パッチ用導電膜の好適な厚さは、例えば、０．３μｍ以上である。これよりも薄いと、シート抵抗が０．１０Ω／ｓｑ以上となり、ロスが大きくなるという問題が生じる可能性がある。パッチ用導電膜の厚さは、例えば３μｍ以下、より好ましくは２μｍ以下である。これよりも厚いとプロセス中の熱応力により基板の反りが生じる場合がある。反りが大きいと、量産プロセスにおいて、搬送トラブル、基板の欠け、または基板の割れなどの問題が発生することがある。
　ここでは、パッチ用導電膜として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば１０００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成する。なお、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば２０００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を形成してもよい。あるいは、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば５００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を形成してもよい。または、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ｃｕ／Ｔｉ）、あるいは、Ｔｉ膜およびＣｕ膜をこの順で積層した積層膜（Ｃｕ／Ｔｉ）を用いてもよい。
　次いで、パッチ電極１５および第１絶縁層１１上に第２絶縁層（厚さ：例えば１００ｎｍ以上３００ｎｍ以下）１７を形成する。第２絶縁層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、第２絶縁層１７として、例えば厚さ２００ｎｍのＳｉＮｘ層を形成する。
　この後、例えばフッ素系ガスを用いたドライエッチングにより、無機絶縁膜（第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４）を一括してエッチングする。エッチングでは、パッチ電極１５、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２が形成され、第２絶縁層１７および第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３が形成される。また、第２絶縁層１７に、パッチ接続部１５ｐに達するコンタクトホールＣＨ４が形成される。
　この例では、無機絶縁膜を一括してエッチングするため、得られたコンタクトホールＣＨ２の側壁では、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４の側面が整合し、コンタクトホールＣＨ３の側壁では、第２絶縁層１７および第１絶縁層１１の側壁が整合する。なお、本明細書において、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、一方の層をマスクとして他方の層のエッチングを行うこと等によって得られる。
　次に、第２絶縁層１７上、およびコンタクトホールＣＨ２、ＣＨ３、ＣＨ４内に、例えばスパッタ法により透明導電膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を形成する。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　次いで、透明導電膜をパターニングすることにより、ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓおよびトランスファー端子用上部接続部１９ｐを形成する。ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓおよびトランスファー端子用上部接続部１９ｐは、各端子部で露出した電極または配線を保護するために用いられる。このようにして、ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴが得られる。
　＜スロット基板２０１の構造＞
　次いで、スロット基板２０１の構造をより具体的に説明する。
　図６は、スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。
　スロット基板２０１は、表面および裏面を有する誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。スロット５７はスロット電極５５を貫通する開口である。この例では、各アンテナ単位領域Ｕに１個のスロット５７が配置されている。
　第４絶縁層５８は、スロット電極５５上およびスロット５７内に形成されている。第４絶縁層５８の材料は、第３絶縁層５２の材料と同じであってもよい。第４絶縁層５８でスロット電極５５を覆うことにより、スロット電極５５と液晶層ＬＣとが直接接触しないので、信頼性を高めることができる。スロット電極５５がＣｕ層で形成されていると、Ｃｕが液晶層ＬＣに溶出することがある。また、スロット電極５５を薄膜堆積技術を用いてＡｌ層で形成すると、Ａｌ層にボイドが含まれることがある。第４絶縁層５８は、Ａｌ層のボイドに液晶材料が侵入するのを防止することができる。なお、Ａｌ層をアルミ箔を接着材により誘電体基板５１に貼り付け、これをパターニングすることによってスロット電極５５を作製すれば、ボイドの問題を回避できる。
　スロット電極５５は、Ｃｕ層、Ａｌ層などの主層５５Ｍを含む。スロット電極５５は、主層５５Ｍと、それを挟むように配置された上層５５Ｕおよび下層５５Ｌとを含む積層構造を有していてもよい。主層５５Ｍの厚さは、材料に応じて表皮効果を考慮して設定され、例えば２μｍ以上３０μｍ以下であってもよい。主層５５Ｍの厚さは、典型的には上層５５Ｕおよび下層５５Ｌの厚さよりも大きい。
　図示する例では、主層５５ＭはＣｕ層、上層５５Ｕおよび下層５５ＬはＴｉ層である。主層５５Ｍと第３絶縁層５２との間に下層５５Ｌを配置することにより、スロット電極５５と第３絶縁層５２との密着性を向上できる。また、上層５５Ｕを設けることにより、主層５５Ｍ（例えばＣｕ層）の腐食を抑制できる。
　反射導電板６５は、導波路３０１の壁を構成するので、表皮深さの３倍以上、好ましくは５倍以上の厚さを有することが好ましい。反射導電板６５は、例えば、削り出しによって作製された厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴは、スロット電極５５と、スロット電極５５を覆う第４絶縁層５８と、上部接続部６０とを備える。第４絶縁層５８は、スロット電極５５に達する開口を有している。上部接続部６０は、開口内でスロット電極５５に接している。本実施形態では、端子部ＩＴは、シール領域Ｒｓ内に配置され、導電性粒子を含有するシール樹脂によって、ＴＦＴ基板におけるトランスファー端子部と接続される（トランスファー部）。
　・トランスファー部
　図７は、ＴＦＴ基板１０１のトランスファー端子部ＰＴと、スロット基板２０１の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図７では、図１～図４と同様の構成要素には同じ参照符号を付している。
　トランスファー部では、端子部ＩＴの上部接続部６０は、ＴＦＴ基板１０１におけるトランスファー端子部ＰＴのトランスファー端子用上部接続部１９ｐと電気的に接続される。本実施形態では、上部接続部６０とトランスファー端子用上部接続部１９ｐとを、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して接続する。
　上部接続部６０、１９ｐは、いずれも、ＩＴＯ膜、ＩＺＯ膜などの透明導電層であり、その表面に酸化膜が形成される場合がある。酸化膜が形成されると、透明導電層同士の電気的な接続が確保できず、コンタクト抵抗が高くなる可能性がある。これに対し、本実施形態では、導電性ビーズ（例えばＡｕビーズ）７１を含む樹脂を介して、これらの透明導電層を接着させるので、表面酸化膜が形成されていても、導電性ビーズが表面酸化膜を突き破る（貫通する）ことにより、コンタクト抵抗の増大を抑えることが可能である。導電性ビーズ７１は、表面酸化膜だけでなく、透明導電層である上部接続部６０、１９ｐをも貫通し、パッチ接続部１５ｐおよびスロット電極５５に直接接していてもよい。
　トランスファー部は、走査アンテナ１０００の中心部および周縁部（すなわち、走査アンテナ１０００の法線方向から見たとき、ドーナツ状の送受信領域Ｒ１の内側および外側）の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。トランスファー部は、液晶を封入するシール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　＜スロット基板２０１の製造方法＞
　スロット基板２０１は、例えば以下の方法で製造され得る。
　まず、誘電体基板上に第３絶縁層（厚さ：例えば２００ｎｍ）５２を形成する。誘電体基板としては、ガラス基板、樹脂基板などの、電磁波に対する透過率の高い（誘電率εMおよび誘電損失ｔａｎδMが小さい）基板を用いることができる。誘電体基板は電磁波の減衰を抑制するために薄い方が好ましい。例えば、ガラス基板の表面に後述するプロセスでスロット電極５５などの構成要素を形成した後、ガラス基板を裏面側から薄板化してもよい。これにより、ガラス基板の厚さを例えば５００μｍ以下に低減できる。
　誘電体基板として樹脂基板を用いる場合、ＴＦＴ等の構成要素を直接、樹脂基板上に形成してもよいし、転写法を用いて樹脂基板上に形成してもよい。転写法によると、例えば、ガラス基板上に樹脂膜（例えばポリイミド膜）を形成し、樹脂膜上に後述するプロセスで構成要素を形成した後、構成要素が形成された樹脂膜とガラス基板とを分離させる。一般に、ガラスよりも樹脂の方が誘電率εMおよび誘電損失ｔａｎδMが小さい。樹脂基板の厚さは、例えば、３μｍ～３００μｍである。樹脂材料としては、ポリイミドの他、例えば、液晶高分子を用いることもできる。
　第３絶縁層５２としては、特に限定しないが、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
　次いで、第３絶縁層５２の上に金属膜を形成し、これをパターニングすることによって、複数のスロット５７を有するスロット電極５５を得る。金属膜としては、厚さが２μｍ～５μｍのＣｕ膜（またはＡｌ膜）を用いてもよい。ここでは、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜を用いる。なお、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）およびＣｕ（厚さ：例えば５０００ｎｍ）をこの順で積層した積層膜を形成してもよい。
　この後、スロット電極５５上およびスロット５７内に第４絶縁層（厚さ：例えば１００ｎｍまたは２００ｎｍ）５８を形成する。第４絶縁層５８の材料は、第３絶縁層の材料と同じであってもよい。この後、非送受信領域Ｒ２において、第４絶縁層５８に、スロット電極５５に達する開口部を形成する。
　次いで、第４絶縁層５８上および第４絶縁層５８の開口部内に透明導電膜を形成し、これをパターニングすることにより、開口部内でスロット電極５５と接する上部接続部６０を形成する。これにより、端子部ＩＴを得る。
　＜ＴＦＴ１０の材料および構造＞
　本実施形態では、各画素に配置されるスイッチング素子として、半導体層５を活性層とするＴＦＴが用いられる。半導体層５はアモルファスシリコン層に限定されず、ポリシリコン層、酸化物半導体層であってもよい。
　酸化物半導体層を用いる場合、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、非送受信領域に設けられる駆動回路に含まれるＴＦＴ）および各アンテナ単位領域に設けられるＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　図３に示す例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　なお、ＴＦＴ１０は、チャネル領域上にエッチストップ層が形成されたエッチストップ型ＴＦＴであってもよい。エッチストップ型ＴＦＴでは、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　また、ＴＦＴ１０は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有するが、ソースおよびドレイン電極は半導体層の下面と接するように配置されていてもよい（ボトムコンタクト構造）。さらに、ＴＦＴ１０は、半導体層の誘電体基板側にゲート電極を有するボトムゲート構造であってもよいし、半導体層の上方にゲート電極を有するトップゲート構造であってもよい。
　（第２の実施形態）
　図面を参照しながら、第２の実施形態の走査アンテナを説明する。本実施形態の走査アンテナにおけるＴＦＴ基板は、各端子部の上部接続部となる透明導電層が、ＴＦＴ基板における第１絶縁層と第２絶縁層との間に設けられている点で、図２に示すＴＦＴ基板１０１と異なる。
　図８（ａ）～（ｃ）は、それぞれ、本実施形態におけるＴＦＴ基板１０２のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。図４と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、アンテナ単位領域Ｕの断面構造は前述の実施形態（図３）と同様であるので図示および説明を省略する。
　本実施形態におけるゲート端子部ＧＴは、誘電体基板上に形成されたゲートバスラインＧＬ、ゲートバスラインＧＬを覆う絶縁層、およびゲート端子用上部接続部１９ｇを備えている。ゲート端子用上部接続部１９ｇは、絶縁層に形成されたコンタクトホールＣＨ２内で、ゲートバスラインＧＬと接している。この例では、ゲートバスラインＧＬを覆う絶縁層は、ゲート絶縁層４および第１絶縁層１１を含む。ゲート端子用上部接続部１９ｇおよび第１絶縁層１１上には第２絶縁層１７が形成されている。第２絶縁層１７は、ゲート端子用上部接続部１９ｇの一部を露出する開口部１８ｇを有している。この例では、第２絶縁層１７の開口部１８ｇは、コンタクトホールＣＨ２全体を露出するように配置されていてもよい。
　ソース端子部ＳＴは、誘電体基板上（ここではゲート絶縁層４上）に形成されたソースバスラインＳＬ、ソースバスラインＳＬを覆う絶縁層、およびソース端子用上部接続部１９ｓを備えている。ソース端子用上部接続部１９ｓは、絶縁層に形成されたコンタクトホールＣＨ３内で、ソースバスラインＳＬと接している。この例では、ソースバスラインＳＬを覆う絶縁層は、第１絶縁層１１のみを含む。第２絶縁層１７は、ソース端子用上部接続部１９ｓおよび第１絶縁層１１上に延設されている。第２絶縁層１７は、ソース端子用上部接続部１９ｓの一部を露出する開口部１８ｓを有している。第２絶縁層１７の開口部１８ｓは、コンタクトホールＣＨ３全体を露出するように配置されていてもよい。
　トランスファー端子部ＰＴは、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）から形成されたソース接続配線７ｐと、ソース接続配線７ｐ上に延設された第１絶縁層１１と、第１絶縁層１１上に形成されたトランスファー端子用上部接続部１９ｐおよびパッチ接続部１５ｐとを有している。
　第１絶縁層１１には、ソース接続配線７ｐを露出するコンタクトホールＣＨ５およびＣＨ６が設けられている。トランスファー端子用上部接続部１９ｐは、第１絶縁層１１上およびコンタクトホールＣＨ５内に配置され、コンタクトホールＣＨ５内で、ソース接続配線７ｐと接している。パッチ接続部１５ｐは、第１絶縁層１１上およびコンタクトホールＣＨ６内に配置され、コンタクトホールＣＨ６内でソース接続配線７ｐと接している。トランスファー端子用上部接続部１９ｐは、透明導電膜から形成された透明電極である。パッチ接続部１５ｐは、パッチ電極１５と同じ導電膜から形成されている。なお、各端子部の上部接続部１９ｇ、１９ｓおよび１９ｐは、同じ透明導電膜から形成されていてもよい。
　第２絶縁層１７は、トランスファー端子用上部接続部１９ｐ、パッチ接続部１５ｐおよび第１絶縁層１１上に延設されている。第２絶縁層１７は、トランスファー端子用上部接続部１９ｐの一部を露出する開口部１８ｐを有している。この例では、第２絶縁層１７の開口部１８ｐは、コンタクトホールＣＨ５全体を露出するように配置されている。一方、パッチ接続部１５ｐは、第２絶縁層１７で覆われている。
　このように、本実施形態では、ソースメタル層に形成されたソース接続配線７ｐによって、トランスファー端子部ＰＴのトランスファー端子用上部接続部１９ｐと、パッチ接続部１５ｐとを電気的に接続している。図示していないが、前述の実施形態と同様に、トランスファー端子用上部接続部１９ｐは、スロット基板２０１におけるスロット電極と、導電性粒子を含有するシール樹脂によって接続される。
　前述した実施形態では、第２絶縁層１７の形成後に、深さが異なるコンタクトホールＣＨ１～ＣＨ４を一括して形成する。例えばゲート端子部ＧＴ上では、比較的厚い絶縁層（ゲート絶縁層４、第１絶縁層１１および第２絶縁層１７）をエッチングするのに対し、トランスファー端子部ＰＴでは、第２絶縁層１７のみをエッチングする。このため、浅いコンタクトホールの下地となる導電膜（例えばパッチ電極用導電膜）がエッチング時に大きなダメージを受ける可能性がある。
　これに対し、本実施形態では、第２絶縁層１７を形成する前にコンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６を形成する。これらのコンタクトホールは第１絶縁層１１のみ、または第１絶縁層１１およびゲート絶縁層４の積層膜に形成されるので、前述の実施形態よりも、一括形成されるコンタクトホールの深さの差を低減できる。したがって、コンタクトホールの下地となる導電膜へのダメージを低減できる。特に、パッチ電極用導電膜にＡｌ膜を用いる場合には、ＩＴＯ膜とＡｌ膜とを直接接触させると良好なコンタクトが得られないことから、Ａｌ膜の上層にＭｏＮ層などのキャップ層を形成することがある。このような場合に、エッチングの際のダメージを考慮してキャップ層の厚さを大きくする必要がないので有利である。
　＜ＴＦＴ基板１０２の製造方法＞
　ＴＦＴ基板１０２は、例えば次のような方法で製造される。図９は、ＴＦＴ基板１０２の製造工程を例示する図である。なお、以下では、各層の材料、厚さ、形成方法などが、前述したＴＦＴ基板１０１と同様である場合には説明を省略する。
　まず、ＴＦＴ基板１０２と同様の方法で、誘電体基板上に、アライメントマーク、下地絶縁層、ゲートメタル層、ゲート絶縁層、半導体層、コンタクト層およびソースメタル層を形成し、ＴＦＴを得る。ソースメタル層を形成する工程では、ソース用導電膜から、ソースおよびドレイン電極、ソースバスラインに加えて、ソース接続配線７ｐも形成する。
　次に、ソースメタル層を覆うように第１絶縁層１１を形成する。この後、第１絶縁層１１およびゲート絶縁層４を一括してエッチングし、コンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６を形成する。エッチングでは、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、送受信領域Ｒ１において、第１絶縁層１１に、ＴＦＴのドレイン電極に達するコンタクトホールＣＨ１が形成される。また、非送受信領域Ｒ２において、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２、第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３およびソース接続配線７ｐに達するコンタクトホールＣＨ５、ＣＨ６が形成される。コンタクトホールＣＨ５をシール領域Ｒｓに配置し、コンタクトホールＣＨ６をシール領域Ｒｓの外側に配置してもよい。あるいは、両方ともシール領域Ｒｓの外部に配置してもよい。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６に透明導電膜を形成し、これをパターニングする。これにより、コンタクトホールＣＨ２内でゲートバスラインＧＬと接するゲート端子用上部接続部１９ｇ、コンタクトホールＣＨ３内でソースバスラインＳＬと接するソース端子用上部接続部１９ｓ、およびコンタクトホールＣＨ５内でソース接続配線７ｐと接するトランスファー端子用上部接続部１９ｐを形成する。
　次に、第１絶縁層１１上、ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓ、トランスファー端子用上部接続部１９ｐ上、およびコンタクトホールＣＨ１、ＣＨ６内に、パッチ電極用導電膜を形成し、パターニングを行う。これにより、送受信領域Ｒ１に、コンタクトホールＣＨ１内でドレイン電極７Ｄと接するパッチ電極１５、非送受信領域Ｒ２に、コンタクトホールＣＨ６内でソース接続配線７ｐと接するパッチ接続部１５ｐを形成する。パッチ電極用導電膜のパターニングは、ウェットエッチングによって行ってもよい。ここでは、透明導電膜（ＩＴＯなど）とパッチ電極用導電膜（例えばＡｌ膜）とのエッチング選択比を大きくできるエッチャントを用いる。これにより、パッチ電極用導電膜のパターニングの際に、透明導電膜をエッチストップとして機能させることができる。ソースバスラインＳＬ、ゲートバスラインＧＬおよびソース接続配線７ｐのうちコンタクトホールＣＨ２、ＣＨ３、ＣＨ５で露出された部分は、エッチストップ（透明導電膜）で覆われているため、エッチングされない。
　続いて、第２絶縁層１７を形成する。この後、例えばフッ素系ガスを用いたドライエッチングにより、第２絶縁層１７のパターニングを行う。これにより、第２絶縁層１７に、ゲート端子用上部接続部１９ｇを露出する開口部１８ｇ、ソース端子用上部接続部１９ｓを露出する開口部１８ｓおよびトランスファー端子用上部接続部１９ｐを露出する開口部１８ｐを設ける。このようにして、ＴＦＴ基板１０２を得る。
　（第３の実施形態）
　図面を参照しながら、第３の実施形態の走査アンテナを説明する。本実施形態の走査アンテナにおけるＴＦＴ基板は、透明導電膜からなる上部接続部をトランスファー端子部に設けない点で、図８に示すＴＦＴ基板１０２と異なる。
　図１０（ａ）～（ｃ）は、それぞれ、本実施形態におけるＴＦＴ基板１０３のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。図８と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、アンテナ単位領域Ｕの構造は前述の実施形態（図３）と同様であるので図示および説明を省略する。
　ゲート端子部ＧＴおよびソース端子部ＳＴの構造は、図８に示すＴＦＴ基板１０２のゲート端子部およびソース端子部の構造と同様である。
　トランスファー端子部ＰＴは、第１絶縁層１１上に形成されたパッチ接続部１５ｐと、パッチ接続部１５ｐ上に積み重ねられた保護導電層２３とを有している。第２絶縁層１７は、保護導電層２３上に延設され、保護導電層２３の一部を露出する開口部１８ｐを有している。一方、パッチ電極１５は、第２絶縁層１７で覆われている。
　＜ＴＦＴ基板１０３の製造方法＞
　ＴＦＴ基板１０３は、例えば次のような方法で製造される。図１１は、ＴＦＴ基板１０３の製造工程を例示する図である。なお、以下では、各層の材料、厚さ、形成方法などが、前述したＴＦＴ基板１０１と同様である場合には説明を省略する。
　まず、ＴＦＴ基板１０１と同様の方法で、誘電体基板上に、アライメントマーク、下地絶縁層、ゲートメタル層、ゲート絶縁層、半導体層、コンタクト層およびソースメタル層を形成し、ＴＦＴを得る。
　次に、ソースメタル層を覆うように第１絶縁層１１を形成する。この後、第１絶縁層１１およびゲート絶縁層４を一括してエッチングし、コンタクトホールＣＨ１～３を形成する。エッチングでは、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、第１絶縁層１１に、ＴＦＴのドレイン電極に達するコンタクトホールＣＨ１が形成されるとともに、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２が形成され、第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３が形成される。トランスファー端子部が形成される領域にはコンタクトホールを形成しない。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１、ＣＨ２、ＣＨ３内に透明導電膜を形成し、これをパターニングする。これにより、コンタクトホールＣＨ２内でゲートバスラインＧＬと接するゲート端子用上部接続部１９ｇ、およびコンタクトホールＣＨ３内でソースバスラインＳＬと接するソース端子用上部接続部１９ｓを形成する。トランスファー端子部が形成される領域では、透明導電膜は除去される。
　次に、第１絶縁層１１上、ゲート端子用上部接続部１９ｇおよびソース端子用上部接続部１９ｓ上、およびコンタクトホールＣＨ１内にパッチ電極用導電膜を形成し、パターニングを行う。これにより、送受信領域Ｒ１に、コンタクトホールＣＨ１内でドレイン電極７Ｄと接するパッチ電極１５を形成し、非送受信領域Ｒ２に、パッチ接続部１５ｐを形成する。前述の実施形態と同様に、パッチ電極用導電膜のパターニングには、透明導電膜（ＩＴＯなど）とパッチ電極用導電膜とのエッチング選択比を確保できるエッチャントを用いる。
　続いて、パッチ接続部１５ｐ上に保護導電層２３を形成する。保護導電層２３として、Ｔｉ層、ＩＴＯ層およびＩＺＯ（インジウム亜鉛酸化物）層など（厚さ：例えば５０ｎｍ以上１００ｎｍ以下）を用いることができる。ここでは、保護導電層２３として、Ｔｉ層（厚さ：例えば５０ｎｍ）を用いる。なお、保護導電層をパッチ電極１５の上に形成してもよい。
　次いで、第２絶縁層１７を形成する。この後、例えばフッ素系ガスを用いたドライエッチングにより、第２絶縁層１７のパターニングを行う。これにより、第２絶縁層１７に、ゲート端子用上部接続部１９ｇを露出する開口部１８ｇ、ソース端子用上部接続部１９ｓを露出する開口部１８ｓ、および保護導電層２３を露出する開口部１８ｐを設ける。このようにして、ＴＦＴ基板１０３を得る。
　＜スロット基板２０３の構造＞
　図１２は、本実施形態における、ＴＦＴ基板１０３のトランスファー端子部ＰＴと、スロット基板２０３の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図１２では、前述の実施形態と同様の構成要素には同じ参照符号を付している。
　まず、本実施形態におけるスロット基板２０３を説明する。スロット基板２０３は、誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　スロット電極５５は、Ｃｕ層またはＡｌ層を主層５５Ｍとする積層構造を有している。送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。送受信領域Ｒ１におけるスロット電極５５の構造は、図６を参照しながら前述したスロット基板２０１の構造と同じである。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴでは、第４絶縁層５８に、スロット電極５５の表面を露出する開口が設けられている。スロット電極５５の露出した領域がコンタクト面５５ｃとなる。このように、本実施形態では、スロット電極５５のコンタクト面５５ｃは、第４絶縁層５８で覆われていない。
　トランスファー部では、ＴＦＴ基板１０３におけるパッチ接続部１５ｐを覆う保護導電層２３と、スロット基板２０３におけるスロット電極５５のコンタクト面５５ｃとを、導電性ビーズ７１を含む樹脂（シール樹脂）を介して接続する。
　本実施形態におけるトランスファー部は、前述の実施形態と同様に、走査アンテナの中心部および周縁部の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。また、シール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　本実施形態では、トランスファー端子部ＰＴおよび端子部ＩＴのコンタクト面に透明導電膜を設けない。このため、保護導電層２３と、スロット基板２０３のスロット電極５５とを、導電性粒子を含有するシール樹脂を介して接続させることができる。
　また、本実施形態では、第１の実施形態（図３および図４）と比べて、一括形成されるコンタクトホールの深さの差が小さいので、コンタクトホールの下地となる導電膜へのダメージを低減できる。
　＜スロット基板２０３の製造方法＞
　スロット基板２０３は、次のようにして製造される。各層の材料、厚さおよび形成方法は、スロット基板２０１と同様であるので、説明を省略する。
　まず、スロット基板２０１と同様の方法で、誘電体基板上に、第３絶縁層５２およびスロット電極５５を形成し、スロット電極５５に複数のスロット５７を形成する。次いで、スロット電極５５上およびスロット内に第４絶縁層５８を形成する。この後、スロット電極５５のコンタクト面となる領域を露出するように、第４絶縁層５８に開口部１８ｐを設ける。このようにして、スロット基板２０３が製造される。
　＜内部ヒーター構造＞
　上述したように、アンテナのアンテナ単位に用いられる液晶材料の誘電異方性ΔεMは大きいことが好ましい。しかしながら、誘電異方性ΔεMが大きい液晶材料（ネマチック液晶）の粘度は大きく、応答速度が遅いという問題がある。特に、温度が低下すると、粘度は上昇する。移動体（例えば、船舶、航空機、自動車）に搭載された走査アンテナの環境温度は変動する。したがって、液晶材料の温度をある程度以上、例えば３０℃以上、あるいは４５℃以上に調整できることが好ましい。設定温度は、ネマチック液晶材料の粘度が概ね１０ｃＰ（センチポアズ）以下となるように設定することが好ましい。
　本発明の実施形態の走査アンテナは、上記の構造に加えて、内部ヒーター構造を有することが好ましい。内部ヒーターとしては、ジュール熱を利用する抵抗加熱方式のヒーターが好ましい。ヒーター用の抵抗膜の材料としては、特に限定されないが、例えば、ＩＴＯやＩＺＯなど比較的比抵抗の高い導電材料を用いることができる。また、抵抗値の調整のために、金属（例えば、ニクロム、チタン、クロム、白金、ニッケル、アルミニウム、銅）の細線やメッシュで抵抗膜を形成してもよい。ＩＴＯやＩＺＯなどの細線やメッシュを用いることもできる。求められる発熱量に応じて、抵抗値を設定すればよい。
　例えば、直径が３４０ｍｍの円の面積（約９０、０００ｍｍ2）を１００Ｖ交流（６０Ｈｚ）で、抵抗膜の発熱温度を３０℃にするためには、抵抗膜の抵抗値を１３９Ω、電流を０．７Ａで、電力密度を８００Ｗ／ｍ2とすればよい。同じ面積を１００Ｖ交流（６０Ｈｚ）で、抵抗膜の発熱温度を４５℃にするためには、抵抗膜の抵抗値を８２Ω、電流を１．２Ａで、電力密度を１３５０Ｗ／ｍ2とすればよい。
　ヒーター用の抵抗膜は、走査アンテナの動作に影響を及ぼさない限りどこに設けてもよいが、液晶材料を効率的に加熱するためには、液晶層の近くに設けることが好ましい。例えば、図１３（ａ）に示すＴＦＴ基板１０４に示す様に、誘電体基板１のほぼ全面に抵抗膜６８を形成してもよい。図１３（ａ）は、ヒーター用抵抗膜６８を有するＴＦＴ基板１０４の模式的な平面図である。抵抗膜６８は、例えば、図３に示した下地絶縁膜２で覆われる。下地絶縁膜２は、十分な絶縁耐圧を有するように形成される。
　抵抗膜６８は、開口部６８ａ、６８ｂおよび６８ｃを有することが好ましい。ＴＦＴ基板１０４とスロット基板とが貼り合せられたとき、パッチ電極１５と対向するようにスロット５７が位置する。このときに、スロット５７のエッジから距離ｄの周囲には抵抗膜６８が存在しないよう開口部６８ａを配置する。ｄは例えば０．５ｍｍである。また、補助容量ＣＳの下部にも開口部６８ｂを配置し、ＴＦＴの下部にも開口部６８ｃを配置することが好ましい。
　なお、アンテナ単位Ｕのサイズは、例えば４ｍｍ×４ｍｍである。また、図１３（ｂ）に示すように、例えば、スロット５７の幅ｓ２は０．５ｍｍ、スロット５７の長さｓ１は３．３ｍｍ、スロット５７の幅方向のパッチ電極１５の幅ｐ２は０．７ｍｍ、スロットの長さ方向のパッチ電極１５の幅ｐ１は０．５ｍｍである。なお、アンテナ単位Ｕ、スロット５７およびパッチ電極１５のサイズ、形状、配置関係などは図１３（ａ）および（ｂ）に示す例に限定されない。
　ヒーター用抵抗膜６８からの電界の影響をさらに低減するために、シールド導電層を形成してもよい。シールド導電層は、例えば、下地絶縁膜２の上に誘電体基板１のほぼ全面に形成される。シールド導電層には、抵抗膜６８のように開口部６８ａ、６８ｂを設ける必要はないが、開口部６８ｃを設けることが好ましい。シールド導電層は、例えば、アルミニウム層で形成され、接地電位とされる。
　また、液晶層を均一に加熱できるように、抵抗膜の抵抗値に分布を持たせることが好ましい。液晶層の温度分布は、最高温度－最低温度（温度むら）が、例えば１５℃以下となることが好ましい。温度むらが１５℃を超えると、位相差変調が面内でばらつき、良好なビーム形成ができなくなるという不具合が発生することがある。また、液晶層の温度がＴｎｉ点（例えば１２５℃）に近づくと、ΔεMが小さくなるので好ましくない。
　図１４（ａ）、（ｂ）および図１５（ａ）～（ｃ）を参照して、抵抗膜における抵抗値の分布を説明する。図１４（ａ）、（ｂ）および図１５（ａ）～（ｃ）に、抵抗加熱構造８０ａ～８０ｅの模式的な構造と電流の分布を示す。抵抗加熱構造は、抵抗膜と、ヒーター用端子とを備えている。
　図１４（ａ）に示す抵抗加熱構造８０ａは、第１端子８２ａと第２端子８４ａとこれらに接続された抵抗膜８６ａとを有している。第１端子８２ａは、円の中心に配置され、第２端子８４ａは円周の全体に沿って配置されている。ここで円は、送受信領域Ｒ１に対応する。第１端子８２ａと第２端子８４ａとの間に直流電圧を供給すると、例えば、第１端子８２ａから第２端子８４ａに放射状に電流ＩＡが流れる。したがって、抵抗膜８６ａは面内の抵抗値は一定であっても、均一に発熱することができる。もちろん、電流の流れる向きは、第２端子８４ａから第１端子８２ａに向かう方向でもよい。
　図１４（ｂ）に抵抗加熱構造８０ｂは、第１端子８２ｂと第２端子８４ｂとこれらに接続された抵抗膜８６ｂとを有している。第１端子８２ｂおよび第２端子８４ｂは円周に沿って互いに隣接して配置されている。抵抗膜８６ｂにおける第１端子８２ｂと第２端子８４ｂとの間を流れる電流ＩＡによって発生する単位面積当たりの発熱量が一定になるように、抵抗膜８６ｂの抵抗値は面内分布を有している。抵抗膜８６ｂの抵抗値の面内分布は、例えば、抵抗膜８６を細線で構成する場合、細線の太さや、細線の密度で調整すればよい。
　図１５（ａ）に示す抵抗加熱構造８０ｃは、第１端子８２ｃと第２端子８４ｃとこれらに接続された抵抗膜８６ｃとを有している。第１端子８２ｃは、円の上側半分の円周に沿って配置されており、第２端子８４ｃは円の下側半分の円周に沿って配置されている。抵抗膜８６ｃを例えば第１端子８２ｃと第２端子８４ｃとの間を上下に延びる細線で構成する場合、電流ＩＡによる単位面積あたりの発熱量が面内で一定になるように、例えば、中央付近の細線の太さや密度が高くなるように調整されている。
　図１５（ｂ）に示す抵抗加熱構造８０ｄは、第１端子８２ｄと第２端子８４ｄとこれらに接続された抵抗膜８６ｄとを有している。第１端子８２ｄと第２端子８４ｄとは、それぞれ円の直径に沿って上下方向、左右方向に延びるように設けられている。図では簡略化しているが、第１端子８２ｄと第２端子８４ｄとは互いに絶縁されている。
　また、図１５（ｃ）に示す抵抗加熱構造８０ｅは、第１端子８２ｅと第２端子８４ｅとこれらに接続された抵抗膜８６ｅとを有している。抵抗加熱構造８０ｅは、抵抗加熱構造８０ｄと異なり、第１端子８２ｅおよび第２端子８４ｅのいずれも円の中心から上下左右の４つの方向に延びる４つの部分を有している。互いに９０度を成す第１端子８２ｅの部分と第２端子８４ｅの部分とは、電流ＩＡが、時計回りに流れるように配置されている。
　抵抗加熱構造８０ｄおよび抵抗加熱構造８０ｅのいずれにおいても、単位面積当たりの発熱量が面内で均一になるように、円周に近いほど電流ＩＡが多くなるように、例えば、円周に近い側の細線を太く、密度が高くなるように調整されている。
　このような内部ヒーター構造は、例えば、走査アンテナの温度を検出して、予め設定された温度を下回ったときに自動的に動作するようにしてもよい。もちろん、使用者の操作に呼応して動作するようにしてもよい。
　＜外部ヒーター構造＞
　本発明の実施形態の走査アンテナは、上記の内部ヒーター構造に代えて、あるいは、内部ヒーター構造とともに、外部ヒーター構造を有してもよい。外部ヒーターとしては、公知の種々のヒーターを用いることができるが、ジュール熱を利用する抵抗加熱方式のヒーターが好ましい。ヒーターの内、発熱する部分をヒーター部ということにする。以下では、ヒーター部として抵抗膜を用いる例を説明する。以下でも、抵抗膜は参照符号６８で示す。
　例えば、図１６（ａ）および（ｂ）に示す液晶パネル１００Ｐａまたは１００Ｐｂの様に、ヒーター用の抵抗膜６８を配置することが好ましい。ここで、液晶パネル１００Ｐａおよび１００Ｐｂは、図１に示した走査アンテナ１０００のＴＦＴ基板１０１と、スロット基板２０１と、これらの間に設けられた液晶層ＬＣとを有し、さらにＴＦＴ基板１０１の外側に、抵抗膜６８を含む抵抗加熱構造を有している。抵抗膜６８をＴＦＴ基板１０１の誘電体基板１の液晶層ＬＣ側に形成してよいが、ＴＦＴ基板１０１の製造プロセスが煩雑化するので、ＴＦＴ基板１０１の外側（液晶層ＬＣとは反対側）に配置することが好ましい。
　図１６（ａ）に示す液晶パネル１００Ｐａは、ＴＦＴ基板１０１の誘電体基板１の外側の表面に形成されたヒーター用抵抗膜６８と、ヒーター用抵抗膜６８を覆う保護層６９ａとを有している。保護層６９ａは省略してもよい。走査アンテナは、例えばプラスチック製のケースに収容されるので、抵抗膜６８にユーザが直接触れることはない。
　抵抗膜６８は、誘電体基板１の外側の表面に、例えば、公知の薄膜堆積技術（例えば、スパッタ法、ＣＶＤ法）、塗布法または印刷法を用いて形成することができる。抵抗膜６８は、必要に応じてパターニングされている。パターニングは、例えば、フォトリソグラフィプロセスで行われる。
　ヒーター用の抵抗膜６８の材料としては、内部ヒーター構造について上述したように、特に限定されず、例えば、ＩＴＯやＩＺＯなど比較的比抵抗の高い導電材料を用いることができる。また、抵抗値の調整のために、金属（例えば、ニクロム、チタン、クロム、白金、ニッケル、アルミニウム、銅）の細線やメッシュで抵抗膜６８を形成してもよい。ＩＴＯやＩＺＯなどの細線やメッシュを用いることもできる。求められる発熱量に応じて、抵抗値を設定すればよい。
　保護層６９ａは、絶縁材料で形成されており、抵抗膜６８を覆うように形成されている。抵抗膜６８がパターニングされており、誘電体基板１が露出されている部分には保護層６９ａを形成しなくてもよい。抵抗膜６８は、後述するように、アンテナの性能が低下しないようにパターニングされる。保護層６９ａを形成する材料が存在することによって、アンテナの性能が低下する場合には、抵抗膜６８と同様に、パターニングされた保護層６９ａを用いることが好ましい。
　保護層６９ａは、ウェットプロセス、ドライプロセスのいずれで形成してもよい。例えば、抵抗膜６８が形成された誘電体基板１の表面に、液状の硬化性樹脂（または樹脂の前駆体）または溶液を付与した後、硬化性樹脂を硬化させることによって形成される。液状の樹脂または樹脂の溶液は、種々の塗布法（例えば、スロットコータ―、スピンコーター、スプレイを用いて）または種々の印刷法で、所定の厚さとなるように誘電体基板１の表面に付与される。その後、樹脂の種類に応じて、室温硬化、加熱硬化、または光硬化することによって、絶縁性樹脂膜で保護層６９ａを形成することができる。絶縁性樹脂膜は、例えば、フォトリソグラフィプロセスでパターニングされ得る。
　保護層６９ａを形成する材料としては、硬化性樹脂材料を好適に用いることができる。硬化性樹脂材料は、熱硬化タイプおよび光硬化タイプを含む。また、熱硬化タイプは、熱架橋タイプおよび熱重合タイプを含む。
　熱架橋タイプの樹脂材料としては、例えば、エポキシ系化合物（例えばエポキシ樹脂）とアミン系化合物の組合せ、エポキシ系化合物とヒドラジド系化合物の組み合わせ、エポキシ系化合物とアルコール系化合物（例えばフェノール樹脂を含む）の組み合わせ、エポキシ系化合物とカルボン酸系化合物（例えば酸無水物を含む）の組み合わせ、イソシアネート系化合物とアミン系化合物の組み合わせ、イソシアネート系化合物とヒドラジド系化合物の組み合わせ、イソシアネート系化合物とアルコール系化合物の組み合わせ（例えばウレタン樹脂を含む）、イソシアネート系化合物とカルボン酸系化合物の組み合わせが挙げられる。また、カチオン重合タイプ接着材としては、例えば、エポキシ系化合物とカチオン重合開始剤の組み合わせ（代表的なカチオン重合開始剤、芳香族スルホニウム塩）が挙げられる。ラジカル重合タイプの樹脂材料としては、例えば、各種アクリル、メタクリル、ウレタン変性アクリル（メタクリル）樹脂等のビニル基を含むモノマーおよび／またはオリゴマーとラジカル重合開始剤の組み合わせ（代表的なラジカル重合開始剤：アゾ系化合物（例えば、ＡＩＢＮ（アゾビスイソブチロニトリル）））、開環重合タイプの樹脂材料としては、例えば、エチレンオキシド系化合物、エチレンイミン系化合物、シロキサン系化合物が挙げられる。この他、マレイミド樹脂、マレイミド樹脂とアミンの組合せ、マレイミドとメタクリル化合物の組合せ、ビスマレイミド－トリアジン樹脂およびポリフェニレンエーテル樹脂を用いることができる。また、ポリイミドも好適に用いることができる。なお、「ポリイミド」は、ポリイミドの前駆体であるポリアミック酸を含む意味で用いる。ポリイミドは、例えば、エポキシ系化合物またはイソシアネート系化合物と組み合わせて用いられる。
　耐熱性、化学的安定性、機械特性の観点から、熱硬化性タイプの樹脂材料を用いることが好ましい。特に、エポキシ樹脂またはポリイミド樹脂を含む樹脂材料が好ましく、機械特性（特に機械強度）および吸湿性の観点から、ポリイミド樹脂を含む樹脂材料が好ましい。ポリイミド樹脂とエポキシ樹脂とを混合して用いることもできる。また、ポリイミド樹脂および／またはエポキシ樹脂に熱可塑性樹脂および／またはエラストマを混合してもよい。さらに、ポリイミド樹脂および／またはエポキシ樹脂として、ゴム変性したものを混合してもよい。熱可塑性樹脂またはエラストマを混合することによって、柔軟性や靱性（タフネス）を向上させることができる。ゴム変性したものを用いても同様の効果を得ることができる。
　光硬化タイプは、紫外線または可視光によって、架橋反応および／または重合反応を起こし、硬化する。光硬化タイプには、例えば、ラジカル重合タイプとカチオン重合タイプがある。ラジカル重合タイプとしては、アクリル樹脂（エポキシ変性アクリル樹脂、ウレタン変性アクリル樹脂、シリコーン変性アクリル樹脂）と光重合開始剤との組み合わせが代表的である。紫外光用ラジカル重合開始剤としては、例えば、アセトフェノン型およびベンゾフェノン型が挙げられる。可視光用ラジカル重合開始剤としては、例えば、ベンジル型およびチオキサントン型を挙げることができる。カチオン重合タイプとしては、エポキシ系化合物と光カチオン重合開始剤との組合せが代表的である。光カチオン重合開始剤は、例えば、ヨードニウム塩系化合物を挙げることができる。なお、光硬化性と熱硬化性とを併せ持つ樹脂材料を用いることもできる。
　図１６（ｂ）に示す液晶パネル１００Ｐｂは、抵抗膜６８と誘電体基板１との間に接着層６７をさらに有している点で、液晶パネル１００Ｐａと異なる。また、保護層６９ｂが予め作製された高分子フィルムまたはガラス板を用いて形成される点が異なる。
　例えば、保護層６９ｂが高分子フィルムで形成された液晶パネル１００Ｐｂは、以下の様にして製造される。
　まず、保護層６９ｂとなる絶縁性の高分子フィルムを用意する。高分子フィルムとしては、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート等のポリエステルフィルム、ポリフェニルスルホン、および、ポリイミド、ポリアミド等のスーパーエンジニアリングプラスチックのフィルムが用いられる。高分子フィルムの厚さ（すなわち、保護層６９ｂの厚さ）は、例えば、５μｍ以上２００μｍ以下である。
　この高分子フィルムの一方の表面の上に、抵抗膜６８を形成する。抵抗膜６８は、上述の方法で形成され得る。抵抗膜６８はパターニングされてもよく、高分子フィルムも必要に応じてパターニングされてもよい。
　抵抗膜６８が形成された高分子フィルム（すなわち、保護層６９ｂと抵抗膜６８とが一体に形成された部材）を、接着材を用いて、誘電体基板１に貼り付ける。接着材としては、上記の保護層６９ａの形成に用いられる硬化性樹脂と同様の硬化性樹脂を用いることができる。さらに、ホットメルトタイプの樹脂材料（接着材）を用いることもできる。ホットメルトタイプの樹脂材料は、熱可塑性樹脂を主成分とし、加熱により溶融し、冷却により固化する。ポリオレフィン系（例えば、ポリエチレン、ポリプロピレン）、ポリアミド系、エチレン酢酸ビニル系が例示される。また、反応性を有するウレタン系のホットメルト樹脂材料（接着材）も販売されている。接着性および耐久性の観点からは、反応性のウレタン系が好ましい。
　また、接着層６７は、抵抗膜６８および保護層（高分子フィルム）６９ｂと同様にパターニングされてもよい。ただし、接着層６７は、抵抗膜６８および保護層６９ｂを誘電体基板１に固定できればよいので、抵抗膜６８および保護層６９ｂよりも小さくてもよい。
　高分子フィルムに代えて、ガラス板を用いて保護層６９ｂを形成することもできる。製造プロセスは、高分子フィルムを用いる場合と同様であってよい。ガラス板の厚さは、１ｍｍ以下が好ましく、０．７ｍｍ以下がさらに好ましい。ガラス板の厚さの下限は特にないが、ハンドリング性の観点から、ガラス板の厚さは０．３ｍｍ以上であることが好ましい。
　図１６（ｂ）に示した液晶パネル１００Ｐｂでは、保護層（高分子フィルムまたはガラス板）６９ｂに形成された抵抗膜６８を誘電体基板１に接着層６７を介して固定したが、抵抗膜６８を誘電体基板１に接触するように配置すればよく、抵抗膜６８および保護層６９ｂを誘電体基板１に固定（接着）する必要は必ずしもない。すなわち、接着層６７を省略してもよい。例えば、抵抗膜６８が形成された高分子フィルム（すなわち、保護層６９ｂと抵抗膜６８とが一体に形成された部材）を、抵抗膜６８が誘電体基板１に接触するように配置し、走査アンテナを収容するケースで、抵抗膜６８を誘電体基板１に押し当てるようにしてもよい。例えば、抵抗膜６８が形成された高分子フィルムを単純に置くだけでは、接触熱抵抗が高くなるおそれがあるので、押し当てることによって接触熱抵抗を低下させることが好ましい。このような構成を採用すると、抵抗膜６８および保護層（高分子フィルムまたはガラス板）６９ｂが一体として形成された部材を取り外し可能にできる。
　なお、抵抗膜６８（および保護層６９ｂ）が後述するようにパターニングされている場合には、アンテナの性能が低下しないように、ＴＦＴ基板に対する位置がずれない程度に固定することが好ましい。
　ヒーター用の抵抗膜６８は、走査アンテナの動作に影響を及ぼさない限りどこに設けてもよいが、液晶材料を効率的に加熱するためには、液晶層の近くに設けることが好ましい。したがって、図１６（ａ）および（ｂ）に示したように、ＴＦＴ基板１０１の外側に設けることが好ましい。また、図１６（ａ）に示したように、ＴＦＴ基板１０１の誘電体基板１の外側に直接、抵抗膜６８を設けた方が、図１６（ｂ）に示したように、接着層６７を介して抵抗膜６８を誘電体基板１の外側に設けるよりも、エネルギー効率が高く、かつ、温度の制御性も高いので好ましい。
　抵抗膜６８は、例えば、図１３（ａ）に示すＴＦＴ基板１０４に対して、誘電体基板１のほぼ全面に設けてもよい。内部ヒーター構造について上述したように、抵抗膜６８は、開口部６８ａ、６８ｂおよび６８ｃを有することが好ましい。
　保護層６９ａおよび６９ｂは、抵抗膜６８を覆うように全面に形成してもよい。上述したように、保護層６９ａまたは６９ｂがアンテナ特性に悪影響を及ぼす場合には、抵抗膜６８の開口部６８ａ、６８ｂおよび６８ｃに対応する開口部を設けてもよい。この場合、保護層６９ａまたは６９ｂの開口部は、抵抗膜６８の開口部６８ａ、６８ｂおよび６８ｃの内側に形成される。
　ヒーター用抵抗膜６８からの電界の影響をさらに低減するために、シールド導電層を形成してもよい。シールド導電層は、例えば、抵抗膜６８の誘電体基板１側に絶縁膜を介して形成される。シールド導電層は、誘電体基板１のほぼ全面に形成される。シールド導電層には、抵抗膜６８のように開口部６８ａ、６８ｂを設ける必要はないが、開口部６８ｃを設けることが好ましい。シールド導電層は、例えば、アルミニウム層で形成され、接地電位とされる。また、液晶層を均一に加熱できるように、抵抗膜の抵抗値に分布を持たせることが好ましい。これらも内部ヒーター構造について上述した通りである。
　抵抗膜は、送受信領域Ｒ１の液晶層ＬＣを加熱できればよいので、例示したように、送受信領域Ｒ１に対応する領域に抵抗膜を設ければよいが、これに限られない。例えば、図２に示したように、ＴＦＴ基板１０１が、送受信領域Ｒ１を含む矩形の領域を画定することができるような外形を有している場合には、送受信領域Ｒ１を含む矩形の領域に対応する領域に抵抗膜を設けてもよい。勿論、抵抗膜の外形は、矩形に限られず、送受信領域Ｒ１を含む、任意の形状であってよい。
　上記の例では、ＴＦＴ基板１０１の外側に抵抗膜を配置したが、スロット基板２０１の外側（液晶層ＬＣとは反対側）に、抵抗膜を配置してもよい。この場合にも、図１６（ａ）の液晶パネル１００Ｐａと同様に、誘電体基板５１に直接、抵抗膜を形成してもよいし、図１６（ｂ）の液晶パネル１００Ｐｂと同様に、接着層を介して、保護層（高分子フィルムまたはガラス板）に形成された抵抗膜を誘電体基板５１に固定してもよい。あるいは、接着層を省略して、抵抗膜が形成された保護層（すなわち、保護層と抵抗膜とが一体に形成された部材）を抵抗膜が誘電体基板５１に接触するように配置してもよい。例えば、抵抗膜が形成された高分子フィルムを単純に置くだけでは、接触熱抵抗が高くなるおそれがあるので、押し当てることによって接触熱抵抗を低下させることが好ましい。このような構成を採用すると、抵抗膜および保護層（高分子フィルムまたはガラス板）が一体として形成された部材を取り外し可能にできる。なお、抵抗膜（および保護層）がパターニングされている場合には、アンテナの性能が低下しないように、スロット基板に対する位置がずれない程度に固定することが好ましい。
　スロット基板２０１の外側に抵抗膜を配置する場合には、抵抗膜のスロット５７に対応する位置に開口部を設けることが好ましい。また、抵抗膜はマイクロ波を十分に透過できる厚さであることが好ましい。
　ここでは、ヒーター部として抵抗膜を用いた例を説明したが、ヒーター部として、この他に、例えば、ニクロム線（例えば巻線）、赤外線ヒーター部などを用いることができる。このような場合にも、アンテナの性能を低下させないように、ヒーター部を配置することが好ましい。
　このような外部ヒーター構造は、例えば、走査アンテナの温度を検出して、予め設定された温度を下回ったときに自動的に動作するようにしてもよい。もちろん、使用者の操作に呼応して動作するようにしてもよい。
　外部ヒーター構造を自動的に動作させるための温度制御装置として、例えば、公知の種々のサーモスタットを用いることができる。例えば、抵抗膜に接続された２つの端子の一方と電源との間に、バイメタルを用いたサーモスタットを接続すればよい。もちろん、温度検出器を用いて、予め設定した温度を下回らないように、外部ヒーター構造に電源から電流を供給するような温度制御装置を用いてもよい。
　＜駆動方法＞
　本発明の実施形態による走査アンテナが有するアンテナ単位のアレイは、ＬＣＤパネルと類似した構造を有しているので、ＬＣＤパネルと同様に線順次駆動を行う。しかしながら、従来のＬＣＤパネルの駆動方法を適用すると、以下の問題が発生する恐れがある。図１７に示す、走査アンテナの１つのアンテナ単位の等価回路図を参照しつつ、走査アンテナに発生し得る問題点を説明する。
　まず、上述したように、マイクロ波領域の誘電異方性ΔεM（可視光に対する複屈折率Δｎ）が大きい液晶材料の比抵抗は低いので、ＬＣＤパネルの駆動方法をそのまま適用すると、液晶層に印加される電圧を十分に保持できない。そうすると、液晶層に印加される実効電圧が低下し、液晶容量の静電容量値が目標値に到達しない。
　このように液晶層に印加された電圧が所定の値からずれると、アンテナのゲインが最大となる方向が所望する方向からずれることになる。そうすると、例えば、通信衛星を正確に追尾できないことになる。これを防止するために、液晶容量Ｃｌｃと電気的に並列に補助容量ＣＳを設け、補助容量ＣＳの容量値Ｃ－Ｃｃｓを十分に大きくする。補助容量ＣＳの容量値Ｃ－Ｃｃｓは、液晶容量Ｃｌｃの電圧保持率が例えば少なくとも３０％、好ましくは５５％以上となるように適宜設定することが好ましい。補助容量ＣＳの容量値Ｃ－Ｃｃｓは、電極ＣＳＥ１および電極ＣＳＥ２の面積および電極ＣＳＥ１と電極ＣＳＥ２との間の誘電体層の厚さおよび誘電率に依存する。典型的には、電極ＣＳＥ１にはパッチ電極１５と同じ電圧が供給され、電極ＣＳＥ２にはスロット電極５５と同じ電圧が供給される。
　また、比抵抗が低い液晶材料を用いると、界面分極および／または配向分極による電圧低下も起こる。これらの分極による電圧低下を防止するために、電圧降下分を見込んだ十分に高い電圧を印加することが考えられる。しかしながら、比抵抗が低い液晶層に高い電圧を印加すると、動的散乱効果（ＤＳ効果）が起こる恐れがある。ＤＳ効果は、液晶層中のイオン性不純物の対流に起因し、液晶層の誘電率εMは平均値（（εM∥＋２εM⊥）／３）に近づく。また、液晶層の誘電率εMを多段階（多階調）で制御するためには、常に十分に高い電圧を印加することもできない。
　上記のＤＳ効果および／または分極による電圧降下を抑制するためには、液晶層に印加する電圧の極性反転周期を十分に短くすればよい。よく知られているように、印加電圧の極性反転周期を短くするとＤＳ効果が起こるしきい値電圧が高くなる。したがって、液晶層に印加する電圧（絶対値）の最大値が、ＤＳ効果が起こるしきい値電圧未満となるように、極性反転周波数を決めればよい。極性反転周波数が３００Ｈｚ以上であれば、例えば比抵抗が１×１０10Ω・ｃｍ、誘電異方性Δε（＠１ｋＨｚ）が－０．６程度の液晶層に絶対値が１０Ｖの電圧を印加しても、良好な動作を確保することができる。また、極性反転周波数（典型的にはフレーム周波数の２倍と同じ）が３００Ｈｚ以上であれば、上記の分極に起因する電圧降下も抑制される。極性反転周期の上限は、消費電力などの観点から約５ｋＨｚ以下であることが好ましい。
　液晶層に印加する電圧の極性反転周波数は、当然に液晶材料（特に比抵抗）に依存する。したがって、液晶材料によっては３００Ｈｚ未満の極性反転周期で電圧を印加しても上記の問題が生じない。ただし、本発明の実施形態による走査アンテナに用いられる液晶材料はＬＣＤに用いられている液晶材料よりも比抵抗が小さいので、概ね６０Ｈｚ以上で駆動することが好ましい。
　上述したように液晶材料の粘度は温度に依存するので、液晶層の温度は適宜制御されることが好ましい。ここで述べた液晶材料の物性および駆動条件は、液晶層の動作温度における値である。逆に言うと、上記の条件で駆動できるように、液晶層の温度を制御することが好ましい。
　図１８（ａ）～（ｇ）を参照して、走査アンテナの駆動に用いられる信号の波形の例を説明する。なお、図１８（ｄ）に、比較のために、ＬＣＤパネルのソースバスラインに供給される表示信号Ｖｓ（ＬＣＤ）の波形を示している。
　図１８（ａ）はゲートバスラインＧ－Ｌ１に供給される走査信号Ｖｇの波形、図１８（ｂ）はゲートバスラインＧ－Ｌ２に供給される走査信号Ｖｇの波形、図１８（ｃ）はゲートバスラインＧ－Ｌ３に供給される走査信号Ｖｇの波形を示し、図１８（ｅ）はソースバスラインに供給されるデータ信号Ｖｄａの波形を示し、図１８（ｆ）はスロット基板のスロット電極（スロット電極）に供給されるスロット電圧Ｖｉｄｃの波形を示し、図１８（ｇ）はアンテナ単位の液晶層に印加される電圧の波形を示す。
　図１８（ａ）～（ｃ）に示す様に、ゲートバスラインに供給される走査信号Ｖｇの電圧が、順次、ローレベル（ＶｇＬ）からハイレベル（ＶｇＨ）に切替わる。ＶｇＬおよびＶｇＨは、ＴＦＴの特性に応じて適宜設定され得る。例えば、ＶｇＬ＝－５Ｖ～０Ｖ、Ｖｇｈ＝＋２０Ｖである。また、ＶｇＬ＝－２０Ｖ、Ｖｇｈ＝＋２０Ｖとしてもよい。あるゲートバスラインの走査信号Ｖｇの電圧がローレベル（ＶｇＬ）からハイレベル（ＶｇＨ）に切替わる時刻から、その次のゲートバスラインの電圧がＶｇＬからＶｇＨに切替わる時刻までの期間を１水平走査期間（１Ｈ）ということにする。また、各ゲートバスラインの電圧がハイレベル（ＶｇＨ）になっている期間を選択期間ＰＳという。この選択期間ＰＳにおいて、各ゲートバスラインに接続されたＴＦＴがオン状態となり、ソースバスラインに供給されているデータ信号Ｖｄａのその時の電圧が、対応するパッチ電極に供給される。データ信号Ｖｄａは例えば－１５Ｖ～＋１５Ｖ（絶対値が１５Ｖ）であり、例えば、１２階調、好ましくは１６階調に対応する絶対値の異なるデータ信号Ｖｄａを用いる。
　ここでは、全てのアンテナ単位にある中間電圧を印加している場合を例示する。すなわち、データ信号Ｖｄａの電圧は、全てのアンテナ単位（ｍ本のゲートバスラインに接続されているとする。）に対して一定であるとする。これはＬＣＤパネルにおいて全面である中間調を表示している場合に対応する。このとき、ＬＣＤパネルでは、ドット反転駆動が行われる。すなわち、各フレームにおいて、互いに隣接する画素（ドット）の極性が互いに逆になるように、表示信号電圧が供給される。
　図１８（ｄ）はドット反転駆動を行っているＬＣＤパネルの表示信号の波形を示している。図１８（ｄ）に示したように、１Ｈ毎にＶｓ（ＬＣＤ）の極性が反転している。この波形を有するＶｓ（ＬＣＤ）が供給されているソースバスラインに隣接するソースバスラインに供給されるＶｓ（ＬＣＤ）の極性は、図１８（ｄ）に示すＶｓ（ＬＣＤ）の極性と逆になっている。また、全ての画素に供給される表示信号の極性は、フレーム毎に反転する。ＬＣＤパネルでは、正極性と負極性とで、液晶層に印加される実効電圧の大きさを完全に一致させることが難しく、かつ、実効電圧の差が輝度の差となり、フリッカーとして観察される。このフリッカーを観察され難くするために、各フレームにおいて極性の異なる電圧が印加される画素（ドット）を空間的に分散させている。典型的には、ドット反転駆動を行うことによって、極性が異なる画素（ドット）を市松模様に配列させる。
　これに対して、走査アンテナにおいては、フリッカー自体は問題とならない。すなわち、液晶容量の静電容量値が所望の値でありさえすればよく、各フレームにおける極性の空間的な分布は問題とならない。したがって、低消費電力等の観点から、ソースバスラインから供給されるデータ信号Ｖｄａの極性反転の回数を少なくする、すなわち、極性反転の周期を長くすることが好ましい。例えば、図１８（ｅ）に示す様に、極性反転の周期を１０Ｈ（５Ｈ毎に極性反転）にすればよい。もちろん、各ソースバスラインに接続されているアンテナ単位の数（典型的には、ゲートバスラインの本数に等しい。）をｍ個とすると、データ信号Ｖｄａの極性反転の周期を２ｍ・Ｈ（ｍ・Ｈ毎に極性反転）としてもよい。データ信号Ｖｄａの極性反転の周期は、２フレーム（１フレーム毎に極性反転）と等しくてもよい。
　また、全てのソースバスラインから供給するデータ信号Ｖｄａの極性を同じにしてもよい。したがって、例えば、あるフレームでは、全てのソースバスラインから正極性のデータ信号Ｖｄａを供給し、次にフレームでは、全てのソースバスラインから負極性のデータ信号Ｖｄａを供給してもよい。
　あるいは、互いに隣接するソースバスラインから供給するデータ信号Ｖｄａの極性を互いに逆極性にしてもよい。例えば、あるフレームでは、奇数列のソースバスラインからは正極性のデータ信号Ｖｄａを供給し、偶数列のソースバスラインからは負極性のデータ信号Ｖｄａを供給する。そして、次のフレームでは、奇数列のソースバスラインからは負極性のデータ信号Ｖｄａを供給し、偶数列のソースバスラインからは正極性のデータ信号Ｖｄａを供給する。このような駆動方法は、ＬＣＤパネルでは、ソースライン反転駆動と呼ばれる。隣接するソースバスラインから供給するデータ信号Ｖｄａを逆極性にすると、フレーム間で供給するデータ信号Ｖｄａの極性を反転させる前に、隣接するソースバスラインを互いに接続する（ショートさせる）ことによって、液晶容量に充電された電荷を隣接する列間でキャンセルさせることができる。したがって、各フレームにおいてソースバスラインから供給する電荷の量を少なくできるという利点が得られる。
　スロット電極の電圧Ｖｉｄｃは図１８（ｆ）に示す様に、例えば、ＤＣ電圧であり、典型的にはグランド電位である。アンテナ単位の容量（液晶容量および補助容量）の容量値は、ＬＣＤパネルの画素容量の容量値よりも大きい（例えば、２０型程度のＬＣＤパネルと比較して約３０倍）ので、ＴＦＴの寄生容量に起因する引込電圧の影響がなく、スロット電極の電圧Ｖｉｄｃをグランド電位として、データ信号Ｖｄａをグランド電位を基準に正負対称な電圧としても、パッチ電極に供給される電圧は正負対称な電圧となる。ＬＣＤパネルにおいては、ＴＦＴの引込電圧を考慮して、対向電極の電圧（共通電圧）を調整することによって、画素電極に正負対称な電圧が印加されるようにしているが、走査アンテナのスロット電圧についてはその必要がなく、グランド電位であってよい。また、図１８に図示しないが、ＣＳバスラインには、スロット電圧Ｖｉｄｃと同じ電圧が供給される。
　アンテナ単位の液晶容量に印加される電圧は、スロット電極の電圧Ｖｉｄｃ（図１８（ｆ））に対するパッチ電極の電圧（すなわち、図１８（ｅ）に示したデータ信号Ｖｄａの電圧）なので、スロット電圧Ｖｉｄｃがグランド電位のとき、図１８（ｇ）に示す様に、図１８（ｅ）に示したデータ信号Ｖｄａの波形と一致する。
　走査アンテナの駆動に用いられる信号の波形は、上記の例に限られない。例えば、図１９および図２０を参照して以下に説明するように、スロット電極の電圧として振動波形を有するＶｉａｃを用いてもよい。
　例えば、図１９（ａ）～（ｅ）に例示する様な信号を用いることができる。図１９では、ゲートバスラインに供給される走査信号Ｖｇの波形を省略しているが、ここでも、図１８（ａ）～（ｃ）を参照して説明した走査信号Ｖｇを用いる。
　図１９（ａ）に示す様に、図１８（ｅ）に示したのと同様に、データ信号Ｖｄａの波形が１０Ｈ周期（５Ｈ毎）で極性反転している場合を例示する。ここでは、データ信号Ｖｄａとして、振幅が最大値｜Ｖｄａmax｜の場合を示す。上述したように、データ信号Ｖｄａの波形は、２フレーム周期（１フレーム毎）で極性反転させてもよい。
　ここで、スロット電極の電圧Ｖｉａｃは、図１９（ｃ）に示す様に、データ信号Ｖｄａ（ＯＮ）と極性が逆で、振動の周期は同じ、振動電圧とする。スロット電極の電圧Ｖｉａｃの振幅は、データ信号Ｖｄａの振幅の最大値｜Ｖｄａmax｜と等しい。すなわち、スロット電圧Ｖｉａｃは、データ信号Ｖｄａ（ＯＮ）と極性反転の周期は同じで、極性が逆（位相が１８０°異なる）で、－Ｖｄａmaxと＋Ｖｄａmaxとの間を振動する電圧とする。
　アンテナ単位の液晶容量に印加される電圧Ｖｌｃは、スロット電極の電圧Ｖｉａｃ（図１９（ｃ））に対するパッチ電極の電圧（すなわち、図１９（ａ）に示したデータ信号Ｖｄａ（ＯＮ）の電圧）なので、データ信号Ｖｄａの振幅が±Ｖｄａmaxで振動しているとき、液晶容量に印加される電圧は、図１９（ｄ）に示す様に、Ｖｄａmaxの２倍の振幅で振動する波形となる。したがって、液晶容量に印加される電圧Ｖｌｃの最大振幅を±Ｖｄａmaxとするために必要なデータ信号Ｖｄａの最大振幅は、±Ｖｄａmax／２となる。
　このようなスロット電圧Ｖｉａｃを用いることによって、データ信号Ｖｄａの最大振幅を半分にできるので、データ信号Ｖｄａを出力するドライバ回路として、例えば、耐圧が２０Ｖ以下の汎用のドライバＩＣを用いることができるという利点が得られる。
　なお、図１９（ｅ）に示す様に、アンテナ単位の液晶容量に印加される電圧Ｖｌｃ（ＯＦＦ）をゼロとするとために、図１９（ｂ）に示す様に、データ信号Ｖｄａ（ＯＦＦ）をスロット電圧Ｖｉａｃと同じ波形にすればよい。
　例えば、液晶容量に印加される電圧Ｖｌｃの最大振幅を±１５Ｖとする場合を考える。スロット電圧として、図１８（ｆ）に示したＶｉｄｃを用い、Ｖｉｄｃ＝０Ｖとすると、図１８（ｅ）に示したＶｄａの最大振幅は、±１５Ｖとなる。これに対して、スロット電圧として、図１９（ｃ）に示したＶｉａｃを用い、Ｖｉａｃの最大振幅を±７．５Ｖとすると、図１９（ａ）に示したＶｄａ（ＯＮ）の最大振幅は、±７．５Ｖとなる。
　液晶容量に印加される電圧Ｖｌｃを０Ｖとする場合、図１８（ｅ）に示したＶｄａを０Ｖとすればよく、図１９（ｂ）に示したＶｄａ（ＯＦＦ）の最大振幅は±７．５Ｖとすればよい。
　図１９（ｃ）に示したＶｉａｃを用いる場合は、液晶容量に印加される電圧Ｖｌｃの振幅は、Ｖｄａの振幅とは異なるので、適宜変換する必要がある。
　図２０（ａ）～（ｅ）に例示する様な信号を用いることもできる。図２０（ａ）～（ｅ）に示す信号は、図１９（ａ）～（ｅ）に示した信号と同様に、スロット電極の電圧Ｖｉａｃを図２０（ｃ）に示す様に、データ信号Ｖｄａ（ＯＮ）と振動の位相が１８０°ずれた振動電圧とする。ただし、図２０（ａ）～（ｃ）にそれぞれ示す様に、データ信号Ｖｄａ（ＯＮ）、Ｖｄａ（ＯＦＦ）およびスロット電圧Ｖｉａｃをいずれも０Ｖと正の電圧との間で振動する電圧としている。スロット電極の電圧Ｖｉａｃの振幅は、データ信号Ｖｄａの振幅の最大値｜Ｖｄａmax｜と等しい。
　このような信号を用いると、駆動回路は正の電圧だけを出力すればよく、低コスト化に寄与する。このように０Ｖと正の電圧との間で振動する電圧を用いても、図２０（ｄ）に示すように、液晶容量に印加される電圧Ｖｌｃ（ＯＮ）は、極性反転する。図２０（ｄ）に示す電圧波形において、＋（正）は、パッチ電極の電圧がスロット電圧よりも高いことを示し、－（負）は、パッチ電極の電圧がスロット電圧よりも低いことを示している。すなわち、液晶層に印加される電界の向き（極性）は、他の例と同様に反転している。液晶容量に印加される電圧Ｖｌｃ（ＯＮ）の振幅はＶｄａmaxである。
　なお、図２０（ｅ）に示す様に、アンテナ単位の液晶容量に印加される電圧Ｖｌｃ（ＯＦＦ）をゼロとするとために、図２０（ｂ）に示す様に、データ信号Ｖｄａ（ＯＦＦ）をスロット電圧Ｖｉａｃと同じ波形にすればよい。
　図１９および図２０を参照して説明したスロット電極の電圧Ｖｉａｃを振動させる（反転させる）駆動方法は、ＬＣＤパネルの駆動方法でいうと、対向電圧を反転させる駆動方法に対応する（「コモン反転駆動」といわれることがある。）。ＬＣＤパネルでは、フリッカーを十分に抑制できないことから、コモン反転駆動は採用されていない。これに対し、走査アンテナでは、フリッカーは問題とならないので、スロット電圧を反転させることができる。振動（反転）は、例えば、フレーム毎に行われる（図１９および図２０における５Ｈを１Ｖ（垂直走査期間またはフレーム）とする）。
　上記の説明では、スロット電極の電圧Ｖｉａｃは１つの電圧が印加される例、すなわち、全てのパッチ電極に対して共通のスロット電極が設けられている例を説明したが、スロット電極を、パッチ電極の１行、または、２以上の行に対応して分割してもよい。ここで、行とは、１つのゲートバスラインにＴＦＴを介して接続されたパッチ電極の集合を指す。このようにスロット電極を複数の行部分に分割すれば、スロット電極の各部分の電圧の極性を互いに独立にできる。例えば、任意のフレームにおいて、パッチ電極に印加される電圧の極性を、隣接するゲートバスラインに接続されたパッチ電極間で互いに逆にできる。このように、パッチ電極の１行毎に極性を反転させる行反転（１Ｈ反転）だけでなく、２以上の行毎に極性を反転させるｍ行反転（ｍＨ反転）を行うことができる。もちろん、行反転とフレーム反転とは組合せられる。
　駆動の単純さの観点からは、任意のフレームにおいて、パッチ電極に印加される電圧の極性を全て同じにし、フレーム毎に極性が反転する駆動が好ましい。
　＜アンテナ単位の配列、ゲートバスライン、ソースバスラインの接続の例＞
　本発明の実施形態の走査アンテナにおいて、アンテナ単位は例えば、同心円状に配列される。
　例えば、ｍ個の同心円に配列されている場合、ゲートバスラインは例えば、各円に対して１本ずつ設けられ、合計ｍ本のゲートバスラインが設けられる。送受信領域Ｒ１の外径を、例えば８００ｍｍとすると、ｍは例えば、２００である。最も内側のゲートバスラインを１番目とすると、１番目のゲートバスラインには、ｎ個（例えば３０個）のアンテナ単位が接続され、ｍ番目のゲートバスラインにはｎｘ個（例えば６２０個）のアンテナ単位が接続されている。
　このような配列では、各ゲートバスラインに接続されているアンテナ単位の数が異なる。また、最も外側の円を構成するｎｘ個のアンテナ単位に接続されているｎｘ本のソースバスラインのうち、最も内側の円を構成するアンテナ単位にも接続されているｎ本のソースバスラインには、ｍ個のアンテナ単位が接続されているが、その他のソースバスラインに接続されているアンテナ単位の数はｍよりも小さい。
　このように、走査アンテナにおけるアンテナ単位の配列は、ＬＣＤパネルにおける画素（ドット）の配列とは異なり、ゲートバスラインおよび／またはソースバスラインによって、接続されているアンテナ単位の数が異なる。したがって、全てのアンテナ単位の容量（液晶容量＋補助容量）を同じにすると、ゲートバスラインおよび／またはソースバスラインによって、接続されている電気的な負荷が異なることになる。そうすると、アンテナ単位への電圧の書き込みにばらつきが生じるという問題がある。
　そこで、これを防止するために、例えば、補助容量の容量値を調整することによって、あるいは、ゲートバスラインおよび／またはソースバスラインに接続するアンテナ単位の数を調整することによって、各ゲートバスラインおよび各ソースバスラインに接続されている電気的な負荷を略同一にすることが好ましい。
　（第４の実施形態）
　以下、第４の実施形態の走査アンテナを説明する。
　本実施形態の走査アンテナに用いられるＴＦＴ基板は、トップゲート構造を有するＴＦＴを有し、かつ、ソースメタル層で形成されたパッチ電極を有する。本実施形態の走査アンテナに用いられるＴＦＴ基板は、先の実施形態よりも少ない製造工程数（例えばフォトマスク数）で製造することができる。
　図２１（ａ）～（ｃ）は、本実施形態におけるＴＦＴ基板１０５を例示する模式的な平面図である。
　ＴＦＴ基板１０５は、複数のアンテナ単位領域Ｕが配列された送受信領域Ｒ１と、端子部などが設けられた非送受信領域Ｒ２とを有している。非送受信領域Ｒ２は、送受信領域Ｒ１を囲むように設けられたシール領域Ｒｓを含んでいる。シール領域Ｒｓは、例えば、端子部が配置される端子部領域と送受信領域Ｒ１との間に位置している。
　図２１（ａ）は、送受信領域Ｒ１のアンテナ単位領域Ｕを示し、図２１（ｂ）は、非送受信領域Ｒ２に設けられたゲート端子部ＧＴ、ＣＳ端子部ＣＴ、トランスファー端子部ＰＴ、ゲート－ソース接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣを示し、図２１（ｃ）は、非送受信領域Ｒ２に設けられたソース端子部ＳＴを示している。トランスファー端子部（トランスファー部ともいう）ＰＴは、シール領域Ｒｓに位置する第１トランスファー端子部ＰＴ１と、シール領域Ｒｓよりも外側（液晶層と反対側）に設けられた第２トランスファー端子部ＰＴ２とを含む。この例では、第１トランスファー端子部ＰＴ１は、シール領域Ｒｓに沿って、送受信領域Ｒ１を包囲するように延びている。
　一般に、ゲート端子部ＧＴおよびソース端子部ＳＴはそれぞれゲートバスライン毎およびソースバスライン毎に設けられる。ゲート－ソース接続部ＳＧは、一般に、ゲートバスライン毎に設けられる。ＣＳ端子部ＣＴは、一般に、ＣＳバスライン毎に設けられる。ＣＳ－ソース接続部ＳＣは、一般に、ＣＳバスライン毎に設けられる。図２１（ｂ）には、ゲート端子部ＧＴと並べて、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２を図示しているが、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数および配置は、それぞれゲート端子部ＧＴとは独立に設定される。通常、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数は、ゲート端子部ＧＴの個数より少なく、ＣＳ電極およびスロット電極の電圧の均一性を考慮して適宜設定される。また、第２トランスファー端子部ＰＴ２は、第１トランスファー端子部ＰＴ１が形成されている場合には省略され得る。
　図２２（ａ）～（ｅ）および図２３（ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０５の模式的な断面図である。図２２（ａ）は、図２１（ａ）中のＡ－Ａ'線に沿ったアンテナ単位領域Ｕの断面を示し、図２２（ｂ）は、図２１（ｂ）中のＢ－Ｂ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図２２（ｃ）は、図２１（ｂ）中のＣ－Ｃ'線に沿ったゲート端子部ＧＴの断面を示し、図２２（ｄ）は、図２１（ｃ）中のＤ－Ｄ'線に沿ったソース端子部ＳＴの断面を示し、図２２（ｅ）は、図２１（ｂ）中のＥ－Ｅ'線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図２３（ａ）は、図２１（ｂ）中のＦ－Ｆ'線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図２３（ｂ）は、図２１（ｂ）中のＧ－Ｇ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図２３（ｃ）は、図２１（ｂ）中のＨ－Ｈ'線に沿ったゲート－ソース接続部ＳＧの断面を示している。
　・アンテナ単位領域Ｕ
　図２１（ａ）および図２２（ａ）に示すように、ＴＦＴ基板１０５における各アンテナ単位領域Ｕは、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄに接続されたパッチ電極７ＰＥとを有する。本実施形態において、パッチ電極７ＰＥは、ソースメタル層７に含まれる。
　ＴＦＴ基板１０５は、図２１～図２３に示すように、誘電体基板１に支持されたソースメタル層７と、ソースメタル層７上に形成されたゲートメタル層３と、ソースメタル層７とゲートメタル層３との間に形成されたゲート絶縁層４と、ゲートメタル層３上に形成された層間絶縁層（第１絶縁層）１１とを有する。ＴＦＴ基板１０５は、層間絶縁層１１上に形成された導電層１９をさらに有する。
　ＴＦＴ１０は、ゲート電極３Ｇ、島状の半導体層５、コンタクト層６Ｓおよび６Ｄ、ゲート電極３Ｇと半導体層５との間に配置されたゲート絶縁層４、ならびに、ソース電極７Ｓおよびドレイン電極７Ｄを備える。本実施形態におけるＴＦＴ１０は、トップゲート構造を有する点において、例えば図３を参照して説明した先の実施形態と異なる。すなわち、ＴＦＴ基板１０５のＴＦＴ１０において、ゲート電極３Ｇは、半導体層５上にゲート絶縁層４を介して配置されている。各ＴＦＴ１０のゲート電極３ＧはゲートバスラインＧＬに接続され、ソース電極７ＳはソースバスラインＳＬに接続されている。
　ＴＦＴ基板１０５のアンテナ単位領域Ｕにおける構造を具体的に説明する。
　ソースメタル層７は、ＴＦＴ１０のソース電極７Ｓおよびドレイン電極７Ｄと、ソースバスラインＳＬと、パッチ電極７ＰＥとを含む。
　ゲート絶縁層４は、パッチ電極７ＰＥに達する開口部４ａを有する。
　ゲートメタル層３は、ＴＦＴ１０のゲート電極３Ｇと、ゲートバスラインＧＬとを含む。
　層間絶縁層（第１絶縁層）１１は、ＴＦＴ１０を覆うように形成されている。層間絶縁層１１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ａと重なる開口部１１ａを有する。ゲート絶縁層４に形成された開口部４ａおよび層間絶縁層１１に形成された開口部１１ａは、コンタクトホールＣＨ＿ａを構成する。
　導電層１９は、コンタクトホールＣＨ＿ａ内でパッチ電極７ＰＥに接触するパッチ導電部１９ａを含む。パッチ導電部１９ａは、パッチ電極７ＰＥの内、開口部４ａによって露出されている部分を覆うように形成されていることが好ましい。パッチ導電部１９ａは、後述する各端子部の上部接続部と同じ導電膜から形成される。
　ＴＦＴ基板１０５において、パッチ電極７ＰＥはソース電極７Ｓおよびドレイン電極７Ｄと同じ導電膜から形成されている（すなわち、パッチ電極７ＰＥはソースメタル層７に含まれる）ので、製造コストを削減することができる。例えば、製造工程数（例えばフォトマスク数）を低減することができる。例えば、図３～図５を参照して説明した第１の実施形態におけるＴＦＴ基板１０１の製造工程では、７枚のフォトマスクを使用する（アライメントマーク２１の形成を除く）。これに対して、本実施形態におけるＴＦＴ基板１０５は、例えば５枚のフォトマスクを使用して製造することができる。導電層１９に含まれるパッチ導電部１９ａは、後述する各端子部の上部接続部と同じ導電膜から形成されるので、ＴＦＴ基板１０５は、５枚のフォトマスクを用いて製造することができる。詳細な製造プロセスは後述する。
　パッチ電極７ＰＥは、パッチ導電部１９ａ、層間絶縁層１１およびゲート絶縁層４の少なくともいずれか１つによって覆われていることが好ましい。パッチ電極７ＰＥがパッチ導電部１９ａ、層間絶縁層１１およびゲート絶縁層４の少なくともいずれか１つによって覆われていると、パッチ電極７ＰＥに腐食が生じることを抑制することができる。また、パッチ電極７ＰＥがパッチ導電部１９ａ、層間絶縁層１１およびゲート絶縁層４の少なくともいずれか１つによって覆われていると、パッチ電極７ＰＥから金属（特にＣｕ）が液晶層ＬＣに溶出することを抑制することができる。
　図示する例では、パッチ電極７ＰＥはパッチ導電部１９ａによって覆われ、かつ、絶縁層で覆われていない。この場合、高いアンテナ性能を実現し得る。
　なお、コンタクトホールＣＨ＿ａおよびパッチ導電部１９ａは、省略され得る。この場合、パッチ電極７ＰＥは、層間絶縁層１１およびゲート絶縁層４によって覆われるので、パッチ電極７ＰＥに腐食が生じることおよびパッチ電極７ＰＥから金属が液晶層ＬＣに溶出することを効果的に抑制することができる。なお、この場合、高いアンテナ性能を得るためには、層間絶縁層１１の厚さおよびゲート絶縁層４の厚さの和が小さいことが好ましい。
　ＴＦＴ基板１０５は、誘電体基板１と半導体層５との間に下地絶縁層２０をさらに有していてもよい。下地絶縁層２０は、例えば誘電体基板１の全面に形成されていてもよい。なお、下地絶縁層２０は、省略され得る。
　本実施形態において、ソース電極、ドレイン電極およびパッチ電極を含む導電膜をソース用導電膜と呼ぶことがある。また、ソース電極、ドレイン電極およびパッチ電極を含むソース用導電膜を用いて形成された層（レイヤー）をソースメタル層と呼ぶことがある。本実施形態において、ソースメタル層は、既に述べたパッチ電極を形成する金属膜として好ましい条件を満たしていることが好ましい。例えば、本実施形態のソースメタル層の厚さは、０．３μｍ以上１μｍ以下であることが好ましい。既に述べたように、ＴＦＴの構成にも依存するが、例えば１μｍを超える厚さを有するソースメタル層は、所望のパターニング精度が得られないことがある。例えば、ソース電極とドレイン電極との間隙（ＴＦＴのチャネル長に相当）の長さを高い精度で制御できないという問題が生じることがある。従って、ソースメタル層の厚さは１μｍ以下であることが好ましい。
　ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極７ＰＥを含むソースメタル層７は、低抵抗金属層（例えばＣｕ層、Ａｌ層、Ａｇ層、Ａｕ層、またはこれらのいずれかを有する積層構造）だけで形成されていてもよいし、低抵抗金属層を含む積層構造を有してもよい。低抵抗金属層を含む積層構造は、低抵抗金属層の上および／または下に、高融点金属含有層を有する。なお、「高融点金属含有層」は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、これらを含む合金、およびこれらの窒化物、ならびに前記金属または合金と前記窒化物との固溶体のいずれかで形成された層を指す。ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極７ＰＥを含むソースメタル層７が有する低抵抗金属層の厚さは、例えば０．３μｍ以上０．９μｍ以下であってもよい。ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極７ＰＥがＡｌ層を含む場合（すなわち、ソースメタル層７がＡｌ層を含む場合）、Ａｌ層の厚さは０．３μｍ以上０．９μｍ以下であることが好ましい。ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極７ＰＥがＣｕ層を含む場合（すなわち、ソースメタル層７がＣｕ層を含む場合）、Ｃｕ層の厚さは０．３μｍ以上０．８μｍ以下であることが好ましい。
　各アンテナ単位領域は、液晶容量と電気的に並列に接続された補助容量を有していてもよい。この例では、補助容量は、ドレイン電極７Ｄと電気的に接続された下部補助容量電極７Ｃと、ゲート絶縁層４と、ゲート絶縁層４を介して下部補助容量電極７Ｃと対向する上部補助容量電極３Ｃとによって構成される。下部補助容量電極７Ｃはソースメタル層７に含まれ、上部補助容量電極３Ｃはゲートメタル層３に含まれる。ゲートメタル層３は、上部補助容量電極３Ｃに接続されたＣＳバスライン（補助容量線）ＣＬをさらに含む。ＣＳバスラインＣＬは、例えば、ゲートバスラインＧＬと略平行に延びている。この例では、上部補助容量電極３Ｃは、ＣＳバスラインＣＬと一体的に形成されている。上部補助容量電極３Ｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。また、この例では、下部補助容量電極７Ｃは、ドレイン電極７Ｄから延設されている。下部補助容量電極７Ｃの幅は、ドレイン電極７Ｄから延設された部分のうち下部補助容量電極７Ｃ以外の部分の幅よりも大きくてもよい。この例では、パッチ電極７ＰＥは、ドレイン電極７Ｄから延設された下部補助容量電極７Ｃから延設されている。なお、補助容量とパッチ電極７ＰＥとの配置関係は図示する例に限定されない。
　・ゲート－ソース接続部ＳＧ
　ＴＦＴ基板１０５は、非送受信領域Ｒ２にゲート－ソース接続部ＳＧを有する。ゲート－ソース接続部ＳＧは、各ゲートバスラインＧＬをソースメタル層７内に形成された接続配線（「ゲート下部接続配線」ということがある。）に電気的に接続する。ゲート－ソース接続部ＳＧを設けることによって、ゲート端子部ＧＴの下部接続部をソースメタル層７で形成することができる。ソースメタル層７で形成された下部接続部を有するゲート端子部ＧＴは、信頼性に優れる。詳細は後述する。
　図２１（ｂ）、図２２（ｂ）、図２３（ｂ）および図２３（ｃ）に示すように、ゲート－ソース接続部ＳＧは、ゲートバスラインＧＬと、ゲート下部接続配線７ｓｇとを、ゲート上部接続部１９ｓｇを介して電気的に接続する。
　具体的には、ゲート－ソース接続部ＳＧは、ゲート下部接続配線７ｓｇと、ゲート絶縁層４に形成された開口部４ｓｇ１と、ゲートバスラインＧＬに接続されたゲートバスライン接続部３ｓｇと、層間絶縁層１１に形成された開口部１１ｓｇ１および開口部１１ｓｇ２と、ゲート上部接続部１９ｓｇとを有している。
　ゲート下部接続配線７ｓｇは、ソースメタル層７に含まれ、ソースバスラインＳＬとは電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｇ１は、ゲート下部接続配線７ｓｇに達している。
　ゲートバスライン接続部３ｓｇは、ゲートメタル層３に含まれ、ゲートバスラインＧＬに接続されている。この例では、ゲートバスライン接続部３ｓｇは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。ゲートバスライン接続部３ｓｇの幅は、ゲートバスラインＧＬの幅よりも大きくてもよい。
　層間絶縁層１１に形成された開口部１１ｓｇ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｇ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｇ１および層間絶縁層１１に形成された開口部１１ｓｇ１は、コンタクトホールＣＨ＿ｓｇ１を構成する。
　層間絶縁層１１に形成された開口部１１ｓｇ２は、ゲートバスライン接続部３ｓｇに達している。層間絶縁層１１に形成された開口部１１ｓｇ２を、コンタクトホールＣＨ＿ｓｇ２ということがある。
　ゲート上部接続部１９ｓｇは、導電層１９に含まれる。ゲート上部接続部１９ｓｇは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｇ１内およびコンタクトホールＣＨ＿ｓｇ２内に形成され、コンタクトホールＣＨ＿ｓｇ１内でゲート下部接続配線７ｓｇと接続され、コンタクトホールＣＨ＿ｓｇ２内でゲートバスライン接続部３ｓｇと接続されている。すなわち、ゲート上部接続部１９ｓｇは、ゲート絶縁層４に形成された開口部４ｓｇ１内でゲート下部接続配線７ｓｇに接触し、層間絶縁層１１に形成された開口部１１ｓｇ２内でゲートバスライン接続部３ｓｇに接触している。
　ゲート上部接続部１９ｓｇは、後述する各端子部の上部接続部と同じ導電膜から形成されている。これにより、ＴＦＴ基板１０５を、５枚のフォトマスクを用いて製造することができる。
　導電層１９は、例えば透明導電層（例えばＩＴＯ層）を含む。導電層１９は、例えば透明導電層のみから形成されていてもよい。あるいは、導電層１９は、透明導電層を含む第１導電層と、第１導電層の下に形成された第２導電層とを含んでもよい。第２導電層は、例えば、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている。
　図示する例では、コンタクトホールＣＨ＿ｓｇ２は、コンタクトホールＣＨ＿ｓｇ１から離間した位置に形成されている。本実施形態はこれに限られず、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、連続していてもよい（すなわち、単一のコンタクトホールとして形成されていてもよい）。コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、単一のコンタクトホールとして同じ工程で形成されてもよい。具体的には、ゲート下部接続配線７ｓｇおよびゲートバスライン接続部３ｓｇに達する単一のコンタクトホールをゲート絶縁層４および第１絶縁層１１に形成し、このコンタクトホール内および層間絶縁層１１上にゲート上部接続部１９ｓｇを形成してもよい。
　・ゲート端子部ＧＴ
　ＴＦＴ基板１０５は、非送受信領域Ｒ２にゲート端子部ＧＴを有する。ゲート端子部ＧＴは、一般に、ゲートバスライン毎に設けられたゲート－ソース接続部ＳＧに対応して設けられる。
　ゲート端子部ＧＴは、図２１（ｂ）および図２２（ｃ）に示すように、ゲート端子用下部接続部７ｇＡ（単に「下部接続部７ｇＡ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇと、層間絶縁層１１に形成された開口部１１ｇと、ゲート端子用上部接続部１９ｇＡ（単に「上部接続部１９ｇＡ」ということもある。）とを有している。
　下部接続部７ｇＡは、ソースメタル層７に含まれる。下部接続部７ｇＡは、ゲート－ソース接続部ＳＧに形成されているゲート下部接続配線７ｓｇと接続されている。この例では、下部接続部７ｇＡは、ゲート下部接続配線７ｓｇから延設され、ゲート下部接続配線７ｓｇと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｇは、下部接続部７ｇＡに達している。
　層間絶縁層１１に形成された開口部１１ｇは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇに重なっている。ゲート絶縁層４に形成された開口部４ｇおよび層間絶縁層１１に形成された開口部１１ｇは、コンタクトホールＣＨ＿ｇを構成する。
　上部接続部１９ｇＡは、導電層１９に含まれる。上部接続部１９ｇＡは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｇ内に形成され、コンタクトホールＣＨ＿ｇ内で、下部接続部７ｇＡと接続されている。すなわち、上部接続部１９ｇＡは、ゲート絶縁層４に形成された開口部４ｇ内で、下部接続部７ｇＡに接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｇＡの全ては、下部接続部７ｇＡと重なっていてもよい。
　ゲート端子部ＧＴは、ゲートメタル層３に含まれる導電部を含まない。
　ゲート端子部ＧＴは、ソースメタル層７に含まれる下部接続部７ｇＡを有するので、優れた信頼性を有する。端子部、特にシール領域Ｒｓよりも外側（液晶層と反対側）に設けられた端子部には、大気中の水分（不純物を含み得る。）によって腐食が生じることがある。大気中の水分は、下部接続部に達するコンタクトホールから侵入し、下部接続部に達し、下部接続部に腐食が起こり得る。腐食の発生を抑制する観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
　ＴＦＴ基板１０５のゲート端子部ＧＴにおいて、下部接続部７ｇＡはソースメタル層７に含まれているので、下部接続部７ｇＡに達するコンタクトホールＣＨ＿ｇは、ゲート絶縁層４に形成された開口部４ｇおよび層間絶縁層１１に形成された開口部１１ｇを有する。コンタクトホールＣＨ＿ｇの深さは、ゲート絶縁層４の厚さおよび層間絶縁層１１の厚さの和である。これに対して、例えば下部接続部がゲートメタル層３に含まれている場合、下部接続部に達するコンタクトホールは、層間絶縁層１１に形成された開口部のみを有し、その深さは層間絶縁層１１の厚さであり、コンタクトホールＣＨ＿ｇの深さよりも小さい。ここで、コンタクトホールの深さおよび絶縁層の厚さは、それぞれ、誘電体基板１の法線方向における深さおよび厚さをいう。他のコンタクトホールおよび絶縁層についても特に断らない限り同様である。このように、ＴＦＴ基板１０５のゲート端子部ＧＴは、下部接続部７ｇＡがソースメタル層７に含まれているので、例えば下部接続部がゲートメタル層３に含まれている場合に比べて、優れた信頼性を有する。
　端子部の上部接続部の厚さが大きい（すなわち導電層１９の厚さが大きい）と、下部接続部に腐食が生じることが抑制される。下部接続部に腐食が生じることを効果的に抑制するために、上述したように、導電層１９は、透明導電層（例えばＩＴＯ層）を含む第１導電層と、第１導電層の下に形成され、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている第２導電層とを含む積層構造を有してもよい。下部接続部に腐食が生じることをより効果的に抑制するために、第２導電層の厚さを例えば１００ｎｍ超としてもよい。
　・ソース端子部ＳＴ
　ソース端子部ＳＴは、図２１（ｃ）および図２２（ｄ）に示すように、ゲート端子部ＧＴと同様の構成を有し得る。ソース端子部ＳＴは、一般に、ソースバスライン毎に設けられる。
　ソース端子部ＳＴは、ソース端子用下部接続部７ｓＡ（単に「下部接続部７ｓＡ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓと、層間絶縁層１１に形成された開口部１１ｓと、ソース端子用上部接続部１９ｓＡ（単に「上部接続部１９ｓＡ」ということもある。）とを有している。
　下部接続部７ｓＡは、ソースメタル層７に含まれ、ソースバスラインＳＬに接続されている。この例では、下部接続部７ｓＡは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｓは、下部接続部７ｓＡに達している。
　層間絶縁層１１に形成された開口部１１ｓは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓに重なっている。ゲート絶縁層４に形成された開口部４ｓおよび層間絶縁層１１に形成された開口部１１ｓは、コンタクトホールＣＨ＿ｓを構成する。
　上部接続部１９ｓＡは、導電層１９に含まれる。上部接続部１９ｓＡは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｓ内に形成され、コンタクトホールＣＨ＿ｓ内で、下部接続部７ｓＡと接続されている。すなわち、上部接続部１９ｓＡは、ゲート絶縁層４に形成された開口部４ｓ内で、下部接続部７ｓＡに接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｓＡの全ては、下部接続部７ｓＡと重なっていてもよい。
　ソース端子部ＳＴは、ゲートメタル層３に含まれる導電部を含まない。
　ソース端子部ＳＴは、ソースメタル層７に含まれる下部接続部７ｓＡを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。上述したように、ゲート端子部ＧＴの下部接続部をソースメタル層７で形成するために、各ゲート端子部ＧＴについて、ゲートメタル層３とソースメタル層７とを接続するゲート－ソース接続部ＳＧが設けられている。これに対して、ソース端子部ＳＴについては、このような接続部を設ける必要がない。
　・ＣＳ端子部ＣＴ、ＣＳ－ソース接続部ＳＣ
　ＴＦＴ基板１０５は、図２１（ｂ）に示すように、非送受信領域Ｒ２に、ＣＳ端子部ＣＴおよびＣＳ－ソース接続部ＳＣを有する。ＣＳ－ソース接続部ＳＣは、例えば、ＣＳバスライン毎に設けられる。ＣＳ端子部ＣＴは、例えばＣＳバスライン毎に設けられたＣＳ－ソース接続部ＳＣに対応して設けられている。ＣＳ端子部ＣＴは、断面構造の図示を省略するが、図２１（ｂ）に示すように、ゲート端子部ＧＴと同様の構成を有していてもよい。ＣＳ－ソース接続部ＳＣについても断面構造の図示を省略するが、ＣＳ－ソース接続部ＳＣは、この例ではゲート－ソース接続部ＳＧと同様の構成を有している。
　具体的には、ＣＳ－ソース接続部ＳＣは、ＣＳ下部接続配線７ｓｃと、ゲート絶縁層４に形成された開口部４ｓｃ１と、ＣＳバスラインＣＬに接続されたＣＳバスライン接続部３ｓｃと、層間絶縁層１１に形成された開口部１１ｓｃ１および開口部１１ｓｃ２と、ＣＳ上部接続部１９ｓｃとを有している。
　ＣＳ下部接続配線７ｓｃは、ソースメタル層７に含まれ、ソースバスラインＳＬとは電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｃ１は、ＣＳ下部接続配線７ｓｃに達している。
　ＣＳバスライン接続部３ｓｃは、ゲートメタル層３に含まれ、ＣＳバスラインＣＬに接続されている。この例では、ＣＳバスライン接続部３ｓｃは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。ＣＳバスライン接続部３ｓｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。
　層間絶縁層１１に形成された開口部１１ｓｃ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｃ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｃ１および層間絶縁層１１に形成された開口部１１ｓｃ１は、コンタクトホールＣＨ＿ｓｃ１を構成する。
　層間絶縁層１１に形成された開口部１１ｓｃ２は、ＣＳバスライン接続部３ｓｃに達している。層間絶縁層１１に形成された開口部１１ｓｃ２を、コンタクトホールＣＨ＿ｓｃ２ということがある。
　ＣＳ上部接続部１９ｓｃは、導電層１９に含まれる。ＣＳ上部接続部１９ｓｃは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｃ１内およびコンタクトホールＣＨ＿ｓｃ２内に形成され、コンタクトホールＣＨ＿ｓｃ１内でＣＳ下部接続配線７ｓｃと接続され、コンタクトホールＣＨ＿ｓｃ２内でＣＳバスライン接続部３ｓｃと接続されている。すなわち、ＣＳ上部接続部１９ｓｃは、ゲート絶縁層４に形成された開口部４ｓｃ１内でＣＳ下部接続配線７ｓｃに接触し、層間絶縁層１１に形成された開口部１１ｓｃ２内でＣＳバスライン接続部３ｓｃに接触している。
　ＣＳ上部接続部１９ｓｃは、各端子部の上部接続部と同じ導電膜から形成されている。これにより、ＴＦＴ基板１０５を、５枚のフォトマスクを用いて製造することができる。ＣＳ－ソース接続部ＳＣを設けることによって、ＣＳ端子部ＣＴの下部接続部をソースメタル層７で形成することができる。これにより、ＴＦＴ基板１０５のＣＳ端子部ＣＴは優れた信頼性を有する。
　ＣＳ端子部ＣＴは、ＣＳ端子用下部接続部７ｃ（単に「下部接続部７ｃ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃと、層間絶縁層１１に形成された開口部１１ｃと、ＣＳ端子用上部接続部１９ｃ（単に「上部接続部１９ｃ」ということもある。）とを有している。
　下部接続部７ｃは、ソースメタル層７に含まれる。下部接続部７ｃは、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと接続されている。この例では、下部接続部７ｃは、ＣＳ下部接続配線７ｓｃから延設されている。この例では、ＣＳ下部接続配線７ｓｃから延設された部分は、後述する第１トランスファー端子部ＰＴ１の下部接続部７ｐ１Ａ、第２トランスファー端子部ＰＴ２の下部接続部７ｐ２、および、下部接続部７ｃを含んでいる。
　ゲート絶縁層４に形成された開口部４ｃは、下部接続部７ｃに達している。
　層間絶縁層１１に形成された開口部１１ｃは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃに重なっている。ゲート絶縁層４に形成された開口部４ｃおよび層間絶縁層１１に形成された開口部１１ｃは、コンタクトホールＣＨ＿ｃを構成する。
　上部接続部１９ｃは、導電層１９に含まれる。上部接続部１９ｃは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｃ内に形成され、コンタクトホールＣＨ＿ｃ内で、下部接続部７ｃと接続されている。すなわち、上部接続部１９ｃは、ゲート絶縁層４に形成された開口部４ｃ内で、下部接続部７ｃに接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｃの全ては、下部接続部７ｃと重なっていてもよい。
　ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる導電部を含まない。
　ＣＳ端子部ＣＴは、ソースメタル層７に含まれる下部接続部７ｃを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　図示する例では、ゲート－ソース接続部ＳＧおよびＣＳ－ソース接続部ＳＣは、シール領域Ｒｓの内側（液晶層側）に設けられている。本実施形態はこれに限られず、ゲート－ソース接続部ＳＧおよび／またはＣＳ－ソース接続部ＳＣは、シール領域Ｒｓの外側（液晶層と反対側）に設けられていてもよい。
　・トランスファー端子部ＰＴ
　第１トランスファー端子部ＰＴ１は、図２１（ｂ）および図２３（ａ）に示すように、第１トランスファー端子用下部接続部７ｐ１Ａ（単に「下部接続部７ｐ１Ａ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１Ａと、層間絶縁層１１に形成された開口部１１ｐ１Ａと、第１トランスファー端子用上部接続部１９ｐ１Ａ（単に「上部接続部１９ｐ１Ａ」ということもある。）とを有している。
　下部接続部７ｐ１Ａは、ソースメタル層７に含まれる。下部接続部７ｐ１Ａは、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ１Ａは、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ１Ａは、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ１Ａは、下部接続部７ｐ１Ａに達している。
　層間絶縁層１１に形成された開口部１１ｐ１Ａは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ａに重なっている。ゲート絶縁層４に形成された開口部４ｐ１Ａおよび層間絶縁層１１に形成された開口部１１ｐ１Ａは、コンタクトホールＣＨ＿ｐ１Ａを構成する。
　上部接続部１９ｐ１Ａは、導電層１９に含まれる。上部接続部１９ｐ１Ａは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ１Ａ内に形成され、コンタクトホールＣＨ＿ｐ１Ａ内で、下部接続部７ｐ１Ａと接続されている。すなわち、上部接続部１９ｐ１Ａは、ゲート絶縁層４に形成された開口部４ｐ１Ａ内で、下部接続部７ｐ１Ａに接触している。上部接続部１９ｐ１Ａは、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続される（図７参照）。
　第１トランスファー端子部ＰＴ１は、この例では、ゲートメタル層３に含まれる導電部を有しない。
　第１トランスファー端子部ＰＴ１は、ソースメタル層７に含まれる下部接続部７ｐ１Ａを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　この例では、ゲート絶縁層４に形成された開口部４ｐ１Ａは、下部接続部７ｐ１Ａの一部のみを露出するように形成されている。誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ａは、下部接続部７ｐ１Ａの内側にある。従って、開口部４ｐ１Ａ内の全ての領域は、誘電体基板１上に下部接続部７ｐ１Ａおよび上部接続部１９ｐ１Ａを有する積層構造を有する。第１トランスファー端子部ＰＴ１において、下部接続部７ｐ１Ａを有しない領域の全ては、ゲート絶縁層４および層間絶縁層１１を有する積層構造を有する。これにより、ＴＦＴ基板１０５の第１トランスファー端子部ＰＴ１は優れた信頼性を有する。優れた信頼性を有するという効果を得る観点からは、ゲート絶縁層４および／または層間絶縁層１１の厚さは大きいことが好ましい。
　下部接続部７ｐ１Ａの内、開口部４ｐ１Ａ内にある部分は、上部接続部１９ｐ１Ａで覆われている。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｐ１Ａの全ては、下部接続部７ｐ１Ａと重なっていてもよい。
　この例では、下部接続部７ｐ１Ａは、互いに隣接する２つのゲートバスラインＧＬの間に配置されている。ゲートバスラインＧＬを挟んで配置された２つの下部接続部７ｐ１Ａは、導電接続部（不図示）を介して電気的に接続されていてもよい。導電接続部は、ゲートメタル層３から形成されていてもよい。
　なお、ここでは、下部接続部７ｐ１Ａは、１つのコンタクトホールＣＨ＿ｐ１Ａによって上部接続部１９ｐ１Ａと接続されているが、１つの下部接続部７ｐ１Ａに対して複数のコンタクトホールが設けられていてもよい。
　第２トランスファー端子部ＰＴ２は、シール領域Ｒｓの外側（送受信領域Ｒ１と反対側）に設けられている。第２トランスファー端子部ＰＴ２は、図２２（ｅ）に示すように、図２３（ａ）に示す第１トランスファー端子部ＰＴ１と同様の断面構造を有している。すなわち、第２トランスファー端子部ＰＴ２は、図２２（ｅ）に示すように、第２トランスファー端子用下部接続部７ｐ２（単に「下部接続部７ｐ２」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ２と、層間絶縁層１１に形成された開口部１１ｐ２と、第２トランスファー端子用上部接続部１９ｐ２（単に「上部接続部１９ｐ２」ということもある。）とを有している。
　下部接続部７ｐ２は、ソースメタル層７に含まれる。下部接続部７ｐ２は、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ２は、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ２は、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃから延設された第１トランスファー端子用下部接続部７ｐ１Ａから延設され、下部接続部７ｐ１Ａと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ２は、下部接続部７ｐ２に達している。
　層間絶縁層１１に形成された開口部１１ｐ２は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ２に重なっている。ゲート絶縁層４に形成された開口部４ｐ２および層間絶縁層１１に形成された開口部１１ｐ２は、コンタクトホールＣＨ＿ｐ２を構成する。
　上部接続部１９ｐ２は、導電層１９に含まれる。上部接続部１９ｐ２は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ２内に形成され、コンタクトホールＣＨ＿ｐ２内で、下部接続部７ｐ２と接続されている。すなわち、上部接続部１９ｐ２は、ゲート絶縁層４に形成された開口部４ｐ２内で、下部接続部７ｐ２に接触している。
　この例では、第２トランスファー端子部ＰＴ２は、ゲートメタル層３に含まれる導電部を有しない。
　第２トランスファー端子部ＰＴ２は、ソースメタル層７に含まれる下部接続部７ｐ２を有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　第２トランスファー端子部ＰＴ２においても、上部接続部１９ｐ２は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続されていてもよい。
　・ＴＦＴ基板１０５の製造方法
　図２４（ａ）～（ｅ）、図２５（ａ）～（ｃ）、および図２６（ａ）～（ｃ）を参照しながら、ＴＦＴ基板１０５の製造方法を説明する。
　図２４（ａ）～（ｅ）、図２５（ａ）～（ｃ）、および図２６（ａ）～（ｃ）は、ＴＦＴ基板１０５の製造方法の一例を示す工程断面図である。これらの図は、それぞれ、図２２（ａ）～（ｃ）および図２３（ａ）に対応する断面を示している。なお、図２２（ｄ）、図２２（ｅ）および図２３（ｂ）に対応する断面については、図示を省略するが、図２２（ｃ）に対応する断面と同様の方法で形成される。各層の材料、厚さ、形成方法などは、図５を参照しながら前述した方法と同様であれば適宜説明を省略することもある。
　上述のように、本実施形態では、ＴＦＴ基板１０５は、誘電体基板１上に、ソースメタル層７、ゲート絶縁層４、ゲートメタル層３、層間絶縁層１１および導電層１９をこの順で有している。
　ソースメタル層７は、ＴＦＴ１０のソース電極７Ｓおよびドレイン電極７Ｄ、パッチ電極７ＰＥ、ソースバスラインＳＬ、下部補助容量電極７Ｃ、各端子部の下部接続部７ｇＡ、７ｓＡ、７ｃ、７ｐ１Ａおよび７ｐ２、ゲート－ソース接続部ＳＧのゲート下部接続配線７ｓｇ、ならびに、ＣＳ－ソース接続部ＳＣのＣＳ下部接続配線７ｓｃを含む。
　ゲートメタル層３は、ＴＦＴ１０のゲート電極３Ｇ、ゲートバスラインＧＬ、ＣＳバスラインＣＬ、上部補助容量電極３Ｃ、ゲート－ソース接続部ＳＧのゲートバスライン接続部３ｓｇ、および、ＣＳ－ソース接続部ＳＣのＣＳバスライン接続部３ｓｃを含む。
　導電層１９は、アンテナ単位領域のパッチ導電部１９ａ、各端子部の上部接続部１９ｇＡ、１９ｓＡ、１９ｃ、１９ｐ１Ａおよび１９ｐ２、ゲート－ソース接続部ＳＧにおけるゲート上部接続部１９ｓｇ、ならびに、ＣＳ－ソース接続部ＳＣにおけるＣＳ上部接続部１９ｓｃを含む。
　まず、図２４（ａ）に示すように、誘電体基板１上に、下地絶縁層２０、真性アモルファスシリコン膜５'およびｎ+型アモルファスシリコン膜６'をこの順で形成する。ここでは、下地絶縁層２０として、例えば厚さ２００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。さらに、例えば厚さ１２０ｎｍの真性アモルファスシリコン膜５'および例えば厚さ３０ｎｍのｎ+型アモルファスシリコン膜６'を形成する。
　次いで、真性アモルファスシリコン膜５'およびｎ+型アモルファスシリコン膜６'をパターニングすることにより、図２４（ｂ）に示すように、島状の半導体層５およびコンタクト層６を得る。なお、半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。
　次いで、図２４（ｃ）に示すように、下地絶縁層２０上およびコンタクト層６上にソース用導電膜７'を形成する。ここでは、ソース用導電膜７'として、Ｔｉ（厚さ：例えば２０ｎｍ）およびＣｕ（厚さ：例えば５００ｎｍ）をこの順で積層した積層膜（Ｃｕ／Ｔｉ）を形成する。
　次いで、ソース用導電膜７'をパターニングすることによって、図２４（ｄ）に示すように、ソースメタル層７を得る。具体的には、ソース電極７Ｓおよびドレイン電極７Ｄと、ドレイン電極７Ｄに接続されたパッチ電極７ＰＥと、ソース電極７Ｓに接続されたソースバスラインＳＬと、ドレイン電極７Ｄに接続された下部補助容量電極７Ｃと、各端子部形成領域の下部接続部７ｇＡ、７ｓＡ、７ｃ、７ｐ１Ａおよび７ｐ２と、ゲート－ソース接続部形成領域のゲート下部接続配線７ｓｇと、ＣＳ－ソース接続部形成領域のＣＳ下部接続配線７ｓｃとを形成する。このとき、コンタクト層６もエッチングされ、互いに分離されたソースコンタクト層６Ｓとドレインコンタクト層６Ｄとが形成される。ここでは、ソース用導電膜７'のパターニングは、ウェットエッチングおよびドライエッチングによって行う。例えば混酸水溶液を用いて、ウェットエッチングでＣｕ膜をパターニングした後、ドライエッチングでＴｉ膜およびコンタクト層（ｎ+型アモルファスシリコン層）６を同時にパターニングしてもよい。
　次に、図２４（ｅ）に示すように、ソースメタル層７および下地絶縁層２０を覆うように第１絶縁膜４を形成する。簡単のために、ゲート絶縁層４と第１絶縁膜４とを同じ参照符号で示す。この例では、第１絶縁膜４は、半導体層５のチャネル領域と接するように配置される。ここでは、第１絶縁膜４として、例えば厚さ３５０ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。
　次いで、図２５（ａ）に示すように、第１絶縁膜４上にゲート用導電膜３'を形成する。ここでは、ゲート用導電膜３'として、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成する。
　次いで、ゲート用導電膜３'をパターニングすることにより、図２５（ｂ）に示すように、ゲートメタル層３を得る。具体的には、第１絶縁膜４を介して半導体層５と対向する部分を含むゲート電極３Ｇと、ゲート電極３Ｇに接続されたゲートバスラインＧＬと、第１絶縁膜４を介して下部補助容量電極７Ｃと対向する部分を含む上部補助容量電極３Ｃと、上部補助容量電極３Ｃに接続されたＣＳバスラインＣＬと、ゲート－ソース接続部形成領域のゲートバスライン接続部３ｓｇと、ＣＳ－ソース接続部形成領域のＣＳバスライン接続部３ｓｃとを形成する。ここでは、ゲート用導電膜３'のパターニングは、ウェットエッチングによって行う。このようにして、ＴＦＴ１０が得られる。
　ここでは、ゲート－ソース接続部形成領域において、ゲート下部接続配線７ｓｇの少なくとも一部は、ゲートバスライン接続部３ｓｇと重ならないように形成されている。ＣＳ－ソース接続部形成領域において、ＣＳ下部接続配線７ｓｃの少なくとも一部は、ＣＳバスライン接続部３ｓｃと重ならないように形成されている。アンテナ単位形成領域において、ゲートメタル層３は、パッチ電極７ＰＥと重ならないように形成されている。また、各端子部形成領域は、ゲートメタル層３に含まれる導電部を有しない。
　次に、図２５（ｃ）に示すように、ＴＦＴ１０およびゲートメタル層３を覆うように第２絶縁膜１１を形成する。簡単のために、層間絶縁層１１と第２絶縁膜１１とを同じ参照符号で示す。ここでは、第２絶縁膜１１として、例えば厚さ３００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。
　次いで、公知のフォトリソグラフィプロセスによって、第２絶縁膜１１および第１絶縁膜４のエッチングを行うことにより、図２６（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。具体的には、アンテナ単位形成領域においてパッチ電極７ＰＥに達するコンタクトホールＣＨ＿ａと、ゲート端子部形成領域において下部接続部７ｇＡに達するコンタクトホールＣＨ＿ｇと、ソース端子部形成領域において下部接続部７ｓＡに達するコンタクトホールＣＨ＿ｓと、ＣＳ端子部形成領域において下部接続部７ｃに達するコンタクトホールＣＨ＿ｃと、第１トランスファー端子部形成領域において下部接続部７ｐ１Ａに達するコンタクトホールＣＨ＿ｐ１Ａと、第２トランスファー端子部形成領域において下部接続部７ｐ２に達するコンタクトホールＣＨ＿ｐ２と、ゲート－ソース接続部形成領域においてゲート下部接続配線７ｓｇに達するコンタクトホールＣＨ＿ｓｇ１およびゲートバスライン接続部３ｓｇに達するコンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）と、ＣＳ－ソース接続部形成領域においてＣＳ下部接続配線７ｓｃに達するコンタクトホールＣＨ＿ｓｃ１およびＣＳバスライン接続部３ｓｃに達するコンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）とを形成する。
　このエッチング工程では、ゲートメタル層３をエッチストップとして第２絶縁膜１１および第１絶縁膜４のエッチングが行われる。例えばゲート－ソース接続部形成領域では、コンタクトホールＣＨ＿ｓｇ１形成領域においては第２絶縁膜１１および第１絶縁膜４が一括してエッチングされるとともに、コンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）形成領域においてはゲートバスライン接続部３ｓｇがエッチストップとして機能することにより第２絶縁膜１１のみがエッチングされる。これにより、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）が得られる。コンタクトホールＣＨ＿ｓｇ１は、ゲート絶縁層４に形成され、ゲート下部接続配線７ｓｇに達する開口部４ｓｇ１と、層間絶縁層１１に形成され、開口部４ｓｇ１に重なる開口部１１ｓｇ１とを有する。ここで、ゲート下部接続配線７ｓｇの少なくとも一部は、ゲートバスライン接続部３ｓｇと重ならないように形成されているので、開口部４ｓｇ１と開口部１１ｓｇ１とを有するコンタクトホールＣＨ＿ｓｇ１が形成される。コンタクトホールＣＨ＿ｓｇ１の側面において、開口部４ｓｇ１の側面と開口部１１ｓｇ１の側面とが整合していてもよい。
　第２絶縁膜１１および第１絶縁膜４は、例えば、同一のエッチャントを用いて一括してエッチングされる。ここでは、フッ素系ガスを用いたドライエッチングによって第２絶縁膜１１および第１絶縁膜４をエッチングする。第２絶縁膜１１および第１絶縁膜４は、異なるエッチャントを用いてエッチングされてもよい。
　このように、形成されるコンタクトホールのうち、層間絶縁層１１に形成された開口部とゲート絶縁層４に形成された開口部とを有するコンタクトホールにおいて、層間絶縁層１１に形成された開口部の側面とゲート絶縁層４に形成された開口部の側面とは整合し得る。
　ＣＳ－ソース接続部形成領域では、コンタクトホールＣＨ＿ｓｃ１形成領域においては第２絶縁膜１１および第１絶縁膜４が一括してエッチングされるとともに、コンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）形成領域においてはＣＳバスライン接続部３ｓｃがエッチストップとして機能することにより第２絶縁膜１１のみがエッチングされる。これにより、コンタクトホールＣＨ＿ｓｃ１およびコンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）が得られる。コンタクトホールＣＨ＿ｓｃ１は、ゲート絶縁層４に形成され、ＣＳ下部接続配線７ｓｃに達する開口部４ｓｃ１と、層間絶縁層１１に形成され、開口部４ｓｃ１に重なる開口部１１ｓｃ１とを有する。ここで、ＣＳ下部接続配線７ｓｃの少なくとも一部は、ＣＳバスライン接続部３ｓｃと重ならないように形成されているので、開口部４ｓｃ１と開口部１１ｓｃ１とを有するコンタクトホールＣＨ＿ｓｃ１が形成される。コンタクトホールＣＨ＿ｓｃ１の側面において、開口部４ｓｃ１の側面と開口部１１ｓｃ１の側面とが整合していてもよい。
　アンテナ単位形成領域においては、誘電体基板１の法線方向から見たとき、パッチ電極７ＰＥと重ならないようにゲートメタル層３が形成されているので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ａが形成される。コンタクトホールＣＨ＿ａは、ゲート絶縁層４に形成され、パッチ電極７ＰＥに達する開口部４ａと、層間絶縁層１１に形成され、開口部４ａに重なる開口部１１ａとを有する。コンタクトホールＣＨ＿ａの側面において、開口部４ａの側面と開口部１１ａの側面とが整合していてもよい。
　各端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされる。
　ゲート端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｇが形成される。コンタクトホールＣＨ＿ｇは、ゲート絶縁層４に形成され、下部接続部７ｇＡに達する開口部４ｇと、層間絶縁層１１に形成され、開口部４ｇに重なる開口部１１ｇとを有する。コンタクトホールＣＨ＿ｇの側面において、開口部４ｇの側面と開口部１１ｇの側面とが整合していてもよい。
　ソース端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｓが形成される。コンタクトホールＣＨ＿ｓは、ゲート絶縁層４に形成され、下部接続部７ｓＡに達する開口部４ｓと、層間絶縁層１１に形成され、開口部４ｓに重なる開口部１１ｓとを有する。コンタクトホールＣＨ＿ｓの側面において、開口部４ｓの側面と開口部１１ｓの側面とが整合していてもよい。
　ＣＳ端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｃが形成される。コンタクトホールＣＨ＿ｃは、ゲート絶縁層４に形成され、下部接続部７ｃに達する開口部４ｃと、層間絶縁層１１に形成され、開口部４ｃに重なる開口部１１ｃとを有する。コンタクトホールＣＨ＿ｃの側面において、開口部４ｃの側面と開口部１１ｃの側面とが整合していてもよい。
　第１トランスファー端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ１Ａが形成される。コンタクトホールＣＨ＿ｐ１Ａは、ゲート絶縁層４に形成され、下部接続部７ｐ１Ａに達する開口部４ｐ１Ａと、層間絶縁層１１に形成され、開口部４ｐ１Ａに重なる開口部１１ｐ１Ａとを有する。コンタクトホールＣＨ＿ｐ１Ａの側面において、開口部４ｐ１Ａの側面と開口部１１ｐ１Ａの側面とが整合していてもよい。
　第２トランスファー端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、第２絶縁膜１１および第１絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ２が形成される。コンタクトホールＣＨ＿ｐ２は、ゲート絶縁層４に形成され、下部接続部７ｐ２に達する開口部４ｐ２と、層間絶縁層１１に形成され、開口部４ｐ２に重なる開口部１１ｐ２とを有する。コンタクトホールＣＨ＿ｐ２の側面において、開口部４ｐ２の側面と開口部１１ｐ２の側面とが整合していてもよい。
　次いで、図２６（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ａ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１Ａ内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、例えばスパッタ法により導電膜１９'を形成する。導電膜１９’は、例えば透明導電膜を含む。ここでは、導電膜１９'として、例えば厚さ７０ｎｍのＩＴＯ膜を用いる。あるいは、導電膜１９'として、Ｔｉ（厚さ：例えば５０ｎｍ）およびＩＴＯ（厚さ：例えば７０ｎｍ）をこの順で積層した積層膜（ＩＴＯ／Ｔｉ）を用いてもよい。Ｔｉ膜に代えて、ＭｏＮｂＮｉ膜、ＭｏＮｂ膜、ＭｏＷ膜、Ｗ膜およびＴａ膜からなる群から選択される１つの膜または２以上の膜の積層膜を用いてもよい。すなわち、導電膜１９'として、Ｔｉ膜、ＭｏＮｂＮｉ膜、ＭｏＮｂ膜、ＭｏＷ膜、Ｗ膜およびＴａ膜からなる群から選択される１つの膜または２以上の膜の積層膜と、ＩＴＯ膜とをこの順で積層した積層膜を用いてもよい。
　次いで、導電膜１９'をパターニングすることにより、図２６（ｃ）に示すように、導電層１９を得る。これにより、アンテナ単位領域Ｕ、ゲート端子部ＧＴ、ソース端子部ＳＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、第２トランスファー端子部ＰＴ２、ゲート－ソース接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣが得られる。
　具体的には、アンテナ単位領域ＵにおいてコンタクトホールＣＨ＿ａ内でパッチ電極７ＰＥと接触するパッチ導電部１９ａと、ゲート端子部ＧＴにおいてコンタクトホールＣＨ＿ｇ内で下部接続部７ｇＡと接触する上部接続部１９ｇＡと、ソース端子部ＳＴにおいてコンタクトホールＣＨ＿ｓ内で下部接続部７ｓＡと接触する上部接続部１９ｓＡと、ＣＳ端子部ＣＴにおいてコンタクトホールＣＨ＿ｃ内で下部接続部７ｃと接触する上部接続部１９ｃと、第１トランスファー端子部ＰＴ１においてコンタクトホールＣＨ＿ｐ１Ａ内で下部接続部７ｐ１Ａと接触する上部接続部１９ｐ１Ａと、第２トランスファー端子部ＰＴ２においてコンタクトホールＣＨ＿ｐ２内で下部接続部７ｐ２と接触する上部接続部１９ｐ２と、ゲート－ソース接続部ＳＧにおいてコンタクトホールＣＨ＿ｓｇ１内でゲート下部接続配線７ｓｇと接触し、コンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）内でゲートバスライン接続部３ｓｇと接触するゲート上部接続部１９ｓｇと、ＣＳ－ソース接続部ＳＣにおいてコンタクトホールＣＨ＿ｓｃ１内でＣＳ下部接続配線７ｓｃと接触し、コンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）内でＣＳバスライン接続部３ｓｃと接触するＣＳ上部接続部１９ｓｃとを形成する。アンテナ単位領域Ｕにおいて、パッチ導電部１９ａは、パッチ電極７ＰＥの内、コンタクトホールＣＨ＿ａによって露出されている部分を覆うように形成されることが好ましい。各端子部において、上部接続部は、下部接続部の内、コンタクトホールによって露出されている部分を覆うように形成されることが好ましい。ゲート－ソース接続部ＳＧにおいて、ゲート上部接続部１９ｓｇは、ゲート下部接続配線７ｓｇの内、コンタクトホールＣＨ＿ｓｇ１によって露出されている部分を覆い、ゲートバスライン接続部３ｓｇの内、コンタクトホールＣＨ＿ｓｇ２によって露出されている部分を覆うように形成されることが好ましい。ＣＳ－ソース接続部ＳＣにおいて、ＣＳ上部接続部１９ｓｃは、ＣＳ下部接続配線７ｓｃの内、コンタクトホールＣＨ＿ｓｃ１によって露出されている部分を覆い、ＣＳバスライン接続部３ｓｃの内、コンタクトホールＣＨ＿ｓｃ２によって露出されている部分を覆うように形成されることが好ましい。
　このようにして、ＴＦＴ基板１０５が製造される。
　上述したように、上記のＴＦＴ基板１０５の製造方法では、ゲートメタル層３をエッチストップとして第２絶縁膜１１および第１絶縁膜４のエッチングが行われる。これにより、ＴＦＴ基板１０５は５枚のフォトマスクを用いて製造することができる。
　・変形例１
　以下、図２７～図２９を参照しながら、本実施形態の変形例１のＴＦＴ基板を説明する。
　図２７（ａ）～（ｃ）は、本実施形態の変形例１のＴＦＴ基板１０６を例示する模式的な平面図である。
　図２７（ａ）は、送受信領域Ｒ１のアンテナ単位領域Ｕを示し、図２７（ｂ）は、非送受信領域Ｒ２に設けられたゲート端子部ＧＴ、ＣＳ端子部ＣＴ、トランスファー端子部ＰＴ、ゲート－ソース接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣを示し、図２７（ｃ）は、非送受信領域Ｒ２に設けられたソース端子部ＳＴを示している。
　図２８（ａ）～（ｅ）および図２９（ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０６の模式的な断面図である。図２８（ａ）は、図２７（ａ）中のＡ－Ａ'線に沿ったアンテナ単位領域Ｕの断面を示し、図２８（ｂ）は、図２７（ｂ）中のＢ－Ｂ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図２８（ｃ）は、図２７（ｂ）中のＣ－Ｃ'線に沿ったゲート端子部ＧＴの断面を示し、図２８（ｄ）は、図２７（ｃ）中のＤ－Ｄ'線に沿ったソース端子部ＳＴの断面を示し、図２８（ｅ）は、図２７（ｂ）中のＥ－Ｅ'線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図２９（ａ）は、図２７（ｂ）中のＦ－Ｆ'線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図２９（ｂ）は、図２７（ｂ）中のＧ－Ｇ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図２９（ｃ）は、図２７（ｂ）中のＨ－Ｈ'線に沿ったゲート－ソース接続部ＳＧの断面を示している。
　ＴＦＴ基板１０６は、第１トランスファー端子部ＰＴ１において、ＴＦＴ基板１０５と異なる構造を有する。以下では、ＴＦＴ基板１０５と異なる点を主に説明する。
　図２１（ｂ）および図２３（ａ）を参照して説明したように、ＴＦＴ基板１０５の第１トランスファー端子部ＰＴ１においては、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ａは、下部接続部７ｐ１Ａの内側にある。
　これに対して、ＴＦＴ基板１０６の第１トランスファー端子部ＰＴ１においては、図２７（ｂ）および図２９（ａ）に示すように、上部接続部１９ｐ１Ｂは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ｂ内において、下部接続部７ｐ１Ｂと重ならない部分を含む。
　ＴＦＴ基板１０６の第１トランスファー端子部ＰＴ１は、図２７（ｂ）および図２９（ａ）に示すように、第１トランスファー端子用下部接続部７ｐ１Ｂ（単に「下部接続部７ｐ１Ｂ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１Ｂと、層間絶縁層１１に形成された開口部１１ｐ１Ｂと、第１トランスファー端子用上部接続部１９ｐ１Ｂ（単に「上部接続部１９ｐ１Ｂ」ということもある。）とを有している。
　下部接続部７ｐ１Ｂは、ソースメタル層７に含まれる。下部接続部７ｐ１Ｂは、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ１Ｂは、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ１Ｂは、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ１Ｂは、下部接続部７ｐ１Ｂに達している。
　層間絶縁層１１に形成された開口部１１ｐ１Ｂは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ｂに重なっている。ゲート絶縁層４に形成された開口部４ｐ１Ｂおよび層間絶縁層１１に形成された開口部１１ｐ１Ｂは、コンタクトホールＣＨ＿ｐ１Ｂを構成する。
　上部接続部１９ｐ１Ｂは、導電層１９に含まれる。上部接続部１９ｐ１Ｂは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ１Ｂ内に形成され、コンタクトホールＣＨ＿ｐ１Ｂ内で、下部接続部７ｐ１Ｂと接続されている。すなわち、上部接続部１９ｐ１Ｂは、ゲート絶縁層４に形成された開口部４ｐ１Ｂ内で、下部接続部７ｐ１Ｂに接触している。
　第１トランスファー端子部ＰＴ１は、この例では、ゲートメタル層３に含まれる導電部を有しない。
　この例では、下部接続部７ｐ１Ｂの内、開口部４ｐ１Ｂ内にある部分は、上部接続部１９ｐ１Ｂで覆われている。
　このような構成を有するＴＦＴ基板１０６においても、ＴＦＴ基板１０５と同様の効果を得ることができる。
　ＴＦＴ基板１０６においては、下部接続部７ｐ１Ｂのうち、開口部４ｐ１Ｂ内で上部接続部１９ｐ１Ｂと重なっている部分の面積がＴＦＴ基板１０５に比べて大きい。既に述べたように、上部接続部１９ｐ１Ｂは、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続される（例えば図７参照）。ＴＦＴ基板１０６においては、ＴＦＴ基板１０５に比べて、導電性粒子と上部接続部１９ｐ１Ｂとの接触が安定しやすい。ＴＦＴ基板１０６は、ＴＦＴ基板１０５に比べて液晶層の厚さ（セルギャップ）を制御しやすいという利点を有する。
　なお、ＴＦＴ基板１０６は、第１トランスファー端子部ＰＴ１の信頼性の観点からはＴＦＴ基板１０５に劣ることがある。ＴＦＴ基板１０５においては、開口部４ｐ１Ａ内の全ての領域は、誘電体基板１上に下部接続部７ｐ１Ａおよび上部接続部１９ｐ１Ａを有する積層構造を有する。第１トランスファー端子部ＰＴ１において、下部接続部７ｐ１Ａを有しない領域の全ては、ゲート絶縁層４および層間絶縁層１１を有する積層構造を有する。これに対して、ＴＦＴ基板１０６においては、開口部４ｐ１Ｂ内に、誘電体基板１上に上部接続部１９ｐ１Ｂのみを有し、下部接続部７ｐ１Ｂを含まない積層構造を有する領域を含む。ＴＦＴ基板１０６の第１トランスファー端子部ＰＴ１は、下部接続部７ｐ１Ｂ、ゲート絶縁層４および層間絶縁層１１のいずれも含まない積層構造を有する領域を含む。これにより、信頼性に劣ることがある。
　図３０（ａ）～（ｃ）を参照して、ＴＦＴ基板１０６の製造方法を説明する。図３０（ａ）～（ｃ）は、ＴＦＴ基板１０６の製造方法の一例を示す工程断面図である。これらの図は、それぞれ、図２８（ａ）～（ｃ）および図２９（ａ）に対応する断面を示している。以下では、ＴＦＴ基板１０５の製造方法と異なる点を主に説明する。
　ＴＦＴ基板１０６の製造方法は、第１トランスファー端子部ＰＴ１を除いて、図２４～図２６を参照して説明したＴＦＴ基板１０５の製造方法と同様である。
　まず、図２４（ａ）～（ｅ）および図２５（ａ）～（ｃ）を参照して説明したのと同様に、下地絶縁層２０、島状の半導体層５、コンタクト層６Ｓ、６Ｄ、ソースメタル層７、第１絶縁膜４、ゲートメタル層３、および第２絶縁膜１１を形成する。ただし、ここでは、ソースメタル層７は、第１トランスファー端子部形成領域において、下部接続部７ｐ１Ｂを含む。
　続いて、公知のフォトリソグラフィプロセスによって、第２絶縁膜１１および第１絶縁膜４のエッチングを行うことにより、図３０（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。この工程は、図２６（ａ）を参照して説明した工程と同様に行われる。ここでは、第１トランスファー端子部形成領域において下部接続部７ｐ１Ｂに達するコンタクトホールＣＨ＿ｐ１Ｂが形成される。このとき、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ｐ１Ｂ内の領域の一部は、下部接続部７ｐ１Ｂと重ならないように形成される。すなわち、ゲート絶縁層４に形成される開口部４ｐ１Ｂは、誘電体基板１の法線方向から見たとき、開口部４ｐ１Ｂ内の領域の一部が下部接続部７ｐ１Ｂと重ならないように形成される。
　次いで、図３０（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１Ｂ内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、導電膜１９'を形成する。この工程は、図２６（ｂ）を参照して説明した工程と同様に行われる。
　次いで、導電膜１９'をパターニングすることにより、図３０（ｃ）に示すように導電層１９を得る。この工程は、図２６（ｃ）を参照して説明した工程と同様に行われる。ここでは、導電層１９は、第１トランスファー端子部形成領域において、上部接続部１９ｐ１Ｂを含む。上部接続部１９ｐ１Ｂは、第１トランスファー端子部ＰＴ１においてコンタクトホールＣＨ＿ｐ１Ｂ内で下部接続部７ｐ１Ｂと接触する。
　このようにして、ＴＦＴ基板１０６が製造される。
　・変形例２
　以下、図３１～図３３を参照しながら、本実施形態の変形例２のＴＦＴ基板を説明する。
　図３１（ａ）～（ｃ）は、本実施形態の変形例２のＴＦＴ基板１０７を例示する模式的な平面図である。
　図３１（ａ）は、送受信領域Ｒ１のアンテナ単位領域Ｕを示し、図３１（ｂ）は、非送受信領域Ｒ２に設けられたゲート端子部ＧＴ、ＣＳ端子部ＣＴ、トランスファー端子部ＰＴ、ゲート－ソース接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣを示し、図３１（ｃ）は、非送受信領域Ｒ２に設けられたソース端子部ＳＴを示している。
　図３２（ａ）～（ｅ）および図３３（ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０７の模式的な断面図である。図３２（ａ）は、図３１（ａ）中のＡ－Ａ'線に沿ったアンテナ単位領域Ｕの断面を示し、図３２（ｂ）は、図３１（ｂ）中のＢ－Ｂ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図３２（ｃ）は、図３１（ｂ）中のＣ－Ｃ'線に沿ったゲート端子部ＧＴの断面を示し、図３２（ｄ）は、図３１（ｃ）中のＤ－Ｄ'線に沿ったソース端子部ＳＴの断面を示し、図３２（ｅ）は、図３１（ｂ）中のＥ－Ｅ'線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図３３（ａ）は、図３１（ｂ）中のＦ－Ｆ'線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図３３（ｂ）は、図３１（ｂ）中のＧ－Ｇ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図３３（ｃ）は、図３１（ｂ）中のＨ－Ｈ'線に沿ったゲート－ソース接続部ＳＧの断面を示している。
　ＴＦＴ基板１０７は、ＴＦＴ１０の半導体層５として酸化物半導体層を用いる点において、ＴＦＴ基板１０５と異なる。以下では、ＴＦＴ基板１０５と異なる点を主に説明する。
　ＴＦＴ基板１０５においては、ＴＦＴ１０の半導体層５としてアモルファスシリコン層を用いる。これに対して、ＴＦＴ基板１０７は、ＴＦＴ１０の半導体層５として酸化物半導体層を用いる。ＴＦＴ基板１０７においては、半導体層５とソース電極７Ｓ・ドレイン電極７Ｄとの間にコンタクト層を設けなくてもよい。
　このような構成を有するＴＦＴ基板１０７においても、ＴＦＴ基板１０５と同様の効果を得ることができる。
　図３４（ａ）～（ｅ）、図３５（ａ）～（ｃ）および図３６（ａ）～（ｃ）を参照して、ＴＦＴ基板１０７の製造方法を説明する。図３４（ａ）～（ｅ）、図３５（ａ）～（ｃ）および図３６（ａ）～（ｃ）は、ＴＦＴ基板１０７の製造方法の一例を示す工程断面図である。これらの図は、それぞれ、図３２（ａ）～（ｃ）および図３３（ａ）に対応する断面を示している。以下では、ＴＦＴ基板１０５の製造方法と異なる点を主に説明する。
　ＴＦＴ基板１０７の製造方法は、ＴＦＴ１０の酸化物半導体層５を除いて、図２４～図２６を参照して説明したＴＦＴ基板１０５の製造方法と同様である。図３４（ａ）～（ｅ）、図３５（ａ）～（ｃ）および図３６（ａ）～（ｃ）の工程のそれぞれは、ＴＦＴ１０の酸化物半導体層５を除いて、図２４（ａ）～（ｅ）、図２５（ａ）～（ｃ）および図２６（ａ）～（ｃ）を参照して説明した工程と同様に行われる。ＴＦＴ基板１０５の製造方法と同様である点については、適宜説明を省略することがある。
　まず、図３４（ａ）に示すように、誘電体基板１上に、下地絶縁層２０および酸化物半導体膜５'をこの順で形成する。ここでは、下地絶縁層２０として、窒化珪素（ＳｉｘＮｙ）膜（厚さ：例えば２００ｎｍ）および酸化珪素（ＳｉＯｘ）膜（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＳｉＯｘ／ＳｉｘＮｙ）を形成する。また、酸化物半導体膜５'として、例えば厚さ７０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を形成する。
　次いで、酸化物半導体膜５'をパターニングすることにより、図３４（ｂ）に示すように、島状の半導体層５を得る。
　次いで、図３４（ｃ）に示すように、下地絶縁層２０上および半導体層５上にソース用導電膜７'を形成する。
　次いで、ソース用導電膜７'をパターニングすることによって、図３４（ｄ）に示すように、ソースメタル層７を得る。
　次に、図３４（ｅ）に示すように、ソースメタル層７および下地絶縁層２０を覆うように第１絶縁膜４を形成する。ここでは、第１絶縁膜４として、窒化珪素（ＳｉｘＮｙ）膜（厚さ：例えば３５０ｎｍ）および酸化珪素（ＳｉＯｘ）膜（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＳｉＯｘ／ＳｉｘＮｙ）を形成する。
　次いで、図３５（ａ）に示すように、第１絶縁膜４上にゲート用導電膜３'を形成する。
　次いで、ゲート用導電膜３'をパターニングすることにより、図３５（ｂ）に示すように、ゲートメタル層３を得る。このようにして、ＴＦＴ１０が得られる。
　次に、図３５（ｃ）に示すように、ＴＦＴ１０およびゲートメタル層３を覆うように第２絶縁膜１１を形成する。
　次いで、公知のフォトリソグラフィプロセスによって、第２絶縁膜１１および第１絶縁膜４のエッチングを行うことにより、図３６（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。
　次いで、図３６（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ａ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１Ａ内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、例えばスパッタ法により導電膜１９'を形成する。
　次いで、導電膜１９'をパターニングすることにより、図３６（ｃ）に示すように、導電層１９を得る。これにより、アンテナ単位領域Ｕ、ゲート端子部ＧＴ、ソース端子部ＳＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、第２トランスファー端子部ＰＴ２、ゲート－ソース接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣが得られる。
　このようにして、ＴＦＴ基板１０７が製造される。
　・変形例３
　以下、図３７～図３９を参照しながら、本実施形態の変形例３のＴＦＴ基板を説明する。
　図３７（ａ）～（ｃ）は、本実施形態の変形例３のＴＦＴ基板１０８を例示する模式的な平面図である。
　図３７（ａ）は、送受信領域Ｒ１のアンテナ単位領域Ｕを示し、図３７（ｂ）は、非送受信領域Ｒ２に設けられたゲート端子部ＧＴ、ＣＳ端子部ＣＴ、トランスファー端子部ＰＴ、ゲート－ソース接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣを示し、図３７（ｃ）は、非送受信領域Ｒ２に設けられたソース端子部ＳＴを示している。
　図３８（ａ）～（ｅ）および図３９（ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０８の模式的な断面図である。図３８（ａ）は、図３７（ａ）中のＡ－Ａ'線に沿ったアンテナ単位領域Ｕの断面を示し、図３８（ｂ）は、図３７（ｂ）中のＢ－Ｂ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図３８（ｃ）は、図３７（ｂ）中のＣ－Ｃ'線に沿ったゲート端子部ＧＴの断面を示し、図３８（ｄ）は、図３７（ｃ）中のＤ－Ｄ'線に沿ったソース端子部ＳＴの断面を示し、図３８（ｅ）は、図３７（ｂ）中のＥ－Ｅ'線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図３９（ａ）は、図３７（ｂ）中のＦ－Ｆ'線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図３９（ｂ）は、図３７（ｂ）中のＧ－Ｇ'線に沿ったゲート－ソース接続部ＳＧの断面を示し、図３９（ｃ）は、図３７（ｂ）中のＨ－Ｈ'線に沿ったゲート－ソース接続部ＳＧの断面を示している。
　ＴＦＴ基板１０８は、第１トランスファー端子部ＰＴ１において、ＴＦＴ基板１０７と異なる構造を有する。また、ＴＦＴ基板１０８は、ＴＦＴ１０の半導体層５として酸化物半導体層を用いる点において、ＴＦＴ基板１０６と異なる。以下では、ＴＦＴ基板１０７と異なる点を主に説明する。
　図３１（ｂ）および図３３（ａ）に示すように、ＴＦＴ基板１０７の第１トランスファー端子部ＰＴ１においては、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ａは、下部接続部７ｐ１Ａの内側にある。
　これに対して、ＴＦＴ基板１０８の第１トランスファー端子部ＰＴ１においては、ＴＦＴ基板１０６の第１トランスファー端子部ＰＴ１と同様に、図３７（ｂ）および図３９（ａ）に示すように、上部接続部１９ｐ１Ｂは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１Ｂの内側において、下部接続部７ｐ１Ｂと重ならない部分を含む。
　このような構成を有するＴＦＴ基板１０８においても、ＴＦＴ基板１０５と同様の効果を得ることができる。また、ＴＦＴ基板１０８は、ＴＦＴ基板１０６と同様の効果も得ることができる。
　図４０（ａ）～（ｃ）を参照して、ＴＦＴ基板１０８の製造方法を説明する。図４０（ａ）～（ｃ）は、ＴＦＴ基板１０８の製造方法の一例を示す工程断面図である。これらの図は、それぞれ、図３８（ａ）～（ｃ）および図３９（ａ）に対応する断面を示している。以下では、ＴＦＴ基板１０７の製造方法と異なる点を主に説明する。
　ＴＦＴ基板１０８の製造方法は、第１トランスファー端子部ＰＴ１を除いて、図３４～図３６を参照して説明したＴＦＴ基板１０７の製造方法と同様である。
　まず、図３４（ａ）～（ｅ）および図３５（ａ）～（ｃ）を参照して説明したのと同様に、下地絶縁層２０、島状の半導体層５、ソースメタル層７、第１絶縁膜４、ゲートメタル層３、および第２絶縁膜１１を形成する。ただし、ここでは、ソースメタル層７は、第１トランスファー端子部形成領域において、下部接続部７ｐ１Ｂを含む。
　続いて、公知のフォトリソグラフィプロセスによって、第２絶縁膜１１および第１絶縁膜４のエッチングを行うことにより、図４０（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。この工程は、図３６（ａ）を参照して説明した工程と同様に行われる。ここでは、第１トランスファー端子部形成領域において下部接続部７ｐ１Ｂに達するコンタクトホールＣＨ＿ｐ１Ｂが形成される。このとき、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ｐ１Ｂ内の領域の一部は、下部接続部７ｐ１Ｂと重ならないように形成される。すなわち、ゲート絶縁層４に形成される開口部４ｐ１Ｂは、誘電体基板１の法線方向から見たとき、開口部４ｐ１Ｂ内の領域の一部が下部接続部７ｐ１Ｂと重ならないように形成される。
　次いで、図４０（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１Ｂ内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、導電膜１９'を形成する。この工程は、図３６（ｂ）を参照して説明した工程と同様に行われる。
　次いで、導電膜１９'をパターニングすることにより、図４０（ｃ）に示すように導電層１９を得る。この工程は、図３６（ｃ）を参照して説明した工程と同様に行われる。ここでは、導電層１９は、第１トランスファー端子部形成領域において、上部接続部１９ｐ１Ｂを含む。上部接続部１９ｐ１Ｂは、第１トランスファー端子部ＰＴ１においてコンタクトホールＣＨ＿ｐ１Ｂ内で下部接続部７ｐ１Ｂと接触する。
　このようにして、ＴＦＴ基板１０８が製造される。
　本発明の実施形態による走査アンテナは、必要に応じて、例えばプラスチック製の筺体に収容される。筺体にはマイクロ波の送受信に影響を与えない誘電率εMが小さい材料を用いることが好ましい。また、筺体の送受信領域Ｒ１に対応する部分には貫通孔を設けてもよい。さらに、液晶材料が光に曝されないように、遮光構造を設けてもよい。遮光構造は、例えば、ＴＦＴ基板１０１の誘電体基板１および／またはスロット基板２０１の誘電体基板５１の側面から誘電体基板１および／または５１内を伝播し、液晶層に入射する光を遮光するように設ける。誘電異方性ΔεMが大きな液晶材料は、光劣化しやすいものがあり、紫外線だけでなく、可視光の中でも短波長の青色光も遮光することが好ましい。遮光構造は、例えば、黒色の粘着テープなどの遮光性のテープを用いることによって、必要な個所に容易に形成できる。
　本発明による実施形態は、例えば、移動体（例えば、船舶、航空機、自動車）に搭載される衛星通信や衛星放送用の走査アンテナおよびその検査に用いられる。
１　　　　：誘電体基板
２　　　　：下地絶縁膜
３　　　　：ゲートメタル層
３Ｇ　　　：ゲート電極
３ｓｃ　　：ＣＳバスライン接続部
３ｓｇ　　：ゲートバスライン接続部
４　　　　：ゲート絶縁層
４ａ、４ｃ、４ｇ、４ｐ１Ａ、４ｐ１Ｂ、４ｐ２、４ｓ、４ｓｃ１、４ｓｇ１：開口部
５　　　　：半導体層
６Ｄ　　　：ドレインコンタクト層
６Ｓ　　　：ソースコンタクト層
７　　　　：ソースメタル層
７Ｄ　　　：ドレイン電極
７Ｓ　　　：ソース電極
７ＰＥ　　：パッチ電極
７ｐ　　　：ソース接続配線
７ｃ、７ｇＡ、７ｐ１Ａ、７ｐ１Ｂ、７ｐ２、７ｓＡ：下部接続部
７ｓｃ　　：ＣＳ下部接続配線
７ｓｇ　　：ゲート下部接続配線
１１　　　：第１絶縁層（層間絶縁層）
１１ａ、１１ｃ、１１ｇ、１１ｐ１Ａ、１１ｐ１Ｂ、１１ｐ２：開口部
１１ｓ、１１ｓｃ１、１１ｓｃ２、１１ｓｇ１、１１ｓｇ２：開口部
１５　　　：パッチ電極
１５ｐ　　：パッチ接続部
１７　　　：第２絶縁層
１８ｇ、１８ｓ、１８ｐ　　：開口部
１９　　　：導電層
１９ａ　　：パッ導電部
１９ｇ　　：ゲート端子用上部接続部
１９ｐ　　：トランスファー端子用上部接続部
１９ｓ　　：ソース端子用上部接続部
１９ｃ、１９ｇＡ、１９ｐ１Ａ、１９ｐ１Ｂ、１９ｐ２、１９ｓＡ：上部接続部
１９ｓｃ　：ＣＳ上部接続部
１９ｓｇ　：ソース上部接続部
２１　　　：アライメントマーク
２３　　　：保護導電層
５１　　　：誘電体基板
５２　　　：第３絶縁層
５４　　　：誘電体層（空気層）
５５　　　：スロット電極
５５Ｌ　　：下層
５５Ｍ　　：主層
５５Ｕ　　：上層
５５ｃ　　：コンタクト面
５７　　　：スロット
５８　　　：第４絶縁層
６０　　　：上部接続部
６５　　　：反射導電板
６７　　　：接着層
６８　　　：ヒーター用抵抗膜
７０　　　：給電装置
７１　　　：導電性ビーズ
７２　　　：給電ピン
７３　　　：シール部
１０１、１０２、１０３、１０４　　：ＴＦＴ基板
１０５、１０６、１０７、１０８　　：ＴＦＴ基板
２０１、２０３　　：スロット基板
１０００　　　：走査アンテナ
ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５、ＣＨ６　　：コンタクトホール
ＣＨ＿ｃ、ＣＨ＿ｇ：コンタクトホール
ＣＨ＿ｐ１Ａ、ＣＨ＿ｐ１Ｂ、ＣＨ＿ｐ２、ＣＨ＿ｓ：コンタクトホール
ＣＨ＿ｓｃ１、ＣＨ＿ｓｃ２、ＣＨ＿ｓｇ１、ＣＨ＿ｓｇ２：コンタクトホール
ＣＬ　　　：ＣＳバスライン
ＣＴ　　　：ＣＳ端子部
ＧＤ　　　：ゲートドライバ
ＧＬ　　　：ゲートバスライン
ＧＴ　　　：ゲート端子部
ＳＣ　　　：ＣＳ－ソース接続部
ＳＤ　　　：ソースドライバ
ＳＧ　　　：ゲート－ソース接続部
ＳＬ　　　：ソースバスライン
ＳＴ　　　：ソース端子部
ＰＴ　　　：トランスファー端子部
ＩＴ　　　：端子部
ＬＣ　　　：液晶層
Ｒ１　　　：送受信領域
Ｒ２　　　：非送受信領域
Ｒｓ　　　：シール領域
Ｕ、Ｕ１、Ｕ２　　　　：アンテナ単位、アンテナ単位領域

Claims (16)

  1. 　誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域とを有し、
    　前記複数のアンテナ単位領域を含む送受信領域と、前記送受信領域以外の領域に位置する非送受信領域とを備え、
    　前記複数のアンテナ単位領域のそれぞれは、ＴＦＴと、前記ＴＦＴのドレイン電極に接続されたパッチ電極とを有するＴＦＴ基板であって、
    　前記誘電体基板に支持され、前記ＴＦＴのソース電極、前記ドレイン電極、前記ソース電極に接続されたソースバスライン、および前記パッチ電極を含むソースメタル層と、
    　前記ソースメタル層上に形成され、前記ＴＦＴのゲート電極および前記ゲート電極に接続されたゲートバスラインを含むゲートメタル層と、
    　前記ソースメタル層と前記ゲートメタル層との間に形成されたゲート絶縁層と、
    　前記ゲートメタル層上に形成された層間絶縁層と
    を有する、ＴＦＴ基板。
  2. 　前記層間絶縁層上に形成された導電層をさらに有し、
    　前記非送受信領域に配置されたゲート－ソース接続部を有し、
    　前記ゲート－ソース接続部は、
    　　前記ソースメタル層に含まれ、前記ソースバスラインと電気的に分離されたゲート下部接続配線と、
    　　前記ゲート絶縁層に形成され、前記ゲート下部接続配線に達する第１開口部と、
    　　前記ゲートメタル層に含まれ、前記ゲートバスラインに接続されたゲートバスライン接続部と、
    　　前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第１開口部に重なる第２開口部と、
    　　前記層間絶縁層に形成され、前記ゲートバスライン接続部に達する第３開口部と、
    　　前記導電層に含まれ、前記第１開口部内で前記ゲート下部接続配線と接続され、前記第３開口部内で前記ゲートバスライン接続部と接続されているゲート上部接続部と
    を有する、請求項１に記載のＴＦＴ基板。
  3. 　前記非送受信領域に配置されたゲート端子部をさらに有し、
    　前記ゲート端子部は、
    　　前記ソースメタル層に含まれ、前記ゲート下部接続配線と電気的に接続されたゲート端子用下部接続部と、
    　　前記ゲート絶縁層に形成され、前記ゲート端子用下部接続部に達する第４開口部と、
    　　前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第４開口部に重なる第５開口部と、
    　　前記導電層に含まれ、前記第４開口部内で前記ゲート端子用下部接続部と接続されているゲート端子用上部接続部と
    を有する、請求項２に記載のＴＦＴ基板。
  4. 　前記ゲート絶縁層は、前記パッチ電極に達する第６開口部をさらに有し、
    　前記層間絶縁層は、前記誘電体基板の法線方向から見たとき前記第６開口部に重なる第７開口部を有し、
    　前記導電層は、前記パッチ電極の内、前記第６開口部によって露出されている部分を覆うパッチ導電部をさらに含む、請求項２または３に記載のＴＦＴ基板。
  5. 　前記複数のアンテナ単位領域のそれぞれは、
    　　前記ソースメタル層に含まれ、前記ドレイン電極と電気的に接続された下部補助容量電極と、
    　　前記ゲートメタル層に含まれ、前記ゲート絶縁層を介して前記下部補助容量電極と対向する上部補助容量電極と
    をさらに有し、
    　前記ゲートメタル層は、前記上部補助容量電極に接続されたＣＳバスラインをさらに含み、
    　前記ＴＦＴ基板は、前記非送受信領域に配置されたＣＳ－ソース接続部をさらに有し、
    　前記ＣＳ－ソース接続部は、
    　　前記ソースメタル層に含まれ、前記ソースバスラインと電気的に分離されたＣＳ下部接続配線と、
    　　前記ゲート絶縁層に形成され、前記ＣＳ下部接続配線に達する第８開口部と、
    　　前記ゲートメタル層に含まれ、前記ＣＳバスラインに接続されたＣＳバスライン接続部と、
    　　前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第８開口部に重なる第９開口部と、
    　　前記層間絶縁層に形成され、前記ＣＳバスライン接続部に達する第１０開口部と、
    　　前記導電層に含まれ、前記第８開口部内で前記ＣＳ下部接続配線と接続され、前記第１０開口部内で前記ＣＳバスライン接続部と接続されているＣＳ上部接続部と
    を有する、請求項２から４のいずれかに記載のＴＦＴ基板。
  6. 　前記非送受信領域に配置されたＣＳ端子部をさらに有し、
    　前記ＣＳ端子部は、
    　　前記ソースメタル層に含まれ、前記ＣＳ下部接続配線と電気的に接続されたＣＳ端子用下部接続部と、
    　　前記ゲート絶縁層に形成され、前記ＣＳ端子用下部接続部に達する第１１開口部と、
    　　前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第１１開口部に重なる第１２開口部と、
    　　前記導電層に含まれ、前記第１１開口部内で前記ＣＳ端子用下部接続部と接続されているＣＳ端子用上部接続部と
    を有する、請求項５に記載のＴＦＴ基板。
  7. 　前記非送受信領域に配置されたトランスファー端子部をさらに有し、
    　前記トランスファー端子部は、
    　　前記ソースメタル層に含まれるトランスファー端子用下部接続部と、
    　　前記ゲート絶縁層に形成され、前記トランスファー端子用下部接続部に達する第１３開口部と、
    　　前記層間絶縁層に形成され、前記誘電体基板の法線方向から見たとき前記第１３開口部に重なる第１４開口部と、
    　　前記導電層に含まれ、前記第１３開口部内で前記トランスファー端子用下部接続部に接続されているトランスファー端子用上部接続部と
    を有する、請求項２から６のいずれかに記載のＴＦＴ基板。
  8. 　前記誘電体基板の法線方向から見たとき、前記第１３開口部は、前記トランスファー端子用下部接続部の内側にある、請求項７に記載のＴＦＴ基板。
  9. 　前記誘電体基板の法線方向から見たとき、前記トランスファー端子用上部接続部は、前記第１３開口部内において、前記トランスファー端子用下部接続部と重ならない部分を含む、請求項７に記載のＴＦＴ基板。
  10. 　前記トランスファー端子用下部接続部の内、前記第１３開口部内にある部分は、前記トランスファー端子用上部接続部で覆われている、請求項７から９のいずれかに記載のＴＦＴ基板。
  11. 　前記導電層は、透明導電層を含む、請求項２から１０のいずれかに記載のＴＦＴ基板。
  12. 　前記導電層は、
    　　透明導電層を含む第１導電層と、
    　　前記第１導電層の下に形成され、Ｔｉ層、ＭｏＮｂ層、ＭｏＮｂＮｉ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される少なくとも１つの層から形成されている第２導電層と
    を含む、請求項２から１１のいずれかに記載のＴＦＴ基板。
  13. 　請求項１から１２のいずれかに記載のＴＦＴ基板と、
    　前記ＴＦＴ基板と対向するように配置されたスロット基板と、
    　前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、
    　前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板と
    を備え、
    　前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、
    　前記スロット電極は複数のスロットを有し、前記複数のスロットは、前記ＴＦＴ基板の前記複数のアンテナ単位領域における前記パッチ電極に対応して配置されている走査アンテナ。
  14. 　請求項１に記載のＴＦＴ基板の製造方法であって、
    　前記誘電体基板上にソース用導電膜を形成し、前記ソース用導電膜をパターニングすることにより、前記ソースメタル層を形成する工程（ａ）と、
    　前記ソースメタル層を覆う第１絶縁膜を堆積する工程（ｂ）と、
    　前記第１絶縁膜上にゲート用導電膜を形成し、前記ゲート用導電膜をパターニングすることにより、前記ゲートメタル層を形成する工程（ｃ）と、
    　前記ゲートメタル層を覆う第２絶縁膜を堆積する工程（ｄ）と
    を包含する、ＴＦＴ基板の製造方法。
  15. 　請求項２に記載のＴＦＴ基板の製造方法であって、
    　前記誘電体基板上にソース用導電膜を形成し、前記ソース用導電膜をパターニングすることにより、前記ソースメタル層を形成する工程（ａ）と、
    　前記ソースメタル層を覆う第１絶縁膜を堆積する工程（ｂ）と、
    　前記第１絶縁膜上にゲート用導電膜を形成し、前記ゲート用導電膜をパターニングすることにより、前記ゲートメタル層を形成する工程（ｃ）と、
    　前記ゲートメタル層を覆う第２絶縁膜を堆積する工程（ｄ）と、
    　前記第２絶縁膜に前記第２開口部および前記第３開口部を形成することによって、前記層間絶縁層を得るとともに、前記第１絶縁膜に前記第１開口部を形成することによって、前記ゲート絶縁層を得る工程（ｅ）と、
    　前記層間絶縁層上に前記導電層を形成する工程（ｆ）と
    を包含する、ＴＦＴ基板の製造方法。
  16. 　前記工程（ｅ）は、前記第１絶縁膜および前記第２絶縁膜を一括してエッチングする工程を包含する、請求項１５に記載のＴＦＴ基板の製造方法。
PCT/JP2017/043581 2016-12-09 2017-12-05 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 WO2018105589A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/467,633 US10749257B2 (en) 2016-12-09 2017-12-05 TFT substrate, scanning antenna comprising TFT substrate, and TFT substrate production method
CN201780076001.6A CN110050351B (zh) 2016-12-09 2017-12-05 Tft基板、具备tft基板的扫描天线以及tft基板的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-239266 2016-12-09
JP2016239266 2016-12-09

Publications (1)

Publication Number Publication Date
WO2018105589A1 true WO2018105589A1 (ja) 2018-06-14

Family

ID=62491077

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/043581 WO2018105589A1 (ja) 2016-12-09 2017-12-05 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法

Country Status (3)

Country Link
US (1) US10749257B2 (ja)
CN (1) CN110050351B (ja)
WO (1) WO2018105589A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018123696A1 (ja) * 2016-12-28 2018-07-05 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
CN110392930B (zh) * 2017-03-03 2023-06-30 夏普株式会社 Tft基板和具备tft基板的扫描天线
CN110462843B (zh) * 2017-04-06 2023-07-07 夏普株式会社 Tft基板和具备tft基板的扫描天线
WO2018186311A1 (ja) * 2017-04-07 2018-10-11 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP2019091835A (ja) * 2017-11-16 2019-06-13 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
US11139562B2 (en) * 2018-09-14 2021-10-05 Innolux Corporation Antenna device
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
CN110518019B (zh) * 2019-08-16 2020-11-24 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022428A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 無線通信装置
JP2000196334A (ja) * 1998-12-24 2000-07-14 Nec Corp フェーズドアレイアンテナおよびその製造方法
JP2007295044A (ja) * 2006-04-20 2007-11-08 Matsushita Electric Ind Co Ltd フェーズドアレイアンテナ
JP2009538565A (ja) * 2006-05-24 2009-11-05 ウェーブベンダー インコーポレーテッド 可変誘電率ベースアンテナ及びアレイ
WO2015126550A1 (en) * 2014-02-19 2015-08-27 Kymeta Corporation Dynamic polarization and coupling control for a steerable cylindrically fed holographic antenna

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174717A (ja) * 1997-06-23 1999-03-16 Nec Corp フェーズドアレーアンテナ装置
JPH11168319A (ja) * 1997-12-02 1999-06-22 Nec Corp 導波管フェーズドアレーアンテナ装置
JP2002217640A (ja) 2001-01-17 2002-08-02 Radial Antenna Kenkyusho:Kk 平面アンテナ及び導波管
KR100858295B1 (ko) 2002-02-26 2008-09-11 삼성전자주식회사 반사-투과형 액정표시장치 및 이의 제조 방법
JP2006501690A (ja) * 2002-09-30 2006-01-12 ナノシス・インコーポレイテッド ナノ−イネーブルな、ナノワイヤおよびナノワイヤ混成物が組み込まれた大面積マクロエレクトロニクス基板のアプリケーション
JP2007116573A (ja) 2005-10-24 2007-05-10 Toyota Central Res & Dev Lab Inc アレーアンテナ
TWI411964B (zh) * 2006-02-10 2013-10-11 Semiconductor Energy Lab 半導體裝置
CN101930134B (zh) 2009-06-19 2013-08-07 台均科技（深圳）有限公司 电磁感应式液晶面板及其制造方法和液晶显示器
CN103222109B (zh) 2010-10-15 2017-06-06 西尔瑞特有限公司 表面散射式天线
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9385435B2 (en) 2013-03-15 2016-07-05 The Invention Science Fund I, Llc Surface scattering antenna improvements
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10431899B2 (en) 2014-02-19 2019-10-01 Kymeta Corporation Dynamic polarization and coupling control from a steerable, multi-layered cylindrically fed holographic antenna
US10263331B2 (en) 2014-10-06 2019-04-16 Kymeta Corporation Device, system and method to mitigate side lobes with an antenna array
US9893435B2 (en) 2015-02-11 2018-02-13 Kymeta Corporation Combined antenna apertures allowing simultaneous multiple antenna functionality
US9905921B2 (en) 2015-03-05 2018-02-27 Kymeta Corporation Antenna element placement for a cylindrical feed antenna
US9887455B2 (en) 2015-03-05 2018-02-06 Kymeta Corporation Aperture segmentation of a cylindrical feed antenna

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022428A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 無線通信装置
JP2000196334A (ja) * 1998-12-24 2000-07-14 Nec Corp フェーズドアレイアンテナおよびその製造方法
JP2007295044A (ja) * 2006-04-20 2007-11-08 Matsushita Electric Ind Co Ltd フェーズドアレイアンテナ
JP2009538565A (ja) * 2006-05-24 2009-11-05 ウェーブベンダー インコーポレーテッド 可変誘電率ベースアンテナ及びアレイ
WO2015126550A1 (en) * 2014-02-19 2015-08-27 Kymeta Corporation Dynamic polarization and coupling control for a steerable cylindrically fed holographic antenna

Also Published As

Publication number Publication date
US20200083604A1 (en) 2020-03-12
CN110050351A (zh) 2019-07-23
US10749257B2 (en) 2020-08-18
CN110050351B (zh) 2022-06-10

Similar Documents

Publication Publication Date Title
WO2018123696A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018105589A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP6589058B2 (ja) 走査アンテナ
WO2018186309A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018186311A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018186281A1 (ja) Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ
JP6734934B2 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP6618616B2 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2017213084A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2017204114A1 (ja) 走査アンテナおよび走査アンテナの製造方法
WO2018030279A1 (ja) 走査アンテナ
WO2018088278A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018079350A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018159607A1 (ja) Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ
WO2018021247A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2017130475A1 (ja) 走査アンテナ
WO2018038209A1 (ja) 走査アンテナおよび走査アンテナの製造方法
WO2017141874A1 (ja) 走査アンテナ
WO2018030180A1 (ja) 走査アンテナ
WO2018131635A1 (ja) 走査アンテナおよび走査アンテナの製造方法
WO2018016387A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP6598998B2 (ja) 走査アンテナ
WO2018021310A1 (ja) 走査アンテナ
WO2018159389A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17879405

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17879405

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP