WO2017159413A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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広志 松木薗
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    • G02F2201/40—Arrangements for improving the aperture ratio

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with an oxide semiconductor TFT.
  • the present invention also relates to a method for manufacturing such a semiconductor device.
  • a display device for example, a liquid crystal display device
  • an active matrix substrate provided with a switching element for each pixel
  • An active matrix substrate including a thin film transistor (hereinafter referred to as “TFT”) as a switching element is called a TFT substrate.
  • TFT thin film transistor
  • the portion of the TFT substrate corresponding to the pixel of the display device may also be referred to as a pixel.
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. Therefore, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • oxide semiconductor TFT As a manufacturing process of the oxide semiconductor TFT, a process substantially similar to the manufacturing process of the amorphous silicon TFT can be employed. For this reason, oxide semiconductor TFTs that are actually manufactured at present often have a bottom gate structure, similar to amorphous silicon TFTs.
  • a top gate structure cannot be adopted for an oxide semiconductor TFT.
  • Employing the top gate structure is advantageous in designing a circuit that operates at high speed because it is easy to reduce parasitic capacitance due to overlap between the gate electrode and the source and drain electrodes.
  • FIG. 16 shows a semiconductor device 800 disclosed in Patent Document 1.
  • the semiconductor device 800 includes a substrate 801 and an oxide semiconductor TFT 810 supported by the substrate 801.
  • the oxide semiconductor TFT 810 includes an oxide semiconductor layer 811, a gate insulating layer 812, a gate electrode 813, a source electrode 814, and a drain electrode 815.
  • the base insulating layers 803a and 803b are formed in this order over the substrate 801, and the oxide semiconductor layer 811 is formed over the upper base insulating layer 803b.
  • the oxide semiconductor layer 811 includes a channel region 811a and low resistance regions 811b and 811c located on both sides of the channel region 811a.
  • a gate insulating layer 812 and a gate electrode 813 are formed in this order over the channel region 811 a of the oxide semiconductor layer 811.
  • a silicon nitride film 816 is formed so as to cover the oxide semiconductor layer 811, the gate insulating layer 812, and the gate electrode 813.
  • an interlayer insulating layer 806 is formed over the silicon nitride film 816.
  • contact holes that expose portions of the low-resistance regions 811b and 811c of the oxide semiconductor layer 811 are formed.
  • the source electrode 814 and the drain electrode 815 are formed in the contact holes. Are connected to the low resistance regions 811b and 811c.
  • an oxide insulating film eg, a silicon oxide film
  • a gate electrode 813 is formed.
  • the gate insulating layer 812 is formed by etching the oxide insulating film using the gate electrode 813 as a mask. By this etching, a portion of the oxide semiconductor layer 811 that is not covered with the gate electrode 813 is exposed.
  • the silicon nitride film 816 is formed, a portion of the oxide semiconductor layer 811 that is in contact with the silicon nitride film 816 is reduced in resistance by adding nitrogen, and becomes low resistance regions 811b and 811c. The other part becomes a channel region 811a.
  • the TFT substrate is disposed on the backlight side (back side), and the color filter substrate facing the TFT substrate is disposed on the viewer side (front side). Therefore, when the oxide semiconductor TFT has a top gate structure as in Patent Document 1, light emitted from the backlight and incident on the TFT substrate from the back side is an oxide semiconductor layer that is an active layer of the TFT. Will be irradiated directly. Since an oxide semiconductor has a property of being deteriorated by light irradiation (hereinafter referred to as “light deterioration”), the luminance of the backlight needs to be suppressed to ensure reliability. Therefore, a liquid crystal display device including an oxide semiconductor TFT having a top gate structure has poor visibility when used outdoors.
  • the semiconductor device 800 of Patent Document 1 when the silicon nitride film 816 is deposited, a mixed gas of silane and nitrogen or a mixed gas of silane, nitrogen and ammonia is used as a material gas. Silane and ammonia are decomposed in plasma to generate hydrogen radicals.
  • the hydrogen radical acts on the oxide semiconductor to reduce the oxide semiconductor and increase its carrier concentration. Therefore, in the semiconductor device 800 of Patent Document 1, hydrogen radicals may also diffuse into a portion of the oxide semiconductor layer 811 located below the gate insulating layer 812, and the resistance of the portion may be reduced.
  • the portion of the gate insulating layer 812 under which the resistance is lowered forms a parasitic capacitance with the gate electrode 813, and thus becomes a driving load.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide photodegradation of an oxide semiconductor layer caused by incident light from the back side in a semiconductor device including an oxide semiconductor TFT having a top-gate structure.
  • the purpose is to suppress the formation of parasitic capacitance associated with the gate electrode.
  • a semiconductor device includes a substrate, a thin film transistor supported by the substrate, a scanning wiring that supplies a scanning signal to the thin film transistor, and a signal wiring that supplies a display signal to the thin film transistor.
  • the thin film transistor is provided so as to cover a channel region, an oxide semiconductor layer including a first contact region and a second contact region respectively disposed on both sides of the channel region, and the oxide semiconductor layer.
  • a gate electrode provided on the gate insulating layer and overlapping the channel region of the oxide semiconductor layer with the gate insulating layer interposed between the gate insulating layer and the first contact region of the oxide semiconductor layer.
  • the semiconductor device further includes a light shielding layer disposed between the oxide semiconductor layer and the substrate, and the channel region includes the oxide of the light shielding layer. It is aligned with the portion that overlaps the semiconductor layer.
  • the gate electrode and the source electrode are formed of the same conductive film.
  • the drain electrode is formed of the same conductive film as the gate electrode and the source electrode.
  • the semiconductor device further includes a pixel electrode electrically connected to the drain electrode, and a common electrode disposed above or below the pixel electrode, and the signal wiring includes the gate
  • the scanning line is formed of the same conductive film as the electrode and the source electrode, and the scanning line is the same as the pixel electrode or the common electrode and the first part formed of the same conductive film as the signal line.
  • a second portion formed from a transparent conductive film and electrically connected to the first portion.
  • the gate electrode, the source electrode, and the drain electrode are formed of different conductive films.
  • the semiconductor device further includes a pixel electrode formed of a transparent conductive material, and a transparent connection electrode extending from the pixel electrode and in contact with the second contact region of the oxide semiconductor layer.
  • the transparent connection electrode functions as the drain electrode.
  • the light shielding layer is made of a conductive material and is electrically connected to the scanning wiring.
  • the light shielding layer is not electrically connected to the scanning wiring and is in an electrically floating state.
  • the gate insulating layer is formed of a lower insulating layer that covers a part of the oxide semiconductor layer, and an insulating material different from the lower insulating layer, and the lower insulating layer and the oxide semiconductor layer are An upper insulating layer covering the lower insulating layer, the lower insulating layer being aligned with the light shielding layer.
  • the upper insulating layer is a reducing insulating layer having a property of reducing an oxide semiconductor included in the oxide semiconductor layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based oxide.
  • the In—Ga—Zn—O-based oxide includes a crystalline part.
  • a method of manufacturing a semiconductor device includes a channel region, an oxide semiconductor layer including a first contact region and a second contact region disposed on both sides of the channel region, and the oxide semiconductor layer.
  • a gate insulating layer provided to cover the gate insulating layer, a gate electrode provided on the gate insulating layer and overlapping the channel region of the oxide semiconductor layer with the gate insulating layer interposed therebetween, and the oxide semiconductor layer
  • a method for manufacturing a semiconductor device comprising a thin film transistor having a source electrode electrically connected to a first contact region and a drain electrode electrically connected to the second contact region of the oxide semiconductor layer, A step (A) of forming a light shielding layer on the substrate, a step (B) of forming a first insulating layer covering the light shielding layer, and on the first insulating layer, A step (C) of forming the oxide semiconductor layer partially overlapping the light shielding layer; a step (D) of forming the gate insulating layer covering the oxide semiconductor layer; and Forming the gate
  • the step (D) includes a step (D-1) of forming a lower insulating layer covering a part of the oxide semiconductor layer, and the lower insulating layer from an insulating material different from the lower insulating layer. And a step (D-2) of forming an upper insulating layer covering the oxide semiconductor layer, and in the step (D-1), the lower insulating layer is self-aligned with respect to the light shielding layer. It is formed.
  • the step (D-1) includes a step (D-1a) of forming an insulating film on the oxide semiconductor layer, and a step of obtaining the lower insulating layer by patterning the insulating film ( D-1b), and the step (D-1b) includes a step of performing exposure using the light shielding layer as a mask.
  • the upper insulating layer is a reducing insulating layer having a property of reducing an oxide semiconductor included in the oxide semiconductor layer, and is covered by the lower insulating layer among the oxide semiconductor layers. The part which becomes is the channel region.
  • a semiconductor device including an oxide semiconductor TFT having a top gate structure photodegradation of an oxide semiconductor layer caused by incident light from the back side and formation of parasitic capacitance associated with a gate electrode are performed. Can be suppressed.
  • FIG. 4 is a diagram schematically showing a semiconductor device 100 according to an embodiment of the present invention, and is a cross-sectional view taken along line 1A-1A ′ in FIG. 3.
  • FIG. 4 is a diagram schematically showing a semiconductor device 100, and is a cross-sectional view taken along line 2A-2A ′ in FIG. 3.
  • 1 is a plan view schematically showing a semiconductor device 100.
  • FIG. FIGS. 4A to 4D are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • FIGS. 10A and 10B are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • FIG. 10A and 10B are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • FIG. 10 is a diagram schematically showing a semiconductor device 100A according to an embodiment of the present invention, which is a cross-sectional view taken along line 8A-8A ′ in FIG. 9. It is a top view which shows typically 100 A of semiconductor devices. It is sectional drawing which shows typically the semiconductor device 100B in embodiment of this invention.
  • FIG. 14 is a diagram schematically illustrating a semiconductor device 200 according to an embodiment of the present invention, and is a cross-sectional view taken along a line 11A-11A ′ in FIG. 13.
  • FIG. 14 is a diagram schematically showing a semiconductor device 200, and is a cross-sectional view taken along the line 12A-12A 'in FIG.
  • FIG. 2 is a plan view schematically showing a semiconductor device 200.
  • FIG. FIG. 16 is a diagram schematically showing a semiconductor device 300 according to an embodiment of the present invention, and is a cross-sectional view taken along line 14A-14A ′ in FIG. 15. 2 is a plan view schematically showing a semiconductor device 300.
  • FIG. 10 is a cross-sectional view schematically showing a semiconductor device 800 disclosed in Patent Document 1.
  • FIG. A gate voltage-drain current characteristic (a gate voltage Vg and a drain current Id) obtained by performing a test in which a negative bias is applied for a predetermined time while irradiating light on a channel region of an oxide semiconductor layer with respect to an oxide semiconductor TFT having a specification.
  • FIG. 10 is a graph showing changes in gate voltage-drain current characteristics when the illuminance of light irradiated to the channel region of the oxide semiconductor layer is changed.
  • FIG. 17 shows gate voltage-drain current characteristics (gate voltage Vg) obtained by performing a test in which a negative bias is applied for a predetermined time while irradiating light on the channel region of the oxide semiconductor layer for an oxide semiconductor TFT of a certain specification. And a drain current Id).
  • the test conditions are as shown in Table 1 below.
  • FIG. 17 shows the gate voltage-drain current characteristics when the negative bias application time is 0 seconds, 100 seconds, 500 seconds, 1000 seconds, 1500 seconds and 2000 seconds.
  • FIG. 17 shows that the threshold voltage shifts in the negative direction as the negative bias application time increases. If such a deterioration occurs remarkably in the TFT (pixel TFT) provided in each pixel, the potential of the pixel electrode cannot be sufficiently maintained, which causes flicker and display unevenness to be visually recognized. .
  • FIG. 18 is a graph showing changes in the gate voltage-drain current characteristics when the illuminance of light applied to the channel region is changed.
  • FIG. 18 shows gate voltage-drain current characteristics when the illuminance is 0 lux (dark environment), 200 lux, 1000 lux, 5000 lux, and 10,000 lux.
  • FIG. 18 shows that the off-current increases as the illuminance increases.
  • irradiation with light on the channel region of the oxide semiconductor layer causes a deterioration phenomenon in which the threshold voltage is shifted in the negative direction and the off-current is increased.
  • the semiconductor device of this embodiment may be any device provided with a thin film transistor on a substrate, and widely includes various circuit boards, TFT substrates, and display devices provided with TFT substrates.
  • a TFT substrate for a liquid crystal display device will be described as an example, but a TFT substrate according to an embodiment of the present invention may be another display device (for example, a MEMS (Micro Electro Mechanical System) display device or an organic EL (Electroluminescence) display). Device).
  • MEMS Micro Electro Mechanical System
  • organic EL Electrode
  • FIG. 1 and 2 show a semiconductor device (TFT substrate) 100 according to this embodiment.
  • 1 and 2 are sectional views schematically showing the semiconductor device 100
  • FIG. 3 is a plan view schematically showing the semiconductor device 100.
  • FIG. 1 and 2 show cross-sectional structures taken along lines 1A-1A ′ and 2A-2A ′ in FIG. 3, respectively.
  • the semiconductor device 100 includes a substrate 1, a thin film transistor (TFT) 10 supported on the substrate 1, a scanning wiring 8 that supplies a scanning signal to the TFT 10, and a display on the TFT 10. And a signal wiring 9 for supplying a signal.
  • the substrate 1 is a transparent substrate having insulating properties, for example, a glass substrate.
  • the TFT 10 is provided in each of the plurality of pixels.
  • TFT 10 has a top gate structure.
  • the TFT 10 includes an oxide semiconductor layer 11, a gate insulating layer 12, a gate electrode 13, a source electrode 14, and a drain electrode 15.
  • the oxide semiconductor layer 11 is formed on a base coat layer (first insulating layer) 3 described later.
  • the oxide semiconductor layer 11 includes a channel region 11a, a first contact region (source contact region) 11b, and a second contact region (drain contact region) 11c.
  • the source contact region 11b and the drain contact region 11c are arranged on both sides of the channel region 11a.
  • the gate insulating layer 12 is provided so as to cover the oxide semiconductor layer 11.
  • the gate insulating layer 12 has a stacked structure.
  • the gate insulating layer 12 includes a lower insulating layer 12a and an upper insulating layer 12b.
  • the lower insulating layer 12 a covers a part (only part) of the oxide semiconductor layer 11. More specifically, the lower insulating layer 12a covers only the channel region 11a of the oxide semiconductor layer 11, and is in contact with the channel region 11a.
  • the upper insulating layer 12b is formed of an insulating material different from that of the lower insulating layer 12a, and is a reducing insulating layer having a property of reducing the oxide semiconductor included in the oxide semiconductor layer 11.
  • the upper insulating layer 12b covers the lower insulating layer 12a and the oxide semiconductor layer 11, and is in contact with a portion of the oxide semiconductor layer 11 other than the channel region 11a.
  • the gate electrode 13 is provided on the gate insulating layer 12.
  • the gate electrode 13 overlaps the channel region 11 a of the oxide semiconductor layer 11 with the gate insulating layer 12 interposed therebetween.
  • the source electrode 14 is electrically connected to the source contact region 11 b of the oxide semiconductor layer 11.
  • a contact hole CH1 exposing the source contact region 11b is formed in the gate insulating layer 12, and the source electrode 14 is connected to the source contact region 11b in the contact hole CH1.
  • the drain electrode 15 is electrically connected to the drain contact region 11 c of the oxide semiconductor layer 11.
  • a contact hole CH2 exposing the drain contact region 11c is formed in the gate insulating layer 12, and the drain electrode 15 is connected to the drain contact region 11c in the contact hole CH2.
  • the gate electrode 13, the source electrode 14, and the drain electrode 15 are formed from the same conductive film. That is, when the semiconductor device 100 is manufactured, the gate electrode 13, the source electrode 14, and the drain electrode 15 are simultaneously formed by patterning the same conductive film.
  • the semiconductor device 100 includes the pixel electrode 4 and the common electrode 5.
  • the pixel electrode 4 is provided in each pixel.
  • the pixel electrode 4 is electrically connected to the drain electrode 15.
  • the pixel electrode 4 is made of a transparent conductive material.
  • the common electrode 5 is disposed below the pixel electrode 4 and is provided in common to each pixel. That is, it is formed over the entire display area composed of a plurality of pixels. However, the common electrode 5 is not formed in the vicinity of the TFT 10.
  • the common electrode 5 is formed from a transparent conductive material.
  • An interlayer insulating layer (second insulating layer) 6 is provided so as to cover the gate electrode 13, the source electrode 14 and the drain electrode 15, and the common electrode 5 is formed on the interlayer insulating layer 6.
  • a dielectric layer (third insulating layer) 7 is provided so as to cover the common electrode 5, and the pixel electrode 4 is formed on the dielectric layer 7.
  • a contact hole CH3 exposing at least a part of the drain electrode 15 is formed in the interlayer insulating layer 6 and the dielectric layer 7, and the pixel electrode 15 is connected to the drain electrode 15 in the contact hole CH3. .
  • the signal wiring 9 is electrically connected to the source electrode 14.
  • the signal wiring 9 is formed of the same conductive film as the gate electrode 13, the source electrode 14 and the drain electrode 15.
  • the oxide semiconductor 11 is disposed so as to partially overlap the signal wiring 9, and the portion of the signal wiring 9 overlapping the oxide semiconductor layer 11 functions as the source electrode 14.
  • the scanning wiring 8 is electrically connected to the gate electrode 13.
  • the scanning wiring 8 includes a first portion (upper layer wiring) 8a formed from the same conductive film as the signal wiring 9, and a second portion (lower layer wiring) 8b formed from the same conductive film as the light shielding layer 2 described later. including.
  • the first portion 8a and the second portion 8b are electrically connected to each other.
  • a contact hole CH4 exposing a part of the second portion 8b is formed, and the first portion 8a is connected to the second portion 8b in the contact hole CH4. Yes.
  • the scanning wiring 8 In the region where the scanning wiring 8 intersects with the signal wiring 9, the scanning wiring 8 is configured by the second portion 8 b, and the second portion 8 b intersects the signal wiring 9 via the base coat layer 3 and the gate insulating layer 12. ing. That is, a structure for changing to the second portion 8b which is a layer different from the first portion 8a is provided.
  • the semiconductor device 100 in this embodiment further includes a light shielding layer 2.
  • the light shielding layer 2 is disposed between the oxide semiconductor layer 11 and the substrate 1.
  • the channel region 11 a of the oxide semiconductor 11 is aligned with a portion of the light shielding layer 2 that overlaps with the oxide semiconductor layer 11. That is, the channel region 11 a is formed in a self-aligned manner with respect to the portion of the light shielding layer 2 that overlaps with the oxide semiconductor layer 11.
  • the end of the channel region 11a in the channel length direction substantially coincides with the end surface of the light shielding layer 2 in the channel length direction.
  • the lower insulating layer 12 a of the gate insulating layer 12 is aligned with the light shielding layer 11.
  • the lower insulating layer 12 a is formed in a self-aligned manner with respect to the light shielding layer 2. Furthermore, in other words, when viewed from the normal direction of the substrate surface, the end surface of the lower insulating layer 12a substantially coincides with the end surface of the light shielding layer 2.
  • the light shielding layer 2 is made of a conductive material and is electrically connected to the scanning wiring 8. Specifically, as shown in FIG. 2, the second portion 8 b of the scanning wiring 8 extends from the light shielding layer 2.
  • the semiconductor device 100 includes the light shielding layer 2 disposed between the oxide semiconductor layer 11 and the substrate 1, and thus the back surface of the oxide semiconductor layer 11 to the channel region 11 a. Incident light (see FIG. 1) from the side is prevented. Therefore, photodegradation of the oxide semiconductor layer 11 can be suppressed. Further, when the semiconductor device 100 is used for a liquid crystal display device, it is not necessary to limit the luminance of the backlight due to the light deterioration of the oxide semiconductor layer 11, and thus the luminance of the backlight can be sufficiently increased. Sufficient visibility can be obtained even when used outdoors.
  • the channel region 11 a of the oxide semiconductor layer 11 is aligned with a portion of the light shielding layer 2 that overlaps the oxide semiconductor layer 11. That is, when viewed from the normal direction of the substrate surface of the substrate 1, the light shielding layer 2 does not overlap the source contact region 11 b and the drain contact region 11 c of the oxide semiconductor layer 11. Therefore, the parasitic capacitance between the light shielding layer 2 and the source contact region 11b and the drain contact region 11c can be reduced. If the light shielding layer 2 and the source contact region 11b and the drain contact region 11c are largely overlapped, there is a concern that the parasitic capacitance increases and becomes a driving load.
  • the gate electrode 13, the source electrode 14, and the drain electrode 15 are formed from the same conductive film, the gate electrode 13, the source electrode 14, and the drain electrode 15 are different. Compared to the case where the conductive film is formed from a conductive film, a part of the manufacturing process can be omitted, and the productivity is improved.
  • the light shielding layer 2 is formed of a conductive material and is electrically connected to the scanning wiring 8
  • a gate potential is also applied to the light shielding layer 2. It can function as a further gate electrode (back gate electrode). Therefore, the on-current can be increased, which is advantageous when the pixel capacity is large or when the charging time (horizontal scanning period) is short due to high-speed driving or the like.
  • an “oxide semiconductor layer” is a layer including a semiconductor region that functions as an active layer of an oxide semiconductor TFT.
  • the oxide semiconductor layer may include a region where the resistance is partially reduced (a low-resistance region or a conductor region).
  • a conductive layer such as a metal layer or a reducing insulating layer
  • the portion of the surface of the oxide semiconductor layer that is in contact with the conductive layer has a low resistance that is lower in electrical resistance than the semiconductor region. It becomes an area. There may be a case where only the surface of the oxide semiconductor layer is reduced in resistance, and there is a case where the resistance is reduced along the thickness direction of the oxide semiconductor layer.
  • the oxide semiconductor included in the semiconductor region of the oxide semiconductor layer 11 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 11 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 11 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 11 may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer 11 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 11 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 11 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 11 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor Zr—In—Zn—O based semiconductor, Hf—In—Zn—O based semiconductor, Al—Ga—Zn—O based semiconductor, Ga—Zn—O based semiconductor, and the like may be included.
  • FIGS. 4 to 7 are process cross-sectional views illustrating the manufacturing process of the semiconductor device 100.
  • a light shielding layer 2 is formed on a substrate 1.
  • the second portion (lower layer wiring) 8b of the scanning wiring 8 is also formed.
  • a conductive film (having a thickness of, for example, 30 nm or more and 150 nm or less) is formed on the substrate 1 by, for example, a sputtering method, and then the conductive film is patterned by a photolithography process to thereby form the light shielding layer 2 and the scanning wiring.
  • Eight second portions 8b are obtained.
  • the substrate 1 for example, a glass substrate or a heat-resistant plastic substrate (resin substrate) can be used.
  • a metal material such as molybdenum (Mo), tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof can be used.
  • a base coat layer (first insulating layer) 3 covering the light shielding layer 2 is formed.
  • the base coat layer 3 is obtained by depositing an insulating film using, for example, a CVD method so as to cover the light shielding layer 2.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the base coat layer 3 may have a laminated structure in which a lower layer and an upper layer are stacked from the substrate 1 side.
  • a silicon nitride layer is preferably formed as a lower layer for preventing diffusion of impurities and the like from the substrate 1
  • a silicon oxide layer is preferably formed as an upper layer to ensure insulation.
  • the thickness of the lower layer and the upper layer is, for example, 50 nm or more and 100 nm or less, respectively.
  • the oxide semiconductor layer 11 partially overlapping the light shielding layer 2 is formed on the base coat layer 3.
  • an oxide semiconductor film (having a thickness of, for example, 5 nm to 70 nm) is deposited on the base coat layer 3 by using, for example, a sputtering method, and then the oxide semiconductor film is patterned to form an island-shaped oxide film.
  • the physical semiconductor layer 11 is obtained.
  • a lower insulating layer 12a covering a part of the oxide semiconductor layer 11 is formed.
  • an insulating film is deposited on the oxide semiconductor layer 11 by using, for example, a CVD method, and the insulating film is patterned to obtain the lower insulating layer 12a.
  • the step of patterning the insulating film includes a step of performing exposure (backside exposure step) using the light shielding layer 2 as a mask.
  • the lower insulating layer 12a is formed in a self-aligned manner with respect to the light shielding layer 2.
  • an upper insulating layer 12b covering the lower insulating layer 12a and the oxide semiconductor layer 11 is formed from an insulating material different from that of the lower insulating layer 12a.
  • an upper insulating layer 12b is obtained by depositing an insulating film (having a thickness of, for example, 50 nm to 300 nm) on the lower insulating layer 12a and the oxide semiconductor layer 11 by using, for example, a CVD method.
  • the upper insulating layer 12b is a reducing insulating layer having a property of reducing the oxide semiconductor included in the oxide semiconductor layer 11.
  • a silicon nitride layer is used as the upper insulating layer 12b which is a reduction insulating layer.
  • annealing is performed at a predetermined temperature (for example, 200 ° C. or more and 400 ° C. or less).
  • a predetermined temperature for example, 200 ° C. or more and 400 ° C. or less.
  • hydrogen contained in the upper insulating layer (silicon nitride layer) 12b diffuses into the oxide semiconductor layer 11, the carrier in the portion of the upper surface of the oxide semiconductor layer 11 that is in contact with the lower surface of the upper insulating layer 12b.
  • the concentration increases and the resistance is lowered.
  • the resistance of a portion having a predetermined thickness for example, 0.1 ⁇ m to 1.0 ⁇ m depending on annealing conditions
  • the source contact region 11b and the drain contact region 11c are formed.
  • a portion of the oxide semiconductor layer 11 that is covered with the lower insulating layer 12b serves as a channel region 11a. That is, the channel region 11a is formed in a self-aligned manner with respect to the lower insulating layer 12b and the portion of the light shielding layer 2 that overlaps the oxide semiconductor layer 11.
  • contact holes CH1 and CH2 exposing the source contact region 11b and the drain contact region 11c are formed in the gate insulating layer 12, for example, by etching.
  • a gate electrode 13, a source electrode 14, and a drain electrode 15 are formed on the gate insulating layer 12.
  • the signal wiring 9 and the first portion (upper layer wiring) 8a of the scanning wiring 8 are also formed.
  • a conductive film (having a thickness of, for example, 100 nm or more and 600 nm or less) is formed on the gate insulating layer 12 by, for example, a sputtering method, and then the conductive film is patterned by a photolithography process.
  • the source electrode 14, the drain electrode 15, the signal wiring 9, and the first portion 8a of the scanning wiring 8 are obtained.
  • the gate electrode 13 is formed so as to overlap with the channel region 11 a of the oxide semiconductor layer 11.
  • the source electrode 14 and the drain electrode 15 are formed so that parts thereof are located in the contact holes CH1 and CH2, respectively.
  • the conductive film for forming the gate electrode 13, the source electrode 14, the drain electrode 15, and the like for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium ( A film containing a metal such as Cr) or titanium (Ti) or an alloy thereof can be used as appropriate.
  • an interlayer insulating layer 6 covering the gate electrode 13, the source electrode 14, the drain electrode 15 and the like is formed. Thereafter, an opening CH 3 ′ exposing at least a part of the drain electrode 15 is formed in the interlayer insulating layer 6.
  • the interlayer insulating layer 6 is, for example, an organic insulating film (thickness is, for example, not less than 1000 nm and not more than 3000 nm).
  • a photosensitive resin material can be suitably used.
  • the interlayer insulating layer 6 may be an inorganic insulating film (thickness is, for example, not less than 500 nm and not more than 800 nm), or may have a stacked structure of an organic insulating film and an inorganic insulating film.
  • a common electrode 5 is formed on the interlayer insulating layer 6. Specifically, a common electrode 5 is obtained by depositing a transparent conductive film (having a thickness of, for example, 20 nm or more and 300 nm or less) on the interlayer insulating layer 6 by, for example, a sputtering method and patterning the transparent conductive film.
  • a transparent conductive material for forming the common electrode 5 an oxide semiconductor such as ITO, IZO, ZnO or the like can be used.
  • a dielectric layer 7 covering the common electrode 5 is formed.
  • the dielectric layer 7 is obtained by depositing an insulating film (thickness is, for example, not less than 50 nm and not more than 300 nm) by using, for example, a CVD method.
  • an inorganic insulating material such as a silicon nitride film or a silicon oxide film can be used.
  • an opening for exposing at least a part of the drain electrode 15 is formed in the dielectric layer 7, and this opening and the opening CH3 'of the interlayer insulating layer 6 constitute a contact hole CH3.
  • the pixel electrode 4 is formed on the dielectric layer 7. Specifically, the pixel electrode 4 is obtained by depositing a transparent conductive film (having a thickness of, for example, 20 nm or more and 300 nm or less) by sputtering, for example, and patterning the transparent conductive film. The pixel electrode 4 may be formed with at least one slit (opening) for each pixel.
  • a transparent conductive material for forming the pixel electrode 4 an oxide semiconductor such as ITO, IZO, ZnO or the like can be used.
  • the semiconductor device 100 is obtained.
  • the width of the gate electrode 13 and the width of the channel region 12a (defined by the width of the light shielding layer 2) can be individually controlled. (That is, the width of the light shielding layer 2) is set to be slightly larger than the gate electrode 13, whereby the portion of the channel region 12a that overlaps the gate electrode 13 can be prevented from being lowered in resistance. Therefore, the formation of parasitic capacitance associated with the gate electrode 13 can be suppressed.
  • the semiconductor device 100 is suitably used for a liquid crystal display device in FFS (Fringe Field Switching) mode, for example.
  • FFS Frringe Field Switching
  • a fringe electric field is generated by the pixel electrode 4 and the common electrode 5.
  • a liquid crystal display device is manufactured as follows, for example.
  • a counter substrate is manufactured.
  • a light-shielding film for example, a Ti film having a thickness of 200 nm
  • RGB color filters are respectively formed at desired positions to obtain a counter substrate.
  • a counter electrode is disposed on the surface of the color filter on the liquid crystal layer side.
  • the TFT substrate 100 and the counter substrate are bonded together. Subsequently, liquid crystal is injected between these substrates to obtain a liquid crystal layer. Thereafter, if necessary, the substrate is divided into a desired size to obtain a liquid crystal display device.
  • FIG. 8 is a cross-sectional view schematically showing the semiconductor device 100A
  • FIG. 9 is a plan view schematically showing the semiconductor device 100A.
  • FIG. 8 shows a cross-sectional structure taken along line 8A-8A ′ in FIG.
  • the light shielding layer 2 of the semiconductor device 100A is in an electrically floating state (floating state) and does not function as a back gate electrode. Such a configuration may be adopted when a particularly large on-current is not required for the TFT 10.
  • FIG. 10 shows still another semiconductor device 100B in the present embodiment.
  • FIG. 10 is a cross-sectional view schematically showing the semiconductor device 100B.
  • the semiconductor device 100B is different from the semiconductor device 100 shown in FIG. 1 or the like in that the pixel electrode 4, the dielectric layer 7, and the common electrode 5 are stacked in this order on the interlayer insulating layer 6. That is, in the semiconductor device 100, the common electrode 5 is disposed below the pixel electrode 4, whereas in the semiconductor device 100B, the common electrode 5 is disposed above the pixel electrode 4.
  • the semiconductor device 100B is used in an FFS mode liquid crystal display device, the common electrode 5 is formed with at least one slit (opening) for each pixel.
  • FIG. 12 and FIG. 13 show a semiconductor device (TFT substrate) 200 in this embodiment.
  • 11 and 12 are sectional views schematically showing the semiconductor device 200
  • FIG. 13 is a plan view schematically showing the semiconductor device 200.
  • 11 and 12 show cross-sectional structures taken along lines 11A-11A ′ and 12A-12A ′ in FIG. 13, respectively.
  • the semiconductor device 200 will be described focusing on differences from the semiconductor device 100 according to the first embodiment.
  • the gate electrode 13, the source electrode 14, and the drain electrode 15 are formed of different conductive films.
  • a passivation layer (fourth insulating layer) 18 that covers the gate electrode 13 is formed after the gate electrode 13 is formed, and then the source electrode 14 and the drain electrode 15 are formed.
  • the passivation layer 18 is made of an inorganic insulating material such as silicon oxide or silicon nitride, and has a thickness of not less than 200 nm and not more than 800 nm, for example.
  • Contact holes CH1 and CH2 are formed in the gate insulating layer 12 and the passivation layer 18 so as to expose the source contact region 11b and the drain contact region 11c, and the source electrode 14 and the drain electrode 15 are formed in contact holes CH1 and CH2, respectively. It is connected to the source contact region 11b and the drain contact region 11c in CH2.
  • the scanning wiring 8 is formed from the same conductive film as the gate electrode 13, and the signal wiring 9 is formed from the same conductive film as the source electrode 14 and the drain electrode 15.
  • the light shielding layer 2 is not electrically connected to the scanning wiring 8 and is in an electrically floating state.
  • the semiconductor device 200 in the present embodiment includes the light shielding layer 2 disposed between the oxide semiconductor layer 11 and the substrate 1, light from the back side to the channel region 11a of the oxide semiconductor layer 11 is transmitted. Incident is prevented. Therefore, photodegradation of the oxide semiconductor layer 11 can be suppressed. Further, when the semiconductor device 200 is used for a liquid crystal display device, the luminance of the backlight can be sufficiently increased, and sufficient visibility can be obtained even when used outdoors. Further, in the semiconductor device 200 of the present embodiment, the channel region 11a of the oxide semiconductor layer 11 is aligned with the portion of the light shielding layer 2 that overlaps the oxide semiconductor layer 11, so that the light shielding layer 2 and the source contact Parasitic capacitance between the region 11b and the drain contact region 11c can be reduced.
  • the gate electrode 13, the source electrode 14, and the drain electrode 15 are formed from different conductive films.
  • the number of manufacturing steps is increased as compared with the semiconductor device 100 of the first embodiment.
  • the resistance value of the scanning wiring 8 can be lowered as compared with the first embodiment (because it is not necessary to include a portion formed of a transparent conductive material), the scanning wiring 8 can be easily charged. Therefore, it is advantageous for high-speed driving.
  • the light shielding layer 2 may be electrically connected to the scanning wiring 8.
  • FIG. 14 is a cross-sectional view schematically showing the semiconductor device 300
  • FIG. 15 is a plan view schematically showing the semiconductor device 300.
  • FIG. 14 shows a cross-sectional structure taken along line 14A-14A ′ in FIG.
  • the semiconductor device 300 will be described with a focus on differences from the semiconductor device 100 according to the second embodiment.
  • the TFT 10 of the semiconductor device 300 in this embodiment does not have a drain electrode formed of the same conductive film as the source electrode 14 as shown in FIGS.
  • the semiconductor device 300 includes a transparent connection electrode 4 ′ extending from the pixel electrode 4.
  • a contact hole CH2 exposing the drain contact region 11c of the oxide semiconductor layer 11 is formed in the gate insulating layer 12, the passivation layer 18, and the interlayer insulating layer 6, and the transparent connection electrode 4 ′ is formed in the contact hole CH2.
  • the transparent connection electrode 4 ′ functions as a drain electrode.
  • the part (drain contact part) which electrically connects the drain contact region 11c and the pixel electrode 4 is configured by a transparent member (the oxide semiconductor layer 11 and the transparent connection electrode 4 ′). Therefore, it is possible to suppress a decrease in aperture ratio and a decrease in light transmittance in the drain contact portion. Therefore, the configuration of this embodiment is advantageous for manufacturing a display device having a high aperture ratio and a high transmittance.
  • the light shielding layer 2 may be electrically connected to the scanning wiring 8.
  • the semiconductor device 300 of this embodiment corresponds to a configuration in which the drain electrode 15 (drain electrode formed of the same conductive film as the source electrode 14) in the semiconductor device 200 of Embodiment 2 is omitted.
  • the drain electrode 15 is omitted, a transparent connection electrode extending from the pixel electrode 4 is provided, and the transparent connection electrode is connected to the drain contact region 11c to function as a drain electrode. Also good.
  • a semiconductor device including an oxide semiconductor TFT having a top gate structure photodegradation of an oxide semiconductor layer caused by incident light from the back side and formation of parasitic capacitance associated with a gate electrode are performed. Can be suppressed.
  • the semiconductor device according to the embodiment of the present invention is suitably used as an active matrix substrate of a display device provided with a backlight.

Abstract

半導体装置（１００）は、基板（１）と薄膜トランジスタ（１０）とを備える。薄膜トランジスタは、チャネル領域（１１ａ）と、第１、第２コンタクト領域（１１ｂ、１１ｃ）とを含む酸化物半導体層（１１）と、酸化物半導体層を覆うように設けられたゲート絶縁層（１２）と、ゲート絶縁層上に設けられ、チャネル領域にゲート絶縁層を介して重なるゲート電極（１３）と、第１コンタクト領域に電気的に接続されたソース電極（１４）と、第２コンタクト領域に電気的に接続されたドレイン電極（１５）とを有する。半導体装置は、酸化物半導体層と基板との間に配置された遮光層（２）をさらに備え、チャネル領域は、遮光層のうちの酸化物半導体層に重なる部分に整合している。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置に関し、特に、酸化物半導体ＴＦＴを備えた半導体装置に関する。また、本発明は、そのような半導体装置の製造方法にも関する。
　現在、画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置（例えば液晶表示装置）が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、ＴＦＴ基板の、表示装置の画素に対応する部分も画素と呼ぶことがある。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。そのため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体ＴＦＴの製造プロセスとしては、アモルファスシリコンＴＦＴの製造プロセスとほぼ同様のプロセスを採用することができる。そのため、現在実際に製造されている酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴと同様に、ボトムゲート構造を有していることが多い。
　もちろん、酸化物半導体ＴＦＴにトップゲート構造が採用できないわけではない。トップゲート構造を採用すると、ゲート電極と、ソース電極およびドレイン電極とのオーバーラップに起因する寄生容量を低減することが容易となるので、高速動作する回路の設計に有利である。
　トップゲート構造の酸化物半導体ＴＦＴを備えた半導体装置は、例えば特許文献１に開示されている。図１６に、特許文献１に開示されている半導体装置８００を示す。
　半導体装置８００は、図１６に示すように、基板８０１と、基板８０１に支持された酸化物半導体ＴＦＴ８１０を備える。酸化物半導体ＴＦＴ８１０は、酸化物半導体層８１１、ゲート絶縁層８１２、ゲート電極８１３、ソース電極８１４およびドレイン電極８１５を有する。
　基板８０１上には、下地絶縁層８０３ａおよび８０３ｂがこの順で形成されており、上側の下地絶縁層８０３ｂ上に、酸化物半導体層８１１が形成されている。酸化物半導体層８１１は、チャネル領域８１１ａと、チャネル領域８１１ａの両側に位置する低抵抗領域８１１ｂおよび８１１ｃとを含んでいる。酸化物半導体層８１１のチャネル領域８１１ａ上に、ゲート絶縁層８１２およびゲート電極８１３がこの順に形成されている。
　酸化物半導体層８１１、ゲート絶縁層８１２およびゲート電極８１３を覆うように、窒化シリコン膜８１６が形成されている。窒化シリコン膜８１６上に、層間絶縁層８０６が形成されている。窒化シリコン膜８１６および層間絶縁層８０６には、酸化物半導体層８１１の低抵抗領域８１１ｂおよび８１１ｃの一部を露出させるコンタクトホールが形成されており、ソース電極８１４およびドレイン電極８１５は、コンタクトホール内で低抵抗領域８１１ｂおよび８１１ｃに接続されている。
　半導体装置８００の製造の際、酸化物半導体層８１１を覆うようにゲート絶縁層８１２となる酸化物絶縁膜（例えば酸化シリコン膜）が堆積された後、ゲート電極８１３が形成される。そして、その後、ゲート電極８１３をマスクとして酸化物絶縁膜をエッチングすることにより、ゲート絶縁層８１２が形成される。このときのエッチングにより、酸化物半導体層８１１のうち、ゲート電極８１３で覆われていない部分が露出する。続いて、窒化シリコン膜８１６が形成されるので、酸化物半導体層８１１のうち、窒化シリコン膜８１６に接する部分は、窒素が添加されて低抵抗化され、低抵抗化領域８１１ｂおよび８１１ｃとなる。また、それ以外の部分は、チャネル領域８１１ａとなる。
　特許文献１の半導体装置８００では、このようにして低抵抗化領域８１１ｂおよび８１１ｃを形成するので、比較的簡単な工程で良好なオン特性の酸化物半導体ＴＦＴ８１０が得られるとされている。
特開２０１４－３００００号公報
　しかしながら、一般的な透過型の液晶表示装置では、ＴＦＴ基板がバックライト側（背面側）に配置され、ＴＦＴ基板に対向するカラーフィルタ基板が観察者側（前面側）に配置される。そのため、酸化物半導体ＴＦＴが特許文献１のようにトップゲート構造を有していると、バックライトから出射してＴＦＴ基板に背面側から入射した光が、ＴＦＴの活性層である酸化物半導体層に直接照射されてしまう。酸化物半導体は、光の照射により劣化する（以下では「光劣化」と呼ぶ）特性を有するので、信頼性を確保するためには、バックライトの輝度を低く抑える必要がある。そのため、トップゲート構造の酸化物半導体ＴＦＴを含む液晶表示装置は、屋外での使用時の視認性が劣ってしまう。
　また、特許文献１の半導体装置８００では、窒化シリコン膜８１６を堆積する際、材料ガスとして、シランおよび窒素の混合ガスや、シラン、窒素およびアンモニアの混合ガスが用いられる。シランおよびアンモニアは、プラズマ中で分解されて水素ラジカルを生じる。水素ラジカルは、酸化物半導体に対し、酸化物半導体を還元してそのキャリア濃度を高くするように作用する。そのため、特許文献１の半導体装置８００では、水素ラジカルが、酸化物半導体層８１１の、ゲート絶縁層８１２の下に位置する部分にも拡散して、その部分を低抵抗化するおそれがある。ゲート絶縁層８１２の下の低抵抗化された部分は、ゲート電極８１３との間に寄生容量を形成するので、駆動上の負荷となってしまう。
　本発明は上記問題に鑑みてなされたものであり、その目的は、トップゲート構造の酸化物半導体ＴＦＴを備えた半導体装置において、背面側からの入射光に起因する酸化物半導体層の光劣化およびゲート電極に付随する寄生容量の形成を抑制することにある。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタと、前記薄膜トランジスタに走査信号を供給する走査配線と、前記薄膜トランジスタに表示信号を供給する信号配線とを備える半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ配置された第１コンタクト領域および第２コンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層を覆うように設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ、前記酸化物半導体層の前記チャネル領域に前記ゲート絶縁層を介して重なるゲート電極と、前記酸化物半導体層の前記第１コンタクト領域に電気的に接続されたソース電極と、前記酸化物半導体層の前記第２コンタクト領域に電気的に接続されたドレイン電極と、を有し、前記半導体装置は、前記酸化物半導体層と前記基板との間に配置された遮光層をさらに備え、前記チャネル領域は、前記遮光層のうちの前記酸化物半導体層に重なる部分に整合している。
　ある実施形態において、前記ゲート電極と、前記ソース電極とは、同一の導電膜から形成されている。
　ある実施形態において、前記ドレイン電極は、前記ゲート電極および前記ソース電極と同一の前記導電膜から形成されている。
　ある実施形態において、前記半導体装置は、前記ドレイン電極に電気的に接続された画素電極と、前記画素電極の上方または下方に配置された共通電極と、をさらに備え、前記信号配線は、前記ゲート電極および前記ソース電極と同一の前記導電膜から形成されており、前記走査配線は、前記信号配線と同一の前記導電膜から形成された第１部分と、前記画素電極または前記共通電極と同一の透明導電膜から形成された第２部分であって、前記第１部分に電気的に接続された第２部分と、を含む。
　ある実施形態において、前記ゲート電極と、前記ソース電極および前記ドレイン電極とは、異なる導電膜から形成されている。
　ある実施形態において、前記半導体装置は、透明導電材料から形成された画素電極と、前記画素電極から延設され、前記酸化物半導体層の前記第２コンタクト領域に接する透明接続電極と、をさらに備え、前記透明接続電極が前記ドレイン電極として機能する。
　ある実施形態において、前記遮光層は、導電材料から形成されており、前記走査配線に電気的に接続されている。
　ある実施形態において、前記遮光層は、前記走査配線に電気的に接続されておらず、電気的に浮遊状態にある。
　ある実施形態において、前記ゲート絶縁層は、前記酸化物半導体層の一部を覆う下層絶縁層と、前記下層絶縁層とは異なる絶縁材料から形成され、前記下層絶縁層および前記酸化物半導体層を覆う上層絶縁層と、を有し、前記下層絶縁層は、前記遮光層に整合している。
　ある実施形態において、前記上層絶縁層は、前記酸化物半導体層に含まれる酸化物半導体を還元する性質を有する還元絶縁層である。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む。
　本発明の実施形態による半導体装置の製造方法は、チャネル領域と、前記チャネル領域の両側にそれぞれ配置された第１コンタクト領域および第２コンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層を覆うように設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ、前記酸化物半導体層の前記チャネル領域に前記ゲート絶縁層を介して重なるゲート電極と、前記酸化物半導体層の前記第１コンタクト領域に電気的に接続されたソース電極と、前記酸化物半導体層の前記第２コンタクト領域に電気的に接続されたドレイン電極と、を有する薄膜トランジスタを備える半導体装置の製造方法であって、基板上に遮光層を形成する工程（Ａ）と、前記遮光層を覆う第１絶縁層を形成する工程（Ｂ）と、前記第１絶縁層上に、前記遮光層に部分的に重なる前記酸化物半導体層を形成する工程（Ｃ）と、前記酸化物半導体層を覆う前記ゲート絶縁層を形成する工程（Ｄ）と、前記ゲート絶縁層上に、前記酸化物半導体層の前記チャネル領域に重なる前記ゲート電極を形成する工程（Ｅ）と、を包含し、前記酸化物半導体層の前記チャネル領域は、前記遮光層のうちの前記酸化物半導体層に重なる部分に対して自己整合的に形成される。
　ある実施形態において、前記工程（Ｄ）は、前記酸化物半導体層の一部を覆う下層絶縁層を形成する工程（Ｄ－１）と、前記下層絶縁層とは異なる絶縁材料から、前記下層絶縁層および前記酸化物半導体層を覆う上層絶縁層を形成する工程（Ｄ－２）とを含み、前記工程（Ｄ－１）において、前記下層絶縁層は、前記遮光層に対して自己整合的に形成される。
　ある実施形態において、前記工程（Ｄ－１）は、前記酸化物半導体層上に絶縁膜を形成する工程（Ｄ－１ａ）と、前記絶縁膜をパターニングすることによって前記下層絶縁層を得る工程（Ｄ－１ｂ）とを含み、前記工程（Ｄ－１ｂ）は、前記遮光層をマスクとして用いて露光を行う工程を含む。
　ある実施形態において、前記上層絶縁層は、前記酸化物半導体層に含まれる酸化物半導体を還元する性質を有する還元絶縁層であり、前記酸化物半導体層のうち、前記下層絶縁層によって覆われている部分が前記チャネル領域となる。
　本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを備えた半導体装置において、背面側からの入射光に起因する酸化物半導体層の光劣化およびゲート電極に付随する寄生容量の形成を抑制することができる。
本発明の実施形態における半導体装置１００を模式的に示す図であり、図３中の１Ａ－１Ａ’線に沿った断面図である。 半導体装置１００を模式的に示す図であり、図３中の２Ａ－２Ａ’線に沿った断面図である。 半導体装置１００を模式的に示す平面図である。 （ａ）～（ｄ）は、半導体装置１００の製造工程を示す工程断面図である。 （ａ）～（ｃ）は、半導体装置１００の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、半導体装置１００の製造工程を示す工程断面図である。 本発明の実施形態における半導体装置１００Ａを模式的に示す図であり、図９中の８Ａ－８Ａ’線に沿った断面図である。 半導体装置１００Ａを模式的に示す平面図である。 本発明の実施形態における半導体装置１００Ｂを模式的に示す断面図である。 本発明の実施形態における半導体装置２００を模式的に示す図であり、図１３中の１１Ａ－１１Ａ’線に沿った断面図である。 半導体装置２００を模式的に示す図であり、図１３中の１２Ａ－１２Ａ’線に沿った断面図である。 半導体装置２００を模式的に示す平面図である。 本発明の実施形態における半導体装置３００を模式的に示す図であり、図１５中の１４Ａ－１４Ａ’線に沿った断面図である。 半導体装置３００を模式的に示す平面図である。 特許文献１に開示されている半導体装置８００を模式的に示す断面図である。 ある仕様の酸化物半導体ＴＦＴについて、酸化物半導体層のチャネル領域に光を照射しながら所定時間負バイアスを印加する試験を行って得られたゲート電圧－ドレイン電流特性（ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係）を示すグラフである。 酸化物半導体層のチャネル領域に照射される光の照度を変化させたときの、ゲート電圧－ドレイン電流特性の変化を示すグラフである。
　本発明の実施形態の説明に先立ち、酸化物半導体層への光照射により生じる劣化現象を説明する。
　酸化物半導体層のチャネル領域に光が照射されている状態で負バイアスが印加されると、閾値電圧が負方向にシフトするような劣化現象が発生する。図１７に、ある仕様の酸化物半導体ＴＦＴについて、酸化物半導体層のチャネル領域に光を照射しながら所定時間負バイアスを印加する試験を行って得られたゲート電圧－ドレイン電流特性（ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係）を示すグラフである。試験条件は、下記表１に示す通りである。
Figure JPOXMLDOC01-appb-T000001
　図１７には、負バイアスの印加時間が０秒、１００秒、５００秒、１０００秒、１５００秒および２０００秒の場合のゲート電圧－ドレイン電流特性が示されている。図１７から、負バイアスの印加時間の増加に伴って、閾値電圧が負方向にシフトしていることがわかる。各画素に設けられているＴＦＴ（画素ＴＦＴ）において、このような劣化が顕著に発生すると、画素電極の電位を十分に保持することができなくなるので、フリッカや表示ムラが視認される原因となる。
　また、チャネル領域に光が照射されると、オフ電流（ＴＦＴオフ時のリーク電流）が増大し、光の照度が高いほど、オフ電流の増大の程度が大きくなる。図１８に、チャネル領域に照射される光の照度を変化させたときの、ゲート電圧－ドレイン電流特性の変化を示すグラフである。
　図１８には、照度が０ルクス（暗環境）、２００ルクス、１０００ルクス、５０００ルクス、１００００ルクスの場合のゲート電圧－ドレイン電流特性が示されている。図１８から、照度が高くなるにつれてオフ電流が大きくなっていることがわかる。
　上述したように、酸化物半導体層のチャネル領域への光照射により、閾値電圧の負方向へのシフトと、オフ電流の増大という劣化現象が発生する。
　以下、図面を参照しながら、本発明の実施形態による半導体装置を説明する。本実施形態の半導体装置は、基板上に薄膜トランジスタを備えた装置であればよく、種々の回路基板、ＴＦＴ基板、ＴＦＴ基板を備えた表示装置を広く含む。ここでは、液晶表示装置用のＴＦＴ基板を例として説明を行うが、本発明の実施形態によるＴＦＴ基板は、他の表示装置（例えばＭＥＭＳ（Micro Electro Mechanical System）表示装置や有機ＥＬ（Electroluminescence）表示装置）にも用いられ得る。
　（実施形態１）
　図１、図２および図３に、本実施形態における半導体装置（ＴＦＴ基板）１００を示す。図１および図２は、半導体装置１００を模式的に示す断面図であり、図３は、半導体装置１００を模式的に示す平面図である。図１および図２は、それぞれ図３中の１Ａ－１Ａ’線および２Ａ－２Ａ’線に沿った断面構造を示している。
　半導体装置１００は、図１、図２および図３に示すように、基板１と、基板１に支持された薄膜トランジスタ（ＴＦＴ）１０と、ＴＦＴ１０に走査信号を供給する走査配線８と、ＴＦＴ１０に表示信号を供給する信号配線９とを備える。基板１は、絶縁性を有する透明基板であり、例えばガラス基板である。ＴＦＴ１０は、複数の画素のそれぞれに設けられている。
　ＴＦＴ１０は、トップゲート構造を有する。ＴＦＴ１０は、酸化物半導体層１１、ゲート絶縁層１２、ゲート電極１３、ソース電極１４およびドレイン電極１５を有する。
　酸化物半導体層１１は、後述するベースコート層（第１絶縁層）３上に形成されている。酸化物半導体層１１は、チャネル領域１１ａと、第１コンタクト領域（ソースコンタクト領域）１１ｂおよび第２コンタクト領域（ドレインコンタクト領域）１１ｃとを含む。ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃは、チャネル領域１１ａの両側にそれぞれ配置されている。
　ゲート絶縁層１２は、酸化物半導体層１１を覆うように設けられている。本実施形態では、ゲート絶縁層１２は、積層構造を有する。具体的には、ゲート絶縁層１２は、下層絶縁層１２ａと、上層絶縁層１２ｂとを有する。下層絶縁層１２ａは、酸化物半導体層１１の一部（一部のみ）を覆っている。より具体的には、下層絶縁層１２ａは、酸化物半導体層１１のうちのチャネル領域１１ａのみを覆っており、チャネル領域１１ａに接している。上層絶縁層１２ｂは、下層絶縁層１２ａとは異なる絶縁材料から形成されており、酸化物半導体層１１に含まれる酸化物半導体を還元する性質を有する還元絶縁層である。上層絶縁層１２ｂは、下層絶縁層１２ａおよび酸化物半導体層１１を覆っており、酸化物半導体層１１のうちのチャネル領域１１ａ以外の部分と接している。
　ゲート電極１３は、ゲート絶縁層１２上に設けられている。ゲート電極１３は、酸化物半導体層１１のチャネル領域１１ａにゲート絶縁層１２を介して重なる。
　ソース電極１４は、酸化物半導体層１１のソースコンタクト領域１１ｂに電気的に接続されている。ゲート絶縁層１２には、ソースコンタクト領域１１ｂを露出させるコンタクトホールＣＨ１が形成されており、ソース電極１４は、このコンタクトホールＣＨ１内でソースコンタクト領域１１ｂに接続されている。
　ドレイン電極１５は、酸化物半導体層１１のドレインコンタクト領域１１ｃに電気的に接続されている。ゲート絶縁層１２には、ドレインコンタクト領域１１ｃを露出させるコンタクトホールＣＨ２が形成されており、ドレイン電極１５は、このコンタクトホールＣＨ２内でドレインコンタクト領域１１ｃに接続されている。
　本実施形態では、ゲート電極１３と、ソース電極１４およびドレイン電極１５とは、同一の導電膜から形成されている。つまり、半導体装置１００の製造の際、ゲート電極１３、ソース電極１４およびドレイン電極１５は、同一の導電膜をパターニングすることによって同時に形成される。
　また、本実施形態における半導体装置１００は、画素電極４と、共通電極５とを備える。
　画素電極４は、各画素に設けられている。画素電極４は、ドレイン電極１５に電気的に接続されている。画素電極４は、透明導電材料から形成されている。
　共通電極５は、画素電極４の下方に配置されており、各画素に共通に設けられている。つまり、複数の画素から構成される表示領域全体にわたって形成されている。ただし、共通電極５は、ＴＦＴ１０近傍には形成されていない。共通電極５は、透明導電材料から形成されている。
　ゲート電極１３、ソース電極１４およびドレイン電極１５を覆うように層間絶縁層（第２絶縁層）６が設けられており、この層間絶縁層６上に共通電極５が形成されている。共通電極５を覆うように、誘電体層（第３絶縁層）７が設けられており、この誘電体層７上に画素電極４が形成されている。層間絶縁層６および誘電体層７には、ドレイン電極１５の少なくとも一部を露出させるコンタクトホールＣＨ３が形成されており、画素電極１５は、このコンタクトホールＣＨ３内でドレイン電極１５に接続されている。
　信号配線９は、ソース電極１４に電気的に接続されている。信号配線９は、ゲート電極１３、ソース電極１４およびドレイン電極１５と同一の導電膜から形成されている。ここで図示している例では、酸化物半導体１１が信号配線９に部分的に重なるように配置されており、信号配線９の、酸化物半導体層１１に重なる部分がソース電極１４として機能する。
　走査配線８は、ゲート電極１３に電気的に接続されている。走査配線８は、信号配線９と同一の導電膜から形成された第１部分（上層配線）８ａと、後述する遮光層２と同一の導電膜から形成された第２部分（下層配線）８ｂとを含む。第１部分８ａと第２部分８ｂとは互いに電気的に接続されている。ベースコート層３およびゲート絶縁層１２には、第２部分８ｂの一部を露出させるコンタクトホールＣＨ４が形成されており、第１部分８ａは、このコンタクトホールＣＨ４内で第２部分８ｂに接続されている。走査配線８が信号配線９と交差する領域では、走査配線８は、第２部分８ｂから構成されており、第２部分８ｂがベースコート層３およびゲート絶縁層１２を介して信号配線９に交差している。つまり、第１部分８ａとは異なるレイヤーである第２部分８ｂへのつなぎ変え構造が設けられている。
　本実施形態における半導体装置１００は、さらに、遮光層２を備える。
　遮光層２は、酸化物半導体層１１と基板１との間に配置されている。図１に示すように、酸化物半導体１１のチャネル領域１１ａは、遮光層２のうちの酸化物半導体層１１に重なる部分に整合している。つまり、チャネル領域１１ａは、遮光層２のうちの酸化物半導体層１１に重なる部分に対して自己整合的に形成されている。さらに言い換えると、基板面法線方向から見たとき、チャネル長方向におけるチャネル領域１１ａの端は、チャネル長方向における遮光層２の端面と実質的に一致している。また、ゲート絶縁層１２の下層絶縁層１２ａは、遮光層１１に整合している。つまり、下層絶縁層１２ａは、遮光層２に対して自己整合的に形成されている。さらに言い換えると、基板面法線方向から見たとき、下層絶縁層１２ａの端面は、遮光層２の端面と実質的に一致している。
　本実施形態では、遮光層２は、導電材料から形成されており、走査配線８に電気的に接続されている。具体的には、図２に示すように、遮光層２から、走査配線８の第２部分８ｂが延設されている。
　上述したように、本実施形態の半導体装置１００は、酸化物半導体層１１と基板１との間に配置された遮光層２を備えているので、酸化物半導体層１１のチャネル領域１１ａへの背面側からの光（図１参照）の入射が防止される。従って、酸化物半導体層１１の光劣化を抑制することができる。また、半導体装置１００を液晶表示装置に用いた場合には、バックライトの輝度を、酸化物半導体層１１の光劣化を理由として制限する必要がなくなるので、バックライトの輝度を十分に高くでき、屋外での使用時にも十分な視認性が得られる。
　また、本実施形態の半導体装置１００では、酸化物半導体層１１のチャネル領域１１ａは、遮光層２のうちの酸化物半導体層１１に重なる部分に整合している。つまり、基板１の基板面法線方向から見たとき、遮光層２は、酸化物半導体層１１のソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃに重ならない。そのため、遮光層２と、ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃとの間での寄生容量を低減することができる。仮に、遮光層２と、ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃとが大きく重なっていると、寄生容量が大きくなり、駆動上の負荷となることが懸念される。
　さらに、本実施形態の半導体装置１００では、ゲート電極１３と、ソース電極１４およびドレイン電極１５とが同一の導電膜から形成されるので、ゲート電極１３と、ソース電極１４およびドレイン電極１５とが異なる導電膜から形成される場合に比べて製造工程を一部省略することができ、生産性が向上する。
　また、本実施形態の半導体装置１００では、ゲート電極１３に付随する寄生容量の形成も抑制することができる。これについては後に詳述する。
　また、本実施形態のように、遮光層２が導電材料から形成されており、走査配線８に電気的に接続されていると、遮光層２にもゲート電位が与えられるので、遮光層２をさらなるゲート電極（バックゲート電極）として機能させることができる。そのため、オン電流を大きくすることができるので、画素容量が大きい場合や、高速駆動などにより充電時間（水平走査期間）が短い場合に有利である。
　＜酸化物半導体層について＞
　ここで、本実施形態で用いられる酸化物半導体層１１について説明する。
　本明細書でいう「酸化物半導体層」は、酸化物半導体ＴＦＴの活性層として機能する半導体領域を含む層である。酸化物半導体層は、部分的に低抵抗化された領域（低抵抗領域または導電体領域）を含むことがある。例えば、酸化物半導体層が金属層などの導電体層または還元性の絶縁層と接する場合、酸化物半導体層の表面のうち導電体層と接する部分が、半導体領域よりも電気抵抗の低い低抵抗領域となる。酸化物半導体層の表面のみが低抵抗化される場合もあるし、酸化物半導体層の厚さ方向に亘って低抵抗化される場合もある。
　酸化物半導体層１１の半導体領域に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層１１は、２層以上の積層構造を有していてもよい。酸化物半導体層１１が積層構造を有する場合には、酸化物半導体層１１は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１１が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１１は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１１は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１１は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　＜半導体装置の製造方法＞
　図４～図７を参照しながら、半導体装置１００の製造方法の例を説明する。図４～図７は、半導体装置１００の製造工程を示す工程断面図である。
　まず、図４（ａ）に示すように、基板１上に遮光層２を形成する。また、このとき、走査配線８の第２部分（下層配線）８ｂも形成される。具体的には、基板１上に例えばスパッタリング法によって導電膜（厚さは例えば３０ｎｍ以上１５０ｎｍ以下）を形成し、その後、この導電膜をフォトリソグラフィプロセスによってパターニングすることにより、遮光層２および走査配線８の第２部分８ｂが得られる。基板１としては、例えば、ガラス基板や、耐熱性を有するプラスチック基板（樹脂基板）を用いることができる。遮光層２の材料としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）などの金属材料またはその合金を用いることができる。
　次に、図４（ｂ）に示すように、遮光層２を覆うベースコート層（第１絶縁層）３を形成する。具体的には、遮光層２を覆うように、例えばＣＶＤ法を用いて絶縁膜を堆積することによって、ベースコート層３を得る。ベースコート層３としては、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層などを適宜用いることができる。ベースコート層３は、基板１側から下層および上層を積み重ねた積層構造を有していてもよい。例えば、下層として、基板１からの不純物等の拡散防止のために窒化シリコン層を形成し、上層として、絶縁性を確保するために酸化シリコン層を形成することが好ましい。この場合、下層および上層の厚さは、それぞれ例えば５０ｎｍ以上１００ｎｍ以下である。
　続いて、図４（ｃ）に示すように、ベースコート層３上に、遮光層２に部分的に重なる酸化物半導体層１１を形成する。具体的には、ベースコート層３上に、例えばスパッタリング法を用いて酸化物半導体膜（厚さは例えば５ｎｍ以上７０ｎｍ以下）を堆積した後、酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層１１を得る。
　その後、図４（ｄ）に示すように、酸化物半導体層１１の一部を覆う下層絶縁層１２ａを形成する。具体的には、酸化物半導体層１１上に、例えばＣＶＤ法を用いて絶縁膜を堆積し、その絶縁膜をパターニングすることによって下層絶縁層１２ａを得る。絶縁膜をパターニングする工程は、遮光層２をマスクとして用いて露光を行う工程（裏面露光工程）を含んでいる。これにより、下層絶縁層１２ａは、遮光層２に対して自己整合的に形成される。
　次に、図５（ａ）に示すように、下層絶縁層１２ａとは異なる絶縁材料から、下層絶縁層１２ａおよび酸化物半導体層１１を覆う上層絶縁層１２ｂを形成する。具体的には、下層絶縁層１２ａおよび酸化物半導体層１１上に、例えばＣＶＤ法を用いて絶縁膜（厚さは例えば５０ｎｍ以上３００ｎｍ以下）を堆積することによって、上層絶縁層１２ｂを得る。上層絶縁層１２ｂは、酸化物半導体層１１に含まれる酸化物半導体を還元する性質を有する還元絶縁層である。還元絶縁層である上層絶縁層１２ｂとして、ここでは、窒化シリコン層を用いる。
　続いて、図５（ｂ）に示すように、所定の温度（例えば２００℃以上４００℃以下）でアニール処理を行う。このとき、上層絶縁層（窒化シリコン層）１２ｂに含まれる水素が酸化物半導体層１１に拡散するので、酸化物半導体層１１の上面のうちの上層絶縁層１２ｂの下面に接している部分のキャリア濃度が上昇し、低抵抗化される。また、このとき、酸化物半導体層１１の上面から所定の厚さ（アニール条件等にも依存するが例えば０．１μｍ～１．０μｍ）の部分も低抵抗化される。これにより、ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃが形成される。また、酸化物半導体層１１のうち、下層絶縁層１２ｂによって覆われている部分がチャネル領域１１ａとなる。つまり、チャネル領域１１ａが下層絶縁層１２ｂ、および、遮光層２の酸化物半導体層１１に重なる部分に対して自己整合的に形成される。
　その後、図５（ｃ）に示すように、例えばエッチングにより、ゲート絶縁層１２に、ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃを露出させるコンタクトホールＣＨ１およびＣＨ２を形成する。
　次に、図６（ａ）に示すように、ゲート絶縁層１２上に、ゲート電極１３、ソース電極１４およびドレイン電極１５を形成する。また、このとき、信号配線９および走査配線８の第１部分（上層配線）８ａも形成される。具体的には、ゲート絶縁層１２上に、例えばスパッタリング法により、導電膜（厚さは例えば１００ｎｍ以上６００ｎｍ以下）を形成し、その後、この導電膜をフォトリソグラフィプロセスによってパターニングすることにより、ゲート電極１３、ソース電極１４、ドレイン電極１５、信号配線９および走査配線８の第１部分８ａが得られる。ゲート電極１３は、酸化物半導体層１１のチャネル領域１１ａに重なるように形成される。ソース電極１４およびドレイン電極１５は、それぞれその一部がコンタクトホールＣＨ１およびＣＨ２内に位置するように形成される。ゲート電極１３、ソース電極１４およびドレイン電極１５などを形成するための導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属またはその合金を含む膜を適宜用いることができる。また、これらのうち複数の膜を積層した積層膜を用いてもよい。
　続いて、図６（ｂ）に示すように、ゲート電極１３、ソース電極１４およびドレイン電極１５などを覆う層間絶縁層６を形成する。その後、層間絶縁層６に、ドレイン電極１５の少なくとも一部を露出させる開口部ＣＨ３’を形成する。層間絶縁層６は、例えば有機絶縁膜（厚さは例えば１０００ｎｍ以上３０００ｎｍ以下）である。有機絶縁膜の材料としては、感光性樹脂材料を好適に用いることができる。また、層間絶縁層６は、無機絶縁膜（厚さは例えば５００ｎｍ以上８００ｎｍ以下）であってもよいし、有機絶縁膜と無機絶縁膜との積層構造を有していてもよい。
　次に、層間絶縁層６上に、共通電極５を形成する。具体的には、層間絶縁層６上に、例えばスパッタリング法により透明導電膜（厚さは例えば２０ｎｍ以上３００ｎｍ以下）を堆積し、この透明導電膜をパターニングすることによって、共通電極５が得られる。共通電極５を形成するための透明導電材料としては、ＩＴＯ、ＩＺＯ、ＺｎＯなどの酸化物半導体を用いることができる。
　続いて、図７（ａ）に示すように、共通電極５を覆う誘電体層７を形成する。具体的には、例えばＣＶＤ法を用いて絶縁膜（厚さは例えば５０ｎｍ以上３００ｎｍ以下）を堆積することによって、誘電体層７を得る。誘電体層７の材料としては、例えば、窒化シリコン膜、酸化シリコン膜などの無機絶縁材料を用いることができる。その後、誘電体層７には、ドレイン電極１５の少なくとも一部を露出させる開口部が形成され、この開口部と、層間絶縁層６の開口部ＣＨ３’とがコンタクトホールＣＨ３を構成する。
　次に、図７（ｂ）に示すように、誘電体層７上に、画素電極４を形成する。具体的には、例えばスパッタリング法により透明導電膜（厚さは例えば２０ｎｍ以上３００ｎｍ以下）を堆積し、この透明導電膜をパターニングすることによって、画素電極４が得られる。画素電極４には、画素ごとに少なくとも１つのスリット（開口部）が形成されてもよい。画素電極４を形成するための透明導電材料としては、ＩＴＯ、ＩＺＯ、ＺｎＯなどの酸化物半導体を用いることができる。
　このようにして、半導体装置１００が得られる。
　なお、ここで例示したように、上部絶縁層１２ｂが水素を含む還元絶縁層である場合、水素の横方向の拡散により、チャネル領域１２ａの一部が低抵抗化される可能性がある。しかしながら、本実施形態の半導体装置１００では、ゲート電極１３の幅と、チャネル領域１２ａの幅（遮光層２の幅によって規定される）とを個別に制御することができるので、チャネル領域１２ａの幅を（つまり遮光層２の幅を）、ゲート電極１３よりもやや大きく設定することにより、チャネル領域１２ａのうちのゲート電極１３に重なる部分が低抵抗化されることを防止できる。そのため、ゲート電極１３に付随する寄生容量の形成を抑制することができる。
　これに対し、特許文献１の半導体装置８００では、チャネル領域８１１ａの幅がゲート電極８１３の幅で規定されるので、水素が横方向に少しでも拡散すると、ゲート電極８１３に付随する寄生容量が形成されてしまう。
　半導体装置１００は、例えばＦＦＳ（Fringe Field Switching）モードの液晶表示装置に好適に用いられる。ＦＦＳモードの液晶表示装置では、画素電極４と共通電極５とによってフリンジ電界が生成される。液晶表示装置は、例えば次のようにして製造される。
　まず、対向基板を作製する。対向基板は、例えば、ガラス基板上に遮光膜（例えば厚さ：２００ｎｍのＴｉ膜）を形成し、所望の形状にパターニングを行い、ブラックマトリクスを得る。次いで、ＲＧＢのカラーフィルタをそれぞれ所望の位置に作成し、対向基板を得る。なお、縦電界モードの液晶表示装置に適用する場合には、カラーフィルタの液晶層側の表面には対向電極が配置される。
　次いで、半導体装置（ＴＦＴ基板）１００上にフォトスペーサを配置した後、ＴＦＴ基板１００と対向基板とを貼り合わせる。続いて、これらの基板の間に液晶を注入し、液晶層を得る。この後、必要に応じて、所望のサイズに基板を分断し、液晶表示装置を得る。
　＜その他の形態＞
　図８および図９に、本実施形態における他の半導体装置１００Ａを示す。図８は、半導体装置１００Ａを模式的に示す断面図であり、図９は、半導体装置１００Ａを模式的に示す平面図である。図８は、図９中の８Ａ－８Ａ’線に沿った断面構造を示している。
　図８および図９に示す半導体装置１００Ａは、遮光層２が、走査配線８に電気的に接続されていない点において、図１などに示した半導体装置１００と異なっている。図８に示すように、走査配線８の第２部分８ｂは、遮光層２に連続していない。そのため、半導体装置１００Ａの遮光層２は、電気的に浮遊状態（フローティング状態）にあり、バックゲート電極として機能しない。ＴＦＴ１０に特に大きなオン電流が要求されない場合には、このような構成を採用してもよい。
　図１０に、本実施形態におけるさらに他の半導体装置１００Ｂを示す。図１０は、半導体装置１００Ｂを模式的に示す断面図である。
　半導体装置１００Ｂは、層間絶縁層６上に、画素電極４、誘電体層７および共通電極５がこの順に積層されている点において、図１などに示した半導体装置１００と異なっている。つまり、半導体装置１００では、共通電極５が画素電極４に下方に配置されているのに対し、半導体装置１００Ｂでは、共通電極５が画素電極４の上方に配置されている。半導体装置１００ＢがＦＦＳモードの液晶表示装置に用いられる場合、共通電極５には画素ごとに少なくとも１つのスリット（開口部）が形成されている。
　（実施形態２）
　図１１、図１２および図１３に、本実施形態における半導体装置（ＴＦＴ基板）２００を示す。図１１および図１２は、半導体装置２００を模式的に示す断面図であり、図１３は、半導体装置２００を模式的に示す平面図である。図１１および図１２は、それぞれ図１３中の１１Ａ－１１Ａ’線および１２Ａ－１２Ａ’線に沿った断面構造を示している。以下では、半導体装置２００が実施形態１における半導体装置１００と異なる点を中心に説明を行う。
　半導体装置２００では、図１１、図１２および図１３に示すように、ゲート電極１３と、ソース電極１４およびドレイン電極１５とは、異なる導電膜から形成されている。具体的には、ゲート電極１３の形成後にゲート電極１３を覆うパッシベーション層（第４絶縁層）１８を形成し、その後にソース電極１４およびドレイン電極１５が形成されている。パッシベーション層１８は、例えば、酸化シリコンや窒化シリコンなどの無機絶縁材料から形成されており、厚さは例えば２００ｎｍ以上８００ｎｍ以下である。
　ゲート絶縁層１２およびパッシベーション層１８には、ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃを露出させるようなコンタクトホールＣＨ１およびＣＨ２が形成されており、ソース電極１４およびドレイン電極１５は、それぞれコンタクトホールＣＨ１およびＣＨ２内でソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃに接続されている。
　走査配線８は、ゲート電極１３と同一の導電膜から形成されており、信号配線９は、ソース電極１４およびドレイン電極１５と同一の導電膜から形成されている。遮光層２は、走査配線８に電気的に接続されておらず、電気的に浮遊状態にある。
　本実施形態における半導体装置２００は、酸化物半導体層１１と基板１との間に配置された遮光層２を備えているので、酸化物半導体層１１のチャネル領域１１ａへの背面側からの光の入射が防止される。従って、酸化物半導体層１１の光劣化を抑制することができる。また、半導体装置２００を液晶表示装置に用いた場合には、バックライトの輝度を十分に高くでき、屋外での使用時にも十分な視認性が得られる。また、本実施形態の半導体装置２００では、酸化物半導体層１１のチャネル領域１１ａは、遮光層２のうちの酸化物半導体層１１に重なる部分に整合しているので、遮光層２と、ソースコンタクト領域１１ｂおよびドレインコンタクト領域１１ｃとの間での寄生容量を低減することができる。
　さらに、本実施形態の半導体装置２００では、ゲート電極１３と、ソース電極１４およびドレイン電極１５とは、異なる導電膜から形成されている。このような構成を採用すると、実施形態１の半導体装置１００に比べて製造工程が増加するものの、走査配線８と信号配線９との交差領域において、走査配線８につなぎ変え構造を形成する必要がない。そのため、設計自由度が高く、高精細な表示装置において高い開口率を実現しやすい。また、実施形態１に比べて走査配線８の抵抗値を低くできる（透明導電材料から形成された部分を含む必要がないからである）ので、走査配線８を充電しやすくなる。そのため、高速駆動に有利である。
　なお、ここでは、遮光層２が走査配線８に電気的に接続されていない構成を例示したが、遮光層２が走査配線８に電気的に接続されていてもよい。
　（実施形態３）
　図１４および図１５に、本実施形態における半導体装置（ＴＦＴ基板）３００を示す。図１４は、半導体装置３００を模式的に示す断面図であり、図１５は、半導体装置３００を模式的に示す平面図である。図１４は、図１５中の１４Ａ－１４Ａ’線に沿った断面構造を示している。以下では、半導体装置３００が実施形態２における半導体装置１００と異なる点を中心に説明を行う。
　本実施形態における半導体装置３００のＴＦＴ１０は、図１４および図１５に示すように、ソース電極１４と同一の導電膜から形成されたドレイン電極を有していない。半導体装置３００は、画素電極４から延設された透明接続電極４’を備えている。ゲート絶縁層１２、パッシベーション層１８および層間絶縁層６には、酸化物半導体層１１のドレインコンタクト領域１１ｃを露出させるコンタクトホールＣＨ２が形成されており、透明接続電極４’は、このコンタクトホールＣＨ２内でドレインコンタクト領域１１ｃに接する。従って、本実施形態では、透明接続電極４’がドレイン電極として機能する。
　このように、本実施形態では、ドレインコンタクト領域１１ｃと画素電極４とを電気的に接続する部分（ドレインコンタクト部）が、透明な部材（酸化物半導体層１１および透明接続電極４’）で構成されるので、ドレインコンタクト部における開口率の低下や光透過率の低下を抑制できる。そのため、本実施形態の構成は、高開口率、高透過率な表示装置の製造に有利である。
　なお、ここでは、遮光層２が走査配線８に電気的に接続されていない構成を例示したが、遮光層２が走査配線８に電気的に接続されていてもよい。
　また、本実施形態の半導体装置３００は、実施形態２の半導体装置２００におけるドレイン電極１５（ソース電極１４と同一の導電膜から形成されたドレイン電極）を省略した構成に相当するが、実施形態１の半導体装置１００、１００Ａおよび１００Ｂにおけるドレイン電極１５を省略するとともに、画素電極４から延設された透明接続電極を設け、この透明接続電極をドレインコンタクト領域１１ｃに接続してドレイン電極として機能させてもよい。
　本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを備えた半導体装置において、背面側からの入射光に起因する酸化物半導体層の光劣化およびゲート電極に付随する寄生容量の形成を抑制することができる。本発明の実施形態による半導体装置は、バックライトを備えた表示装置のアクティブマトリクス基板として好適に用いられる。
　１　　基板
　２　　遮光層
　３　　ベースコート層（第１絶縁層）
　４　　画素電極
　４’　　透明接続電極
　５　　共通電極
　６　　層間絶縁層（第２絶縁層）
　７　　誘電体層（第３絶縁膜）
　８　　走査配線
　８ａ　　第１部分（上層配線）
　８ｂ　　第２部分（下層配線）
　９　　信号配線
　１０　　薄膜トランジスタ（ＴＦＴ）
　１１　　酸化物半導体層
　１１ａ　　チャネル領域
　１１ｂ　　ソースコンタクト領域（第１コンタクト領域）
　１１ｃ　　ドレインコンタクト領域（第２コンタクト領域）
　１２　　ゲート絶縁層
　１２ａ　　下層絶縁層
　１２ｂ　　上層絶縁層
　１３　　ゲート電極
　１４　　ソース電極
　１５　　ドレイン電極
　１８　　パッシベーション層
　１００、１００Ａ、１００Ｂ、２００、３００　　半導体装置（ＴＦＴ基板）
　ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４　　コンタクトホール

Claims (16)

  1. 　基板と、前記基板に支持された薄膜トランジスタと、前記薄膜トランジスタに走査信号を供給する走査配線と、前記薄膜トランジスタに表示信号を供給する信号配線とを備える半導体装置であって、
    　前記薄膜トランジスタは、
    　チャネル領域と、前記チャネル領域の両側にそれぞれ配置された第１コンタクト領域および第２コンタクト領域とを含む酸化物半導体層と、
    　前記酸化物半導体層を覆うように設けられたゲート絶縁層と、
    　前記ゲート絶縁層上に設けられ、前記酸化物半導体層の前記チャネル領域に前記ゲート絶縁層を介して重なるゲート電極と、
    　前記酸化物半導体層の前記第１コンタクト領域に電気的に接続されたソース電極と、
    　前記酸化物半導体層の前記第２コンタクト領域に電気的に接続されたドレイン電極と、
    　を有し、
    　前記半導体装置は、前記酸化物半導体層と前記基板との間に配置された遮光層をさらに備え、
    　前記チャネル領域は、前記遮光層のうちの前記酸化物半導体層に重なる部分に整合している半導体装置。
  2. 　前記ゲート電極と、前記ソース電極とは、同一の導電膜から形成されている請求項１に記載の半導体装置。
  3. 　前記ドレイン電極は、前記ゲート電極および前記ソース電極と同一の前記導電膜から形成されている請求項２に記載の半導体装置。
  4. 　前記ドレイン電極に電気的に接続された画素電極と、
    　前記画素電極の上方または下方に配置された共通電極と、をさらに備え、
    　前記信号配線は、前記ゲート電極および前記ソース電極と同一の前記導電膜から形成されており、
    　前記走査配線は、前記信号配線と同一の前記導電膜から形成された第１部分と、前記画素電極または前記共通電極と同一の透明導電膜から形成された第２部分であって、前記第１部分に電気的に接続された第２部分と、を含む請求項２または３に記載の半導体装置。
  5. 　前記ゲート電極と、前記ソース電極および前記ドレイン電極とは、異なる導電膜から形成されている請求項１に記載の半導体装置。
  6. 　透明導電材料から形成された画素電極と、
    　前記画素電極から延設され、前記酸化物半導体層の前記第２コンタクト領域に接する透明接続電極と、をさらに備え、
    　前記透明接続電極が前記ドレイン電極として機能する請求項１、２および５のいずれかに記載の半導体装置。
  7. 　前記遮光層は、導電材料から形成されており、前記走査配線に電気的に接続されている請求項１から６のいずれかに記載の半導体装置。
  8. 　前記遮光層は、前記走査配線に電気的に接続されておらず、電気的に浮遊状態にある請求項１から６のいずれかに記載の半導体装置。
  9. 　前記ゲート絶縁層は、
    　前記酸化物半導体層の一部を覆う下層絶縁層と、
    　前記下層絶縁層とは異なる絶縁材料から形成され、前記下層絶縁層および前記酸化物半導体層を覆う上層絶縁層と、を有し、
    　前記下層絶縁層は、前記遮光層に整合している請求項１から８のいずれかに記載の半導体装置。
  10. 　前記上層絶縁層は、前記酸化物半導体層に含まれる酸化物半導体を還元する性質を有する還元絶縁層である請求項９に記載の半導体装置。
  11. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む、請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む、請求項１１に記載の半導体装置。
  13. 　チャネル領域と、前記チャネル領域の両側にそれぞれ配置された第１コンタクト領域および第２コンタクト領域とを含む酸化物半導体層と、
    　前記酸化物半導体層を覆うように設けられたゲート絶縁層と、
    　前記ゲート絶縁層上に設けられ、前記酸化物半導体層の前記チャネル領域に前記ゲート絶縁層を介して重なるゲート電極と、
    　前記酸化物半導体層の前記第１コンタクト領域に電気的に接続されたソース電極と、
    　前記酸化物半導体層の前記第２コンタクト領域に電気的に接続されたドレイン電極と、
    　を有する薄膜トランジスタを備える半導体装置の製造方法であって、
    　基板上に遮光層を形成する工程（Ａ）と、
    　前記遮光層を覆う第１絶縁層を形成する工程（Ｂ）と、
    　前記第１絶縁層上に、前記遮光層に部分的に重なる前記酸化物半導体層を形成する工程（Ｃ）と、
    　前記酸化物半導体層を覆う前記ゲート絶縁層を形成する工程（Ｄ）と、
    　前記ゲート絶縁層上に、前記酸化物半導体層の前記チャネル領域に重なる前記ゲート電極を形成する工程（Ｅ）と、
    を包含し、
    　前記酸化物半導体層の前記チャネル領域は、前記遮光層のうちの前記酸化物半導体層に重なる部分に対して自己整合的に形成される半導体装置の製造方法。
  14. 　前記工程（Ｄ）は、
    　前記酸化物半導体層の一部を覆う下層絶縁層を形成する工程（Ｄ－１）と、
    　前記下層絶縁層とは異なる絶縁材料から、前記下層絶縁層および前記酸化物半導体層を覆う上層絶縁層を形成する工程（Ｄ－２）とを含み、
    　前記工程（Ｄ－１）において、前記下層絶縁層は、前記遮光層に対して自己整合的に形成される請求項１３に記載の半導体装置の製造方法。
  15. 　前記工程（Ｄ－１）は、
    　前記酸化物半導体層上に絶縁膜を形成する工程（Ｄ－１ａ）と、
    　前記絶縁膜をパターニングすることによって前記下層絶縁層を得る工程（Ｄ－１ｂ）とを含み、
    　前記工程（Ｄ－１ｂ）は、前記遮光層をマスクとして用いて露光を行う工程を含む請求項１４に記載の半導体装置の製造方法。
  16. 　前記上層絶縁層は、前記酸化物半導体層に含まれる酸化物半導体を還元する性質を有する還元絶縁層であり、
    　前記酸化物半導体層のうち、前記下層絶縁層によって覆われている部分が前記チャネル領域となる請求項１５に記載の半導体装置の製造方法。
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