JP6581057B2 - 半導体装置、半導体記憶装置及び固体撮像装置 - Google Patents
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Description
本発明の実施形態によれば、上記の半導体装置と、メモリ部と、を備えた半導体記憶装置が提供される。
本発明の実施形態によれば、上記の半導体装置と、受光部と、を備えた固体撮像装置が提供される。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る酸化物半導体を例示する模式的断面図である。
図1に示した例では、実施形態に係る酸化物半導体55は、基板10の上に設けられている。基板10は、例えば、シリコン基板、ガラス基板又はプラスチック基板である。基板10には、ポリイミド等の樹脂を含む基板が用いられても良い。基板10は、非透光性でも良い。酸化物半導体55は、インジウム(In)と、ガリウム(Ga)と、シリコン(Si)と、酸素(O)と、を含む。酸化物半導体55は、例えば、アモルファス(非晶質)の状態を有する三元系酸化物であり、In、Ga、Si及びOを主たる構成元素とするInGaSi系の酸化物である。
図2に示す酸化物半導体55(試料1〜6)は、DCマグネトロンスパッタ法によって形成される。試料1〜6のそれぞれの厚さは、約100ナノメートルである。図2には、スパッタリング時の条件、スパッタ成膜後の熱処理の条件、組成(atomic%:原子パーセント)及び組成比を示す。スパッタリングには、InGaSiOのターゲット(焼結体)を用いる。このターゲットの組成比は、In:Ga:Si=1:1:0.5である。スパッタリングには、ArとO2との混合ガスを使用し、圧力は、0.32パスカル(Pa)以上0.38Pa以下である。スパッタリングに用いられるDC電源の出力は300ワット(W)であり、スパッタリング時には基板を加熱しない。
図3には、低酸素の条件下で形成された試料1の赤外吸収スペクトルと、過酸素の条件下で形成された試料4の赤外吸収スペクトルとを示す。試料1及び試料4のいずれに関してもスパッタリング後の熱処理はしていない。赤外吸収スペクトルの測定には、BRUKER社製のFT-IR;IFS-66v/Sを使用する。縦軸は、試料の吸光度(任意単位)を表している。横軸は、赤外線の波数(cm−1)を表している。
図4の縦軸は、酸化物半導体(InGaSiO)の状態(ST)を示し、図4の横軸は、Si/Ga(又はSi/In)を示す。図4に表したように、InGaSiOは、Si/Gaに依存して、2つの状態(状態ST1及び状態ST2)を取り得る。状態ST1は、InGaSiO中において、Ga原子5つあたりのSi原子の数が1以下の状態である。状態ST2は、InGaSiO中において、Ga原子5つあたりのSi原子の数が1より大きい状態である。
InGaSiOの3種類の計算モデルを用いた。図5は、各々の計算モデルにおける原子数(atoms)及び組成比を表す。
図6(a)〜(c)は、アモルファス構造のInGaSiOにおいて、In原子、Ga原子及びSi原子のそれぞれについての第一配位における配位数分布を表す。図6(a)は、モデルLの結果を示し、図6(b)はモデルRの結果を示し、図6(c)はモデルUの結果を示す。
図10(a)は、Siの含有率を20atomic%としたアモルファス構造のモデルRにおいて、In原子とO原子とが作る角度(角度OInO)の分布、Ga原子とO原子とが作る角度(角度OGaO)の分布及び、Si原子とO原子とが作る角度(角度OSiO)の分布を示す。なお、角度ABCは、AとBとを結ぶ線分と、BとCとを結ぶ線分と、の間の角度を意味する。図10(a)の縦軸は、In原子、Ga原子及びSi原子のそれぞれについて、各原子から半径0.26nmの範囲内(第一近接内)に存在するO原子の数で規格化した存在比を表す。
図12(a)〜図12(c)は、アモルファスInGaSiOの伝導帯付近におけるIn5s軌道の状態密度(部分状態密度:P−DOS(1/eV))を示す。図12(a)、図12(b)、図12(c)は、それぞれ、モデルLについての結果、モデルRについての結果、モデルUについての結果である。図12(d)〜図12(f)は、アモルファスInGaSiOの伝導帯付近におけるGa4s軌道の状態密度(部分状態密度:P−DOS(1/eV))を示す。図12(d)、図12(e)、図12(f)は、それぞれ、モデルLについての結果、モデルRについての結果、モデルUについての結果である。
図13(a)及び図13(b)は、実施形態に係るInGaSiOにおける伝導帯下端付近の電子状態を示し、図13(c)及び図13(d)は、参考例に係るInGaZnOにおける伝導帯下端付近の電子状態を示す。フェルミエネルギーを便宜上0とし、伝導帯下端(CBM)を図中に表記した。
図14は、第2の実施形態に係る半導体装置を例示する模式的断面図である。
図14に表したように、本実施形態に係る半導体装置100は、第1半導体層50(酸化物半導体層)と、第1導電部70と、第2導電部80と、第3導電部30と、を含む。半導体装置100は、基板10、下地膜20、絶縁膜40及び保護膜60を含んでもよい。第1半導体層50は、第1の実施形態に係る酸化物半導体55を含む。つまり、第1半導体層50の材料として、酸化物半導体55が用いられる。
この例では、半導体装置100は、ボトムゲート型の薄膜トランジスタである。例えば、第1導電部70はソース電極であり、第2導電部80はドレイン電極であり、第3導電部30はゲート電極である。
図15に表した半導体装置120は、図14に関して説明した第1半導体層50の代わりに第1半導体層51を含む。これ以外については、半導体装置120には、前述した半導体装置100と同様の説明を適用できる。第1半導体層51は、複数の酸化物半導体層を含む。複数の酸化物半導体層は、Z軸方向(第1半導体層51の下面51aから上面51bへ向かう方向)に積層されている。
例えば、第1半導体層51は、第1層51W1と、第2層51W2と、を含む。第2層51W2は、Z軸方向において第1層51W1と積層されている。この例では、2つの第1層51W1の間に、1つの第2層51W2が設けられている。第1層51W1のZ軸方向の厚さは、例えば10nm程度であり、第2層51W2のZ軸方向の厚さは、例えば15nm程度である。
図17は、図15に関して説明した第1半導体層51の別の例を表す。図17に示した第1半導体層51は、第1層51W3と、第2層51W4と、を含む。この例では、4つの第1層51W3と、3つの第2層51W4と、がZ軸方向において交互に積層されている。第1層51W3及び第2層51W4のそれぞれのZ軸方向に沿った厚さは、例えば5nm程度である。なお、第1半導体層51に含まれる複数の層の厚さは、互いに異なっていても良く、例えば合計で100nm以下であれば適宜設定することができる。第1半導体層51に含まれる複数の層の数も、第1半導体層51の厚さが100nm以下であれば、任意である。
図18は、第3の実施形態に係る固体撮像装置を例示する模式的断面図である。
図18(a)に表すように、本実施形態に係る固体撮像装置150には、受光部90と、配線部91と、が設けられている。固体撮像装置150は、例えば、裏面照射型のCMOS(Complementary Metal-Oxide Semiconductor)イメージセンサである。裏面照射型のCMOSイメージセンサにおいては、配線部91が設けられた面の反対側から光が入射する。受光部90の上には、カラーフィルタやマイクロレンズ等の集光素子を設けることができる。
図19は、第4の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図19は、本実施形態に係る半導体記憶装置301(不揮発性メモリ)の一部を拡大して表している。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (8)
- 第1半導体層であって、
第1領域と、
第2領域と、
前記第1領域と前記第2領域との間に設けられた第3領域と、
を含む第1半導体層と、
前記第1領域と電気的に接続された第1導電部と、
前記第2領域と電気的に接続された第2導電部と、
前記第1領域から前記第2領域へ向かう第1方向と交差する方向において前記第3領域と離間した第3導電部と、
を備え、
前記第1半導体層は、インジウム(In)とガリウム(Ga)とシリコン(Si)とを含む酸化物半導体を含み、
前記酸化物半導体におけるSiとInの組成比(Si/In)は、0.2よりも大きく、前記酸化物半導体におけるSiとGaの組成比(Si/Ga)は、0.2よりも大きく、
前記第1半導体層は、
第1層と、
前記交差する方向において前記第1層と積層された第2層と、
を含み、
前記第1層におけるInの組成と前記第1層におけるGaの組成と前記第1層におけるSiの組成との総和に対する、前記第1層におけるSiの含有率(Si/(In+Ga+Si))は、第1値であり、
前記第2層におけるInの組成と前記第2層におけるGaの組成と前記第2層におけるSiの組成との総和に対する、前記第2層におけるSiの含有率(Si/(In+Ga+Si))は、第2値であり、
前記第1値は、前記第2値とは異なる、半導体装置。 - 前記Siと前記Inの組成比(Si/In)は、0.5以下であり、前記Siと前記Gaの組成比(Si/Ga)は、0.5以下である請求項1記載の半導体装置。
- 前記Inと前記Gaの組成比(In/Ga)は、0.8以上2.0以下である請求項1または2に記載の半導体装置。
- 前記Inの組成と前記Gaの組成と前記Siの組成との総和に対する、前記Siの含有率(Si/(In+Ga+Si))は、9atomic%よりも大きく、20atomic%以下である請求項1〜3のいずれか1つに記載の半導体装置。
- 前記Gaの第一配位における平均配位数は、4.3以上であり、前記Inの第一配位における平均配位数は、5.1以上5.6以下である請求項1〜4のいずれか1つに記載の半導体装置。
- In−O−Si結合およびGa−O−Si結合の少なくともいずれかを含む請求項1〜5のいずれか1つに記載の半導体装置。
- 請求項1〜6のいずれか1つに記載の半導体装置と、
メモリ部と、
を備えた半導体記憶装置。 - 請求項1〜6のいずれか1つに記載の半導体装置と、
受光部と、
を備えた固体撮像装置。
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