JP2019216270A - 撮像装置 - Google Patents

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Shunpei Yamazaki
舜平 山崎
坂倉　真之
Masayuki Sakakura
真之 坂倉
黒川　義元
Yoshimoto Kurokawa
義元 黒川
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Abstract

【課題】撮像品質が高く、低コストで作製することのできる撮像装置を提供する。【解決手段】第１のトランジスタおよび第２のトランジスタを含んで構成される第１の回路と、第２のトランジスタおよびフォトダイオードを含んで構成される第２の回路と、を有し、第１のトランジスタはシリコン基板の第１の面に設けられ、第２のトランジスタはシリコン基板の第１の面上に第１の絶縁層を介して設けられ、シリコン基板は第２の絶縁層を有し、第２の絶縁層は、フォトダイオードの側面を囲むように設けられ、第１のトランジスタはシリコン基板に活性領域を有するｐ−ｃｈ型トランジスタであり、第２のトランジスタは酸化物半導体層を活性層とするｎ−ｃｈ型トランジスタであり、フォトダイオードはシリコン基板の第１の面とは逆側の面を受光面とする。【選択図】図１

Description

本発明の一態様は、酸化物半導体を用いた撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。そのため、より具体的に本明
細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、それらの駆
動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化
物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、特許文献３では、酸化物半導体を有し、かつオフ電流が極めて低いトランジスタを
少なくとも画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコン半導体を有する
トランジスタを周辺回路に用いることで、高速かつ低消費電力の撮像装置が作製できるこ
とが開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報
撮像装置は、あらゆる環境下における用途が想定されるため、低照度環境や動体を被写体
とした場合においても高い撮像品質などが求められる。また、それらの要求を満たしつつ
、より低コストで作製することのできる撮像装置が望まれている。
したがって、本発明の一態様では、低照度下で撮像することができる撮像装置を提供する
ことを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを
目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。
または、集積度の高い撮像装置を提供することを目的の一つとする。または、広い温度範
囲において使用可能な撮像装置を提供することを目的の一つとする。または、高速動作に
適した撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提
供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一
つとする。または、低コストの撮像装置を提供することを目的の一つとする。または、信
頼性の高い撮像装置を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体を用いて形成されたトランジスタを有する画素回路と、
シリコンを用いて形成された光電変換素子と、酸化物半導体を用いて形成されたトランジ
スタおよびシリコンを用いて形成されたトランジスタを有する周辺回路を含む撮像装置に
関する。
本発明の一態様は、第１の回路と、第２の回路を有する撮像装置であって、第１の回路は
第１のトランジスタと第２のトランジスタとを有し、第２の回路は第３のトランジスタと
フォトダイオードを有し、第１のトランジスタはシリコン基板の第１の面に設けられ、フ
ォトダイオードはシリコン基板に設けられ、第２のトランジスタは第１のトランジスタの
上に設けられ、シリコン基板は第１の絶縁層を有し、第１の絶縁層はフォトダイオードの
側面を囲むように設けられ、第１のトランジスタはｐ−ｃｈ型トランジスタであり、第１
のトランジスタはシリコン基板に活性領域を有し、第２のトランジスタおよび第３のトラ
ンジスタはｎ−ｃｈ型トランジスタであり、第２のトランジスタおよび第３のトランジス
タの活性層は酸化物半導体を有し、フォトダイオードの受光面はシリコン基板の第１の面
とは逆側の面に設けられていることを特徴とする。
第１のトランジスタおよび第２のトランジスタは、ＣＭＯＳ回路を構成することができる
。
上記第２の回路はさらに、第４乃至第６のトランジスタを有し、第４乃至第６のトランジ
スタはｎ−ｃｈ型トランジスタであり、第４乃至第６のトランジスタの活性層は酸化物半
導体を有し、第３のトランジスタのソースまたはドレインの一方はフォトダイオードのア
ノードまたはカソードに電気的に接続され、第３のトランジスタのソースまたはドレイン
の他方は第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３の
トランジスタのソースまたはドレインの他方は第５のトランジスタのゲートと電気的に接
続され、第５のトランジスタのソースまたはドレインの一方は第６のトランジスタのソー
スまたはドレインの一方と電気的に接続されても良い。
酸化物半導体層は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
また、シリコン基板の第１面における結晶の面方位は（１１０）面であることが好ましい
。
本発明の一態様により、低照度下で撮像することができる撮像装置を提供することができ
る。または、ダイナミックレンジの広い撮像装置を提供することができる。または、解像
度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供するこ
とができる。または、広い温度範囲において使用可能な撮像装置を提供することができる
。または、高速動作に適した撮像装置を提供することができる。または、低消費電力の撮
像装置を提供することができる。または、高開口率の撮像装置を提供することができる。
または、低コストの撮像装置を提供することができる。または、信頼性の高い撮像装置を
提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
撮像装置を説明する断面図および回路図。 撮像装置を説明する断面図。 撮像装置の構成を説明する図。 撮像装置の駆動回路を説明する図。 画素回路の構成を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 積分回路を説明するための図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 半導体層を説明する上面図および断面図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する上面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの断面図およびバンド構造を説明する図。 計算モデルを説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 ＶｏＨの遷移レベルを説明する図。 電子機器を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 撮像装置の画像処理エンジンを説明する図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 フォトダイオード部を説明する上面図。 フォトダイオード部を説明する上面図。 撮像装置を説明する断面図。 撮像装置を説明する上面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例え
ば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがっ
て、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または
文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくできる
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されてい
る場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路
を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり
、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むもの
とする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続され
ている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これら
の表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、
Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）で
あるとする。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図１は、本発明の一態様の撮像装置の構成を示す断面図である。図１（Ａ）に示す撮像装
置は、シリコン基板４０に活性領域を有するトランジスタ５１、酸化物半導体層を活性層
とするトランジスタ５２およびトランジスタ５３、ならびにシリコン基板４０に設けられ
たフォトダイオード６０を含む。各トランジスタおよびフォトダイオード６０は、絶縁層
に埋め込まれた導電体７０および各配線層と電気的な接続を有する。また、フォトダイオ
ード６０のアノード６１は、低抵抗領域６３を介して導電体７０と電気的な接続を有する
。
なお、低抵抗領域６３はシリコン基板４０に不純物を添加したｐ型領域で形成することが
できるが、図５８（Ａ）に示すように、金属を替わりに用いてもよい。また、図５８（Ｂ
）に示すように、ｐ型領域を貫通するように金属を設ける構成であってもよい。
なお、上記要素における電気的な接続の形態は一例である。また、同一面上に設けられる
、または同一工程で設けられる配線および電極等は同一の符号を用い、代表する箇所のみ
に符号を付している。また、絶縁層に埋め込まれた導電体７０については全体で同一の符
号を用いることとする。また、図面上では各配線、各電極、および導電体７０を個別の要
素として図示しているが、それらが電気的に接続しているものについては、同一の要素と
して設けられる場合もある。
また、当該撮像装置は、シリコン基板４０に設けられたトランジスタ５１、フォトダイオ
ード６０および光制御層６４を有する第１の層１１００と、配線層７１および絶縁層８１
、８２を有する第２の層１２００と、トランジスタ５２、トランジスタ５３および絶縁層
８３を有する第３の層１３００と、配線層７２、配線層７３および絶縁層８４、８５を有
する第４の層１４００を備えている。第１の層１１００、第２の層１２００、第３の層１
３００、第４の層１４００は当該順序で積層されている。
なお、上記各配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が
各層に含まれる場合もある。また、上記以外の層が当該積層構造に含まれる場合もある。
また、上記の一部の層が含まれない場合もある。また、絶縁層８１乃至絶縁層８５は層間
絶縁膜としての機能を有する。
また、第１の層１１００が有するフォトダイオード６０の側面は光制御層６４で囲まれて
いる。光制御層６４は隣接するフォトダイオード間における素子分離層としても作用する
。フォトダイオード６０の受光面から側面に向かって入射した光は光制御層６４で反射ま
たは減衰させることができる。したがって、隣接する画素のフォトダイオード６０に当該
光を侵入させることを防止するこができ、ノイズの少ない画像を得ることができる。
光制御層６４としては、シリコンよりも屈折率の低い材料を用いることが好ましい。例え
ば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの
絶縁体を用いることができる。また、アクリル樹脂やポリイミドなどの有機材料を用いて
もよい。シリコンよりも屈折率の低い材料を用いることで、フォトダイオード６０の側面
に入射した光が全反射しやすくなる。また、上記材料の替わりに空気、窒素、酸素、アル
ゴン、ヘリウムなどの気体を用いても良く、この場合、大気圧よりも低い圧力としても良
い。
光制御層６４としては、光を吸収しやすい材料を用いてもよい。例えば、カーボンブラッ
クなどのカーボン系黒色顔料、チタンブラックなどのチタン系黒色顔料、鉄の酸化物、銅
およびクロムの複合酸化物、銅、クロムおよび亜鉛の複合酸化物、などの材料が添加され
た樹脂などを用いることができる。
なお、図５８（Ｃ）に示すように、フォトダイオード６０の側面の一部は光制御層６４を
設けなくても良い。ここでは、低抵抗領域６３にタングステン、タンタル、チタン、アル
ミニウムなどの金属を用いることで入射した光を反射させ、光制御層として機能させるこ
とができる。また、モリブデンやクロムなどの反射率の低い金属を用いてもよい。
また、図５８（Ｄ）に示すように、光制御層６４を貫通するように金属を設けてもよい。
なお、光制御層６４中の金属の一部は、フォトダイオード６０のアノード６１と電気的に
接続することができる。
また、図１（Ａ）の一点鎖線Ａ１−Ａ２で示す部分（フォトダイオード部）の奥行方向の
上面図は、例えば、図５９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すよう
な形態とすることができる。
図５９（Ａ）はフォトダイオード６０の受光部６０ｐの上面形状が略四角形であり、その
周囲に光制御層６４が設けられている。
図５９（Ｂ）は受光部６０ｐの上面形状が略四角形であり、その周囲に断片的に光制御層
６４が設けられている。なお、図５９（Ａ）、（Ｂ）の受光部６０ｐは略正方形で示して
いるが、略長方形、略台形などであってもよい。
図５９（Ｃ）は、図５８（Ｃ）の構成におけるフォトダイオード部の上面図の一例である
。
図５９（Ｄ）は受光部６０ｐの上面形状が略六角形であり、その周囲に光制御層６４が設
けられている。
図５９（Ｅ）は受光部６０ｐの上面形状が略三角形であり、その周囲に光制御層６４が設
けられている。
図５９（Ｆ）は受光部６０ｐの上面形状が略円形であり、その周囲に光制御層６４が設け
られている。
なお、図５９（Ｃ）乃至図５９（Ｆ）に示した構成おいても、断片的に光制御層６４が設
けられる構成としてもよい。また、受光部６０ｐが上記以外の多角形や楕円形であっても
よい。
また、低抵抗領域６３は、図５８（Ｂ）に示すように金属を有した構成と置き換えること
ができる。また、光制御層６４は、図５８（Ｄ）に示すように、金属を有した構成と置き
換えることができる。
上記のようにフォトダイオードの側面を光制御層６４等で覆う構成であるため、様々な角
度からフォトダイオード６０の側面に向かって入射する光をフォトダイオード６０内に反
射、または減衰させることができる。
また、低抵抗領域６３は、複数のフォトダイオード（複数の画素）で共有することができ
る。低抵抗領域６３を共有することで配線等を少なくすることができる。例えば、図５９
（Ａ）に示すような受光部６０ｐの上面形状が略四角形である場合は、図６０（Ａ）に示
すように、４個のフォトダイオードで低抵抗領域６３を共有することができる。
また、図５９（Ｄ）に示すような受光部６０ｐの上面形状が略六角形である場合は、図６
０（Ｂ）に示すように、３個のフォトダイオードで低抵抗領域６３を共有することができ
る。
また、図５９（Ｅ）に示すような受光部６０ｐの上面形状が略三角形である場合は、図６
０（Ｃ）に示すように、６個のフォトダイオードで低抵抗領域６３を共有することができ
る。
なお、シリコン基板４０はバルクのシリコン基板に限らず、ＳＯＩ基板であってもよい。
また、シリコン基板４０に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン
、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導
体を材料とする基板を用いることもできる。
上記積層構造において、トランジスタ５１およびフォトダイオード６０を有する第１の層
１１００と、トランジスタ５２およびトランジスタ５３を有する第３の層１３００との間
には絶縁層８０が設けられる。
トランジスタ５１の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリング
ボンドを終端する。したがって、当該水素はトランジスタ５１の信頼性を向上させる効果
がある。一方、トランジスタ５２およびトランジスタ５３等の活性層である酸化物半導体
層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一
つとなる。そのため、当該水素はトランジスタ５２およびトランジスタ５３等の信頼性を
低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジ
スタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層す
る場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ま
しい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５１の信頼性
を向上することができる。また、一方の層から他方の層への水素の拡散が抑制されること
でトランジスタ５２およびトランジスタ５３等の信頼性も同時に向上させることができる
。
絶縁層８０としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
上記トランジスタ５２およびフォトダイオード６０は回路９１を形成し、トランジスタ５
１およびトランジスタ５３は回路９２を形成している。回路９１は、画素回路として機能
させることができ、回路９２は回路９１を駆動するための駆動回路として機能させること
ができる。
回路９１は、例えば、図１（Ｂ）に示す回路図のような構成とすることができる。トラン
ジスタ５２のソースまたはドレインの一方とフォトダイオード６０のカソード６２が電気
的に接続され、トランジスタ５２のソースまたはドレインの他方、トランジスタ５４（図
１（Ａ）に図示なし）のゲート、およびトランジスタ５５（図１（Ａ）に図示なし）のソ
ースまたはドレインの一方は電荷蓄積部（ＦＤ）と電気的に接続される。
なお、電荷蓄積部は、具体的にはトランジスタ５２およびトランジスタ５３のソースまた
はドレインの空乏層容量、トランジスタ５４のゲート容量、ならびに配線容量などで構成
される。
ここで、トランジスタ５２は、フォトダイオード６０の出力に応じて電荷蓄積部（ＦＤ）
の電位を制御するための転送トランジスタとしての機能を有することができる。また、ト
ランジスタ５４は、電荷蓄積部（ＦＤ）の電位に応じた信号を出力する増幅トランジスタ
としての機能を有することができる。また、トランジスタ５５は、電荷蓄積部（ＦＤ）の
電位を初期化するリセットトランジスタとしての機能を有することができる。
回路９２は、例えば、図１（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成と
することができる。トランジスタ５１およびトランジスタ５３のゲートは電気的に接続さ
れる。また、トランジスタ５１のソースまたはドレインの一方は、トランジスタ５３のソ
ースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースま
たはドレインの他方はそれぞれ別の配線に電気的に接続される。すなわち、シリコン基板
に活性領域を有するトランジスタ５１と酸化物半導体層を活性層とするトランジスタ５３
でＣＭＯＳ回路を形成する。
上記撮像装置において、シリコン基板４０に活性領域を有するトランジスタ５１はｐ−ｃ
ｈ型とし、酸化物半導体層を活性層とするトランジスタ５２乃至トランジスタ５５はｎ−
ｃｈ型とする。
回路９１においては、回路９１に含まれる全てのトランジスタを第３の層１３００に形成
することでその電気的な接続形態を容易にすることができ、作製工程を簡略化することが
できる。
また、酸化物半導体を有するトランジスタは極めて低いオフ電流特性を有するため、撮像
のダイナミックレンジを拡大することができる。図１（Ｂ）に示す回路構成では、フォト
ダイオード６０に入射される光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さく
なる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極
めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。
したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げる
ことができる。
また、トランジスタ５２およびトランジスタ５５の低いオフ電流特性によって電荷蓄積部
（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や
動作方法を複雑にすることなく全画素で同時に電荷の蓄積動作を行うグローバルシャッタ
方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容
易に得ることができる。また、グローバルシャッタ方式により露光時間（電荷の蓄積動作
を行う期間）を長くすることもできることから、低照度環境における撮像にも適する。
また、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタよりも電気
特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。した
がって、酸化物半導体を用いたトランジスタを有する撮像装置および半導体装置は、自動
車、航空機、宇宙機などへの搭載にも適している。
また、電荷蓄積部（ＦＤ）の電位を制御するためのトランジスタ５２およびトランジスタ
５５などはノイズの少ないトランジスタが好ましい。後述する二層または三層の酸化物半
導体層を有するトランジスタはチャネルが埋め込み型であり、極めてノイズに強い特性を
有する。したがって、当該トランジスタを用いることでノイズの少ない画像を得ることが
できる。
また、回路９１において、第１の層１１００に設けるフォトダイオード６０と、第３の層
１３００に設けるトランジスタとを重なるように形成することができるため、画素の集積
度を高めることができる。すなわち、撮像装置の解像度を高めることができる。また、回
路９１ではシリコン基板にはトランジスタが形成されていないため、フォトダイオードの
面積を広くすることができる。したがって、低照度環境においてもノイズの少ない画像を
得ることができる。
また、回路９２においては、シリコン基板４０に活性領域を有するｎ−ｃｈ型のトランジ
スタの工程が不要となるため、ｐウェルおよびｎ型不純物領域などの形成工程を省くこと
ができ、工程を大幅に削減することができる。また、ＣＭＯＳ回路のｎ−ｃｈ型トランジ
スタは前述した回路９１に含まれるトランジスタと同時に作製することができる。
図１に示す撮像装置は、シリコン基板４０において、トランジスタ５１が形成された面と
は逆側の面にフォトダイオード６０の受光面を有する。したがって、各種トランジスタや
配線などの影響を受けずに光路を確保することができ、高開口率の画素を形成することが
できる。なお、フォトダイオード６０の受光面をトランジスタ５１が形成された面と同じ
とすることもできる。
また、本実施の形態における撮像装置が有するトランジスタおよびフォトダイオードの構
成は一例である。したがって、例えば、回路９１を活性領域または活性層にシリコン等を
有するトランジスタで構成することもできる。また、回路９２を活性層に酸化物半導体層
を有するトランジスタで構成することもできる。また、フォトダイオード６０を非晶質シ
リコン層を光電変換層として構成することもできる。また、シリコン基板４０に活性領域
を有するトランジスタ５１をｎ−ｃｈ型とすることもできる。
図２（Ａ）は、図１（Ａ）に示す撮像装置にカラーフィルタ等を付加した形態の一例の断
面図である。当該断面図は、３画素分の回路９１を有する領域（領域９１ａ、領域９１ｂ
、領域９１ｃ）、および回路９２の一部を有する領域９２ａを示している。第１の層１１
００に形成されるフォトダイオード６０上には絶縁層１５００が形成される。絶縁層１５
００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パ
ッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜
として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。なお、図５６（Ａ
）に示すように、絶縁層１５００を設けない構成とすることもできる。
絶縁層１５００上には、遮光層１５１０が形成される。遮光層１５１０は、上部のカラー
フィルタを通る光の混色を防止する作用を有する。また、領域９２ａ上における遮光層１
５１０は、シリコン基板４０に活性領域を有するトランジスタの光照射による特性変動を
防止する作用も有する。遮光層１５１０には、アルミニウム、タングステンなどの金属層
や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることがで
きる。なお、図５６（Ｂ）に示すように、遮光層１５１０を設けない構成とすることもで
きる。
絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成さ
れ、領域９１ａ、領域９１ｂおよび領域９１ｃ上においてそれぞれカラーフィルタ１５３
０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃが対になるように形成
される。カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１
５３０ｃには、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）などの色を割り当てることにより
、カラー画像を得ることができる。なお、図５６（Ｃ）に示すように、有機樹脂層１５２
０を設けない構成とすることもできる。また、図５６（Ｄ）に示すように、絶縁層１５０
０、遮光層１５１０、有機樹脂層１５２０を設けない構成とすることもできる。また、図
示はしないが、絶縁層１５００、遮光層１５１０、有機樹脂層１５２０のいずれか二つを
設けない構成とすることもできる。
カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃ
上にはマイクロレンズアレイ１５４０が設けられる。したがって、マイクロレンズアレイ
１５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、フォトダイオー
ドに照射されるようになる。
また、図５７（Ａ）に示すように、それぞれのカラーフィルタの間に遮光層１５１０を設
けてもよい。
また、図５７（Ｂ）に示すように、マイクロレンズアレイ１５４０における各レンズの境
界を覆うように遮光層１５１０を設けてもよい。
また、図５７（Ｃ）に示すように、遮光層１５１０を省いて、光制御層６４がそれぞれの
カラーフィルタの間にまで延在する構成としてもよい。
また、図５７（Ｄ）に示すように、遮光層１５１０を省いて、光制御層６４がマイクロレ
ンズアレイ１５４０における各レンズの間にまで延在する構成としてもよい。
また、光制御層６４は図６１（Ａ）に示すように、フォトダイオード６０の深さ方向全体
ではなく、受光面に近い側の一部においてフォトダイオード６０の側面を覆うように形成
されていてもよい。また、図６１（Ｂ）に示すように、受光面から遠い側の一部において
フォトダイオード６０の側面を覆うように形成されていてもよい。なお、領域６６はシリ
コン基板４０の一部であり、フォトダイオード６０の構成の一部となっていてもよい。
また、図６２（Ａ）にフォトダイオード６０および光制御層６４の上面図を示す。図６２
（Ｂ）に遮光層１５１０の上面図を示す。図６２（Ｃ）にカラーフィルタ１５３０の上面
図を示す。図６２（Ｄ）は、図６２（Ａ）、（Ｂ）、（Ｃ）および回路９１に含まれるト
ランジスタ５０を重ねて図示したものである。回路９１に含まれるトランジスタ５０はフ
ォトダイオード６０と重ねて形成することができるため、フォトダイオード６０の開口率
を高くすることができる。
第４の層１４００には支持基板１６００が接して設けられる。支持基板１６００としては
、シリコン基板などの半導体基板、ガラス基板、金属基板、セラミック基板などの硬質基
板を用いることができる。なお、第４の層１４００と支持基板１６００との間には接着層
となる無機絶縁層や有機樹脂層が形成されていてもよい。
なお、回路９１および回路９２と、外部の電源回路や制御回路等とは、第４の層１４００
における配線層７２または配線層７３を用いて接続すればよい。
上記撮像装置の構成において、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂお
よびカラーフィルタ１５３０ｃの代わりに光学変換層１５５０（図２（Ｂ）参照）を用い
ることにより様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層１５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層１５５０に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層１５５０
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
なお、赤外線撮像装置とする場合には、フォトダイオード６０の光電変換層のバンドギャ
ップが狭くなるようにゲルマニウムを添加し、赤外線に対する感度を向上させてもよい。
また、紫外線撮像装置とする場合には、バンドギャップの広い酸化物半導体層などを光電
変換層に用い、紫外線に対する感度を向上させてもよい。
また、光学変換層１５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光（蛍光）に変換される。そして、当該光をフォトダイオード６
０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮
像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ
２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、Ｃ
ｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを
樹脂やセラミクスに分散させたものが知られている。
図３は撮像装置の構成を示す概念図である。回路９１を有する画素マトリクス１７００の
側部に回路１７３０および回路１７４０が配置される。回路１７３０は、例えば、リセッ
トトランジスタの駆動回路として作用させることができる。この場合、回路１７３０と図
１（Ｂ）におけるトランジスタ５５とが電気的に接続される。回路１７４０は、例えば、
転送トランジスタの駆動回路として作用させることができる。この場合、回路１７４０と
図１（Ｂ）におけるトランジスタ５２とが電気的に接続される。なお、図３では回路１７
３０および回路１７４０を分割して配置する構成を図示しているが、一つの領域に回路１
７３０および回路１７４０がまとめて配置される構成としてもよい。
また、画素マトリクス１７００には回路１７５０が接続される。回路１７５０は、例えば
、トランジスタ５４と電気的に接続される垂直出力線を選択する駆動回路として機能させ
ることができる。
また、画素マトリクス１７００には回路１７６０が接続されてもよい。回路１７６０は、
例えば、回路１７５０を分割した回路、電源回路または記憶回路などの機能を有すること
ができる。なお、回路１７６０を設けない構成とすることもできる。
上記各回路の具体的な位置関係の一例を図３（Ｂ）に示す。例えば、回路１７３０、回路
１７４０、回路１７５０、回路１７６０のそれぞれは、例えば４つの領域に設けられる。
なお、それぞれの回路の位置および占有面積は図示した例に限られない。そして、これら
の回路が配置される領域の内側に画素マトリクス１７００が設けられる。回路１７３０、
回路１７４０、回路１７５０、回路１７６０および画素マトリクス１７００が有する画素
回路のそれぞれと接続される信号線および電源線等は、シリコン基板４０に形成される配
線と電気的に接続される。また、当該配線はシリコン基板４０の周囲に形成される端子１
７７０と電気的に接続される。シリコン基板４０に形成される端子１７７０はワイヤボン
ディング等で外部の回路と電気的に接続することができる。
回路１７３０および回路１７４０は、”Ｌｏｗ”または”Ｈｉｇｈ”の２値出力の駆動回
路である。したがって、図４（Ａ）で示すようにシフトレジスタ１８００とバッファ回路
１９００の組み合わせで駆動することができる。
また、回路１７５０は、図４（Ｂ）に示すようにシフトレジスタ１８１０とバッファ回路
１９１０とアナログスイッチ２１００によって構成することができる。各垂直出力線２１
１０をアナログスイッチ２１００によって選択し、選択された垂直出力線２１１０の電位
を出力線２２００に出力する。アナログスイッチ２１００はシフトレジスタ１８１０とバ
ッファ回路１９１０で順次選択していくものとする。
本発明の一態様では、回路１７３０、回路１７４０および回路１７５０の全てまたは一部
に回路９２を含んだ構成とする。すなわち、上記シフトレジスタ１８００、バッファ回路
１９００、シフトレジスタ１８１０、バッファ回路１９１０、およびアナログスイッチ２
１００の全てまたはいずれかはシリコン基板４０に活性領域を有するｐ−ｃｈ型トランジ
スタと酸化物半導体層を活性層とするｎ−ｃｈ型トランジスタで形成されるＣＭＯＳ回路
を有する。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発
明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の
一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有す
る半導体装置に適用してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した回路９１ついて説明する。
図１（Ｂ）に示す回路９１および各種配線との接続形態の詳細を図５（Ａ）に示す。図５
（Ａ）に示す回路は、フォトダイオード６０、トランジスタ５２、トランジスタ５４、ト
ランジスタ５５およびトランジスタ５６を含んだ構成となっている。
フォトダイオード６０のアノードは配線３１６に接続され、カソードはトランジスタ５２
のソースまたはドレインの一方と接続される。トランジスタ５２のソースまたはドレイン
の他方は電荷蓄積部（ＦＤ）と接続され、ゲートは配線３１２（ＴＸ）と接続される。ト
ランジスタ５４のソースまたはドレインの一方は配線３１４（ＧＮＤ）と接続され、ソー
スまたはドレインの他方はトランジスタ５６のソースまたはドレインの一方と接続され、
ゲートは電荷蓄積部（ＦＤ）と接続される。トランジスタ５５のソースまたはドレインの
一方は電荷蓄積部（ＦＤ）と接続され、ソースまたはドレインの他方は配線３１７と接続
され、ゲートは配線３１１（ＲＳ）と接続される。トランジスタ５６のソースまたはドレ
インの他方は配線３１５（ＯＵＴ）と接続され、ゲートは配線３１３（ＳＥ）に接続され
る。なお、上記接続は全て電気的な接続とする。
なお、配線３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。こ
こで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも
、０ボルトであるとは限らないものとする。
フォトダイオード６０は受光素子であり、画素回路に入射した光に応じた電流を生成する
機能を有することができる。トランジスタ５２は、フォトダイオード６０による電荷蓄積
部（ＦＤ）への電荷蓄積を制御する機能を有することができる。トランジスタ５４は、電
荷蓄積部（ＦＤ）の電位に応じた信号を出力する動作を行う機能を有することができる。
トランジスタ５５は、電荷蓄積部（ＦＤ）の電位のリセットする動作を行う機能を有する
ことができる。トランジスタ５６は、読み出し時に画素回路の選択を制御する動作を行う
機能を有することができる。
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、フォトダイオード６０が受ける光
の量に応じて変化する電荷を保持する。
なお、トランジスタ５４とトランジスタ５６とは、配線３１５と配線３１４との間で、直
列接続されることができる。配線３１４、トランジスタ５４、トランジスタ５６、配線３
１５の順で並んでもよいし、配線３１４、トランジスタ５６、トランジスタ５４、配線３
１５の順で並んでもよい。
配線３１１（ＲＳ）は、トランジスタ５５を制御するための信号線としての機能を有する
ことができる。配線３１２（ＴＸ）は、トランジスタ５２を制御するための信号線として
の機能を有することができる。配線３１３（ＳＥ）は、トランジスタ５６を制御するため
の信号線としての機能を有することができる。配線３１４（ＧＮＤ）は、基準電位（例え
ばＧＮＤ）を設定する信号線としての機能を有することができる。配線３１５（ＯＵＴ）
は、トランジスタ５４から出力される信号を読み出すための信号線としての機能を有する
ことができる。配線３１６はフォトダイオード６０を介して電荷蓄積部（ＦＤ）から電荷
を出力するための信号線としての機能を有することができ、図５（Ａ）の回路においては
低電位線である。また、配線３１７は電荷蓄積部（ＦＤ）の電位をリセットするための信
号線としての機能を有することができ、図５（Ａ）の回路においては高電位線である。
また、回路９１は、図５（Ｂ）に示す構成であってもよい。図５（Ｂ）に示す回路は、図
５（Ａ）に示す回路と構成要素は同じであるが、フォトダイオード６０のアノードがトラ
ンジスタ５２のソースまたはドレインの一方と電気的に接続され、フォトダイオード６０
のカソードが配線３１６と電気的に接続される点で異なる。この場合、配線３１６はフォ
トダイオード６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号線としての機
能を有し、図５（Ｂ）の回路においては高電位線となる。また、配線３１７は低電位線と
なる。
次に、図５（Ａ）、（Ｂ）に示す各素子の構成について説明する。
フォトダイオード６０には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成された
素子を用いることができる。
トランジスタ５２、トランジスタ５４、トランジスタ５５、およびトランジスタ５６は、
非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導
体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成する
ことが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオ
フ電流が低い特性を示す特徴を有している。
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ５２およびトランジスタ５５の
リーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分で
なくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を用いたトラ
ンジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止すること
ができる。
また、トランジスタ５４およびトランジスタ５６においても、リーク電流が大きいと、配
線３１４または配線３１５に不必要な電荷の出力が起こるため、これらのトランジスタと
して、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい
。
図５（Ａ）の回路の動作の一例について図６（Ａ）に示すタイミングチャートを用いて説
明する。
図６（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える。
ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値
を取り得る。なお、図に示す信号７０１は配線３１１（ＲＳ）の電位、信号７０２は配線
３１２（ＴＸ）の電位、信号７０３は配線３１３（ＳＥ）の電位、信号７０４は電荷蓄積
部（ＦＤ）の電位、信号７０５は配線３１５（ＯＵＴ）の電位に相当する。なお、配線３
１６の電位は常時”Ｌｏｗ”、配線３１７の電位は常時”Ｈｉｇｈ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線
３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線３
１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、フォトダイオード６０には逆方向バイアスが印
加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始
める。フォトダイオード６０は、光が照射されると逆方向電流が増大するので、照射され
る光の量に応じて電荷蓄積部（ＦＤ）の電位（信号７０４）の低下速度は変化する。すな
わち、フォトダイオード６０に照射する光の量に応じて、トランジスタ５４のソースとド
レイン間のチャネル抵抗が変化する。
時刻Ｃにおいて、配線３１２の電位（信号７０２）を”Ｌｏｗ”とすると蓄積動作が終了
し、電荷蓄積部（ＦＤ）の電位（信号７０４）は一定となる。ここで、当該電位は、蓄積
動作中にフォトダイオード６０が生成した電荷量により決まる。すなわち、フォトダイオ
ード６０に照射されていた光の量に応じて変化する。また、トランジスタ５２およびトラ
ンジスタ５５は、酸化物半導体層でチャネル形成領域を形成したオフ電流が極めて低いト
ランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積
部（ＦＤ）の電位を一定に保つことが可能である。
なお、配線３１２の電位（信号７０２）を”Ｌｏｗ”とする際に、配線３１２と電荷蓄積
部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じるこ
とがある。当該電位の変化量が大きい場合は、蓄積動作中にフォトダイオード６０が生成
した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トラン
ジスタ５２のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、トランジ
スタ５４のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける、などの対策
が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視でき
るものとしている。
時刻Ｄに、配線３１３の電位（信号７０３）を”Ｈｉｇｈ”にすると、トランジスタ５６
が導通して選択動作が開始され、配線３１４と配線３１５が、トランジスタ５４とトラン
ジスタ５６とを介して導通する。そして、配線３１５の電位（信号７０５）は、低下して
いく。なお、配線３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、
配線３１５の電位（信号７０５）が低下する速さは、トランジスタ５４のソースとドレイ
ン間の電流に依存する。すなわち、蓄積動作中にフォトダイオード６０に照射されている
光の量に応じて変化する。
時刻Ｅにおいて、配線３１３の電位（信号７０３）を”Ｌｏｗ”にすると、トランジスタ
５６が遮断されて選択動作は終了し、配線３１５の電位（信号７０５）は、一定となり、
その値はフォトダイオード６０に照射されていた光の量に応じて変化する。したがって、
配線３１５の電位を取得することで、蓄積動作中にフォトダイオード６０に照射されてい
た光の量を知ることができる。
より具体的には、フォトダイオード６０に照射されている光が強いと、電荷蓄積部（ＦＤ
）の電位、すなわちトランジスタ５４のゲート電圧は低下する。そのため、トランジスタ
５４のソース−ドレイン間に流れる電流は小さくなり、配線３１５の電位（信号７０５）
はゆっくりと低下する。したがって、配線３１５からは比較的高い電位を読み出すことが
できる。
逆に、フォトダイオード６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、
すなわち、トランジスタ５４のゲート電圧は高くなる。そのため、トランジスタ５４のソ
ース−ドレイン間に流れる電流は大きくなり、配線３１５の電位（信号７０５）は速く低
下する。したがって、配線３１５からは比較的低い電位を読み出すことができる。
次に、図５（Ｂ）の回路の動作の例について図６（Ｂ）に示すタイミングチャートを用い
て説明する。なお、配線３１６の電位は常時”Ｈｉｇｈ”、配線３１７の電位は常時”Ｌ
ｏｗ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線
３１７の電位（”Ｌｏｗ”）に初期化され、リセット動作が開始される。なお、配線３１
５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、フォトダイオード６０には逆方向バイアスが印
加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始
める。
時刻Ｃ以降の動作は、図６（Ａ）のタイミングチャートの説明を参照することができ、時
刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中にフォトダイオード６０
に照射されていた光の量を知ることができる。
また、回路９１は、図７（Ａ）、（Ｂ）に示す構成であってもよい。
図７（Ａ）に示す回路は、図５（Ａ）に示す回路の構成からトランジスタ５５、配線３１
６および配線３１７を省いた構成であり、配線３１１（ＲＳ）はフォトダイオード６０の
アノードに電気的に接続される。その他の構成は、図５（Ａ）に示す回路と同じである。
図７（Ｂ）に示す回路は、図７（Ａ）に示す回路と構成要素は同じであるが、フォトダイ
オード６０のアノードがトランジスタ５２のソースまたはドレインの一方と電気的に接続
され、フォトダイオード６０のカソードが配線３１１（ＲＳ）と電気的に接続される点で
異なる。
図７（Ａ）の回路は図５（Ａ）の回路と同様に、図６（Ａ）に示すタイミングチャートで
動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、フォトダイオード６０に順方向バイアスが印加さ
れ、電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄
積部（ＦＤ）の電位は配線３１１（ＲＳ）の電位（”Ｈｉｇｈ”）に初期化され、リセッ
ト状態となる。以上がリセット動作の開始である。なお、配線３１５の電位（信号７０５
）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、フォトダイオード６０には逆方向バイアスが印
加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始
める。
時刻Ｃ以降の動作は、図５（Ａ）の回路動作の説明を参照することができ、時刻Ｅにおい
て、配線３１５の電位を取得することで、蓄積動作中にフォトダイオード６０に照射され
ていた光の量を知ることができる。
図７（Ｂ）の回路は、図６（Ｃ）に示すタイミングチャートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”、配線３１２の電位（信
号７０２）を”Ｈｉｇｈ”とすると、フォトダイオード６０に順方向バイアスが印加され
、電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｌｏｗ”のリセット状態となる。以上が
リセット動作の開始である。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”に
プリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”とするとリセット動作
が終了し、蓄積動作が開始される。ここで、フォトダイオード６０には逆方向バイアスが
印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し
始める。
時刻Ｃ以降の動作は、図５（Ａ）の回路動作の説明を参照することができ、時刻Ｅにおい
て、配線３１５の電位を取得することで、蓄積動作中にフォトダイオード６０に照射され
ていた光の量を知ることができる。
なお、図５（Ａ）、（Ｂ）および図７（Ａ）、（Ｂ）では、トランジスタ５２が設けられ
ている場合の例を示したが、本発明の一態様は、これに限定されない。図８（Ａ）、（Ｂ
）に示すように、トランジスタ５２を省くことも可能である。
また、回路９１に用いるトランジスタは、図９（Ａ）または図９（Ｂ）に示すように、ト
ランジスタ５２、トランジスタ５４、およびトランジスタ５６にバックゲートを設けた構
成であってもよい。図９（Ａ）はバックゲートに定電位を印加する構成であり、しきい値
電圧を制御することができる。また、図９（Ｂ）はフロントゲートと同じ電位がバックゲ
ートに印加される構成であり、オン電流を増加させることができる。なお、図９（Ａ）に
おいては、バックゲートが配線３１４（ＧＮＤ）と電気的に接続される構成を例示したが
、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図９（Ａ）、（
Ｂ）は図７（Ａ）に示す回路においてトランジスタにバックゲートを設けた例を示したが
、同様の構成を図５（Ａ）、（Ｂ）、図７（Ｂ）、図８（Ａ）、（Ｂ）に示す回路にも適
用することもできる。また、一つの回路に含まれるトランジスタに対し、フロントゲート
と同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、ま
たはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよ
い。
なお、上述した回路例において、配線３１５（ＯＵＴ）には、図１０（Ａ）、（Ｂ）、（
Ｃ）に示すような積分回路が接続されていてもよい。当該回路によって、読み出し信号の
Ｓ／Ｎ比を高めることができ、より微弱な光を検出することができる。すなわち、撮像装
置の感度を高めることができる。
図１０（Ａ）は、演算増幅回路（ＯＰアンプともいう）を用いた積分回路である。演算増
幅回路の反転入力端子は、抵抗素子Ｒを介して配線３１５（ＯＵＴ）に接続される。演算
増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量
素子Ｃを介して演算増幅回路の反転入力端子に接続される。
図１０（Ｂ）は、図１０（Ａ）とは異なる構成の演算増幅回路を用いた積分回路である。
演算増幅回路の反転入力端子は、抵抗素子Ｒと容量素子Ｃ１を介して配線３１５（ＯＵＴ
）に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回
路の出力端子は、容量素子Ｃ２を介して演算増幅回路の反転入力端子に接続される。
図１０（Ｃ）は、図１０（Ａ）および図１０（Ｂ）とは異なる構成の演算増幅回路を用い
た積分回路である。演算増幅回路の非反転入力端子は、抵抗素子Ｒを介して配線３１５（
ＯＵＴ）に接続される。演算増幅回路の出力端子は、演算増幅回路の反転入力端子に接続
される。なお、抵抗素子Ｒと容量素子Ｃは、ＣＲ積分回路を構成する。また、演算増幅回
路はユニティゲインバッファを構成する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、電荷蓄積部（ＦＤ）の電位を初期化するトランジスタ、電荷蓄積部（
ＦＤ）の電位に応じた信号を出力するトランジスタ、および各配線（信号線）を画素間（
回路９１間）で兼用する場合の回路構成について説明する。
図１１に示す画素回路は、図５（Ａ）に示す回路と同様にトランジスタ５２（転送トラン
ジスタとして機能）、トランジスタ５４（増幅トランジスタとして機能）、トランジスタ
５５（リセットトランジスタとして機能）、トランジスタ５６（選択トランジスタとして
機能）、およびフォトダイオード６０を各画素に一つずつ有する。また、配線３１１（ト
ランジスタ５５を制御するための信号線として機能）、配線３１２（トランジスタ５２を
制御するための信号線として機能）、配線３１３（トランジスタ５６を制御するための信
号線として機能）、配線３１４（高電位線として機能）、配線３１５（トランジスタ５４
から出力される信号を読み出すための信号線として機能）、配線３１６（基準電位線（Ｇ
ＮＤ）として機能）が当該画素回路と電気的に接続される。
なお、図５（Ａ）に示す回路では、配線３１４をＧＮＤ、配線３１７を高電位線とする一
例を示したが、当該画素回路では、配線３１４を高電位線（例えば、ＶＤＤ）とし、配線
３１４にトランジスタ５６のソースまたはドレインの他方を接続することで配線３１７を
省いている。また、配線３１５（ＯＵＴ）は低電位にリセットされる。
１ライン目の画素回路と２ライン目の画素回路間においては、以下に示すように、配線３
１４、配線３１５、配線３１６をそれぞれ共用できるほか、動作方法によっては配線３１
１を共用することもできる。
図１２は、垂直方向に隣接する１から４ライン目の４個の画素について、トランジスタ５
４、トランジスタ５５、トランジスタ５６、および配線３１１を兼用する垂直４画素共有
型の構成を示している。トランジスタおよび配線を削減することで画素面積の縮小による
微細化や、歩留りを向上させることができる。垂直方向に隣接する４個の各画素における
トランジスタ５２のソースまたはドレインの他方、トランジスタ５５のソースまたはドレ
インの一方、およびトランジスタ５４のゲートが電荷蓄積部（ＦＤ）に電気的に接続され
ている。各画素のトランジスタ５２を順次動作させ、蓄積動作と読み出し動作を繰り返す
ことで全ての画素からデータを取得することができる。
図１３は、水平および垂直方向に隣接する４個の画素について、トランジスタ５４、トラ
ンジスタ５５、トランジスタ５６、配線３１３、および配線３１１を兼用する垂直水平４
画素共有型の構成を示している。垂直４画素共有型と同じく、トランジスタおよび配線を
削減することで画素面積の縮小による微細化や、歩留りを向上させることができる。水平
および垂直方向に隣接する４個の画素におけるトランジスタ５２のソースまたはドレイン
の他方、トランジスタ５５のソースまたはドレインの一方、およびトランジスタ５４のゲ
ートが電荷蓄積部（ＦＤ）に電気的に接続されている。各画素のトランジスタ５２を順次
動作させ、蓄積動作と読み出し動作を繰り返すことで全ての画素からデータを取得するこ
とができる。
図１４は、水平および垂直方向に隣接する４個の画素について、トランジスタ５４、トラ
ンジスタ５５、トランジスタ５６、配線３１１、および配線３１２と３１４を兼用する構
成を示している。前述した垂直水平４画素共有型に更に配線３１２を共有させた回路であ
る。水平および垂直方向に隣接する４個の画素（一行目は水平方向に隣接する２個の画素
）におけるトランジスタ５２のソースまたはドレインの他方、トランジスタ５５のソース
またはドレインの一方、およびトランジスタ５４のゲートが電荷蓄積部（ＦＤ）に電気的
に接続されている。また、この回路構成は、垂直方向に位置する２つの転送トランジスタ
（トランジスタ５２）が配線３１２を共有していることで、水平方向だけでなく、垂直方
向にも同時に動くトランジスタがあることを特徴としている。
なお、上述したトランジスタおよび信号線を共有する形態とは異なるが、フォトダイオー
ドを複数有する画素回路の構成とすることもできる。
例えば、図１５（Ａ）に示す画素回路のように、配線３１６とトランジスタ５２のソース
またはドレインの一方との間に、フォトダイオード６０ａ、６０ｂ、６０ｃおよびトラン
ジスタ５８ａ、５８ｂ、５８ｃなどを設ける。トランジスタ５８ａ、５８ｂ、５８ｃはそ
れぞれに接続されるフォトダイオード６０ａ、６０ｂ、６０ｃを選択するスイッチとして
の機能を有する。なお、図１５では、フォトダイオード、およびスイッチとしての機能を
有するトランジスタの組み合わせの数を三個として例示したが、これに限定されない。例
えば、図１５（Ｂ）に示すように、二個の構成とすることもできる。もちろん、４個以上
でもよい。
一例として、フォトダイオード６０ａ、６０ｂ、６０ｃには、それぞれ照度に対する感度
が異なる特性を有するものを用いることができ、低照度から高照度までそれぞれの環境に
おける撮像に適したものが選ばれる。例えば、高照度用フォトダイオードには、照度に対
する出力が線形性を有するように減光フィルタを組み合わせたものを用いることができる
。なお、複数のフォトダイオードを選択して動作させてもよい。
また、フォトダイオード６０ａ、６０ｂ、６０ｃには、それぞれ波長に対する感度が異な
る特性を有するものを用いることができ、紫外線から遠赤外線までそれぞれの波長におけ
る撮像に適したものが選ばれる。例えば、検出したい波長域を透過するフィルタとフォト
ダイオードを組み合わせることで、紫外光による撮像、可視光による撮像、赤外光による
撮像などを切り替えて行うことができる。
また、画素回路が有するフォトダイオードには、受光部の面積が異なるものを複数用いて
もよい。フォトダイオードを二個有する構成では、例えば、受光の面積が１：１０や１：
１００など比率で異なるものを用いることができる。フォトダイオードでは、直列抵抗の
影響などによって出力される電流値が飽和することがある。この場合、オームの法則から
電流値が小さいほど照度に対する線形性が良好となる。したがって、通常は感度が高くな
るように受光部の面積が大きいフォトダイオードで撮像を行い、照度が高い環境では受光
部の面積が小さいフォトダイオードで撮像を行う。このようにすることで、高感度でかつ
ダイナミックレンジの広い撮像装置とすることができる。
なお、受光部の面積が異なるフォトダイオードを有する画素の構成においては、図１５（
Ｃ）に示すように、一つの画素９０に面積の異なるフォトダイオード６０ａ、６０ｂを有
する構成の他、図１５（Ｄ）に示すように画素９０毎に面積の異なるフォトダイオード６
０ａ、６０ｂを交互に配置してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、画素回路の駆動方法の一例について説明する。
実施の形態２で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選
択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバル
シャッタ方式とローリングシャッタ方式が知られている。
図１６（Ａ）は、グローバルシャッタ方式におけるタイミングチャートである。なお、図
１６（Ａ）は、マトリクス状に複数の画素回路を有し、当該画素回路に図５（Ａ）の回路
を有する撮像装置を例として、第１行目から第ｎ行目（ｎは３以上の自然数）の画素回路
の動作を説明するものである。なお、下記の動作説明は、図５（Ｂ）、図７（Ａ）、（Ｂ
）、および図８（Ａ）、（Ｂ）に示す回路にも適用することができる。
図１６（Ａ）において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、
第ｎ行目の各画素回路に接続された配線３１１（ＲＳ）に入力される信号である。また、
信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第ｎ行目の各画素回路に
接続された配線３１２（ＴＸ）に入力される信号である。また、信号５０７、信号５０８
、信号５０９は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１３（
ＳＥ）に入力される信号である。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素
回路がリセット動作を同時に行っている期間である。また、期間５２０は、各行の画素回
路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行
われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間で
ある。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が
行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行わ
れる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行わ
れているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体
が動体であっても歪の小さい画像を取得することができる。
一方、図１６（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートであ
る。なお、信号５０１乃至５０９は図１６（Ａ）の説明を参照することができる。期間６
１０は１回の撮像に要する期間である。期間６１１、期間６１２、期間６１３はそれぞれ
、第１行目、第２行目、第ｎ行目のリセット期間である。また、期間６２１、期間６２２
、期間６２３はそれぞれ、第１行目、第２行目、第ｎ行目の蓄積動作期間である。また、
期間６３１は、１行目の画素回路が選択動作を行っている期間である。このように、ロー
リングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行
われるため、各行の画素回路における撮像の同時性が確保されない。したがって、一行目
と最終行目では撮像のタイミングが異なるため、動体が被写体である場合は歪の大きい画
像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了す
るまで、電荷蓄積部（ＦＤ）の電位を長時間保つ必要がある。電荷蓄積部（ＦＤ）の電位
の長時間の保持は、トランジスタ５２などにチャネル形成領域を酸化物半導体で形成した
極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ５２
などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、オフ
電流が高いために電荷蓄積部（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方
式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用
いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図１７（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図１７（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図１７（Ｂ）に相当する。ま
た、図１７（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図２３（Ａ）に相当する。また
、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向
と呼称する場合がある。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に接する絶縁層１９０（平坦化膜）などを
有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図１７（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導
電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０
として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化す
ることができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図１８（Ａ）、（Ｂ）に示す構成であってもよ
い。図１８（Ａ）はトランジスタ１０２の上面図であり、図１８（Ａ）に示す一点鎖線Ｃ
１−Ｃ２方向の断面が図１８（Ｂ）に相当する。また、図１８（Ａ）に示す一点鎖線Ｃ３
−Ｃ４方向の断面は、図２３（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネ
ル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。一
方で、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトラ
ンジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構成であってもよ
い。図１９（Ａ）はトランジスタ１０３の上面図であり、図１９（Ａ）に示す一点鎖線Ｄ
１−Ｄ２方向の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｄ３
−Ｄ４方向の断面は、図２３（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネ
ル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層１９０（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図１９（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶
縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域
２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコン膜や窒化アルミニウム膜などを用いることができる。
また、本発明の一態様のトランジスタは、図２０（Ａ）、（Ｂ）に示す構成であってもよ
い。図２０（Ａ）はトランジスタ１０４の上面図であり、図２０（Ａ）に示す一点鎖線Ｅ
１−Ｅ２方向の断面が図２０（Ｂ）に相当する。また、図２０（Ａ）に示す一点鎖線Ｅ３
−Ｅ４方向の断面は、図２３（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネ
ル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図２０（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および
領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる
。領域３３１および領域３３２はトランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。また、領域３３４および領域３３５はトランジス
タ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお
、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好まし
くは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しないため
、上述したような低抵抗化を行わない構成とすることもできる。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図２１（Ａ）、（Ｂ）に示す構成であってもよ
い。図２１（Ａ）はトランジスタ１０５の上面図であり、図２１（Ａ）に示す一点鎖線Ｆ
１−Ｆ２方向の断面が図２１（Ｂ）に相当する。また、図２１（Ａ）に示す一点鎖線Ｆ３
−Ｆ４方向の断面は、図２３（Ａ）に相当。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長
方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電
層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電
層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５
２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接す
る絶縁層１９０（平坦化膜）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５およ
び絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４
１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有
する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１
および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電
層１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）に示す構成であってもよ
い。図２２（Ａ）はトランジスタ１０６の上面図であり、図２２（Ａ）に示す一点鎖線Ｇ
１−Ｇ２方向の断面が図２２（Ｂ）に相当する。また、図２２（Ａ）に示す一点鎖線Ｇ３
−Ｇ４方向の断面は、図２３（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネ
ル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電
層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、
必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層１９０（平
坦化膜）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジス
タ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソ
ース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５
２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４お
よびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導
電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純
物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素
、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チ
タン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該
不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラ
ズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、
酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導
電体を形成することができる。なお、ここでは、導電体化された酸化物半導体を酸化物導
電体という。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図２４（Ａ）、（Ｂ）、（Ｃ）および図２５（
Ａ）、（Ｂ）、（Ｃ）に示すチャネル長方向の断面図、ならびに図２６（Ａ）、（Ｂ）に
示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電
層１７３を備えていてもよい。当該導電層１７３を第２のゲート電極層（バックゲート）
として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる
。なお、図２４（Ａ）、（Ｂ）、（Ｃ）および図２５（Ａ）、（Ｂ）、（Ｃ）に示す断面
図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、
導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図２６（Ｂ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
また、図１７乃至図２２におけるトランジスタ１０１乃至トランジスタ１０６では、酸化
物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であっても
よい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２７ま
たは図２８に示す酸化物半導体層１３０と入れ替えることができる。
図２７（Ａ）、（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の上面図および
断面図である。図２７（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図２７（Ｂ）に相当
する。また、図２７（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図２７（Ｃ）に相当す
る。
また、図２８（Ａ）、（Ｂ）、（Ｃ）は、三層構造である酸化物半導体層１３０の上面図
および断面図である。図２８（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図２８（Ｂ）
に相当する。また、図２８（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図２８（Ｃ）に
相当する。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよ
い。図２９（Ａ）はトランジスタ１０７の上面図であり、図２９（Ａ）に示す一点鎖線Ｈ
１−Ｈ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｈ３
−Ｈ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル
長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に接する絶縁層１９０
（平坦化膜）などを有していてもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）に示す構成であってもよ
い。図３０（Ａ）はトランジスタ１０８の上面図であり、図３０（Ａ）に示す一点鎖線Ｉ
１−Ｉ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｉ３
−Ｉ４方向の断面が図３５（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル
長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７
０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）に示す構成であってもよ
い。図３１（Ａ）はトランジスタ１０９の上面図であり、図３１（Ａ）に示す一点鎖線Ｊ
１−Ｊ２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｊ３
−Ｊ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル
長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層１９０（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３２（Ａ）、（Ｂ）に示す構成であってもよ
い。図３２（Ａ）はトランジスタ１１０の上面図であり、図３２（Ａ）に示す一点鎖線Ｋ
１−Ｋ２方向の断面が図３２（Ｂ）に相当する。また、図３２（Ａ）に示す一点鎖線Ｋ３
−Ｋ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）に示す構成であってもよ
い。図３３（Ａ）はトランジスタ１１１の上面図であり、図３３（Ａ）に示す一点鎖線Ｌ
１−Ｌ２方向の断面が図３３（Ｂ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｌ３
−Ｌ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル
長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５
１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を
通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および
導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１
５２に接する絶縁層１９０（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４１および導電層１５１と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３４（Ａ）、（Ｂ）に示す構成であってもよ
い。図３４（Ａ）はトランジスタ１１２の上面図であり、図３４（Ａ）に示す一点鎖線Ｍ
１−Ｍ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）に示す一点鎖線Ｍ３
−Ｍ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル
長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）、（Ｃ）および図３７（
Ａ）、（Ｂ）、（Ｃ）に示すチャネル長方向の断面図、ならびに図３８（Ａ）、（Ｂ）に
示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電
層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として
用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお
、図３６（Ａ）、（Ｂ）、（Ｃ）および図３７（Ａ）、（Ｂ）、（Ｃ）に示す断面図にお
いて、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層
１７３の幅を導電層１７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電
層１５０（ドレイン電極層）は、図３９（Ａ）、（Ｂ）に示す上面図のような構成とする
ことができる。なお、図３９（Ａ）、（Ｂ）では、酸化物半導体層１３０、導電層１４０
および導電層１５０のみを図示している。図３９（Ａ）に示すように、導電層１４０およ
び導電層１５０の幅（ＷＳＤ）は、酸化物半導体層の幅（ＷＯＳ）よりも長く形成されて
いてもよい。また、図３９（Ｂ）に示すように、ＷＳＤはＷＯＳよりも短く形成されてい
てもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半
導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができ
る。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタ、な
らびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃ
を有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半
導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させるこ
とができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとして
もよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
なお、本明細書において、チャネル長とは、例えば、トランジスタの上面図において、半
導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート
電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域ま
たはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体
の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よ
りも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極
が半導体の側面を覆うトランジスタでは、半導体の上面に形成されるチャネル領域の割合
に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その
場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像を解析することな
どによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態６）
本実施の形態では、実施の形態５に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５は、トランジスタおよびフォトダイオードが形成されたシリコン基板、および
当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体が形成
されたものであり、図１（Ａ）における第１の層１１００および第２の層１２００に相当
する。シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合、ｎ−型の導電型を有す
るシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有す
るＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する
面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジ
スタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下
、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に
換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。絶
縁層１２０は、層間絶縁膜としての機能も有し、表面が平坦になるようにＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行っても
よい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層
１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から
順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層および酸化物半導体層１３０ｃに相当する層を絶縁層１２０側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ｂと酸化物半導体層
１３０ｃとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすること
ができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン
化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャッ
プ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３
０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と
比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接
した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ
、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化
物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ
−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−
Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化
物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ
−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１
３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場
合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いての
ＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔ
ｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＭよりも多い酸化物はＩｎがＭと同等または少ない酸化物と比較
して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い
酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５
０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１
３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、
さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの
厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましく
は３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１
３０ａおよび酸化物半導体層１３０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実
質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャ
リア密度が、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であるこ
と、８×１０１１／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、か
つ１×１０−９／ｃｍ３以上であることとする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層
１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御
する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体
層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある
。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、
炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／
ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有する
ように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅当りのオフ電流を数ｙ
Ａ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸化物半
導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ
、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１
３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ
、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸
化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、ま
たは３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含
む。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネ
ルは酸化物半導体層１３０ｂに形成される。なお、酸化物半導体層１３０は伝導帯下端の
エネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、この
ような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３
０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギ
ーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍ
ｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ１０５、トランジ
スタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４
１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜な
どを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化
する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作
用させることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、窒素、Ｚ
ｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンに対して膜厚を大きくできるため、トンネル電
流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを
実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有す
る酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトラン
ジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶
構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、
これらに限定されない。
ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有
する場合がある。該界面準位はトラップセンターとして機能する。そのため、酸化ハフニ
ウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトラ
ンジスタの電気特性が劣化する。そこで、該界面準位の影響を低減するために、トランジ
スタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離
間させることが好ましい。この膜は、緩衝機能を有する。緩衝機能を有する膜は、絶縁層
１６０に含まれる膜であってもよいし、酸化物半導体膜に含まれる膜であってもよい。即
ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体など
を用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる
半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機
能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導
体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域と
なる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップ
センター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場
合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニ
ウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい半導体または絶縁体を
配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体
を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エ
ネルギーの大きい半導体または絶縁体を配置すればよい。このような半導体または絶縁体
を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡
って電荷を保持することができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。絶縁
層１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１３０からゲート電
極層（導電層１７０）に向かって電子を移動させればよい。具体的な例としては、高い温
度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で
、ゲート電極層（導電層１７０）の電位をソース電極やドレイン電極の電位より高い状態
にて１秒以上、代表的には１分以上維持すればよい。
このように絶縁層１６０などの界面準位に所望の量の電子を捕獲させたトランジスタは、
しきい値電圧がプラス側にシフトする。ゲート電極層（導電層１７０）の電圧や、電圧を
印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を
制御することができる。なお、電荷を捕獲させることができれば、絶縁層１６０内でなく
ても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０においては、窒素
酸化物に起因する準位密度が低い領域を有していてもよい。窒素酸化物の準位密度が低い
酸化物絶縁層として、窒素酸化物の放出量の少ない酸化窒化シリコン膜、または窒素酸化
物の放出量の少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ
（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、窒
素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出
量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニア
の放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以
下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ−Ｍｎ等の合金や上記材料とＣｕまたはＣｕ−Ｍｎ等の合金との積層を用いても
よい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを
用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮
小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているた
め、酸化物半導体層１３０に対しては上面に垂直方向からのゲート電界に加えて、側面に
垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的に
ゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高
められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、Ｉｃｕ
ｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることが
できる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信
頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にとも
なう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適している
といえる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態７）
本実施の形態では、実施の形態５で説明したトランジスタ１０１、およびトランジスタ１
０７の作製方法を説明する。
まず、基板１１５に含まれるシリコントランジスタの作製方法の一例を説明する。シリコ
ン基板としては、ｎ−型の単結晶シリコン基板を用い、表面に絶縁層（フィールド酸化膜
とも言う）で分離した素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（
Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）やＳＴＩ法（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等を用いることもできる。
次に、素子形成領域を覆うようにゲート絶縁膜を形成する。例えば、熱処理を行い素子形
成領域の表面を酸化させることにより酸化シリコン膜を形成する。また、酸化シリコン膜
を形成した後に窒化処理を行うことによって酸化シリコン膜の表面を窒化させてもよい。
次に、ゲート絶縁膜を覆うように導電膜を形成する。導電膜としては、Ｔａ、Ｗ、Ｔｉ、
Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｂ等から選択された元素またはこれらの元素を主成分とする
合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金
属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶
シリコンに代表される半導体材料により形成することもできる。
次に、導電膜を選択的にエッチングすることによって、ゲート絶縁膜上にゲート電極層を
形成する。
次に、ゲート電極層を覆うように酸化シリコン膜または窒化シリコン膜等の絶縁膜を形成
し、エッチバックを行ってゲート電極層の側面にサイドウォールを形成する。
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマ
スクおよびゲート電極層をマスクとして不純物元素を導入することによってｐ＋型の不純
物領域を形成する。ここでは、ｐ−ｃｈ型のトランジスタを形成するため、不純物元素と
しては、ｐ型を付与する不純物元素であるＢやＧａ等を用いることができる。
次に、フォトダイオードを作製するためにレジストマスクを選択的に形成する。ここでは
、単結晶シリコン基板において上記トランジスタが形成された面と同じ面上にフォトダイ
オードのカソードを形成するため、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（
Ａｓ）を導入することによってｎ＋型の浅い不純物領域を形成する。また、フォトダイオ
ードのアノードと配線との電気的な接続を行うためのｐ＋型の深い不純物領域を形成して
もよい。なお、フォトダイオードのアノード（ｐ＋型の浅い不純物領域）は、後の工程で
単結晶シリコン基板においてフォトダイオードのカソードが形成された面とは逆の面に形
成する。
ここで、図１（Ａ）に示すように、フォトダイオードの側面と接する領域をエッチングで
開口し、当該開口部に絶縁層を設ける。当該絶縁層としては、酸化シリコン層、窒化シリ
コン層などを用いることができ、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法などによる成膜法や熱酸化法などによって形成することができる。
以上でシリコン基板に活性領域を有するｐ−ｃｈ型のトランジスタ、およびフォトダイオ
ードが完成する。なお、当該トランジスタ上には窒化シリコン膜などのパッシベーション
膜を形成することが好ましい。
次に、トランジスタを形成したシリコン基板上に酸化シリコン膜等で層間絶縁膜を形成し
、各種導電体および各種配線層を形成する。また、実施の形態１で説明したように水素の
拡散を防止する酸化アルミニウム等の絶縁層を形成する。基板１１５には、上述したトラ
ンジスタおよびフォトダイオードが形成されたシリコン基板、当該シリコン基板上に形成
された層間絶縁層、配線層、および導電体等が含まれる。
続いて、図４０および図４１を用いてトランジスタ１０２の作製方法を説明する。なお、
図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の
断面を示す。また、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左
右の図面で異なる。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化
物半導体層１３０ｃの三層構造である場合を例示する。酸化物半導体層１３０が二層構造
の場合は、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの二層とすればよい。
また、酸化物半導体層１３０が単層構造の場合は、酸化物半導体層１３０ｂの一層とすれ
ばよい。
まず、基板１１５上に絶縁層１２０を形成する。基板１１５の種類および絶縁層１２０の
材質は実施の形態６の説明を参照することができる。なお、絶縁層１２０は、スパッタ法
、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いて
形成することができる。
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添
加することによって、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容
易にすることができる。
なお、基板１１５の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
次に、絶縁層１２０上に酸化物半導体層１３０ａとなる酸化物半導体膜１３０Ａ、酸化物
半導体層１３０ｂとなる酸化物半導体膜１３０Ｂ、および酸化物半導体層１３０ｃとなる
酸化物半導体膜１３０Ｃをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図４
０（Ａ）参照）。
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えた
マルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせ
ることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸
化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような
吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程
度まで）できること、かつ、基板を１００℃以上、好ましくは５００℃以上に加熱できる
ことが好ましい。ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャン
バー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。ター
ボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスを高純度化することが好ましいが。スパッタガスとして用いる酸素ガスやアルゴ
ンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以
下にまで高純度化することで酸化物半導体膜に水分等が取り込まれることを可能な限り防
ぐことができる。
酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃには
、実施の形態６で説明した材料を用いることができる。成膜法にスパッタ法を用いる場合
は、実施の形態６で説明した材料をターゲットとして成膜することができる。
ただし、実施の形態６に詳細を記したように、酸化物半導体膜１３０Ｂには酸化物半導体
膜１３０Ａおよび酸化物半導体膜１３０Ｃよりも電子親和力が大きい材料を用いる。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
酸化物半導体膜１３０Ｃの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は
、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧で行えばよい。また、第
１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うた
めに酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、
酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃの結
晶性を高め、さらに絶縁層１２０、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、
および酸化物半導体膜１３０Ｃから水素や水などの不純物を除去することができる。なお
、第１の加熱処理は、後述する酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、およ
び酸化物半導体層１３０ｃを形成するエッチングの後に行ってもよい。
次に、酸化物半導体膜１３０Ａ上に第１の導電層を形成する。第１の導電層は、例えば、
次の方法を用いて形成することができる。
まず、酸化物半導体膜１３０Ａ上に第１の導電膜を形成する。第１の導電膜としては、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料
の合金から選ばれた材料の単層、または積層を用いることができる。
次に、第１の導電膜上にレジスト膜を形成し、当該レジスト膜に対して電子ビーム露光、
液浸露光、ＥＵＶ露光などの方法を用いて露光し、現像処理を行うことで第１のレジスト
マスクを形成する。なお、第１の導電膜とレジスト膜の間には密着剤として有機塗布膜を
形成することが好ましい。また、ナノインプリントリソグラフィ法を用いて第１のレジス
トマスクを形成してもよい。
次に、第１のレジストマスクを用いて、第１の導電膜を選択的にエッチングし、第１のレ
ジストマスクをアッシングすることにより導電層を形成する。
次に、上記導電層をハードマスクとして用い、酸化物半導体膜１３０Ａ、酸化物半導体膜
１３０Ｂ、および酸化物半導体膜１３０Ｃを選択的にエッチングして上記導電層を取り除
き、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃ
の積層からなる酸化物半導体層１３０を形成する（図４０（Ｂ）参照）。なお、上記導電
層を形成せずに、第１のレジストマスクを用いて酸化物半導体層１３０を形成してもよい
。ここで、酸化物半導体層１３０に対して酸素イオンを注入してもよい。
次に、酸化物半導体層１３０を覆うように第２の導電膜を形成する。第２の導電膜として
は、実施の形態６で説明した導電層１４０および導電層１５０に用いることのできる材料
で形成すればよい。第２の導電膜の形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用
いることができる。
次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成する
。そして、第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成
する（図４０（Ｃ）参照）。
次に、酸化物半導体層１３０、導電層１４０および導電層１５０上にゲート絶縁膜となる
絶縁膜１６０Ａを形成する。絶縁膜１６０Ａは、実施の形態６で説明した絶縁層１６０に
用いることのできる材料で形成すればよい。絶縁膜１６０Ａの形成には、スパッタ法、Ｃ
ＶＤ法、ＭＢＥ法などを用いることができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第２の加熱処理により、酸化物半導体層１３０に注入した酸素を酸
化物半導体層１３０の全体に拡散させることができる。なお、第２の加熱処理を行わずに
、第３の加熱処理で上記効果を得てもよい。
次に、絶縁膜１６０Ａ上に導電層１７０となる第３の導電膜１７１Ａおよび第４の導電膜
１７２Ａを形成する。第３の導電膜１７１Ａおよび第４の導電膜１７２Ａは、実施の形態
６で説明した導電層１７１および導電層１７２に用いることのできる材料で形成すればよ
い。第３の導電膜１７１Ａおよび第４の導電膜１７２Ａの形成には、スパッタ法、ＣＶＤ
法、ＭＢＥ法などを用いることができる。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図４１（Ａ）
参照）。そして、第３のレジストマスク１５６を用いて、第３の導電膜１７１Ａ、第４の
導電膜１７２Ａおよび絶縁膜１６０Ａを選択的にエッチングし、導電層１７１および導電
層１７２からなる導電層１７０、および絶縁層１６０を形成する（図４１（Ｂ）参照）。
次に、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁層１６０および導電層
１７０上に絶縁層１７５を形成する。絶縁層１７５の材質は、実施の形態６の説明を参照
することができる。トランジスタ１０１の場合は、酸化アルミニウム膜を用いることが好
ましい。絶縁層１７５は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる
。
次に、絶縁層１７５上に絶縁層１８０を形成する（図４１（Ｃ）参照）。絶縁層１８０の
材質は、実施の形態６の説明を参照することができる。また、絶縁層１８０は、スパッタ
法、ＣＶＤ法、ＭＢＥ法などで形成することができる。
また、絶縁層１７５および／または絶縁層１８０にイオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素
を添加してもよい。酸素を添加することによって、絶縁層１７５および／または絶縁層１
８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、絶縁層１２０、絶縁層１７５、絶縁層１８
０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減すること
ができる。
次に、トランジスタ１０７の作製方法について説明する。なお、上述したトランジスタ１
０１の作製方法と重複する工程の詳細な説明は省略する。
基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸
化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂを
スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図４２（Ａ）参照）。
次に、第１の導電膜を酸化物半導体膜１３０Ｂ上に形成し、前述した方法と同様に第１の
レジストマスクを用いて導電層を形成する。そして、当該導電層をハードマスクとして酸
化物半導体膜１３０Ａおよび酸化物半導体膜１３０Ｂを選択的にエッチングし、上記導電
層を取り除いて酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層を形
成する（図４２（Ｂ）参照）。なお、ハードマスクを形成せずに、第１のレジストマスク
を用いて当該積層を形成してもよい。ここで、酸化物半導体層１３０に対して酸素イオン
を注入してもよい。
次に、上記積層を覆うように第２の導電膜を形成する。そして、ソース領域およびドレイ
ン領域となる部分の上に第２のレジストマスクを形成し、当該第２のレジストマスクを用
いて第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成する（
図４２（Ｃ）参照）。
次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層
１４０および導電層１５０上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを
形成する。さらに、酸化物半導体膜１３０Ｃ上にゲート絶縁膜となる絶縁膜１６０Ａ、お
よび導電層１７０となる第３の導電膜１７１Ａおよび第４の導電膜１７２Ａを形成する。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図４３（Ａ）
参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１
７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし、導電
層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物半導体
層１３０ｃを形成する（図４３（Ｂ）参照）。なお、絶縁膜１６０Ａおよび酸化物半導体
膜１３０Ｃを第４のレジストマスクを用いてエッチングすることで、トランジスタ１０８
を作製することができる。
次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層
１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４０、導電層１５０、絶縁層１６０およ
び導電層１７０上に絶縁層１７５および絶縁層１８０を形成する（図４３（Ｃ）参照）。
以上の工程において、トランジスタ１０７を作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２とＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの
層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ
層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡ
ｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まない
Ｏ３ガスを用いる方が好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態８）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態９）
以下では、本発明の一態様のトランジスタのバンド構造について説明する。
図４４（Ａ）は、本発明の一態様に係る酸化物半導体層を有するトランジスタの断面図で
ある。
図４４（Ａ）に示すトランジスタは、基板４００上の絶縁層４０１と、絶縁層４０１上の
導電層４０４ａと、導電層４０４ａ上の導電層４０４ｂと、絶縁層４０１上、導電層４０
４ａ上および導電層４０４ｂ上の絶縁層４０２ａと、絶縁層４０２ａ上の絶縁層４０２ｂ
と、絶縁層４０２ｂ上の半導体層４０６ａと、半導体層４０６ａ上の半導体層４０６ｂと
、半導体層４０６ｂ上の絶縁層４１２と、絶縁層４１２上の導電層４１４ａと、導電層４
１４ａ上の導電層４１４ｂと、絶縁層４０２ｂ上、半導体層４０６ａ上、半導体層４０６
ｂ上、絶縁層４１２上、導電層４１４ａ上および導電層４１４ｂ上の絶縁層４０８と、絶
縁層４０８上の絶縁層４１８と、絶縁層４１８上の導電層４１６ａ１および導電層４１６
ｂ１と、導電層４１６ａ１および導電層４１６ｂ１それぞれの上の導電層４１６ａ２およ
び導電層４１６ｂ２と、絶縁層４１８上、導電層４１６ａ２上および導電層４１６ｂ２上
の絶縁層４２８と、を有する。
絶縁層４０１は、トランジスタのチャネル形成領域へ銅などの不純物が混入することを抑
制する機能を有しても良い。
導電層４０４ａおよび導電層４０４ｂの積層を併せて導電層４０４と呼ぶ。導電層４０４
は、トランジスタのゲート電極としての機能を有する。また、導電層４０４は、トランジ
スタのチャネル形成領域などを遮光する機能を有していても良い。
絶縁層４０２ａおよび絶縁層４０２ｂを併せて絶縁層４０２と呼ぶ。絶縁層４０２は、ト
ランジスタのゲート絶縁層としての機能を有する。また、絶縁層４０２ａは、トランジス
タのチャネル形成領域へ銅などの不純物が混入することを抑制する機能を有しても良い。
半導体層４０６ａおよび半導体層４０６ｂを併せて半導体層４０６と呼ぶ。半導体層４０
６は、トランジスタのチャネル形成領域としての機能を有する。例えば、半導体層４０６
ａは先の実施の形態に示した酸化物半導体層１３０ｂ、半導体層４０６ｂは先の実施の形
態に示した酸化物半導体層１３０ｃに相当する。
なお、半導体層４０６ａは、絶縁層４１２、導電層４１４ａ、導電層４１４ｂと重ならな
い領域４０７ａ１および領域４０７ｂ１を有する。また、半導体層４０６ｂは、絶縁層４
１２、導電層４１４ａ、導電層４１４ｂと重ならない領域４０７ａ２および領域４０７ｂ
２を有する。領域４０７ａ１および領域４０７ｂ１は、半導体層４０６ａの絶縁層４１２
、導電層４１４ａ、導電層４１４ｂと重なる領域よりも抵抗の低い領域である。また、領
域４０７ａ２および領域４０７ｂ２は、半導体層４０６ｂの絶縁層４１２、導電層４１４
ａ、導電層４１４ｂと重なる領域よりも抵抗の低い領域である。なお、抵抗の低い領域を
、キャリア密度の高い領域と呼ぶこともできる。
また、領域４０７ａ１および領域４０７ａ２を併せて領域４０７ａと呼ぶ。また、領域４
０７ｂ１および領域４０７ｂ２を併せて領域４０７ｂと呼ぶ。領域４０７ａおよび領域４
０７ｂは、トランジスタのソース領域およびドレイン領域としての機能を有する。
導電層４１４ａおよび導電層４１４ｂを併せて導電層４１４と呼ぶ。導電層４１４は、ト
ランジスタのゲート電極としての機能を有する。または、導電層４１４は、トランジスタ
のチャネル形成領域などを遮光する機能を有しても良い。
絶縁層４１２は、トランジスタのゲート絶縁層としての機能を有する。
絶縁層４０８は、導電層４１６ａ２および導電層４１６ｂ２などに含まれる銅などの不純
物がトランジスタのチャネル形成領域へ混入することを抑制する機能を有しても良い。
絶縁層４１８は、トランジスタの層間絶縁層としての機能を有しても良く、これによりト
ランジスタの各配線間の寄生容量を低減できる。
導電層４１６ａ１および導電層４１６ａ２を併せて導電層４１６ａと呼ぶ。また、導電層
４１６ｂ１および導電層４１６ｂ２を併せて導電層４１６ｂと呼ぶ。導電層４１６ａおよ
び導電層４１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有す
る。
絶縁層４２８は、トランジスタのチャネル形成領域へ不純物が混入することを抑制する機
能を有しても良い。
ここで、図４４（Ｂ）に、トランジスタのチャネル形成領域を含むＰ１−Ｐ２断面におけ
るバンド構造を示す。なお、半導体層４０６ａは半導体層４０６ｂよりもエネルギーギャ
ップが少し小さいとする。また、絶縁層４０２ａ、絶縁層４０２ｂおよび絶縁層４１２は
、半導体層４０６ａおよび半導体層４０６ｂよりも十分にエネルギーギャップが大きいと
する。また、半導体層４０６ａ、半導体層４０６ｂ、絶縁層４０２ａ、絶縁層４０２ｂお
よび絶縁層４１２のフェルミ準位（Ｅｆと表記する。）は、それぞれの真性フェルミ準位
（Ｅｉと表記する。）の位置とする。また、導電層４０４および導電層４１４の仕事関数
は、該フェルミ準位と同じ位置とする。
ゲート電圧をトランジスタのしきい値電圧以上としたとき、半導体層４０６ａと半導体層
４０６ｂとの間の伝導帯下端のエネルギーの差により、電子は半導体層４０６ａを優先的
に流れる。即ち、半導体層４０６ａに電子が埋め込まれると推定することができる。なお
、伝導帯下端のエネルギーをＥｃと表記し、価電子帯上端のエネルギーをＥｖと表記する
。
したがって、本発明の一態様に係るトランジスタは、電子の埋め込みによって界面散乱の
影響が低減されている。そのため、本発明の一態様に係るトランジスタは、チャネル抵抗
が小さい。
次に、図４４（Ｃ）に、トランジスタのソース領域またはドレイン領域を含むＱ１−Ｑ２
断面におけるバンド構造を示す。なお、領域４０７ａ１、領域４０７ｂ１、領域４０７ａ
２および領域４０７ｂ２は、縮退状態とする。また、領域４０７ｂ１において、半導体層
４０６ａのフェルミ準位は伝導帯下端のエネルギーと同程度とする。また、領域４０７ｂ
２において、半導体層４０６ｂのフェルミ準位は伝導帯下端のエネルギーと同程度とする
。領域４０７ａ１および領域４０７ａ２も同様である。
このとき、ソース電極またはドレイン電極としての機能を有する導電層４１６ｂと、領域
４０７ｂ２と、はエネルギー障壁が十分小さいため、オーミック接触となる。また、領域
４０７ｂ２と、領域４０７ｂ１と、はオーミック接触となる。同様に、ソース電極または
ドレイン電極としての機能を有する導電層４１６ａと、領域４０７ａ２と、はエネルギー
障壁が十分小さいため、オーミック接触となる。また、領域４０７ａ２と、領域４０７ａ
１と、はオーミック接触となる。したがって、導電層４１６ａおよび導電層４１６ｂと、
半導体層４０６ａおよび半導体層４０６ｂと、の間で、電子の授受がスムーズに行われる
ことがわかる。
以上に示したように、本発明の一態様に係るトランジスタは、ソース電極およびドレイン
電極と、チャネル形成領域との間の電子の授受がスムーズに行われ、チャネル抵抗の小さ
く、オフ電流が極めて小さいトランジスタである。即ち、優れたスイッチング特性を有す
るトランジスタであることがわかる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態１０）
本実施の形態では、酸化物半導体層中の酸素欠損および当該酸素欠損の結合する水素の効
果について説明する。
＜（１）． ＶｏＨの形成、および安定性＞
酸化物半導体膜（以下、ＩＧＺＯと示す。）が完全な結晶の場合、室温では、Ｈは、優先
的にａｂ面に沿って拡散する。また、４５０℃の加熱処理の際には、Ｈは、ａｂ面および
ｃ軸方向それぞれに拡散する。そこで、ここでは、ＩＧＺＯに酸素欠損Ｖｏが存在する場
合、Ｈは酸素欠損Ｖｏ中に入りやすいか否かについて説明する。ここで、酸素欠損Ｖｏ中
にＨがある状態をＶｏＨと表記する。
計算には、図４５に示すＩｎＧａＺｎＯ４結晶モデルを用いた。ここで、ＶｏＨ中のＨが
Ｖｏから出ていき、酸素と結合する反応経路の活性化障壁（Ｅａ）を、ＮＥＢ（Ｎｕｄｇ
ｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて計算した。計算条件を表１に示す。
また、ＩｎＧａＺｎＯ４結晶モデルにおいて、酸素原子が結合する金属元素およびその数
の違いから、図４５に示すように４種類の酸素原子１乃至酸素原子４がある。ここでは、
酸素欠損Ｖｏを形成しやすい酸素原子１および酸素原子２について計算を行った。
はじめに、３個のＩｎと１個のＺｎと結合した酸素原子１について計算を行った。
初期状態のモデルを図４６（Ａ）に示し、最終状態のモデルを図４６（Ｂ）に示す。また
、初期状態および最終状態において、算出した活性化障壁（Ｅａ）を図４７に示す。なお
、ここでの初期状態とは、酸素原子１が脱離して生じる酸素欠損Ｖｏ中に水素原子が存在
する状態（ＶｏＨ）であり、最終状態とは、酸素欠損Ｖｏから水素原子が移動して１個の
Ｇａおよび２個のＺｎと結合した酸素原子と結合した状態（Ｈ−Ｏ）である。
計算の結果、酸素欠損Ｖｏ中の水素原子が移動して他の酸素原子と結合するには約１．５
２ｅＶのエネルギーが必要であるのに対して、酸素原子と結合した水素原子が酸素欠損Ｖ
ｏ中に移動するには約０．４６ｅＶのエネルギーが必要であった。
ここで、計算により得られた活性化障壁（Ｅａ）と数式１より、反応頻度（Γ）を算出し
た。なお、数式１において、ｋＢはボルツマン定数であり、Ｔは絶対温度である。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した。
図４６（Ａ）に示すモデルから図４６（Ｂ）に示すモデルへ水素原子が移動する頻度は５
．５２×１００［１／ｓｅｃ］であった。また、図４６（Ｂ）に示すモデルから図４６（
Ａ）に示すモデルへ水素原子が移動する頻度は１．８２×１０９［１／ｓｅｃ］であった
。このことから、ＩＧＺＯ中を拡散する水素原子は、ＶｏＨを形成しやすく、一旦ＶｏＨ
を形成すると酸素欠損Ｖｏから脱離しにくいといえる。
次に、１個のＧａと２個のＺｎと結合した酸素原子２について計算を行った。
初期状態のモデルを図４８（Ａ）に示し、最終状態のモデルを図４８（Ｂ）に示す。また
、初期状態および最終状態において、算出した活性化障壁（Ｅａ）を図４９に示す。なお
、ここでの初期状態とは、酸素原子２が脱離して生じる酸素欠損Ｖｏ中に水素原子がある
状態（ＶｏＨ）であり、最終状態とは、酸素欠損Ｖｏから水素原子が移動して１個のＧａ
および２個のＺｎと結合した酸素原子と結合した状態（Ｈ−Ｏ）である。
計算の結果、酸素欠損Ｖｏ中の水素原子が移動して他の酸素原子と結合するには約１．７
５ｅＶのエネルギーが必要であるのに対して、酸素原子と結合した水素原子が酸素欠損Ｖ
ｏ中に移動するには約０．３５ｅＶのエネルギーが必要であった。
また、計算により得られた活性化障壁（Ｅａ）と上記の数式１より、反応頻度（Γ）を算
出した。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した。
図４８（Ａ）に示すモデルから図４８（Ｂ）に示すモデルへ水素原子が移動する頻度は７
．５３×１０−２［１／ｓｅｃ］であった。また、図４８（Ｂ）に示すモデルから図４８
（Ａ）に示すモデルへ水素原子が移動する頻度は１．４４×１０１０［１／ｓｅｃ］であ
った。このことから、一旦ＶｏＨを形成すると酸素欠損Ｖｏから水素原子は脱離しにくい
といえる。
以上のことから、アニール時にＩＧＺＯ中の水素原子は拡散し易く、酸素欠損Ｖｏがある
場合は酸素欠損Ｖｏの中に捕獲され、ＶｏＨとなりやすいことが分かった。
＜（２）． ＶｏＨの遷移レベル＞
ＩＧＺＯ中において酸素欠損Ｖｏが存在する場合、上記ＮＥＢ法を用いた計算より、水素
原子は安定なＶｏＨを形成しやすいといえる。そこで、ＶｏＨがキャリアトラップに関与
するかを調べるため、ＶｏＨの遷移レベルの算出を行った。
計算にはＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。図４５に示す酸素サイト
１および酸素サイト２に対してＶｏＨモデルを作成し、遷移レベルの算出を行った。計算
条件を表２に示す。
実験値に近いバンドギャップが出るよう、交換項の混合比を調整したことで、欠陥のない
ＩｎＧａＺｎＯ４結晶モデルのバンドギャップは３．０８ｅＶとなり、実験値の３．１５
ｅＶと近い結果となった。
欠陥Ｄをもつモデルの遷移レベル（ε（ｑ／ｑ’））は、以下の数式２により算出される
。なお、ΔＥ（Ｄｑ）は欠陥Ｄの電荷ｑにおける形成エネルギーであり、数式３より算出
される。
数式２および数式３において、Ｅｔｏｔ（Ｄｑ）は欠陥Ｄを含むモデルの電荷ｑにおける
全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデル（完全結晶）の全エネルギー、
Δｎｉは欠陥に関する原子ｉの増減数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠
陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する
補正項、ＥＦはフェルミエネルギーである。
算出したＶｏＨの遷移レベルを図５０に示す。図５０中の数値は伝導帯下端からの深さで
ある。図５０より、酸素原子１に対するＶｏＨの遷移レベルは伝導帯下端の下０．０５ｅ
Ｖに存在し、酸素原子２に対するＶｏＨの遷移レベルは伝導帯下端の下０．１１ｅＶに存
在するため、それぞれのＶｏＨは電子トラップに関与することになる。すなわち、ＶｏＨ
はドナーとして振る舞うことが明らかになった。また、ＶｏＨを有するＩＧＺＯは導電性
を有することが明らかになった。
なお、本実施の形態は、本明細書で示す他の実施の形態適宜組み合わせることができる。
（実施の形態１１）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パー
ソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディス
プレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置
および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、
携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチル
カメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）
、自動販売機などが挙げられる。これら電子機器の具体例を図５１に示す。
図５１（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ
９０９等を有する。なお、図５１（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３
と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図５１（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等
を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができ
る。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
図５１（Ｃ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９
２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発
明の一態様の撮像装置を備えることができる。
図５１（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメ
ラ９３９には本発明の一態様の撮像装置を用いることができる。
図５１（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置に
は本発明の一態様の撮像装置を備えることができる。
図５１（Ｆ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカ
ー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ
９５９には本発明の一態様の撮像装置を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態１２）
ここでは、先の実施の形態に示すトランジスタの変形例について、図５２乃至図５４を用
いて説明する。図５２に示すトランジスタは、基板８２１上の絶縁層８２４上に形成され
た酸化物半導体層８２８と、酸化物半導体層８２８に接する絶縁層８３７と、絶縁層８３
７と接し且つ酸化物半導体層８２８と重畳する導電層８４０と、を有する。なお、絶縁層
８３７は、ゲート絶縁膜としての機能を有する。また、導電層８４０は、ゲート電極層と
しての機能を有する。
また、酸化物半導体層８２８に接する絶縁層８４６、および絶縁層８４６に接する絶縁層
８４７が、トランジスタに設けられている。また、絶縁層８４６および絶縁層８４７の開
口部において、酸化物半導体層８２８と接する導電層８５６、８５７が、トランジスタに
設けられている。なお、導電層８５６、８５７は、ソース電極層およびドレイン電極層と
しての機能を有する。
なお、本実施の形態に示すトランジスタに含まれる導電層、酸化物半導体層、および絶縁
層は、先の実施の形態に示したものを適宜用いることができる。
図５２（Ａ）に示すトランジスタにおいて、酸化物半導体層８２８は、導電層８４０と重
なる領域に形成される領域８２８ａと、領域８２８ａを挟み、且つ不純物元素を含む領域
８２８ｂ、８２８ｃとを有する。また、導電層８５６、８５７は、領域８２８ｂ、８２８
ｃと接する。領域８２８ａはチャネル領域として機能する。領域８２８ｂ、８２８ｃは、
領域８２８ａと比較して抵抗率が低い。領域８２８ｂ、８２８ｃは、ソース領域およびド
レイン領域として機能する。
または、図５２（Ｂ）に示すトランジスタのように、酸化物半導体層８２８において、導
電層８５６、８５７と接する領域８２８ｄ、８２８ｅに、不純物元素が添加されていなく
ともよい。この場合、導電層８５６、８５７と接する領域８２８ｄ、８２８ｅと領域８２
８ａとの間に、不純物元素を有する領域８２８ｂ、８２８ｃを有する。なお、領域８２８
ｄ、８２８ｅは、導電層８５６、８５７に電圧が印加されると導電性を有するため、ソー
ス領域およびドレイン領域としての機能を有する。
なお、図５２（Ｂ）に示すトランジスタは、導電層８５６、８５７を形成した後、導電層
８４０および導電層８５６、８５７をマスクとして、不純物元素を酸化物半導体層に添加
することで、形成できる。
導電層８４０において、導電層８４０の端部がテーパ形状であってもよい。即ち、絶縁層
８３７および導電層８４０が接する面と、導電層８４０の側面となす角度θ１が、９０°
未満、または１０°以上８５°以下、または１５°以上８５°以下、または３０°以上８
５°以下、または４５°以上８５°以下、または６０°以上８５°以下であってもよい。
これにより、絶縁層８３７および導電層８４０の側面における絶縁層８４６の被覆性を高
めることが可能である。
次に、領域８２８ｂ、８２８ｃの変形例について説明する。なお、図５２（Ｃ）乃至図５
２（Ｆ）は、図５２（Ａ）に示す酸化物半導体層８２８とその近傍の拡大図である。ここ
では、チャネル長Ｌは、一対の不純物元素を含む領域の間隔である。
図５２（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａおよび領
域８２８ｂ、８２８ｃの境界が、絶縁層８３７を介して、導電層８４０の端部と、一致ま
たは略一致している。即ち、上面形状において、領域８２８ａおよび領域８２８ｂ、８２
８ｃの境界が、導電層８４０の端部と、一致または概略一致している。
または、図５２（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
が、導電層８４０の端部と重ならない領域を有する。該領域はオフセット領域としての機
能を有する。チャネル長方向におけるオフセット領域の長さをＬｏｆｆと示す。なお、オ
フセット領域が複数ある場合は、一つのオフセット領域の長さをＬｏｆｆという。オフセ
ット領域は、チャネル領域に含まれる。また、Ｌｏｆｆは、チャネル長Ｌの２０％未満、
または１０％未満、または５％未満、または２％未満である。
または、図５２（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ
、８２８ｃが、絶縁層８３７を介して、導電層８４０と重なる領域を有する。該領域はオ
ーバーラップ領域としての機能を有する。チャネル長方向におけるオーバーラップ領域の
長さをＬｏｖと示す。Ｌｏｖは、チャネル長Ｌの２０％未満、または１０％未満、または
５％未満、または２％未満である。
または、図５２（Ｆ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
と領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２
８ｇを有する。領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃
度が低く、抵抗率が高い。ここでは、領域８２８ｆ、８２８ｇは、絶縁層８３７と重なる
が、絶縁層８３７および導電層８４０と重なってもよい。
なお、図５２（Ｃ）乃至図５２（Ｆ）においては、図５２（Ａ）に示すトランジスタの説
明をしたが、図５２（Ｂ）に示すトランジスタにおいても、図５２（Ｃ）乃至図５２（Ｆ
）の構造を適宜適用することができる。
図５３（Ａ）に示すトランジスタは、絶縁層８３７の端部が、導電層８４０の端部より外
側に位置する。即ち、絶縁層８３７が、導電層８４０から迫り出した形状を有する。領域
８２８ａから絶縁層８４６を遠ざけることが可能であるため、絶縁層８４６に含まれる窒
素、水素等が、チャネル領域として機能する領域８２８ａに入り込むのを抑制することが
できる。
図５３（Ｂ）に示すトランジスタは、絶縁層８３７および導電層８４０がテーパ形状であ
り、且つそれぞれのテーパ部の角度が異なる。即ち、絶縁層８３７および導電層８４０が
接する面と、導電層８４０の側面のなす角度θ１と、酸化物半導体層８２８および絶縁層
８３７が接する面と、絶縁層８３７の側面のなす角度θ２との角度が異なる。角度θ２は
、９０°未満、または３０°以上８５°以下、または４５°以上７０°以下であってもよ
い。例えば、角度θ２が角度θ１より小さいと、絶縁層８４６の被覆性が高まる。また、
角度θ２が角度θ１より大きいと、領域８２８ａから絶縁層８４６を遠ざけることが可能
であるため、絶縁層８４６に含まれる窒素、水素等が、チャネル領域として機能する領域
８２８ａに入り込むのを抑制することができる。
次に、領域８２８ｂ、８２８ｃの変形例について、図５３（Ｃ）乃至図５３（Ｆ）を用い
て説明する。なお、図５３（Ｃ）乃至図５３（Ｆ）は、図５３（Ａ）に示す酸化物半導体
層８２８とその近傍の拡大図である。
図５３（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａおよび領
域８２８ｂ、８２８ｃの境界が、導電層８４０の端部と、絶縁層８３７を介して、一致ま
たは概略一致している。即ち、上面形状において、領域８２８ａおよび領域８２８ｂ、８
２８ｃの境界が、導電層８４０の端部と、一致若しくは略一致している。
または、図５３（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
が、導電層８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有
する。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、絶縁層８３７の端部
と、一致または略一致しており、導電層８４０の端部と重ならない。
または、図５３（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ
、８２８ｃが、絶縁層８３７を介して、導電層８４０と重なる領域を有する。該領域をオ
ーバーラップ領域という。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、
導電層８４０と重なる。
または、図５３（Ｆ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
と領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２
８ｇを有する。領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃
度が低く、抵抗率が高い。ここでは、領域８２８ｆ、８２８ｇは、絶縁層８３７と重なる
が、絶縁層８３７および導電層８４０と重なってもよい。
なお、図５３（Ｃ）乃至図５３（Ｆ）においては、図５３（Ａ）に示すトランジスタの説
明をしたが、図５３（Ｂ）に示すトランジスタにおいても、図５３（Ｃ）乃至図５３（Ｆ
）の構造を適宜適用することが可能である。
図５４（Ａ）に示すトランジスタは、導電層８４０が積層構造であり、絶縁層８３７と接
する導電層８４０ａ、および導電層８４０ａに接する導電層８４０ｂを有する。また、導
電層８４０ａの端部は、導電層８４０ｂの端部より外側に位置する。即ち、導電層８４０
ａが、導電層８４０ｂから迫り出した形状を有する。
次に、領域８２８ｂ、８２８ｃの変形例について説明する。なお、図５４（Ｂ）乃至図５
４（Ｅ）は、図５４（Ａ）に示す酸化物半導体層８２８とその近傍の拡大図である。
図５４（Ｂ）に示すように、チャネル長方向の断面形状において、領域８２８ａおよび領
域８２８ｂ、８２８ｃの境界が、導電層８４０に含まれる導電層８４０ａの端部と、絶縁
層８３７を介して、一致または略一致している。即ち、上面形状において、領域８２８ａ
および領域８２８ｂ、８２８ｃの境界が、導電層８４０の端部と、一致または略一致して
いる。
または、図５４（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
が、導電層８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有
する。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が導電層８４０の端部と
重ならない。
または、図５４（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ
、８２８ｃが、導電層８４０、ここでは導電層８４０ａと重なる領域を有する。該領域を
オーバーラップ領域という。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が
、導電層８４０ａと重なる。
または、図５４（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
と領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２
８ｇを有する。不純物元素は、導電層８４０ａを通過して領域８２８ｆ、８２８ｇに添加
されるため、領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃度
が低く、抵抗率が高い。なお、ここでは、領域８２８ｆ、８２８ｇは、導電層８４０ａと
重なるが、導電層８４０ａおよび導電層８４０ｂと重なってもよい。
なお、絶縁層８３７の端部が、導電層８４０ａの端部より外側に位置してもよい。
または、絶縁層８３７の側面は湾曲してしてもよい。
または、絶縁層８３７がテーパ形状であってもよい。即ち、酸化物半導体層８２８および
絶縁層８３７が接する面と、絶縁層８３７の側面のなす角度が９０°未満、好ましくは３
０°以上９０°未満であってもよい。
図５４（Ｅ）に示すように、酸化物半導体層８２８が、領域８２８ｂ、８２８ｃより、不
純物元素の濃度が低く、抵抗率が高い領域８２８ｆ、８２８ｇ、を有することで、ドレイ
ン領域の電界緩和が可能である。そのため、ドレイン領域の電界に起因したトランジスタ
のしきい値電圧の変動などの劣化を低減することが可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態１３）
本実施の形態では、撮像装置（イメージセンサ）の画像処理エンジンの一例について、図
５５を用いて説明する。
撮像装置は撮像部４０００、アナログメモリ部４０１０、画像処理エンジン部４０２０、
Ａ／Ｄ変換部４０３０より構成される。撮像部４０００は、マトリクス状に配置された複
数の画素と、ドライバ回路４００１と、読み出し回路４００２と、を有する。各画素はフ
ォトダイオードとトランジスタから構成される。アナログメモリ部４０１０は、複数のア
ナログメモリ４０１１を有する。ここで、各々のアナログメモリ４０１１は、撮像部４０
００における画素数以上のメモリセルを有する構成とする。すなわち、各々のアナログメ
モリ４０１１は、撮像部４０００で取得した撮像データ４００５を１フレーム分格納でき
る。
以下、撮像装置の動作について説明する。第１のステップとして、各画素で１フレーム分
のデータである第１の撮像データ４００５を取得する。撮像は、各画素で順次露光し、順
次第１の撮像データ４００５を読み出す、所謂ローリングシャッタ方式でも良く、各画素
で一括露光し順次撮像データ４００５を読み出す、所謂グローバルシャッタ方式でも良い
。
ローリングシャッタ方式とすることで、ある行の画素の撮像データ４００５を読み出して
いる際に、他の行の画素で露光を行うことができ、撮像のフレーム周波数を高めることが
容易である。また、グローバルシャッタ方式とすることで、被写体が移動する場合におい
ても、歪みが少ない撮像画像を取得することができる。
第２のステップとして、各画素で取得した第１の撮像データ４００５を読み出し回路４０
０２を介して、第１のアナログメモリ４０１１に格納する。ここで、通常の撮像装置と異
なり、第１の撮像データ４００５をアナログデータのまま第１のアナログメモリ４０１１
に格納する構成が有効である。すなわち、アナログ−ディジタル変換処理が不要なため、
撮像のフレーム周波数を高めることが容易である。
以降、第１のステップ、第２のステップをｎ回繰り返す。ただし、ｎ回目の繰り返しにお
いては、各画素で取得した第ｎの撮像データ４００５を読み出し回路４００２を介して、
第ｎのアナログメモリ４０１１に格納する。
第３のステップとして、画像処理エンジン部４０２０において、複数のアナログメモリ４
０１１に格納された第１の撮像データ４００５乃至第ｎの撮像データ４００５を用いて、
所望の画像処理を行い、画像処理後撮像データ４０２５を取得する。
第４のステップとして、画像処理後撮像データ４０２５をＡ／Ｄ変換部４０３０において
、アナログ−ディジタル変換を行い、画像データ４０３５を取得する。
上記画像処理の一つとして、複数の撮像データ４００５から、焦点ボケの無い画像処理後
撮像データ４０２５を取得する。当該画像処理後撮像データ４０２５を取得するために、
各撮像データ４００５の鮮鋭度を算出して、鮮鋭度が最も高い撮像データ４００５を画像
処理後撮像データ４０２５として取得する構成が可能である。また、各撮像データ４００
５から、鮮鋭度の高い領域を抽出し、これらをつなぎ合わせて、画像処理後撮像データ４
０２５とする構成が可能である。
また、上記画像処理の異なる一つとして、複数の撮像データ４００５から、明るさが最適
な画像処理後撮像データ４０２５を取得する。当該画像処理後撮像データ４０２５を取得
するために、各撮像データ４００５の最高明度を算出し、最高明度が飽和値に達している
撮像データ４００５を除外した撮像データ４００５から画像処理後撮像データ４０２５を
取得する構成が可能である。
また、各撮像データ４００５の最低明度を算出し、最低明度が飽和値に達している撮像デ
ータ４００５を除外した撮像データ４００５から画像処理後撮像データ４０２５を取得す
る構成が可能である。
なお、撮像用のフラッシュライトの点灯に合わせて、上記第１のステップ及び第２のステ
ップを実行した場合、最適な光量が照射されたタイミングに対応した撮像データ４００５
を取得することが可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
４０ シリコン基板
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５８ａ トランジスタ
５８ｂ トランジスタ
５８ｃ トランジスタ
６０ フォトダイオード
６０ａ フォトダイオード
６０ｂ フォトダイオード
６０ｃ フォトダイオード
６０ｐ 受光部
６１ アノード
６２ カソード
６３ 低抵抗領域
６４ 光制御層
６６ 領域
７０ 導電体
７１ 配線層
７２ 配線層
７３ 配線層
８０ 絶縁層
８１ 絶縁層
８２ 絶縁層
８３ 絶縁層
８４ 絶縁層
８５ 絶縁層
９０ 画素
９１ 回路
９１ａ 領域
９１ｂ 領域
９１ｃ 領域
９２ 回路
９２ａ 領域
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０Ａ 酸化物半導体膜
１３０ｂ 酸化物半導体層
１３０Ｂ 酸化物半導体膜
１３０ｃ 酸化物半導体層
１３０Ｃ 酸化物半導体膜
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１５６ レジストマスク
１６０ 絶縁層
１６０Ａ 絶縁膜
１７０ 導電層
１７１ 導電層
１７１Ａ 導電膜
１７２ 導電層
１７２Ａ 導電膜
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ 配線
３１６ 配線
３１７ 配線
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４００ 基板
４０１ 絶縁層
４０２ 絶縁層
４０２ａ 絶縁層
４０２ｂ 絶縁層
４０４ 導電層
４０４ａ 導電層
４０４ｂ 導電層
４０６ 半導体層
４０６ａ 半導体層
４０６ｂ 半導体層
４０７ａ 領域
４０７ａ１ 領域
４０７ａ２ 領域
４０７ｂ 領域
４０７ｂ１ 領域
４０７ｂ２ 領域
４０８ 絶縁層
４０８ａ 絶縁層
４１２ 絶縁層
４１４ 導電層
４１４ａ 導電層
４１４ｂ 導電層
４１６ａ 導電層
４１６ａ１ 導電層
４１６ａ２ 導電層
４１６ｂ 導電層
４１６ｂ１ 導電層
４１６ｂ２ 導電層
４１８ 絶縁層
４２８ 絶縁層
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 期間
５１１ 期間
５２０ 期間
５３１ 期間
６１０ 期間
６１１ 期間
６１２ 期間
６２１ 期間
６２２ 期間
６２３ 期間
６３１ 期間
７０１ 信号
７０２ 信号
７０３ 信号
７０４ 信号
７０５ 信号
８２１ 基板
８２４ 絶縁層
８２８ 酸化物半導体層
８２８ａ 領域
８２８ｂ 領域
８２８ｃ 領域
８２８ｄ 領域
８２８ｅ 領域
８２８ｆ 領域
８２８ｇ 領域
８２８ｈ 領域
８２８ｉ 領域
８３７ 絶縁層
８４０ 導電層
８４０ａ 導電層
８４０ｂ 導電層
８４６ 絶縁層
８４７ 絶縁層
８５６ 導電層
８５７ 導電層
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９２１ 筐体
９２２ シャッターボタン
９２３ マイク
９２５ レンズ
９２７ 発光部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５５ ボタン
９５６ 入出力端子
９５７ マイク
９５９ カメラ
１１００ 層
１２００ 層
１３００ 層
１４００ 層
１５００ 絶縁層
１５１０ 遮光層
１５２０ 有機樹脂層
１５３０ カラーフィルタ
１５３０ａ カラーフィルタ
１５３０ｂ カラーフィルタ
１５３０ｃ カラーフィルタ
１５４０ マイクロレンズアレイ
１５５０ 光学変換層
１６００ 支持基板
１７００ 画素マトリクス
１７３０ 回路
１７４０ 回路
１７５０ 回路
１７６０ 回路
１７７０ 端子
１８００ シフトレジスタ
１８１０ シフトレジスタ
１９００ バッファ回路
１９１０ バッファ回路
２１００ アナログスイッチ
２１１０ 垂直出力線
２２００ 出力線
４０００ 撮像部
４００２ 回路
４００５ 撮像データ
４０１０ アナログメモリ部
４０１１ アナログメモリ
４０２０ 画像処理エンジン部
４０２５ 画像処理後撮像データ
４０３０ Ａ／Ｄ変換部
４０３５ 画像データ

Claims (7)

  1. マイクロレンズアレイと、
    前記マイクロレンズアレイの下方のカラーフィルタと、
    前記カラーフィルタの下方の遮光層と、
    前記遮光層の下方のシリコン基板と、
    前記シリコン基板の下方の第１のトランジスタのゲートと、
    前記シリコン基板の下方の導電体と、
    前記第１のトランジスタのゲートの下方の絶縁層と、
    前記絶縁層の下方の第２のトランジスタと、
    を有し、
    前記シリコン基板は、複数のフォトダイオードと、前記第１のトランジスタの活性領域と、を有し、
    複数の前記フォトダイオードのいずれか一のフォトダイオードと、別のフォトダイオードとの間には、絶縁体が配置され、
    前記フォトダイオードは、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第１の領域は、ｐ型の導電性を有し、
    前記第２の領域は、ｎ型の導電性を有し、
    前記第１の領域は、前記シリコン基板の上面側の近傍に位置し、
    前記第２の領域は、前記シリコン基板の下面側の近傍に位置し、
    前記第３の領域は、前記第１の領域と前記第２の領域の間に位置し、
    前記第１の領域は、前記シリコン基板の第４の領域を介して導電体と電気的に接続され、
    前記第４の領域は、ｐ型の導電性を有し、
    前記シリコン基板に対する平面視において、前記絶縁体は、前記第１の領域を囲うように配置され、
    前記シリコン基板に対する平面視において、前記第４の領域は、前記絶縁体に囲まれた領域の内側に配置される撮像装置。
  2. マイクロレンズアレイと、
    前記マイクロレンズアレイの下方のカラーフィルタと、
    前記カラーフィルタの下方の遮光層と、
    前記遮光層の下方のシリコン基板と、
    前記シリコン基板の下方の第１のトランジスタのゲートと、
    前記シリコン基板の下方の導電体と、
    前記第１のトランジスタのゲートの下方の絶縁層と、
    前記絶縁層の下方の第２のトランジスタと、
    を有し、
    前記シリコン基板は、複数のフォトダイオードと、前記第１のトランジスタの活性領域と、を有し、
    複数の前記フォトダイオードのいずれか一のフォトダイオードと、別のフォトダイオードとの間には、絶縁体が配置され、
    前記フォトダイオードは、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第１の領域は、ｐ型の導電性を有し、
    前記第２の領域は、ｎ型の導電性を有し、
    前記第１の領域は、前記シリコン基板の上面側に位置し、
    前記第２の領域は、前記シリコン基板の下面側に位置し、
    前記第３の領域は、前記第１の領域と前記第２の領域の間に位置し、
    前記第１の領域は、前記シリコン基板の第４の領域を介して導電体と電気的に接続され、
    前記第４の領域は、ｐ型の導電性を有し、
    前記シリコン基板に対する平面視において、前記絶縁体は、前記第１の領域を囲うように配置され、
    前記シリコン基板に対する平面視において、前記第４の領域は、前記絶縁体に囲まれた領域の内側に配置される撮像装置。
  3. マイクロレンズアレイと、
    前記マイクロレンズアレイの下方のカラーフィルタと、
    前記カラーフィルタの下方の遮光層と、
    前記遮光層の下方のシリコン基板と、
    前記シリコン基板の下方の第１のトランジスタのゲートと、
    前記シリコン基板の下方の導電体と、
    前記第１のトランジスタのゲートの下方の絶縁層と、
    前記絶縁層の下方の第２のトランジスタと、
    を有し、
    前記シリコン基板は、複数のフォトダイオードと、前記第１のトランジスタの活性領域と、を有し、
    複数の前記フォトダイオードのいずれか一のフォトダイオードと、別のフォトダイオードとの間には、絶縁体が配置され、
    前記フォトダイオードは、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第１の領域は、ｐ型の導電性を有し、
    前記第２の領域は、ｎ型の導電性を有し、
    前記第１の領域は、前記シリコン基板の上面を含み、
    前記第２の領域は、前記シリコン基板の下面を含み、
    前記第３の領域は、前記第１の領域と前記第２の領域の間に位置し、
    前記第１の領域は、前記シリコン基板の第４の領域を介して導電体と電気的に接続され、
    前記第４の領域は、ｐ型の導電性を有し、
    前記シリコン基板に対する平面視において、前記絶縁体は、前記第１の領域を囲うように配置され、
    前記シリコン基板に対する平面視において、前記第４の領域は、前記絶縁体に囲まれた領域の内側に配置される撮像装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記絶縁体は、前記シリコン基板を貫通していない撮像装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記シリコン基板に対する平面視において、前記第２の領域の面積は、前記第１の領域の面積よりも小さい撮像装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記シリコン基板に対する平面視において、前記第１の領域は、前記第２の領域と重ならない領域を有する撮像装置。
  7. 請求項１乃至請求項６のいずれか一において、
    金属部を有し、
    前記金属部は、前記シリコン基板を貫通するように配置されている撮像装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9891102B2 (en) * 2010-04-22 2018-02-13 Samsung Electronics Co., Ltd. Simplified light sensing circuit, light sensing apparatus including the light sensing circuit, method of driving the light sensing apparatus, and image acquisition apparatus and optical touch screen apparatus including the light sensing apparatus
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
US9799697B2 (en) * 2014-04-25 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back side illuminated image sensor with deep trench isolation structures and self-aligned color filters
US9881954B2 (en) 2014-06-11 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Imaging device
JP6570417B2 (ja) 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2016098651A1 (ja) * 2014-12-16 2016-06-23 シャープ株式会社 半導体装置、その製造方法、および半導体装置を備えた表示装置
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6598504B2 (ja) * 2015-05-07 2019-10-30 キヤノン株式会社 半導体装置の製造方法
US9466753B1 (en) * 2015-08-27 2016-10-11 Globalfoundries Inc. Photodetector methods and photodetector structures
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
US10020336B2 (en) * 2015-12-28 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device using three dimentional (3D) integration
US9832399B2 (en) * 2016-01-29 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor and method for manufacturing the same
JP7020783B2 (ja) * 2016-02-03 2022-02-16 株式会社半導体エネルギー研究所 撮像装置
TWI846526B (zh) * 2016-02-12 2024-06-21 光程研創股份有限公司 光學感測器及光學系統
JP6904730B2 (ja) * 2016-03-08 2021-07-21 株式会社半導体エネルギー研究所 撮像装置
JP6531729B2 (ja) * 2016-07-19 2019-06-19 株式会社Sumco シリコン試料の炭素濃度評価方法、シリコンウェーハ製造工程の評価方法、シリコンウェーハの製造方法およびシリコン単結晶インゴットの製造方法
CN109661727B (zh) * 2016-09-02 2024-01-19 索尼半导体解决方案公司 固态成像装置及其制造方法和电子设备
JP6926450B2 (ja) 2016-11-22 2021-08-25 ソニーグループ株式会社 撮像素子、積層型撮像素子及び固体撮像装置
JP6894726B2 (ja) * 2017-03-10 2021-06-30 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2018152696A (ja) * 2017-03-13 2018-09-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、その駆動方法および電子機器
TWI745582B (zh) * 2017-04-13 2021-11-11 美商光程研創股份有限公司 鍺矽光偵測裝置
US9997548B1 (en) * 2017-05-11 2018-06-12 Himax Technologies Limited Method of fabricating semiconductor display apparatus
KR102428557B1 (ko) * 2017-11-20 2022-08-02 엘지디스플레이 주식회사 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법
US11744091B2 (en) 2017-12-05 2023-08-29 Sony Corporation Imaging element, stacked-type imaging element, and solid-state imaging apparatus to improve charge transfer
WO2019130820A1 (ja) * 2017-12-26 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
JP7326518B2 (ja) * 2018-03-20 2023-08-15 株式会社ジャパンディスプレイ 光センサー装置
JP7039346B2 (ja) * 2018-03-20 2022-03-22 株式会社ジャパンディスプレイ 光センサー回路、光センサー装置、および、表示装置
US10893222B2 (en) * 2018-03-29 2021-01-12 Panasonic Intellectual Property Management Co., Ltd. Imaging device and camera system, and driving method of imaging device
US11482626B2 (en) 2018-03-29 2022-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2019202430A1 (ja) 2018-04-20 2019-10-24 株式会社半導体エネルギー研究所 半導体装置
JP7259849B2 (ja) 2018-04-20 2023-04-18 ソニーグループ株式会社 撮像素子、積層型撮像素子及び固体撮像装置
CN108766989B (zh) * 2018-06-01 2021-09-03 京东方科技集团股份有限公司 一种光学传感器件及其制作方法、显示器件、显示设备
US20210217801A1 (en) * 2018-08-23 2021-07-15 Tohoku University Optical sensor and signal readout method thereof, optical area sensor and signal readout method thereof
KR102710266B1 (ko) * 2019-01-07 2024-09-27 삼성전자주식회사 이미지 센서 및 이의 제조 방법
US11476363B2 (en) 2019-04-10 2022-10-18 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US11296023B2 (en) 2019-04-10 2022-04-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
CN111816710A (zh) * 2019-04-10 2020-10-23 联华电子股份有限公司 半导体装置
KR102674960B1 (ko) * 2019-05-30 2024-06-17 삼성전자주식회사 이미지 센서 및 이의 제조 방법
CN114730779A (zh) 2019-12-17 2022-07-08 索尼半导体解决方案公司 摄像元件、摄像元件驱动方法和电子装置
KR102386990B1 (ko) * 2020-03-24 2022-04-15 한양대학교 산학협력단 수소확산방지막을 포함하는 소자, 및 그 제조방법
TWI777742B (zh) * 2021-05-18 2022-09-11 友達光電股份有限公司 指紋辨識裝置
JP2023031150A (ja) * 2021-08-24 2023-03-08 ソニーセミコンダクタソリューションズ株式会社 半導体チップ、固体撮像素子及び電子機器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04373181A (ja) * 1991-06-21 1992-12-25 Nec Corp フォトカプラ
JP2002176190A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 光半導体集積回路装置及び光記憶再生装置
JP2003282848A (ja) * 2002-03-22 2003-10-03 Fujitsu Ltd 半導体装置
JP2006121108A (ja) * 2006-01-06 2006-05-11 Fujitsu Ltd 半導体受光装置
JP2011119711A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011204915A (ja) * 2010-03-25 2011-10-13 Sony Corp 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器
JP2011249677A (ja) * 2010-05-28 2011-12-08 Panasonic Corp 固体撮像素子

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0682817B2 (ja) * 1985-12-20 1994-10-19 松下電器産業株式会社 イメ−ジセンサ
JPS63174356A (ja) 1987-01-14 1988-07-18 Agency Of Ind Science & Technol 画像処理用半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0389550A (ja) * 1989-08-31 1991-04-15 Hamamatsu Photonics Kk バイポーラトランジスタの製造方法
JPH0714079B2 (ja) 1990-09-10 1995-02-15 株式会社日立製作所 酸化物超電導三端子素子
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100265179B1 (ko) 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
ES2211937T3 (es) 1995-08-02 2004-07-16 Canon Kabushiki Kaisha Dispositivo sensor de imagenes de estado solido con linea de salida comun.
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10284753A (ja) * 1997-04-01 1998-10-23 Sony Corp 半導体装置及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3410976B2 (ja) 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
US6204524B1 (en) 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3621314B2 (ja) * 1999-11-22 2005-02-16 松下電器産業株式会社 受光装置
JP4323037B2 (ja) 1999-12-02 2009-09-02 シャープ株式会社 薄膜半導体装置
US6960817B2 (en) 2000-04-21 2005-11-01 Canon Kabushiki Kaisha Solid-state imaging device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3899236B2 (ja) 2001-02-16 2007-03-28 シャープ株式会社 イメージセンサの製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368013A (ja) * 2001-06-13 2002-12-20 Hitachi Ltd Ｃｍｏｓ型薄膜トランジスタ及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
CN1316634C (zh) 2001-10-03 2007-05-16 株式会社东芝 X光平面检测器
JP2003122997A (ja) * 2001-10-16 2003-04-25 Keio Gijuku レシート広告システム
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4115128B2 (ja) 2001-12-26 2008-07-09 キヤノン株式会社 光電変換装置及び画像形成システム
JP2003197949A (ja) * 2001-12-26 2003-07-11 Sharp Corp 受光素子および回路内蔵型受光装置および光ディスク装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004318067A (ja) 2003-03-31 2004-11-11 Toshiba Matsushita Display Technology Co Ltd 画像表示装置およびその製造方法
US6847051B2 (en) * 2003-05-23 2005-01-25 Micron Technology, Inc. Elevated photodiode in an image sensor
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7115923B2 (en) 2003-08-22 2006-10-03 Micron Technology, Inc. Imaging with gate controlled charge storage
JP2005129840A (ja) * 2003-10-27 2005-05-19 Seiko Epson Corp 固体撮像装置および固体撮像装置の製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006012995A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7427776B2 (en) 2004-10-07 2008-09-23 Hewlett-Packard Development Company, L.P. Thin-film transistor and methods
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP2006135209A (ja) * 2004-11-09 2006-05-25 Sony Corp 基板の製造方法および半導体装置の製造方法
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
JP4725095B2 (ja) 2004-12-15 2011-07-13 ソニー株式会社 裏面入射型固体撮像装置及びその製造方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2006229047A (ja) * 2005-02-18 2006-08-31 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR100782463B1 (ko) 2005-04-13 2007-12-05 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 분리형 단위화소 및 그제조방법
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
FR2888989B1 (fr) 2005-07-21 2008-06-06 St Microelectronics Sa Capteur d'images
JP5063875B2 (ja) * 2005-07-27 2012-10-31 パナソニック株式会社 光半導体装置の製造方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007067331A (ja) * 2005-09-02 2007-03-15 Matsushita Electric Works Ltd 紫外線センサ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
KR100775058B1 (ko) * 2005-09-29 2007-11-08 삼성전자주식회사 픽셀 및 이를 이용한 이미지 센서, 그리고 상기 이미지센서를 포함하는 이미지 처리 시스템
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
KR100723137B1 (ko) * 2005-11-24 2007-05-30 삼성전기주식회사 포토다이오드 소자 및 이를 이용한 광센서용 포토다이오드어레이
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
CN101379615B (zh) * 2006-02-01 2013-06-12 皇家飞利浦电子股份有限公司 盖革式雪崩光电二极管
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250862A (ja) 2006-03-16 2007-09-27 Seiko Epson Corp 半導体装置、集積回路、及び電子機器
US7419844B2 (en) 2006-03-17 2008-09-02 Sharp Laboratories Of America, Inc. Real-time CMOS imager having stacked photodiodes fabricated on SOI wafer
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008010544A (ja) * 2006-06-28 2008-01-17 Renesas Technology Corp 固体撮像素子
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4649441B2 (ja) 2006-09-20 2011-03-09 富士フイルム株式会社 裏面照射型撮像素子及びこれを備えた撮像装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7916195B2 (en) 2006-10-13 2011-03-29 Sony Corporation Solid-state imaging device, imaging apparatus and camera
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008198791A (ja) 2007-02-13 2008-08-28 Nippon Hoso Kyokai <Nhk> 有機トランジスタ
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
CN101680081B (zh) 2007-03-20 2012-10-31 出光兴产株式会社 溅射靶、氧化物半导体膜及半导体器件
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
JP5403614B2 (ja) 2007-09-03 2014-01-29 国立大学法人富山大学 二重自己整合プロセスによる多重チャネル自己整合トランジスタ及びその製造方法
KR20090040158A (ko) 2007-10-19 2009-04-23 삼성전자주식회사 투명한 트랜지스터를 구비한 시모스 이미지 센서
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009158528A (ja) 2007-12-25 2009-07-16 Sharp Corp 半導体装置
JP2009206356A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 固体撮像装置およびその製造方法
JP5266884B2 (ja) * 2008-05-30 2013-08-21 ソニー株式会社 固体撮像装置、撮像装置、画素駆動方法
JP5530083B2 (ja) 2008-08-08 2014-06-25 ラピスセミコンダクタ株式会社 光センサ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101776955B1 (ko) 2009-02-10 2017-09-08 소니 주식회사 고체 촬상 장치와 그 제조 방법, 및 전자 기기
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
US8084795B2 (en) * 2009-05-22 2011-12-27 James Nan Hsi Pan Resonant cavity complementary optoelectronic transistors
JP2010278045A (ja) * 2009-05-26 2010-12-09 Panasonic Corp 光半導体装置
JP5564847B2 (ja) * 2009-07-23 2014-08-06 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
KR101810254B1 (ko) * 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
KR101767037B1 (ko) * 2010-03-02 2017-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
CN104979369B (zh) * 2010-03-08 2018-04-06 株式会社半导体能源研究所 半导体器件及其制造方法
JP5663925B2 (ja) * 2010-03-31 2015-02-04 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP5684491B2 (ja) * 2010-04-27 2015-03-11 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP5682174B2 (ja) * 2010-08-09 2015-03-11 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
JP2012084750A (ja) * 2010-10-13 2012-04-26 Panasonic Corp 固体撮像装置および固体撮像装置の製造方法
KR101736321B1 (ko) * 2010-12-22 2017-05-17 삼성디스플레이 주식회사 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 엑스레이 검출기
JP5708025B2 (ja) * 2011-02-24 2015-04-30 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP5606961B2 (ja) * 2011-02-25 2014-10-15 ルネサスエレクトロニクス株式会社 半導体装置
JP6299058B2 (ja) * 2011-03-02 2018-03-28 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP5810575B2 (ja) * 2011-03-25 2015-11-11 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP6024103B2 (ja) 2011-06-30 2016-11-09 ソニー株式会社 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器
KR101962261B1 (ko) * 2011-07-15 2019-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
JP5956866B2 (ja) * 2011-09-01 2016-07-27 キヤノン株式会社 固体撮像装置
JP6151530B2 (ja) 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
JP5962155B2 (ja) * 2012-04-04 2016-08-03 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2015136418A1 (en) 2014-03-13 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Imaging device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04373181A (ja) * 1991-06-21 1992-12-25 Nec Corp フォトカプラ
JP2002176190A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 光半導体集積回路装置及び光記憶再生装置
JP2003282848A (ja) * 2002-03-22 2003-10-03 Fujitsu Ltd 半導体装置
JP2006121108A (ja) * 2006-01-06 2006-05-11 Fujitsu Ltd 半導体受光装置
JP2011119711A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011204915A (ja) * 2010-03-25 2011-10-13 Sony Corp 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器
JP2011249677A (ja) * 2010-05-28 2011-12-08 Panasonic Corp 固体撮像素子

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