KR20150122589A - 촬상 장치 - Google Patents
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Abstract
본 발명은 촬상 품질이 높고 저렴하게 제작할 수 있는 촬상 장치를 제공한다.
제 1 트랜지스터와 제 2 트랜지스터를 포함하여 구성되는 제 1 회로와, 제 2 트랜지스터와 포토다이오드를 포함하여 구성되는 제 2 회로를 포함하고, 제 1 트랜지스터는 실리콘 기판의 제 1 면에 제공되고, 제 2 트랜지스터는 제 1 절연층을 개재하여 실리콘 기판의 제 1 면 위에 제공되고, 실리콘 기판은 제 2 절연층을 포함하고, 제 2 절연층은 포토다이오드의 측면을 둘러싸도록 제공되고, 제 1 트랜지스터는 실리콘 기판에 활성 영역을 갖는 p-ch형 트랜지스터이고, 제 2 트랜지스터는 산화물 반도체층을 활성층으로 하는 n-ch형 트랜지스터이고, 포토다이오드의 수광면은 실리콘 기판의 제 1 면과 반대 측의 면으로 한다.
제 1 트랜지스터와 제 2 트랜지스터를 포함하여 구성되는 제 1 회로와, 제 2 트랜지스터와 포토다이오드를 포함하여 구성되는 제 2 회로를 포함하고, 제 1 트랜지스터는 실리콘 기판의 제 1 면에 제공되고, 제 2 트랜지스터는 제 1 절연층을 개재하여 실리콘 기판의 제 1 면 위에 제공되고, 실리콘 기판은 제 2 절연층을 포함하고, 제 2 절연층은 포토다이오드의 측면을 둘러싸도록 제공되고, 제 1 트랜지스터는 실리콘 기판에 활성 영역을 갖는 p-ch형 트랜지스터이고, 제 2 트랜지스터는 산화물 반도체층을 활성층으로 하는 n-ch형 트랜지스터이고, 포토다이오드의 수광면은 실리콘 기판의 제 1 면과 반대 측의 면으로 한다.
Description
본 발명의 일 형태는 산화물 반도체를 사용한 촬상 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 그러므로 본 명세서에서 개시(開示)하는, 본 발명의 일 형태에 따른 기술 분야의 더 구체적인 예로서는, 반도체 장치, 표시 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 들 수 있다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터나 반도체 회로는 반도체 장치의 일 형태다. 또한, 기억 장치, 표시 장치, 촬상 장치, 및 전자 기기는 반도체 장치를 갖는다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 기재함)와 같은 전자 기기에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 기타 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 산화물 반도체로서 산화 아연, 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 특허문헌 3에서는, 산화물 반도체를 갖고 오프 전류가 매우 낮은 트랜지스터를 적어도 화소 회로의 일부에 사용하고, CMOS(Complementary Metal Oxide Semiconductor) 회로를 제작할 수 있는 실리콘 반도체를 갖는 트랜지스터를 주변 회로에 사용함으로써 고속이고 저소비전력의 촬상 장치를 제작할 수 있는 것이 개시되어 있다.
촬상 장치는 다양한 환경하에서의 사용이 상정되기 때문에 저조도 환경이나 동체를 피사체로 한 경우에도 촬상 품질이 높은 것 등이 요구된다. 또한, 이들 요구를 만족시키면서 더 저렴하게 제작할 수 있는 촬상 장치가 요구되고 있다.
따라서 본 발명의 일 형태는 저조도 환경에서 촬상할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 다이내믹 레인지가 넓은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 해상도가 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 집적도가 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고속 동작하기 적합한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저소비전력의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 개구율이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저렴한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다.
또한, 상술한 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 상술한 과제 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고 명세서, 도면, 청구항 등의 기재로부터 상술한 과제 외의 과제를 추출할 수 있다.
본 발명의 일 형태는, 산화물 반도체를 사용하여 형성된 트랜지스터를 갖는 화소 회로와, 실리콘을 사용하여 형성된 광전 변환 소자와, 산화물 반도체를 사용하여 형성된 트랜지스터 및 실리콘을 사용하여 형성된 트랜지스터를 갖는 주변 회로를 포함하는 촬상 장치에 관한 것이다.
본 발명의 일 형태는, 제 1 회로와, 제 2 회로를 포함하는 촬상 장치이고, 제 1 회로는 제 1 트랜지스터와, 제 2 트랜지스터를 포함하고, 제 2 회로는 제 3 트랜지스터와, 포토다이오드를 포함하고, 제 1 트랜지스터는 실리콘 기판의 제 1 면에 제공되고, 포토다이오드는 실리콘 기판에 제공되고, 제 2 트랜지스터는 제 1 트랜지스터 위에 제공되고, 실리콘 기판은 제 1 절연층을 포함하고, 제 1 절연층은 포토다이오드의 측면을 둘러싸도록 제공되고, 제 1 트랜지스터는 p-ch형 트랜지스터이고, 제 1 트랜지스터는 실리콘 기판에 활성 영역을 갖고, 제 2 트랜지스터 및 제 3 트랜지스터는 n-ch형 트랜지스터이고, 제 2 트랜지스터 및 제 3 트랜지스터의 활성층은 산화물 반도체를 포함하고, 포토다이오드의 수광면은 실리콘 기판의 제 1 면과 반대 측의 면에 제공되는 것을 특징으로 한다.
제 1 트랜지스터 및 제 2 트랜지스터는 CMOS 회로를 구성할 수 있다.
상기 제 2 회로는 더구나 제 4 트랜지스터~제 6 트랜지스터를 포함하고, 제 4 트랜지스터~제 6 트랜지스터는 n-ch형 트랜지스터이고, 제 4 트랜지스터~제 6 트랜지스터의 활성층은 산화물 반도체를 포함하고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 포토다이오드의 애노드(anode) 또는 캐소드(cathode)에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 트랜지스터의 게이트와 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되어도 좋다.
산화물 반도체층은 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 갖는 것이 바람직하다.
또한, 실리콘 기판의 제 1 면에서의 결정의 면 방위는 (110)면인 것이 바람직하다.
본 발명의 일 형태에 따라 저조도 환경에서 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 다이내믹 레인지가 넓은 촬상 장치를 제공할 수 있다. 또는, 해상도가 높은 촬상 장치를 제공할 수 있다. 또는, 집적도가 높은 촬상 장치를 제공할 수 있다. 또는, 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공할 수 있다. 또는, 고속 동작하기 적합한 촬상 장치를 제공할 수 있다. 또는, 저소비전력의 촬상 장치를 제공할 수 있다. 또는, 개구율이 높은 촬상 장치를 제공할 수 있다. 또는, 저렴한 촬상 장치를 제공할 수 있다. 또는, 신뢰성이 높은 촬상 장치를 제공할 수 있다.
또한, 상술한 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 상술한 효과 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고 명세서, 도면, 청구항 등의 기재로부터 상술한 효과 외의 효과를 추출할 수 있다.
도 1은 촬상 장치를 설명하기 위한 단면도 및 회로도.
도 2는 촬상 장치를 설명하기 위한 단면도.
도 3은 촬상 장치의 구성을 설명하기 위한 도면.
도 4는 촬상 장치의 구동 회로를 설명하기 위한 도면.
도 5는 화소 회로의 구성을 설명하기 위한 도면.
도 6은 화소 회로의 동작을 설명하기 위한 타이밍 차트.
도 7은 화소 회로의 구성을 설명하기 위한 도면.
도 8은 화소 회로의 구성을 설명하기 위한 도면.
도 9는 화소 회로의 구성을 설명하기 위한 도면.
도 10은 적분 회로를 설명하기 위한 도면.
도 11은 화소 회로의 구성을 설명하기 위한 도면.
도 12는 화소 회로의 구성을 설명하기 위한 도면.
도 13은 화소 회로의 구성을 설명하기 위한 도면.
도 14는 화소 회로의 구성을 설명하기 위한 도면.
도 15는 화소 회로의 구성을 설명하기 위한 도면.
도 16은 글로벌 셔터 방식 및 롤링 셔터 방식의 동작을 설명하기 위한 타이밍 차트.
도 17은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 18은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 19는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 20은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 21은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 22는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 23은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 24는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 25는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 26은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 27은 반도체층을 설명하기 위한 상면도 및 단면도.
도 28은 반도체층을 설명하기 위한 상면도 및 단면도.
도 29는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 30은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 31은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 32는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 33은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 34는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 35는 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 36은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 37은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 38은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 39는 트랜지스터를 설명하기 위한 상면도.
도 40은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 41은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 42는 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 43은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 44는 트랜지스터의 단면도 및 밴드 구조를 설명하기 위한 도면.
도 45는 계산 모델을 설명하기 위한 도면.
도 46은 초기 상태와 최종 상태를 설명하기 위한 도면.
도 47은 활성화 장벽을 설명하기 위한 도면.
도 48은 초기 상태와 최종 상태를 설명하기 위한 도면.
도 49는 활성화 장벽을 설명하기 위한 도면.
도 50은 VoH의 천이 레벨을 설명하기 위한 도면.
도 51은 전자 기기를 설명하기 위한 도면.
도 52는 트랜지스터를 설명하기 위한 단면도.
도 53은 트랜지스터를 설명하기 위한 단면도.
도 54는 트랜지스터를 설명하기 위한 단면도.
도 55는 촬상 장치의 화상 처리 엔진을 설명하기 위한 도면.
도 56은 촬상 장치를 설명하기 위한 단면도.
도 57은 촬상 장치를 설명하기 위한 단면도.
도 58은 촬상 장치를 설명하기 위한 단면도.
도 59는 포토다이오드부를 설명하기 위한 상면도.
도 60은 포토다이오드부를 설명하기 위한 상면도.
도 61은 촬상 장치를 설명하기 위한 단면도.
도 62는 촬상 장치를 설명하기 위한 상면도.
도 2는 촬상 장치를 설명하기 위한 단면도.
도 3은 촬상 장치의 구성을 설명하기 위한 도면.
도 4는 촬상 장치의 구동 회로를 설명하기 위한 도면.
도 5는 화소 회로의 구성을 설명하기 위한 도면.
도 6은 화소 회로의 동작을 설명하기 위한 타이밍 차트.
도 7은 화소 회로의 구성을 설명하기 위한 도면.
도 8은 화소 회로의 구성을 설명하기 위한 도면.
도 9는 화소 회로의 구성을 설명하기 위한 도면.
도 10은 적분 회로를 설명하기 위한 도면.
도 11은 화소 회로의 구성을 설명하기 위한 도면.
도 12는 화소 회로의 구성을 설명하기 위한 도면.
도 13은 화소 회로의 구성을 설명하기 위한 도면.
도 14는 화소 회로의 구성을 설명하기 위한 도면.
도 15는 화소 회로의 구성을 설명하기 위한 도면.
도 16은 글로벌 셔터 방식 및 롤링 셔터 방식의 동작을 설명하기 위한 타이밍 차트.
도 17은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 18은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 19는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 20은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 21은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 22는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 23은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 24는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 25는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 26은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 27은 반도체층을 설명하기 위한 상면도 및 단면도.
도 28은 반도체층을 설명하기 위한 상면도 및 단면도.
도 29는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 30은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 31은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 32는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 33은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 34는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 35는 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 36은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 37은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 38은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 39는 트랜지스터를 설명하기 위한 상면도.
도 40은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 41은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 42는 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 43은 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 44는 트랜지스터의 단면도 및 밴드 구조를 설명하기 위한 도면.
도 45는 계산 모델을 설명하기 위한 도면.
도 46은 초기 상태와 최종 상태를 설명하기 위한 도면.
도 47은 활성화 장벽을 설명하기 위한 도면.
도 48은 초기 상태와 최종 상태를 설명하기 위한 도면.
도 49는 활성화 장벽을 설명하기 위한 도면.
도 50은 VoH의 천이 레벨을 설명하기 위한 도면.
도 51은 전자 기기를 설명하기 위한 도면.
도 52는 트랜지스터를 설명하기 위한 단면도.
도 53은 트랜지스터를 설명하기 위한 단면도.
도 54는 트랜지스터를 설명하기 위한 단면도.
도 55는 촬상 장치의 화상 처리 엔진을 설명하기 위한 도면.
도 56은 촬상 장치를 설명하기 위한 단면도.
도 57은 촬상 장치를 설명하기 위한 단면도.
도 58은 촬상 장치를 설명하기 위한 단면도.
도 59는 포토다이오드부를 설명하기 위한 상면도.
도 60은 포토다이오드부를 설명하기 위한 상면도.
도 61은 촬상 장치를 설명하기 위한 단면도.
도 62는 촬상 장치를 설명하기 위한 상면도.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하에 기재된 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에서 설명하는 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면들 사이에서 공통적으로 사용하며, 그 반복 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 상이한 도면들 사이에서 적절히 생략 또는 변경하는 경우도 있다.
또한, 본 명세서 등에서, "X와 Y가 접속된다"라고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다. 여기서, X, Y는, 대상물(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다. 따라서, 소정의 접속 관계, 예컨대 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도 포함하는 것으로 한다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예컨대 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 스위치는 온 상태와 오프 상태가 제어된다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예컨대 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 일례로서, X와 Y 사이에 다른 회로가 끼워져 있어도, X로부터 출력된 신호가 Y에 전달되는 경우에는 X와 Y는 기능적으로 접속되는 것으로 한다.
또한, "X와 Y가 접속된다"라고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다. 즉, "전기적으로 접속된다"라고 명시적으로 기재되는 경우에는, 단순히, "접속된다"라고만 명시적으로 기재되는 경우와 같은 것으로 한다.
또한, 회로도상에서는 독립적인 구성 요소끼리가 전기적으로 접속되는 바와 같이 도시된 경우라도, 하나의 구성 요소가, 복수의 구성 요소의 기능을 함께 가지는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽 구성 요소의 기능을 함께 갖는다. 따라서, 본 명세서에서의 "전기적으로 접속"이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한, 예컨대 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 아래와 같이 표현할 수 있다.
예를 들어, "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속된다"고 나타낼 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 차례로 전기적으로 접속된다"고 나타낼 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"고 나타낼 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 다만, 상술한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 가리킨다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 촬상 장치에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 형태에 따른 촬상 장치의 구성을 도시한 단면도다. 도 1의 (A)에 도시된 촬상 장치는, 실리콘 기판(40)에 활성 영역을 갖는 트랜지스터(51), 산화물 반도체층을 활성층으로 하는 트랜지스터(52) 및 트랜지스터(53), 및 실리콘 기판(40)에 제공된 포토다이오드(60)를 포함한다. 각 트랜지스터 및 포토다이오드(60)는 절연층에 매립된 도전체(70) 및 각 배선층과 전기적으로 접속된다. 또한, 포토다이오드(60)의 애노드(61)는 저저항 영역(63)을 통하여 도전체(70)와 전기적으로 접속된다.
또한, 저저항 영역(63)은 실리콘 기판(40)에 불순물을 첨가한 p형 영역으로 형성할 수 있지만, 도 58의 (A)에 도시된 바와 같이, 금속을 이 대신에 사용하여도 좋다. 또한, 도 58의 (B)에 도시된 바와 같이, p형 영역을 관통하도록 금속을 제공하는 구성으로 하여도 좋다.
또한, 상기 요소에서의 전기적인 접속의 형태는 일례다. 또한, 동일 면 위에 제공되거나 또는 동일 공정에서 제공되는 배선 및 전극 등은 동일한 부호를 사용하여 대표적인 개소만 부호를 붙였다. 또한, 절연층에 매립된 도전체(70)에 대해서는 전체를 통하여 동일한 부호를 사용하기로 한다. 또한, 도면에서는 각 배선, 각 전극, 및 도전체(70)를 개별의 요소로서 도시하였지만 이들이 전기적으로 접속되는 것에 대해서는 동일한 요소로서 제공될 수도 있다.
또한, 상기 촬상 장치는, 실리콘 기판(40)에 제공된 트랜지스터(51), 포토다이오드(60), 및 광제어층(64)을 포함하는 제 1 층(1100)과, 배선층(71), 절연층(81), 및 절연층(82)을 포함하는 제 2 층(1200)과, 트랜지스터(52), 트랜지스터(53), 및 절연층(83)을 포함하는 제 3 층(1300)과, 배선층(72), 배선층(73), 절연층(84), 및 절연층(85)을 포함하는 제 4 층(1400)을 구비한다. 제 1 층(1100), 제 2 층(1200), 제 3 층(1300), 및 제 4 층(1400)은 이 차례로 적층된다.
또한, 상술한 각 배선 등의 일부가 제공되지 않는 경우나, 상술한 것 외의 배선 등이나 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 상술한 층 외의 층이 상기 적층 구조에 포함되는 경우도 있다. 또한, 상술한 층 중 일부의 층이 포함되지 않는 경우도 있다. 또한, 절연층(81)~절연층(85)은 층간 절연막으로서의 기능을 갖는다.
또한, 제 1 층(1100)에 포함되는 포토다이오드(60)의 측면은 광제어층(64)에 의하여 둘러싸인다. 광제어층(64)은 인접된 포토다이오드와의 사이에 소자 분리층으로서도 작용한다. 포토다이오드(60)의 수광면으로부터 측면을 향하여 입사한 광은 광제어층(64)에 의하여 반사 또는 감쇠시킬 수 있다. 따라서 인접된 화소의 포토다이오드(60)에 상기 광이 침입되는 것을 방지할 수 있어 노이즈가 적은 화상을 얻을 수 있다.
광제어층(64)으로서는 실리콘보다 굴절률이 낮은 재료를 사용하는 것이 바람직하다. 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 절연체를 사용할 수 있다. 또한, 아크릴 수지나 폴리이미드 등의 유기 재료를 사용하여도 좋다. 실리콘보다 굴절률이 낮은 재료를 사용함으로써 포토다이오드(60)의 측면에 입사한 광이 전반사하기 쉽게 된다. 또한, 상기 재료 대신에 공기, 질소, 산소, 아르곤, 헬륨 등의 기체를 사용하여도 좋고, 이 경우, 대기압보다 낮은 압력으로 하여도 좋다.
광제어층(64)으로서는 광을 흡수하기 쉬운 재료를 사용하여도 좋다. 예를 들어, 카본 블랙 등의 카본계 흑색 안료, 타이타늄 블랙 등의 타이타늄계 흑색 안료, 철의 산화물, 구리 및 크로뮴의 복합 산화물, 구리, 크로뮴, 및 아연의 복합 산화물 등의 재료가 첨가된 수지 등을 사용할 수 있다.
또한, 도 58의 (C)에 도시된 바와 같이, 포토다이오드(60)의 측면의 일부에는 광제어층(64)을 제공하지 않아도 된다. 여기서는 저저항 영역(63)에 텅스텐, 탄탈럼, 타이타늄, 알루미늄 등의 금속을 사용함으로써 입사한 광을 반사시켜 광제어층으로서 기능시킬 수 있다. 또한, 몰리브데넘이나 크로뮴 등의 반사율이 낮은 금속을 사용하여도 좋다.
또한, 도 58의 (D)에 도시된 바와 같이, 광제어층(64)을 관통하도록 금속을 제공하여도 좋다. 또한, 광제어층(64) 중의 금속의 일부는 포토다이오드(60)의 애노드(61)와 전기적으로 접속할 수 있다.
또한, 도 1의 (A)에 나타낸 일점쇄선 A1-A2 부분(포토다이오드부)의 깊이 방향의 상면도는 예컨대 도 59에 도시된 형태로 할 수 있다.
도 59의 (A)에서는, 포토다이오드(60)의 수광부(60p)의 상면 형상이 대략 사각형이고, 그 주위에 광제어층(64)이 제공된다.
도 59의 (B)에서는, 수광부(60p)의 상면 형상이 대략 사각형이고, 그 주위에 광제어층(64)이 단편적으로 제공된다. 또한 도 59의 (A) 및 (B)의 수광부(60p)는 대략 정사각형으로 도시하였지만, 대략 직사각형, 대략 사다리꼴 등이라도 좋다.
도 59의 (C)는, 도 58의 (C)에 도시된 구성에서의 포토다이오드부의 상면도의 일례다.
도 59의 (D)에서는, 수광부(60p)의 상면 형상이 대략 육각형이고, 그 주위에 광제어층(64)이 제공된다.
도 59의 (E)에서는, 수광부(60p)의 상면 형상이 대략 삼각형이고, 그 주위에 광제어층(64)이 제공된다.
도 59의 (F)에서는, 수광부(60p)의 상면 형상이 대략 원형이고, 그 주위에 광제어층(64)이 제공된다.
또한, 도 59의 (C)~(F)에 도시된 구성에서도 광제어층(64)이 단편적으로 제공되는 구성으로 하여도 좋다. 또한, 수광부(60p)는 상기 외의 다각형이나 타원형이라도 좋다.
또한, 저저항 영역(63)은 도 58의 (B)에 도시된 바와 같이, 금속을 갖는 구성으로 할 수 있다. 또한, 광제어층(64)은 도 58의 (D)에 도시된 바와 같이 금속을 갖는 구성으로 할 수 있다.
상술한 바와 같이, 포토다이오드의 측면을 광제어층(64) 등으로 덮는 구성이기 때문에 다양한 각도로부터 포토다이오드(60)의 측면을 향하여 입사하는 광을 포토다이오드(60) 내에 반사하거나 또는 감쇠시킬 수 있다.
또한, 저저항 영역(63)은 복수의 포토다이오드(복수의 화소)로 공유할 수 있다. 저저항 영역(63)을 공유함으로써 배선 등을 적게 할 수 있다. 예를 들어, 도 59의 (A)에 도시된 바와 같이 수광부(60p)의 상면 형상이 대략 사각형인 경우에는 도 60의 (A)에 도시된 바와 같이, 4개의 포토다이오드로 저저항 영역(63)을 공유할 수 있다.
또한, 도 59의 (D)에 도시된 바와 같이 수광부(60p)의 상면 형상이 대략 육각형인 경우에는 도 60의 (B)에 도시된 바와 같이, 3개의 포토다이오드로 저저항 영역(63)을 공유할 수 있다.
또한, 도 59의 (E)에 도시된 바와 같이 수광부(60p)의 상면 형상이 대략 삼각형인 경우에는 도 60의 (C)에 도시된 바와 같이, 6개의 포토다이오드로 저저항 영역(63)을 공유할 수 있다.
또한, 실리콘 기판(40)은 벌크의 실리콘 기판에 한정되지 않고 SOI 기판이라도 좋다. 또한, 실리콘 기판(40) 대신에 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체를 재료로 하는 기판을 사용할 수도 있다.
상기 적층 구조에서 트랜지스터(51) 및 포토다이오드(60)를 포함하는 제 1 층(1100)과, 트랜지스터(52) 및 트랜지스터(53)를 포함하는 제 3 층(1300) 사이에는 절연층(80)이 제공된다.
트랜지스터(51)의 활성 영역 근방에 제공되는 절연층 중의 수소는 실리콘의 댕글링 본드를 종단한다. 따라서 상기 수소는 트랜지스터(51)의 신뢰성을 향상시키는 효과를 갖는다. 한편, 트랜지스터(52) 및 트랜지스터(53) 등의 활성층인 산화물 반도체층 근방에 제공되는 절연층 중의 수소는, 산화물 반도체 중에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로 상기 수소는 트랜지스터(52) 및 트랜지스터(53) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서 실리콘계 반도체 재료를 사용한 트랜지스터를 갖는 한쪽의 층과, 산화물 반도체를 사용한 트랜지스터를 갖는 다른 쪽의 층을 적층시키는 경우, 이들 사이에, 수소가 확산되는 것을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여 한쪽의 층에 수소를 가둠으로써 트랜지스터(51)의 신뢰성을 향상시킬 수 있다. 또한, 한쪽의 층으로부터 다른 쪽의 층으로 수소가 확산되는 것을 억제함으로써 트랜지스터(52) 및 트랜지스터(53) 등의 신뢰성도 동시에 향상시킬 수 있다.
절연층(80)으로서는 예컨대 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
상기 트랜지스터(52) 및 포토다이오드(60)는 회로(91)를 형성하고, 트랜지스터(51) 및 트랜지스터(53)는 회로(92)를 형성한다. 회로(91)는 화소 회로로서 기능시킬 수 있고, 회로(92)는 회로(91)를 구동시키기 위한 구동 회로로서 기능시킬 수 있다.
회로(91)는 예컨대 도 1의 (B)에 도시된 회로도와 같은 구성으로 할 수 있다. 트랜지스터(52)의 소스 및 드레인 중 한쪽과 포토다이오드(60)의 캐소드(62)가 전기적으로 접속되고, 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(54)(도 1의 (A)에서는 미도시)의 게이트, 및 트랜지스터(55)(도 1의 (A)에서는 미도시)의 소스 및 드레인 중 한쪽은 전하 축적부(FD)와 전기적으로 접속된다.
또한, 전하 축적부는 구체적으로는 트랜지스터(52) 및 트랜지스터(53)의 소스 또는 드레인의 공핍층 용량, 트랜지스터(54)의 게이트 용량, 및 배선 용량 등으로 구성된다.
여기서 트랜지스터(52)는 포토다이오드(60)의 출력에 따라 전하 축적부(FD)의 전위를 제어하기 위한 전송 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(54)는 전하 축적부(FD)의 전위에 따른 신호를 출력하는 증폭 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(55)는 전하 축적부(FD)의 전위를 초기화하는 리셋 트랜지스터로서의 기능을 가질 수 있다.
회로(92)는 예컨대 도 1의 (C)에 도시된 회로도와 같은 CMOS 인버터를 포함하는 구성으로 할 수 있다. 트랜지스터(51) 및 트랜지스터(53)의 게이트는 전기적으로 접속된다. 또한, 트랜지스터(51)의 소스 및 드레인 중 한쪽은 트랜지스터(53)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 양쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 각각 다른 배선에 전기적으로 접속된다. 즉 실리콘 기판에 활성 영역을 갖는 트랜지스터(51)와 산화물 반도체층을 활성층으로 하는 트랜지스터(53)로 CMOS 회로를 형성한다.
상기 촬상 장치에서 실리콘 기판(40)에 활성 영역을 갖는 트랜지스터(51)는 p-ch형 트랜지스터로 하고, 산화물 반도체층을 활성층으로 하는 트랜지스터(52)~트랜지스터(55)는 n-ch형 트랜지스터로 한다.
회로(91)에 포함되는 모든 트랜지스터를 제 3 층(1300)에 형성함으로써 그 전기적인 접속 형태를 쉽게 할 수 있어 회로(91)의 제작 공정을 간략화할 수 있다.
또한, 산화물 반도체를 갖는 트랜지스터는 매우 낮은 오프 전류 특성을 갖기 때문에 촬상의 다이내믹 레인지를 확대할 수 있다. 도 1의 (B)에 도시된 회로 구성에서는 포토다이오드(60)에 입사되는 광의 강도가 높은 경우에 전하 축적부(FD)의 전위가 작게 된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 낮기 때문에 게이트 전위가 매우 낮은 경우에도 상기 게이트 전위에 따른 전류를 정확히 출력할 수 있다. 따라서 검출할 수 있는 조도의 레인지, 즉 다이내믹 레인지를 넓힐 수 있다.
또한, 트랜지스터(52) 및 트랜지스터(55)가 갖는 낮은 오프 전류 특성에 의하여, 전하 축적부(FD)에서 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 그러므로 회로 구성이나 동작 방법을 복잡하게 하지 않고 모든 화소에서 전하의 축적 동작을 동시에 수행하는 글로벌 셔터 방식을 적용할 수 있다. 따라서 피사체가 동체라도 왜곡이 적은 화상을 쉽게 얻을 수 있다. 또한, 글로벌 셔터 방식에 의하여 노광 시간(전하의 축적 동작을 수행하는 기간)을 길게 할 수도 있기 때문에 저조도 환경에서의 촬상에도 적합하다.
또한 산화물 반도체를 사용한 트랜지스터는 실리콘을 사용한 트랜지스터보다 전기 특성 변동의 온도 의존성이 작기 때문에 매우 넓은 온도 범위에서 사용할 수 있다. 따라서 산화물 반도체를 사용한 트랜지스터가 포함되는 촬상 장치 및 반도체 장치는 자동차, 항공기, 우주기 등에도 탑재하기 적합하다.
또한, 전하 축적부(FD)의 전위를 제어하기 위한 트랜지스터(52) 및 트랜지스터(55) 등은 노이즈가 적은 트랜지스터가 바람직하다. 나중에 기재되는 2층 또는 3층의 산화물 반도체층을 포함하는 트랜지스터는 채널이 매립된 구조를 가지며 노이즈에 매우 강한 특성을 갖는다. 따라서 상기 트랜지스터를 사용함으로써 노이즈가 적은 화상을 얻을 수 있다.
또한, 회로(91)에서 제 1 층(1100)에 제공되는 포토다이오드(60)와, 제 3 층(1300)에 제공되는 트랜지스터가 중첩되도록 형성할 수 있기 때문에 화소의 집적도를 높일 수 있다. 즉 촬상 장치의 해상도를 높일 수 있다. 또한, 회로(91)에서 실리콘 기판에는 트랜지스터가 형성되지 않기 때문에 포토다이오드의 면적을 넓힐 수 있다. 따라서 저조도 환경에서도 노이즈가 적은 화상을 얻을 수 있다.
또한, 회로(92)에서는, 활성 영역을 갖는 n-ch형 트랜지스터를 실리콘 기판(40)에 형성하는 공정이 불필요하게 되기 때문에 p웰 및 n형 불순물 영역 등을 형성하는 공정을 생략할 수 있고 공정을 대폭으로 삭감할 수 있다. 또한, CMOS 회로의 n-ch형 트랜지스터는 상술한 회로(91)에 포함되는 트랜지스터와 동시에 제작할 수 있다.
도 1에 도시된 촬상 장치는 실리콘 기판(40)에서 트랜지스터(51)가 형성된 면과 반대 측의 면에 포토다이오드(60)의 수광면을 갖는다. 따라서 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있어 개구율이 높은 화소를 형성할 수 있다. 또한, 포토다이오드(60)의 수광면을 트랜지스터(51)가 형성된 면과 같은 측으로 할 수도 있다.
또한, 본 실시형태에서의 촬상 장치가 갖는 트랜지스터 및 포토다이오드의 구성은 일례다. 따라서 예컨대 활성 영역 또는 활성층에 실리콘 등이 포함되는 트랜지스터로 회로(91)를 구성할 수도 있다. 또한, 활성층에 산화물 반도체층이 포함되는 트랜지스터로 회로(92)를 구성할 수도 있다. 또한, 비정질 실리콘층을 광전 변환층으로 하여 포토다이오드(60)를 구성할 수도 있다. 또한, 실리콘 기판(40)에 활성 영역을 갖는 트랜지스터(51)를 n-ch형 트랜지스터로 할 수도 있다.
도 2의 (A)는 도 1의 (A)에 도시된 촬상 장치에 컬러 필터 등을 부가한 형태의 일례를 도시한 단면도다. 상기 단면도에서는 3화소분의 회로(91)를 갖는 영역(영역(91a), 영역(91b), 및 영역(91c)), 및 회로(92)의 일부를 갖는 영역(92a)을 도시하였다. 제 1 층(1100)에 형성되는 포토다이오드(60) 위에는 절연층(1500)이 형성된다. 절연층(1500)은 가시광에 대한 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다. 또한, 도 56의 (A)에 도시된 바와 같이, 절연층(1500)을 제공하지 않는 구성으로 할 수도 있다.
절연층(1500) 위에는 차광층(1510)이 형성된다. 차광층(1510)은 상부의 컬러 필터를 통한 광의 혼색을 방지하는 작용을 갖는다. 또한, 영역(92a) 위에서의 차광층(1510)은 실리콘 기판(40)에 활성 영역을 갖는 트랜지스터의 광 조사에 의한 특성 변동을 방지하는 작용도 갖는다. 차광층(1510)에는 알루미늄, 텅스텐 등의 금속층이나 상기 금속층과 반사 방지막으로서의 기능을 갖는 유전체막을 적층하는 구성으로 할 수 있다. 또한, 도 56의 (B)에 도시된 바와 같이, 차광층(1510)을 제공하지 않는 구성으로 할 수도 있다.
절연층(1500) 및 차광층(1510) 위에는 평탄화막으로서 유기 수지층(1520)이 형성되고 영역(91a) 위에 컬러 필터(1530a), 영역(91b) 위에 컬러 필터(1530b), 그리고 영역(91c) 위에 컬러 필터(1530c)가 형성된다. 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)에 각각 R(적색), G(녹색), B(청색) 등의 색을 분배함으로써 컬러 화상을 얻을 수 있다. 또한, 도 56의 (C)에 도시된 바와 같이, 유기 수지층(1520)을 제공하지 않는 구성으로 할 수도 있다. 또한, 도 56의 (D)에 도시된 바와 같이, 절연층(1500), 차광층(1510), 및 유기 수지층(1520)을 제공하지 않는 구성으로 할 수도 있다. 또한, 도시하지 않았지만 절연층(1500), 차광층(1510), 및 유기 수지층(1520) 중 어느 2개를 제공하지 않는 구성으로 할 수도 있다.
컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 위에는 마이크로 렌즈 어레이(1540)가 제공된다. 따라서 마이크로 렌즈 어레이(1540)가 갖는 각 렌즈를 통한 광이 바로 아래에 있는 컬러 필터를 통하여 포토다이오드에 조사된다.
또한, 도 57의 (A)에 도시된 바와 같이, 각각 컬러 필터 사이에 차광층(1510)을 제공하여도 좋다.
또한, 도 57의 (B)에 도시된 바와 같이, 마이크로 렌즈 어레이(1540)의 각 렌즈들 사이의 경계를 덮도록 차광층(1510)을 제공하여도 좋다.
또한, 도 57의 (C)에 도시된 바와 같이, 차광층(1510)을 제공하지 않고 광제어층(64)이 각각 컬러 필터 사이까지 연장되는 구성으로 하여도 좋다.
또한, 도 57의 (D)에 도시된 바와 같이, 차광층(1510)을 제공하지 않고 광제어층(64)이 마이크로 렌즈 어레이(1540)의 각 렌즈들 사이까지 연장되는 구성으로 하여도 좋다.
또한, 광제어층(64)은 도 61의 (A)에 도시된 바와 같이, 포토다이오드(60)의 깊이 방향 전체가 아니고 수광면에 가까운 측의 일부에서 포토다이오드(60)의 측면을 덮도록 형성되어도 좋다. 또한, 도 61의 (B)에 도시된 바와 같이, 수광면으로부터 먼 측의 일부에서 포토다이오드(60)의 측면을 덮도록 형성되어도 좋다. 또한, 영역(66)은 실리콘 기판(40)의 일부이고 포토다이오드(60)의 구성의 일부가 되어도 좋다.
또한, 도 62의 (A)에 포토다이오드(60) 및 광제어층(64)의 상면도를 도시하였다. 도 62의 (B)에 차광층(1510)의 상면도를 도시하였다. 도 62의 (C)에 컬러 필터(1530)의 상면도를 도시하였다. 도 62의 (D)는 도 62의 (A), (B), (C), 및 회로(91)에 포함되는 트랜지스터(50)를 겹쳐 도시한 것이다. 회로(91)에 포함되는 트랜지스터(50)는 포토다이오드(60)와 겹쳐 형성할 수 있기 때문에 포토다이오드(60)의 개구율을 높일 수 있다.
제 4 층(1400)에는 지지 기판(1600)이 접촉하여 제공된다. 지지 기판(1600)으로서는 실리콘 기판 등의 반도체 기판, 유리 기판, 금속 기판, 세라믹 기판 등의 경질 기판을 사용할 수 있다. 또한, 제 4 층(1400)과 지지 기판(1600) 사이에는 접착층이 되는 무기 절연층이나 유기 수지층이 형성되어도 좋다.
또한, 회로(91) 및 회로(92)와, 외부의 전원 회로나 제어 회로 등과는 제 4 층(1400)에서의 배선층(72) 또는 배선층(73)을 사용하여 접속시키면 좋다.
상기 촬상 장치의 구성에서 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 대신에 광학 변환층(1550)(도 2의 (B) 참조)을 사용함으로써 다양한 파장 영역에서의 화상이 얻어지는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(1550)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(1550)에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(1550)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면 자외선 촬상 장치로 할 수 있다.
또한, 적외선 촬상 장치로 하는 경우에는 포토다이오드(60)의 광전 변환층의 밴드 갭이 좁게 되도록 저마늄을 첨가하여 적외선에 대한 감도를 향상시켜도 좋다. 또한, 자외선 촬상 장치로 하는 경우에는 밴드 갭이 넓은 산화물 반도체층 등을 광전 변환층에 사용하여 자외선에 대한 감도를 향상시켜도 좋다.
또한, 광학 변환층(1550)에 신틸레이터를 사용하면 X선 촬상 장치 등에 사용하는, 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사되면 포토루미네선스라고 불리는 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고 상기 광을 포토다이오드(60)로 검지함으로써 화상 데이터를 취득한다. 또한, 방사선 검출기 등에 상기 구성을 갖는 촬상 장치를 사용하여도 좋다.
신틸레이터는, X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질이나, 또는 상기 물질을 포함하는 재료로 이루어진다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등의 재료나 이들을 수지나 세라믹스에 분산시킨 것이 알려져 있다.
도 3은 촬상 장치의 구성을 도시한 개념도다. 회로(91)를 갖는 화소 매트릭스(1700)의 측부에 회로(1730) 및 회로(1740)가 배치된다. 회로(1730)는 예컨대 리셋 트랜지스터의 구동 회로로서 작용시킬 수 있다. 이 경우, 회로(1730)와 도 1의 (B)에 도시된 트랜지스터(55)가 전기적으로 접속된다. 회로(1740)는 예컨대 전송 트랜지스터의 구동 회로로서 작용시킬 수 있다. 이 경우, 회로(1740)와 도 1의 (B)에 도시된 트랜지스터(52)가 전기적으로 접속된다. 또한, 도 3에서는 회로(1730) 및 회로(1740)를 따로따로 배치하는 구성을 도시하였지만 한 영역에 회로(1730) 및 회로(1740)가 함께 배치되는 구성으로 하여도 좋다.
또한, 화소 매트릭스(1700)에는 회로(1750)가 접속된다. 회로(1750)는 예컨대 트랜지스터(54)와 전기적으로 접속되는 수직 출력선을 선택하는 구동 회로로서 기능시킬 수 있다.
또한, 화소 매트릭스(1700)에는 회로(1760)가 접속되어도 좋다. 회로(1760)는 예컨대 회로(1750)를 분할한 회로, 전원 회로, 또는 기억 회로 등의 기능을 가질 수 있다. 또한, 회로(1760)를 제공하지 않는 구성으로 할 수도 있다.
상기 각 회로의 구체적인 위치 관계의 일례를 도 3의 (B)에 도시하였다. 예를 들어, 회로(1730), 회로(1740), 회로(1750), 및 회로(1760)는 예컨대 4개의 영역에 따로따로 제공된다. 또한, 각 회로의 위치 및 점유 면적은 도시한 예에 한정되지 않는다. 그리고 이들 회로가 배치되는 영역의 내측에 화소 매트릭스(1700)가 제공된다. 회로(1730), 회로(1740), 회로(1750), 회로(1760), 및 화소 매트릭스(1700)가 갖는 화소 회로 각각과 접속되는 신호선 및 전원선 등은 실리콘 기판(40)에 형성되는 배선과 전기적으로 접속된다. 또한, 상기 배선은 실리콘 기판(40)의 주위에 형성되는 단자(1770)와 전기적으로 접속된다. 실리콘 기판(40)에 형성되는 단자(1770)는 와이어 본딩 등으로 외부의 회로와 전기적으로 접속될 수 있다.
회로(1730) 및 회로(1740)는 "Low" 또는 "High"의 2레벨을 출력하는 구동 회로다. 따라서 도 4의 (A)에 도시된 바와 같이, 시프트 레지스터(1800)와 버퍼 회로(1900)의 조합으로 구동시킬 수 있다.
또한, 회로(1750)는 도 4의 (B)에 도시된 바와 같이, 시프트 레지스터(1810)와 버퍼 회로(1910)와 아날로그 스위치(2100)에 의하여 구성할 수 있다. 각 수직 출력선(2110)을 아날로그 스위치(2100)에 의하여 선택하고, 선택된 수직 출력선(2110)의 전위를 출력선(2200)에 출력한다. 아날로그 스위치(2100)는 시프트 레지스터(1810)와 버퍼 회로(1910)로 순차적으로 선택되는 것으로 한다.
본 발명의 일 형태에서는 회로(1730), 회로(1740), 및 회로(1750)의 모두 또는 일부에 회로(92)를 포함한 구성으로 한다. 즉 상기 시프트 레지스터(1800), 버퍼 회로(1900), 시프트 레지스터(1810), 버퍼 회로(1910), 및 아날로그 스위치(2100)의 모두 또는 어느 것은 실리콘 기판(40)에 활성 영역을 갖는 p-ch형 트랜지스터와 산화물 반도체층을 활성층으로 하는 n-ch형 트랜지스터로 형성되는 CMOS 회로를 갖는다.
또한, 본 실시형태에서, 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에서, 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 촬상 장치에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이들에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태는 촬상 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 회로(91)에 대하여 설명한다.
도 1의 (B)에 도시된 회로(91) 및 각종 배선과의 자세한 접속 형태를 도 5의 (A)에 도시하였다. 도 5의 (A)에 도시된 회로는 포토다이오드(60), 트랜지스터(52), 트랜지스터(54), 트랜지스터(55), 및 트랜지스터(56)를 포함한 구성을 갖는다.
포토다이오드(60)의 애노드는 배선(316)과 전기적으로 접속되고, 포토다이오드(60)의 캐소드는 트랜지스터(52)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽은 전하 축적부(FD)와 전기적으로 접속되고, 트랜지스터(52)의 게이트는 배선(312)(TX)과 전기적으로 접속된다. 트랜지스터(54)의 소스 및 드레인 중 한쪽은 배선(314)(GND)과 전기적으로 접속되고, 트랜지스터(54)의 소스 및 드레인 중 다른 쪽은 트랜지스터(56)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(54)의 게이트는 전하 축적부(FD)와 전기적으로 접속된다. 트랜지스터(55)의 소스 및 드레인 중 한쪽은 전하 축적부(FD)와 전기적으로 접속되고, 트랜지스터(55)의 소스 및 드레인 중 다른 쪽은 배선(317)과 전기적으로 접속되고, 트랜지스터(55)의 게이트는 배선(311)(RS)과 전기적으로 접속된다. 트랜지스터(56)의 소스 및 드레인 중 다른 쪽은 배선(315)(OUT)과 전기적으로 접속되고, 트랜지스터(56)의 게이트는 배선(313)(SE)과 전기적으로 접속된다.
또한, 배선(314)에는 GND, VSS, VDD 등의 전위가 공급되어도 좋다. 여기서, 전위나 전압은 상대적인 것이기 때문에 GND의 전위의 크기는 반드시 0V에 한정되지 않는다.
포토다이오드(60)는 수광 소자이며, 화소 회로에 입사한 광에 따른 전류를 생성하는 기능을 가질 수 있다. 트랜지스터(52)는, 포토다이오드(60)에 의한 전하 축적부(FD)에 대한 전하 축적을 제어하는 기능을 가질 수 있다. 트랜지스터(54)는, 전하 축적부(FD)의 전위에 따른 신호를 출력하는 기능을 가질 수 있다. 트랜지스터(55)는, 전하 축적부(FD)의 전위를 리셋하는 기능을 가질 수 있다. 트랜지스터(56)는, 판독할 때에 화소 회로의 선택을 제어하는 기능을 가질 수 있다.
또한, 전하 축적부(FD)는 전하 유지 노드이며 포토다이오드(60)가 받는 광량에 따라 변화되는 전하를 유지한다.
또한, 트랜지스터(54)와 트랜지스터(56)는 배선(315)과 배선(314) 사이에서 직렬로 접속될 수 있다. 배선(314), 트랜지스터(54), 트랜지스터(56), 배선(315)의 차례로 배열되어도 좋고 배선(314), 트랜지스터(56), 트랜지스터(54), 배선(315)의 차례로 배열되어도 좋다.
배선(311)(RS)은 트랜지스터(55)를 제어하기 위한 신호선으로서 기능할 수 있다. 배선(312)(TX)은 트랜지스터(52)를 제어하기 위한 신호선으로서 기능할 수 있다. 배선(313)(SE)은 트랜지스터(56)를 제어하기 위한 신호선으로서 기능할 수 있다. 배선(314)(GND)은 가준 전위(예컨대 GND)를 설정하는 신호선으로서 기능할 수 있다. 배선(315)(OUT)은 트랜지스터(54)로부터 출력되는 신호를 판독하기 위한 신호선으로서 기능할 수 있다. 배선(316)은 포토다이오드(60)를 통하여 전하 축적부(FD)로부터 전하를 출력하기 위한 신호선으로서 기능할 수 있고 도 5의 (A)에 도시된 회로에서는 저전위선이다. 또한, 배선(317)은 전하 축적부(FD)의 전위를 리셋하기 위한 신호선으로서 기능할 수 있고 도 5의 (A)에 도시된 회로에서는 고전위선이다.
또한, 회로(91)는 도 5의 (B)에 도시된 구성이라도 좋다. 도 5의 (B)에 도시된 회로는 도 5의 (A)에 도시된 회로와 같은 구성 요소를 갖지만, 포토다이오드(60)의 애노드가 트랜지스터(52)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 포토다이오드(60)의 캐소드가 배선(316)에 전기적으로 접속되는 점이 상이하다. 이 경우, 배선(316)은 포토다이오드(60)를 통하여 전하 축적부(FD)에 전하를 공급하기 위한 신호선으로서 기능하고 도 5의 (B)에 도시된 회로에서는 고전위선이 된다. 또한, 배선(317)은 저전위선이 된다.
다음에, 도 5에 도시된 각 소자의 구성에 대하여 설명한다.
포토다이오드(60)에는, 실리콘 기판에서 pn형이나 pin형의 접합이 형성된 소자를 사용할 수 있다.
트랜지스터(52), 트랜지스터(54), 트랜지스터(55), 및 트랜지스터(56)는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 실리콘 반도체를 사용하여 형성될 수도 있지만, 산화물 반도체를 사용한 트랜지스터로 형성되는 것이 바람직하다. 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터는 오프 전류가 매우 낮다는 특성을 갖는다.
특히, 전하 축적부(FD)에 접속되는 트랜지스터(52) 및 트랜지스터(55)의 누설 전류가 크면, 전하 축적부(FD)에 축적된 전하가 유지될 수 있는 시간이 충분하지 않게 된다. 따라서, 적어도 상기 2개의 트랜지스터로서 산화물 반도체를 사용한 트랜지스터를 사용함으로써, 전하 축적부(FD)를 통하여 불필요한 전하가 유출되는 것을 방지할 수 있다.
또한, 트랜지스터(54) 및 트랜지스터(56)에서도 누설 전류가 크면 배선(314) 또는 배선(315)에 불필요한 전하가 출력되기 때문에, 이들 트랜지스터로서 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터를 사용하는 것이 바람직하다.
도 5의 (A)에 도시된 회로의 동작예에 대하여 도 6의 (A)에 도시된 타이밍 차트를 사용하여 설명한다.
도 6의 (A)에서는, 쉽게 설명하기 위하여, 각 배선의 전위는 2개의 레벨 사이에서 변화되는 신호로서 나타낸다. 다만, 각 전위는 아날로그 신호이기 때문에, 실제로는 2개의 레벨에 한정되지 않고 상황에 따라 다양한 레벨을 가질 수 있다. 또한, 도면에서, 신호(701)는 배선(311)(RS)의 전위에 상당하고, 신호(702)는 배선(312)(TX)의 전위에 상당하고, 신호(703)는 배선(313)(SE)의 전위에 상당하고, 신호(704)는 전하 축적부(FD)의 전위에 상당하고, 신호(705)는 배선(315)(OUT)의 전위에 상당한다. 또한, 배선(316)의 전위는 항상 "Low"로 하고, 배선(317)의 전위는 항상 "High"로 한다.
시각 A에서 배선(311)의 전위(신호(701))를 "High"로 하고, 배선(312)의 전위(신호(702))를 "High"로 하면, 전하 축적부(FD)의 전위(신호(704))는 배선(317)의 전위("High")로 초기화되어 리셋 동작이 시작된다. 또한, 배선(315)의 전위(신호(705))는 "High"로 프리차지해 둔다.
시각 B에서 배선(311)의 전위(신호(701))를 "Low"로 하면 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의하여 전하 축적부(FD)의 전위(신호(704))가 저하되기 시작한다. 포토다이오드(60)는 광이 조사되면 역방향 전류가 증대되므로, 조사되는 광량에 따라 전하 축적부(FD)의 전위(신호(704))의 저하 속도가 변화된다. 즉, 포토다이오드(60)에 조사되는 광량에 따라 트랜지스터(54)의 소스와 드레인 사이의 채널 저항이 변화된다.
시각 C에서 배선(312)의 전위(신호(702))를 "Low"로 하면 축적 동작이 종료되어 전하 축적부(FD)의 전위(신호(704))는 일정하게 된다. 여기서, 축적 동작 중에 포토다이오드(60)가 생성한 전하량에 따라 상기 전위가 결정된다. 즉, 포토다이오드(60)에 조사된 광량에 따라 변화된다. 또한, 트랜지스터(52) 및 트랜지스터(55)는, 산화물 반도체층으로 채널 형성 영역이 형성되며, 오프 전류가 매우 낮은 트랜지스터로 구성되기 때문에, 나중에 수행되는 선택 동작(판독 동작)까지 전하 축적부(FD)의 전위를 일정하게 유지할 수 있다.
또한, 배선(312)의 전위(신호(702))를 "Low"로 할 때, 배선(312)과 전하 축적부(FD) 사이의 기생 용량으로 인하여 전하 축적부(FD)의 전위가 변화될 수 있다. 상기 전위의 변화량이 큰 경우에는 축적 동작 중에 포토다이오드(60)가 생성한 전하량을 정확하게 취득할 수 없게 된다. 상기 전위의 변화량을 저감하기 위해서는, 트랜지스터(52)의 게이트-소스(또는 게이트-드레인) 사이의 용량을 저감시키거나, 트랜지스터(54)의 게이트 용량을 증대시키거나, 전하 축적부(FD)에 유지 용량을 제공하는 등의 대책이 유효하다. 또한, 본 실시형태에서는 이들 대책에 의하여 상기 전위의 변화를 고려하지 않아도 되는 것으로 한다.
시각 D에서 배선(313)의 전위(신호(703))를 "High"로 하면, 트랜지스터(56)가 도통되어 선택 동작이 시작되고, 배선(314)과 배선(315)은 트랜지스터(54)와 트랜지스터(56)를 통하여 도통된다. 그리고, 배선(315)의 전위(신호(705))는 저하되어 간다. 또한, 배선(315)의 프리차지는 시각 D 이전에 종료되면 좋다. 여기서, 배선(315)의 전위(신호(705))가 저하되는 속도는 트랜지스터(54)의 소스와 드레인 사이의 전류에 의존한다. 즉, 축적 동작 중에 포토다이오드(60)에 조사되는 광량에 따라 변화된다.
시각 E에서 배선(313)의 전위(신호(703))를 "Low"로 하면, 트랜지스터(56)가 차단되어 선택 동작이 종료되고, 배선(315)의 전위(신호(705))는 일정하게 되어, 그 값은 포토다이오드(60)에 조사된 광량에 따라 변화된다. 따라서, 배선(315)의 전위를 취득함으로써, 축적 동작 중에 포토다이오드(60)에 조사된 광량을 알 수 있다.
더 구체적으로는, 포토다이오드(60)에 조사되는 광이 강하면 전하 축적부(FD)의 전위(즉 트랜지스터(54)의 게이트 전압)는 저하된다. 그러므로 트랜지스터(54)의 소스-드레인 사이에 흐르는 전류가 작게 되어 배선(315)의 전위(신호(705))는 천천히 저하된다. 따라서, 배선(315)으로부터는 비교적 높은 전위를 판독할 수 있다.
한편, 포토다이오드(60)에 조사되는 광이 약하면 전하 축적부(FD)의 전위(즉 트랜지스터(54)의 게이트 전압)는 높게 된다. 그러므로 트랜지스터(54)의 소스-드레인 사이에 흐르는 전류가 크게 되어 배선(315)의 전위(신호(705))는 빨리 저하된다. 따라서, 배선(315)으로부터는 비교적 낮은 전위를 판독할 수 있다.
다음에 도 5의 (B)에 도시된 회로의 동작예에 대하여 도 6의 (B)에 도시된 타이밍 차트를 사용하여 설명한다. 또한, 배선(316)의 전위는 항상 "High"로 하고, 배선(317)의 전위는 항상 "Low"로 한다.
시각 A에서 배선(311)의 전위(신호(701))를 "High"로 하고, 배선(312)의 전위(신호(702))를 "High"로 하면, 전하 축적부(FD)의 전위(신호(704))는 배선(317)의 전위("Low")로 초기화되어 리셋 동작이 시작된다. 또한, 배선(315)의 전위(신호(705))는 "High"로 프리차지해 둔다.
시각 B에서 배선(311)의 전위(신호(701))를 "Low"로 하면 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의하여 전하 축적부(FD)의 전위(신호(704))가 상승되기 시작한다.
시각 C 이후의 동작에 대해서는 도 6의 (A)에 도시된 타이밍 차트에 대한 설명을 참조할 수 있다. 시각 E에서 배선(315)의 전위를 취득함으로써, 축적 동작 중에 포토다이오드(60)에 조사된 광량을 알 수 있다.
또한, 회로(91)는 도 7에 도시된 구성이라도 좋다.
도 7의 (A)에 도시된 회로는 도 5의 (A)에 도시된 회로의 구성으로부터 트랜지스터(55), 배선(316), 및 배선(317)을 제외한 구성이고, 배선(311)(RS)은 포토다이오드(60)의 애노드에 전기적으로 접속된다. 기타 구성은 도 5의 (A)에 도시된 회로와 마찬가지다.
도 7의 (B)에 도시된 회로는 도 7의 (A)에 도시된 회로와 같은 구성 요소를 갖지만, 포토다이오드(60)의 애노드가 트랜지스터(52)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 포토다이오드(60)의 캐소드가 배선(311)(RS)에 전기적으로 접속되는 점이 상이하다.
도 7의 (A)에 도시된 회로는 도 5의 (A)에 도시된 회로와 마찬가지로 도 6의 (A)에 도시된 타이밍 차트에 따라 동작시킬 수 있다.
시각 A에서 배선(311)의 전위(신호(701))를 "High"로 하고, 배선(312)의 전위(신호(702))를 "High"로 하면, 포토다이오드(60)에 순방향 바이어스가 인가되어 전하 축적부(FD)의 전위(신호(704))는 "High"가 된다. 즉, 전하 축적부(FD)의 전위는 배선(311)(RS)의 전위("High")로 초기화되어 리셋 상태가 된다. 이것이 리셋 동작의 시작이다. 또한, 배선(315)의 전위(신호(705))는 "High"로 프리차지해 둔다.
시각 B에서 배선(311)의 전위(신호(701))를 "Low"로 하면 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의하여 전하 축적부(FD)의 전위(신호(704))가 저하되기 시작한다.
시각 C 이후의 동작에 대해서는 도 5의 (A)에 도시된 회로 동작에 대한 설명을 참조할 수 있다. 시각 E에서 배선(315)의 전위를 취득함으로써, 축적 동작 중에 포토다이오드(60)에 조사된 광량을 알 수 있다.
도 7의 (B)에 도시된 회로는 도 6의 (C)에 도시된 타이밍 차트에 따라 동작시킬 수 있다.
시각 A에서 배선(311)의 전위(신호(701))를 "Low"로 하고 배선(312)의 전위(신호(702))를 "High"로 하면, 포토다이오드(60)에 순방향 바이어스가 인가되어 전하 축적부(FD)의 전위(신호(704))는 "Low"의 리셋 상태가 된다. 이것이 리셋 동작의 시작이다. 또한, 배선(315)의 전위(신호(705))는 "High"로 프리차지해 둔다.
시각 B에서 배선(311)의 전위(신호(701))를 "High"로 하면 리셋 동작이 종료되어, 축적 동작이 시작된다. 여기서, 포토다이오드(60)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의하여 전하 축적부(FD)의 전위(신호(704))가 상승되기 시작한다.
시각 C 이후의 동작에 대해서는 도 5의 (A)에 도시된 회로 동작에 대한 설명을 참조할 수 있다. 시각 E에서 배선(315)의 전위를 취득함으로써, 축적 동작 중에 포토다이오드(60)에 조사된 광량을 알 수 있다.
또한, 도 5 및 도 7에는 트랜지스터(52)가 제공되는 경우의 예를 도시하였지만 본 발명의 일 형태는 이것에 한정되지 않는다. 도 8에 도시된 바와 같이, 트랜지스터(52)를 제외할 수도 있다.
또한, 회로(91)에 사용되는 트랜지스터는, 도 9에 도시된 바와 같이, 트랜지스터(52), 트랜지스터(54), 및 트랜지스터(56)에 백 게이트를 제공한 구성이라도 좋다. 도 9의 (A)는 백 게이트에 정(定)전위를 인가하는 구성을 도시한 것이며 문턱 전압을 제어할 수 있다. 또한, 도 9의 (B)는 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성을 도시한 것이며 온 전류를 증가시킬 수 있다. 또한, 도 9의 (A)에는, 백 게이트가 배선(314)(GND)에 전기적으로 접속되는 구성을 예시하였지만, 정전위가 공급되는 다른 배선에 전기적으로 접속되어도 좋다. 또한, 도 9는 도 7의 (A)에 도시된 회로에서의 트랜지스터에 백 게이트를 제공한 예를 도시한 것이지만, 같은 구성을 도 5나, 도 7의 (B), 및 도 8에 도시된 회로에 적용할 수도 있다. 또한, 하나의 회로에 포함되는 트랜지스터에서, 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성, 백 게이트에 정전위가 인가되는 구성, 또는 백 게이트가 제공되지 않는 구성을 필요에 따라 임의적으로 조합한 회로 구성으로 하여도 좋다.
또한, 상술한 회로의 예에서, 배선(315)(OUT)에는 도 10에 도시된 바와 같은 적분 회로가 접속되어도 좋다. 상기 회로에 의하여 판독 신호의 S/N비를 높일 수 있어 더 미약한 광을 검출할 수 있다. 즉, 촬상 장치의 감도를 높일 수 있다.
도 10의 (A)는 연산 증폭 회로(OP 앰프라고도 함)를 사용한 적분 회로다. 연산 증폭 회로의 반전 입력 단자는 저항 소자(R)를 통하여 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는 용량 소자(C)를 통하여 연산 증폭 회로의 반전 입력 단자에 접속된다.
도 10의 (B)는 도 10의 (A)와 상이한 구성의 연산 증폭 회로를 사용한 적분 회로다. 연산 증폭 회로의 반전 입력 단자는 저항 소자(R)와 용량 소자(C1)를 통하여 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는 용량 소자(C2)를 통하여 연산 증폭 회로의 반전 입력 단자에 접속된다.
도 10의 (C)는 도 10의 (A) 및 (B)와 상이한 구성의 연산 증폭 회로를 사용한 적분 회로다. 연산 증폭 회로의 비반전 입력 단자는 저항 소자(R)를 통하여 배선(315)(OUT)에 접속된다. 연산 증폭 회로의 출력 단자는 연산 증폭 회로의 반전 입력 단자에 접속된다. 또한, 저항 소자(R)와 용량 소자(C)는 CR적분 회로를 구성한다. 또한, 연산 증폭 회로는 유니티 게인 버퍼(unity gain buffer)를 구성한다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 전하 축적부(FD)의 전위를 초기화하는 트랜지스터, 전하 축적부(FD)의 전위에 따른 신호를 출력하는 트랜지스터, 및 각 배선(신호선)을 화소간(회로(91)간)으로 겸용하는 경우의 회로 구성에 대하여 설명한다.
도 11에 도시된 화소 회로는 도 5의 (A)에 도시된 회로와 마찬가지로 트랜지스터(52)(전송 트랜지스터로서 기능), 트랜지스터(54)(증폭 트랜지스터로서 기능), 트랜지스터(55)(리셋 트랜지스터로서 기능), 트랜지스터(56)(선택 트랜지스터로서 기능), 및 포토다이오드(60)를 각 화소에 하나씩 갖는다. 또한, 배선(311)(트랜지스터(55)를 제어하기 위한 신호선으로서 기능), 배선(312)(트랜지스터(52)를 제어하기 위한 신호선으로서 기능), 배선(313)(트랜지스터(56)를 제어하기 위한 신호선으로서 기능), 배선(314)(고전위선으로서 기능), 배선(315)(트랜지스터(54)로부터 출력되는 신호를 판독하기 위한 신호선으로서 기능), 배선(316)(기준 전위선(GND)으로서 기능)이 상기 화소 회로와 전기적으로 접속된다.
또한, 도 5의 (A)에 도시된 회로에서는 배선(314)을 GND로 하고, 배선(317)을 고전위선으로 하는 일례를 도시하였지만, 상기 화소 회로에서는 배선(314)을 고전위선(예컨대 VDD)으로 하고, 배선(314)에 트랜지스터(56)의 소스 및 드레인 중 다른 쪽을 접속함으로써 배선(317)을 제외한다. 또한, 배선(315)(OUT)은 저전위로 리셋된다.
제 1 라인의 화소 회로와 제 2 라인의 화소 회로 사이에서는 이하에 기재된 바와 같이, 배선(314), 배선(315), 배선(316)을 각각 공용할 수 있을 뿐만 아니라 동작 방법에 따라 배선(311)을 공용할 수도 있다.
도 12는, 수직 방향으로 인접된 제 1 라인~제 4 라인의 4개의 화소가 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 및 배선(311)을 겸용하는 수직 4화소 공유형의 구성을 도시한 것이다. 트랜지스터 및 배선을 삭감함으로써 화소 면적이 축소되는 것으로 인한 미세화나 수율을 향상시킬 수 있다. 수직 방향으로 인접된 4개의 각 화소에서 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 및 트랜지스터(54)의 게이트가 전하 축적부(FD)에 전기적으로 접속된다. 각 화소의 트랜지스터(52)를 순차적으로 동작시키고 축적 동작과 판독 동작을 반복함으로써 모든 화소로부터 데이터를 취득할 수 있다.
도 13은, 수평 및 수직 방향으로 인접된 4개의 화소가 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 배선(313), 및 배선(311)을 겸용하는 수직 수평 4화소 공유형의 구성을 도시한 것이다. 수직 4화소 공유형과 마찬가지로 트랜지스터 및 배선을 삭감함으로써 화소 면적이 축소되는 것으로 인한 미세화나 수율을 향상시킬 수 있다. 수평 및 수직 방향으로 인접된 4개의 화소에서 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 및 트랜지스터(54)의 게이트가 전하 축적부(FD)에 전기적으로 접속된다. 각 화소의 트랜지스터(52)를 순차적으로 동작시키고 축적 동작과 판독 동작을 반복함으로써 모든 화소로부터 데이터를 취득할 수 있다.
도 14는 수평 및 수직 방향으로 인접된 4개의 화소가 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 배선(311), 배선(312), 및 배선(314)을 겸용하는 구성을 도시한 것이다. 상술한 수직 수평 4화소 공유형에 배선(312)을 더 공유시킨 회로다. 수평 및 수직 방향으로 인접된 4개의 화소(제 1 행은 수평 방향으로 인접된 2개의 화소)에서 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 및 트랜지스터(54)의 게이트가 전하 축적부(FD)에 전기적으로 접속된다. 또한, 이 회로 구성은 수직 방향으로 위치되는 2개의 전송 트랜지스터(트랜지스터(52))가 배선(312)을 공유함으로써 수평 방향뿐만 아니라 수직 방향으로도 동시에 움직이는 트랜지스터가 있는 것을 특징으로 한다.
또한, 상술한 트랜지스터 및 신호선을 공유하는 형태와 다르지만 복수의 포토다이오드를 갖는 화소 회로의 구성으로 할 수도 있다.
예를 들어, 도 15의 (A)에 도시된 화소 회로와 같이, 배선(316)과, 트랜지스터(52)의 소스 및 드레인 중 한쪽 사이에 포토다이오드(60a), 포토다이오드(60b), 포토다이오드(60c), 트랜지스터(58a), 트랜지스터(58b), 및 트랜지스터(58c) 등을 제공한다. 트랜지스터(58a), 트랜지스터(58b), 및 트랜지스터(58c)는 각각 접속되는 포토다이오드(60a), 포토다이오드(60b), 및 포토다이오드(60c)를 선택하는 스위치로서 기능한다. 또한, 도 15에서는 포토다이오드 및 스위치로서 기능하는 트랜지스터의 조합을 3개로 하는 예를 도시하였지만 이에 한정되지 않는다. 예를 들어, 도 15의 (B)에 도시된 바와 같이 2개로 할 수도 있고, 4개 이상이라도 좋다.
일례로서 포토다이오드(60a), 포토다이오드(60b), 및 포토다이오드(60c)에는 각각 조도에 대한 감도가 상이한 특성을 갖는 것을 사용할 수 있고 저조도로부터 고조도까지 각 환경의 촬상에 잘 맞는 것이 선택된다. 예를 들어, 고조도용 포토다이오드에는 조도에 대한 출력이 선형성을 갖도록 감광(減光) 필터를 조합한 것을 사용할 수 있다. 또한, 복수의 포토다이오드를 선택하여 동작시켜도 좋다.
또한, 포토다이오드(60a), 포토다이오드(60b), 및 포토다이오드(60c)에는 각각 파장에 대한 감도가 상이한 특성을 갖는 것을 사용할 수 있고 자외선으로부터 원적외선까지 각 파장의 촬상에 잘 맞는 것이 선택된다. 예를 들어, 검출하고자 하는 파장역을 투과하는 필터와 포토다이오드를 조합함으로써 자외광에 의한 촬상, 가시광에 의한 촬상, 적외광에 의한 촬상 등을 전환하여 수행할 수 있다.
또한, 화소 회로가 갖는 포토다이오드에는 수광부의 면적이 상이한 것을 복수로 사용하여도 좋다. 포토다이오드를 2개 갖는 구성에서는 예컨대 수광 면적이 1:10이나 1:100 등의 비율에 따라 상이한 것을 사용할 수 있다. 포토다이오드에서는 직렬 저항의 영향 등으로 인하여, 출력되는 전류값이 포화될 수 있다. 이 경우, 옴의 법칙으로부터 전류값이 작을수록 조도에 대한 선형성이 양호하게 된다. 따라서 일반적으로는 감도가 높게 되도록 수광부의 면적이 큰 포토다이오드로 촬상을 수행하고, 고조도 환경하에서는 수광부의 면적이 작은 포토다이오드로 촬상을 수행한다. 이와 같이 함으로써 고감도이고 다이내믹 레인지가 넓은 촬상 장치로 할 수 있다.
또한, 수광부의 면적이 상이한 포토다이오드를 갖는 화소의 구성으로서는 도 15의 (C)에 도시된 바와 같이, 한 화소(90)에 서로 면적이 상이한 포토다이오드(60a) 및 포토다이오드(60b)를 갖는 구성이나, 도 15의 (D)에 도시된 바와 같이, 화소(90)마다 면적이 상이한 포토다이오드(60a) 및 포토다이오드(60b)를 교대로 배치하는 구성으로 하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 화소 회로의 구동 방법의 일례에 대하여 설명한다.
실시형태 2에서 설명한 바와 같이, 화소 회로의 동작은 리셋 동작, 축적 동작, 및 선택 동작의 반복이다. 화소 매트릭스 전체를 제어하는 촬상 방법으로서는 글로벌 셔터 방식과 롤링 셔터 방식이 알려져 있다.
도 16의 (A)는 글로벌 셔터 방식에서의 타이밍 차트다. 또한, 도 16의 (A)는 매트릭스 형상으로 복수의 화소 회로를 갖고 상기 화소 회로에 도 5의 (A)에 도시된 회로를 갖는 촬상 장치를 예로서 제 1 행~제 n 행(n은 3 이상의 자연수)의 화소 회로의 동작을 설명하는 것이다. 또한, 하기의 동작 설명은 도 5의 (B), 도 7, 및 도 8에 도시된 회로에도 적용할 수 있다.
도 16의 (A)에서, 신호(501), 신호(502), 및 신호(503)는 제 1 행, 제 2 행, 제 n 행의 각 화소 회로에 접속된 배선(311)(RS)에 입력되는 신호다. 또한, 신호(504), 신호(505), 및 신호(506)는 제 1 행, 제 2 행, 제 n 행의 각 화소 회로에 접속된 배선(312)(TX)에 입력되는 신호다. 또한, 신호(507), 신호(508), 및 신호(509)는 제 1 행, 제 2 행, 제 n 행의 각 화소 회로에 접속된 배선(313)(SE)에 입력되는 신호다.
또한, 기간(510)은 한 번의 촬상에 필요한 기간이다. 또한, 기간(511)은 각 행의 화소 회로가 리셋 동작을 동시에 수행하는 기간이고, 기간(520)은 각 행의 화소 회로가 축적 동작을 동시에 수행하는 기간이다. 또한, 선택 동작은 각 행의 화소 회로에서 순차적으로 수행된다. 일례로서, 기간(531)은 제 1 행의 화소 회로가 선택 동작을 수행하는 기간이다. 글로벌 셔터 방식에서는, 이와 같이 모든 화소 회로에서 대략 동시에 리셋 동작이 수행된 후, 모든 화소 회로에서 대략 동시에 축적 동작이 수행되고, 행마다 순차적으로 판독 동작이 수행된다.
즉, 글로벌 셔터 방식에서는, 모든 화소 회로에서 축적 동작이 대략 동시에 수행되기 때문에, 각 행의 화소 회로에서의 촬상의 동시성이 확보된다. 따라서, 피사체가 동체라도 왜곡이 적은 화상을 얻을 수 있다.
한편, 도 16의 (B)는 롤링 셔터 방식을 사용한 경우의 타이밍 차트다. 또한, 신호(501)~신호(509)는 도 16의 (A)에 대한 설명을 참조할 수 있다. 또한, 기간(610)은 한 번의 촬상에 필요한 기간이다. 기간(611), 기간(612), 및 기간(613)은 각각 제 1 행, 제 2 행, 제 n 행의 리셋 기간이고, 기간(621), 기간(622), 및 기간(623)은 각각 제 1 행, 제 2 행, 제 n 행의 축적 동작 기간이다. 또한, 기간(631)은 제 1 행의 화소 회로가 선택 동작을 수행하는 기간이다. 롤링 셔터 방식에서는, 이와 같이 축적 동작이 모든 화소 회로에서 동시에 수행되지 않고, 행마다 순차적으로 수행되기 때문에, 각 행의 화소 회로에서의 촬상의 동시성이 확보되지 않는다. 따라서, 제 1 행과 마지막 행에서는 촬상의 타이밍이 상이하기 때문에 피사체가 동체인 경우에는 왜곡이 큰 화상이 된다.
글로벌 셔터 방식을 실현하기 위해서는, 각 화소로부터의 신호의 판독이 순차적으로 종료될 때까지 전하 축적부(FD)의 전위를 오랫동안 유지할 필요가 있다. 전하 축적부(FD)의 전위를 오랫동안 유지하기 위해서는 트랜지스터(52) 등의 채널 형성 영역을 산화물 반도체로 형성하여 오프 전류를 매우 낮게 함으로써 실현할 수 있다. 한편, 트랜지스터(52) 등의 채널 형성 영역이 실리콘 등으로 형성된 경우에는 오프 전류가 높게 되기 때문에 전하 축적부(FD)의 전위를 오랫동안 유지할 수 없어 글로벌 셔터 방식을 실현하기 어렵게 된다.
상술한 바와 같이, 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터를 화소 회로에 사용함으로써 글로벌 셔터 방식을 쉽게 실현할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 갖는 트랜지스터에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태에 제시되는 도면에서는 명료화를 위하여 요소의 일부를 확대/축소하거나 또는 생략하여 도시하였다.
도 17은 본 발명의 일 형태에 따른 트랜지스터(101)를 도시한 것이고, 도 17의 (A)는 상면도이고, 도 17의 (B)는 도 17의 (A)를 일점쇄선 B1-B2를 따라 자른 단면도다. 또한, 도 17의 (A)를 일점쇄선 B3-B4를 따라 자른 단면도가 도 23의 (A)에 상당한다. 또한, 일점쇄선 B1-B2 방향을 채널 길이 방향, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(101)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 산화물 반도체층(130), 도전층(140), 및 도전층(150)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)을 포함한다. 또한, 필요에 따라 절연층(180)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
여기서 도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도 17의 (B)에 도시된 바와 같이 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접촉되고, 도전층(140) 및 도전층(150)으로서 산소와 결합되기 쉬운 도전 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는 산화물 반도체층(130)과, 도전층(140) 및 도전층(150)이 접촉됨으로써 산화물 반도체층(130) 내에 산소 빈자리가 생겨, 상기 산소 빈자리와, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 확산되는 수소가 상호적으로 작용함으로써 영역(231) 및 영역(232)은 저저항의 n형이 된다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은 상이한 극성을 갖는 트랜지스터가 적용되는 경우나, 또는 회로 동작에서 전류 방향이 변화되는 경우 등에, 서로 바뀔 수 있다. 따라서, 본 명세서에서, 상기 "소스" 및 "드레인"이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한, "전극층"은 "배선"으로 바꿔 말할 수도 있다.
또한, 도전층(170)은 도전층(171) 및 도전층(172)의 2층으로 형성되는 예를 도시하였지만 1층 또는 3층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
또한, 도전층(140) 및 도전층(150)은 단층으로 형성되는 예를 도시하였지만 2층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 18에 도시된 구성을 가져도 좋다. 도 18의 (A)는 트랜지스터(102)의 상면도이고, 도 18의 (B)는 도 18의 (A)를 일점쇄선 C1-C2를 따라 자른 단면도다. 또한, 도 18의 (A)를 일점쇄선 C3-C4를 따라 자른 단면도가 도 23의 (B)에 상당한다. 또한, 일점쇄선 C1-C2 방향을 채널 길이 방향, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(102)는, 게이트 절연막으로서 작용하는 절연층(160)의 단부와 게이트 전극층으로서 작용하는 도전층(170)의 단부를 일치시키지 않는 점 외는 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)의 구조는 도전층(140) 및 도전층(150)이 절연층(160)으로 넓게 덮이기 때문에 도전층(140) 및 도전층(150)과, 도전층(170) 사이의 저항이 높고 게이트 누설 전류가 적다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖는 톱 게이트 구조다. 상기 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 한편으로 산화물 반도체층(130)에 오프 셋 영역이 형성되지 않기 때문에 온 전류가 높은 트랜지스터를 형성하기 쉽다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 19에 도시된 구성을 가져도 좋다. 도 19의 (A)는 트랜지스터(103)의 상면도이고, 도 19의 (B)는 도 19의 (A)를 일점쇄선 D1-D2를 따라 자른 단면도다. 또한, 도 19의 (A)를 일점쇄선 D3-D4를 따라 자른 단면도가 도 23의 (A)에 상당한다. 또한, 일점쇄선 D1-D2 방향을 채널 길이 방향, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(103)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
여기서 도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도 19의 (B)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 각각 접촉되고, 예컨대 절연층(175)으로서 수소가 포함되는 절연 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231) 및 영역(232)에 생기는 산소 빈자리와, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형이 된다. 또한, 수소가 포함되는 절연 재료로서는, 예컨대 질화 실리콘막이나 질화 알루미늄막 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 20에 도시된 구성을 가져도 좋다. 도 20의 (A)는 트랜지스터(104)의 상면도이고, 도 20의 (B)는 도 20의 (A)를 일점쇄선 E1-E2를 따라 자른 단면도다. 또한, 도 20의 (A)를 일점쇄선 E3-E4를 따라 자른 단면도가 도 23의 (A)에 상당한다. 또한, 일점쇄선 E1-E2 방향을 채널 길이 방향, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(104)는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮도록 접촉되는 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
또한, 도 20의 (B)에 도시된 영역(331) 및 영역(334)은 소스 영역, 영역(332) 및 영역(335)은 드레인 영역, 영역(333)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(331) 및 영역(332)은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다. 또한, 영역(334) 및 영역(335)은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다. 또한, 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는 게이트 전계의 기여에 의하여 온 전류가 크게 저하되지 않기 때문에 상술한 바와 같은 저저항화를 수행하지 않는 구성으로 할 수도 있다.
트랜지스터(103) 및 트랜지스터(104)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖지 않는 자기 정렬 구조를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작 용도에 적합하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 21에 도시된 구성을 가져도 좋다. 도 21의 (A)는 트랜지스터(105)의 상면도이고, 도 21의 (B)는 도 21의 (A)를 일점쇄선 F1-F2를 따라 자른 단면도다. 또한, 도 21의 (A)를 일점쇄선 F3-F4를 따라 자른 단면도가 도 23의 (A)에 상당한다. 또한, 일점쇄선 F1-F2 방향을 채널 길이 방향, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(105)는 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
여기서 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 측면에는 접촉되지 않는 구성이 된다.
트랜지스터(105)는 도전층(141) 및 도전층(151)을 포함하는 점, 절연층(175) 및 절연층(180)에 제공된 개구부를 포함하는 점, 및 상기 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함하는 점 외는 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 22에 도시된 구성을 가져도 좋다. 도 22의 (A)는 트랜지스터(106)의 상면도이고, 도 22의 (B)는 도 22의 (A)를 일점쇄선 G1-G2를 따라 자른 단면도다. 또한, 도 22의 (A)를 일점쇄선 G3-G4를 따라 자른 단면도가 도 23의 (A)에 상당한다. 또한, 일점쇄선 G1-G2 방향을 채널 길이 방향, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(106)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속된 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
여기서 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 측면에는 접촉되지 않는 구성이 된다.
트랜지스터(106)는 도전층(141) 및 도전층(151)을 갖는 점 외는 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구성에서는 도전층(140) 및 도전층(150)이 절연층(120)과 접촉되지 않는 구성이기 때문에 절연층(120) 중의 산소가 도전층(140) 및 도전층(150)에 의하여 추출되기 어렵게 되어 절연층(120)으로부터 산화물 반도체층(130)으로 산소를 쉽게 공급할 수 있다.
또한, 트랜지스터(103)에서의 영역(231) 및 영역(232), 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 빈자리를 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 빈자리를 형성하는 불순물로서는 예컨대 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소 중 어느 것으로부터 선택되는 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라즈마 처리법, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서, 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 중의 금속 원소와 산소의 결합이 절단되어 산소 빈자리가 형성된다. 산화물 반도체층에 포함되는 산소 빈자리와, 산화물 반도체층 중에 잔존 또는 나중에 첨가되는 수소의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높게 할 수 있다.
또한, 불순물 원소를 첨가함으로써 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리가 형성된 곳에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 도전체를 형성할 수 있다. 또한, 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다.
산화물 도전체는 축퇴 반도체이고, 전도대단과 페르미 준위가 일치 또는 대략 일치한다고 추정된다. 그러므로 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층과의 접촉은 오믹 접촉이 되어 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 24 및 도 25에 도시된 채널 길이 방향의 단면도, 및 도 26에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 상기 도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 24 및 도 25에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예컨대 도전층(170)과 도전층(173)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 다른 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예컨대 도 26의 (B)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속시키면 좋다.
또한, 도 17~도 22에는 트랜지스터(101)~트랜지스터(106)의 산화물 반도체층(130)이 단층인 예를 도시하였지만 산화물 반도체층(130)은 적층이라도 좋다. 트랜지스터(101)~트랜지스터(106)에서의 산화물 반도체층(130)은 도 27 또는 도 28에 도시된 산화물 반도체층(130)과 서로 바꿀 수 있다.
도 27은 2층 구조인 산화물 반도체층(130)을 도시한 것이고, 도 27의 (A)는 상면도이고, 도 27의 (B)는 도 27의 (A)를 일점쇄선 A1-A2를 따라 자른 단면도다. 또한, 도 27의 (A)를 일점쇄선 A3-A4를 따라 자른 단면도가 도 27의 (C)에 상당한다.
또한, 도 28은 3층 구조인 산화물 반도체층(130)을 도시한 것이고, 도 28의 (A)는 상면도이고, 도 28의 (B)는 도 28의 (A)를 일점쇄선 A1-A2를 따라 자른 단면도다. 또한, 도 28의 (A)를 일점쇄선 A3-A4를 따라 자른 단면도가 도 28의 (C)에 상당한다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 각각 조성이 상이한 산화물 반도체층 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 29에 도시된 구성을 가져도 좋다. 도 29의 (A)는 트랜지스터(107)의 상면도이고, 도 29의 (B)는 도 29의 (A)를 일점쇄선 H1-H2를 따라 자른 단면도다. 또한, 도 29의 (A)를 일점쇄선 H3-H4를 따라 자른 단면도가 도 35의 (A)에 상당한다. 또한, 일점쇄선 H1-H2 방향을 채널 길이 방향, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(107)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되며 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 상기 적층, 도전층(140), 및 도전층(150)과 접촉되는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)을 포함한다. 또한, 필요에 따라 절연층(180)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
트랜지스터(107)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(140) 및 도전층(150)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재(介在)되는 점 외는 트랜지스터(101)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 30에 도시된 구성을 가져도 좋다. 도 30의 (A)는 트랜지스터(108)의 상면도이고, 도 30의 (B)는 도 30의 (A)를 일점쇄선 I1-I2를 따라 자른 단면도다. 또한, 도 30의 (A)를 일점쇄선 I3-I4를 따라 자른 단면도가 도 35의 (B)에 상당한다. 또한, 일점쇄선 I1-I2 방향을 채널 길이 방향, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(108)는, 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치하지 않는 점이 트랜지스터(107)와 상이하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 31에 도시된 구성을 가져도 좋다. 도 31의 (A)는 트랜지스터(109)의 상면도이고, 도 31의 (B)는 도 31의 (A)를 일점쇄선 J1-J2를 따라 자른 단면도다. 또한, 도 31의 (A)를 일점쇄선 J3-J4를 따라 자른 단면도가 도 35의 (A)에 상당한다. 또한, 일점쇄선 J1-J2 방향을 채널 길이 방향, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(109)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되며 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 상기 적층과 접촉되는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
트랜지스터(109)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 32에 도시된 구성을 가져도 좋다. 도 32의 (A)는 트랜지스터(110)의 상면도이고, 도 32의 (B)는 도 32의 (A)를 일점쇄선 K1-K2를 따라 자른 단면도다. 또한, 도 32의 (A)를 일점쇄선 K3-K4를 따라 자른 단면도가 도 35의 (A)에 상당한다. 또한, 일점쇄선 K1-K2 방향을 채널 길이 방향, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(110)는, 영역(331) 및 영역(332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(104)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 33에 도시된 구성을 가져도 좋다. 도 33의 (A)는 트랜지스터(111)의 상면도이고, 도 33의 (B)는 도 33의 (A)를 일점쇄선 L1-L2를 따라 자른 단면도다. 또한, 도 33의 (A)를 일점쇄선 L3-L4를 따라 자른 단면도가 도 35의 (A)에 상당한다. 또한, 일점쇄선 L1-L2 방향을 채널 길이 방향, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(111)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되며 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층과, 상기 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 상기 적층, 도전층(141), 및 도전층(151)과 접촉되는 산화물 반도체층(130c)과, 산화물 반도체층(130c)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141)과 전기적으로 접속되는 도전층(142) 및 도전층(151)과 전기적으로 접속되는 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(190)(평탄화막) 등을 포함하여도 좋다.
트랜지스터(111)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(141) 및 도전층(151)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(105)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 34에 도시된 구성을 가져도 좋다. 도 34의 (A)는 트랜지스터(112)의 상면도이고, 도 34의 (B)는 도 34의 (A)를 일점쇄선 M1-M2를 따라 자른 단면도다. 또한, 도 34의 (A)를 일점쇄선 M3-M4를 따라 자른 단면도가 도 35의 (A)에 상당한다. 또한, 일점쇄선 M1-M2 방향을 채널 길이 방향, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(112)는, 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(106)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36 및 도 37에 도시된 채널 길이 방향의 단면도, 및 도 38에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 상기 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 36 및 도 37에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 39에 도시된 상면도와 같은 구성으로 할 수 있다. 또한, 도 39에서는 산화물 반도체층(130), 도전층(140), 및 도전층(150)만을 도시하였다. 도 39의 (A)에 도시된 바와 같이, 도전층(140) 및 도전층(150)의 폭(WSD)은 산화물 반도체층의 폭(WOS)보다 길게 형성되어도 좋다. 또한, 도 39의 (B)에 도시된 바와 같이, WSD는 WOS보다 짧게 형성되어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 발명의 일 형태에 따른 트랜지스터(트랜지스터(101)~트랜지스터(112))의 어느 구성이라도, 게이트 전극층인 도전층(170)은 게이트 절연막인 절연층(160)을 개재하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸 온 전류를 높일 수 있다. 이와 같은 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다.
또한, 산화물 반도체층(130b) 및 산화물 반도체층(130c)을 포함하는 트랜지스터, 및 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 포함하는 트랜지스터에서는 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 또한, 산화물 반도체층(130b)을 두껍게 하면 온 전류를 향상시킬 수 있다. 예를 들어, 산화물 반도체층(130b)의 막 두께를 100nm~200nm로 하여도 좋다.
상술한 구성을 갖는 트랜지스터를 사용함으로써, 반도체 장치에 양호한 전기 특성을 부여할 수 있다.
또한, 본 명세서에서 채널 길이란, 예컨대 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 채널 폭이란, 예컨대 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향되는 부분의 길이를 가리킨다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에 도시된 채널 폭(이하 외견상 채널 폭이라고 부름)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율에 대하여 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 외견상 채널 폭보다 실효적인 채널 폭이 크게 된다.
이와 같은 경우, 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 외견상 채널 폭을 "Surrounded Channel Width(SCW)"이라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM 이미지를 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 5에 기재된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)은 트랜지스터 및 포토다이오드가 형성된 실리콘 기판, 및 상기 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서 기능하는 도전체가 형성된 것이며 도 1의 (A)에 도시된 제 1 층(1100) 및 제 2 층(1200)에 상당한다. 실리콘 기판에 p-ch형 트랜지스터를 형성하는 경우, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는 n-형 또는 i형의 실리콘층을 갖는 SOI 기판이라도 좋다. 또한, 상기 실리콘 기판에서의 트랜지스터를 형성하는 면의 면 방위는 (110)면인 것이 바람직하다. (110)면에 p-ch형 트랜지스터를 형성함으로써 이동도를 높게 할 수 있다.
절연층(120)은 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능도 가질 수 있다. 따라서, 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 예를 들어, 막의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 수행되는 TDS법에서, 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 절연층(120)은 층간 절연막으로서의 기능도 갖고, 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하여도 좋다.
예를 들어, 절연층(120)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이라도 좋다.
또한, 본 실시형태에서는 주로 트랜지스터에 포함되는 산화물 반도체층(130)이, 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 산화물 반도체층(130c)의 차례로 적층된 3층 구조를 갖는 경우에 대하여 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재되는 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
또한, 산화물 반도체층(130)이 2층인 경우에는, 본 실시형태에 기재되는 산화물 반도체층(130b)에 상당하는 층 및 산화물 반도체층(130c)에 상당하는 층을 절연층(120) 측으로부터 순차적으로 적층한 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130b)과 산화물 반도체층(130c)을 서로 교체할 수도 있다.
또한, 산화물 반도체층(130)이 4층 이상인 경우에는 예컨대 본 실시형태에서 설명하는 3층 구조의 산화물 반도체층(130)에 대하여 다른 산화물 반도체층을 부가하는 구성으로 할 수 있다.
일례로서는, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다. 전자 친화력은 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단의 에너지 차이(에너지 갭)를 뺀 값으로서 산출할 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하고, 예컨대 전도대 하단의 에너지가 산화물 반도체층(130b)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 값 이상, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 값 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이러한 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(130b)과 절연층(120)이 접촉되는 경우의 계면에 비하여, 산화물 반도체층(130b)과 산화물 반도체층(130a) 사이의 계면에는 계면 준위가 형성되기 어렵게 된다. 이 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 산화물 반도체층(130a)을 제공함으로써 트랜지스터의 전기 특성(문턱 전압 등)의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(130c)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(130b)과 게이트 절연막(절연층(160))이 접촉되는 경우의 계면에 비하여 산화물 반도체층(130b)과 산화물 반도체층(130c) 사이의 계면에는 캐리어가 산란되기 어렵게 된다. 따라서, 산화물 반도체층(130c)을 제공함으로써 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)에는, 예컨대 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf을 산화물 반도체층(130b)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합되기 때문에, 산화물 반도체층에 산소 빈자리가 생기는 것을 억제하는 기능을 갖는다. 즉 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 산화물 반도체층(130b)보다 산소 빈자리가 생기기 어렵다고 할 수 있다.
또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체가 사용된 트랜지스터의 전기 특성의 편차를 저감하기 위하여, In 및 Zn과 함께 스테빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스테빌라이저로서는 Ga, Sn, Hf, Al, 또는 Zr 등을 들 수 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등을 들 수 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한 여기서, 예컨대 In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주성분으로서 포함하는 산화물이라는 뜻이다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다. 또한, 본 명세서에서는, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, InMO3(ZnO)m(m>0, 또한, m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 또는 Nd으로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 가리킨다. 또한, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물인 경우, 산화물 반도체층(130a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(130b)을 In:M:Zn=x2:y2:z2[원자수비], 산화물 반도체층(130c)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 경우에 산화물 반도체층(130b)에서 y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 다만, y2가 x2의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체층(130a) 및 산화물 반도체층(130c) 중 Zn 및 O를 제외한 경우에는, In 및 M의 원자수 비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상으로 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다. 또한, 산화물 반도체층(130b) 중 Zn 및 O를 제외한 경우에는, In 및 M의 원자수 비율은 바람직하게는 In을 25atomic% 이상, M을 75atomic% 미만으로 하고, 더 바람직하게는 In을 34atomic% 이상, M을 66atomic% 미만으로 한다.
또한, 산화물 반도체층(130b)은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 많게 함으로써, 더 많은 s궤도가 중첩되기 때문에, In이 M보다 많은 산화물은 In이 M과 동등 또는 적은 산화물에 비하여 이동도가 높게 된다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 많은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 구현할 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하로 한다. 또한, 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 10nm 이상 150nm 이하, 더 바람직하게는 15nm 이상 100nm 이하로 한다. 또한, 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하로 한다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 두꺼운 것이 바람직하다.
또한, 산화물 반도체층을 채널로 하는 트랜지스터에 안정적인 전기 특성을 부여하기 위해서는 산화물 반도체층 중의 불순물 농도를 저감하여, 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1015/cm3 미만, 1×1013/cm3 미만, 8×1011/cm3 미만, 또는 1×108/cm3 미만이며, 1×10-9/cm3 이상인 것을 가리킨다.
또한, 산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이 된다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하여 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 중에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 층 중이나 각각 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(Secondary Ion Mass Spectrometry) 분석에서 어림잡을 수 있는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이 되는 영역을 갖도록 제어한다. 또한, 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하가 되는 영역을 갖도록 제어한다. 또한, 예컨대 산화물 반도체층 중 어느 깊이에서 또는 산화물 반도체층 중 어느 영역에서, 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시키는 경우가 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 예컨대 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이 되는 영역을 갖도록 제어한다. 또한, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이 되는 영역을 갖도록 제어한다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터의 오프 전류는 매우 작다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm∼수zA/μm까지 저감할 수 있게 된다.
또한, 트랜지스터의 게이트 절연막으로서는 실리콘이 포함되는 절연막이 많이 사용되기 때문에, 산화물 반도체층의 채널이 되는 영역은 상기 이유에 의하여 본 발명의 일 형태에 따른 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어가 산란되어 트랜지스터의 전계 효과 이동도가 낮게 된다. 이러한 관점에서 봐도, 산화물 반도체층의 채널이 되는 영역은 게이트 절연막으로부터 멀리하는 것이 바람직하다고 할 수 있다.
따라서, 산화물 반도체층(130)을 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 적층 구조로 함으로써, 산화물 반도체층(130b)에 채널을 형성할 수 있어, 높은 전계 효과 이동도 및 안정적인 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 밴드 구조에서는 전도대 하단의 에너지가 연속적으로 변화된다. 이는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 조성이 근사함으로써 산소가 상호적으로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 조성이 다른 층으로 이루어지는 적층체이지만, 물성적으로 연속이라고 할 수도 있고, 도면에서 상기 적층체 각각의 계면은 점선으로 도시하였다.
주성분을 공통으로 하여 적층된 산화물 반도체층(130)은 각 층을 단순히 적층하지 않고, 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 우물 구조(U Shape Well))이 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 바와 같은 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약 적층된 산화물 반도체층의 층 사이에 불순물이 혼재되어 있으면 에너지 밴드의 연속성이 상실되어 계면에서 캐리어가 포획되거나 또는 재결합되어 소멸된다.
예를 들어, 산화물 반도체층(130a) 및 산화물 반도체층(130c)에는, In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6[원자수비] 등의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 산화물 반도체층(130b)에는 In:Ga:Zn=1:1:1, 2:1:3, 5:5:6, 또는 3:1:2[원자수비] 등의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 원자수비는 각각 ±20%의 오차 변동을 포함한다.
산화물 반도체층(130)에서의 산화물 반도체층(130b)은 웰(우물)이 되어, 채널은 산화물 반도체층(130b)에 형성된다. 또한, 산화물 반도체층(130)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형 우물이라고 부를 수도 있다. 또한, 이와 같은 구성으로 형성된 채널을 매립 채널이라고 할 수도 있다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130c)과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 산화물 반도체층(130a) 및 산화물 반도체층(130c)이 있음으로써, 산화물 반도체층(130b)과 상기 트랩 준위를 멀리할 수 있다.
다만, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 전도대 하단의 에너지와, 산화물 반도체층(130b)의 전도대 하단의 에너지 차이가 작은 경우, 산화물 반도체층(130b)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 전자가 트랩 준위에 포획됨으로써, 절연층 계면에 마이너스의 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되는 것이 바람직하다. 특히 c축으로 배향된 결정을 사용함으로써, 트랜지스터에 안정적인 전기 특성을 부여할 수 있다. 또한, c축으로 배향된 결정은 변형에 강하며, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140), 및 드레인 전극층으로서 작용하는 도전층(150)에는, 예컨대, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금으로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합되기 쉬운 Ti이나, 나중에 수행되는 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 W을 사용하는 것이 더 바람직하다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 또한, 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는 예컨대 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체층으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접촉된 산화물 반도체층의 일부의 영역에서는 산화물 반도체층 중의 산소가 이탈되어 산소 빈자리가 형성된다. 층 중에 약간 포함되는 수소와 상기 산소 빈자리가 결합됨으로써, 상기 영역은 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(160)은 상술한 재료를 사용한 적층이라도 좋다. 또한, 절연층(160)에 La, 질소, Zr 등을 불순물로서 포함하여도 좋다.
또한, 절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은 예컨대, 산소, 질소, 실리콘, 하프늄 등을 포함한다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘에 대하여 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 높은 비유전율을 갖는다. 따라서, 오프 전류가 낮은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
그런데, 결정 구조를 갖는 산화 하프늄의 피형성면은 결함에 기인한 계면 준위를 포함하는 경우가 있다. 상기 계면 준위는 트랩 중심으로서 기능한다. 그러므로, 산화 하프늄이 트랜지스터의 채널 영역에 근접하여 배치되면, 상기 계면 준위에 의하여 트랜지스터의 전기 특성이 열화된다. 그래서, 상기 계면 준위의 영향을 저감하기 위하여 트랜지스터의 채널 영역과 산화 하프늄 사이에 다른 막을 배치함으로써 서로 이격시키는 것이 바람직하다. 이 막은 완충 기능을 갖는다. 완충 기능을 갖는 막은 절연층(160)에 포함되는 막이라도 좋고, 산화물 반도체막에 포함되는 막이라도 좋다. 즉, 완충 기능을 갖는 막으로서는 산화 실리콘, 산화질화 실리콘, 산화물 반도체 등을 사용할 수 있다. 또한, 완충 기능을 갖는 막에는, 예컨대 채널 영역이 되는 반도체보다 에너지 갭이 큰 반도체 또는 절연체를 사용한다. 또는, 완충 기능을 갖는 막에는, 예컨대 채널 영역이 되는 반도체보다 전자 친화력이 작은 반도체 또는 절연체를 사용한다. 또는, 완충 기능을 갖는 막에는, 예컨대 채널 영역이 되는 반도체보다 이온화 에너지가 큰 반도체 또는 절연체를 사용한다.
한편, 상술한 결정 구조를 갖는 산화 하프늄의 피형성면에서의 계면 준위(트랩 중심)에 전하를 포획시킴으로써, 트랜지스터의 문턱 전압을 제어할 수 있는 경우가 있다. 상기 전하를 안정적으로 존재시키기 위해서는, 예컨대 채널 영역과 산화 하프늄 사이에 산화 하프늄보다 에너지 갭이 큰 반도체 또는 절연체를 배치하면 좋다. 또는, 산화 하프늄보다 전자 친화력이 작은 반도체 또는 절연체를 배치하면 좋다. 또는, 완충 기능을 갖는 막에는 산화 하프늄보다 이온화 에너지가 큰 반도체 또는 절연체를 배치하면 좋다. 이와 같은 반도체 또는 절연체를 사용함으로써, 계면 준위에 포획된 전하가 방출되기 어렵게 되어, 전하를 오랫동안 유지할 수 있다.
이러한 절연체로서, 예컨대 산화 실리콘, 산화질화 실리콘을 들 수 있다. 절연층(160) 내의 계면 준위에 전하를 포획시키기 위해서는 산화물 반도체층(130)으로부터 게이트 전극층(도전층(170))을 향하여 전자를 이동시키면 좋다. 구체적인 예로서는 높은 온도(예컨대 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서 게이트 전극층(도전층(170))의 전위를 소스 전극이나 드레인 전극의 전위보다 높은 상태로 하여 1초 이상, 대표적으로는 1분 이상 유지하면 좋다.
이와 같이 절연층(160) 등의 계면 준위에 원하는 양의 전자를 포획시킨 트랜지스터는 문턱 전압이 플러스 측으로 시프트된다. 게이트 전극층(도전층(170))의 전압이나 전압을 인가하는 시간을 조정함으로써, 전자를 포획시키는 양(문턱 전압의 변동량)을 제어할 수 있다. 또한, 전하를 포획시킬 수 있으면, 절연층(160) 내가 아니라도 된다. 같은 구조를 갖는 적층막을 다른 절연층에 사용하여도 좋다.
또한, 산화물 반도체층(130)과 접촉되는 절연층(120) 및 절연층(160)에서는 질소 산화물에 기인하는 준위 밀도가 낮은 영역을 가져도 좋다. 질소 산화물의 준위 밀도가 낮은 산화물 절연층으로서 질소 산화물의 방출량이 적은 산화질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 이탈 가스 분석법(TDS(Thermal Desorption Spectroscopy))에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하인 가열 처리에 의한 방출량으로 한다.
절연층(120) 및 절연층(160)으로서 상기 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압이 시프트되는 것을 저감할 수 있어 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는, 예컨대 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물로부터 선택된 복수의 재료의 적층이라도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전층(171)에 질화 탄탈럼, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다.
절연층(175)에는, 수소가 포함되는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재된 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소가 포함되는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 차단막으로서도 작용하여, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 2에 기재된 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에, 수소나 수분 등의 불순물이 산화물 반도체층(130)으로 혼입되거나, 산소가 산화물 반도체층으로부터 방출되거나, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 보호막으로서 사용하기 적합하다. 또한, 산화 알루미늄막에 포함되는 산소를 산화물 반도체층 중으로 확산시킬 수도 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 상기 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연층은 상기 재료를 사용한 적층이라도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소는 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 빈자리에 산소를 보전(補塡)할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치를 고집적화하기 위해서는 트랜지스터의 미세화가 필수적이다. 한편, 트랜지스터를 미세화함에 따라 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면 온 전류가 저하된다.
본 발명의 일 형태에 따른 트랜지스터(107)~트랜지스터(112)에서는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되고, 채널 형성층과 게이트 절연막이 접촉되지 않는 구성이 된다. 그러므로, 채널 형성층과 게이트 절연막 사이의 계면에서 생기는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 상술한 바와 같이, 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 대해서는 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되게 되어 실효적인 채널 폭이 확대되기 때문에, 온 전류를 더 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 산화물 반도체층(130)이 2층 또는 3층으로 이루어지는 트랜지스터를 사용하는 경우에는, 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130a) 위에 형성함으로써 계면 준위를 형성하기 어렵게 한다. 또한, 본 발명의 일 형태에 따른 산화물 반도체층(130)이 3층으로 이루어지는 트랜지스터를 사용하는 경우에는, 산화물 반도체층(130b)을 3층 구조의 중간에 위치하는 층으로 함으로써 위 및 아래로부터 불순물이 혼입되는 것으로 인한 영향을 배제할 수도 있다. 그러므로, 상술한 트랜지스터의 온 전류 향상에 더하여, 문턱 전압의 안정화나 S값(서브스레시홀드 값)의 저감을 도모할 수 있다. 따라서, Icut(게이트 전압(VG)이 0V일 때의 전류)를 줄일 수 있어 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태에 따른 트랜지스터는, 미세화에 따른 전기 특성의 열화를 억제할 수 있기 때문에, 집적도가 높은 반도체 장치의 형성에 적합하다고 할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 5에서 설명한 트랜지스터(101) 및 트랜지스터(107)의 제작 방법을 설명한다.
먼저, 기판(115)에 포함되는 실리콘 트랜지스터의 제작 방법의 일례를 설명한다. 실리콘 기판으로서는 n-형 단결정 실리콘 기판을 사용하고 표면에 절연층(필드 산화막이라고도 함)으로 분리한 소자 형성 영역을 형성한다. 소자 분리 영역의 형성은 LOCOS(Local Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법 등을 사용할 수 있다.
여기서 기판은 단결정 실리콘 기판에 한정되지 않고 SOI(Silicon on Insulator) 기판 등을 사용할 수도 있다.
다음에 소자 형성 영역을 덮도록 게이트 절연막을 형성한다. 예를 들어, 가열 처리를 수행하여 소자 형성 영역의 표면을 산화시킴으로써 산화 실리콘막을 형성한다. 또한, 산화 실리콘막을 형성한 후에 질화 처리를 수행함으로써 산화 실리콘막의 표면을 질화시켜도 좋다.
다음에 게이트 절연막을 덮도록 도전막을 형성한다. 도전막으로서는 Ta, W, Ti, Mo, Al, Cu, Cr, Nb 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들의 원소를 질소화한 금속 질화막으로 형성할 수도 있다. 그 외에도, 인 등의 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체 재료로 형성할 수도 있다.
다음에 도전막을 선택적으로 에칭함으로써 게이트 절연막 위에 게이트 전극층을 형성한다.
다음에 게이트 전극층을 덮도록 산화 실리콘막 또는 질화 실리콘막 등의 절연막을 형성하고 에치 백을 수행하여 게이트 전극층의 측면에 사이드 월을 형성한다.
다음에 소자 형성 영역 외를 덮도록 레지스트 마스크를 선택적으로 형성하고 상기 레지스트 마스크 및 게이트 전극층을 마스크로 하여 불순물 원소를 도입함으로써 p+형 불순물 영역을 형성한다. 여기서는 p-ch형 트랜지스터를 형성하기 위하여 불순물 원소로서 p형을 부여하는 불순물 원소인 B나 Ga 등을 사용할 수 있다.
다음에 포토다이오드를 제작하기 위하여 레지스트 마스크를 선택적으로 형성한다. 여기서는 단결정 기판에서 상기 트랜지스터가 형성된 면과 같은 면 위에 포토다이오드의 캐소드를 형성하기 위하여 n형을 부여하는 불순물 원소인 인(P)이나 비소(As)를 도입함으로써 n+형의 얕은 불순물 영역을 형성한다. 또한, 포토다이오드의 애노드와 배선을 전기적으로 접속시키기 위한 p+형의 깊은 불순물 영역을 형성하여도 좋다. 또한 포토다이오드의 애노드(p+형의 얕은 불순물 영역)는, 나중의 공정에서 단결정 실리콘 기판에 포토다이오드의 캐소드가 형성된 면과 반대 면에 형성한다.
여기서 도 1의 (A)에 도시된 바와 같이, 포토다이오드의 측면과 접촉되는 영역을 에칭에 의하여 개구하고, 상기 개구부에 절연층을 제공한다. 상기 절연층으로서는 산화 실리콘층, 질화 실리콘층 등을 사용할 수 있고 CVD(Chemical Vapor Deposition)법 등의 성막법이나 열산화법 등에 의하여 형성할 수 있다.
이상에 의하여 실리콘 기판에 활성 영역을 갖는 p-ch형 트랜지스터, 및 포토다이오드가 완성된다. 또한, 상기 트랜지스터 위에는 질화 실리콘막 등의 패시베이션막을 형성하는 것이 바람직하다.
다음에 트랜지스터를 형성한 실리콘 기판 위에 산화 실리콘막 등으로 층간 절연막을 형성하고, 각종 도전체 및 각종 배선층을 형성한다. 또한, 실시형태 1에서 설명한 바와 같이, 수소가 확산되는 것을 방지하는 산화 알루미늄 등의 절연층을 형성한다. 기판(115)에는 상술한 트랜지스터 및 포토다이오드가 형성된 실리콘 기판, 상기 실리콘 기판 위에 형성된 층간 절연층, 배선층, 및 도전체 등이 포함된다.
이어서, 도 40 및 도 41을 사용하여 트랜지스터(102)의 제작 방법을 설명한다. 또한, 도면의 왼쪽은 채널 길이 방향의 트랜지스터의 단면도이고, 도면의 오른쪽은 채널 폭 방향의 트랜지스터의 단면도다. 또한, 채널 폭 방향의 도면은 확대도이기 때문에 각 요소의 외견상의 막 두께는 좌우의 도면으로 상이하다.
산화물 반도체층(130)이 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로 이루어지는 3층 구조인 경우를 예시하였다. 산화물 반도체층(130)이 2층 구조를 갖는 경우에는 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 2층으로 이루어지도록 하면 좋다. 또한, 산화물 반도체층(130)이 단층 구조를 갖는 경우에는 산화물 반도체층(130b)의 1층으로 이루어지도록 하면 좋다.
먼저, 기판(115) 위에 절연층(120)을 형성한다. 기판(115)의 종류 및 절연층(120)의 재질은 실시형태 6의 설명을 참조할 수 있다. 또한, 절연층(120)은, 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법 등을 사용하여 형성할 수 있다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리법 등을 사용하여 절연층(120)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써 절연층(120)으로부터 산화물 반도체층(130)으로 산소를 더 쉽게 공급할 수 있다.
또한, 기판(115)의 표면이 절연체이고 나중에 제공되는 산화물 반도체층(130)으로 불순물이 확산되는 것으로 인한 영향이 없는 경우에는, 절연층(120)을 제공하지 않는 구성으로 할 수 있다.
다음에, 절연층(120) 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A), 산화물 반도체층(130b)이 되는 산화물 반도체막(130B), 및 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 스퍼터링법, CVD법, MBE법 등을 사용하여 형성한다(도 40의 (A) 참조).
산화물 반도체층(130)이 적층 구조인 경우, 산화물 반도체막은 로드록실을 구비한 멀티 체임버 방식의 성막 장치(예컨대 스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체에는 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)할 수 있으며, 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있으면 바람직하다. 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 탄소 성분이나 수분 등을 포함하는 기체가 역류되지 않도록 해 두는 것이 바람직하다. 터보 분자 펌프와 크라이오 펌프가 조합된 배기계를 사용하여도 좋다.
고순도 진성 산화물 반도체를 얻기 위해서는 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스를 고순도화하는 것이 바람직하지만 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스를 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화함으로써 산화물 반도체막에 수분 등이 침입되는 것을 가능한 한 방지할 수 있다.
산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)에는 실시형태 6에서 설명한 재료를 사용할 수 있다. 성막법으로서 스퍼터링법을 사용하는 경우에는, 실시형태 6에서 설명한 재료를 타깃으로 하여 성막할 수 있다.
다만, 실시형태 6에 자세히 기재된 바와 같이, 산화물 반도체막(130B)에는 산화물 반도체막(130A) 및 산화물 반도체막(130C)보다 전자 친화력이 큰 재료를 사용한다.
또한, 스퍼터링법을 사용하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다.
산화물 반도체막(130C)을 형성한 후에, 제 1 가열 처리를 수행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압에서 수행하면 좋다. 또한, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 제 1 가열 처리에 의하여, 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C) 사이의 결정성을 높이고, 또한 절연층(120), 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 제 1 가열 처리는, 나중에 기재되는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 형성하는 에칭을 수행한 후에 수행하여도 좋다.
다음에, 산화물 반도체막(130A) 위에 제 1 도전층을 형성한다. 제 1 도전층은 예컨대 다음과 같은 방법을 사용하여 형성할 수 있다.
먼저, 산화물 반도체막(130A) 위에 제 1 도전막을 형성한다. 제 1 도전막으로서는, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금으로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다.
다음에, 제 1 도전막 위에 레지스트막을 형성하고, 상기 레지스트막에 대하여 전자 빔 노광, 액침(液浸) 노광, EUV 노광 등의 방법을 사용하여 노광하여 현상 처리를 수행함으로써 제 1 레지스트 마스크를 형성한다. 또한, 제 1 도전막과 레지스트막 사이에는 밀착제로서 유기 도포막을 형성하는 것이 바람직하다. 또한, 나노 임프린트 리소그래피법을 사용하여 제 1 레지스트 마스크를 형성하여도 좋다.
다음에, 제 1 레지스트 마스크를 사용하여 제 1 도전막을 선택적으로 에칭하여, 제 1 레지스트 마스크를 애싱함으로써 도전층을 형성한다.
다음에, 상기 도전층을 하드 마스크로서 사용하여 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)을 선택적으로 에칭하여, 상기 도전층을 제외하여 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 적층으로 이루어진 산화물 반도체층(130)을 형성한다(도 40의 (B) 참조). 또한, 상기 도전층을 형성하지 않고 제 1 레지스트 마스크를 사용하여 산화물 반도체층(130)을 형성하여도 좋다. 여기서 산화물 반도체층(130)에 대하여 산소 이온을 주입하여도 좋다.
다음에, 산화물 반도체층(130)을 덮도록 제 2 도전막을 형성한다. 제 2 도전막으로서는, 실시형태 6에서 설명한 도전층(140) 및 도전층(150)에 사용할 수 있는 재료로 형성하면 좋다. 제 2 도전막은 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
다음에, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성한다. 그리고, 제 2 도전막의 일부를 에칭하여 도전층(140) 및 도전층(150)을 형성한다(도 40의 (C) 참조).
다음에, 산화물 반도체층(130), 도전층(140), 및 도전층(150) 위에 게이트 절연막이 되는 절연막(160A)을 형성한다. 절연막(160A)은 실시형태 6에서 설명한 절연층(160)에 사용할 수 있는 재료로 형성하면 좋다. 절연막(160A)은, 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
다음에, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 마찬가지의 조건으로 수행할 수 있다. 제 2 가열 처리에 의하여 산화물 반도체층(130)에 주입한 산소를 산화물 반도체층(130) 전체로 확산시킬 수 있다. 또한, 제 2 가열 처리를 수행하지 않고 제 3 가열 처리로 상기 효과를 얻어도 좋다.
다음에 절연막(160A) 위에 도전층(170)이 되는 제 3 도전막(171A) 및 제 4 도전막(172A)을 형성한다. 제 3 도전막(171A) 및 제 4 도전막(172A)은 실시형태 6에서 설명한 도전층(171) 및 도전층(172)에 사용할 수 있는 재료로 형성하면 좋다. 제 3 도전막(171A) 및 제 4 도전막(172A)은 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
다음에 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 41의 (A) 참조). 그리고 제 3 레지스트 마스크(156)를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 및 절연막(160A)을 선택적으로 에칭하여, 도전층(171) 및 도전층(172)으로 이루어지는 도전층(170), 및 절연층(160)을 형성한다(도 41의 (B) 참조).
다음에 산화물 반도체층(130), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170) 위에 절연층(175)을 형성한다. 절연층(175)의 재질은 실시형태 6에 기재된 설명을 참조할 수 있다. 트랜지스터(101)의 경우에는 산화 알루미늄막을 사용하는 것이 바람직하다. 또한, 절연층(175)은, 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
다음에, 절연층(175) 위에 절연층(180)을 형성한다(도 41의 (C) 참조). 절연층(180)의 재질은 실시형태 6에 기재된 설명을 참조할 수 있다. 또한, 절연층(180)은, 스퍼터링법, CVD법, MBE법 등을 사용하여 형성할 수 있다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리법 등을 사용하여 절연층(175) 및/또는 절연층(180)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써 절연층(175) 및/또는 절연층(180)으로부터 산화물 반도체층(130)으로 산소를 더 쉽게 공급할 수 있다.
다음에, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 마찬가지의 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여 절연층(120), 절연층(175), 절연층(180)으로부터 과잉 산소가 방출되기 쉬워져 산화물 반도체층(130)의 산소 빈자리를 저감할 수 있다.
다음에 트랜지스터(107)의 제작 방법에 대하여 설명한다. 또한, 상술한 트랜지스터(101)의 제작 방법과 중복하는 공정의 자세한 설명은 생략한다.
기판(115) 위에 절연층(120)을 형성하고, 상기 절연층 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A), 및 산화물 반도체층(130b)이 되는 산화물 반도체막(130B)을 스퍼터링법, CVD법, MBE법 등을 사용하여 형성한다(도 42의 (A) 참조).
다음에 제 1 도전막을 산화물 반도체막(130B) 위에 형성하고, 상술한 방법과 마찬가지로 제 1 레지스트 마스크를 사용하여 도전층을 형성한다. 그리고 상기 도전층을 하드 마스크로 하여 산화물 반도체막(130A) 및 산화물 반도체막(130B)을 선택적으로 에칭하여 상기 도전층을 제외하여 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어지는 적층을 형성한다(도 42의 (B) 참조). 또한, 하드 마스크를 형성하지 않고 제 1 레지스트 마스크를 사용하여 상기 적층을 형성하여도 좋다. 여기서 산화물 반도체층(130)에 대하여 산소 이온을 주입하여도 좋다.
다음에 상기 적층을 덮도록 제 2 도전막을 형성한다. 그리고 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 사용하여 제 2 도전막의 일부를 에칭하여 도전층(140) 및 도전층(150)을 형성한다(도 42의 (C) 참조).
다음에, 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층 위, 및 도전층(140) 및 도전층(150) 위에, 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 형성한다. 또한, 산화물 반도체막(130C) 위에 게이트 절연막이 되는 절연막(160A), 및 도전층(170)이 되는 제 3 도전막(171A) 및 제 4 도전막(172A)을 형성한다.
다음에 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 43의 (A) 참조). 그리고 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 절연막(160A), 및 산화물 반도체막(130C)을 선택적으로 에칭하여 도전층(171) 및 도전층(172)으로 이루어지는 도전층(170), 절연층(160), 및 산화물 반도체층(130c)을 형성한다(도 43의 (B) 참조). 또한, 절연막(160A) 및 산화물 반도체막(130C)을 제 4 레지스트 마스크를 사용하여 에칭함으로써 트랜지스터(108)를 제작할 수 있다.
다음에 절연층(120), 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 산화물 반도체층(130c)), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170) 위에 절연층(175) 및 절연층(180)을 형성한다(도 43의 (C) 참조).
상술한 공정을 거쳐 트랜지스터(107)를 제작할 수 있다.
또한, 본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있지만, 다른 방법(예컨대 열 CVD법)에 의하여 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등을 들 수 있다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의하여 결함이 생성되지 않는다는 이점을 갖는다.
또한, 열 CVD법에서는 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 체임버 내를 대기압 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시켜, 이를 반복함으로써 성막을 수행한다. 원료 가스와 함께 불할성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이 때 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고 나서 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응하여 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스가 제 1 층에 흡착되어 반응하여 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 복수 횟수 반복함으로써 스텝 커버리지가 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예컨대 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 이들의 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막이 형성되는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막이 형성되는 경우에는, 용매와 알루미늄 전구체가 포함되는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등을 들 수 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 실리콘막이 형성되는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시켜, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 텅스텐막이 형성되는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막, 예컨대 In-Ga-Zn-O막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, 및 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H가 포함되지 않는 O3 가스를 사용하는 것이 바람직하다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 8)
이하에서 본 발명의 일 형태에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
또한, 본 명세서에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 가리킨다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 가리킨다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 가리킨다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지에 의하여도 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 대략 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 대략 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조를 해석하면, 예컨대 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때에 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 외의 원소다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 빈자리는 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리가 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)을 갖게 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출할 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부를 확인할 수 있는 영역과 결정부를 명확히 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, 예컨대 nc-OS막의 고분해능 TEM 이미지에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예컨대 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예컨대 50nm 이상)의 전자빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자빔을 사용하는 나노 전자빔 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 전자빔 회절을 수행하면, 원주상으로 분포된 스폿이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 전자빔 회절을 수행하면, 환상 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 중에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막을 일례로서 들 수 있다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대하여, XRD 장치를 이용하여 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여, 나노 전자빔 회절을 수행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
amorphous-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부를 명확히 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 갖는다. amorphous-like OS막은 TEM 관찰과 같은 미량의 전자 조사에 의해서도 결정화되어 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 예컨대 비정질 산화물 반도체막, amorphous-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 갖는 적층막이라도 좋다.
본 실시형태에 기재된 구성은, 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
이하에서는 본 발명의 일 형태에 따른 트랜지스터의 밴드 구조에 대하여 설명한다.
도 44의 (A)는 본 발명의 일 형태에 따른 산화물 반도체층을 갖는 트랜지스터의 단면도다.
도 44의 (A)에 도시된 트랜지스터는 기판(400) 위의 절연층(401)과, 절연층(401) 위의 도전층(404a)과, 도전층(404a) 위의 도전층(404b)과, 절연층(401), 도전층(404a), 및 도전층(404b) 위의 절연층(402a)과, 절연층(402a) 위의 절연층(402b)과, 절연층(402b) 위의 반도체층(406a)과, 반도체층(406a) 위의 반도체층(406b)과, 반도체층(406b) 위의 절연층(412)과, 절연층(412) 위의 도전층(414a)과, 도전층(414a) 위의 도전층(414b)과, 절연층(402b), 반도체층(406a), 반도체층(406b), 절연층(412), 도전층(414a), 및 도전층(414b) 위의 절연층(408)과, 절연층(408) 위의 절연층(418)과, 절연층(418) 위의 도전층(416a1) 및 도전층(416b1)과, 도전층(416a1) 위의 도전층(416a2)과, 도전층(416b1) 위의 도전층(416b2)과, 절연층(418), 도전층(416a2), 및 도전층(416b2) 위의 절연층(428)을 갖는다.
절연층(401)은 트랜지스터의 채널 형성 영역에 구리 등의 불순물이 혼입되는 것을 억제하는 기능을 가져도 좋다.
도전층(404a) 및 도전층(404b)의 적층을 총칭하여 도전층(404)이라고 부른다. 도전층(404)은 트랜지스터의 게이트 전극으로서 기능한다. 또한, 도전층(404)은 트랜지스터의 채널 형성 영역 등을 차광하는 기능을 가져도 좋다.
절연층(402a) 및 절연층(402b)을 총칭하여 절연층(402)이라고 부른다. 절연층(402)은 트랜지스터의 게이트 절연층으로서 기능한다. 또한, 절연층(402a)은 트랜지스터의 채널 형성 영역에 구리 등의 불순물이 혼입되는 것을 억제하는 기능을 가져도 좋다.
반도체층(406a) 및 반도체층(406b)을 총칭하여 반도체층(406)이라고 부른다. 반도체층(406)은 트랜지스터의 채널 형성 영역으로서 기능한다. 예컨대 반도체층(406a)은 상술한 실시형태에 기재된 산화물 반도체층(130b)에 상당하고, 반도체층(406b)은 상술한 실시형태에 기재된 산화물 반도체층(130c)에 상당한다.
또한, 반도체층(406a)은 절연층(412), 도전층(414a), 도전층(414b)과 중첩되지 않는 영역(407a1) 및 영역(407b1)을 갖는다. 또한, 반도체층(406b)은 절연층(412), 도전층(414a), 도전층(414b)과 중첩되지 않는 영역(407a2) 및 영역(407b2)을 갖는다. 영역(407a1) 및 영역(407b1)은 반도체층(406a)의 절연층(412), 도전층(414a), 도전층(414b)과 중첩되는 영역보다 저항이 낮은 영역이다. 또한, 영역(407a2) 및 영역(407b2)은 반도체층(406b)의 절연층(412), 도전층(414a), 도전층(414b)과 중첩되는 영역보다 저항이 낮은 영역이다. 또한, 저항이 낮은 영역을 캐리어 밀도가 높은 영역이라고 부를 수도 있다.
또한, 영역(407a1) 및 영역(407a2)을 총칭하여 영역(407a)이라고 부른다. 또한, 영역(407b1) 및 영역(407b2)을 총칭하여 영역(407b)이라고 부른다. 영역(407a) 및 영역(407b)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
도전층(414a) 및 도전층(414b)을 총칭하여 도전층(414)이라고 부른다. 도전층(414)은 트랜지스터의 게이트 전극으로서 기능한다. 또는, 도전층(414)은 트랜지스터의 채널 형성 영역 등을 차광하는 기능을 가져도 좋다.
절연층(412)은 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(408)은 트랜지스터의 채널 형성 영역에 도전층(416a2) 및 도전층(416b2) 등에 포함되는 구리 등의 불순물이 혼입되는 것을 억제하는 기능을 가져도 좋다.
절연층(418)은 트랜지스터의 층간 절연층으로서의 기능을 가져도 좋고 이로써, 트랜지스터의 각 배선간의 기생 용량을 저감할 수 있다.
도전층(416a1) 및 도전층(416a2)을 총칭하여 도전층(416a)이라고 부른다. 또한, 도전층(416b1) 및 도전층(416b2)을 총칭하여 도전층(416b)이라고 부른다. 도전층(416a) 및 도전층(416b)은 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
절연층(428)은 트랜지스터의 채널 형성 영역에 불순물이 혼입되는 것을 억제하는 기능을 가져도 좋다.
여기서 도 44의 (B)에 트랜지스터의 채널 형성 영역을 포함하는 P1-P2단면에서의 밴드 구조를 도시하였다. 또한, 반도체층(406a)은 반도체층(406b)보다 에너지 갭이 약간 작은 것으로 한다. 또한, 절연층(402a), 절연층(402b), 및 절연층(412)은 반도체층(406a) 및 반도체층(406b)보다 에너지 갭이 충분히 큰 것으로 한다. 또한, 반도체층(406a), 반도체층(406b), 절연층(402a), 절연층(402b), 및 절연층(412)의 페르미 준위(Ef이라고 표기함)는 각각의 진성 페르미 준위(Ei라고 표기함)의 위치로 한다. 또한, 도전층(404) 및 도전층(414)의 일 함수는 상기 페르미 준위와 같은 위치로 한다.
게이트 전압을 트랜지스터의 문턱 전압 이상으로 한 경우, 반도체층(406a)과 반도체층(406b) 사이의 전도대 하단의 에너지 차이로 인하여 전자가 반도체층(406a)을 우선적으로 흐른다. 즉, 반도체층(406a)에 전자가 매립되는 것으로 추정할 수 있다. 또한, 전도대 하단의 에너지를 Ec라고 표기하고, 가전자대 상단의 에너지를 Ev라고 표기한다.
따라서 본 발명의 일 형태에 따른 트랜지스터는 전자가 매립됨으로써 계면 산란의 영향이 저감된다. 그러므로 본 발명의 일 형태에 따른 트랜지스터는 채널 저항이 작다.
다음에 도 44의 (C)에 트랜지스터의 소스 영역 또는 드레인 영역을 포함하는 Q1-Q2단면에서의 밴드 구조를 도시하였다. 또한, 영역(407a1), 영역(407b1), 영역(407a2), 및 영역(407b2)은 축퇴 상태로 한다. 또한, 영역(407b1)에서 반도체층(406a)의 페르미 준위는 전도대 하단의 에너지와 같은 정도로 한다. 또한, 영역(407b2)에서 반도체층(406b)의 페르미 준위는 전도대 하단의 에너지와 같은 정도로 한다. 영역(407a1) 및 영역(407a2)도 마찬가지다.
이 때 소스 전극 또는 드레인 전극으로서 기능하는 도전층(416b)과, 영역(407b2) 사이는 에너지 장벽이 충분히 작기 때문에 오믹 접촉이 된다. 또한, 영역(407b2)과 영역(407b1)은 오믹 접촉이 된다. 마찬가지로 소스 전극 또는 드레인 전극으로서 기능하는 도전층(416a)과, 영역(407a2) 사이는 에너지 장벽이 충분히 작기 때문에 오믹 접촉이 된다. 또한, 영역(407a2)과 영역(407a1)은 오믹 접촉이 된다. 따라서 도전층(416a) 및 도전층(416b)과, 반도체층(406a) 및 반도체층(406b) 사이에서 전자가 신속하게 수수되는 것을 알 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 소스 전극 및 드레인 전극과 채널 형성 영역 사이에서 전자를 신속하게 수수할 수 있으며 채널 저항이 작고 오프 전류가 매우 낮은 트랜지스터다. 즉 뛰어난 스위칭 특성을 갖는 트랜지스터인 것을 알 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 10)
본 실시형태에서는 산화물 반도체층 중의 산소 빈자리 및 상기 산소 빈자리가 결합되는 수소의 효과에 대하여 설명한다.
<(1) VoH의 형성, 및 안정성>
산화물 반도체막(이하, IGZO라고 기재함)이 완전한 결정인 경우, 실온에서는 H는 우선적으로 ab면을 따라 확산된다. 또한, 450℃로 가열 처리를 수행할 때에는 H는 ab면 및 c축 방향으로 각각 확산된다. 그래서 여기서는 IGZO에 산소 빈자리(Vo)가 존재하는 경우, H가 산소 빈자리(Vo) 중에 들어가기 쉬운지 아닌지에 대하여 설명한다. 여기서 산소 빈자리(Vo) 중에 H가 있는 상태를 VoH라고 나타낸다.
계산에는 도 45에 도시된 InGaZnO4결정 모델을 사용하였다. 여기서 VoH 중의 H가 Vo로부터 방출되어 산소와 결합되는 반응 경로의 활성화 장벽(Ea)을 NEB(Nudged Elastic Band)법을 사용하여 계산하였다. 계산 조건을 표 1에 나타낸다.
[표 1]
또한, InGaZnO4결정 모델에서, 산소 원자가 결합되는 금속 원소 및 이 개수의 차이로부터 도 45에 도시된 바와 같이, 4종의 산소 원자(1)~산소 원자(4)가 있다. 여기서는 산소 빈자리(Vo)를 형성하기 쉬운 산소 원자(1) 및 산소 원자(2)에 대하여 계산하였다.
먼저, 3개의 In과 하나의 Zn을 결합시킨 산소 원자(1)에 대하여 계산하였다.
초기 상태의 모델을 도 46의 (A)에 도시하였고, 최종 상태의 모델을 도 46의 (B)에 도시하였다. 또한, 초기 상태 및 최종 상태에서 산출한 활성화 장벽(Ea)을 도 47에 나타냈다. 또한, 여기서 초기 상태란, 산소 원자(1)가 이탈되어 생기는 산소 빈자리(Vo) 중에 수소 원자가 존재하는 상태(VoH)를 가리키고, 최종 상태란, 산소 빈자리(Vo)로부터 수소 원자가 이동하여 하나의 Ga 및 2개의 Zn이 결합된 산소 원자와 결합된 상태(H-O)를 가리킨다.
계산한 결과, 산소 빈자리(Vo) 중의 수소 원자가 이동하여 다른 산소 원자와 결합되기 위해서는 1.52eV 정도의 에너지가 필요한 반면 산소 원자와 결합된 수소 원자가 산소 빈자리(Vo) 중으로 이동하기 위해서는 0.46eV 정도의 에너지가 필요하다.
여기서, 계산에 의하여 얻어진 활성화 장벽(Ea)과 수학식 1에 의하여 반응 빈도(Γ)를 산출하였다. 또한, 수학식 1에서 kB는 볼츠만 상수이고 T는 절대 온도다.
빈도 인자(ν)=1013[1/sec]로 가정하여 350℃에서의 반응 빈도를 산출하였다. 도 46의 (A)에 도시된 모델로부터 도 46의 (B)에 도시된 모델로 수소 원자가 이동하는 빈도는 5.52×100[1/sec]이었다. 또한, 도 46의 (B)에 도시된 모델로부터 도 46의 (A)에 도시된 모델로 수소 원자가 이동하는 빈도는 1.82×109[1/sec]이었다. 따라서 IGZO 중으로 확산되는 수소 원자는 VoH를 형성하기 쉽고 일단 VoH를 형성하면 산소 빈자리(Vo)로부터 이탈되기 어렵다고 생각된다.
다음에, 하나의 Ga과 2개의 Zn을 결합시킨 산소 원자(2)에 대하여 계산하였다.
초기 상태의 모델을 도 48의 (A)에 도시하였고, 최종 상태의 모델을 도 48의 (B)에 도시하였다. 또한, 초기 상태 및 최종 상태에서 산출한 활성화 장벽(Ea)을 도 49에 나타냈다. 또한, 여기서 초기 상태란, 산소 원자(2)가 이탈되어 생기는 산소 빈자리(Vo) 중에 수소 원자가 있는 상태(VoH)를 가리키고, 최종 상태란, 산소 빈자리(Vo)로부터 수소 원자가 이동하여 하나의 Ga 및 2개의 Zn이 결합된 산소 원자가 결합된 상태(H-O)를 가리킨다.
계산한 결과, 산소 빈자리(Vo) 중으로 수소 원자가 이동하여 다른 산소 원자와 결합되기 위해서는 1.75eV 정도의 에너지가 필요한 반면 산소 원자와 결합된 수소 원자가 산소 빈자리(Vo) 중에 이동하기 위해서는 0.35eV 정도의 에너지가 필요하다.
또한, 계산에 의하여 얻어진 활성화 장벽(Ea)과 상술한 수학식 1에 의하여 반응 빈도(Γ)를 산출하였다.
빈도 인자(ν)=1013[1/sec]으로 가정하여 350℃에서의 반응 빈도를 산출하였다. 도 48의 (A)에 도시된 모델로부터 도 48의 (B)에 도시된 모델로 수소 원자가 이동하는 빈도는 7.53×10-2[1/sec]이었다. 또한, 도 48의 (B)에 도시된 모델로부터 도 48의 (A)에 도시된 모델로 수소 원자가 이동하는 빈도는 1.44×1010[1/sec]이었다. 따라서 일단 VoH를 형성하면 산소 빈자리(Vo)로부터 수소 원자는 이탈되기 어렵다고 생각된다.
상술한 것으로부터 어닐 시에 IGZO 중의 수소 원자는 확산되기 쉽고 산소 빈자리(Vo)가 있을 경우에는 산소 빈자리(Vo) 중에 포획되어 VoH가 되기 쉬운 것을 알 수 있었다.
<(2) VoH의 천이 레벨>
IGZO 중에서 산소 빈자리(Vo)가 존재하는 경우, 상기 NEB법을 사용한 계산에 따르면 수소 원자는 안정된 VoH를 형성하기 쉽다고 할 수 있다. 그래서 VoH가 캐리어 트랩에 관여되는지 여부를 조사하기 위하여 VoH의 천이 레벨을 산출하였다.
계산에는 InGaZnO4결정 모델(112원자)을 사용하였다. 도 45에 도시된 산소 사이트(1) 및 산소 사이트(2)에 대하여 VoH 모델을 작성하고 천이 레벨을 산출하였다. 계산 조건을 표 2에 나타낸다.
[표 2]
실험 값에 가까운 밴드 갭이 되도록 교환항의 혼합비를 조정함으로써, 결함이 없는 InGaZnO4결정 모델의 밴드 갭은 3.08eV가 되고, 실험 값의 3.15eV와 가까운 결과가 되었다.
결함(D)을 갖는 모델의 천이 레벨(ε(q/q'))은 이하의 수학식 2로 산출된다. 또한, ΔE(Dq)는 결함(D)의 전하(q)에서의 형성 에너지이고 수학식 3으로 산출된다.
수학식 2 및 수학식 3에서, Etot(Dq)는 결함(D)을 포함하는 모델의 전하(q)에서의 모든 에너지, Etot(bulk)는 결함이 없는 모델(완전 결정)의 모든 에너지, Δni는 결함에 관한 원자(i)의 증감수, μi는 원자(i)의 화학 퍼텐셜, εVBM은 결함이 없는 모델에서의 가전자대 상단의 에너지, ΔVq는 정전 퍼텐셜에 관한 보정항, EF는 페르미 에너지를 가리킨다.
산출한 VoH의 천이 레벨을 도 50에 도시하였다. 도 50 중의 수치는 전도대 하단으로부터의 깊이다. 도 50으로부터 산소 원자(1)에 대한 VoH의 천이 레벨은 전도대 하단으로부터 0.05eV 아래에 존재하고, 산소 원자(2)에 대한 VoH의 천이 레벨은 전도대 하단으로부터 0.11eV 아래에 존재하기 때문에 각 VoH는 전자 트랩에 관여한다고 생각된다. 즉 VoH는 도너로서 행동하는 것이 명확하게 되었다. 또한, VoH를 갖는 IGZO는 도전성을 갖는 것이 명확하게 되었다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 11)
본 발명의 일 형태에 따른 촬상 장치, 및 상기 촬상 장치를 포함하는 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 상술한 것 외에, 본 발명의 일 형태에 따른 촬상 장치, 및 상기 촬상 장치를 포함하는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 51에 도시하였다.
도 51의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 갖는다. 또한, 도 51의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(903) 및 표시부(904))를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다. 카메라(909)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 51의 (B)는 휴대 정보 단말이며, 제 1 하우징(911), 표시부(912), 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능을 사용하여 정보의 입출력을 수행할 수 있다. 카메라(919)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 51의 (C)는 디지털 카메라이며, 하우징(921), 셔터 버튼(922), 마이크로폰(923), 발광부(927), 렌즈(925) 등을 갖는다. 렌즈(925)의 초점이 되는 위치에는 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 51의 (D)는 손목시계형 정보 단말이며, 하우징(931), 표시부(932), 리스트 밴드(933), 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이 되어도 좋다. 카메라(939)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 51의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경할 수 있다. 표시부(943)에서의 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 렌즈(945)의 초점이 되는 위치에는 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 51의 (F)는 휴대 전화이며, 하우징(951)에 표시부(952), 마이크로폰(957), 스피커(954), 카메라(959), 입출력 단자(956), 조작용 버튼(955) 등을 갖는다. 카메라(959)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 12)
여기서는 상술한 실시형태에 기재된 트랜지스터의 변형예에 대하여 도 52~도 54를 사용하여 설명한다. 도 52에 도시된 트랜지스터는 기판(821) 위에 있는 절연층(824) 위에 형성된 산화물 반도체층(828)과, 산화물 반도체층(828)에 접촉되는 절연층(837)과, 절연층(837)과 접촉되고 이를 개재하여 산화물 반도체층(828)과 중첩되는 도전층(840)을 갖는다. 또한, 절연층(837)은 게이트 절연막으로서 기능한다. 또한, 도전층(840)은 게이트 전극층으로서 기능한다.
또한, 산화물 반도체층(828)에 접촉되는 절연층(846), 및 절연층(846)에 접촉되는 절연층(847)이 트랜지스터에 제공된다. 또한, 절연층(846) 및 절연층(847)의 개구부에서 산화물 반도체층(828)과 접촉되는 도전층(856) 및 도전층(857)이 트랜지스터에 제공된다. 또한, 도전층(856) 및 도전층(857)은 소스 전극층 및 드레인 전극층으로서 기능한다.
또한, 본 실시형태에 기재된 트랜지스터에 포함되는 도전층, 산화물 반도체층, 및 절연층은 상술한 실시형태에 기재된 것을 적절히 사용할 수 있다.
도 52의 (A)에 도시된 트랜지스터에서, 산화물 반도체층(828)은 도전층(840)과 중첩되는 영역에 형성되는 영역(828a)과, 영역(828a)을 끼우고 불순물 원소를 포함하는 영역(828b) 및 영역(828c)을 갖는다. 또한, 도전층(856)은 영역(828b)과 접촉되고 도전층(857)은 영역(828c)과 접촉된다. 영역(828a)은 채널 영역으로서 기능한다. 영역(828b) 및 영역(828c)은 영역(828a)에 비하여 저항률이 낮다. 영역(828b) 및 영역(828c)은 소스 영역 및 드레인 영역으로서 기능한다.
또는 도 52의 (B)에 도시된 트랜지스터와 같이, 산화물 반도체층(828)에서 도전층(856)과 접촉되는 영역(828d) 및 도전층(857)과 접촉되는 영역(828e)에 불순물 원소가 첨가되지 않아도 된다. 이 경우, 도전층(856)과 접촉되는 영역(828d)과 영역(828a) 사이에 불순물 원소를 갖는 영역(828b), 및 도전층(857)과 접촉되는 영역(828e)과 영역(828a) 사이에 불순물 원소를 갖는 영역(828c)을 갖는다. 또한, 영역(828d) 및 영역(828e)은 도전층(856) 및 도전층(857)에 전압이 인가되면 도전성을 가지기 때문에 소스 영역 및 드레인 영역으로서 기능한다.
또한, 도 52의 (B)에 도시된 트랜지스터는 도전층(856) 및 도전층(857)을 형성한 후, 도전층(840), 도전층(856), 및 도전층(857)을 마스크로 하여 불순물 원소를 산화물 반도체층에 첨가함으로써 형성된다.
도전층(840)에서, 도전층(840)의 단부가 테이퍼 형상이라도 좋다. 즉, 절연층(837) 및 도전층(840)이 접촉되는 면과, 도전층(840)의 측면이 이루는 각도(θ1)가 90° 미만, 10° 이상 85° 이하, 15° 이상 85° 이하, 30° 이상 85° 이하, 45° 이상 85° 이하, 또는 60° 이상 85° 이하라도 좋다. 이로써 절연층(837) 및 도전층(840)의 측면에서의 절연층(846)의 피복성을 높일 수 있다.
다음에 영역(828b) 및 영역(828c)의 변형예에 대하여 설명한다. 또한, 도 52의 (C)~(F)는 도 52의 (A)에 도시된 산화물 반도체층(828)과 이 근방의 확대도다. 여기서 채널 길이(L)란 한 쌍의 불순물 원소를 포함하는 영역의 간격을 가리킨다.
도 52의 (C)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)과 영역(828b)의 경계, 및 영역(828a)과 영역(828c)의 경계가 절연층(837)을 개재하여 도전층(840)의 단부와 일치 또는 대략 일치한다. 즉, 상면 형상에서, 영역(828a)과 영역(828b)의 경계, 및 영역(828a)과 영역(828c)의 경계가 도전층(840)의 단부와 일치 또는 대략 일치한다.
또는 도 52의 (D)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)이 도전층(840)의 단부와 중첩되지 않는 영역을 갖는다. 상기 영역은 오프셋 영역으로서 기능한다. 채널 길이 방향에서의 오프셋 영역의 길이를 Loff로 나타낸다. 또한, 오프셋 영역이 복수개 있는 경우에는 하나의 오프셋 영역의 길이를 Loff라고 한다. 오프셋 영역은 채널 영역에 포함된다. 또한, Loff는 채널 길이(L)의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만이다.
또는 도 52의 (E)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828b) 및 영역(828c)이 절연층(837)을 개재하여 도전층(840)과 중첩되는 영역을 갖는다. 상기 영역은 오버랩 영역으로서 기능한다. 채널 길이 방향에서의 오버랩 영역의 길이를 Lov로 나타낸다. Lov는 채널 길이(L)의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만이다.
또는 도 52의 (F)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)과 영역(828b) 사이에 영역(828f)을 갖고, 영역(828a)과 영역(828c) 사이에 영역(828g)을 갖는다. 영역(828f) 및 영역(828g)은 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높다. 여기서는 영역(828f) 및 영역(828g)은 절연층(837)과 중첩되지만 절연층(837) 및 도전층(840)과 중첩되어도 좋다.
또한, 도 52의 (C)~(F)에서는 도 52의 (A)에 도시된 트랜지스터를 설명하였지만 도 52의 (B)에 도시된 트랜지스터에서도 도 52의 (C)~(F)의 구조를 적절히 적용할 수 있다.
도 53의 (A)에 도시된 트랜지스터는 절연층(837)의 단부가 도전층(840)의 단부보다 외측에 위치한다. 즉 절연층(837)이 도전층(840)으로부터 나오는 형상을 갖는다. 영역(828a)으로부터 절연층(846)을 멀리할 수 있으므로 절연층(846)에 포함되는 질소, 수소 등이 채널 영역으로서 기능하는 영역(828a)에 들어가는 것을 억제할 수 있다.
도 53의 (B)에 도시된 트랜지스터는 절연층(837) 및 도전층(840)이 테이퍼 형상을 갖고 테이퍼부의 각도가 각각 상이하다. 즉 절연층(837)과 도전층(840)이 접촉되는 면과 도전층(840)의 측면이 이루는 각도(θ1)와, 산화물 반도체층(828)과 절연층(837)이 접촉되는 면과 절연층(837)의 측면이 이루는 각도(θ2)는 상이하다. 각도(θ2)는 90° 미만, 30° 이상 85° 이하, 또는 45° 이상 70° 이하라도 좋다. 예를 들어, 각도(θ2)가 각도(θ1)보다 작으면 절연층(846)의 피복성이 높아진다. 또한, 각도(θ2)가 각도(θ1)보다 크면 영역(828a)으로부터 절연층(846)을 멀리할 수 있으므로 절연층(846)에 포함되는 질소, 수소 등이 채널 영역으로서 기능하는 영역(828a)에 들어가는 것을 억제할 수 있다.
다음에 영역(828b) 및 영역(828c)의 변형예에 대하여 도 53의 (C)~(F)를 사용하여 설명한다. 또한, 도 53의 (C)~(F)는 도 53의 (A)에 도시된 산화물 반도체층(828)과 이 근방의 확대도다.
도 53의 (C)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 영역(828a)과 영역(828b)의 경계 및 영역(828a)과 영역(828c)의 경계가 절연층(837)을 개재하여 도전층(840)의 단부와 일치 또는 대략 일치한다. 즉 상면 형상에서 영역(828a)과 영역(828b)의 경계 및 영역(828a)과 영역(828c)의 경계가 도전층(840)의 단부와 일치 또는 대략 일치한다.
또는 도 53의 (D)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)이 도전층(840)과 중첩되지 않는 영역을 갖는다. 상기 영역은 오프셋 영역으로서 기능한다. 즉 상면 형상에서 영역(828b)의 단부와 영역(828c)의 단부가 절연층(837)의 단부와 일치 또는 대략 일치하고 도전층(840)의 단부와 중첩되지 않는다.
또는 도 53의 (E)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828b) 및 영역(828c)이 절연층(837)을 개재하여 도전층(840)과 중첩되는 영역을 갖는다. 상기 영역은 오버랩 영역으로 한다. 즉 상면 형상에서 영역(828b)의 단부와 영역(828c)의 단부가 도전층(840)과 중첩된다.
또는 도 53의 (F)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)과 영역(828b) 사이에 영역(828f)을 갖고, 영역(828a)과 영역(828c) 사이에 영역(828g)을 갖는다. 영역(828f) 및 영역(828g)은 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높다. 여기서는 영역(828f) 및 영역(828g)은 절연층(837)과 중첩되지만 절연층(837) 및 도전층(840)과 중첩되어도 좋다.
또한, 도 53의 (C)~(F)에서는 도 53의 (A)에 도시된 트랜지스터를 설명하였지만 도 53의 (B)에 도시된 트랜지스터에서도 도 53의 (C)~(F)의 구조를 적절히 적용할 수 있다.
도 54의 (A)에 도시된 트랜지스터는 도전층(840)이 적층 구조이며, 절연층(837)과 접촉되는 도전층(840a), 및 도전층(840a)에 접촉되는 도전층(840b)을 갖는다. 또한, 도전층(840a)의 단부는 도전층(840b)의 단부보다 외측에 위치한다. 즉 도전층(840a)이 도전층(840b)으로부터 나오는 형상을 갖는다.
다음에 영역(828b) 및 영역(828c)의 변형예에 대하여 설명한다. 또한, 도 54의 (B)~(E)는 도 54의 (A)에 도시된 산화물 반도체층(828)과 이 근방의 확대도다.
도 54의 (B)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)과 영역(828b)의 경계, 및 영역(828a)과 영역(828c)의 경계가 절연층(837)을 개재하여 도전층(840)에 포함되는 도전층(840a)의 단부와 일치 또는 대략 일치한다. 즉, 상면 형상에서, 영역(828a)과 영역(828b)의 경계, 및 영역(828a)과 영역(828c)의 경계가 도전층(840)의 단부와 일치 또는 대략 일치한다.
또는 도 54의 (C)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)이 도전층(840)과 중첩되지 않는 영역을 갖는다. 상기 영역은 오프셋 영역으로서 기능한다. 즉 상면 형상에서 영역(828b)의 단부와 영역(828c)의 단부가 도전층(840)의 단부와 중첩되지 않는다.
또는 도 54의 (D)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828b) 및 영역(828c)이 도전층(840)(여기서는 도전층(840a))과 중첩되는 영역을 갖는다. 상기 영역은 오버랩 영역으로 한다. 즉 상면 형상에서 영역(828b)의 단부와 영역(828c)의 단부가 도전층(840a)과 중첩된다.
또는 도 54의 (E)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 영역(828a)과 영역(828b) 사이에 영역(828f)을 갖고, 영역(828a)과 영역(828c) 사이에 영역(828g)을 갖는다. 불순물 원소는 도전층(840a)을 통하여 영역(828f) 및 영역(828g)에 첨가되기 때문에 영역(828f) 및 영역(828g)은 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높다. 또한, 여기서는 영역(828f) 및 영역(828g)은 도전층(840a)과 중첩되지만 도전층(840a) 및 도전층(840b)과 중첩되어도 좋다.
또한, 절연층(837)의 단부가 도전층(840a)의 단부보다 외측에 위치하여도 좋다.
또는 절연층(837)의 측면은 만곡되어도 좋다.
또는 절연층(837)이 테이퍼 형상을 가져도 좋다. 즉 산화물 반도체층(828)과 절연층(837)이 접촉되는 면과, 절연층(837)의 측면이 이루는 각도가 90° 미만, 바람직하게는 30° 이상 90° 미만이라도 좋다.
도 54의 (E)에 도시된 바와 같이, 산화물 반도체층(828)이 영역(828b) 및 영역(828c)보다 불순물 원소의 농도가 낮고 저항률이 높은 영역(828f) 및 영역(828g)을 가짐으로써 드레인 영역의 전계 완화가 가능하다. 그러므로 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변동 등의 열화를 저감할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 13)
본 실시형태에서는 촬상 장치(이미지 센서)의 화상 처리 엔진의 일례에 대하여 도 55를 사용하여 설명한다.
촬상 장치는 촬상부(4000), 아날로그 메모리부(4010), 화상 처리 엔진부(4020), A/D 변환부(4030)로 구성된다. 촬상부(4000)는 매트릭스 형상으로 배치된 복수의 화소와, 드라이버 회로(4001)와, 판독 회로(4002)를 갖는다. 각 화소는 포토다이오드와 트랜지스터로 구성된다. 아날로그 메모리부(4010)는 복수의 아날로그 메모리(4011)를 갖는다. 여기서 각 아날로그 메모리(4011)는 촬상부(4000)에서의 화소수 이상의 메모리 셀을 갖는 구성으로 한다. 즉 각 아날로그 메모리(4011)는 촬상부(4000)로 취득한 촬상 데이터(4005)를 1프레임분 저장할 수 있다.
이하, 촬상 장치의 동작에 대하여 설명한다. 제 1 단계로서 각 화소로 1프레임분의 데이터인 제 1 촬상 데이터(4005)를 취득한다. 촬상은 각 화소로 순차적으로 노광하여 제 1 촬상 데이터(4005)를 순차적으로 판독하는, 소위 롤링 셔터 방식이라도 좋고, 각 화소로 일괄 노광을 수행하여 촬상 데이터(4005)를 순차적으로 판독하는, 소위 글로벌 셔터 방식이라도 좋다.
롤링 셔터 방식으로 함으로써 어떤 행에 있는 화소의 촬상 데이터(4005)를 판독할 때에 다른 행에 있는 화소에서 노광을 수행할 수 있어 촬상의 프레임 주파수를 쉽게 높일 수 있다. 또한, 글로벌 셔터 방식으로 함으로써 피사체가 이동하는 경우에서도 왜곡이 적은 촬상 화상을 취득할 수 있다.
제 2 단계로서, 각 화소에서 취득한 제 1 촬상 데이터(4005)를 판독 회로(4002)를 통하여 제 1 아날로그 메모리(4011)에 저장한다. 여기서 일반적인 촬상 장치와 달리 제 1 촬상 데이터(4005)를 아날로그 데이터인 채 제 1 아날로그 메모리(4011)에 저장하는 구성이 효과적이다. 즉 아날로그-디지털 변환 처리가 필요 없기 때문에 촬상의 프레임 주파수를 쉽게 높일 수 있다.
이후, 제 1 단계, 제 2 단계를 n회 반복한다. 다만 n번째의 반복에서는 각 화소로 취득한 제 n 촬상 데이터(4005)를 판독 회로(4002)를 통하여 제 n 아날로그 메모리(4011)에 저장한다.
제 3 단계로서, 화상 처리 엔진부(4020)에서 복수의 아날로그 메모리(4011)에 저장된 제 1 촬상 데이터(4005)~제 n 촬상 데이터(4005)를 사용하여 원하는 화상 처리를 수행하여 화상 처리 후 촬상 데이터(4025)를 취득한다.
제 4 단계로서, A/D 변환부(4030)에서 화상 처리 후 촬상 데이터(4025)에 대하여 아날로그-디지털 변환을 수행하여 화상 데이터(4035)를 취득한다.
상기 화상 처리 중 하나로서, 복수의 촬상 데이터(4005)로부터 초점이 맞지 않는, 화상 처리 후 촬상 데이터(4025)를 취득한다. 상기 화상 처리 후 촬상 데이터(4025)를 취득하기 위하여 각 촬상 데이터(4005)의 선예(鮮銳)도를 산출하여 선예도가 가장 높은 촬상 데이터(4005)를 화상 처리 후 촬상 데이터(4025)로서 취득하는 구성이 가능하다. 또한, 각 촬상 데이터(4005)로부터 선예도가 높은 영역을 추출하여 이들을 연결하여 화상 처리 후 촬상 데이터(4025)로 하는 구성이 가능하다.
또한, 상기 회상 처리의 다른 일례로서 복수의 촬상 데이터(4005)로부터 밝기가 최적인 화상 처리 후 촬상 데이터(4025)를 취득한다. 상기 화상 처리 후 촬상 데이터(4025)를 취득하기 위하여 각 촬상 데이터(4005)로부터 최고 명도를 산출하여 최고 명도가 포화 값에 도달한 촬상 데이터(4005)를 제외한 촬상 데이터(4005)로부터 화상 처리 후 촬상 데이터(4025)를 취득하는 구성이 가능하다.
또한, 각 촬상 데이터(4005)로부터 최저 명도를 산출하여 최저 명도가 포화 값에 도달한 촬상 데이터(4005)를 제외한 촬상 데이터(4005)로부터 화상 처리 후 촬상 데이터(4025)를 취득하는 구성이 가능하다.
또한, 촬상용 플래시 라이트의 점등에 맞추어 상기 제 1 단계 및 제 2 단계를 실행한 경우, 최적의 광량이 조사된 타이밍에 대응한 촬상 데이터(4005)를 취득할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
40: 실리콘 기판
50: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
54: 트랜지스터
55: 트랜지스터
56: 트랜지스터
58a: 트랜지스터
58b: 트랜지스터
58c: 트랜지스터
60: 포토다이오드
60a: 포토다이오드
60b: 포토다이오드
60c: 포토다이오드
60p: 수광부
61: 애노드
62: 캐소드
63: 저저항 영역
64: 광제어층
66: 영역
70: 도전체
71: 배선층
72: 배선층
73: 배선층
80: 절연층
81: 절연층
82: 절연층
83: 절연층
84: 절연층
85: 절연층
90: 화소
91: 회로
91a: 영역
91b: 영역
91c: 영역
92: 회로
92a: 영역
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130A: 산화물 반도체막
130b: 산화물 반도체층
130B: 산화물 반도체막
130c: 산화물 반도체층
130C: 산화물 반도체막
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
156: 레지스트 마스크
160: 절연층
160A: 절연막
170: 도전층
171: 도전층
171A: 도전막
172: 도전층
172A: 도전막
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
311: 배선
312: 배선
313: 배선
314: 배선
315: 배선
316: 배선
317: 배선
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
400: 기판
401: 절연층
402: 절연층
402a: 절연층
402b: 절연층
404: 도전층
404a: 도전층
404b: 도전층
406: 반도체층
406a: 반도체층
406b: 반도체층
407a: 영역
407a1: 영역
407a2: 영역
407b: 영역
407b1: 영역
407b2: 영역
408: 절연층
408a: 절연층
412: 절연층
414: 도전층
414a: 도전층
414b: 도전층
416a: 도전층
416a1: 도전층
416a2: 도전층
416b: 도전층
416b1: 도전층
416b2: 도전층
418: 절연층
428: 절연층
501: 신호
502: 신호
503: 신호
504: 신호
505: 신호
506: 신호
507: 신호
508: 신호
509: 신호
510: 기간
511: 기간
520: 기간
531: 기간
610: 기간
611: 기간
612: 기간
621: 기간
622: 기간
623: 기간
631: 기간
701: 신호
702: 신호
703: 신호
704: 신호
705: 신호
821: 기판
824: 절연층
828: 산화물 반도체층
828a: 영역
828b: 영역
828c: 영역
828d: 영역
828e: 영역
828f: 영역
828g: 영역
828h: 영역
828i: 영역
837: 절연층
840: 도전층
840a: 도전층
840b: 도전층
846: 절연층
847: 절연층
856: 도전층
857: 도전층
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
921: 하우징
922: 셔터 버튼
923: 마이크로폰
925: 렌즈
927: 발광부
931: 하우징
932: 표시부
933: 리스트 밴드
939: 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 하우징
952: 표시부
954: 스피커
955: 버튼
956: 입출력 단자
957: 마이크로폰
959: 카메라
1100: 층
1200: 층
1300: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1530: 컬러 필터
1530a: 컬러 필터
1530b: 컬러 필터
1530c: 컬러 필터
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판
1700: 화소 매트릭스
1730: 회로
1740: 회로
1750: 회로
1760: 회로
1770: 단자
1800: 시프트 레지스터
1810: 시프트 레지스터
1900: 버퍼 회로
1910: 버퍼 회로
2100: 아날로그 스위치
2110: 수직 출력선
2200: 출력선
4000: 촬상부
4002: 회로
4005: 촬상 데이터
4010: 아날로그 메모리부
4011: 아날로그 메모리
4020: 화상 처리 엔진부
4025: 화상 처리 후 촬상 데이터
4030: A/D 변환부
4035: 화상 데이터
50: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
54: 트랜지스터
55: 트랜지스터
56: 트랜지스터
58a: 트랜지스터
58b: 트랜지스터
58c: 트랜지스터
60: 포토다이오드
60a: 포토다이오드
60b: 포토다이오드
60c: 포토다이오드
60p: 수광부
61: 애노드
62: 캐소드
63: 저저항 영역
64: 광제어층
66: 영역
70: 도전체
71: 배선층
72: 배선층
73: 배선층
80: 절연층
81: 절연층
82: 절연층
83: 절연층
84: 절연층
85: 절연층
90: 화소
91: 회로
91a: 영역
91b: 영역
91c: 영역
92: 회로
92a: 영역
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130A: 산화물 반도체막
130b: 산화물 반도체층
130B: 산화물 반도체막
130c: 산화물 반도체층
130C: 산화물 반도체막
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
156: 레지스트 마스크
160: 절연층
160A: 절연막
170: 도전층
171: 도전층
171A: 도전막
172: 도전층
172A: 도전막
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
311: 배선
312: 배선
313: 배선
314: 배선
315: 배선
316: 배선
317: 배선
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
400: 기판
401: 절연층
402: 절연층
402a: 절연층
402b: 절연층
404: 도전층
404a: 도전층
404b: 도전층
406: 반도체층
406a: 반도체층
406b: 반도체층
407a: 영역
407a1: 영역
407a2: 영역
407b: 영역
407b1: 영역
407b2: 영역
408: 절연층
408a: 절연층
412: 절연층
414: 도전층
414a: 도전층
414b: 도전층
416a: 도전층
416a1: 도전층
416a2: 도전층
416b: 도전층
416b1: 도전층
416b2: 도전층
418: 절연층
428: 절연층
501: 신호
502: 신호
503: 신호
504: 신호
505: 신호
506: 신호
507: 신호
508: 신호
509: 신호
510: 기간
511: 기간
520: 기간
531: 기간
610: 기간
611: 기간
612: 기간
621: 기간
622: 기간
623: 기간
631: 기간
701: 신호
702: 신호
703: 신호
704: 신호
705: 신호
821: 기판
824: 절연층
828: 산화물 반도체층
828a: 영역
828b: 영역
828c: 영역
828d: 영역
828e: 영역
828f: 영역
828g: 영역
828h: 영역
828i: 영역
837: 절연층
840: 도전층
840a: 도전층
840b: 도전층
846: 절연층
847: 절연층
856: 도전층
857: 도전층
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
921: 하우징
922: 셔터 버튼
923: 마이크로폰
925: 렌즈
927: 발광부
931: 하우징
932: 표시부
933: 리스트 밴드
939: 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 하우징
952: 표시부
954: 스피커
955: 버튼
956: 입출력 단자
957: 마이크로폰
959: 카메라
1100: 층
1200: 층
1300: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1530: 컬러 필터
1530a: 컬러 필터
1530b: 컬러 필터
1530c: 컬러 필터
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판
1700: 화소 매트릭스
1730: 회로
1740: 회로
1750: 회로
1760: 회로
1770: 단자
1800: 시프트 레지스터
1810: 시프트 레지스터
1900: 버퍼 회로
1910: 버퍼 회로
2100: 아날로그 스위치
2110: 수직 출력선
2200: 출력선
4000: 촬상부
4002: 회로
4005: 촬상 데이터
4010: 아날로그 메모리부
4011: 아날로그 메모리
4020: 화상 처리 엔진부
4025: 화상 처리 후 촬상 데이터
4030: A/D 변환부
4035: 화상 데이터
Claims (21)
- 반도체 장치에 있어서,
실리콘 기판의 제 1 면 위의 제 1 회로 및 제 2 회로와;
상기 실리콘 기판에 있는 광제어층을 포함하고,
상기 제 1 회로는,
상기 실리콘 기판에 활성 영역을 갖는 제 1 트랜지스터와;
상기 제 1 트랜지스터 위의, 상기 제 1 트랜지스터에 전기적으로 접속된 제 2 트랜지스터를 포함하고,
상기 제 2 회로는,
상기 실리콘 기판에 있는 포토다이오드와;
상기 포토다이오드 위의, 상기 포토다이오드에 전기적으로 접속된 제 3 트랜지스터를 포함하고,
상기 광제어층은 상기 포토다이오드의 측면을 둘러싸는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터는 p-ch형 트랜지스터인, 반도체 장치. - 제 1 항에 있어서,
상기 제 3 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 광제어층은 절연체를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 포토다이오드의 수광면은, 상기 실리콘 기판의 상기 제 1 면과 반대 측의 제 2 면인, 반도체 장치. - 제 1 항에 있어서,
금속이 상기 광제어층을 관통하는, 반도체 장치. - 제 1 항에 따른 반도체 장치를 포함하는, 촬상 장치.
- 제 1 항에 따른 반도체 장치를 포함하는, 전자 기기.
- 반도체 장치에 있어서,
실리콘 기판의 제 1 면 위의 제 1 회로 및 제 2 회로와;
상기 실리콘 기판에 있는 광제어층을 포함하고,
상기 제 1 회로는 제 1 트랜지스터와, 상기 제 1 트랜지스터 위의 제 2 트랜지스터를 포함하고,
상기 제 2 회로는,
상기 실리콘 기판에 있는 포토다이오드와;
상기 포토다이오드 위의, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함하고,
상기 광제어층은 상기 포토다이오드의 측면을 둘러싸고,
상기 제 1 트랜지스터~상기 제 5 트랜지스터 각각은 게이트, 제 1 단자, 및 제 2 단자를 포함하고,
상기 제 1 트랜지스터의 상기 게이트는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 상기 제 1 단자는 상기 제 2 트랜지스터의 상기 제 1 단자와 전기적으로 접속되고,
상기 포토다이오드는 상기 제 3 트랜지스터의 상기 제 1 단자와 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 제 2 단자는 상기 제 4 트랜지스터의 상기 제 1 단자 및 상기 제 5 트랜지스터의 상기 게이트에 전기적으로 접속되는, 반도체 장치. - 제 10 항에 있어서,
상기 제 2 회로는, 게이트, 제 1 단자, 및 제 2 단자를 갖는 제 6 트랜지스터를 더 포함하고,
상기 제 5 트랜지스터의 상기 제 1 단자는 상기 제 6 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는, 반도체 장치. - 제 10 항에 있어서,
상기 제 1 트랜지스터는 p-ch형 트랜지스터인, 반도체 장치. - 제 10 항에 있어서,
상기 제 3 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 제 10 항에 있어서,
상기 제 2 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 제 10 항에 있어서,
상기 제 4 트랜지스터 및 상기 제 5 트랜지스터는 각각 산화물 반도체를 포함하는, 반도체 장치. - 제 11 항에 있어서,
상기 제 6 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 제 10 항에 있어서,
상기 광제어층은 절연체를 포함하는, 반도체 장치. - 제 10 항에 있어서,
상기 포토다이오드의 수광면은, 상기 실리콘 기판의 상기 제 1 면과 반대 측의 제 2 면인, 반도체 장치. - 제 10 항에 있어서,
금속이 상기 광제어층을 관통하는, 반도체 장치. - 제 10 항에 따른 반도체 장치를 포함하는, 촬상 장치.
- 제 10 항에 따른 반도체 장치를 포함하는, 전자 기기.
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