JP2005129840A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】 固体撮像装置の感度の低下を抑制しつつ、光電変換層にて受光可能な面積を拡大する。
【解決手段】 透明基板1にP型半導体層2を形成し、P型半導体層2にN型ウェル3を形成し、N型ウェル3にP型ウェル4を形成し、P型ウェル4に電界効果型トランジスタを形成することにより、光電変換層上に電界効果型トランジスタを配置する。
【選択図】 図1
【解決手段】 透明基板1にP型半導体層2を形成し、P型半導体層2にN型ウェル3を形成し、N型ウェル3にP型ウェル4を形成し、P型ウェル4に電界効果型トランジスタを形成することにより、光電変換層上に電界効果型トランジスタを配置する。
【選択図】 図1
Description
本発明は固体撮像装置および固体撮像装置の製造方法に関し、特に、スイッチング素子が光電変換層上に積層された構造に適用して好適なものである。
従来の固体撮像装置では、例えば、特許文献1に開示されているように、完全密着型イメージセンサの光電変換素子と駆動用の薄膜トランジスタとを同一基板上に形成したものがある。
特開平5−276311号公報
しかしながら、従来の固体撮像装置では、光電変換素子と駆動用の薄膜トランジスタとが同一基板上に並べて配置されるため、光電変換素子にて受光可能な面積が制限され、チップサイズの大型化を招くという問題があった。
そこで、本発明の目的は、感度の低下を抑制しつつ、光電変換層にて受光可能な面積を拡大することが可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
そこで、本発明の目的は、感度の低下を抑制しつつ、光電変換層にて受光可能な面積を拡大することが可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された光電変換層と、前記光電変換層上に積層され、前記光電変換層からの信号を読み出すスイッチング素子とを備えることを特徴とする。
これにより、透明基板を介して光電変換層に光を入射させることを可能としつつ、スイッチング素子を光電変換層上に重ねて配置することが可能となる。このため、スイッチング素子に光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、スイッチング素子を透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
これにより、透明基板を介して光電変換層に光を入射させることを可能としつつ、スイッチング素子を光電変換層上に重ねて配置することが可能となる。このため、スイッチング素子に光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、スイッチング素子を透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された第1導電型半導体層と、前記第1導電型半導体層に形成された第2導電型ウェル層と、前記第2導電型ウェル層に形成された第1導電型ウェル層と、前記第1導電型ウェル層に形成され、ソースまたはドレインが前記第1導電型ウェル層に接続された電界効果型トランジスタとを備えることを特徴とする。
これにより、光電変換層上に電界効果型トランジスタを配置することを可能としつつ、光電変換層および電界効果型トランジスタを同一の半導体層を用いて形成することが可能となるとともに、透明基板を介して光電変換層に光を入射させることが可能となる。このため、電界効果型トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、電界効果型トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された第1導電型半導体層と、前記第1導電型半導体層に形成された第2導電型ウェル層と、前記第2導電型ウェル層上に積層され、ソースまたはドレインが前記第2導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする。
これにより、光電変換層上に薄膜トランジスタを配置することを可能としつつ、透明基板を介して光電変換層に光を入射させることが可能となる。このため、薄膜トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
これにより、光電変換層上に薄膜トランジスタを配置することを可能としつつ、透明基板を介して光電変換層に光を入射させることが可能となる。このため、薄膜トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された第1導電型半導体層と、前記第1導電型半導体層に形成された第2導電型ウェル層と、前記第2導電型ウェル層上に形成された遮光膜と、前記遮光膜上に積層され、ソースまたはドレインが前記第2導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする。
これにより、光電変換層上に薄膜トランジスタを配置することを可能としつつ、透明基板を介して光電変換層に光を入射させることが可能となるとともに、光電変換層に入射した光が薄膜トランジスタに入射することを防止することができる。このため、光による薄膜トランジスタの特性変動を防止しつつ、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となるとともに、固体撮像装置の動作の安定化を図ることができる。
これにより、光電変換層上に薄膜トランジスタを配置することを可能としつつ、透明基板を介して光電変換層に光を入射させることが可能となるとともに、光電変換層に入射した光が薄膜トランジスタに入射することを防止することができる。このため、光による薄膜トランジスタの特性変動を防止しつつ、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となるとともに、固体撮像装置の動作の安定化を図ることができる。
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された透明電極と、前記透明電極上に形成された光電変換層と、前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、前記対向電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、前記透明電極に接続された配線層とを備えることを特徴とする。
これにより、半導体層を積層することで光電変換層を形成することが可能となるとともに、透明基板を介して光電変換層に光を入射させることを可能としつつ、光電変換層上に薄膜トランジスタを積層することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、光電変換層上に薄膜トランジスタを積層することが可能となるとともに、薄膜トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となり、感度の低下を抑制しつつ、チップサイズを容易に縮小することが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された透明電極と、前記透明電極上に形成された光電変換層と、前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、前記光電変換層および前記対向電極に形成された第1開口部と、前記対向電極上に形成された第1層間絶縁膜と、前記第層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、前記透明電極に接続された配線層と、前記薄膜トランジスタ上に形成された第2層間絶縁膜と、前記第2層間絶縁膜上に形成された遮光膜と、前記遮光膜に形成され、前記第1開口部の位置に対応して配置された第2開口部とを備えることを特徴とする。
これにより、薄膜トランジスタに光が入射することを抑制しつつ、第1および第2開口部を介して光を透過させることが可能となるとともに、光電変換層上に薄膜トランジスタを積層することを可能としつつ、第1および第2開口部を介して透過した光の反射光を光電変換層で受光することが可能となる。このため、光による薄膜トランジスタの特性変動を防止しつつ、固体撮像装置側から光を入射させながら撮像を行うことが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。この結果、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の小型化を図ることが可能となるとともに、光学系の簡略化を図りつつ、スキャナまたは複写機などを構成することができる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に第1導電型半導体層を形成する工程と、前記第1導電型半導体層に第2導電型ウェル層を形成する工程と、前記第2導電型ウェル層に第1導電型ウェル層を形成する工程と、前記第1導電型ウェル層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース層およびドレイン層を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記ソース層またはドレイン層と前記第1導電型ウェル層とを接続する配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
これにより、光電変換層上に電界効果型トランジスタを配置することを可能としつつ、光電変換層および電界効果型トランジスタを同一の半導体層を用いて形成することが可能となる。このため、電界効果型トランジスタを透明基板上に形成するための面積を削減することを可能としつつ、光電変換層および電界効果型トランジスタを単結晶半導体層上に形成することが可能となり、光電変換層および電界効果型トランジスタの特性の劣化を抑制することを可能としつつ、チップサイズを縮小することができる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に第1導電型半導体層を形成する工程と、前記第1導電型半導体層に第2導電型ウェル層を形成する工程と、前記第2導電型ウェル層上に層間絶縁膜を形成する工程と、前記第2導電型ウェル層に接続された第1配線および前記第1導電型半導体層に接続された第2配線を前記層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
これにより、光電変換層上に薄膜トランジスタを配置することが可能となり、薄膜トランジスタを透明基板上に形成するための面積を削減することを可能として、チップサイズを縮小することが可能となる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第2導電型ウェル層と前記層間絶縁膜との間に遮光膜を形成する工程をさらに備えることを特徴とする。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第2導電型ウェル層と前記層間絶縁膜との間に遮光膜を形成する工程をさらに備えることを特徴とする。
これにより、光電変換層上に電界効果型トランジスタを配置した場合においても、光電変換層に入射した光が薄膜トランジスタに入射することを防止することが可能となり、光による薄膜トランジスタの特性変動を防止しつつ、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に透明電極を形成する工程と、前記透明電極上に光電変換層を形成する工程と、前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、前記対向電極上に層間絶縁膜を形成する工程と、前記対向電極に接続された第1配線および前記透明電極に接続された第2配線を前記層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に透明電極を形成する工程と、前記透明電極上に光電変換層を形成する工程と、前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、前記対向電極上に層間絶縁膜を形成する工程と、前記対向電極に接続された第1配線および前記透明電極に接続された第2配線を前記層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
これにより、半導体層を積層することで光電変換層を形成することが可能となるとともに、光電変換層上に薄膜トランジスタを積層することが可能となり、製造プロセスの煩雑化を抑制しつつ、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に透明電極を形成する工程と、前記透明電極上に光電変換層を形成する工程と、前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、前記光電変換層および前記対向電極に第1開口部を形成する工程と、前記第1開口部が形成された対向電極上に第1層間絶縁膜を形成する工程と、前記対向電極に接続された第1配線および前記透明電極に接続された第2配線を前記第1層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記第1層間絶縁膜上に形成する工程と、前記薄膜トランジスタ上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上に遮光膜を形成する工程と、前記第1開口部の位置に対応して配置された第2開口部を前記遮光膜に形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に透明電極を形成する工程と、前記透明電極上に光電変換層を形成する工程と、前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、前記光電変換層および前記対向電極に第1開口部を形成する工程と、前記第1開口部が形成された対向電極上に第1層間絶縁膜を形成する工程と、前記対向電極に接続された第1配線および前記透明電極に接続された第2配線を前記第1層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記第1層間絶縁膜上に形成する工程と、前記薄膜トランジスタ上に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上に遮光膜を形成する工程と、前記第1開口部の位置に対応して配置された第2開口部を前記遮光膜に形成する工程とを備えることを特徴とする。
これにより、薄膜トランジスタに光が入射することを抑制しつつ、光電変換層上に薄膜トランジスタを積層することが可能となるとともに、第1および第2開口部を介して透過した光の反射光を光電変換層で受光することが可能となり、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の光学系の簡略化を図ることが可能となる。
以下、本発明の実施形態に係る固体撮像装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る固体撮像装置の概略構成を示す断面図である。
図1において、透明基板1にはP型半導体層2が形成され、P型半導体層2にはN型ウェル3が形成され、N型ウェル3にはP型ウェル4が形成されている。
図1は、本発明の第1実施形態に係る固体撮像装置の概略構成を示す断面図である。
図1において、透明基板1にはP型半導体層2が形成され、P型半導体層2にはN型ウェル3が形成され、N型ウェル3にはP型ウェル4が形成されている。
なお、透明基板1としてはサファイアやガラスなどの絶縁性基板を用いることができ、P型半導体層2、N型ウェル3およびP型ウェル4の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができ、P型半導体層2、N型ウェル3およびP型ウェル4は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板1としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
また、P型半導体層2の膜厚は10μm以上とすることができ、N型ウェル3は、P型半導体層2の深い位置に形成することができる。
そして、P型ウェル4上には、ゲート絶縁膜5を介してゲート電極6が形成されるとともに、ゲート電極6の両側にそれぞれ配置されたドレイン層7aおよびソース層7bがP型ウェル4に設けられている。そして、ゲート電極6が形成されたP型ウェル4上には、層間絶縁膜8が形成され、層間絶縁膜7にはプラグ9a〜9dが埋め込まれている。ここで、プラグ9aはドレイン層7aに接続し、プラグ9bはソース層7bに接続し、プラグ9cはN型ウェル3に接続し、プラグ9dはP型半導体層2に接続することができる。なお、プラグ9a〜9dの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、P型ウェル4上には、ゲート絶縁膜5を介してゲート電極6が形成されるとともに、ゲート電極6の両側にそれぞれ配置されたドレイン層7aおよびソース層7bがP型ウェル4に設けられている。そして、ゲート電極6が形成されたP型ウェル4上には、層間絶縁膜8が形成され、層間絶縁膜7にはプラグ9a〜9dが埋め込まれている。ここで、プラグ9aはドレイン層7aに接続し、プラグ9bはソース層7bに接続し、プラグ9cはN型ウェル3に接続し、プラグ9dはP型半導体層2に接続することができる。なお、プラグ9a〜9dの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、層間絶縁膜8上には配線10a〜10cが形成されている。ここで、配線10aはプラグ9aに接続し、配線10bはプラグ9b、9cに接続し、配線10dはプラグ9dに接続することができる。なお、配線10a〜10cの材質としては、Al、Cuなどの金属を用いることができる。
ここで、P型半導体層2の深い位置にN型ウェル3を形成することにより、P型半導体層2の深い位置に空乏層を形成することができる。このため、透明基板1を介して入射された光をP型半導体層2の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
ここで、P型半導体層2の深い位置にN型ウェル3を形成することにより、P型半導体層2の深い位置に空乏層を形成することができる。このため、透明基板1を介して入射された光をP型半導体層2の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
また、P型半導体層2の膜厚を厚くすることにより、透明基板1を介して入射された光がP型ウェル4に入射することを抑制することが可能となり、光電変換層上に電界効果型トランジスタを配置した場合においても、P型ウェル4に形成された電界効果型トランジスタの特性変動を抑制することができる。
そして、撮像動作を行う場合、透明基板1を介してP型半導体層2に光を入射させる。そして、所定のタイミングでゲート電極6をオンにし、N型ウェル3に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
そして、撮像動作を行う場合、透明基板1を介してP型半導体層2に光を入射させる。そして、所定のタイミングでゲート電極6をオンにし、N型ウェル3に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、P型ウェル4に形成された電界効果型トランジスタに光を遮られることなく、P型半導体層2とN型ウェル3との接合面にて光を受光することが可能となるとともに、電界効果型トランジスタを透明基板1上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
なお、上述した実施形態では、P型半導体層2にN型ウェル3およびP型ウェル4を順次形成し、NチャンネルトランジスタをP型ウェル4に形成する方法について説明したが、N型半導体層にP型ウェルおよびN型ウェルを順次形成し、PチャンネルトランジスタをN型ウェルに形成するようにしてもよい。また、P型半導体層2とN型ウェル3との間にi型半導体層を設け、pinダイオードで光電変換層を構成するようにしてもよい。
なお、上述した実施形態では、P型半導体層2にN型ウェル3およびP型ウェル4を順次形成し、NチャンネルトランジスタをP型ウェル4に形成する方法について説明したが、N型半導体層にP型ウェルおよびN型ウェルを順次形成し、PチャンネルトランジスタをN型ウェルに形成するようにしてもよい。また、P型半導体層2とN型ウェル3との間にi型半導体層を設け、pinダイオードで光電変換層を構成するようにしてもよい。
図2は、図1の固体撮像装置の製造方法を示す断面図である。
図2(a)において、透明基板1上に形成されたP型半導体層2にN型不純物を選択的に導入することにより、P型半導体層2にN型ウェル3を形成する。そして、N型ウェル3にP型不純物を選択的に導入することにより、N型ウェル3にP型ウェル4を形成する。
図2(a)において、透明基板1上に形成されたP型半導体層2にN型不純物を選択的に導入することにより、P型半導体層2にN型ウェル3を形成する。そして、N型ウェル3にP型不純物を選択的に導入することにより、N型ウェル3にP型ウェル4を形成する。
なお、P型半導体層2を透明基板1上に形成する場合、CVDなどの方法により多結晶半導体を堆積してもよいし、単結晶半導体が透明基板1上に貼り合された貼り合せ基板を用いるようにしてもよい。また、P型半導体層2にN型ウェル3を形成する場合、不純物のイオン注入を用いるようにしてもよいし、不純物のドライブインを用いるようにしてもよい。
次に、図2(b)に示すように、例えば、P型ウェル4の熱酸化などの方法により、P型ウェル4上にゲート絶縁膜5を形成する。そして、CVDなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、P型ウェル4上にゲート電極6を形成する。
そして、ゲート電極6をマスクとして不純物のイオン注入をP型ウェル4に行うことにより、ゲート電極6に両側にそれぞれ配置されたドレイン層7aおよびソース層7bをP型ウェル4に形成する。
そして、ゲート電極6をマスクとして不純物のイオン注入をP型ウェル4に行うことにより、ゲート電極6に両側にそれぞれ配置されたドレイン層7aおよびソース層7bをP型ウェル4に形成する。
次に、図2(c)に示すように、CVDなどの方法により層間絶縁膜8を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜8のパターニングを行うことにより、ドレイン層7a、ソース層7b、N型ウェル3およびP型半導体層2の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜8上にタングステンを堆積し、タングステンのエッチバックを行うことにより、ドレイン層7a、ソース層7b、N型ウェル3およびP型半導体層2にそれぞれ接続されたプラグ9a〜9dを層間絶縁膜8に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグ9a〜9dが埋め込まれた層間絶縁膜8上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、プラグ9a、プラグ9b、9cおよびプラグ9dにそれぞれ接続された配線10a〜10cを層間絶縁膜8上に形成する。
これにより、光電変換層および電界効果型トランジスタを単結晶半導体層上に形成することを可能としつつ、光電変換層上に電界効果型トランジスタを配置することが可能となり、光電変換層および電界効果型トランジスタの特性の劣化を抑制することを可能としつつ、電界効果型トランジスタを透明基板1上に形成するための面積を削減することが可能となる。
これにより、光電変換層および電界効果型トランジスタを単結晶半導体層上に形成することを可能としつつ、光電変換層上に電界効果型トランジスタを配置することが可能となり、光電変換層および電界効果型トランジスタの特性の劣化を抑制することを可能としつつ、電界効果型トランジスタを透明基板1上に形成するための面積を削減することが可能となる。
図3は、本発明の第2実施形態に係る固体撮像装置の概略構成を示す断面図である。
図3において、透明基板21には、P型半導体層22が形成され、P型半導体層22にはN型ウェル23が形成されている。
なお、透明基板21としてはサファイアやガラスなどの絶縁性基板を用いることができ、P型半導体層22およびN型ウェル23の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができ、P型半導体層22およびN型ウェル23は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板21としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
図3において、透明基板21には、P型半導体層22が形成され、P型半導体層22にはN型ウェル23が形成されている。
なお、透明基板21としてはサファイアやガラスなどの絶縁性基板を用いることができ、P型半導体層22およびN型ウェル23の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができ、P型半導体層22およびN型ウェル23は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板21としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
また、P型半導体層22の膜厚は10μm以上とすることができ、N型ウェル23はP型半導体層22の深い位置に形成することができる。
そして、P型半導体層22に形成されたN型ウェル23には、層間絶縁膜24が形成され、層間絶縁膜24にはプラグ25a、25bが埋め込まれている。ここで、プラグ25aはN型ウェル23に接続し、プラグ25bはP型半導体層22に接続することができる。なお、プラグ25a、25bの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、P型半導体層22に形成されたN型ウェル23には、層間絶縁膜24が形成され、層間絶縁膜24にはプラグ25a、25bが埋め込まれている。ここで、プラグ25aはN型ウェル23に接続し、プラグ25bはP型半導体層22に接続することができる。なお、プラグ25a、25bの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、プラグ25a、25bが埋め込まれた層間絶縁膜24上には配線26a、26bが形成されている。ここで、配線26aはプラグ25aに接続し、配線26bはプラグ25bに接続することができる。なお、配線26a、26bの材質としては、Al、Cuなどの金属を用いることができる。
また、層間絶縁膜24上には、一端が配線26aにかかるように配置された多結晶半導体層27が形成され、多結晶半導体層27上には、ゲート絶縁膜28を介してゲート電極29が形成されている。そして、ソース層30bと配線26aが接触するようにして、ゲート電極29の両側にそれぞれ配置されたドレイン層30aおよびソース層30bが多結晶半導体層27に設けられている。
また、層間絶縁膜24上には、一端が配線26aにかかるように配置された多結晶半導体層27が形成され、多結晶半導体層27上には、ゲート絶縁膜28を介してゲート電極29が形成されている。そして、ソース層30bと配線26aが接触するようにして、ゲート電極29の両側にそれぞれ配置されたドレイン層30aおよびソース層30bが多結晶半導体層27に設けられている。
ここで、P型半導体層22の深い位置にN型ウェル23を形成することにより、P型半導体層22の深い位置に空乏層を形成することができる。このため、透明基板21を介して入射された光をP型半導体層22の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
また、P型半導体層22の膜厚を厚くすることにより、透明基板21を介して入射された光が多結晶半導体層27に入射することを抑制することが可能となり、光電変換層上に薄膜トランジスタを配置することを可能としつつ、多結晶半導体層27に形成された薄膜トランジスタの特性変動を抑制することができる。
また、P型半導体層22の膜厚を厚くすることにより、透明基板21を介して入射された光が多結晶半導体層27に入射することを抑制することが可能となり、光電変換層上に薄膜トランジスタを配置することを可能としつつ、多結晶半導体層27に形成された薄膜トランジスタの特性変動を抑制することができる。
そして、撮像動作を行う場合、透明基板21を介してP型半導体層22に光を入射させる。そして、所定のタイミングでゲート電極29をオンにし、N型ウェル23に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、N型ウェル23上に形成された薄膜トランジスタに光を遮られることなく、P型半導体層22とN型ウェル23との接合面にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板21上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。また、P型半導体層22およびN型ウェル23に単結晶半導体を用いることができ、変換効率を向上させることが可能となる。
これにより、N型ウェル23上に形成された薄膜トランジスタに光を遮られることなく、P型半導体層22とN型ウェル23との接合面にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板21上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。また、P型半導体層22およびN型ウェル23に単結晶半導体を用いることができ、変換効率を向上させることが可能となる。
なお、上述した実施形態では、P型半導体層22にN型ウェル23を形成する方法について説明したが、N型半導体層にP型ウェルを形成するようにしてもよい。また、P型半導体層22とN型ウェル23との間にi型半導体層を設け、pinダイオードで光電変換層を構成するようにしてもよい。
図4は、図3の固体撮像装置の製造方法を示す断面図である。
図4は、図3の固体撮像装置の製造方法を示す断面図である。
図4(a)において、透明基板21上に形成されたP型半導体層22にN型不純物を選択的に導入することにより、P型半導体層22にN型ウェル23を形成する。
なお、P型半導体層22を透明基板21上に形成する場合、CVDなどの方法により多結晶半導体を堆積してもよいし、単結晶半導体を透明基板21上には貼り合わせるようにしてもよい。また、P型半導体層22にN型ウェル23を形成する場合、不純物のイオン注入を用いるようにしてもよいし、不純物のドライブインを用いるようにしてもよい。
なお、P型半導体層22を透明基板21上に形成する場合、CVDなどの方法により多結晶半導体を堆積してもよいし、単結晶半導体を透明基板21上には貼り合わせるようにしてもよい。また、P型半導体層22にN型ウェル23を形成する場合、不純物のイオン注入を用いるようにしてもよいし、不純物のドライブインを用いるようにしてもよい。
次に、図4(b)に示すように、CVDなどの方法により層間絶縁膜24を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜24のパターニングを行うことにより、N型ウェル23およびP型半導体層22の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜24上にタングステンを堆積し、タングステンのエッチバックを行うことにより、N型ウェル23およびP型半導体層22にそれぞれ接続されたプラグ25a、25bを層間絶縁膜24に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグ25a、25bが埋め込まれた層間絶縁膜24上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、プラグ25a、25bにそれぞれ接続された配線26a、26bを層間絶縁膜24上に形成する。
次に、図4(c)に示すように、例えば、CVDなどの方法により、配線26a、26bが形成された層間絶縁膜24上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線26aに接続された多結晶半導体層27を層間絶縁膜24上に形成する。
次に、図4(c)に示すように、例えば、CVDなどの方法により、配線26a、26bが形成された層間絶縁膜24上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線26aに接続された多結晶半導体層27を層間絶縁膜24上に形成する。
そして、CVDなどの方法により、多結晶半導体層27上にゲート絶縁膜28を形成する。そして、CVDなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層27上にゲート電極29を形成する。
そして、ゲート電極29をマスクとして不純物のイオン注入を多結晶半導体層27に行うことにより、ゲート電極29に両側にそれぞれ配置されたドレイン層30aおよびソース層30bを多結晶半導体層27に形成する。
そして、ゲート電極29をマスクとして不純物のイオン注入を多結晶半導体層27に行うことにより、ゲート電極29に両側にそれぞれ配置されたドレイン層30aおよびソース層30bを多結晶半導体層27に形成する。
これにより、光電変換層上に薄膜トランジスタを配置することが可能となり、薄膜トランジスタを透明基板21上に形成するための面積を削減することを可能として、チップサイズを縮小することが可能となる。
図5は、本発明の第3実施形態に係る固体撮像装置の概略構成を示す断面図である。
図5において、透明基板41には、P型半導体層42が形成され、P型半導体層42にはN型ウェル43が形成されている。
図5は、本発明の第3実施形態に係る固体撮像装置の概略構成を示す断面図である。
図5において、透明基板41には、P型半導体層42が形成され、P型半導体層42にはN型ウェル43が形成されている。
なお、透明基板41としてはサファイアやガラスなどの絶縁性基板を用いることができ、P型半導体層42およびN型ウェル43の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができ、P型半導体層42およびN型ウェル43は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板41としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
また、P型半導体層42の膜厚は10μm以上とすることができ、N型ウェル43はP型半導体層42の深い位置に形成することができる。
そして、N型ウェル43およびP型半導体層42上には、遮光膜52a、52bが形成されている。なお、遮光膜52a、52bの材質としては、Al、Cu、Wなどの金属を用いることができる。
そして、N型ウェル43およびP型半導体層42上には、遮光膜52a、52bが形成されている。なお、遮光膜52a、52bの材質としては、Al、Cu、Wなどの金属を用いることができる。
そして、遮光膜52a、52bがそれぞれ形成されたN型ウェル43およびP型半導体層42上には、層間絶縁膜44が形成され、層間絶縁膜44にはプラグ45a、45bが埋め込まれている。ここで、プラグ45aは遮光膜52aに接続し、プラグ45bは遮光膜52bに接続することができる。なお、プラグ45a、45bの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、プラグ45a、45bが埋め込まれた層間絶縁膜44上には配線46a、46bが形成されている。ここで、配線46aはプラグ45aに接続し、配線46bはプラグ45bに接続することができる。なお、配線46a、46bの材質としては、Al、Cuなどの金属を用いることができる。
また、層間絶縁膜44上には、一端が配線46aにかかるように配置された多結晶半導体層47が形成され、多結晶半導体層47上には、ゲート絶縁膜48を介してゲート電極49が形成されている。そして、ソース層40bと配線46aが接触するようにして、ゲート電極49の両側にそれぞれ配置されたドレイン層50aおよびソース層50bが多結晶半導体層47に設けられている。
また、層間絶縁膜44上には、一端が配線46aにかかるように配置された多結晶半導体層47が形成され、多結晶半導体層47上には、ゲート絶縁膜48を介してゲート電極49が形成されている。そして、ソース層40bと配線46aが接触するようにして、ゲート電極49の両側にそれぞれ配置されたドレイン層50aおよびソース層50bが多結晶半導体層47に設けられている。
ここで、P型半導体層42の深い位置にN型ウェル43を形成することにより、P型半導体層42の深い位置に空乏層を形成することができる。このため、透明基板41を介して入射された光をP型半導体層42の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
また、N型ウェル43およびP型半導体層42上に遮光膜52a、52bをそれぞれ形成することにより、透明基板41を介して入射された光が多結晶半導体層47に入射することを防止することが可能となり、光電変換層上に薄膜トランジスタを配置することを可能としつつ、多結晶半導体層47に形成された薄膜トランジスタの特性変動を抑制することができる。
また、N型ウェル43およびP型半導体層42上に遮光膜52a、52bをそれぞれ形成することにより、透明基板41を介して入射された光が多結晶半導体層47に入射することを防止することが可能となり、光電変換層上に薄膜トランジスタを配置することを可能としつつ、多結晶半導体層47に形成された薄膜トランジスタの特性変動を抑制することができる。
そして、撮像動作を行う場合、透明基板41を介してP型半導体層42に光を入射させる。そして、所定のタイミングでゲート電極49をオンにし、N型ウェル43に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、光による薄膜トランジスタの特性変動を防止しつつ、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板41上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となるとともに、固体撮像装置の動作の安定化を図ることができる。また、P型半導体層42およびN型ウェル43に単結晶半導体を用いることができ、変換効率を向上させることが可能となる。
これにより、光による薄膜トランジスタの特性変動を防止しつつ、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板41上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となるとともに、固体撮像装置の動作の安定化を図ることができる。また、P型半導体層42およびN型ウェル43に単結晶半導体を用いることができ、変換効率を向上させることが可能となる。
なお、上述した実施形態では、P型半導体層42にN型ウェル43を形成する方法について説明したが、N型半導体層にP型ウェルを形成するようにしてもよい。また、P型半導体層42とN型ウェル43との間にi型半導体層を設け、pinダイオードで光電変換層を構成するようにしてもよい。
図6は、図5の固体撮像装置の製造方法を示す断面図である。
図6は、図5の固体撮像装置の製造方法を示す断面図である。
図6(a)において、透明基板41上に形成されたP型半導体層42にN型不純物を選択的に導入することにより、P型半導体層42にN型ウェル43を形成する。
次に、図6(b)に示すように、スパッタリングなどの方法により、N型ウェル43が形成されたP型半導体層42上にAlなどの金属膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜のパターニングを行うことにより、N型ウェル43およびP型半導体層42上に遮光膜52a、52bをそれぞれ形成する。
次に、図6(b)に示すように、スパッタリングなどの方法により、N型ウェル43が形成されたP型半導体層42上にAlなどの金属膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜のパターニングを行うことにより、N型ウェル43およびP型半導体層42上に遮光膜52a、52bをそれぞれ形成する。
次に、図6(c)に示すように、CVDなどの方法により、遮光膜52a、52bがそれぞれ形成されたN型ウェル43およびP型半導体層42上に層間絶縁膜44を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜44のパターニングを行うことにより、遮光膜52a、52bの表面をそれぞれ露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜44上にタングステンを堆積し、タングステンのエッチバックを行うことにより、遮光膜52a、52bにそれぞれ接続されたプラグ45a、45bを層間絶縁膜44に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグ45a、45bが埋め込まれた層間絶縁膜44上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、プラグ45a、45bにそれぞれ接続された配線46a、46bを層間絶縁膜44上に形成する。
次に、図6(d)に示すように、例えば、CVDなどの方法により、配線46a、46bが形成された層間絶縁膜44上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線46aに接続された多結晶半導体層47を層間絶縁膜44上に形成する。
次に、図6(d)に示すように、例えば、CVDなどの方法により、配線46a、46bが形成された層間絶縁膜44上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線46aに接続された多結晶半導体層47を層間絶縁膜44上に形成する。
そして、CVDなどの方法により、多結晶半導体層47上にゲート絶縁膜48を形成する。そして、CVDなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層47上にゲート電極49を形成する。
そして、ゲート電極49をマスクとして不純物のイオン注入を多結晶半導体層47に行うことにより、ゲート電極49に両側にそれぞれ配置されたドレイン層50aおよびソース層35bを多結晶半導体層47に形成する。
そして、ゲート電極49をマスクとして不純物のイオン注入を多結晶半導体層47に行うことにより、ゲート電極49に両側にそれぞれ配置されたドレイン層50aおよびソース層35bを多結晶半導体層47に形成する。
これにより、光電変換層に入射した光が薄膜トランジスタに入射することを防止することを可能としつつ、光電変換層上に電界効果型トランジスタを配置することが可能となり、光による薄膜トランジスタの特性変動を防止しつつ、薄膜トランジスタを透明基板41上に形成するための面積を削減することが可能となる。
図7は、本発明の第4実施形態に係る固体撮像装置の概略構成を示す断面図である。
図7は、本発明の第4実施形態に係る固体撮像装置の概略構成を示す断面図である。
図7において、透明基板61には透明電極62が形成され、透明電極62上には光電変換層63が積層されている。なお、なお、透明基板61としてはサファイアやガラスなどの絶縁性基板を用いることができ、光電変換層63としては、例えば、pinダイオードを用いることができる。また、光電変換層63としては、多結晶半導体を用いることができ、光電変換層63の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができる。また、透明電極62としては、例えば、ITO膜などを用いることができる。また、光電変換層63に印加される電圧を均一化するために、透明電極62を格子状にパターニングするようにしてもよい。また、透明電極62を透明基板61に形成する前に透明電極62上に酸化膜を形成し、透明基板661に含まれる金属成分の侵入を防止するようにしてもよい。
そして、光電変換層63上には、透明電極62に対向して配置された対向電極64が形成され、対向電極64上には、光電変換層63を覆うようにして絶縁膜65が形成されている。そして、絶縁膜65が形成された光電変換層63上には、平坦化膜66が形成されている。なお、対向電極64としては、例えば、Crなどの金属膜を用いることができる。また、絶縁膜65としては、例えば、金属酸化物などの遮光性のある絶縁膜を用いる。この絶縁膜65により、透明基板61側以外の方向からの光電変換層63への光の侵入を防止する。また、平坦化膜66としては、例えば、SOG(スピンオングラス)などを用いることができる。あるいは、CMP(化学的機械的研磨)などの方法によりシリコン酸化膜などの表面を研磨することで、平坦化膜66を形成するようにしてもよい。
そして、平坦化膜66には、対向電極64および透明電極62にそれぞれ接続されたプラグ67a、67bが埋め込まれている。なお、プラグ67a、67bの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、プラグ67a、67bが埋め込まれた平坦化膜66上には、プラグ67a、67bにそれぞれ接続された配線68a、68bが形成されている。なお、配線67a、67bの材質としては、Al、Cuなどの金属を用いることができる。
そして、プラグ67a、67bが埋め込まれた平坦化膜66上には、プラグ67a、67bにそれぞれ接続された配線68a、68bが形成されている。なお、配線67a、67bの材質としては、Al、Cuなどの金属を用いることができる。
また、平坦化膜66上には、一端が配線68aにかかるように配置された多結晶半導体層69が形成され、多結晶半導体層69上には、ゲート絶縁膜70を介してゲート電極71が形成されている。そして、ソース層72bと配線68aが接触するようにして、ゲート電極71の両側にそれぞれ配置されたドレイン層72aおよびソース層72bが多結晶半導体層69に設けられている。
そして、撮像動作を行う場合、透明基板61を介して光電変換層63に光を入射させる。そして、所定のタイミングでゲート電極71をオンにし、光電変換層63に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、半導体層を積層することで光電変換層63を形成することが可能となるとともに、透明基板61を介して光電変換層63に光を入射させることを可能としつつ、光電変換層63上に薄膜トランジスタを積層することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、光電変換層63上に薄膜トランジスタを積層することが可能となるとともに、薄膜トランジスタに光を遮られることなく、光電変換層63にて光を受光することが可能となり、感度の低下を抑制しつつ、チップサイズを容易に縮小することが可能となる。
これにより、半導体層を積層することで光電変換層63を形成することが可能となるとともに、透明基板61を介して光電変換層63に光を入射させることを可能としつつ、光電変換層63上に薄膜トランジスタを積層することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、光電変換層63上に薄膜トランジスタを積層することが可能となるとともに、薄膜トランジスタに光を遮られることなく、光電変換層63にて光を受光することが可能となり、感度の低下を抑制しつつ、チップサイズを容易に縮小することが可能となる。
また、対向電極64を遮光膜として用いることにより、透明基板61を介して入射された光が多結晶半導体層69に入射することを防止することが可能となり、多結晶半導体層69に形成された薄膜トランジスタの特性変動を抑制することを可能としつつ、光電変換層63上に薄膜トランジスタを配置することが可能となる。
図8は、図7の固体撮像装置の製造方法を示す断面図である。
図8は、図7の固体撮像装置の製造方法を示す断面図である。
図8(a)において、例えば、スパッタリングなどの方法により透明基板61上にITO膜を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてITO膜のパターニングを行うことにより、透明基板61上に透明電極62を形成する。
そして、例えば、透明電極62が形成された透明基板61上にp層/i層/n層の3層構造からなる多結晶半導体膜およびCr膜を順次成膜し、フォトリソグラフィー技術およびエッチング技術を用いてCr膜のパターニングを行うことにより、多結晶半導体膜上に対向電極64を形成する。そして、多結晶半導体膜上に形成された対向電極64をマスクとして多結晶半導体膜のエッチングを行うことにより、対向電極64下に自己整合的に配置された光電変換層63を形成する。
そして、例えば、透明電極62が形成された透明基板61上にp層/i層/n層の3層構造からなる多結晶半導体膜およびCr膜を順次成膜し、フォトリソグラフィー技術およびエッチング技術を用いてCr膜のパターニングを行うことにより、多結晶半導体膜上に対向電極64を形成する。そして、多結晶半導体膜上に形成された対向電極64をマスクとして多結晶半導体膜のエッチングを行うことにより、対向電極64下に自己整合的に配置された光電変換層63を形成する。
次に、図8(b)に示すように、スパッタなどの方法により絶縁膜65を形成する。そして、CVDなどの方法により、シリコン酸化膜を堆積し、CMPなどの方法によりシリコン酸化膜の表面を研磨することにより、絶縁膜65上に平坦化膜66を形成する。
そして、フォトリソグラフィー技術およびエッチング技術を用いて平坦化膜66および絶縁膜65のパターニングを行うことにより、対向電極64および透明電極62の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された平坦化膜66上にタングステンを堆積し、タングステンのエッチバックを行うことにより、対向電極64および透明電極62にそれぞれ接続されたプラグ67a、67bを平坦化膜66および絶縁膜65に埋め込む。
そして、フォトリソグラフィー技術およびエッチング技術を用いて平坦化膜66および絶縁膜65のパターニングを行うことにより、対向電極64および透明電極62の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された平坦化膜66上にタングステンを堆積し、タングステンのエッチバックを行うことにより、対向電極64および透明電極62にそれぞれ接続されたプラグ67a、67bを平坦化膜66および絶縁膜65に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグ67a、67bが埋め込まれた平坦化膜66上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、プラグ67a、67bにそれぞれ接続された配線68a、68bを平坦化膜66上に形成する。
次に、図8(c)に示すように、例えば、CVDなどの方法により、配線68a、68bが形成された平坦化膜66上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線68aに接続された多結晶半導体層69を平坦化膜66上に形成する。
次に、図8(c)に示すように、例えば、CVDなどの方法により、配線68a、68bが形成された平坦化膜66上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線68aに接続された多結晶半導体層69を平坦化膜66上に形成する。
そして、CVDなどの方法により、多結晶半導体層69上にゲート絶縁膜70を形成する。そして、CVDなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層69上にゲート電極71を形成する。
そして、ゲート電極71をマスクとして不純物のイオン注入を多結晶半導体層69に行うことにより、ゲート電極71に両側にそれぞれ配置されたドレイン層72aおよびソース層72bを多結晶半導体層69に形成する。
そして、ゲート電極71をマスクとして不純物のイオン注入を多結晶半導体層69に行うことにより、ゲート電極71に両側にそれぞれ配置されたドレイン層72aおよびソース層72bを多結晶半導体層69に形成する。
これにより、半導体層を積層することで光電変換層63を形成することが可能となるとともに、光電変換層63上に薄膜トランジスタを積層することが可能となり、製造プロセスの煩雑化を抑制しつつ、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。
図9は、本発明の第5実施形態に係る固体撮像装置の概略構成を示す断面図である。
図9は、本発明の第5実施形態に係る固体撮像装置の概略構成を示す断面図である。
図9において、透明基板81には透明電極82が形成され、透明電極82上には光電変換層83が積層されている。なお、なお、透明基板81としてはサファイアやガラスなどの絶縁性基板を用いることができ、光電変換層83としては、例えば、pinダイオードを用いることができる。また、光電変換層83としては、多結晶半導体を用いることができ、光電変換層83の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができる。また、透明電極82としては、例えば、ITO膜などを用いることができる。また、光電変換層83に印加される電圧を均一化するために、透明電極82を格子状にパターニングするようにしてもよい。また、透明電極82を透明基板81に形成する前に透明電極62上に酸化膜を形成し、透明基板8に含まれる金属成分の侵入を防止するようにしてもよい。
そして、光電変換層83上には、透明電極82に対向して配置された対向電極84が形成され、光電変換層83および対向電極84には、光を透過させる開口部83a、84aがそれぞれ形成されている。
そして、対向電極84上には、光電変換層83を覆うようにして絶縁膜85が形成されている。そして、絶縁膜85が形成された光電変換層83上には、平坦化膜86が形成されている。なお、対向電極84としては、例えば、Crなどの金属膜を用いることができる。また、絶縁膜85としては、例えば、金属酸化物などの遮光性のある絶縁膜を用いる。この絶縁膜85により、透明基板81側以外の方向からの光電変換層83への光の侵入を防止する。また、平坦化膜86としては、例えば、SOG(スピンオングラス)などを用いることができる。あるいは、CMP(化学的機械的研磨)などの方法によりシリコン酸化膜などの表面を研磨することで、平坦化膜86を形成するようにしてもよい。
そして、対向電極84上には、光電変換層83を覆うようにして絶縁膜85が形成されている。そして、絶縁膜85が形成された光電変換層83上には、平坦化膜86が形成されている。なお、対向電極84としては、例えば、Crなどの金属膜を用いることができる。また、絶縁膜85としては、例えば、金属酸化物などの遮光性のある絶縁膜を用いる。この絶縁膜85により、透明基板81側以外の方向からの光電変換層83への光の侵入を防止する。また、平坦化膜86としては、例えば、SOG(スピンオングラス)などを用いることができる。あるいは、CMP(化学的機械的研磨)などの方法によりシリコン酸化膜などの表面を研磨することで、平坦化膜86を形成するようにしてもよい。
そして、平坦化膜86には、対向電極84および透明電極82にそれぞれ接続されたプラグ87a、87bが埋め込まれている。なお、プラグ87a、87bの材質としては、Al、Cu、Wなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、プラグ87a、87bが埋め込まれた平坦化膜86上には、プラグ87a、87bにそれぞれ接続された配線88a、88bが形成されている。なお、配線87a、87bの材質としては、Al、Cuなどの金属を用いることができる。
そして、プラグ87a、87bが埋め込まれた平坦化膜86上には、プラグ87a、87bにそれぞれ接続された配線88a、88bが形成されている。なお、配線87a、87bの材質としては、Al、Cuなどの金属を用いることができる。
また、平坦化膜86上には、一端が配線88aにかかるように配置された多結晶半導体層89が形成され、多結晶半導体層89上には、ゲート絶縁膜90を介してゲート電極91が形成されている。そして、ソース層92bと配線88aが接触するようにして、ゲート電極91の両側にそれぞれ配置されたドレイン層92aおよびソース層92bが多結晶半導体層89に設けられている。なお、多結晶半導体層89は、開口部83a、84aの配置位置を避けるようにして配置することができる。
そして、ゲート電極91が形成された平坦化膜86上には、層間絶縁膜93が積層され、層間絶縁膜93上には、多結晶半導体層89を覆うようにして配置された遮光膜94が形成されている。なお、遮光膜94の材質としては、例えば、AlやCrなどの金属膜を用いることができる。ここで、遮光膜94には、開口部83a、84aの配置位置に対応して配置された開口部94aが設けられている。そして、開口部94aが設けられた遮光膜94上には、保護膜95が形成されている。なお、保護膜95としては、例えば、シリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜などを用いることができる。
そして、撮像動作を行う場合、遮光膜94側から光を入射させる。そして、遮光膜94に設けられた開口部94a、対向電極84に設けられた開口部84a、光電変換層83に設けられた開口部83aおよび透明基板81をそれぞれ介して光を透過させる。そして、透明基板81を透過した光を被写体に入射させ、被写体からの反射光を光電変換層83で受光させる。そして、所定のタイミングでゲート電極91をオンにし、光電変換層83に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、光電変換層83上に薄膜トランジスタを積層することを可能としつつ、開口部83a、84a、94aをそれぞれ介して透過した光の反射光を光電変換層83で受光することが可能となる。このため、光による薄膜トランジスタの特性変動を防止しつつ、固体撮像装置側から光を入射させながら撮像を行うことが可能となるとともに、薄膜トランジスタを透明基板81上に形成するための面積を削減することが可能となる。この結果、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の小型化を図ることが可能となるとともに、光学系の簡略化を図りつつ、スキャナまたは複写機などを構成することができる。
また、開口部94aが形成された遮光膜94を多結晶半導体層89上に形成するとともに、開口部83aが形成された光電変換層83を多結晶半導体層89下に形成することにより、多結晶半導体層89に形成された薄膜トランジスタに光が入射することを抑制しつつ、開口部83a、94aを介して光を透過させることが可能となり、多結晶半導体層89に形成された薄膜トランジスタの特性変動を抑制することを可能としつつ、光電変換層83上に薄膜トランジスタを配置することが可能となる。
図10は、図9の固体撮像装置の製造方法を示す断面図である。
図10(a)において、例えば、スパッタリングなどの方法により透明基板81上にITO膜を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてITO膜のパターニングを行うことにより、透明基板81上に透明電極82を形成する。
そして、例えば、透明電極82が形成された透明基板81上にp層/i層/n層の3層構造からなる多結晶半導体膜およびCr膜を順次成膜し、フォトリソグラフィー技術およびエッチング技術を用いてCr膜のパターニングを行うことにより、開口部84aが設けられた対向電極84を多結晶半導体膜上に形成する。そして、多結晶半導体膜上に形成された対向電極84をマスクとして多結晶半導体膜のエッチングを行うことにより、開口部83aが設けられた光電変換層83を対向電極84下に自己整合的に形成する。
図10(a)において、例えば、スパッタリングなどの方法により透明基板81上にITO膜を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてITO膜のパターニングを行うことにより、透明基板81上に透明電極82を形成する。
そして、例えば、透明電極82が形成された透明基板81上にp層/i層/n層の3層構造からなる多結晶半導体膜およびCr膜を順次成膜し、フォトリソグラフィー技術およびエッチング技術を用いてCr膜のパターニングを行うことにより、開口部84aが設けられた対向電極84を多結晶半導体膜上に形成する。そして、多結晶半導体膜上に形成された対向電極84をマスクとして多結晶半導体膜のエッチングを行うことにより、開口部83aが設けられた光電変換層83を対向電極84下に自己整合的に形成する。
次に、図10(b)に示すように、スパッタなどの方法により絶縁膜85を形成し、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜85のパターニングを行うことにより、開口部83a、84aの配置に対応した開口部を形成する。そして、CVDなどの方法により、シリコン酸化膜を堆積し、CMPなどの方法によりシリコン酸化膜の表面を研磨することにより、絶縁膜85上に平坦化膜86を形成する。
そして、フォトリソグラフィー技術およびエッチング技術を用いて平坦化膜86および絶縁膜85のパターニングを行うことにより、対向電極84および透明電極82の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された平坦化膜86上にタングステンを堆積し、タングステンのエッチバックを行うことにより、対向電極84および透明電極62にそれぞれ接続されたプラグ87a、87bを平坦化膜86および絶縁膜85に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグ87a、87bが埋め込まれた平坦化膜86上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、プラグ87a、87bにそれぞれ接続された配線88a、88bを平坦化膜86上に形成する。
次に、図10(c)に示すように、例えば、CVDなどの方法により、配線88a、88bが形成された平坦化膜86上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線88aに接続された多結晶半導体層89を平坦化膜86上に形成する。
次に、図10(c)に示すように、例えば、CVDなどの方法により、配線88a、88bが形成された平坦化膜86上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線88aに接続された多結晶半導体層89を平坦化膜86上に形成する。
そして、CVDなどの方法により、多結晶半導体層89上にゲート絶縁膜90を形成する。そして、CVDなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層89上にゲート電極91を形成する。
そして、ゲート電極91をマスクとして不純物のイオン注入を多結晶半導体層89に行うことにより、ゲート電極91に両側にそれぞれ配置されたドレイン層92aおよびソース層92bを多結晶半導体層89に形成する。
そして、ゲート電極91をマスクとして不純物のイオン注入を多結晶半導体層89に行うことにより、ゲート電極91に両側にそれぞれ配置されたドレイン層92aおよびソース層92bを多結晶半導体層89に形成する。
次に、図10(d)に示すように、例えば、CVDなどの方法により、ゲート電極91が形成された平坦化膜86上に層間絶縁膜93を積層する。そして、スパッタリングなどの方法により、層間絶縁膜93上にAlなどの金属膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜のパターニングを行うことにより、多結晶半導体層89を覆うようにして配置された遮光膜94を層間絶縁膜93上に形成するとともに、開口部83a、84aの配置位置に対応して配置された開口部94aを遮光膜94に形成する。
これにより、多結晶半導体層89に形成された薄膜トランジスタに光が入射することを抑制しつつ、光電変換層83上に薄膜トランジスタを積層することが可能となるとともに、開口部94a、84a、83aをそれぞれ介して透過した光の反射光を光電変換層83で受光することが可能となり、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の光学系の簡略化を図ることが可能となる。
1、21、41、61、81 透明基板、2、22、42 P型半導体層、3、23、43 N型ウェル、4 P型ウェル、5、28、48、70、90 ゲート絶縁膜、6、29、49、71、91 ゲート電極、7a、30a、50a、72a、92a ドレイン層、7b、30b、50b、72b、92b ソース層 8、24、44、93 層間絶縁膜、9a〜9d、25a、25b、45a、45b、67a、67b、87a、87b プラグ、10a〜10c、26a、26b、46a、46b、68a、68b、88a、88b 配線、27、47、69、89 多結晶半導体層、31、51、73、95 保護膜、52a、52b、94 遮光膜、62、82 透明電極、63、83 光電変換層、64、84 対向電極、65、85 絶縁膜、66、86 平坦化膜、83a、84a、94a 開口部
Claims (11)
- 透明基板上に形成された光電変換層と、
前記光電変換層上に積層され、前記光電変換層からの信号を読み出すスイッチング素子とを備えることを特徴とする固体撮像装置。 - 透明基板上に形成された第1導電型半導体層と、
前記第1導電型半導体層に形成された第2導電型ウェル層と、
前記第2導電型ウェル層に形成された第1導電型ウェル層と、
前記第1導電型ウェル層に形成され、ソースまたはドレインが前記第1導電型ウェル層に接続された電界効果型トランジスタとを備えることを特徴とする固体撮像装置。 - 透明基板上に形成された第1導電型半導体層と、
前記第1導電型半導体層に形成された第2導電型ウェル層と、
前記第2導電型ウェル層上に積層され、ソースまたはドレインが前記第2導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする固体撮像装置。 - 透明基板上に形成された第1導電型半導体層と、
前記第1導電型半導体層に形成された第2導電型ウェル層と、
前記第2導電型ウェル層上に形成された遮光膜と、
前記遮光膜上に積層され、ソースまたはドレインが前記第2導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする固体撮像装置。 - 透明基板上に形成された透明電極と、
前記透明電極上に形成された光電変換層と、
前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、
前記対向電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、
前記透明電極に接続された配線層とを備えることを特徴とする固体撮像装置。 - 透明基板上に形成された透明電極と、
前記透明電極上に形成された光電変換層と、
前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、
前記光電変換層および前記対向電極に形成された第1開口部と、
前記対向電極上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、
前記透明電極に接続された配線層と、
前記薄膜トランジスタ上に形成された第2層間絶縁膜と、
前記第2層間絶縁膜上に形成された遮光膜と、
前記遮光膜に形成され、前記第1開口部の位置に対応して配置された第2開口部とを備えることを特徴とする固体撮像装置。 - 透明基板上に第1導電型半導体層を形成する工程と、
前記第1導電型半導体層に第2導電型ウェル層を形成する工程と、
前記第2導電型ウェル層に第1導電型ウェル層を形成する工程と、
前記第1導電型ウェル層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース層およびドレイン層を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記ソース層またはドレイン層と前記第1導電型ウェル層とを接続する配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。 - 透明基板上に第1導電型半導体層を形成する工程と、
前記第1導電型半導体層に第2導電型ウェル層を形成する工程と、
前記第2導電型ウェル層上に層間絶縁膜を形成する工程と、
前記第2導電型ウェル層に接続された第1配線および前記第1導電型半導体層に接続された第2配線を前記層間絶縁膜上に形成する工程と、
ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。 - 前記第2導電型ウェル層と前記層間絶縁膜との間に遮光膜を形成する工程をさらに備えることを特徴とする請求項8記載の固体撮像装置の製造方法。
- 透明基板上に透明電極を形成する工程と、
前記透明電極上に光電変換層を形成する工程と、
前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、
前記対向電極上に層間絶縁膜を形成する工程と、
前記対向電極に接続された第1配線および前記透明電極に接続された第2配線を前記層間絶縁膜上に形成する工程と、
ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。 - 透明基板上に透明電極を形成する工程と、
前記透明電極上に光電変換層を形成する工程と、
前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、
前記光電変換層および前記対向電極に第1開口部を形成する工程と、
前記第1開口部が形成された対向電極上に第1層間絶縁膜を形成する工程と、
前記対向電極に接続された第1配線および前記透明電極に接続された第2配線を前記第1層間絶縁膜上に形成する工程と、
ソースまたはドレインが前記第1配線に接続された薄膜トランジスタを前記第1層間絶縁膜上に形成する工程と、
前記薄膜トランジスタ上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜上に遮光膜を形成する工程と、
前記第1開口部の位置に対応して配置された第2開口部を前記遮光膜に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。
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-
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JP2021106287A (ja) * | 2010-01-15 | 2021-07-26 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
JP2015216369A (ja) * | 2014-04-23 | 2015-12-03 | 株式会社半導体エネルギー研究所 | 撮像装置 |
JP2020077889A (ja) * | 2014-04-23 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2021048410A (ja) * | 2014-04-23 | 2021-03-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2021108399A (ja) * | 2014-04-23 | 2021-07-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP7152462B2 (ja) | 2014-04-23 | 2022-10-12 | 株式会社半導体エネルギー研究所 | 撮像装置及び電子機器 |
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