KR20170072889A - 촬상 장치 - Google Patents
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Abstract
본 발명은 입사광을 적절한 전기 신호로 변환할 수 있는 촬상 장치를 제공한다. 촬상 장치는 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나 및 광전 변환 소자의 하나의 전극은 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 광전 변환 소자의 하나의 전극 사이에 위치하는 절연층에 제공된 제 1 개구에서 전기적인 접속부를 갖는다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 광전 변환 소자의 하나의 전극과 중첩되는 영역에서 제 1 개구의 개수는 하나이다.
Description
본 발명의 일 형태는 산화물 반도체를 포함한 촬상 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술 분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제조 방법이 포함된다.
또한, 본 명세서 등에서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 뜻한다. 트랜지스터 또는 반도체 회로는 반도체 장치의 일 형태이다. 기억 장치, 표시 장치, 촬상 장치, 또는 전자 기기는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 이 트랜지스터는 집적 회로(IC) 및 표시 장치 등의 다양한 전자 기기에 사용된다. 트랜지스터에 적용 가능한 반도체 재료로서, 실리콘계 반도체가 널리 알려져 있지만; 다른 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 개시되어 있다(특허문헌 1 및 2 참조).
산화물 반도체를 포함하고 오프 전류가 매우 낮은 트랜지스터를 화소 회로의 일부에 사용하고, CMOS(complementary metal oxide semiconductor) 회로를 형성할 수 있는 실리콘을 포함한 트랜지스터를 주변 회로에 사용하는 촬상 장치가 특허문헌 3에 개시되어 있다.
실리콘을 포함한 트랜지스터, 산화물 반도체를 포함한 트랜지스터, 및 결정성 실리콘층을 포함한 포토다이오드가 적층된 촬상 장치가 특허문헌 4에 개시되어 있다.
화소 회로는 입사광을 전기 신호로 변환하는 기능을 갖는다. 입사광을 적절한 전기 신호로 변환하기 위해서는 트랜지스터의 노이즈를 일정 값 이하로 저감할 필요가 있다. 즉, 트랜지스터의 노이즈는 가능한 한 낮은 것이 바람직하다.
이것을 고려하여, 본 발명의 일 형태의 과제는 입사광을 적절한 전기 신호로 변환할 수 있는 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 노이즈가 낮은 트랜지스터를 포함한 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 고속 동작에 적합한 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 해상도가 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 집적도가 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 소비전력이 낮은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 저조도 조건하에서 촬상할 수 있는 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 다이내믹 레인지가 넓은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 개구율이 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 신뢰성이 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 신규 촬상 장치 등을 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 신규 반도체 장치 등을 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 산화물 반도체를 사용하여 형성된 트랜지스터를 포함한 촬상 장치에 관한 것이다.
본 발명의 일 형태는 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함한 촬상 장치이다. 제 1 내지 제 4 트랜지스터는 각각 활성층에 산화물 반도체를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 광전 변환 소자의 하나의 전극에 전기적으로 접속되어 있다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되어 있다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나 및 광전 변환 소자의 하나의 전극은, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 광전 변환 소자의 하나의 전극 사이에 위치하는 절연층에 제공된 제 1 개구에서 전기적인 접속부를 갖는다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 광전 변환 소자의 하나의 전극과 중첩되는 영역에서 제 1 개구의 개수는 하나이다.
제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 트랜지스터의 게이트 전극은, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 제 2 트랜지스터의 게이트 전극 사이에 위치하는 절연층에 제공된 제 2 개구에서 전기적인 접속부를 가져도 좋고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나가 제 2 트랜지스터의 게이트 전극과 중첩되는 영역에서 제 2 개구의 개수는 하나이어도 좋다.
제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 용량 소자의 하나의 전극에 전기적으로 접속되어 있어도 좋다.
산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf)을 함유하는 것이 바람직하다.
광전 변환 소자에서 광전 변환층에 셀레늄을 사용하여도 좋다.
본 발명의 일 형태에 의하여 입사광을 적절한 전기 신호로 변환할 수 있는 촬상 장치를 제공할 수 있다. 노이즈가 낮은 트랜지스터를 포함한 촬상 장치를 제공할 수 있다. 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 해상도가 높은 촬상 장치를 제공할 수 있다. 집적도가 높은 촬상 장치를 제공할 수 있다. 소비전력이 낮은 촬상 장치를 제공할 수 있다. 저조도 조건하에서 촬상할 수 있는 촬상 장치를 제공할 수 있다. 다이내믹 레인지가 넓은 촬상 장치를 제공할 수 있다. 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공할 수 있다. 개구율이 높은 촬상 장치를 제공할 수 있다. 신뢰성이 높은 촬상 장치를 제공할 수 있다. 신규 촬상 장치 등을 제공할 수 있다. 신규 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되지 않는다. 예를 들어, 상황 또는 조건에 따라, 본 발명의 일 형태는 다른 효과를 나타내어도 좋다. 또한, 상황 또는 조건에 따라, 본 발명의 일 형태는 상술한 효과 중 어느 것을 나타내지 않아도 된다.
도 1의 (A) 및 도 1의 (B)는 촬상 장치를 도시한 상면도 및 단면도이다.
도 2의 (A) 및 도 2의 (B)는 촬상 장치에 포함되는 회로를 도시한 것이다.
도 3의 (A) 내지 도 3의 (D)는 광전 변환 소자의 접속 형태를 도시한 단면도이다.
도 4의 (A) 및 도 4의 (B)는 촬상 장치를 도시한 단면도이다.
도 5의 (A) 내지 도 5의 (F)는 광전 변환 소자의 접속 형태를 도시한 단면도이다.
도 6은 촬상 장치를 도시한 단면도이다.
도 7의 (A) 및 도 7의 (B)는 촬상 장치를 도시한 단면도이다.
도 8의 (A) 내지 도 8의 (D)는 촬상 장치의 구성을 도시한 단면도이다.
도 9의 (A1) 내지 도 9의 (A3) 및 도 9의 (B1) 내지 도 9의 (B3)은 구부러진 촬상 장치를 도시한 것이다.
도 10의 (A) 및 도 10의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 11의 (A) 내지 도 11의 (C)는 화소 회로의 동작을 나타내는 타이밍 차트이다.
도 12의 (A) 및 도 12의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 13의 (A) 및 도 13의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 14의 (A) 및 도 14의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 15는 화소 회로의 구성을 도시한 것이다.
도 16은 화소 회로의 구성을 도시한 것이다.
도 17은 화소 회로의 구성을 도시한 것이다.
도 18은 화소 회로의 구성을 도시한 것이다.
도 19의 (A) 및 도 19의 (B)는 각각 글로벌 셔터 방식 및 롤링 셔터 방식에서의 동작을 나타내는 타이밍 차트이다.
도 20의 (A) 및 도 20의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 21의 (A) 및 도 21의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 22의 (A) 및 도 22의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 23의 (A) 및 도 23의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 24의 (A) 및 도 24의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 25의 (A) 및 도 25의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 26의 (A) 내지 도 26의 (D)는 채널 폭 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 27의 (A) 내지 도 27의 (F)는 채널 길이 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 28의 (A) 내지 도 28의 (E)는 반도체층을 도시한 상면도 및 단면도이다.
도 29의 (A) 및 도 29의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 30의 (A) 및 도 30의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 31의 (A) 및 도 31의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 32의 (A) 및 도 32의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 33의 (A) 및 도 33의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 34의 (A) 및 도 34의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 35의 (A) 내지 도 35의 (D)는 채널 폭 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 36의 (A) 내지 도 36의 (F)는 채널 길이 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 37 (A) 및 도 37의 (B)는 각각 트랜지스터를 도시한 상면도이다.
도 38의 (A) 내지 도 38의 (F)는 전자 기기를 도시한 것이다.
도 39의 (A) 및 도 39의 (B)는 Id-Vg 특성 및 트랜지스터의 드레인 항복 전압을 나타낸 것이다.
도 40의 (A) 및 도 40의 (B)는 Id-Vg 특성 및 트랜지스터의 드레인 항복 전압을 나타낸 것이다.
도 41의 (A) 내지 도 41의 (C)는 트랜지스터의 게이트 항복 전압을 나타낸 것이다.
도 42의 (A) 내지 도 42의 (C)는 트랜지스터의 드레인 항복 전압 및 게이트 항복 전압을 나타낸 것이다.
도 43은 노이즈에 기인한 드레인 전류의 시간에 따른 변화량을 나타낸 것이다.
도 44는 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 45는 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 46은 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 47은 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 48의 (A) 및 도 48의 (B)는 촬상 장치의 상면을 나타낸 사진이다.
도 49의 (A) 및 도 49의 (B)는 촬상 장치의 상면 및 단면을 나타낸 사진이다.
도 50의 (A) 및 도 50의 (B)는 광전 변환 소자의 접속 형태를 도시한 단면도이다.
도 51은 전극의 표면 거칠기를 나타낸 것이다.
도 52의 (A) 및 도 52의 (B)는 채널 길이 방향에서의 OS FET의 단면 STEM 이미지를 나타낸 것이다.
도 53은 OS FET의 Id-Vg 특성을 나타낸 것이다.
도 54의 (A) 및 도 54의 (B)는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 55는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 56의 (A) 및 도 56의 (B)는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 57의 (A) 및 도 57의 (B)는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 58의 (A) 및 도 58의 (B)는 각 트랜지스터의 (SId/Id2)와 (Vgs-Vth)의 관계를 나타낸 것이다.
도 59는 각 트랜지스터의 (SId/Id2)와 (Vgs-Vth)의 관계를 나타낸 것이다.
도 60은 Hooge's 파라미터(αH)와 Id의 관계를 나타낸 것이다.
도 61의 (A) 및 도 61의 (B)는 온도에 따른 각종 트랜지스터의 (SId/Id2)를 나타낸 것이다.
도 62의 (A) 및 도 62의 (B)는 온도에 따른 이동도를 나타낸 것이다.
도 63의 (A) 및 도 63의 (B)는 드레인 전류에 의존하는 (SId/Id2)의 활성화 에너지를 나타낸 것이다.
도 2의 (A) 및 도 2의 (B)는 촬상 장치에 포함되는 회로를 도시한 것이다.
도 3의 (A) 내지 도 3의 (D)는 광전 변환 소자의 접속 형태를 도시한 단면도이다.
도 4의 (A) 및 도 4의 (B)는 촬상 장치를 도시한 단면도이다.
도 5의 (A) 내지 도 5의 (F)는 광전 변환 소자의 접속 형태를 도시한 단면도이다.
도 6은 촬상 장치를 도시한 단면도이다.
도 7의 (A) 및 도 7의 (B)는 촬상 장치를 도시한 단면도이다.
도 8의 (A) 내지 도 8의 (D)는 촬상 장치의 구성을 도시한 단면도이다.
도 9의 (A1) 내지 도 9의 (A3) 및 도 9의 (B1) 내지 도 9의 (B3)은 구부러진 촬상 장치를 도시한 것이다.
도 10의 (A) 및 도 10의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 11의 (A) 내지 도 11의 (C)는 화소 회로의 동작을 나타내는 타이밍 차트이다.
도 12의 (A) 및 도 12의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 13의 (A) 및 도 13의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 14의 (A) 및 도 14의 (B)는 각각 화소 회로의 구성을 도시한 것이다.
도 15는 화소 회로의 구성을 도시한 것이다.
도 16은 화소 회로의 구성을 도시한 것이다.
도 17은 화소 회로의 구성을 도시한 것이다.
도 18은 화소 회로의 구성을 도시한 것이다.
도 19의 (A) 및 도 19의 (B)는 각각 글로벌 셔터 방식 및 롤링 셔터 방식에서의 동작을 나타내는 타이밍 차트이다.
도 20의 (A) 및 도 20의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 21의 (A) 및 도 21의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 22의 (A) 및 도 22의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 23의 (A) 및 도 23의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 24의 (A) 및 도 24의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 25의 (A) 및 도 25의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 26의 (A) 내지 도 26의 (D)는 채널 폭 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 27의 (A) 내지 도 27의 (F)는 채널 길이 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 28의 (A) 내지 도 28의 (E)는 반도체층을 도시한 상면도 및 단면도이다.
도 29의 (A) 및 도 29의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 30의 (A) 및 도 30의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 31의 (A) 및 도 31의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 32의 (A) 및 도 32의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 33의 (A) 및 도 33의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 34의 (A) 및 도 34의 (B)는 트랜지스터의 상면도 및 단면도이다.
도 35의 (A) 내지 도 35의 (D)는 채널 폭 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 36의 (A) 내지 도 36의 (F)는 채널 길이 방향에서의 트랜지스터의 단면도를 도시한 것이다.
도 37 (A) 및 도 37의 (B)는 각각 트랜지스터를 도시한 상면도이다.
도 38의 (A) 내지 도 38의 (F)는 전자 기기를 도시한 것이다.
도 39의 (A) 및 도 39의 (B)는 Id-Vg 특성 및 트랜지스터의 드레인 항복 전압을 나타낸 것이다.
도 40의 (A) 및 도 40의 (B)는 Id-Vg 특성 및 트랜지스터의 드레인 항복 전압을 나타낸 것이다.
도 41의 (A) 내지 도 41의 (C)는 트랜지스터의 게이트 항복 전압을 나타낸 것이다.
도 42의 (A) 내지 도 42의 (C)는 트랜지스터의 드레인 항복 전압 및 게이트 항복 전압을 나타낸 것이다.
도 43은 노이즈에 기인한 드레인 전류의 시간에 따른 변화량을 나타낸 것이다.
도 44는 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 45는 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 46은 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 47은 트랜지스터의 1/f 노이즈 특성을 나타낸 것이다.
도 48의 (A) 및 도 48의 (B)는 촬상 장치의 상면을 나타낸 사진이다.
도 49의 (A) 및 도 49의 (B)는 촬상 장치의 상면 및 단면을 나타낸 사진이다.
도 50의 (A) 및 도 50의 (B)는 광전 변환 소자의 접속 형태를 도시한 단면도이다.
도 51은 전극의 표면 거칠기를 나타낸 것이다.
도 52의 (A) 및 도 52의 (B)는 채널 길이 방향에서의 OS FET의 단면 STEM 이미지를 나타낸 것이다.
도 53은 OS FET의 Id-Vg 특성을 나타낸 것이다.
도 54의 (A) 및 도 54의 (B)는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 55는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 56의 (A) 및 도 56의 (B)는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 57의 (A) 및 도 57의 (B)는 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)를 나타낸 것이다.
도 58의 (A) 및 도 58의 (B)는 각 트랜지스터의 (SId/Id2)와 (Vgs-Vth)의 관계를 나타낸 것이다.
도 59는 각 트랜지스터의 (SId/Id2)와 (Vgs-Vth)의 관계를 나타낸 것이다.
도 60은 Hooge's 파라미터(αH)와 Id의 관계를 나타낸 것이다.
도 61의 (A) 및 도 61의 (B)는 온도에 따른 각종 트랜지스터의 (SId/Id2)를 나타낸 것이다.
도 62의 (A) 및 도 62의 (B)는 온도에 따른 이동도를 나타낸 것이다.
도 63의 (A) 및 도 63의 (B)는 드레인 전류에 의존하는 (SId/Id2)의 활성화 에너지를 나타낸 것이다.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 다양하게 변경 및 수정될 수 있다는 것은 통상의 기술자는 용이하게 이해할 수 있다. 그러므로, 본 발명은 아래의 실시형태의 내용에 한정되어 해석되어서는 안 된다. 또한, 아래에 기재된 발명의 구성에서 동일 부분 또는 같은 기능을 갖는 부분은 다른 도면에서 동일한 부호로 나타내며, 이러한 부분의 설명은 반복하지 않는다. 같은 구성 요소는 상이한 도면에서 상이한 해칭 패턴으로 나타내어지거나 또는 해칭 패턴이 생략되는 경우도 있다.
예를 들어 본 명세서 등에서 "X와 Y가 접속된다"는 명시적 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 및 X와 Y가 직접 접속되는 것을 뜻한다. 따라서, 예를 들어 도면 및 문장에 제시된 접속 관계와 같은 소정의 접속 관계에 한정되지 않고, 도면 및 문장에 제시된 접속 관계를 갖는 소자들 사이에 또 다른 소자가 제공될 수 있다.
여기서, X와 Y는 각각 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는 X와 Y 사이의 전기적 접속을 허용하는 소자(예를 들어 스위치, 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속되지 않는 경우, 및 X와 Y가 이들 사이에 제공된 X와 Y 사이의 전기적 접속을 허용하는 소자 없이 접속되는 경우가 포함된다.
예를 들어 X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통이 되어(온 또는 오프로 전환되어) 이것을 통하여 전류가 흐를지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택 및 변경하는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어 X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적 접속을 가능하게 하는 하나 이상의 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝-업(step-up) 회로 또는 스텝-다운(step-down) 회로) 또는 신호의 전위 레벨을 변경하기 위한 레벨 시프터 회로 등의 전위 레벨 변환기 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭, 전류량 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭기 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭기 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들어 또 다른 회로가 X와 Y 사이에 제공되어 있더라도, X로부터 출력된 신호가 Y로 전송되는 경우에는 X와 Y가 기능적으로 접속된다고 할 수 있다. 또한, X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"는 명시적 기재는 X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 이들 사이에 제공된 또 다른 소자 또는 회로와 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 이들 사이에 제공된 또 다른 회로와 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 것(즉, X와 Y가 이들 사이에 제공된 또 다른 소자 또는 회로 없이 접속되는 경우)을 뜻한다. 즉, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"는 명시적 기재는 "X와 Y가 접속된다"는 명시적이며 단순한 기재와 마찬가지이다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부에 직접 접속되고 Z1의 또 다른 부분이 X에 직접 접속되며, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부에 직접 접속되고 Z2의 또 다른 부분이 Y에 직접 접속되는 경우에는 다음 표현 중 어느 것을 사용할 수 있다.
상기 표현의 예에는 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)가 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 및 "X가 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 회로 구성에서의 접속 순서가 상기 예와 비슷한 표현에 의하여 규정될 때, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구별되어 기술적 범위를 특정할 수 있다.
상기 표현의 다른 예에는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1이 제 1 접속 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2가 제 3 접속 경로 상에 있다"가 포함된다. 또한, "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로 상의 Z1을 통하여 X에 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)이 적어도 제 3 접속 경로 상의 Z2를 통하여 Y에 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"는 표현을 사용할 수도 있다. 상기 표현의 또 다른 예에는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 전기적 경로 상의 Z1을 통하여 X에 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로 상의 Z2를 통하여 Y에 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"가 포함된다. 회로 구성에서의 접속 경로가 상기 예와 비슷한 표현에 의하여 규정될 때, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구별되어 기술적 범위를 특정할 수 있다.
이들 표현은 예에 불과하고, 본 발명의 일 형태는 이들 표현에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 각각 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
회로도에서 독립적인 구성 요소들이 서로 전기적으로 접속되더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능할 때, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서의 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우를 그 범주에 포함한다.
또한, "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바뀔 수 있다. 예를 들어 "도전층"이라는 용어는 "도전막"이라는 용어로 변경될 수 있는 경우가 있다. 또한, "절연막"이라는 용어는 "절연층"이라는 용어로 변경될 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 촬상 장치에 대하여 도면을 참조하여 설명한다.
도 1의 (A)는 본 발명의 일 형태의 촬상 장치의 상면도이고, 도 2의 (A)에 도시된 화소 회로에 포함되는 광전 변환 소자(60), 트랜지스터(51), 트랜지스터(52), 트랜지스터(53), 및 트랜지스터(54) 사이의 구체적인 접속의 예를 나타낸 것이다. 도 1의 (B)는 도 1의 (A)의 선 A1-A2를 따르는 단면도이다. 다만, 상기 도면에서는 명료화를 위하여 일부의 구성 요소를 도시하지 않았다.
상기 구성 요소들 사이의 전기적인 접속은 일례일 뿐이다. 도면에서는 배선, 전극, 및 도전체가 개별의 구성 요소로서 도시되었지만, 이들이 서로 전기적으로 접속될 때 이들의 일부가 하나의 구성 요소로서 제공되는 경우가 있다. 또한, 층간 절연막 또는 평탄화막으로서 기능하는 절연층(41) 및 절연층(42)이 구성 요소들 사이에 제공되어 있다.
예를 들어, 절연층(41 및 42)으로서 산화 실리콘막 또는 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지막 또는 폴리이미드 수지막 등의 유기 절연막을 사용하여도 좋다. 절연층(41 및 42)의 상면은 CMP(chemical mechanical polishing)법 등에 의하여 평탄화되는 것이 바람직하다.
상기 화소 회로에서 트랜지스터(51)의 소스 전극 및 드레인 전극 중 하나는 광전 변환 소자(60)의 하나의 전극(66)에 전기적으로 접속되어 있다. 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 하나는 트랜지스터(52)의 게이트 전극에 전기적으로 접속되어 있다. 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 하나는 트랜지스터(53)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있다. 트랜지스터(52)의 소스 전극 및 드레인 전극 중 하나는 트랜지스터(54)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있다. 도 1의 (A) 및 도 1의 (B)에 도시되지 않았지만, 도 2의 (A)에 도시된 바와 같이, 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 하나는 용량 소자(58)의 하나의 전극에 전기적으로 접속되어 있어도 좋다.
각 트랜지스터의 소스 또는 드레인 전극은 배선으로서 기능할 수 있다. 예를 들어 배선(71) 및 배선(79) 중 하나는 전원선으로서 기능할 수 있고, 다른 하나는 출력선으로서 기능할 수 있다. 배선(72)은 전원선으로서 기능할 수 있다. 배선(77)은 전원선(저전위)으로서 기능할 수 있다. 배선(75), 배선(76), 및 배선(78)은 트랜지스터의 온/오프를 제어하기 위한 신호선으로서 기능할 수 있다. 배선(74)은 접속 배선으로서 기능할 수 있다.
트랜지스터(51)는 광전 변환 소자(60)의 출력에 응하여 전하 축적부(FD)의 전위를 제어하기 위한 전송 트랜지스터로서 기능한다. 트랜지스터(52)는 전하 축적부(FD)의 전위에 대응하는 신호를 출력하는 증폭 트랜지스터로서 기능한다. 트랜지스터(53)는 전하 축적부(FD)의 전위를 초기화하기 위한 리셋 트랜지스터로서 기능한다. 트랜지스터(54)는 화소를 선택하기 위한 선택 트랜지스터로서 기능한다.
상기 배선 중 하나 이상이 제공되지 않거나, 다른 배선 또는 트랜지스터가 각 층에 포함되는 경우가 있다.
트랜지스터(51 내지 54)로서 활성층에 산화물 반도체를 포함한 트랜지스터(아래에서 OS 트랜지스터라고 불림)를 사용할 수 있다.
OS 트랜지스터의 매우 낮은 오프 전류 특성에 의하여 촬상의 다이내믹 레인지를 넓힐 수 있다. 도 2의 (A)에 나타낸 회로에서는, 광전 변환 소자(60)에 입사되는 광의 강도의 증가에 의하여 전하 축적부(FD)의 전위가 저감된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 낮기 때문에, 게이트 전위가 매우 낮더라도, 이 게이트 전위에 따른 전류를 정확히 출력할 수 있다. 따라서, 조도의 검출 범위, 즉 다이내믹 레인지를 넓힐 수 있다.
트랜지스터(51 및 53)의 낮은 오프 전류 특성 때문에, 전하 축적부(FD)에 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 그러므로, 복잡한 회로 구성 및 동작 방법 없이 모든 화소 회로에서 전하 축적 동작을 동시에 실시하는 글로벌 셔터 방식을 사용할 수 있어, 움직이는 피사체의 경우라도 일그러짐이 적은 화상을 쉽게 얻을 수 있다.
또한, OS 트랜지스터는 Si 트랜지스터보다 전기 특성 변동의 온도 의존성이 낮기 때문에, 매우 넓은 온도 범위에서 사용할 수 있다. 따라서, OS 트랜지스터를 포함한 촬상 장치 및 반도체 장치는 자동차, 항공기, 및 우주선에 사용하기에 적합하다.
또한, OS 트랜지스터는 Si 트랜지스터보다 드레인 항복(breakdown) 전압이 높다. 광전 변환층에 셀레늄계 재료를 포함한 광전 변환 소자에서는, 애벌란시 현상이 쉽게 일어나도록 비교적 높은 전압(예를 들어 10V 이상)을 인가하는 것이 바람직하다. 따라서, OS 트랜지스터와, 광전 변환층에 셀레늄계 재료를 포함한 광전 변환 소자의 조합에 의하여 신뢰성이 높은 촬상 장치를 얻을 수 있다.
도 39의 (A)는 트랜지스터(n채널, L/W=0.38μm/0.81μm, Tox=20nm, ε=4.1)의 Id-Vg 특성을 나타낸 것이다. 각 트랜지스터는 게이트 절연막으로서 산화 질화 실리콘막을 포함하고, 적층된 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:2의 원자수비를 갖는 20nm 두께의 산화물막, In:Ga:Zn=1:1:1의 원자수비를 갖는 20nm 두께의 산화물막, 및 In:Ga:Zn=1:3:2의 원자수비를 갖는 5nm 두께의 산화물막)을 포함한다. 도 39의 (B)는 트랜지스터의 드레인 항복 전압의 측정 데이터를 나타낸 것이다.
도 40의 (A)는 트랜지스터(n채널, L/W=0.38μm/0.81μm, Tox=31nm, ε=6.3)의 Id-Vg 특성을 나타낸 것이다. 각 트랜지스터는 적층된 게이트 절연막(산화 알루미늄막 및 산화 질화 실리콘막) 및 적층된 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:4의 원자수비를 갖는 20nm 두께의 산화물막, In:Ga:Zn=1:1:1의 원자수비를 갖는 20nm 두께의 산화물막, 및 In:Ga:Zn=1:3:2의 원자수비를 갖는 5nm 두께의 산화물막)을 포함한다. 도 40의 (B)는 트랜지스터의 드레인 항복 전압의 측정 데이터를 나타낸 것이다.
또한, Id-Vg 특성은 Vd=0.1V 및 3.3V에서 측정되고, 이동도는 점선으로 나타내었다. 드레인 항복 전압은 Vg=Vd+2V에서 측정되고, 세로축 Id[A]는 게이트-드레인 전류값을 나타낸다. 상기 원자수비는 In-Ga-Zn 산화물막을 스퍼터링법에 의하여 형성할 때 사용되는 스퍼터링 타깃 재료의 원자수비이다.
도 41의 (A) 및 도 41의 (B)는 도 39의 (A)의 트랜지스터의 게이트 항복 전압의 측정 데이터를 나타낸 것이다. 도 41의 (A)의 데이터는 게이트 전압을 음의 방향으로 스위프(sweep)하여 얻은 것이고, 도 41의 (B)의 데이터는 게이트 전압을 양의 방향으로 스위프하여 얻은 것이다.
도 41의 (C)는 도 40의 (A)의 트랜지스터의 게이트 항복 전압의 측정 데이터를 나타낸 것이며, 트랜지스터의 게이트 전압을 음의 방향으로 스위프함으로써 얻어진다.
도 42의 (A) 내지 도 42의 (C)는 각각이 0.21μm의 L 및 0.35μm의 W를 갖고 게이트 절연막으로서 13nm 두께의 산화 질화 실리콘막을 포함한 미세한 트랜지스터의 항복 전압 특성을 나타낸 것이다. 도 42의 (A)는 드레인 항복 전압을 나타낸 것이다. 도 42의 (B)는 게이트 전압을 음의 방향으로 스위프함으로써 얻어지는 게이트 항복 전압을 나타낸 것이다. 도 42의 (C)는 게이트 전압을 양의 방향으로 스위프함으로써 얻어지는 게이트 항복 전압을 나타낸 것이다.
상술한 것은 OS 트랜지스터가 매우 높은 드레인 항복 전압 및 게이트 항복 전압을 갖는 것을 나타낸다.
전하 축적부(FD)에 축적된 전하를 상당히 정확히 결정하기 위해서는 전하 축적부(FD)에 접속된 트랜지스터의 노이즈 레벨은 낮아야 한다.
노이즈에 기인한 오차는 시간에 대하여 랜덤한 한편, 디바이스의 전기 특성의 오차는 시간에 관련되어 있다. 시간에 관련된 오차는 예를 들어 상관 2중 샘플링 회로(correlated double sampling circuit) 등을 사용하는 신호 처리에 의하여 비교적 용이하게 제거할 수 있다.
도 43은 노이즈에 기인한 드레인 전류의 시간에 따른 변동량을 나타낸 것이며, 드레인 전류가 시간에 따라 랜덤하게 변동하는 것을 나타낸다.
도 43에 나타낸 전류값에 포함되는 노이즈의 주된 요인이 1/f 노이즈이면, 이 노이즈는 주파수에 관련되어 있어야 한다. 도 44는 도 43의 데이터로부터 산출된, 10Hz 내지 10kHz의 범위의 주파수와 드레인 전류 스펙트럼 밀도(drain current spectral density, 아래에서 SId라고 불림)의 관계를 나타낸 것이다. 도 44는 주파수가 1자릿수 증가할 때마다 SId는 1자릿수 저감되는 것, 즉 SId는 주파수에 반비례(1/f)하는 것을 나타낸다.
이러한 노이즈의 2개의 모델이 제안되고 있다: 캐리어의 생성 및 소멸(캐리어의 발생 및 재결합이라고도 불림)에 기인한 캐리어의 개수 편차 모델, 및 포논(phonon) 산란에 기인한 이동도 편차 모델.
캐리어의 생성 및 소멸에 기인한 캐리어 개수 편차 모델의 경우, 도 45에 나타낸 바와 같이, Id로 규격화한 SId(SId를 Id2로 나누어 얻은 값)는 Vgs에서 트랜지스터의 문턱 값(아래에서 Vth라고 불림)을 빼어서 얻은 전압에 대하여 -2의 기울기를 갖는다. 이것은 1/(Vgs-Vth)2의 관계를 만족하는 것을 시사한다. 이 모델은 n채널 실리콘 트랜지스터(아래에서 Si 트랜지스터라고 불림)에 적용될 것이다.
포논 산란에 기인한 이동도 편차 모델의 경우, 도 46에 나타낸 바와 같이, Id로 규격화한 SId가 Vgs에서 Vth를 빼어서 얻은 전압에 대하여 -1의 기울기를 갖는다. 이것은 1/(Vgs-Vth)의 관계를 만족하는 것을 시사한다. 이 모델은 p채널 Si 트랜지스터에 적용될 것이며, n채널 OS 트랜지스터에도 적용될 것이다.
또한, 이동도 편차 모델에서는 Id로 규격화한 SId는 Id에 비례하고, 이것은 Id에 따라 노이즈가 저감되는 것을 뜻한다. 이러한 특징은 Si 트랜지스터 등보다 낮은 전류로 동작하는 OS 트랜지스터에 유리하고, 노이즈가 낮고 성능이 높은 이미지 센서 및 메모리가 달성될 것이다.
SId와 주파수의 관계를 나타내는 그래프의 솟아 오른 부분(hump)은 일반적으로 생성 및 소멸에 기인하는 것으로 생각된다. 도 44에서 100Hz 내지 1kHz 부근에서 n채널 Si 트랜지스터의 SId가 1/f의 보조선을 넘는다. 한편, OS 트랜지스터의 그래프에서는 솟아 오른 부분은 관찰되지 않는다. 이들 사실도 도 45 및 도 46에 나타난 결과를 뒷받침한다. 즉, OS 트랜지스터에서는 생성 및 소멸이 일어나기 어렵고, 광전 변환 소자(60)에서 발생한 전하가 트랜지스터(51)에서 증감되기 어렵다.
n채널 OS 트랜지스터의 1/f 노이즈 특성은 테스트 트랜지스터를 사용하여 측정되었고, 아래에서 결과에 대하여 설명한다.
테스트 트랜지스터의 L/W는 0.8μm/0.8μm(활성층의 두께 d: 20nm)이다. 도 47은 1/f 노이즈 특성을 나타낸 것이다. 도 47에서는 가로축은 10Hz 내지 10kHz의 범위의 주파수를 나타내고, 세로축은 게이트 전압의 파워 스펙트럼 밀도(아래에서 Svg라고 불림)를 나타낸다.
측정은 기판 온도를 실온으로 하고, 소스-드레인 전압(Vd)을 1.8V로 하고, 소스-게이트 전압(Vg)을 일정하게 하여 실시하였다. 이들 조건에서 SVg의 변화 즉 주파수-SVg 특성을 측정하였다.
또한, 상기 측정은 반도체 디바이스 측정기 Agilent B1500 및 신호원 측정기 Agilent E5052B를 사용하여 실시하였다. 상기 측정의 범위는 측정기의 전압 및 전류의 사양(200V/1A 또는 100V/100mA) 내 및 주파수의 사양(5Hz 내지 40MHz) 내에 있다.
도 47에 나타낸 바와 같이, SVg는 10Hz에서 약 -80dB, 100Hz에서 약 -90dB, 1kHz에서 약 -100dB, 10kHz에서 약 -110dB이다. 즉, SVg는 주파수에 반비례한다; 주파수가 1자릿수 증가할 때마다 1/f 노이즈는 약 10dB 저감된다.
도 2의 (A) 및 도 2의 (B)에 도시된 화소 회로에서, 트랜지스터(52)의 게이트의 전위(전하 축적부 FD의 전위)를 정확히 설정하기 위해서는 트랜지스터(트랜지스터(51) 등)에 기인한 노이즈를 소정의 값 이하로 하여야 한다. 바꿔 말하면, 회로 사양을 만족시킬 만큼 트랜지스터의 노이즈는 낮아야 한다. 고주파를 제외한 주파수 영역에서의 회로 동작에 영향을 주는 노이즈는 주로 1/f 노이즈이다.
예를 들어 N[계조]을 전위차 E[V]로 나타내며 특별한 보정을 실시하지 않는 경우, 1계조의 전위차는 E/N[V]이다. 이런 이유로, 회로의 노이즈는 적어도 1계조의 전위차보다 낮아야 한다. 구체적으로는, 노이즈는 가능한 한 0에 가까운 것이 바람직하다. 즉 1계조의 전위차의 1/10배(-10dB), 바람직하게는 1/100배(-20dB), 더 바람직하게는 1/1000배(-30dB)이다.
산화물 반도체를 포함한 트랜지스터의 전류로부터 환산한 1/f 노이즈는 10Hz에서 약 -80dB이다. 따라서, 신호 V1에 대한 1/f 노이즈 V2는 V2
V1×10(-80[dB]/20)=V1×10-4이다.
최소의 계조인 1계조의 전위차가 10mV인 경우, 1/f 노이즈에 기인한 전위의 오차는 10mV×10-4=0.001mV이다. 이 값은 10-4 계조에 상당한다; 따라서, 노이즈에 기인한 계조의 오차는 0에 극히 가까운 것으로 간주된다. 따라서, 산화물 반도체를 포함한 트랜지스터의 1/f 노이즈는 1계조의 전위차에 필요한 노이즈의 기준을 충분히 만족시킬 수 있다.
최대의 계조인 256계조의 전위차가 256×10mV=2560mV인 경우, 1/f 노이즈에 기인한 전위의 오차는 2560mV×10-4=0.256mV이다. 이 값은 0.256mV/10mV=0.0256계조에 상당한다; 따라서, 산화물 반도체를 포함한 트랜지스터의 1/f 노이즈는 256계조의 전위차에 필요한 노이즈의 기준을 충분히 만족시킬 수 있다.
또한, 디바이스의 크기 및 구성 요소에 영향을 주는 전기 특성은 수 퍼센트 내지 십 퍼센트의 오차를 갖기 때문에, 노이즈에 기인한 계조의 오차는 충분히 0에 가깝다고 간주할 수 있다. 예를 들어 디바이스의 전기 특성이 1%의 오차를 갖는 경우, 계조 오차는 2560mV×0.01=25mV(2.5계조)이고, 10%의 오차의 경우, 계조 오차는 2560mV×0.1=250mV(25계조)이다. 한편, 1/f 노이즈에 기인한 계조 오차는 약 1/100 내지 1/1000으로 충분히 낮다.
노이즈를 저감시키기 위하여 회로의 소자들 사이의 노이즈의 발생에 기여하는 요인을 저감하는 것이 바람직하다. 예를 들어 저전류가 흐르는 트랜지스터(51)의 소스 전극 및 드레인 전극 중 하나와 광전 변환 소자(60) 사이의 전기적인 접속부에 노이즈의 발생 요인이 존재하는 경우에는, 전하 축적부(FD)의 전하를 정확히 출력할 수 없다. 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 하나와 전하 축적부(FD) 사이의 접속부에 노이즈의 발생 요인이 존재하는 경우에도 같은 문제가 생긴다.
트랜지스터(53)와 전하 축적부(FD) 사이의 접속부에 노이즈의 발생 요인이 존재하는 경우에는, 전하 축적부(FD)의 초기화를 정확히 실시할 수 없다. 트랜지스터(52)의 소스 전극 및 드레인 전극과 이들에 접속되는 구성 요소 사이의 접속부에 노이즈의 발생 요인이 존재하는 경우에는, 전하 축적부(FD)가 정확한 전위를 갖더라도 정확한 출력 값을 얻을 수 없는 경우가 있다. 또한, 트랜지스터(54)의 소스 전극 및 드레인 전극과 이들에 접속되는 구성 요소 사이의 접속부에 노이즈의 발생 요인이 존재하는 경우에는 트랜지스터(52)가 정확한 값을 출력하더라도 정확한 출력 값을 얻을 수 없는 경우가 있다.
상술한 문제를 해결하기 위하여 소자는 단일 영역에서 서로 전기적으로 접속되는 것이 바람직하다. 복수 영역에서 전기적인 접속이 실시되는 경우, 각 영역에서 다른 노이즈가 발생된다. 이런 이유로, 소자들 사이의 전기적인 접속은 복수 종류의 노이즈의 발생을 방지하기 위하여 단일 영역에서 실시되는 것이 바람직하다.
또한, 노이즈의 양은 소자들이 전기적으로 접속되는 영역의 면적에 비례하므로 상기 영역은 가능한 한 작은 것이 바람직하다. 예를 들어, 상기 영역은 1변 또는 직경이 배선의 디자인 룰 미만인, 실질적으로 사각형 또는 원형의 상면 형상을 갖는 것이 바람직하다. 구체적으로는, 상기 영역의 1변 또는 직경은 배선의 폭 미만인 것이 바람직하다.
일반적으로는 소자의 전극 등이 연장되어 다른 소자의 전극과 공유되는 경우를 제외하고, 소자의 전극과 접촉된 절연막에 복수의 개구를 제공하고 이 개구에 콘택트 플러그 또는 배선을 제공함으로써 소자들이 전기적으로 접속된다. 복수의 개구에 의하여 개구 불량 등을 중복적으로 방지한다. 그러나, 개구의 수율이 충분히 높으면 복수의 개구를 반드시 제공할 필요는 없다.
이런 이유로, 본 발명의 일 형태에서는 도 1의 (A)에 도시된 바와 같이, 트랜지스터(51)의 소스 전극 및 드레인 전극 중 하나는 단일의 개구(31)에서 광전 변환 소자(60)의 하나의 전극에 전기적으로 접속되어 있다. 개구(31)는 트랜지스터(51)의 소스 전극 및 드레인 전극 중 하나와 광전 변환 소자(60)의 하나의 전극 사이에 형성된 절연층에 제공되어 있다.
또한, 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 하나는 단일의 개구(32)에서 트랜지스터(52)의 게이트 전극에 전기적으로 접속되어 있다. 개구(32)는 트랜지스터(51)의 소스 전극 및 드레인 전극 중 다른 하나와 트랜지스터(52)의 게이트 전극 사이에 형성된 절연층에 제공되어 있다. 이 절연층은 구체적으로는 트랜지스터의 게이트 절연막으로서 기능한다.
OS 트랜지스터의 소스 전극 및 드레인 전극은 산화물 반도체층과의 양호한 접촉면을 갖고, 배선으로서도 기능한다. 따라서, OS 트랜지스터를 포함한 회로는 Si 트랜지스터를 포함한 회로보다 회로의 소자들 사이에서의 노이즈의 발생 요인 개수가 적다.
또한, 화소 회로에서 기억 동작을 제어하는 트랜지스터(51)에 산화물 반도체를 사용함으로써, 상술한 바와 같이, 노이즈가 가능한 한 0에 가까워진다. 이러한 회로 구성에서는 트랜지스터(52)의 게이트에 축적된 전하를 상당히 정확히 결정할 수 있다. 즉, 본 발명의 일 형태의 화소 회로에 의하여 입사광을 정확한 전기 신호로 변환할 수 있다.
광전 변환 소자(60)에서, 가시광선에 대한 외부 양자 효율이 높은 셀레늄계 재료를 광전 변환층(61)에 사용하는 것이 바람직하다. 애벌란시 증배로 인하여, 이러한 광전 변환 소자는 입사광의 양에 대한 전자의 증폭량이 큰 고감도 센서가 될 수 있다. 바꿔 말하면, 광전 변환층(61)에 셀레늄계 재료를 사용함으로써, 화소 면적이 축소되더라도 충분한 양의 광전류를 얻을 수 있다. 또한, 광 감도가 높기 때문에 셀레늄계 재료를 사용한 광전 변환 소자는 저조도 환경에서의 촬상에도 적합하다. 또한, 셀레늄계 재료는 광 흡수 계수가 높으므로, 광전 변환층(61)이 쉽게 얇아진다.
셀레늄계 재료로서는 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어 비정질 셀레늄을 성막한 후 가열 처리함으로써 얻을 수 있다. 결정 셀레늄의 결정립의 크기가 화소 피치보다 작을 때, 화소들 사이에서의 특성의 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은 비정질 셀레늄보다 분광 감도 및 광 흡수 계수가 높다.
광전 변환층(61)은 구리, 인듐, 및 셀레늄의 화합물(CIS)을 포함하여도 좋다. 또는, 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS)을 포함한 층을 사용하여도 좋다. CIS층 또는 CIGS층을 포함한 광전 변환 소자도 셀레늄만을 포함한 광전 변환 소자와 같이 애벌란시 증배를 이용할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(60)에서는 예를 들어 금속 재료 등을 사용하여 형성된 투광성 도전층(62)과 전극(66) 사이에 광전 변환층(61)을 제공할 수 있다. 또한, 누설 전류 등을 방지하기 위하여 산화 아연 등을 함유한 산화물 반도체층을 광전 변환층(61)과 접촉되도록 제공하여도 좋다.
도 1의 (A) 및 도 1의 (B)에서는 광전 변환층(61) 및 투광성 도전층(62)은 화소들 사이에서 분리되지 않지만, 도 3의 (A)의 단면도에 도시된 바와 같이 회로들 사이에서 분리되어도 좋다. 배선(77) 및 전극(66)이 제공되지 않은 화소들 사이의 영역에는 도 1의 (B)에 도시된 바와 같이 절연체로 형성된 격벽(67)을 제공하여 광전 변환층(61) 및 투광성 도전층(62)에서의 크랙의 발생을 방지하는 것이 바람직하다. 그러나, 도 3의 (B)에 도시된 바와 같이 격벽(67)을 반드시 제공할 필요는 없다. 또는, 도 3의 (C) 및 도 3의 (D)에 도시된 바와 같이, 투광성 도전층(62)은 배선(77)과 직접 접촉되어도 좋다. 도 50의 (A)에 도시된 바와 같이, 절연층(42)을 반드시 평탄화시킬 필요는 없다.
전극(66), 배선(77) 등은 각각 다층이어도 좋다. 예를 들어, 도 50의 (B)에 도시된 바와 같이, 전극(66)은 2개의 도전층(66a 및 66b)을 포함할 수 있고, 배선(77)은 2개의 도전층(77a 및 77b)을 포함할 수 있다. 도 50의 (B)의 구성에서는 예를 들어 도전층(66a 및 77a)은 저저항 금속 등으로 만들어질 수 있고, 도전층(66b 및 77b)은 광전 변환층(61)과의 우수한 콘택트 특성을 나타내는 금속 등으로 만들어질 수 있다. 이러한 구성에 의하여 광전 변환 소자의 전기 특성이 향상된다. 또한, 일부 종류의 금속이 투광성 도전층(62)과 접촉될 때 발생되는 전식(electrolytic corrosion)을 일으키는 금속을 도전층(77a)이 함유하더라도, 도전층(77a)과 투광성 도전층(62) 사이에 도전층(77b)이 있기 때문에 전식을 방지할 수 있다.
도전층(66b 및 77b)은 예를 들어 몰리브데넘 또는 텅스텐 등의 금속, 또는 인듐 주석 산화물(ITO) 또는 산화 아연 등의 도전성 산화물을 사용하여 형성될 수 있다. 도전층(66a 및 77a)은 예를 들어 알루미늄, 타이타늄, 또는 타이타늄, 알루미늄, 및 타이타늄이 이 순서대로 적층된 적층을 사용하여 형성될 수 있다.
또한, 격벽(67)은 무기 절연체, 절연 유기 수지 등을 사용하여 형성될 수 있다. 격벽(67)은 트랜지스터 등을 빛으로부터 보호하기 위하여 및/또는 화소당 수광부의 면적을 결정하기 위하여 흑색 등으로 착색되어도 좋다.
PN 접합 또는 PIN 접합을 갖는 실리콘 기판을 사용하여 형성된 다이오드 소자를 광전 변환 소자(60)로서 사용할 수 있다. 또는, 비정질 실리콘막, 미결정 실리콘막 등을 사용한 PIN 다이오드 소자를 사용하여도 좋다.
도 4의 (A)는 광전 변환 소자(60)로서 박막 PIN 포토다이오드를 사용한 예를 나타낸 것이다. 이 포토다이오드에서는 n형 반도체층(65), i형 반도체층(64), 및 p형 반도체층(63)이 이 순서대로 적층되어 있다. i형 반도체층(64)은 비정질 실리콘을 사용하여 형성하는 것이 바람직하다. p형 반도체층(63) 및 n형 반도체층(65)은 각각 대응하는 도전형을 부여하는 도펀트를 포함하는, 비정질 실리콘, 미결정 실리콘 등을 사용하여 형성될 수 있다. 비정질 실리콘을 사용하여 광전 변환층을 형성한 포토다이오드는 가시광선 파장 영역에서의 감도가 높으므로 미약한 가시광선을 쉽게 검지할 수 있다.
도 4의 (A)에 도시된 광전 변환 소자(60)에서, 캐소드로서 기능하는 n형 반도체층(65)은 트랜지스터(51)에 전기적으로 접속되는 전극(66)에 전기적으로 접속되어 있다. 또한, 애느도로서 기능하는 p형 반도체층(63)은 배선(77)에 전기적으로 접속되어 있다.
또한, 도 2의 (A)에 도시된 회로에서는 광전 변환 소자(60)는 도 2의 (A)에 도시된 것과 반대로 접속되어도 좋다. 그러므로, 애노드 및 캐소드는 전극 및 배선에 도 2의 (A)와 반대로 접속되는 경우가 있다.
어쨌든, p형 반도체층(63)이 수광면으로서 기능하도록 광전 변환 소자(60)를 형성하는 것이 바람직하다. p형 반도체층(63)이 수광면으로서 기능하면, 광전 변환 소자(60)의 출력 전류를 증가시킬 수 있다.
도 5의 (A) 내지 도 5의 (F)는 PIN 박막 포토다이오드의 형태를 갖는 광전 변환 소자(60)의 구성, 및 광전 변환 소자(60)와 배선의 접속 형태의 다른 예를 나타낸 것이다. 또한, 광전 변환 소자(60)의 구성 및 광전 변환 소자(60)와 배선의 접속 형태는 이것에 한정되지 않고, 다른 형태를 적용하여도 좋다.
도 5의 (A)는 p형 반도체층(63)과 접촉된 투광성 도전층(62)을 포함한 광전 변환 소자(60)의 구성을 도시한 것이다. 투광성 도전층(62)은 전극으로서 가능하고, 광전 변환 소자(60)의 출력 전류를 증가시킬 수 있다.
투광성 도전층(62)에는 다음에 기재하는 것을 사용할 수 있다; 인듐 주석 산화물; 실리콘을 함유한 인듐 주석 산화물; 아연을 함유한 산화 인듐; 산화 아연; 갈륨을 함유한 산화 아연; 알루미늄을 함유한 산화 아연; 산화 주석; 플루오린을 함유한 산화 주석; 안티모니를 함유한 산화 주석; 그래핀; 등. 투광성 도전층(62)은 단층에 한정되지 않고, 상이한 막의 적층이어도 좋다.
도 5의 (B)는 p형 반도체층(63)이 배선(74)에 직접 전기적으로 접속되는 광전 변환 소자(60)의 구성을 도시한 것이다.
도 5의 (C)는 p형 반도체층(63)과 접촉된 투광성 도전층(62)을 포함하고 배선(74)이 투광성 도전층(62)에 전기적으로 접속되는 광전 변환 소자(60)의 구성을 도시한 것이다.
도 5의 (D)는 p형 반도체층(63)을 노출시키는 개구가 광전 변환 소자(60)를 덮는 절연층에 제공되고, 이 개구를 덮는 투광성 도전층(62)이 배선(74)에 전기적으로 접속되는 구성을 도시한 것이다.
도 5의 (E)는 광전 변환 소자(60)를 관통하는 도전체(81)를 포함한 구성을 도시한 것이다. 이 구성에서는, 배선(77)은 도전체(81)를 통하여 p형 반도체층(63)에 전기적으로 접속되어 있다. 또한, 도면에서는 배선(77)이 n형 반도체층(65)을 통하여 전극(66)에 전기적으로 접속되는 것처럼 보인다. 그러나, n형 반도체층(65)의 옆 방향에서의 저항이 높기 때문에, 배선(77)과 상기 전극 사이에 적절한 간격이 있으면 이들 사이의 저항은 매우 높게 된다. 따라서, 광전 변환 소자(60)는 애노드와 캐소드 사이에서의 단락 없이 다이오드 특성을 가질 수 있다.
도 5의 (F)는 p형 반도체층(63)과 접촉된 투광성 도전층(62)이 제공된 도 5의 (E)의 광전 변환 소자(60)의 구성을 도시한 것이다.
또한, 도 5의 (D) 내지 도 5의 (F)에 도시된 광전 변환 소자(60) 각각은 배선 등이 수광 영역과 중첩되지 않기 때문에 큰 수광 면적을 갖는 이점을 갖는다.
도 4의 (B)에 도시된 바와 같이, 절연층(41 및 42)은 각각 다층이어도 좋다. 도시된 바와 같이, 다른 에칭 레이트를 갖는 절연층(41a) 및 절연층(41b)을 절연층(41)이 포함하는 경우, 도전체(81)는 단차를 갖는다. 절연층(42)이 절연층(42a) 및 절연층(42b)을 포함하는 경우도 마찬가지이다.
또는, 도 6에 도시된 바와 같이, 광전 변환 소자(60)는 광전 변환층으로서 실리콘 기판(40)을 포함한 포토다이오드이어도 좋다.
상술한 셀레늄계 재료, 비정질 실리콘 등을 사용하여 형성된 광전 변환 소자(60)는 성막 공정, 리소그래피 공정, 에칭 공정 등 일반적인 반도체 제작 공정을 거쳐 제작될 수 있다. 또한, 셀레늄계 재료의 저항은 높기 때문에, 도 1의 (B)에 도시된 바와 같이 광전 변환층(61)을 회로들 사이에서 분리할 필요가 없다. 이런 이유로 본 발명의 일 형태의 촬상 장치는 높은 수율 및 저렴한 비용으로 제작할 수 있다. 한편, 광전 변환층으로서 결정성 실리콘 기판을 포함한 포토다이오드는 연마 공정 및 접합 공정 등의 어려운 공정을 필요로 한다.
또한, 본 발명의 일 형태의 촬상 장치는 회로를 포함한 실리콘 기판(40) 위에 적층되어도 좋다. 예를 들어, 도 7의 (A) 및 도 7의 (B)에 도시된 바와 같이, 화소 회로는, 실리콘 기판(40)에 활성 영역이 형성된 트랜지스터(55) 및 트랜지스터(56)와 중첩되어도 좋다.
실리콘 기판(40)에 형성된 회로는 화소 회로로부터 출력된 신호를 판독하고 이 신호를 변환할 수 있다; 예를 들어 회로는 도 2의 (B)의 회로도에 도시된 바와 같이 CMOS 인버터를 포함하여도 좋다. 트랜지스터(55)(n채널)의 게이트는 트랜지스터(56)(p채널)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(55 및 56)의 한쪽의 소스 및 드레인 중 하나는 다른 쪽의 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 각 트랜지스터의 소스 및 드레인 중 다른 하나는 다른 배선에 전기적으로 접속되어 있다.
실리콘 기판(40)은 벌크 실리콘 기판에 한정되지 않고, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 만들어진 기판일 수 있다.
도 7의 (B)에 도시된 바와 같이, 트랜지스터(55 및 56)는 각각 실리콘 박막으로 형성된 활성층(59)을 포함하여도 좋다. 활성층(59)은 다결정 실리콘 또는 SOI(Silicon on Insulator) 구조의 단결정 실리콘을 사용하여 형성될 수 있다.
상기 적층에서 트랜지스터(55 및 56)를 포함한 층과 트랜지스터(51 및 53)를 포함한 층 사이에 절연층(80)이 제공되어 있다.
트랜지스터(55 및 56)의 활성 영역 근방에 제공된 절연층의 수소로 실리콘의 댕글링 본드가 종단된다. 따라서, 이 수소는 트랜지스터(55 및 56)의 신뢰성을 향상시키는 효과를 갖는다. 한편, 트랜지스터(51) 등의 활성층인 산화물 반도체층 근방에 제공된 절연층의 수소는 산화물 반도체층 내의 캐리어 생성의 원인이 되어, 트랜지스터(51) 등의 신뢰성을 저하시킬 수 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터를 포함한 하나의 층과, 그 위에 적층된, 산화물 반도체를 사용한 트랜지스터를 포함한 다른 층 사이에, 수소의 확산을 방지하는 기능을 갖는 절연층(80)이 제공되는 것이 바람직하다. 절연층(80)에 의하여 상기 하나의 층에 수소가 갇힘으로써 트랜지스터(55 및 56)의 신뢰성이 향상된다. 또한, 상기 하나의 층으로부터 상기 다른 층으로의 수소의 확산이 억제됨으로써 트랜지스터(51) 등의 신뢰성도 향상된다.
절연층(80)은 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성될 수 있다.
또한, 도 7의 (A) 및 도 7의 (B)에 도시된 구성에서는 실리콘 기판(40)에 형성된 회로(구동 회로 등), 트랜지스터(51) 등, 및 광전 변환 소자(60)가 서로 중첩되도록 형성될 수 있기 때문에, 화소의 집적도 즉 촬상 장치의 해상도를 높일 수 있다. 이러한 구성은 예를 들어, 4K2K, 8K4K, 또는 16K8K 화소를 갖는 촬상 장치에 적합하다.
도 7의 (A)의 촬상 장치에서 실리콘 기판(40)에는 광전 변환 소자가 제공되지 않는다. 따라서, 트랜지스터 또는 배선에 영향을 받지 않고, 광전 변환 소자(60)로의 광로를 만들 수 있기 때문에 화소의 개구율이 향상된다.
또한, 본 실시형태에서의 촬상 장치에 포함되는 트랜지스터 및 광전 변환 소자의 구성은 일례이다. 따라서, 예를 들어 트랜지스터(51 내지 54) 중 하나 이상은 활성 영역 또는 활성층에 실리콘 등을 포함하여도 좋다. 또한, 트랜지스터(55 및 56)의 한쪽 또는 양쪽은 활성층으로서 산화물 반도체층을 포함하여도 좋다.
도 48의 (A)는 광전 변환층(61)이 형성되기 전의 도 7의 (A) 및 도 7의 (B)에 도시된 구성을 갖는 촬상 장치의 상면을 나타낸 사진이다. 백색 점선으로 둘러싸인 영역 PA는 174×144개의 화소(화소당 20μm×20μm)를 포함한 화소 영역이다. 도 48의 (B)는 화소 영역의 일부의 확대 사진이다. 상기 사진의 흑색 프레임의 영역 P는 그것의 가장 위의 층이 전극(66)에 상당하는 하나의 화소이다.
도 49의 (A)는 화소 영역의 더 확대된 사진이고, 도 49의 (B)는 일점쇄선 P1-P2를 따르는 단면을 나타낸 것이다.
또한, 전극(66)은 대향 전극(투광성 도전층(62))과의 단락을 방지하기 위하여 높은 평탄성을 갖는 것이 바람직하다. 예를 들어 주사형 프로브 현미경(DFM 등)을 사용하여 측정한 최대차(P-V)는 100nm 이하가 바람직하고, 50nm 이하가 더 바람직하고, 30nm 이하가 더욱 바람직하다. 상기에서 제작된 촬상 장치의 전극(66)은 텅스텐을 사용하고, DFM의 측정 결과로서 도 51에 나타낸 바와 같이 평탄성이 높은 표면을 나타낸다. 또한, 도 51은 평탄성이 높은 표면이 몰리브데넘 또는 ITO를 사용하여 형성될 수 있다는 것도 나타낸다.
도 8의 (A)는 도 1의 (A) 및 도 1의 (B)의 촬상 장치에 컬러 필터 등이 추가된 형태예의 단면도이며, 3개의 화소의 화소 회로를 포함하는 영역의 일부를 도시한 것이다. 광전 변환 소자(60)가 형성된 영역(1400) 위에 절연층(1500)이 형성되어 있다. 절연층(1500)으로서 예를 들어 가시광선 투과성이 높은 산화 실리콘막을 사용할 수 있다. 또한, 패시베이션막으로서 질화 실리콘막이 적층되어도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막이 적층되어도 좋다.
절연층(1500) 위에 차광층(1510)이 형성되어 있다. 차광층(1510)은 컬러 필터를 통과하는 빛의 혼색을 억제하는 기능을 갖는다. 차광층(1510)은 알루미늄, 텅스텐 등의 금속층, 또는 이 금속층 및 반사 방지막으로서 기능하는 유전체막을 포함한 적층으로 형성될 수 있다.
절연층(1500) 및 차광층(1510) 위에는 평탄화막으로서 유기 수지층(1520)이 형성되어 있다. 각 화소에 대하여 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)가 형성되어 있다. 각 컬러 필터는 R(적색), G(녹색), B(청색), Y(황색), C(시안색), 및 M(마젠타색) 중 어느 것을 가지므로 컬러 화상을 얻을 수 있다.
컬러 필터(1530a, 1530b, 및 1530c) 위에는 마이크로렌즈 어레이(1540)가 제공되어 있다. 따라서, 마이크로렌즈 어레이(1540)에 포함되는 렌즈를 관통한 빛이 그것의 아래에 위치하는 컬러 필터를 통과하여 광전 변환 소자에 도달된다. 또한, 마이크로렌즈 어레이(1540)를 반드시 제공할 필요는 없다.
상술한 촬상 장치의 구성에서 컬러 필터(1530a, 1530b, 및 1530c) 대신에 광학 변환층(1550)(도 8의 (B) 참조)을 사용하여도 좋다. 이러한 구성으로 함으로써 촬상 장치는 다양한 파장 영역에서 촬상할 수 있게 된다.
예를 들어, 광학 변환층(1550)으로서 가시광선 파장 이하의 파장을 갖는 빛을 차단하는 필터를 사용하면, 적외선 촬상 장치를 얻을 수 있다. 광학 변환층(1550)으로서 근적외선 파장 이하의 파장을 갖는 빛을 차단하는 필터를 사용하면, 원적외선 촬상 장치를 얻을 수 있다. 광학 변환층(1550)으로서 가시광선 파장 이상의 파장을 갖는 빛을 차단하는 필터를 사용하면, 자외선 촬상 장치를 얻을 수 있다.
또한, 광학 변환층(1550)으로서 신틸레이터를 사용하면, 방사선의 강도를 가시화시킨 화상을 찍고 X선 촬상 장치 등에 사용되는 촬상 장치를 얻을 수 있다. X선 등의 방사선은 피사체를 통과하여 신틸레이터에 들어간 후, 포토루미네선스로 알려진 현상에 의하여 가시광선 또는 자외광선 등의 빛(형광)으로 변환된다. 그리고, 광전 변환 소자(60)가 이 빛을 검지하여 화상 데이터를 얻는다. 또한, 이 구성을 갖는 촬상 장치는 방사선 검출기 등에 사용되어도 좋다.
X선 또는 감마선 등의 방사선이 조사되면 방사선의 에너지를 흡수하여 가시광선 또는 자외광선을 발하는 물질 또는 이 물질을 함유한 재료로 신틸레이터를 형성한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, 및 ZnO 등의 재료 및 이 재료 중 어느 것이 분산된 수지 또는 세라믹을 사용할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(60)에서는, X선 등의 방사선을 직접 전하로 변환할 수 있다; 따라서, 신틸레이터를 반드시 사용할 필요는 없다.
또한, 본 발명의 일 형태의 촬상 장치에서는, 도 8의 (C)에 도시된 바와 같이 영역(1400) 아래에 OS 트랜지스터를 포함한 영역(1300)이 제공되어도 좋다. 영역(1300) 및 영역(1400)은 예를 들어 도 1의 (A) 및 도 1의 (B), 도 4의 (A) 및 도 4의 (B), 및 도 6에 도시된 구성 중 어느 것을 가질 수 있다.
본 발명의 일 형태의 다른 촬상 장치에서는, 도 8의 (D)에 도시된 바와 같이, 영역(1400) 아래에 OS 트랜지스터를 포함한 영역(1300)이 제공되어도 좋고, 영역(1300) 아래에 Si 트랜지스터를 포함한 영역(1200)이 제공되어도 좋다. 영역(1200), 영역(1300), 및 영역(1400)은 예를 들어 도 7의 (A) 및 도 7의 (B)에 도시된 구성 중 어느 것을 가질 수 있다.
도 9의 (A1) 및 도 9의 (B1)에 도시된 바와 같이, 촬상 장치는 구부러져도 좋다. 도 9의 (A1)은 촬상 장치가 이점쇄선 X1-X2의 방향으로 구부러진 상태를 도시한 것이다. 도 9의 (A2)는 도 9의 (A1)의 이점쇄선 X1-X2로 제시한 부분을 도시한 단면도이다. 도 9의 (A3)은 도 9의 (A1)의 이점쇄선 Y1-Y2로 제시한 부분을 도시한 단면도이다.
도 9의 (B1)은 촬상 장치가 이점쇄선 X3-X4의 방향 및 이점쇄선 Y3-Y4의 방향으로 구부러진 상태를 도시한 것이다. 도 9의 (B2)는 도 9의 (B1)의 이점쇄선 X3-X4로 제시한 부분을 도시한 단면도이다. 도 9의 (B3)은 도 9의 (B1)의 이점쇄선 Y3-Y4로 제시한 부분을 도시한 단면도이다.
촬상 장치를 구부림으로써, 시야 곡률 및 비점 수차를 저감할 수 있다. 따라서, 촬상 장치와의 조합에 사용되는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정에 사용되는 렌즈의 개수를 저감할 수 있다; 따라서, 촬상 장치를 포함한 반도체 장치의 크기 또는 중량을 쉽게 저감할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
본 실시형태에서 본 발명의 일 형태에 대하여 설명하였다. 다른 실시형태에서 본 발명의 다른 일 형태에 대하여 설명한다. 또한, 본 발명의 일 형태는 이것에 한정되지 않는다. 본 발명의 일 형태가 촬상 장치에 적용된 예가 기재되었지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태는 반드시 촬상 장치에 적용될 필요는 없다. 예를 들어 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용되어도 좋다.
본 실시형태는 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 화소 회로에 대하여 설명한다.
도 10의 (A)는 도 2의 (A)에 도시된 화소 회로와 각종 배선의 접속을 구체적으로 도시한 것이다. 도 10의 (A)의 회로는 광전 변환 소자(60), 트랜지스터(51), 트랜지스터(52), 트랜지스터(53), 및 트랜지스터(54)를 포함한다.
광전 변환 소자(60)의 애노드는 배선(316)에 접속되어 있고, 광전 변환 소자(60)의 캐소드는 트랜지스터(51)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(51)의 소스 및 드레인 중 다른 하나는 전하 축적부(FD)에 접속되어 있고, 트랜지스터(51)의 게이트는 배선(312)(TX)에 접속되어 있다. 트랜지스터(52)의 소스 및 드레인 중 하나는 배선(314)(GND)에 접속되어 있고, 트랜지스터(52)의 소스 및 드레인 중 다른 하나는 트랜지스터(54)의 소스 및 드레인 중 하나에 접속되어 있고, 트랜지스터(52)의 게이트는 전하 축적부(FD)에 접속되어 있다. 트랜지스터(53)의 소스 및 드레인 중 하나는 전하 축적부(FD)에 접속되어 있고, 트랜지스터(53)의 소스 및 드레인 중 다른 하나는 배선(317)에 접속되어 있고, 트랜지스터(53)의 게이트는 배선(311)(RS)에 접속되어 있다. 트랜지스터(54)의 소스 및 드레인 중 다른 하나는 배선(315)(OUT)에 접속되어 있고, 트랜지스터(54)의 게이트는 배선(313)(SE)에 전기적으로 접속되어 있다. 또한, 상술한 접속은 모두 전기적인 접속이다.
배선(314)에는 GND, VSS, 또는 VDD 등의 전위가 공급되어도 좋다. 여기서, 전위 또는 전압은 상대적인 값을 갖는다. 따라서, 전위 GND는 반드시 0V일 필요는 없다.
광전 변환 소자(60)는 수광 소자이며, 화소 회로에 입사된 광량에 따른 전류를 생성하는 기능을 갖는다. 트랜지스터(51)는 광전 변환 소자(60)로부터 전하 축적부(FD)로의 전하 공급을 제어하는 기능을 갖는다. 트랜지스터(52)는 전하 축적부(FD)의 전위에 따른 신호를 출력하는 기능을 갖는다. 트랜지스터(53)는 전하 축적부(FD)의 전위를 리셋하는 기능을 갖는다. 트랜지스터(54)는 판독 시에 화소 회로의 선택을 제어하는 기능을 갖는다.
또한, 전하 축적부(FD)는 전하 유지 노드이며, 광전 변환 소자(60)가 받는 광량에 따라 변화되는 전하를 유지한다.
또한, 트랜지스터(52) 및 트랜지스터(54)는 배선(315)과 배선(314) 사이에서 직렬로 접속되기만 하면 된다. 이런 이유로, 배선(314), 트랜지스터(52), 트랜지스터(54), 및 배선(315)이 차례로 배열되어도 좋고, 배선(314), 트랜지스터(54), 트랜지스터(52), 및 배선(315)이 차례로 배열되어도 좋다.
배선(311)(RS)은 트랜지스터(53)를 제어하기 위한 신호선으로서 기능한다. 배선(312)(TX)은 트랜지스터(51)를 제어하기 위한 신호선으로서 기능한다. 배선(313)(SE)은 트랜지스터(54)를 제어하기 위한 신호선으로서 기능한다. 배선(314)(GND)은 기준 전위(예를 들어 GND)를 공급하는 신호선으로서 기능한다. 배선(315)(OUT)은 트랜지스터(52)로부터 출력되는 신호를 판독하기 위한 신호선으로서 기능한다. 배선(316)은 전하 축적부(FD)로부터 광전 변환 소자(60)를 통하여 전하를 출력하기 위한 신호선으로서 기능하고, 도 10의 (A)의 회로에서는 저전위선이다. 배선(317)은 전하 축적부(FD)의 전위를 리셋하기 위한 신호선으로서 기능하고, 도 10의 (A)의 회로에서는 고전위선이다.
도 1의 (A), 도 1의 (B), 및 도 2의 (A)에 도시된 배선과의 관계는 다음과 같다. 배선(76)은 배선(311(RS))에 상당한다; 배선(75), 배선(312(TX)); 배선(78), 배선(313(SE)); 배선(79), 배선(314(GND)); 배선(71), 배선(315(OUT)); 배선(77), 배선(316).
본 발명의 일 형태의 화소 회로는 도 10의 (B)에 도시된 구성을 가져도 좋다. 도 10의 (B)에 도시된 회로는 도 10의 (A)의 회로와 같은 구성 요소를 포함하지만, 광전 변환 소자(60)의 애노드가 트랜지스터(51)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있고, 광전 변환 소자(60)의 캐소드가 배선(316)에 전기적으로 접속되는 점에서 도 10의 (A)의 회로와 상이하다. 이 경우, 배선(316)은 광전 변환 소자(60)를 통하여 전하 축적부(FD)에 전하를 공급하기 위한 신호선으로서 기능하고, 도 10의 (B)의 회로에서는 고전위선이다. 또한, 배선(317)은 저전위선이다.
다음에, 도 10의 (A) 및 도 10의 (B)에 도시된 각 구성 요소의 구성에 대하여 설명한다.
실시형태 1에서 설명한 바와 같이, 광전 변환 소자(60)로서는, 세렌계 재료 및 도전층을 사용하여 형성된 소자 또는 실리콘층을 사용하여 PIN 접합이 형성된 소자를 사용할 수 있다.
트랜지스터(51 내지 54)는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등의 실리콘 반도체를 사용하여 형성될 수도 있지만, 산화물 반도체를 사용하여 형성되는 것이 바람직하다. 채널 형성 영역이 산화물 반도체로 형성된 트랜지스터는 매우 낮은 오프 전류를 갖는다.
특히, 전하 축적부(FD)에 접속된 트랜지스터(51 및 53)가 높은 누설 전류를 가지면, 전하 축적부(FD)에 축적된 전하가 충분히 오랜 시간 유지될 수 없다. 적어도 트랜지스터(51 및 53)로서 산화물 반도체를 사용한 트랜지스터를 사용함으로써, 전하 축적부(FD)로부터의 원하지 않는 전하 누설을 방지할 수 있다.
트랜지스터(52) 및 트랜지스터(54)가 높은 누설 전류를 가지면, 배선(314) 또는 배선(315)에서도 원하지 않는 전하 누설이 발생하므로, 이들 트랜지스터로서 채널 형성 영역에 산화물 반도체를 포함한 트랜지스터를 사용하는 것이 바람직하다.
도 10의 (A)의 회로의 동작예에 대하여 도 11의 (A)에 나타낸 타이밍 차트를 사용하여 설명한다.
도 11의 (A)에서는, 간략화를 위하여 각 배선의 전위를 2개의 레벨 사이에서 변화되는 신호로서 나타낸다. 다만, 각 전위는 아날로그 신호이기 때문에, 전위는 2개의 레벨에 한정되지 않고 실제로는 상황에 따라 다양한 레벨을 가질 수 있다. 도면에서, 신호(701)는 배선(311)(RS)의 전위에 상당하고; 신호(702), 배선(312)(TX)의 전위; 신호(703), 배선(313)(SE)의 전위; 신호(704), 전하 축적부(FD)의 전위; 및 신호(705), 배선(315)(OUT)의 전위. 또한, 배선(316)의 전위는 항상 로 레벨이고, 배선(317)의 전위는 항상 하이 레벨이다.
시각 A에서 배선(311)의 전위(신호(701))가 하이 레벨이고, 배선(312)의 전위(신호(702))가 하이 레벨이기 때문에, 전하 축적부(FD)의 전위(신호(704))는 배선(317)의 전위(하이 레벨)로 초기화되고, 리셋 동작이 시작된다. 또한, 배선(315)의 전위(신호(705))는 하이 레벨로 프리차지된다.
시각 B에서 배선(311)의 전위(신호(701))를 로 레벨로 설정함으로써, 리셋 동작이 종료되어 축적 동작이 시작된다. 여기서, 광전 변환 소자(60)에 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 축적부(FD)(신호(704))의 전위가 저하되기 시작한다. 광전 변환 소자(60)로의 광 조사에 의하여 역방향 전류가 증대되므로, 광 조사량에 따라 전하 축적부(FD)의 전위(신호(704))의 저하 속도가 증가된다. 바꿔 말하면, 광전 변환 소자(60)에 발해지는 광량에 따라 트랜지스터(52)의 소스와 드레인 사이의 채널 저항이 변화된다.
시각 C에서 배선(312)의 전위(신호(702))를 로 레벨로 설정하여 축적 동작을 종료시킴으로써, 전하 축적부(FD)의 전위(신호(704))는 일정하게 된다. 여기서, 이 전위는 축적 동작 동안에 광전 변환 소자(60)가 생성한 전하량에 따라 결정된다. 즉, 상기 전위는 광전 변환 소자(60)에 조사된 광량에 따라 변화된다. 트랜지스터(51) 및 트랜지스터(53)는 각각 산화물 반도체층으로 형성된 채널 형성 영역을 포함하며, 매우 낮은 오프 전류를 갖기 때문에, 나중의 선택 동작(판독 동작)이 실시될 때까지 전하 축적부(FD)의 전위를 일정하게 유지할 수 있다.
또한, 배선(312)의 전위(신호(702))를 로 레벨로 설정하면, 배선(312)과 전하 축적부(FD) 사이의 기생 용량으로 인하여 전하 축적부(FD)의 전위가 변화될 가능성이 있다. 이 전위 변화가 큰 경우에는, 축적 동작 동안에 광전 변환 소자(60)에 의하여 생성된 전하량을 정확히 얻을 수 없다. 상기 전위의 변화량을 저감하기 위한 효과적인 대책의 예에는 트랜지스터(51)의 게이트와 소스(또는 게이트와 드레인) 사이의 용량을 저감시키는 것, 트랜지스터(52)의 게이트 용량을 증가시키는 것, 및 전하 축적부(FD)에 저장 커패시터(storage capacitor)를 제공하는 것이 포함된다. 또한, 본 실시형태에서는 이들 대책에 의하여 상기 전위의 변화를 무시할 수 있다.
시각 D에서 배선(313)의 전위(신호(703))를 하이 레벨로 설정하여 트랜지스터(54)를 온으로 함으로써, 선택 동작이 시작되고, 배선(314)과 배선(315)은 트랜지스터(52)와 트랜지스터(54)를 통하여 서로 전기적으로 접속된다. 또한, 배선(315)의 전위(신호(705))는 저하되기 시작한다. 또한, 배선(315)의 프리차지는 시각 D 이전에 종료된다. 여기서, 배선(315)의 전위(신호(705))가 저하되는 속도는 트랜지스터(52)의 소스와 드레인 사이의 전류에 의존한다. 즉, 축적 동작 동안에 광전 변환 소자(60)에 발해지는 광량에 따라 변화된다.
시각 E에서 배선(313)의 전위(신호(703))를 로 레벨로 설정하여 트랜지스터(54)를 오프로 함으로써, 선택 동작이 종료되고, 배선(315)의 전위(신호(705))는 일정값이 된다. 여기서, 일정값은 광전 변환 소자(60)에 발해지는 광량에 따라 변화된다. 따라서, 배선(315)의 전위를 측정함으로써, 축적 동작 동안에 광전 변환 소자(60)에 발해진 광량을 결정할 수 있다.
더 구체적으로는, 광전 변환 소자(60)에 더 높은 강도의 빛이 조사되면, 전하 축적부(FD)의 전위, 즉 트랜지스터(52)의 게이트 전압은 낮게 된다. 그러므로 트랜지스터(52)의 소스와 드레인 사이를 흐르는 전류가 작게 되고; 결과적으로 배선(315)의 전위(신호(705))는 천천히 저하된다. 따라서, 배선(315)으로부터는 비교적 높은 전위를 판독할 수 있다.
한편, 광전 변환 소자(60)에 더 낮은 강도의 빛이 조사되면 전하 축적부(FD)의 전위, 즉 트랜지스터(52)의 게이트 전압은 높게 된다. 그러므로 트랜지스터(52)의 소스와 드레인 사이를 흐르는 전류가 크게 되고; 따라서, 배선(315)의 전위(신호(705))는 신속히 저하된다. 따라서, 배선(315)으로부터는 비교적 낮은 전위를 판독할 수 있다.
다음에, 도 10의 (B)의 회로의 동작예에 대하여 도 11의 (B)의 타이밍 차트를 참조하여 설명한다. 또한, 배선(316)은 항상 하이 레벨이고, 배선(317)의 전위는 항상 로 레벨이다.
시각 A에서 배선(311)의 전위(신호(701))를 하이 레벨로 설정하고 배선(312)의 전위(신호(702))를 하이 레벨로 설정함으로써, 전하 축적부(FD)의 전위(신호(704))는 배선(317)의 전위(로 레벨)로 초기화되고, 리셋 동작이 시작된다. 또한, 배선(315)의 전위(신호(705))는 하이 레벨로 프리차지된다.
시각 B에서 배선(311)의 전위(신호(701))를 로 레벨로 설정함으로써, 리셋 동작이 종료되어 축적 동작이 시작된다. 여기서, 광전 변환 소자(60)에 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 축적부(FD)의 전위(신호(704))가 상승되기 시작한다.
시각 C 이후의 동작에 대해서는 도 11의 (A)의 타이밍 차트의 설명을 참조할 수 있다. 시각 E에서 배선(315)의 전위를 측정함으로써, 축적 동작 동안에 광전 변환 소자(60)에 발해진 광량을 결정할 수 있다.
또한, 도 10의 (A)의 화소 회로는 도 15에 도시된 바와 같이 트랜지스터(52 내지 54)가 복수의 화소에서 공유되는 구성을 가져도 좋다. 도 15는 트랜지스터(52 내지 54)가 수직 방향의 복수의 화소에서 공유되는 구성을 도시한 것이지만, 트랜지스터(52 내지 54)는 수평 방향 또는 수평 및 수직 방향의 복수의 화소에서 공유되어도 좋다. 이러한 구성으로 함으로써, 하나의 화소의 트랜지스터의 개수를 저감시킬 수 있다. 도 15에서는 트랜지스터(52 내지 54)는 4개의 화소에서 공유되지만, 트랜지스터(52 내지 54)는 2개의 화소, 3개의 화소, 5개 이상의 화소에서 공유되어도 좋다. 도 10의 (B)의 화소 회로는 도 15의 화소 회로와 비슷한 구성을 가질 수 있다.
본 발명의 일 형태의 화소 회로는 도 12의 (A) 및 도 12의 (B)에 도시된 구성을 가져도 좋다.
도 12의 (A)의 회로 구성은 트랜지스터(53), 배선(316), 및 배선(317)이 제공되지 않은 점에서 도 10의 (A)의 회로 구성과 다르고, 배선(311)(RS)이 광전 변환 소자(60)의 애노드에 전기적으로 접속되어 있다. 기타 구성은 도 10의 (A)의 회로 구성과 마찬가지이다.
도 12의 (B)의 회로는 도 12의 (A)의 회로의 구성 요소와 같은 구성 요소를 포함하지만, 광전 변환 소자(60)의 애노드가 트랜지스터(52)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있고, 광전 변환 소자(60)의 캐소드가 배선(311)(RS)에 전기적으로 접속되어 있는 점에서 도 12의 (A)의 회로와 다르다.
도 12의 (A)의 회로는 도 10의 (A)의 회로와 같이 도 11의 (A)에 나타낸 타이밍 차트에 따라 동작될 수 있다.
시각 A에서 배선(311)의 전위(신호(701))를 하이 레벨로 설정하고 배선(312)의 전위(신호(702))를 하이 레벨로 설정함으로써, 광전 변환 소자(60)에 순방향 바이어스가 인가되고 전하 축적부(FD)의 전위(신호(704))는 하이 레벨로 설정된다. 바꿔 말하면, 전하 축적부(FD)의 전위는 배선(311)(RS)의 전위(하이 레벨)로 초기화되고 리셋 상태가 된다. 상술한 것이 리셋 동작의 시작이다. 또한, 배선(315)의 전위(신호(705))는 하이 레벨로 프리차지된다.
시각 B에서 배선(311)의 전위(신호(701))를 로 레벨로 설정함으로써, 리셋 동작이 종료되어 축적 동작이 시작된다. 여기서, 광전 변환 소자(60)에 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 축적부(FD)의 전위(신호(704))가 저하되기 시작한다.
시각 C 이후의 동작에 대해서는 도 10의 (A)의 회로 동작의 설명을 참조할 수 있다. 시각 E에서 배선(315)의 전위를 측정함으로써, 축적 동작 동안에 광전 변환 소자(60)에 발해진 광량을 결정할 수 있다.
도 12의 (B)의 회로는 도 11의 (C)에 나타낸 타이밍 차트에 따라 동작될 수 있다.
시각 A에서 배선(311)의 전위(신호(701))를 로 레벨로 설정하고 배선(312)의 전위(신호(702))를 하이 레벨로 설정함으로써, 광전 변환 소자(60)에 순방향 바이어스가 인가되고 전하 축적부(FD)의 전위(신호(704))는 로 레벨로 리셋된다. 상술한 것이 리셋 동작의 시작이다. 또한, 배선(315)의 전위(신호(705))는 하이 레벨로 프리차지된다.
시각 B에서 배선(311)의 전위(신호(701))를 하이 레벨로 설정함으로써, 리셋 동작이 종료되어 축적 동작이 시작된다. 여기서, 광전 변환 소자(60)에 역방향 바이어스가 인가됨으로써, 역방향 전류로 인하여 전하 축적부(FD)의 전위(신호(704))가 상승되기 시작한다.
시각 C 이후의 동작에 대해서는 도 10의 (A)의 회로 동작의 설명을 참조할 수 있다. 시각 E에서 배선(315)의 전위를 측정함으로써, 축적 동작 동안에 광전 변환 소자(60)에 발해진 광량을 결정할 수 있다.
또한, 도 12의 (A)의 화소 회로는 도 16에 도시된 바와 같이 트랜지스터(52 및 54)가 복수의 화소에서 공유되는 구성을 가져도 좋다. 도 16은 트랜지스터(52 및 54)가 수직 방향의 복수의 화소에서 공유되는 구성을 도시한 것이지만, 트랜지스터(52 및 54)가 수평 방향 또는 수평 및 수직 방향의 복수의 화소에서 공유되어도 좋다. 도 16에서는 트랜지스터(52 및 54)는 4개의 화소에서 공유되지만, 트랜지스터(52 및 54)는 2개의 화소, 3개의 화소, 5개 이상의 화소에서 공유되어도 좋다. 도 12의 (B)의 화소 회로는 도 16의 화소 회로와 비슷한 구성을 가질 수 있다.
도 10의 (A) 및 도 10의 (B) 및 도 12의 (A) 및 도 12의 (B)에서는 트랜지스터(51)가 제공되어 있지만, 본 발명의 일 형태는 예에 한정되지 않는다. 도 13의 (A) 및 도 13의 (B)에 도시된 바와 같이, 트랜지스터(51)를 생략할 수 있다.
도 14의 (A) 및 도 14의 (B)에 도시된 바와 같이, 화소 회로의 트랜지스터(51), 트랜지스터(52), 및 트랜지스터(54)는 백 게이트를 가져도 좋다. 도 14의 (A)는 백 게이트에 정전위를 인가하는 구성을 도시한 것이며, 문턱 전압을 제어할 수 있다. 도 14의 (B)는 백 게이트에 각 프런트 게이트와 같은 전위가 공급되는 구성을 도시한 것이며, 온 전류를 증가시킬 수 있다. 도 14의 (A)에서 백 게이트는 배선(314)(GND)에 전기적으로 접속되어 있지만, 정전위가 공급되는 다른 배선에 전기적으로 접속되어도 좋다. 또한, 도 14의 (A) 및 도 14의 (B)는 각각 도 21의 (A)의 회로의 트랜지스터에 백 게이트가 제공된 예를 도시한 것이지만, 도 10의 (A) 및 도 10의 (B), 도 12의 (B), 및 도 13의 (A) 및 도 13의 (B)의 회로가 같은 구성을 가져도 좋다. 또한, 하나의 회로의 트랜지스터에 대하여, 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성, 백 게이트에 정전위가 인가되는 구성, 및 백 게이트가 없는 구성이 필요에 따라 임의적으로 조합되어도 좋다.
또한, 도 14의 (A)의 화소 회로는 도 17에 도시된 바와 같이 트랜지스터(51 및 54)가 복수의 화소에서 공유되는 구성을 가져도 좋다. 또한, 도 14의 (B)의 화소 회로는 도 18에 도시된 바와 같이 트랜지스터(52 및 54)가 복수의 화소에서 공유되는 구성을 가져도 좋다.
본 실시형태는 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 화소 회로의 구동 방법의 예에 대하여 설명한다.
실시형태 2에 기재된 바와 같이, 화소 회로의 동작은 리셋 동작, 축적 동작, 및 선택 동작의 반복이다. 화소 매트릭스 전체를 제어하는 촬상 방법으로서는 글로벌 셔터 방식 및 롤링 셔터 방식이 알려져 있다.
도 19의 (A)는 글로벌 셔터 방식의 타이밍 차트를 나타낸 것이다. 도 19의 (A)는 도 10의 (A)에 도시된 복수의 화소 회로가 매트릭스 형태로 배치된 촬상 장치의 동작을 나타낸 것이다. 구체적으로는, 도 19의 (A)는 제 1행 내지 제 n행(n은 3 이상의 자연수임)의 화소 회로의 동작을 나타낸 것이다. 동작에 대한 아래의 설명은 도 10의 (B), 도 12의 (A) 및 도 12의 (B), 및 도 13의 (A) 및 도 13의 (B)의 회로 중 어느 것에 적용할 수 있다.
도 19의 (A)에서 신호(501), 신호(502), 및 신호(503)는 각각 제 1행, 제 2행, 및 제 n행의 화소 회로에 접속된 배선(311)(RS)에 입력된다. 신호(504), 신호(505), 및 신호(506)는 각각 제 1행, 제 2행, 및 제 n행의 화소 회로에 접속된 배선(312)(TX)에 입력된다. 신호(507), 신호(508), 및 신호(509)는 각각 제 1행, 제 2행, 및 제 n행의 화소 회로에 접속된 배선(313)(SE)에 입력된다.
기간(510)에서 촬상이 한 번 실시된다. 기간(511)에서 각 행의 화소 회로에서 리셋 동작이 동시에 실시된다. 기간(520)에서 각 행의 화소 회로에서 축적 동작이 동시에 실시된다. 또한, 선택 동작은 각 행의 화소 회로에서 순차적으로 실시된다. 예를 들어, 기간(531)에서 제 1행의 화소 회로에서 선택 동작이 실시된다. 상술한 바와 같이, 글로벌 셔터 방식에서는 모든 화소 회로에서 실질적으로 동시에 리셋 동작이 실시되고, 모든 화소 회로에서 실질적으로 동시에 축적 동작이 실시된 후, 행마다 순차적으로 판독 동작이 실시된다.
즉, 글로벌 셔터 방식에서는 모든 화소 회로에서 실질적으로 동시에 축적 동작이 실시되기 때문에, 모든 행의 화소 회로에서 촬상이 동시에 실시된다. 따라서, 움직이는 피사체의 경우라도 변형이 작은 화상을 얻을 수 있다.
한편, 도 19의 (B)는 롤링 셔터 방식의 타이밍 차트를 나타낸 것이다. 신호(501) 내지 신호(509)에 대해서는 도 19의 (A)의 설명을 참조할 수 있다. 기간(610)에서 촬상이 한 번 실시된다. 기간(611), 기간(612), 및 기간(613)은 각각 제 1행, 제 2행, 제 n행에서의 리셋 기간이다. 기간(621), 기간(622), 및 기간(623)은 각각 제 1행, 제 2행, 및 제 n행에서의 축적 동작 기간이다. 기간(631)에서 제 1행의 화소 회로에서 선택 동작이 실시된다. 상술한 바와 같이, 롤링 셔터 방식에서는 축적 동작이 모든 화소 회로에서 동시에 실시되지 않고 각 행마다 순차적으로 실시되기 때문에, 모든 행의 화소 회로에서 촬상이 동시에 실시되지 않는다. 따라서, 제 1행에서의 촬상의 타이밍과 마지막 행에서의 촬상의 타이밍이 다르기 때문에, 움직이는 피사체의 경우, 변형이 큰 화상이 얻어진다.
글로벌 셔터 방식을 실시하기 위해서는 모든 화소로부터의 신호의 판독이 종료될 때까지 전하 축적부(FD)의 전위를 오랫동안 유지할 필요가 있다. 산화물 반도체를 채널 형성 영역에 포함하고 매우 낮은 오프 전류를 갖는 트랜지스터를 트랜지스터(51) 등에 사용하면, 전하 축적부(FD)의 전위를 오랫동안 유지할 수 있다. 실리콘 등을 채널 형성 영역에 포함한 트랜지스터를 트랜지스터(51) 등에 사용하면, 오프 전류가 높기 때문에 전하 축적부(노드 FD)의 전위를 오랫동안 유지할 수 없어 글로벌 셔터 방식을 사용하기 어렵게 된다.
상술한 바와 같이, 채널 형성 영역에 산화물 반도체를 포함한 트랜지스터를 화소 회로에 사용함으로써 글로벌 셔터 방식을 쉽게 실시할 수 있다.
본 실시형태는 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 포함한 트랜지스터에 대하여 도면을 참조하여 설명한다. 본 실시형태의 도면에서는 이해하기 쉽게 하기 위하여 일부의 구성 요소를 확대, 축소, 또는 생략하였다.
도 20의 (A) 및 도 20의 (B)는 본 발명의 일 형태의 트랜지스터(101)를 도시한 상면도 및 단면도이다. 도 20의 (A)는 상면도이고, 도 20의 (B)는 도 20의 (A)의 일점쇄선 B1-B2를 따르는 단면을 도시한 것이다. 도 20의 (A)의 일점쇄선 B3-B4 방향에서의 단면이 도 26의 (A)에 도시되었다. 일점쇄선 B1-B2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 B3-B4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(101)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(140 및 150); 산화물 반도체층(130) 및 도전층(140 및 150)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 도전층(140 및 150), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 및 절연층(175)과 접촉된 절연층(180)을 포함한다. 절연층(180)이 필요에 따라 평탄화막으로서 기능하여도 좋다.
여기서 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극, 드레인 전극, 게이트 절연막, 및 게이트 전극으로서 기능할 수 있다.
도 20의 (B)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 각각 도전층(140) 및 도전층(150)과 접촉된다. 산소에 결합되기 쉬운 도전성 재료를 도전층(140 및 150)에 사용하면 영역(231 및 232)의 저항을 저감할 수 있다.
구체적으로는 산화물 반도체층(130)은 도전층(140 및 150)과 접촉되므로 산화물 반도체층(130) 내에 산소 빈자리가 발생되고, 이 산소 빈자리와, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 산화물 반도체층(130) 내로 확산되는 수소와의 상호 작용으로 영역(231 및 232)은 저저항의 n형 영역으로 변한다.
또한, 트랜지스터의 "소스" 및 "드레인"의 기능은 예를 들어 반대의 도전형의 트랜지스터를 사용할 때 또는 회로 동작에서 전류가 흐르는 방향이 변할 때 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서는 "소스" 및 "드레인"이라는 용어는 서로 바뀔 수 있다. 또한, "전극"이라는 용어는 "배선"으로 바뀔 수 있다.
도전층(170)은 도전층(171 및 172)의 2층을 포함하지만, 단층 또는 3층 이상의 적층이어도 좋다. 본 실시형태에 기재된 다른 트랜지스터에 대해서도 마찬가지이다.
도전층(140 및 150)은 각각 단층이지만, 2층 이상의 적층이어도 좋다. 본 실시형태에 기재된 다른 트랜지스터에 대해서도 마찬가지이다.
본 발명의 일 형태의 트랜지스터는 도 21의 (A) 및 도 21의 (B)에 도시된 구성을 가져도 좋다. 도 21의 (A)는 트랜지스터(102)의 상면도이다. 도 21의 (A)의 일점쇄선 C1-C2 방향에서의 단면이 도 21의 (B)에 도시되었다. 도 21의 (A)의 일점쇄선 C3-C4 방향에서의 단면이 도 26의 (B)에 도시되었다. 일점쇄선 C1-C2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 C3-C4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(102)는 게이트 절연막으로서 기능하는 절연층(160)의 단부가 게이트 전극으로서 기능하는 도전층(170)의 단부와 일치되지 않는 점을 제외하고 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)에서 도전층(140 및 150)의 넓은 영역이 절연층(160)으로 덮이기 때문에 도전층(170)과 도전층(140 및 150) 사이의 저항이 높아 트랜지스터(102)는 게이트 누설 전류가 낮다.
트랜지스터(101 및 102)는 각각 도전층(170)과 도전층(140 및 150)이 중첩되는 영역을 포함하는 톱 게이트 구조를 갖는다. 기생 용량을 저감하기 위하여 채널 길이 방향에서의 상기 영역의 폭은 3nm 이상 300nm 미만인 것이 바람직하다. 이 구성에서는 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터를 쉽게 형성할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 22의 (A) 및 도 22의 (B)에 도시된 구성을 가져도 좋다. 도 22의 (A)는 트랜지스터(103)의 상면도이다. 도 22의 (A)의 일점쇄선 D1-D2 방향의 단면이 도 22의 (B)에 도시되었다. 도 22의 (A)의 일점쇄선 D3-D4 방향의 단면이 도 26의 (A)에 도시되었다. 일점쇄선 D1-D2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 D3-D4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(103)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130);, 산화물 반도체층(130)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 산화물 반도체층(130)에 전기적으로 접속된 도전층(140 및 150)을 포함한다. 트랜지스터(103)는 필요에 따라 예를 들어 절연층(180) 및 도전층(140 및 150)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
여기서, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극, 드레인 전극, 게이트 절연막, 및 게이트 전극으로서 기능할 수 있다.
도 22의 (B)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231 및 232)은 절연층(175)과 접촉되어 있다. 예를 들어 수소가 함유된 절연 재료를 절연층(175)에 사용하면, 영역(231 및 232)의 저항을 저감할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231 및 232)에 발생되는 산소 빈자리와, 절연층(175)으로부터 영역(231 및 232)으로 확산되는 수소와의 상호 작용으로 영역(231 및 232)은 저저항의 n형 영역으로 변한다. 수소를 함유한 절연 재료로서는 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 23의 (A) 및 도 23의 (B)에 도시된 구성을 가져도 좋다. 도 23의 (A)는 트랜지스터(104)의 상면도이다. 도 23의 (A)의 일점쇄선 E1-E2 방향의 단면이 도 23의 (B)에 도시되었다. 도 23의 (A)의 일점쇄선 E3-E4 방향의 단면이 도 26의 (A)에 도시되었다. 일점쇄선 E1-E2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 E3-E4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(104)는 산화물 반도체층(130)과 접촉된 도전층(140 및 150)이 산화물 반도체층(130)의 단부를 덮는 점을 제외하고 트랜지스터(103)와 같은 구성을 갖는다.
도 23의 (B)에서 영역(331 및 334)은 소스 영역으로서 기능할 수 있고, 영역(332 및 335)은 드레인 영역으로서 기능할 수 있고, 영역(333)은 채널 형성 영역으로서 기능할 수 있다.
영역(331 및 332)의 저항은 트랜지스터(101)의 영역(231 및 232)의 저항과 마찬가지의 방법으로 저감할 수 있다.
영역(334 및 335)의 저항은 트랜지스터(103)의 영역(231 및 232)의 저항과 마찬가지의 방법으로 저감할 수 있다. 채널 길이 방향에서의 영역(334 및 335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는, 게이트 전계에 의하여 온 전류의 현저한 저하가 방지된다. 따라서, 경우에 따라서는, 영역(334 및 335)의 저항을 저감하지 않는다.
트랜지스터(103 및 104)는 각각 도전층(170)이 도전층(140 및 150)과 중첩된 영역을 포함하지 않는 자기 정렬 구조를 갖는다. 게이트 전극과 소스 전극 및 드레인 전극 사이의 기생 용량이 매우 낮은 자기 정렬 구조의 트랜지스터는 고속 동작이 요구되는 용도에 적합하다.
본 발명의 일 형태의 트랜지스터는 도 24의 (A) 및 도 24의 (B)에 도시된 구성을 가져도 좋다. 도 24의 (A)는 트랜지스터(105)의 상면도이다. 도 24의 (A)의 일점쇄선 F1-F2 방향의 단면이 도 24의 (B)에 도시되었다. 도 24의 (A)의 일점쇄선 F3-F4 방향의 단면이 도 26의 (A)에 도시되었다. 일점쇄선 F1-F2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 F3-F4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(105)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(141 및 151); 산화물 반도체층(130) 및 도전층(141 및 151)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 산화물 반도체층(130), 도전층(141 및 151), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(105)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층을 더 포함하여도 좋다.
여기서 도전층(141 및 151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(105)는 도전층(141 및 151)이 제공된 점, 절연층(175 및 180)에 개구가 제공된 점, 및 상기 개구를 통하여 도전층(141 및 151)과 각각 전기적으로 접속된 도전층(142 및 152)이 제공된 점을 제외하고 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141 및 142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151 및 152))은 드레인 전극층으로서 기능할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 25의 (A) 및 도 25의 (B)에 도시된 구성을 가져도 좋다. 도 25의 (A)는 트랜지스터(106)의 상면도이다. 도 25의 (A)의 일점쇄선 G1-G2 방향의 단면이 도 25의 (B)에 도시되었다. 도 25의 (A)의 일점쇄선 G3-G4 방향의 단면이 도 26의 (A)에 도시되었다. 일점쇄선 G1-G2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 G3-G4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(106)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(141 및 151); 산화물 반도체층(130)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141 및 151), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(106)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
여기서 도전층(141 및 151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(106)는 도전층(141 및 151)이 제공된 점을 제외하고 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141 및 142))은 소스 전극으로서 기능할 수 있고, 도전층(150)(도전층(151 및 152))은 드레인 전극으로서 기능할 수 있다.
트랜지스터(105 및 106)의 구성에서는 도전층(140 및 150)이 절연층(120)과 접촉되지 않는다. 이 구성에 의하여, 절연층(120)은 도전층(140 및 150)에 의하여 산소가 빼앗기기 어렵게 되어, 절연층(120)으로부터 산화물 반도체층(130)으로의 산소 공급이 용이하게 된다.
트랜지스터(103)의 영역(231 및 232), 트랜지스터(104 및 106)의 영역(334) 및 335)에는 산소 빈자리를 형성하여 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 빈자리를 형성하기 위한 불순물로서는 예를 들어 다음 중 하나 이상을 사용할 수 있다: 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소. 상기 불순물을 첨가하는 방법으로서는, 플라스마 처리, 이온 주입, 이온 도핑, 플라스마 잠입 이온 주입 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가될 때, 산화물 반도체층 내의 금속 원소와 산소 사이의 결합이 절단되어 산소 빈자리가 형성된다. 산화물 반도체층의 산소 빈자리와, 산화물 반도체층 내에 잔존 또는 나중에 산화물 반도체층 내에 첨가되는 수소와의 상호 작용으로 산화물 반도체층의 도전율을 증가시킬 수 있다.
불순물 원소의 첨가에 의하여 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리 사이트에 수소가 들어가고 전도대 근방에 도너 준위가 형성된다. 그 결과, 산화물 도전체를 형성할 수 있다. 여기서는, 도전체화된 산화물 반도체를 산화물 도전체라고 불린다. 또한, 산화물 도전체는 산화물 반도체와 같이 투광성을 갖는다.
산화물 도전체는 축퇴 반도체(degenerated semiconductor)이며, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그런 이유로 산화물 도전체층과, 소스 전극 및 드레인 전극으로서 기능하는 도전층 사이에서 옴 접촉(ohmic contact)이 이루어지기 때문에, 산화물 도전체층과, 소스 전극 및 드레인 전극으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 27의 (A) 내지 도 27의 (F)의 채널 길이 방향의 단면도 및 도 26의 (C) 및 도 26의 (D)의 채널 폭 방향의 단면도에 도시된 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 도전층(173)을 제 2 게이트 전극(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 도 27의 (A) 내지 도 27의 (F)의 단면도에서 도전층(173)의 폭은 산화물 반도체층(130)의 폭보다 짧아도 좋다. 또한, 도전층(173)의 폭은 도전층(170)의 폭보다 짧아도 좋다.
온 전류를 증가시키기 위해서는 예를 들어 도전층(170 및 173)을 같은 전위로 하고 트랜지스터를 더블 게이트 트랜지스터로서 구동시킨다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)의 전위와 다른 정전위를 도전층(173)에 공급한다. 도전층(170 및 173)을 같은 전위로 설정하기 위해서는 예를 들어 도 26의 (D)에 도시된 바와 같이, 도전층(170 및 173)을 콘택트 홀을 통하여 서로 전기적으로 접속시키면 좋다.
도 20의 (A) 및 도 20의 (B), 도 21의 (A) 및 도 21의 (B), 도 22의 (A) 및 도 22의 (B), 도 23의 (A) 및 도 23의 (B), 도 24의 (A) 및 도 24의 (B), 및 도 25의 (A) 및 도 25의 (B)의 트랜지스터(101 내지 106)는 산화물 반도체층(130)이 단층인 예이지만, 산화물 반도체층(130)은 적층이어도 좋다. 트랜지스터(101 내지 106)의 산화물 반도체층(130)은 도 28의 (B) 및 도 28의 (C) 또는 도 28의 (D) 및 도 28의 (E)의 산화물 반도체층(130)으로 바뀔 수 있다.
도 28의 (A)는 산화물 반도체층(130)의 상면도이고, 도 28의 (B) 및 도 28의 (C)는 2층 구조의 산화물 반도체층(130)의 단면도이다. 도 28의 (D) 및 도 28의 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서는 예를 들어 다른 조성을 갖는 산화물 반도체층을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 29의 (A) 및 도 29의 (B)에 도시된 구조를 가져도 좋다. 도 29의 (A)는 트랜지스터(107)의 상면도이다. 도 29의 (A)의 일점쇄선 H1-H2 방향의 단면을 도 29의 (B)에 도시하였다. 도 29의 (A)의 일점쇄선 H3-H4 방향의 단면을 도 35의 (A)에 도시하였다. 일점쇄선 H1-H2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 H3-H4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(107)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층에 전기적으로 접속된 도전층(140 및 150); 상기 적층 및 도전층(140 및 150)과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 도전층(140 및 150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 및 절연층(175)과 접촉된 절연층(180)을 포함한다. 필요에 따라, 절연층(180)은 평탄화막으로서 기능하여도 좋다.
트랜지스터(107)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(140 및 150) 사이에 존재하는 점을 제외하고 트랜지스터(101)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 30의 (A) 및 도 30의 (B)에 도시된 구조를 가져도 좋다. 도 30의 (A)는 트랜지스터(108)의 상면도이다. 도 30의 (A)의 일점쇄선 I1-I2 방향의 단면을 도 30의 (B)에 도시하였다. 도 30의 (A)의 일점쇄선 I3-I4 방향의 단면을 도 35의 (B)에 도시하였다. 일점쇄선 I1-I2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 I3-I4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(108)는 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치되지 않는 점에서 트랜지스터(107)와 다르다.
본 발명의 일 형태의 트랜지스터는 도 31의 (A) 및 도 31의 (B)에 도시된 구조를 가져도 좋다. 도 31의 (A)는 트랜지스터(109)의 상면도이다. 도 31의 (A)의 일점쇄선 J1-J2 방향의 단면을 도 31의 (B)에 도시하였다. 도 31의 (A)의 일점쇄선 J3-J4 방향의 단면을 도 35의 (A)에 도시하였다. 일점쇄선 J1-J2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 J3-J4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(109)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 상기 적층에 전기적으로 접속된 도전층(140 및 150)을 포함한다. 트랜지스터(109)는 필요에 따라 예를 들어 절연층(180) 및 도전층(140 및 150)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
트랜지스터(109)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점 및 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(103)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 32의 (A) 및 도 32의 (B)에 도시된 구성을 가져도 좋다. 도 32의 (A)는 트랜지스터(110)의 상면도이다. 도 32의 (A)의 일점쇄선 K1-K2 방향의 단면을 도 32의 (B)에 도시하였다. 도 32의 (A)의 일점쇄선 K3-K4 방향의 단면을 도 35의 (A)에 도시하였다. 일점쇄선 K1-K2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 K3-K4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(110)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점 및 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(104)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 33의 (A) 및 도 33의 (B)에 도시된 구성을 가져도 좋다. 도 33의 (A)는 트랜지스터(111)의 상면도이다. 도 33의 (A)의 일점쇄선 L1-L2 방향의 단면을 도 33의 (B)에 도시하였다. 도 33의 (A)의 일점쇄선 L3-L4 방향의 단면을 도 35의 (A)에 도시하였다. 일점쇄선 L1-L2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 L3-L4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(111)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층에 전기적으로 접속된 도전층(141 및 151); 상기 적층 및 도전층(141 및 151)과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 상기 적층, 도전층(141 및 151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 제공된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(111)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
트랜지스터(111)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(141 및 151) 사이에 존재하는 점을 제외하고 트랜지스터(105)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 34의 (A) 및 도 34의 (B)에 도시된 구성을 가져도 좋다. 도 34의 (A)는 트랜지스터(112)의 상면도이다. 도 34의 (A)의 일점쇄선 M1-M2 방향의 단면을 도 34의 (B)에 도시하였다. 도 34의 (A)의 일점쇄선 M3-M4 방향의 단면을 도 35의 (A)에 도시하였다. 일점쇄선 M1-M2 방향은 채널 길이 방향이라고 불리고, 일점쇄선 M3-M4 방향은 채널 폭 방향이라고 불린다.
트랜지스터(112)는 영역(331, 332, 334, 및 335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하는 점 및 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(106)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 36의 (A) 내지 도 36의 (F)의 채널 길이 방향의 단면도 및 도 35의 (C) 및 도 35의 (D)의 채널 폭 방향의 단면도에 도시된 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 이 도전층을 제 2 게이트 전극(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압을 제어할 수 있다. 도 36의 (A) 내지 도 36의 (F)의 단면도에서 도전층(173)의 폭은 산화물 반도체층(130)의 폭보다 짧아도 좋다. 또한, 도전층(173)의 폭은 도전층(170)의 폭보다 짧아도 좋다.
또한, 도 37의 (A) 및 도 37의 (B)의 상면도(산화물 반도체층(130), 도전층(140) 및 도전층(150)만이 도시되었음)에 나타낸 바와 같이, 본 발명의 일 형태의 트랜지스터의 도전층(140)(소스 전극) 및 도전층(150)(드레인 전극)의 폭(W SD)은 산화물 반도체층(130)의 폭(W OS)보다 길어도 좋고 짧아도 좋다. W OS≥W SD(W SD는 W OS 이하임)를 만족할 때, 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 발명의 일 형태의 트랜지스터(트랜지스터(101 내지 112) 중 어느 것)에서는 게이트 전극으로서 기능하는 도전층(170)은 게이트 절연막으로서 기능하는 절연층(160)을 개재(介在)하여 채널 폭 방향으로 산화물 반도체층(130)을 전기적으로 둘러싼다. 이 구조에 의하여 온 전류를 증가시킬 수 있다. 이러한 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부른다.
산화물 반도체층(130a 및 130b)을 포함한 트랜지스터 및 산화물 반도체층(130a 내지 130c)을 포함한 트랜지스터에서는 산화물 반도체층(130)을 형성하는 2층 또는 3층의 적절한 재료를 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐르기 때문에, 전류는 계면 산란의 영향을 받기 어려워, 높은 온 전류를 얻을 수 있다. 또한, 산화물 반도체층(130b)의 두께를 증가시키면, 온 전류를 증가시킬 수 있다. 산화물 반도체층(130b)의 두께는 예를 들어 100nm 내지 200nm이어도 좋다.
상술한 구조 중 어느 것을 갖는 트랜지스터를 포함한 반도체 장치는 양호한 전기 특성을 가질 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4에 기재된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)으로서는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 절연 표면을 갖는 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터, 포토다이오드 등이 제공된 실리콘 기판을 사용할 수 있고, 이 실리콘 기판 위에 절연층, 배선, 및 콘택트 플러그로서 기능하는 도전체 등이 제공되어 있어도 좋다. 또한, p채널 트랜지스터를 실리콘 기판을 사용하여 형성할 때, n-형 도전형의 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형 실리콘층을 포함한 SOI 기판을 사용하여도 좋다. 실리콘 기판에 p채널 트랜지스터가 형성되는 경우, 트랜지스터가 형성되는 면이 (110)면 방위인 실리콘 기판을 사용하는 것이 바람직하다. (110)면을 갖는 p채널 트랜지스터를 형성함으로써 이동도를 증가시킬 수 있다.
절연층(120)은 기판(115)에 포함된 구성 요소로부터의 불순물의 확산을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이 이유로, 절연층(120)은 산소를 함유하는 절연막인 것이 바람직하며, 절연층(120)은 산소 함유량이 화학량론적 조성에서의 산소 함유량보다 높은 산소를 함유하는 절연막인 것이 더 바람직하다. 예를 들어, 절연층(120)은 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하로 행해지는 TDS 분석에서 산소 원자로 환산되었을 때의 산소 방출량이 1.0×1019atoms/cm3 이상인 막인 것이 바람직하다. 기판(115)이 다른 디바이스에 제공된 경우에는, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는, 평탄한 표면을 갖도록 화학적 기계적 연마(CMP) 처리와 같은 평탄화 처리를 실시하는 것이 바람직하다.
예를 들어 절연층(120)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등을 포함한 산화물 절연막; 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등을 포함한 질화 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성될 수 있다. 절연층(120)은 상술한 재료 중 어느 것의 적층이어도 좋다.
본 실시형태에서는 주로 트랜지스터의 산화물 반도체층(130)이 절연층(120) 측으로부터 산화물 반도체층(130a 내지 130c)이 순차적으로 적층된 3층 구조를 갖는 경우에 대하여 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재된 산화물 반도체층(130b)에 상당하는 층이 사용된다.
산화물 반도체층(130)이 2층 구조를 갖는 경우에는, 본 실시형태에 기재된 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 절연층(120) 측으로부터 순차적으로 적층된 적층이 사용된다. 이러한 경우, 산화물 반도체층(130a 및 130b)은 서로 바뀔 수 있다.
산화물 반도체층(130)이 4층 이상의 적층 구조를 갖는 경우에는, 예를 들어 본 실시형태에 기재된 산화물 반도체층(130)의 3층 적층에 다른 산화물 반도체층이 추가된 구조를 채용할 수 있다.
산화물 반도체층(130b)에는 예를 들어 전자 친화력(진공 준위와 전도대 하단 사이의 에너지 차이)이 산화물 반도체층(130a 및 130c)의 전자 친화력보다 높은 산화물 반도체가 사용된다. 전자 친화력은 진공 준위와 가전자대 상단 사이의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단 사이의 에너지 차이(에너지 갭)를 뺌으로써 얻을 수 있다.
산화물 반도체층(130a 및 130c)은 각각 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유한다. 예를 들어 산화물 반도체층(130a 및 130c)은 전도대 하단이 산화물 반도체층(130b)의 전도대 하단보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 더 가까운 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
이러한 구성에서 도전층(170)에 전계가 인가되면, 산화물 반도체층(130)에서 전도대 하단이 가장 낮은 산화물 반도체층(130b)에 채널이 형성된다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 절연층(120)과 접촉되어 있다는 가정 하에 산화물 반도체층(130b)과 절연층(120) 사이의 계면과 비교하여 산화물 반도체층(130a 및 130b) 사이의 계면에 계면 준위가 형성되기 어렵다. 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 산화물 반도체층(130a)에 의하여, 문턱 전압 등 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 반도체층(130c)은 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 게이트 절연막과 접촉되어 있다는 가정 하에 산화물 반도체층(130b)과 게이트 절연막(절연층(160)) 사이의 계면과 비교하여 산화물 반도체층(130b 및 130c) 사이의 계면에는 캐리어의 산란이 일어나기 어렵다. 따라서, 산화물 반도체층(130c)에 의하여, 트랜지스터의 전계 효과 이동도를 증가시킬 수 있다.
산화물 반도체층(130a 및 130c)에는 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf를 산화물 반도체층(130b)에 사용되는 재료보다 높은 원자수비로 함유하는 재료가 사용될 수 있다. 구체적으로는, 산화물 반도체층(130a 및 130c)의 상술한 금속 원소 중 어느 것의 원자수비는 산화물 반도체층(130b)의 재료의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 상술한 금속 원소 중 어느 것은 산소와 강하게 결합되기 때문에, 산화물 반도체층(130a 및 130c)에서의 산소 빈자리의 발생을 억제하는 기능을 갖는다. 즉, 산소 빈자리는 산화물 반도체층(130b)에서보다 산화물 반도체층(130a 및 130c)에서 발생되기 어렵다.
각 산화물 반도체층(130a 내지 130c)에 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 함유하는 것이 바람직하다. In과 Zn의 양쪽 모두가 함유되는 것이 바람직하다. 이 산화물 반도체를 포함한 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 산화물 반도체는 In 및 Zn에 더하여 스태빌라이저를 함유하는 것이 바람직하다.
스태빌라이저의 예에는 Ga, Sn Hf, Al, 및 Zr가 포함된다. 스태빌라이저의 다른 예에는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 등의 란타노이드가 포함된다.
산화물 반도체로서는 예를 들어 다음 중 어느 것을 사용할 수 있다: 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물.
예를 들어 In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 주성분으로 함유하는 산화물을 뜻한다. In-Ga-Zn 산화물은 In, Ga, 및 Zn에 더하여 다른 금속 원소를 함유하여도 좋다. 본 명세서에서는 In-Ga-Zn 산화물을 함유한 막을 IGZO막이라고도 부른다.
InMO3(ZnO) m (m>0, m은 정수(integer)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 및 Nd 중에서 선택된 하나 이상의 금속 원소를 나타낸다. 또는, In2SnO5(ZnO) n (n>0, n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
또한, 각 산화물 반도체층(130a 내지 130c)이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속임)을 함유한 In-M-Zn 산화물일 때, 산화물 반도체층(130a)이 x 1:y 1:z 1이라는 M 및 Zn에 대한 In의 원자수비를 갖고, 산화물 반도체층(130b)이 x 2:y 2:z 2이라는 M 및 Zn에 대한 In의 원자수비를 갖고, 산화물 반도체층(130c)이 x 3:y 3:z 3이라는 M 및 Zn에 대한 In의 원자수비를 갖는 경우, y 1/x 1 및 y 3/x 3 각각은 y 2/x 2보다 큰 것이 바람직하다. y 1/x 1 및 y 3/x 3 각각은 y 2/x 2의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 이때, 산화물 반도체층(130b)에서 y 2가 x 2 이상이면 트랜지스터는 안정된 전기 특성을 가질 수 있다. 그러나, y 2가 x 2의 3배 이상이면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y 2는 x 2의 3배보다 작은 것이 바람직하다.
Zn 및 O를 고려하지 않는 경우에는, 산화물 반도체층(130a 및 130c) 각각의 In의 비율 및 M의 비율은 각각 바람직하게는 50atomic% 미만 및 50atomic% 이상이고, 더 바람직하게는 각각 25atomic% 미만 및 75atomic% 이상이다. 또한, Zn 및 O를 고려하지 않는 경우에는, 산화물 반도체층(130b)의 In의 비율 및 M의 비율은 각각 바람직하게는 25atomic% 이상, 75atomic% 미만이고, 더 바람직하게는 각각 34atomic% 이상, 66atomic% 미만이다.
산화물 반도체층(130b)의 인듐 함유량은 산화물 반도체층(130a 및 130c)의 인듐 함유량보다 높은 것이 바람직하다. 산화물 반도체에서는 중금속의 s궤도가 주로 캐리어 이송에 기여하고, 산화물 반도체의 In의 비율이 증가되면, s궤도의 중첩이 증가되기 쉽다. 그러므로, In의 비율이 M의 비율보다 높은 산화물은 In의 비율이 M의 비율과 동등하거나 또는 M의 비율보다 낮은 산화물보다 높은 이동도를 갖는다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 높은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하이다. 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 10nm 이상 150nm 이하, 더 바람직하게는 15nm 이상 100nm 이하이다. 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하이다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130a 및 130c)보다 두꺼운 것이 바람직하다.
산화물 반도체층에 채널이 형성된 트랜지스터가 안정된 전기 특성을 갖기 위해서는 산화물 반도체층의 불순물 농도를 저감함으로써 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. "실질적으로 진성"이라는 용어는 산화물 반도체층이 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만인 캐리어 밀도를 갖는 상태를 뜻한다.
산화물 반도체층에서 수소, 질소, 탄소, 실리콘, 및 산화물 반도체층의 주성분 이외의 금속 원소는 불순물이다. 예를 들어 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시키고, 산화물 반도체층에서 실리콘은 불순물 준위를 형성한다. 이 불순물 준위는 트랩으로서 기능하고 트랜지스터의 전기 특성의 열화를 일으킬 가능성이 있다. 따라서, 산화물 반도체층(130a 내지 130c) 및 산화물 반도체층들 사이의 계면에서 불순물 농도을 저감하는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는, 산화물 반도체층은 이차 이온 질량 분석법(SIMS)에 의하여 어림잡아지는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 영역을 갖도록 제어된다. 또한, 산화물 반도체층은 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 영역을 갖도록 제어된다. 또한, 산화물 반도체층의 어느 깊이에서 또는 산화물 반도체층의 어느 영역에서의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이다.
고농도의 실리콘 또는 탄소에 의하여, 산화물 반도체층의 결정성이 저하될 가능성이 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 예를 들어 산화물 반도체층은 실리콘의 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 영역을 갖도록 제어된다. 또한, 산화물 반도체층은 탄소 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 영역을 갖도록 제어된다.
상술한 바와 같이, 고순도화된 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 매우 낮은 오프 전류를 나타낸다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 설정한 경우, 트랜지스터의 채널 폭당 오프 전류를 수욕토암페어 퍼 마이크로미터(yA/μm) 내지 수젭토암페어 퍼 마이크로미터(zA/μm)까지 낮게 할 수 있다.
트랜지스터의 게이트 절연막으로서는 실리콘을 함유한 절연막이 사용되는 경우가 많기 때문에, 상술한 이유로 채널로서 기능하는 산화물 반도체층의 영역이 본 발명의 일 형태의 트랜지스터에서와 같이 게이트 절연막과 접촉하지 않는 것이 바람직하다. 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 이 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 상술한 관점에서 봐도 채널로서 기능하는 산화물 반도체층의 영역은 게이트 절연막으로부터 떨어져 있는 것이 바람직하다.
따라서, 산화물 반도체층(130a 내지 130c)을 포함한 적층 구조를 갖는 산화물 반도체층(130)에 의하여 산화물 반도체층(130b)에 채널을 형성할 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정된 전기 특성을 가질 수 있다.
밴드 구조에서 산화물 반도체층(130a 내지 130c)의 전도대 하단은 연속적이다. 이는 산화물 반도체층(130a 내지 130c)의 조성이 서로 가깝고 산소가 산화물 반도체층(130a 내지 130c) 사이에서 확산되기 쉽다는 점에서도 이해할 수 있다. 따라서, 산화물 반도체층(130a 내지 130c)은 다른 조성을 갖고 적층을 형성하지만, 연속적인 물성을 갖는다. 예를 들어, 도 28의 (B), 도 28의 (C), 도 28의 (D), 및 도 28의 (E)에 나타낸 바와 같이 도면에서는 이 적층의 산화물 반도체층들 사이의 계면은 점선으로 나타내었다.
같은 주성분을 함유한 층이 적층된 산화물 반도체층(130)은 층의 단순한 적층 구조뿐만 아니라, 연속적인 에너지 밴드(여기서는, 특히, 전도대 하단이 연속적인 U자형을 갖는 우물 구조(U-shape well))를 갖도록 형성된다. 바꿔 말하면, 각 계면에서 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조가 형성된다. 만약에 적층된 산화물 반도체층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 상실되고 계면에서 캐리어가 트랩 또는 재결합에 의하여 소멸된다.
예를 들어 산화물 반도체층(130a 및 130c)에는 Ga 및 Zn에 대한 In의 원자수비가 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6인 In-Ga-Zn 산화물을 사용할 수 있고, 산화물 반도체층(130b)에는 Ga 및 Zn에 대한 In의 원자수비가 1:1:1, 2:1:3, 5:5:6, 또는 3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다. 스퍼터링 타깃으로서 상기 산화물을 사용하여 각 산화물 반도체층(130a 내지 130c)이 형성된 경우, 얻어지는 산화물 반도체층(130a 내지 130c)은 반드시 같은 원자 비율을 가질 필요는 없고, 약 ±20%의 차이를 갖는다.
산화물 반도체층(130)의 산화물 반도체층(130b)은 우물로서 기능하기 때문에, 산화물 반도체층(130b)에 채널이 형성된다. 또한, 전도대 하단이 연속적이기 때문에, 산화물 반도체층(130)은 U자형 우물이라고 불릴 수도 있다. 또한, 이러한 구조를 갖도록 형성된 채널을 매립 채널(buried channel)이라고 불릴 수도 있다.
또한, 산화물 각 반도체층(130a 및 130c)과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물 또는 결함에 기인한 트랩 준위가 형성될 가능성이 있다. 산화물 반도체층(130a 및 130c)이 존재함으로써, 산화물 반도체층(130b)은 상기 트랩 준위로부터 떨어져 있을 수 있다.
그러나, 산화물 반도체층(130b)의 전도대 하단과, 각 산화물 반도체층(130a 및 130c)의 전도대 하단 사이의 에너지 차이가 작은 경우, 산화물 반도체층(130b)의 전자가 이 에너지 차이를 통과하여 트랩 준위에 도달할 가능성이 있다. 전자가 트랩 준위에 트랩될 때, 절연층 계면에서 음의 전하가 발생됨으로써 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
산화물 반도체층(130a 내지 130c)은 결정부를 포함하는 것이 바람직하다. 특히, c축 배향을 갖는 결정을 사용하면, 트랜지스터가 안정된 전기 특성을 가질 수 있다. 또한, c축 배향을 갖는 결정은 변형에 강하기 때문에, 이러한 결정을 사용하면, 가요성 기판을 사용한 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극으로서 기능하는 도전층(140) 및 드레인 전극으로서 기능하는 도전층(150)으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금 중에서 선택된 재료를 사용하여 형성된 단층 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합되기 쉬운 Ti, 또는 융점이 높아 이후의 공정을 비교적 높은 온도로 실시할 수 있게 하는 W을 사용하는 것이 바람직하다. 상술한 재료 중 어느 것과, 저저항의 Cu 또는 Cu-Mn 등의 합금의 적층을 사용할 수도 있다. 트랜지스터(105, 106, 111 및 112)에서는 예를 들어 도전층(141 및 151)에 W을 사용하고, 도전층(142 및 152)에 Ti와 Al의 적층을 사용할 수 있다.
상술한 재료는 산화물 반도체층으로부터 산소를 뽑을 수 있다. 그러므로, 상술한 재료 중 어느 것과 접촉된 산화물 반도체층의 어느 영역에서는 산화물 반도체층으로부터 산소가 방출되고 산소 빈자리가 형성된다. 층에 약간 함유된 수소와 상기 산소 빈자리가 서로 결합됨으로써, 상기 영역은 n형 영역으로 현저히 변한다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
도전층(140 및 150)에 W을 사용하는 경우에는 도전층(140 및 150)에 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 뽑는 능력을 적절히 낮출 수 있고, n형 영역이 채널 영역으로 확대되는 것을 방지할 수 있다. 도전층(140 및 150)으로서 W와 n형 반도체층의 적층을 사용하고 n형 반도체층과 산화물 반도체층을 접촉시킴으로써도 n형 영역이 채널 영역으로 확대되는 것을 방지할 수 있다. n형 반도체층으로서는 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 기능하는 절연층(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성될 수 있다. 절연층(160)은 상술한 재료 중 어느 것을 포함한 적층이어도 좋다. 절연층(160)은 불순물로서 La, N, Zr 등을 함유하여도 좋다.
절연층(160)의 적층 구조의 예에 대하여 설명한다. 절연층(160)은 예를 들어 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로는 산화 하프늄 및 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘 및 산화 질화 실리콘보다 높은 비유전율을 갖는다. 따라서, 산화 하프늄 또는 산화 알루미늄을 사용한 절연층(160)은 산화 실리콘을 사용한 절연층(160)보다 두꺼운 두께를 가질 수 있기 때문에, 터널 전류로 인한 누설 전류를 저감할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 비유전율을 갖는다. 따라서, 오프 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한, 본 발명의 일 형태는 이들 예에 한정되지 않는다.
산화물 반도체층(130)에 접촉된 절연층(120 및 160)에는 더 적은 질소 산화물을 방출하는 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접촉되는 경우, 질소 산화물에 기인하는 준위 밀도가 상승되는 경우가 있다. 절연층(120 및 160)에는 예를 들어 더 적은 질소 산화물을 방출하는 산화 질화 실리콘막 또는 산화 질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
더 적은 질소 산화물을 방출하는 산화 질화 실리콘막은 TDS에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고; 대표적으로는 암모니아의 방출량이 1×1018molecules/cm3 이상 5×1019molecules/cm3 이하이다. 또한, 방출된 암모니아의 양은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출된 암모니아의 양이다.
절연층(120 및 160)에 상술한 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 변동을 저감할 수 있어 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극으로서 기능하는 도전층(170)에는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 또는 W를 사용하여 형성된 도전막을 사용할 수 있다. 또는, 이들 재료 중 어느 것의 합금 또는 도전성 질화물을 사용하여도 좋다. 또는, 이들 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층을 사용하여도 좋다. 대표적으로는 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또는, 저저항의 Cu 또는 Cu-Mn 등의 합금 또는 상술한 재료 중 어느 것과 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 질화 탄탈럼을 도전층(171)에 사용하고, 텅스텐을 도전층(172)에 사용함으로써 도전층(170)을 형성한다.
절연층(175)으로서는 수소를 함유한 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재된 트랜지스터(103, 104, 106, 109, 110 및 112)에서는 절연층(175)으로서 수소를 함유한 절연막을 사용함으로써 산화물 반도체층의 일부는 n형 도전형을 가질 수 있다. 또한, 질화 절연막은 수분 등에 대한 블로킹막으로서 기능하고 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 2에 기재된 트랜지스터(101, 102, 105, 107, 108, 및 111)의 절연층(175)으로서 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소의 양쪽 모두를 블로킹하는 현저한 효과를 갖는다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정의 도중 및 제작 공정 후에, 수소 및 수분 등의 불순물이 산화물 반도체층(130)에 들어가는 것을 방지하고, 산소가 산화물 반도체층으로부터 방출되는 것을 방지하고, 산소가 절연층(120)으로부터 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 적합하게 기능할 수 있다. 또한, 산화 알루미늄막에 함유된 산소를 산화물 반도체층 내로 확산시킬 수도 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 절연층(180)은 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성될 수 있다. 절연층(180)은 상술한 재료 중 어느 것의 적층이어도 좋다.
여기서, 절연층(180)은 절연층(120)과 같이, 화학량론적 조성에서의 산소보다 많은 산소를 함유하는 것이 바람직하다. 절연층(180)으로부터 방출된 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 빈자리를 산소로 채울 수 있다. 이런 식으로, 트랜지스터의 안정적인 전기 특성을 달성할 수 있다.
반도체 장치의 고집적화에는 트랜지스터를 미세화가 요구된다. 그러나, 트랜지스터의 미세화가 트랜지스터의 전기 특성의 열화를 일으키는 것이 알려져 있다. 특히, 채널 폭의 축소가 온 전류의 저하를 일으킨다.
본 발명의 일 형태의 트랜지스터(107 내지 112)에서 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되므로, 채널 형성층은 게이트 절연막과 접촉되지 않는다. 따라서, 채널 형성층과 게이트 절연막 사이의 계면에서의 캐리어의 산란을 저감할 수 있고, 트랜지스터의 온 전류를 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 트랜지스터에서는 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에는 상면에 수직인 방향에 더하여 측면에 수직인 방향으로 게이트 전계가 인가된다. 바꿔 말하면, 채널 형성층 전체에 게이트 전계가 인가되고 실효적인 채널 폭이 증가되기 때문에, 온 전류를 더 증가시킬 수 있다.
또한, 산화물 반도체층(130)이 2층 구조 또는 3층 구조를 갖는 본 발명의 일 형태의 트랜지스터에서는 채널이 형성되는 산화물 반도체층(130b)이 산화물 반도체층(130a) 위에 제공되기 때문에 계면 준위가 형성되기 어렵다. 산화물 반도체층(130)이 3층 구조를 갖는 본 발명의 일 형태의 트랜지스터에서는 산화물 반도체층(130b)이 3층 구조의 중간에 위치함으로써 산화물 반도체층(130b)의 위층 및 아래층으로부터 들어가는 불순물의 영향을 제거할 수도 있다. 그러므로, 트랜지스터의 온 전류의 증가뿐만 아니라 문턱 전압의 안정화 및 S값(서브스레시홀드 값)의 저감을 달성할 수 있다. 따라서, 게이트 전압 VG가 0V일 때의 전류를 저감시킬 수 있고 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태의 트랜지스터는 미세화로 인한 전기 특성의 열화가 저감되기 때문에, 집적도가 높은 반도체 장치에 적합하다.
본 실시형태에서 설명한 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 대표적으로는 스퍼터링 또는 플라스마 CVD에 의하여 형성될 수 있지만, 이러한 막은 열 CVD 등의 다른 방법에 의하여 형성될 수 있다. 열 CVD의 예에는 MOCVD(Metal Organic Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition)가 포함된다.
열 CVD는 성막에 플라스마를 사용하지 않으므로, 플라스마 대미지로 인한 결함이 발생되지 않는 이점을 갖는다.
열 CVD에 의한 성막은 원료 가스 및 산화제를 동시에 체임버 내에 공급하고, 체임버의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 반응을 일으킴으로써 실시하여도 좋다.
ALD법에 의한 성막은 체임버의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 체임버에 도입하고 반응시키고, 그리고 이 가스 도입 절차를 반복함으로써 실시한다. 원료 가스와 함께 불활성 가스(예를 들어 아르곤 또는 질소)를 캐리어 가스로서 도입하여도 좋다. 예를 들어 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이 경우, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 반응 후에 불활성 가스를 도입하고, 그리고 제 2 원료 가스를 도입한다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되고 반응함으로써 제 1 층이 형성되고, 그리고 도입된 제 2 원료 가스가 흡착되고 반응한다. 이 결과, 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하고 원하는 두께가 될 때까지 몇 번 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절할 수 있다; 따라서, ALD는 두께를 정밀하게 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
상술한 실시형태에 개시된 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 MOCVD 또는 ALD 등의 열 CVD에 의하여 형성될 수 있다. 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 상술한 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수 있다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체가 함유된 액체(하프늄알콕사이드 및 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4) 및 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))가 함유된 액체를 기화시켜 얻은 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고, 그 다음에, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다.
본 실시형태에 기재된 구성은 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시형태 6)
아래에서 본 발명의 일 형태에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
본 명세서에서 "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이란 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서에서 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막 및 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막은 CAAC-OS(c-axis-aligned crystalline oxide semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 뜻한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS막의 명시야 이미지 및 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 불림)를 관찰한다. 이 결과, 복수의 결정부가 명확히 관찰된다. 그러나, 고분해능 TEM 이미지에서는 결정부들의 경계, 즉 결정 입계(grain boundary)는 명확히 관찰되지 않는다. 따라서, CAAC-OS막에서는 결정 입계로 인한 전자 이동도의 저하는 발생되기 어렵다.
시료면에 실질적으로 평행한 방향에서 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 결정부에서 금속 원자가 층상으로 배열된다. 각 금속 원자층은 CAAC-OS막이 형성되는 면(피형성면이라고도 부름) 또는 CAAC-OS막의 상면을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상면에 평행하게 제공된다.
한편, 시료면에 실질적으로 수직인 방향에서 관찰된 CAAC-OS막의 고분해능 평면 TEM 이미지에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열된다. 그러나, 다른 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.
CAAC-OS막에 대하여 X선 회절(XRD) 장치를 사용하여 구조 해석을 실시한다. 예를 들어 InGaZnO4 결정을 포함한 CAAC-OS막을 out-of-plane법에 의하여 해석하면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래되기 때문에, CAAC-OS막의 결정이 c축 배향을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 시사한다.
또한, out-of-plane법에 의하여 InGaZnO4 결정을 갖는 CAAC-OS막을 해석하면, 31° 근방에서의 2θ의 피크에 추가하여, 36° 근방에서도 2θ의 피크가 관찰된다. 36° 근방에서의 2θ의 피크는 CAAC-OS막의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막에서 31° 근방에서 2θ의 피크가 나타나고, 36° 근방에서 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등, 산화물 반도체막에 포함된 금속 원소보다 산소에 대한 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성의 저하를 일으킨다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에, 산화물 반도체막에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성의 저하를 일으킨다. 또한, 산화물 반도체막에 함유된 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 가능성이 있다.
CAAC-OS막은 결험 준위의 밀도가 낮은 산화물 반도체막이다. 경우에 따라서는, 산화물 반도체막의 산소 빈자리는 캐리어 트랩 또는 수소가 거기에 트랩되면 캐리어 발생원으로서 기능한다.
불순물 농도가 낮고 결함 준위의 밀도가 낮은(산소 빈자리의 개수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도가 낮다. 따라서, 이 산화물 반도체막을 포함한 트랜지스터는 음의 문턱 전압을 갖는 것이 드물다(노멀리 온인 것이 드물다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 이 산화물 반도체막을 포함한 트랜지스터는 전기 특성의 변동이 적고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용하는 경우가 있다. 따라서, 불순물 농도가 높고 결함 준위의 밀도가 높은 산화물 반도체막을 포함한 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다.
CAAC-OS막을 포함한 트랜지스터에서는 가시광선 또는 자외광선의 조사로 인한 트랜지스터의 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 관찰되는 영역 및 고분해능 TEM 이미지에서 결정부가 명확히 관찰되지 않는 영역을 갖는다. 미결정 산화물 반도체막의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 크기가 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정을 나노 결정(nc: nanocrystal)이라고 부른다. 나노 결정을 포함한 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 고분해능 TEM 이미지에서는 nc-OS막에서 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막에서 미소한 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히, 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. nc-OS막에서 다른 결정부들 사이에 결정 방위에 규칙성은 없다. 따라서, 막 전체의 배향성이 관찰되지 않는다. 따라서, 분석법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부의 직경보다 큰 직경을 갖는 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법에 의하여 nc-OS막을 구조 해석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예를 들어 50nm 이상)을 갖는 전자 빔을 사용하여 얻은 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로(halo) 패턴이 관찰된다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 결정부의 직경보다 작은 전자 빔을 사용하여 얻은 nc-OS막의 나노 빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서는 휘도가 높은 원형(링) 패턴의 영역이 나타나는 경우가 있다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서는 링 형상 영역에서 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위의 밀도가 낮다. 또한, nc-OS막에서는 다른 결정부들 사이에서 결정 방위에 규칙성이 없기 때문에, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 갖고 결정부를 갖지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 정형 상태를 갖지 않는다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부를 확인할 수 없다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조를 해석하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에서는 헤일로 패턴이 나타난다. 또한, 비정질 산화물 반도체막의 나노 빔 전자 회절 패턴에서는 헤일로 패턴이 나타나지만, 스폿이 나타나지 않는다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 갖는 구조를 가져도 좋다. 이러한 구조를 갖는 산화물 반도체막을 특히, a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
amorphous-like OS막의 고분해능 TEM 이미지에서는 보이드(void)가 보이는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. amorphous-like OS막에서는 TEM 관찰에 사용되는 미량의 전자 빔에 의하여 결정화가 발생하고, 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막에서는 TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화는 거의 보이지 않는다.
또한, amorphous-like OS막 및 nc-OS막에서 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정할 수 있다. 예를 들어 InGaZnO4 결정은 2개의 Ga-Zn-O층이 In-O층 사이에 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 셀은 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 쌓인 구조를 갖는다. 따라서, 이들 인접한 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 부름)과 동등하다. 결정 구조의 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 사이의 간격이 0.28nm 내지 0.30nm인 각 격자 줄무늬가 InGaZnO4 결정의 a-b면에 상당한다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, amorphous-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상을 포함한 적층막이어도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 발명의 일 형태의 촬상 장치 및 이 촬상 장치를 포함한 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 콘텐츠를 재생하고, 그 재생 화상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 또한, 본 발명의 일 형태의 촬상 장치 및 이 촬상 장치를 포함한 반도체 장치를 포함할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대 게임기를 포함함), 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 오디오 재생 장치(예를 들어 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 38의 (A) 내지 도 38의 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 38의 (A)는 하우징(901 및 902), 표시부(903 및 904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 포함한 휴대 게임기를 도시한 것이다. 도 38의 (A)의 휴대 게임기는 2개의 표시부(903 및 904)를 갖지만, 휴대 게임기에 포함되는 표시부의 개수는 이에 한정되지 않는다. 카메라(909)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 38의 (B)는 제 1 하우징(911), 표시부(912), 카메라(919) 등을 포함한 휴대 정보 단말을 도시한 것이다. 표시부(912)의 터치 패널 기능에 의하여 정보의 입력 및 출력이 가능하다. 카메라(919)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 38의 (C)는 하우징(921), 셔터 버튼(922), 마이크로폰(923), 발광부(927), 렌즈(925) 등을 포함한 디지털 카메라를 도시한 것이다. 렌즈(925)의 초점 위치에는 본 발명의 일 형태의 촬상 장치를 제공할 수 있다.
도 38의 (D)는 하우징(931), 표시부(932), 리스트 밴드(933), 카메라(939) 등을 포함한 손목시계형 정보 단말을 도시한 것이다. 표시부(932)는 터치 패널이어도 좋다. 카메라(939)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 38의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함한 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)에 의하여 서로 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)에 의하여 변경할 수 있다. 표시부(943)의 영상은 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환되어도 좋다. 렌즈(945)의 초점 위치에는 본 발명의 일 형태의 촬상 장치를 제공할 수 있다.
도 38의 (F)는 하우징(951)에 표시부(952), 마이크로폰(957), 스피커(954), 카메라(959), 입력/출력 단자(956), 조작용 버튼(955) 등을 포함한 휴대 전화를 도시한 것이다. 카메라(959)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 및 실시예에 기재된 구성 중 어느 것과 적절히 조합될 수 있다.
(실시예)
본 실시예에서는 서브미크론 톱 게이트 OS 트랜지스터의 1/f 노이즈의 측정 결과에 대하여 자세히 설명한다.
도 52의 (A) 및 도 52의 (B)는 톱 게이트 공정으로 제작된 CAAC-OS 트랜지스터의 단면 STEM 이미지를 나타낸 것이다. CAAC-OS는 Ga 및 Zn에 대한 In의 원자수비가 1:1:1인 IGZO 타깃을 사용하는 스퍼터링법에 의하여 절연막 위에 성막되었다. CAAC-OS막의 두께는 45nm이고, 게이트 절연막(산화 실리콘막)의 두께는 18.5nm이었다. 제작된 트랜지스터의 채널 길이 L은 0.8μm 및 0.35μm이었다.
1/f 노이즈는 Agilent E4725A 및 온도 조절(213K 내지 473K)된 Cascade Microtech SUMMIT 11000B-M 프로버를 사용하여, 어두운 환경에서 측정되었다. 측정은 0.35μm, 0.45μm, 0.5μm, 및 0.8μm의 채널 길이 L 및 10μm의 채널 폭을 갖는 서브미크론 CAAC-OS 트랜지스터에 대하여 실시하였다. 비교를 위하여 0.8μm 및 0.35μm의 채널 길이를 갖는 Si 트랜지스터(NMOS, PMOS)도 측정되었다. 모든 측정에서 드레인 전압 Vd는 50mV이었다. 도 53은 0.35μm, 0.45μm, 0.5μm, 및 0.8μm의 채널 길이 L 및 10μm의 채널 폭 W를 갖는 CAAC-OS 트랜지스터의 정특성(Vd=50mV)을 나타낸 것이다.
도 54의 (A) 및 도 54의 (B)는 CAAC-OS 트랜지스터, NMOS 트랜지스터, PMOS 트랜지스터의 주파수에 따른 드레인 전류 스펙트럼 밀도(SId)(드레인 전류 Id=1μA)의 측정 데이터를 나타낸 것이다. 도 54의 (A)는 0.8μm의 채널 길이 L 및 10μm의 채널 폭 W를 갖는 트랜지스터의 데이터를 나타낸 것이고, 도 54의 (B)는 0.35μm의 채널 길이 L 및 10μm의 채널 폭 W를 갖는 트랜지스터의 데이터를 나타낸 것이다. 트랜지스터마다 게이트 바이어스 조건이 다르기 때문에, 정량적으로 노이즈를 평가할 수 없지만, CAAC-OS 트랜지스터의 노이즈는 NMOS 트랜지스터의 노이즈보다 낮은 경향이 있다.
도 55는 복수의 채널 길이(L=0.35μm, 0.45μm, 0.5μm, 0.8μm) 및 10μm의 채널 폭 W를 갖는 CAAC-OS 트랜지스터의 주파수에 따른 SId를 나타낸 것이다. 도 56의 (A) 및 도 56의 (B)는 복수의 Id(Id=1.00μA, 1.58μA, 2.51μA, 3.98μA)에 대한 주파수에 따른 SId를 나타낸 것이다. 도 57(A) 및 도 57의 (B)는 복수의 온도(248K, 298K, 348K)에 대한 주파수에 따른 SId를 나타낸 것이다. CAAC-OS 트랜지스터는 모든 전류 조건에서 1/f 노이즈 직선에서 벗어나지(솟아 오르지) 않는다. 이러한 솟아 오른 부분은 캐리어의 발생 및 재결합(GR)에 기인한 랜덤 텔레그래프 신호(RTS) 노이즈에 의하여 주로 발생될 가능성이 있다.
CAAC-OS는 가전자대 상단이 평탄하고 정공이 무거운 외이드 갭 재료이다. 바꿔 말하면, CAAC-OS 트랜지스터에서는 캐리어의 GR가 일어나기 어렵다. 이것은 CAAC-OS 트랜지스터를 이미지 센서에 적용하는 데 큰 이점이다.
도 58의 (A) 및 도 58의 (B) 및 도 59는 30Hz에서의 게이트 오버드라이브 전압(Vgs-Vth)에 따른 규격화 드레인 전류 스펙트럼 밀도(SId/Id2)를 나타낸 것이다. 도 58의 (A)는 NMOS 트랜지스터, PMOS 트랜지스터, 및 CAAC-OS 트랜지스터(L=0.8μm)의 비교를 나타낸 것이고, 도 58의 (B)는 NMOS 트랜지스터, PMOS 트랜지스터, 및 CAAC-OS 트랜지스터(L=0.35μm)의 비교를 나타낸 것이고, 도 59는 다른 L 길이(L=0.35μm, 0.45μm, 0.5μm, 0.8μm)를 갖는 CAAC-OS 트랜지스터의 비교를 나타낸 것이다.
SId/Id2가 (Vgs-Vth)-2에 비례할 때, 캐리어의 개수 편차 모델이 적절하고, SId/Id2가 (Vgs-Vth)-1에 비례할 때, 이동도 편차(Δμ) 모델이 적절하다.
20μm의 채널 길이 L을 갖는 OS 트랜지스터에 Δμ 모델을 적용할 수 있는 것도 보고되었다. 바꿔 말하면, CAAC-OS 트랜지스터의 1/f 노이즈는 캐리어 산란에 기인하고, 캐리어의 개수 편차가 매우 적다. 즉 GR가 일어나기 어렵다.
도 60은 30Hz에서의 SId/Id2로부터 산출된 Hooge’s 파라미터 αH와 Id의 관계를 나타낸 것이다. αH가 평탄한 Id 범위에서 Δμ 모델이 사용되고, 0.35μm 및 0.8μm의 L을 갖는 CAAC-OS 트랜지스터의 αH는 각각 약 7×10-5 및 9×10-5이다.
도 61의 (A) 및 도 61의 (B)는 각각 0.8μm 및 0.35μm의 L을 갖는 CAAC-OS 트랜지스터의 30Hz 및 Id=1μA에서의 온도에 따른 SId/Id2를 나타낸 것이다. CAAC-OS 트랜지스터에서 SId/Id2는 온도가 상승함에 따라 저감하는 경향이 있다. 그러나, SId/Id2의 온도 의존성은 NMOS 트랜지스터의 그것보다 약하다.
도 62의 (A)는 다른 온도에서 측정한 0.8μm의 L을 갖는 PMOS 트랜지스터 및 CAAC-OS 트랜지스터의 μFE를 나타낸 것이고, 도 62의 (B)는 다른 온도에서 측정한 0.35μm의 L을 갖는 PMOS 트랜지스터 및 CAAC-OS 트랜지스터의 μFE를 나타낸 것이다. 도 62의 (A) 및 도 62의 (B)는 SId/Id2와 μFE의 음의 상관을 나타낸 것이다.
CAAC-OS 트랜지스터에서는 μFE는 높은 온도에서 증가되는 한편, PMOS 트랜지스터에서는 μFE는 높은 온도에서 저감된다. 이 차이는 CAAC-OS 트랜지스터의 μFE가 PMOS 트랜지스터의 μFE를 결정하는 격자 산란과 다른 산란에 의하여 결정지어지는 것을 시사한다. 아레니우스의 식에 의거하여 CAAC-OS 트랜지스터의 μFE의 활성 에너지 Ea는 L/W=0.8μm/50μm에서 약 30meV이고, L/W=0.35μm/50μm에서 약 20meV이었다.
도 63의 (A) 및 도 63의 (B)는 도 61의 (A) 및 도 61의 (B)에서의 SId/Id2의 온도 의존성에 아레니우스의 식을 적용하여 산출한 SId/Id2의 활성 에너지와 드레인 전류의 관계를 나타낸 것이다. 활성 에너지는 도 63의 (B)에 나타낸 바와 같이 L/W=0.35μm/50μm에서 약 40meV 내지 70meV의 범위 내, 도 63의 (A)에 나타낸 바와 같이 L/W=0.8μm/50μm에서 약 30meV 내지 60meV의 범위 내에 들어간다. 이 결과는 CAAC-OS 트랜지스터에서는 전도 전자가 약 30meV 내지 70meV의 에너지 장벽으로부터 산란되는 것을 시사한다.
상술한 바와 같이, CAAC-OS 트랜지스터의 1/f 노이즈에 대하여 분석하였다. CAAC-OS 트랜지스터의 1/f 노이즈의 특성은 NMOS 및 PMOS 트랜지스터의 1/f 노이즈의 특성보다 우수하다. 또한, 서브미크론 CAAC-OS 트랜지스터는 캐리어의 개수 편차를 야기하지 않고, 약한 온도 의존성을 갖는다. 이들 디바이스 특성은 이미지 센서 등의 아날로그 LSI에 CAAC-OS 트랜지스터를 사용하는 데 효과적이다.
본 실시예에 나타낸 구성은 다른 실시형태에 나타낸 구성 중 어느 것과의 조합에 적절히 사용될 수 있다.
31: 개구, 32: 개구, 40: 실리콘 기판, 41: 절연층, 41a: 절연층, 41b: 절연층, 42: 절연층, 42a: 절연층, 42b: 절연층, 51: 트랜지스터, 52: 트랜지스터, 53: 트랜지스터, 54: 트랜지스터, 55: 트랜지스터, 56: 트랜지스터, 58: 용량 소자, 59: 활성층, 60: 광전 변환 소자, 61: 광전 변환층, 62: 투광성 도전층, 63: 반도체층, 64: 반도체층, 65: 반도체층, 66: 전극, 66a: 도전층, 66b: 도전층, 67: 격벽, 70: 도전체, 71: 배선, 72: 배선, 74: 배선, 75: 배선, 76: 배선, 77: 배선, 77a: 도전층, 77b: 도전층, 78: 배선, 79: 배선, 80: 절연층, 81: 도전체, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 110: 트랜지스터, 111: 트랜지스터, 112: 트랜지스터, 115: 기판, 120: 절연층, 130: 산화물 반도체층, 130a: 산화물 반도체층, 130b: 산화물 반도체층, 130c: 산화물 반도체층, 140: 도전층, 141: 도전층, 142: 도전층, 150: 도전층, 151: 도전층, 152: 도전층, 160: 절연층, 170: 도전층, 171: 도전층, 172: 도전층, 173: 도전층, 175: 절연층, 180: 절연층, 231: 영역, 232: 영역, 233: 영역, 311: 배선, 312: 배선, 313: 배선, 314: 배선, 315: 배선, 316: 배선, 317: 배선, 331: 영역, 332: 영역, 333: 영역, 334: 영역, 335: 영역, 501: 신호, 502: 신호, 503: 신호, 504: 신호, 505: 신호, 506: 신호, 507: 신호, 508: 신호, 509: 신호, 510: 기간, 511: 기간, 520: 기간, 531: 기간, 610: 기간, 611: 기간, 612: 기간, 621: 기간, 622: 기간, 623: 기간, 631: 기간, 701: 신호, 702: 신호, 703: 신호, 704: 신호, 705: 신호, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 909: 카메라, 911: 하우징, 912: 표시부, 919: 카메라, 921: 하우징, 922: 샤터 버튼, 923: 마이크로폰, 925: 렌즈, 927: 발광부, 931: 하우징, 932: 표시부, 933: 손목 밴드, 939: 카메라, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 접속부, 951: 하우징, 952: 표시부, 954: 스피커, 955: 버튼, 956: 입출력 단자, 957: 마이크로폰, 959: 카메라, 1200: 영역, 1300: 영역, 1400: 영역, 1500: 절연층, 1510: 차광층, 1520: 유기 수지층, 1530a: 컬러 필터, 1530b: 컬러 필터, 1530c: 컬러 필터, 1540: 마이크로렌즈 아레이, 1550: 광학 변환층
본 출원은 2014년 10월 10일에 일본 특허청에 출원된 일련 번호 2014-209236의 일본 특허 출원, 2014년 11월 10일에 일본 특허청에 출원된 일련 번호 2014-227919의 일본 특허 출원, 2015년 1월 26일에 일본 특허청에 출원된 일련 번호 2015-012296의 일본 특허 출원, 및 2015년 5월 15일에 일본 특허청에 출원된 일련 번호 2015-099700의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2014년 10월 10일에 일본 특허청에 출원된 일련 번호 2014-209236의 일본 특허 출원, 2014년 11월 10일에 일본 특허청에 출원된 일련 번호 2014-227919의 일본 특허 출원, 2015년 1월 26일에 일본 특허청에 출원된 일련 번호 2015-012296의 일본 특허 출원, 및 2015년 5월 15일에 일본 특허청에 출원된 일련 번호 2015-099700의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (18)
- 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 상기 제 1 트랜지스터와 상기 광전 변환 소자 사이에 제공된 제 1 절연층을 포함하는 촬상 장치로서,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 광전 변환 소자의 전극에 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 광전 변환 소자의 전극 사이의 하나의 전기적인 접속부는 상기 제 1 절연층에 제공되어 있고,
상기 제 1 트랜지스터는 활성층에 산화물 반도체를 포함하고,
상기 제 1 트랜지스터의 드레인 전류 스펙트럼 밀도는 주파수에 반비례하는, 촬상 장치. - 제 1 항에 있어서,
개구를 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 상기 광전 변환 소자의 전극과 중첩되는 상기 개구에 상기 하나의 전기적인 접속부는 제공되어 있는, 촬상 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 상기 제 2 트랜지스터의 게이트 전극 사이에 제공된 제 2 절연층을 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 상기 제 2 트랜지스터의 게이트 전극 사이의 하나의 전기적인 접속부는 상기 제 2 절연층에 제공되어 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나가 상기 제 2 트랜지스터의 게이트 전극과 중첩되는 상기 제 2 절연층의 부분에 상기 하나의 전기적인 접속부가 제공되어 있는, 촬상 장치. - 제 1 항에 있어서,
용량 소자를 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 상기 용량 소자의 전극에 전기적으로 접속되어 있는, 촬상 장치. - 제 1 항에 있어서,
제 3 트랜지스터 및 제 4 트랜지스터를 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있고,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 활성층에 산화물 반도체를 포함하는, 촬상 장치. - 제 1 항에 있어서,
상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하고,
상기 산화물 반도체의 c축은 상기 산화물 반도체의 상면에 수직인 방향으로 배향되어 있는, 촬상 장치. - 제 1 항에 있어서,
상기 광전 변환 소자는 셀레늄을 포함한 광전 변환층을 포함한, 촬상 장치. - 제 1 항에 있어서,
상기 촬상 장치는 구부러지는, 촬상 장치. - 전자 기기로서,
제 1 항에 따른 촬상 장치; 및
표시 장치를 포함하는, 전자 기기. - 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 절연층을 포함하는 촬상 장치로서,
상기 제 1 절연층은 상기 제 1 트랜지스터 및 제 2 트랜지스터 위에 있고,
상기 광전 변환 소자는 상기 제 1 절연층 위에 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 광전 변환 소자의 전극에 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 광전 변환 소자의 전극 사이의 하나의 전기적인 접속부는 상기 제 1 절연층에 제공되어 있고,
상기 제 1 트랜지스터는 활성층에 산화물 반도체를 포함하고,
상기 제 1 트랜지스터의 드레인 전류 스펙트럼 밀도는 주파수에 반비례하는, 촬상 장치. - 제 10 항에 있어서,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 상기 제 2 트랜지스터의 게이트 전극 사이에 제공된 제 2 절연층을 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 상기 제 2 트랜지스터의 게이트 전극 사이의 하나의 전기적인 접속부는 상기 제 2 절연층에 제공되어 있고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나가 상기 제 2 트랜지스터의 게이트 전극과 중첩되는 상기 제 2 절연층의 부분에 상기 하나의 전기적인 접속부가 제공되어 있는, 촬상 장치. - 제 10 항에 있어서,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 상기 제 2 트랜지스터의 게이트 전극 사이에 제공된 제 2 절연층을 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나와 상기 제 2 트랜지스터의 게이트 전극 사이의 하나의 전기적인 접속부는 상기 제 2 절연층에 제공되어 있는, 촬상 장치. - 제 10 항에 있어서,
용량 소자를 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 상기 용량 소자의 전극에 전기적으로 접속되어 있는, 촬상 장치. - 제 10 항에 있어서,
제 3 트랜지스터 및 제 4 트랜지스터를 더 포함하고,
상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속되어 있고,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 활성층에 산화물 반도체를 포함하는, 촬상 장치. - 제 10 항에 있어서,
상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하고,
상기 산화물 반도체의 c축은 상기 산화물 반도체의 상면에 수직인 방향으로 배향되어 있는, 촬상 장치. - 제 10 항에 있어서,
상기 광전 변환 소자는 셀레늄을 포함한 광전 변환층을 포함한, 촬상 장치. - 제 10 항에 있어서,
상기 촬상 장치는 구부러지는, 촬상 장치. - 전자 기기로서,
제 10 항에 따른 촬상 장치; 및
표시 장치를 포함하는, 전자 기기.
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