KR102625276B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서 제공된다. 이미지 센서는, 베이스 층 상의 제1 유기(organic) 광전 변환층, 베이스 층 내에 배치되는 플로팅 확산 영역, 바이어스 신호가 입력되는 제1 전극층과, 반도체 물질을 포함하는 제1 반도체층과, 제1 전극층 및 제1 반도체층 사이에서 연장되는 제1 유전체층을 포함하는 제1 스토리지 노드로, 제1 유기 광전 변환층과 전기적으로 연결되는 제1 스토리지 노드 및 제1 전송 제어 신호가 입력되는 제1 전송 게이트 전극과, 제1 유전체층과, 제1 반도체층을 포함하는 제1 전송 트랜지스터로, 일단이 제1 스토리지 노드와 연결되고, 타단이 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터를 포함한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화되고 있다. 이에 따라, 적어도 하나의 픽셀 영역이 하나의 단위 픽셀 영역을 이루고, 적어도 하나의 픽셀 영역이 픽셀 트랜지스터들을 공유하는 공유 구조가 필요할 수 있다. 한편, 단위 픽셀 영역의 픽셀 영역은, 반도체 광전 변환층을 포함할 수 있고, 단위 픽셀 영역은 유기(organic) 광전 변환층을 공유할 수 있다. 이 경우, 반도체 광전 변환층과 유기 광전 변환층 각각에 대응되는 전송(transfer) 트랜지스터가 필요할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 스토리지 노드 및 유기 광전 변환층에 대응하는 전송 트랜지스터를 포함함으로써 전하의 이동도를 향상시켜 노이즈를 감소시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서는, 베이스 층 상의 제1 유기(organic) 광전 변환층, 베이스 층 내에 배치되는 플로팅 확산 영역, 바이어스 신호가 입력되는 제1 전극층과, 반도체 물질을 포함하는 제1 반도체층과, 제1 전극층 및 제1 반도체층 사이에서 연장되는 제1 유전체층을 포함하는 제1 스토리지 노드로, 제1 유기 광전 변환층과 전기적으로 연결되는 제1 스토리지 노드 및 제1 전송 제어 신호가 입력되는 제1 전송 게이트 전극과, 제1 유전체층과, 제1 반도체층을 포함하는 제1 전송 트랜지스터로, 일단이 제1 스토리지 노드와 연결되고, 타단이 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서는, 베이스 층 상의 제1 유기 광전 변환층, 베이스 층 내에 배치되는 제1 전송 게이트 전극, 베이스 층 내에 배치되고, 제1 전극층과, 제1 반도체층과, 제1 유전체층을 포함하는 제1 스토리지 노드, 제1 유기 광전 변환층과 제1 스토리지 노드를 연결하는 관통 전극을 포함하고, 제1 전극층은 제1 전송 게이트 전극과 이격되고, 제1 유전체층 및 상기 제1 반도체층은, 상기 제1 전송 게이트 전극 상에 순차적으로 적층될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서는, 베이스 층 상의 제1 유기 광전 변환층, 베이스 층과 제1 유기 광전 변환층 사이에 배치되는 삽입층, 제1 유전체층, 제1 반도체층, 베이스 층 내의 제1 배선과 연결되는 제1 관통 전극 및 삽입층으로부터 베이스 층 내부로 연장되어, 제1 관통 전극과 이격되는 제2 관통 전극을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 베이스 층의 영역을 설명하기 위한 도면이다.
도 2은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다.
도 3, 도 8 및 도 12 각각은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 회로도이다.
도 4, 도 6, 도 7, 도 9, 도 11, 도 12 및 도 15 각각은 도 2의 픽셀 영역의 단면도이다.
도 5은 도 4의 J 영역의 확대도이다.
도 10은 도 9의 K 영역의 확대도이다.
도 14는 도 13의 M 영역의 확대도이다.
이하에서, 도 1 내지 도 5를 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 도 1을 참조하면, 베이스 층(100)은, 센서 어레이 영역(I) 및 주변 회로 영역(II)을 포함할 수 있다. 센서 어레이 영역(I)은, 예를 들어, 광 신호를 전기적 신호로 변환할 수 있는 액티브 픽셀 센서 어레이(Active Pixel Sensor array)가 형성되는 영역일 수 있다. 액티브 픽셀 센서 어레이는, 복수의 단위 픽셀 영역을 포함할 수 있다. 복수의 단위 픽셀 영역은, 단위 픽셀 영역(PU)을 포함할 수 있다. 주변 회로 영역(II)은 센서 어레이 영역(I)을 둘러싸도록 형성될 수 있으나, 이에 제한되는 것은 아니다. 주변 회로 영역(II)은, 예를 들어, 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있는 상관 이중 샘플러(Correlated Double Sampler), 상관 이중 샘플러에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있아날로그 디지털 컨버터(Analog to Digital Converter) 등이 형성되는 영역일 수 있다.
도 2는 도 1의 센서 어레이 영역(I)의 일부 영역인 단위 픽셀 영역(PU)을 확대한 도면일 수 있다. 도 2에서는 도시의 명확성을 위해, 단위 픽셀 영역(PU)과 픽셀 트랜지스터 형성 영역(PXTR)의 도시 외에 다른 구성요소의 도시는 생략하였다. 도 2 및 도 3를 참조하면, 이미지 센서의 단위 픽셀 영역(PU)은, 픽셀 트랜지스터 형성 영역(PXTR) 및 적어도 하나의 픽셀 영역(PR)을 포함할 수 있다. 픽셀 트랜지스터 형성 영역(PXTR)은, 예를 들어, 픽셀 영역(PR)의 주변을 둘러쌀 수 있다. 도면에서, 단위 픽셀 영역(PU)이 하나의 픽셀 영역(PR)을 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 단위 픽셀 영역(PU)은, 복수의 픽셀 영역을 포함할 수 있고, 복수의 픽셀 영역 각각은 서로 이격될 수 있다. 복수의 픽셀 영역은, 픽셀 트랜지스터 형성 영역(PXTR)을 공유할 수 있다.
단위 픽셀 영역(PU)은, 예를 들어, 제1 스토리지 노드(SN1), 반도체 광전 변환층(PD), 제1 유기(organic) 광전 변환층(OPD1), 제1 및 제2 전송 트랜지스터(TR1, TR2), 플로팅 확산 영역(FD), 리셋 트랜지스터(TRR), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)를 포함할 수 있다.
제1 스토리지 노드(SN1), 반도체 광전 변환층(PD), 제1 전송 트랜지스터(TR1), 제2 전송 트랜지스터(TR2), 플로팅 확산 영역(FD)은, 제1 그룹(GA)을 형성할 수 있다. 리셋 트랜지스터(TRR), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)는, 제2 그룹(GB)을 형성할 수 있다. 몇몇 실시예에서, 제1 그룹(GA)은 픽셀 영역(PR)에 배치될 수 있고, 제2 그룹(GB)은 픽셀 트랜지스터 형성 영역(PXTR)에 배치될 수 있다. 제1 유기 광전 변환층(OPD1)은 예를 들어, 픽셀 영역(PR) 내에만 배치될 수도 있고, 픽셀 영역(PR)과 픽셀 트랜지스터 형성 영역(PXTR)에 걸쳐 배치될 수도 있다.
반도체 광전 변환층(PD)은, 예를 들어, 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드(PPD; Pinned Photo Diode), 및 이들의 조합을 포함할 수 있다. 반도체 광전 변환층(PD)과 제1 유기 광전 변환층(OPD1)은 서로 다른 파장의 빛을 감지할 수 있다. 제1 유기 광전 변환층(OPD1)과 반도체 광전 변환층(PD) 각각은, 후술할 마이크로 렌즈(도 5의 ML)를 통해 광(도 5의 L)을 제공 받아, 입사되는 광(도 5의 L)의 양에 비례하여 광 전하인 제1 및 제2 광 신호를 각각 생성할 수 있다.
제1 스토리지 노드(SN1)의 일단은 바이어스 신호(S1)를 수신할 수 있다. 제1 스토리지 노드(SN1)의 타단은 제1 전송 트랜지스터(TR1)의 일단 및 제1 유기 광전 변환층(OPD1)과 연결될 수 있다. 몇몇 실시예에서 바이어스 신호(S1)는, 단위 픽셀 영역(PU)의 외부로부터 입력되는 신호일 수 있다. 또는, 몇몇 실시예에서 바이어스 신호(S1)는 픽셀 트랜지스터 형성 영역(PXTR)으로부터 입력되는 신호일 수 있다. 몇몇 실시예에서 바이어스 신호(S1)는 DC 전압일 수 있다.
제1 전송 트랜지스터(TR1)의 일단은 제1 스토리지 노드(SN1)의 타단 및 제1 유기 광전 변환층(OPD1)과 연결되고, 제1 전송 트랜지스터(TR1)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 제1 전송 트랜지스터(TR1)의 제1 전송 게이트(TG1)는 제1 전송 제어 신호(TX1)에 의해 게이팅될 수 있다.
제1 전송 트랜지스터(TR1)가 오프(Off) 상태이고, 바이어스 신호(S1)가 제1 스토리지 노드(SN1)에 입력될 때, 제1 스토리지 노드(SN1)는 제1 유기 광전 변환층(OPD1)으로부터 생성된 전하인 제1 광 신호를 저장할 수 있다. 제1 전송 트랜지스터가 오프(Off) 상태이고, 바이어스 신호(S1)가 제1 스토리지 노드(SN1)에 입력될 때, 리셋 트랜지스터(TRR)는 플로팅 확산 영역(FD)을 전원 전압(VDD)으로 리셋시킬 수 있다. 이미지 센서는, 제1 유기 광전 변환층(OPD1)에 의해 생성된 제1 광 신호가 제1 스토리지 노드(SN1)에 저장되어 있고, 제1 스토리지 노드(SN1)와 플로팅 확산 영역(FD)을 연결하는 제1 전송 트랜지스터(TR1)가 오프 상태일 때 플로팅 확산 영역(FD)을 전원 전압(VDD)으로 리셋시킴으로써, 이미지 센서의 동작의 신뢰성을 확보할 수 있다.
제1 전송 제어 신호(TX1)에 의해 제1 전송 트랜지스터(TR1)가 온(On) 상태가 되면, 제1 전송 트랜지스터(TR1)는, 제1 스토리지 노드(SN1)에 저장되어 있던 제1 광 신호를 플로팅 확산 영역(FD)으로 전송할 수 있다. 본 발명의 기술적 사상에 따른 이미지 센서의 제1 전송 트랜지스터(TR1)는 항상 온 상태에 있지 않을 수 있다. 다시 말해서, 제1 스토리지 노드(SN1)가 제1 광 신호를 저장하고 있기 때문에, 제1 전송 트랜지스터(TR1)는 필요 시에만 온 상태가 되어 제1 광 신호를 플로팅 확산 영역(FD)으로 전송시킬 수 있다. 이에 따라, 이미지 센서의 전력 소비가 감소될 수 있다. 또한, 이미지 센서는 바이어스 신호(S1)가 항상 입력되는 제1 스토리지 노드(SN1)와, 필요 시 온 상태로 전환되고 제1 유기 광전 변환층(OPD1)에 대응되는 제1 전송 트랜지스터(TR1)를 이용함으로써, 제1 광 신호를 플로팅 확산 영역(FD)으로 정확하게 전달할 수 있다.
제2 전송 트랜지스터(TR2)의 일단은 반도체 광전 변환층(PD)과 연결되고, 제2 전송 트랜지스터(TR2)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 제2 전송 트랜지스터(TR2)의 제2 전송 게이트(TG2)는 제2 전송 제어 신호(TX2)에 의해 게이팅될 수 있다. 제2 전송 트랜지스터(TR2)는, 반도체 광전 변환층(PD)으로부터 생성된 전하인 제2 광 신호를, 제2 전송 제어 신호(TX2)에 따라, 플로팅 확산 영역(FD)으로 전송할 수 있다. 제1 전송 트랜지스터(TR1)와 제2 전송 트랜지스터(TR2)는, 플로팅 확산 영역(FD)을 공유할 수 있다. 플로팅 확산 영역(FD)은 제1 광 신호 및/또는 제2 광 신호를 제공 받아, 누적적으로 저장할 수 있다.
리셋 트랜지스터(TRR)의 일단은 전원 전압(VDD)과 연결되고, 리셋 트랜지스터(TRR)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 리셋 트랜지스터(TRR)의 리셋 게이트(RG)는, 리셋 제어 신호(RX)에 의해 게이팅될 수 있다. 리셋 트랜지스터(TRR)는 플로팅 확산 영역(FD)을 전원 전압(VDD)으로 리셋할 수 있다. 소스 팔로워 트랜지스터(SF)의 일단은 전원 전압(VDD)과 연결되고, 소스 팔로워 트랜지스터(SF)의 타단은 선택 트랜지스터(SEL)의 일단과 연결될 수 있다. 소스 팔로워 트랜지스터(SF)는, 플로팅 확산 영역(FD)에 의해 제어되어 출력 전압을 생성할 수 있는, 구동 트랜지스터일 수 있다. 소스 팔로워 트랜지스터(SF)는 단위 픽셀 영역(PU)의 외부에 위치하는 정전류원과 조합되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 또한, 소스 팔로워 트랜지스터(SF)는 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 출력 전압(Vout)을 생성할 수 있다. 출력 전압(Vout)은 선택 트랜지스터(SEL)로 출력될 수 있다. 선택 트랜지스터(SEL)의 일단은 소스 팔로워 트랜지스터(SF)의 타단과 연결되고, 선택 트랜지스터(SEL)의 타단은 컬럼 라인(CL)과 연결될 수 있다. 선택 트랜지스터(SEL)는 선택 제어 신호(SX)에 의해 게이팅될 수 있다. 선택 트랜지스터(SEL)는 단위 픽셀 영역(PU)에 연결된 컬럼 라인(CL)으로 출력 전압(Vout)을 출력할 수 있다.
도 4 및 도 5를 참조하면, 이미지 센서는, 베이스 층(100), 제1 삽입층(201), 제1 유전체층(211), 제1 반도체층(221), 제1 유기 광전 변환층(OPD1), 제1 상부 전극층(231) 및 마이크로 렌즈(ML)를 포함할 수 있다.
제1 삽입층(201), 제1 유전체층(211), 제1 반도체층(221), 제1 유기 광전 변환층(OPD1), 제1 상부 전극층(231) 및 마이크로 렌즈(ML)는, 베이스 층(100) 상에 배치될 수 있다. 베이스 층(100)은 제1 층간 절연막(103), 기판(101), 보호 평탄막(107) 및 제2 층간 절연막(105)을 포함할 수 있다. 기판(101), 보호 평탄막(107) 및 제2 층간 절연막(105)은, 제1 층간 절연막(103) 상에 순차적으로 적층될 수 있다.
기판(101)은 서로 마주보는 제1 면(101_1)과 제2 면(101_2)을 포함할 수 있다. 기판(101)의 제2 면(101_2)은 광(L)이 입사되는 면일 수 있다. 기판(101)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(101)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이하에서, 기판(101)은 실리콘 기판인 것으로 설명한다.
반도체 광전 변환층(PD)은, 베이스 층(100) 내에 배치될 수 있다. 예를 들어, 반도체 광전 변환층(PD)은, 픽셀 영역(PR)의 기판(101)의 내부에 배치될 수 있다. 반도체 광전 변환층(PD)은, 기판(101)과 반대의 도전형을 갖는 불순물을 기판(101) 내에 도핑하여 형성될 수 있다. 또한, 반도체 광전 변환층(PD)은, 제1 방향(D1)을 따라 포텐셜 기울기를 가질 수 있도록, 반도체 광전 변환층(PD)의 상부 및 하부 사이에 불순물 농도 차이를 가질 수 있다. 예를 들어, 반도체 광전 변환층(PD)은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수 있다. 여기서 제1 방향(D1)은, 기판(101)의 제2 면(101_2)에서 기판(101)의 제1 면(101_1)을 향하는 방향일 수 있다.
플로팅 확산 영역(FD)은, 베이스 층(100) 내에 배치될 수 있다. 플로팅 확산 영역(FD)은 픽셀 영역(PR)의 기판(101)의 제1 면(101_1) 측에, 기판(101) 내부에 배치될 수 있다.
제2 전송 게이트(TG2)는 기판(101)의 제1 면(101_1)에 배치될 수 있다. 제2 전송 게이트(TG2)의 일측에는 플로팅 확산 영역(FD)이 배치될 수 있다. 제2 전송 게이트(TG2)의 타측에는 제2 전송 트랜지스터(TR2)의 소오스 영역(124)이 배치될 수 있다. 제2 전송 트랜지스터(TR2)의 소오스 영역(124)은 기판(101)의 제1 면(101_1)에, 기판(101) 내부에 배치될 수 있다. 제2 전송 트랜지스터(TR2)의 드레인 영역은 플로팅 확산 영역(FD)일 수 있다. 제2 전송 게이트(TG2)는, 제2 전송 게이트 전극(120)과 제2 전송 게이트 절연막(121)을 포함할 수 있다.
몇몇 실시예에서, 제2 전송 게이트 전극(120)은 제1 부분과 제2 부분을 포함할 수 있다. 제2 전송 게이트 전극(120)의 제1 부분은, 기판(101) 내부에 배치될 수 있다. 제2 전송 게이트 전극(120)의 제1 부분은, 기판(101)의 제1 면(101_1)으로부터 기판(101)의 제2 면(101_2)을 향하는 방향으로 연장될 수 있다. 제2 전송 게이트 전극(120)의 제1 부분은, 제2 전송 게이트 전극(120)의 제2 부분 상에 배치될 수 있다. 제2 전송 게이트 전극(120)의 제2 부분은, 기판(101)의 제1 면(101_1)으로부터 제1 방향(D1)으로 돌출될 수 있다. 제2 전송 게이트 전극(120)의 제2 부분은, 제1 층간 절연막(103) 내에 배치될 수 있다.
몇몇 실시예에서, 제2 전송 게이트 전극(120)의 제1 부분의 폭은, 제2 전송 게이트 전극(120)의 제2 부분의 폭보다 작을 수 있다. 몇몇 실시예에서, 제2 전송 게이트 전극(120)의 제1 부분의 폭과 제2 전송 게이트 전극(120)의 제2 부분의 폭은 실질적으로 동일할 수 있다. 제2 전송 게이트 전극(120)의 제1 부분의 폭과 제2 전송 게이트 전극(120)의 제2 부분의 폭 각각은, 제2 방향(D2)으로 측정된 값일 수 있다. 제2 전송 게이트 전극(120)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 이에 제한되는 것은 아니다.
제2 전송 게이트 절연막(121)은, 제2 전송 게이트 전극(120)과 기판(101) 사이에 개재될 수 있다. 예를 들어, 제2 전송 게이트 절연막(121)은, 제2 전송 게이트 전극(120)의 제2 부분과 기판(101)의 제1 면(101_1) 사이에 배치될 수 있고, 제2 전송 게이트 전극(120)의 제1 부분과 기판(101) 사이에 배치될 수 있다. 제2 전송 게이트 절연막(121)은, 예를 들어, 고유전율(high-K) 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 등을 포함하여 사용할 수 있으나, 이에 제한되지 않는다. 예를 들어, 제2 전송 게이트 절연막(121)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등을 포함할 수도 있다.
제2 전송 게이트 스페이서(123)는, 제2 전송 게이트 전극(120)의 제2 부분의 양 측에 배치될 수 있다. 제2 전송 게이트 스페이서(123)는, 제1 층간 절연막(103) 내에 배치될 수 있다. 제2 전송 게이트 스페이서(123)는, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
보호 평탄막(107)은, 기판(101)의 제2 면(101_2) 상에 배치될 수 있다. 보호 평탄막(107)은 고농도의 불순물층일 수 있으며, 보론(B)과 같은 P형 불순물이 도핑되어 형성될 수 있다. 그러나, 이에 제한되는 것은 아니고, 예를 들어, 보호 평탄막(107)은 마이너스 전하를 갖는 산화막 등으로 형성될 수도 있다. 보호 평탄막(107)은 실리콘의 댕글링 결함(dangling-bond defect)이나, 에칭 스트레스(etching stress) 등에 의한 표면 결함, 또는 계면 트랩(interface trap)에 의해 기판(101)과 인접한 면에서 전기적 포텐셜이 떨어져 공핍 웰(depletion well)이 발생하는 것을 방지할 수 있다. 또한, 보호 평탄막(107)은 기판(101)과 인접하는 부분에서 생성되는 광 전하들이 플로팅 확산 영역(FD)으로 흘러갈 수 있도록 전위 기울기를 제공할 수 있다.
제2 층간 절연막(105)은, 보호 평탄막(107) 상에 배치될 수 있다. 제2 층간 절연막(105)은 절연 물질을 포함할 수 있다.
컬러 필터(CF)는, 보호 평탄막(107) 상에, 제2 층간 절연막(105) 내에 배치될 수 있다. 컬러 필터(CF)는, 반도체 광전 변환층(PD)과 제1 유기 광전 변환층(OPD1) 사이에 배치될 수 있다. 컬러 필터(CF)는 입사하는 광(L) 중 특정 파장 대역의 광만을 통과시킬 수 있다. 예를 들어, 컬러 필터(CF)는, 입사되는 광(L) 중, 제1 유기 광전 변환층(OPD1)에 의해 전기 신호로 변환되지 않은 파장 대역을 통과시킬 수 있다.
제1 삽입층(201)은 제2 층간 절연막(105) 상에 배치될 수 있다. 제1 삽입층(201)은 베이스 층(100)과 제1 유기 광전 변환층(OPD1) 사이에 배치될 수 있다. 제1 삽입층(201)은 제1 전극층(201a), 제1 절연 패턴(201P1), 제1 전송 게이트 전극(201b), 제2 절연 패턴(201P2) 및 제1 패드(201c)를 포함할 수 있다. 제1 전극층(201a)과 제1 전송 게이트 전극(201b)은 제1 절연 패턴(201P1)에 의해 분리될 수 있다. 제1 전송 게이트 전극(201b)과 제1 패드(201c)는 제2 절연 패턴(201P2)에 의해 분리될 수 있다. 제1 절연 패턴(201P1)과 제2 절연 패턴(201P2)은 예를 들어, 제2 층간 절연막(105)과 동일한 물질을 포함할 수 있다.
제1 전극층(201a)에는 바이어스 신호(도 4의 S1)가 입력될 수 있다. 제1 전극층(201a) 및 제1 전송 게이트 전극(201b)은 예를 들어, 투명 전극일 수 있다. 제1 전극층(201a) 및 제1 전송 게이트 전극(201b)은 예를 들어, ITO(Indium Tin Oxide)를 포함할 수 있다. 제1 패드(201c)는 전도성 물질을 포함할 수 있다.
제1 유전체층(211)은 제1 유기 광전 변환층(OPD1)과 제1 삽입층(201) 사이에 배치될 수 있다. 제1 유전체층(211)은 제1 전극층(201a)과 제1 반도체층(221) 사이에서 연장되되, 제1 패드(201c)를 완전히 덮지 않을 수 있다.
제1 유전체층(211)은, 제1 부분(211a)과 제2 부분(211b)을 포함할 수 있다. 제1 유전체층(211)의 제1 부분(211a)은 제1 전극층(201a)과 제1 방향(D1)으로 중첩될 수 있다. 예를 들어, 제1 유전체층(211)의 제1 부분(211a)은, 제1 전극층(201a)과 제1 반도체층(221) 사이에 개재되는 부분일 수 있다. 제1 유전체층(211)의 제2 부분(211b)은 제1 전송 게이트 전극(201b)과 제1 방향(D1)으로 중첩될 수 있다. 예를 들어, 제1 유전체층(211)의 제2 부분(211b)은, 제1 전송 게이트 전극(201b)과 제1 반도체층(221) 사이에 개재되는 부분일 수 있다. 제1 유전체층(211)은 유전체(dielectric)를 포함할 수 있다. 제1 유전체층(211)은, 예를 들어, 알루미늄 산화물, 실리콘 나이트라이드, 실리콘 산화물 및 그들의 조합 중 어느 하나를 포함할 수 있다. 예를 들어, 제1 유전체층(211)은, Al2O3 또는 SiO2 중 어느 하나를 포함할 수 있다. 제1 유전체층(211)은 예를 들어, 유기물 부도체를 포함할 수 있다.
제1 반도체층(221)은 제1 부분(221_1)과 제2 부분(221_2)을 포함할 수 있다. 제1 반도체층(221)의 제1 부분(221_1)은, 제1 유전체층(211) 상에 배치될 수 있다. 제1 반도체층(221)의 제2 부분(221_2)은, 제1 반도체층(221)의 제1 부분(221_1)으로부터 제1 유전체층(211) 내부로 삽입되는 부분일 수 있다. 제1 반도체층(221)의 제2 부분(221_2)은, 제1 반도체층(221)의 제1 부분(221_1)으로부터 베이스 층(100)을 향해 제1 방향(D1)으로 돌출될 수 있다. 제1 반도체층(221)의 제2 부분(221_2)은, 예를 들어, 제1 유전체층(211)을 관통할 수 있다.
제1 반도체층(221)의 제1 부분(221_1)은, 제1 영역(221a)과 제2 영역(221b)을 포함할 수 있다. 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)은, 제1 전극층(201a) 및 제1 유전체층(211)의 제1 부분(211a)과 제1 방향(D1)으로 중첩되는 영역일 수 있다. 제1 반도체층(221)의 제1 부분(221_1)의 제2 영역(221b)은, 제1 전송 게이트 전극(201b) 및 제1 유전체층(211)의 제2 부분(211b)과 제1 방향(D1)으로 중첩되는 영역일 수 있다. 제1 반도체층(221)은 예를 들어, 반도체 물질을 포함할 수 있다. 제1 반도체층(221)은 예를 들어, CdSe, CdS, ZnO, SnO2, MoS2, TiO2, Fe2O3, WO3, InGaZnO, ZnO-Rh2O3, In2O3, ZnInO, InGaO, InZnO, ZnSnO 및 그들의 조합 중 어느 하나를 포함할 수 있다. 제1 반도체층(221)은 예를 들어, IGZO(Indium gallium zinc oxide)를 포함할 수 있다. 제1 반도체층(221)은 예를 들어, 유기물 반도체를 포함할 수 있다. 제1 반도체층(221)은 예를 들어, DBTTT(Dibenzothiopheno[6,5-b:6',5'-f]thieno[3,2-b]thiophene)를 포함할 수 있다.
제1 전극층(201a), 제1 유전체층(211)의 제1 부분(211a) 및 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)은, 베이스 층(100) 상에서 순차적으로 적층되어, 제1 스토리지 노드(도 4의 SN1)를 구성할 수 있다. 제1 전송 게이트 전극(201b), 제1 유전체층(211)의 제2 부분(211b) 및 제1 반도체층(221)의 제1 부분(221_1)의 제2 영역(221b)은, 베이스 층(100) 상에서 순차적으로 적층되어, 제1 전송 트랜지스터(TR1)를 구성할 수 있다.
제1 유기 광전 변환층(OPD1)은 제1 반도체층(221) 상에 배치될 수 있다. 제1 유기 광전 변환층(OPD1)은, 예를 들어, 마이크로 렌즈(ML)를 통해 입사된 광(L) 중, 특정 색의 광에 대해 반응하여 전기 신호(제1 광 신호)를 생성할 수 있다. 예를 들어, 제1 유기 광전 변환층(OPD1)은, 마이크로 렌즈(ML)를 통해 입사된 광(L)에 반응하여 전하(예를 들어, 전자)를 생성할 수 있다. 제1 유기 광전 변환층(OPD1)은, 예를 들어, 유기 반도체, 퀀텀 닷(quantum dot), 칼코게나이드(chalcogenide) 등과 같은 비실리콘(non silicon) 물질 또는 비정질 실리콘(a-Si) 물질을 포함할 수 있다.
제1 상부 전극층(231)은, 제1 유기 광전 변환층(OPD1) 상에 배치될 수 있다. 제1 상부 전극층(231)과 제1 전극층(201a)에는, 예를 들어, 서로 다른 레벨의 전압이 입력될 수 있다. 또한, 제1 상부 전극층(231)과 제1 전송 게이트 전극(201b)에는 예를 들어, 서로 다른 레벨의 전압이 입력될 수 있다. 마이크로 렌즈(ML)는, 제1 상부 전극층(231) 상에 배치될 수 있다. 마이크로 렌즈(ML)는 볼록한 형태를 가질 수 있고, 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈(ML)는 광투과성 수지로 형성될 수 있다. 마이크로 렌즈(ML)는, 픽셀 영역(PR)으로 광(L)을 집광시킬 수 있다.
제1 층간 절연막(103)은 기판(101)의 제1 면(101_1)의 아래에 배치될 수 있다. 제1 층간 절연막(103)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(103)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silca Glass) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 층간 절연막(103)은, 제1 층간 절연막(103)의 내부에 배치되고 서로 이격되는 제1 배선(151), 제2 배선(152) 및 제3 배선(153)을 포함할 수 있다. 제1 배선(151), 제2 배선(152) 및 제3 배선(153) 각각은, 도전성 물질을 포함할 수 있다.
제1 배선(151)은, 제1 관통 전극(131)을 통해 제1 반도체층(221)과 연결될 수 있다. 제1 관통 전극(131)은, 제1 삽입층(201)의 제1 패드(201c)로부터 제1 배선(151)까지 베이스 층(100) 내에서 연장될 수 있다. 제1 관통 전극(131)은 제1 패드(201c)를 통해 제1 반도체층(221)의 제2 부분(221_2)과 연결될 수 있다. 제1 관통 전극(131)은 예를 들어, 제2 층간 절연막(105), 보호 평탄막(107) 및 기판(101)을 관통하고, 제1 층간 절연막(103)의 일부까지 연장될 수 있다. 제1 관통 전극(131)은, 제1 전극층(201a) 및 제1 전송 게이트 전극(201b)과 이격될 수 있다. 제1 관통 전극(131)은, 제1 부분(131a), 제2 부분(131b) 및 제3 부분(131c)을 포함할 수 있다.
제1 관통 전극(131)의 제1 부분(131a)은, 제2 층간 절연막(105) 및 보호 평탄막(107) 내에 배치될 수 있다. 제1 관통 전극(131)의 제1 부분(131a)은 예를 들어, 제1 패드(201c)와 접할 수 있다. 제1 관통 전극(131)의 제2 부분(131b)은, 기판(101) 내에 배치될 수 있다. 제1 관통 전극(131)의 제2 부분(131b)은 예를 들어, 제1 절연막(141)에 의해 둘러싸일 수 있다. 제1 관통 전극(131)의 제3 부분(131c)은, 제1 층간 절연막(103) 내에 배치될 수 있다. 제1 관통 전극(131)의 제3 부분(131c)은 예를 들어, 제1 배선(151)과 접할 수 있다.
제1 배선(151)은 제1 연결 배선층(160)을 통해 플로팅 확산 영역(FD)과 연결될 수 있다. 예를 들어, 제1 배선(151)은 제1 컨택(161)과 직접 연결될 수 있다. 또한, 플로팅 확산 영역(FD)은 제2 컨택(162)과 직접 연결될 수 있다. 제1 컨택(161)과 제2 컨택(162)은 제1 연결 배선(163)에 의해 연결될 수 있다. 제1 연결 배선(163)은 예를 들어, 리셋 트랜지스터(도 4의 TRR)의 타단과 연결될 수 있다.
제2 배선(152)은, 제2 관통 전극(132)을 통해 제1 전송 게이트 전극(201b)과 연결될 수 있다. 제1 전송 제어 신호(TX1)는, 제2 배선(152) 및 제2 관통 전극(132)을 통해 제1 전송 게이트 전극(201b)에 입력될 수 있다. 제2 관통 전극(132)은, 제1 삽입층(201)의 제1 전송 게이트 전극(201b)으로부터 제2 배선(152)까지 베이스 층(100) 내에서 연장될 수 있다. 제2 관통 전극(132)은 예를 들어, 제2 층간 절연막(105), 보호 평탄막(107) 및 기판(101)을 관통하고, 제1 층간 절연막(103)의 일부까지 연장될 수 있다. 제2 관통 전극(132)은 제1 관통 전극(131)과 이격되어 배치될 수 있다. 제2 관통 전극(132)은, 제1 패드(201c) 및 제1 전극층(201a)과 이격될 수 있다. 제2 관통 전극(132)은, 제1 부분(132a), 제2 부분(132b) 및 제3 부분(132c)을 포함할 수 있다.
제2 관통 전극(132)의 제1 부분(132a)은, 제2 층간 절연막(105) 및 보호 평탄막(107) 내에 배치될 수 있다. 제2 관통 전극(132)의 제1 부분(132a)은 예를 들어, 제1 전송 게이트 전극(201b)과 접할 수 있다. 제2 관통 전극(132)의 제2 부분(132b)은, 기판(101) 내에 배치될 수 있다. 제2 관통 전극(132)의 제2 부분(132b)은, 예를 들어, 제1 절연막(141)에 의해 둘러싸일 수 있다. 제2 관통 전극(132)의 제3 부분(132c)은, 제1 층간 절연막(103) 내에 배치될 수 있다. 제2 관통 전극(132)의 제3 부분(132c)은 예를 들어, 제2 배선(152)과 접할 수 있다.
제3 배선(153)은, 제3 컨택(139)을 통해 제2 전송 게이트(TG2)와 연결될 수 있다. 제3 컨택(139)은 제2 전송 게이트 전극(120)으로부터 제3 배선(153)까지, 제1 층간 절연막(103) 내에서 연장될 수 있다.
도 4에서, 제1 관통 전극(131)의 측벽, 제2 관통 전극(132)의 측벽, 제1 내지 제3 컨택(161, 162, 139)의 측벽이 기판(101)의 제1 면(101_1)을 기준으로 수직인 기울기를 갖는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 관통 전극(131)의 측벽, 제2 관통 전극(132)의 측벽, 제1 내지 제3 컨택(161, 162, 139)의 측벽은, 기판(101)의 제1 면(101_1)을 기준으로 임의의 각도의 기울기를 가질 수도 있음은 물론이다. 또한, 제1 관통 전극(131)의 제1 부분(131a), 제2 부분(131b) 및 제3 부분(131c) 각각의 측벽의 기울기는, 기판(101)의 제1 면(101_1)을 기준으로 서로 다를 수도 있다. 나아가, 제2 관통 전극(132)의 제1 부분(132a), 제2 부분(132b) 및 제3 부분(132c) 각각의 측벽의 기울기는, 기판(101)의 제1 면(101_1)을 기준으로 서로 다를 수도 있다.
도 4에서, 제1 관통 전극(131)의 제1 부분(131a)의 폭 및 제2 부분(131b)의 폭이 동일하고, 제1 관통 전극(131)의 제3 부분(131c)의 폭은 제1 관통 전극(131)의 제1 부분(131a)의 폭 및 제2 부분(131b)의 폭과 상이한 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 관통 전극(131)의 각 부분(131a, 131b, 131c)의 폭은 서로 다를 수 있다. 또한, 제2 관통 전극(132)의 제1 부분(132a)의 폭 및 제2 부분(131b)의 폭이 동일하고, 제2 관통 전극(132)의 제3 부분(132c)의 폭은 제2 관통 전극(132)의 제1 부분(132a)의 폭 및 제2 부분(131b)의 폭과 상이한 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 관통 전극(132)의 각 부분(132a, 132b, 132c)의 폭은 서로 다를 수 있다.
제1 관통 전극(131)과 제2 관통 전극(132)은 예를 들어, 도전성 물질을 포함할 수 있다. 예를 들어, 제1 관통 전극(131)과 제2 관통 전극(132)은 텅스텐, 알루미늄, 구리 및 도핑된 실리콘 중 어느 하나를 포함할 수 있다. 또는, 예를 들어, 제1 관통 전극(131)과 제2 관통 전극(132)은, 금속 물질과 도핑된 실리콘을 조합한 물질을 포함할 수도 있다.
제1 스토리지 노드(도 4의 SN1)의 제1 전극층(201a)에는 바이어스 신호(도 4의 S1)가 입력될 수 있다. 마이크로 렌즈(ML)를 향해 광(L)이 입사되는 경우, 제1 유기 광전 변환층(OPD1)은 전하(예를 들어, 전자)를 생성할 수 있다. 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하(즉, 제1 광 신호)는, 제1 스토리지 노드(도 4의 SN1)의 제1 전극층(201a)에 입력되는 바이어스 신호(S1)에 의해, 제1 스토리지 노드(도 4의 SN1)의 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)에 포획될 수 있다. 포획된 전하들은, 제1 전송 게이트 전극(201b)에 제1 전송 제어 신호(TX1)가 인가되지 않는 상태에서, 제1 전송 게이트 전극(201b)의 장벽에 의해 제1 반도체층(221)의 제2 부분(221_2)을 향해 이동하지 못할 수 있다.
제1 전송 게이트 전극(201b)에 제1 전송 제어 신호(TX1)가 인가되지 않아 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하(즉, 제1 광 신호)가 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)에 포획되어 있는 동안, 리셋 트랜지스터(도 4의 TRR)는 플로팅 확산 영역(FD)을 전원 전압(VDD)으로 리셋할 수 있다.
플로팅 확산 영역(FD)이 리셋된 후, 제2 배선(152) 및 제2 관통 전극(132)을 통해 제1 전송 제어 신호(TX1)가 제1 전송 게이트 전극(201b)으로 입력될 수 있다. 제1 전송 게이트 전극(201b), 제1 유전체층(211)의 제2 부분(211b) 및 제1 반도체층(221)의 제1 부분(221_1)의 제2 영역(221b)은, MOS(Metal Oxide Semiconductor) 트랜지스터(예를 들어, 제1 전송 트랜지스터(TR1))를 형성할 수 있다. 제1 전송 제어 신호(TX1)가 제1 전송 게이트 전극(201b)으로 입력되어, 제1 전송 게이트 전극(201b)의 장벽은 낮아질 수 있다. 낮아진 제1 전송 게이트 전극(201b)의 장벽에 의해, 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)에 포획되어 있던 전하들은, 제1 반도체층(221)의 제2 부분(221_2)을 향해 이동하여, 제1 관통 전극(131)을 통해 플로팅 확산 영역(FD)에 축적될 수 있다.
마이크로 렌즈(ML)를 향해 광(L)이 입사되는 경우, 반도체 광전 변환층(PD)은 전하(제2 광 신호)를 생성할 수 있다. 반도체 광전 변환층(PD)에 의해 생성된 전하는, 제3 배선(153) 및 제3 컨택(139)을 통해 입력되는 제2 전송 제어 신호(TX2)에 의해, 플로팅 확산 영역(FD)으로 이동되어 축적될 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 제1 전송 게이트 전극(201b)을 베이스 층(100)과 제1 유전체층(211) 사이에 배치함으로써, 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하의 이동도를 향상시킬 수 있다. 또한, 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)에 포획되어 있던 전하들을 실질적으로 모두 제1 반도체층(221)의 제2 부분(221_2)으로 이동시킴으로써, 노이즈가 감소될 수 있다. 또한, 제1 전송 게이트 전극(201b)에 제1 전송 제어 신호(TX1)를 인가시키지 않아 제1 반도체층(221)의 제1 부분(221_1)의 제1 영역(221a)에 전하들을 포획해둠으로써, 플로팅 확산 영역(FD)을 리셋시키는 동작의 정확도를 향상시킬 수 있다.
이하에서, 도 2, 도 3 및 도 6을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다. 도 2, 도 3 및 도 6을 참조하면, 이미지 센서의 제1' 삽입층(201')은, 제1 전극층(201a)을 포함하지 않을 수 있다. 제1 전송 게이트 전극(201b), 제1 유전체층(211) 및 제1 반도체층(221)은, 제1 스토리지 노드(SN1)를 구성함과 동시에, 제1 전송 트랜지스터(TR1)를 구성할 수 있다. 제1 전송 게이트 전극(201b)에 바이어스 신호(S1)가 인가되는 경우, 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하는 제1 반도체층(221)에 포획될 수 있다. 제2 배선(152) 및 제2 관통 전극(132)을 통해 제1 전송 게이트 전극(201b)에 제1 전송 제어 신호(TX1)가 인가됨으로써, 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하는 제1 관통 전극(131)을 통해 플로팅 확산 영역(FD)으로 이동할 수 있다.
이하에서, 도 2, 도 3 및 도 7을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다. 도 2, 도 3 및 도 7을 참조하면, 이미지 센서의 제1 스토리지 노드(SN1) 및 제1 전송 트랜지스터(TR1)는 베이스 층(100) 내에 배치될 수 있다. 예를 들어, 제1 스토리지 노드(SN1) 및 제1 전송 트랜지스터(TR1)는, 제1 층간 절연막(103) 내에 배치될 수 있다. 제1 스토리지 노드(SN1)는, 제1 전극층(201a), 제1 유전체층(211)의 제1 부분(211a) 및 제1 반도체층(221)의 제1 영역(221a)을 포함할 수 있다. 제1 전송 트랜지스터(TR1)는, 제1 전송 게이트 전극(201b), 제1 유전체층(211)의 제2 부분(211b) 및 제1 반도체층(221)의 제2 영역(221b)을 포함할 수 있다.
제1'' 삽입층(201'')은, 제1 패드(201c)만을 포함할 수 있다. 제1 관통 전극(131)은, 제1 유기 광전 변환층(OPD1)과 제1 스토리지 노드(SN1)를 연결시킬 수 있다. 예를 들어, 제1 배선(151)은, 제1 컨택(161)을 통해 제1 스토리지 노드(SN1)와 연결될 수 있다. 따라서, 제1 관통 전극(131)은, 제1 패드(201c), 제1 배선(151) 및 제1 컨택(161)을 이용하여, 제1 유기 광전 변환층(OPD1)과 제1 스토리지 노드(SN1)를 연결시킬 수 있다.
제1 전극층(201a)과 제1 전송 게이트 전극(201b)은 서로 이격되어 제1 층간 절연막(103) 내에 배치될 수 있다. 제1 유전체층(211)은, 제1 전극층(201a) 및 제1 전송 게이트 전극(201b) 상에 배치될 수 있다. 제1 반도체층(221)은, 제1 유전체층(211) 상에 배치될 수 있다. 제1 반도체층(221)은 예를 들어, 제1 컨택(161)과 접할 수 있다. 제1 반도체층(221)의 제1 영역(221a)은, 제1 전극층(201a) 및 제1 유전체층(211)의 제1 부분(211a)과 제1 방향(D1)으로 중첩될 수 있다. 제1 반도체층(221)의 제2 영역(221b)은, 제1 전송 게이트 전극(201b) 및 제1 유전체층(211)의 제2 부분(221b)과 제1 방향(D1)으로 중첩될 수 있다.
몇몇 실시예에서, 제1 전극층(201a), 제1 전송 게이트 전극(201b), 제1 유전체층(211) 및 제1 반도체층(221)은, BEOL(back end of line) 공정 단계에서 형성될 수 있다. 제1 스토리지 노드(SN1) 및 제1 전송 트랜지스터(TR1)가 베이스 층(100), 즉 제1 층간 절연막(103) 내에 형성됨으로써, 제1 전송 게이트(TG1)의 임계 전압을 안정시킬 수 있다.
제2 컨택(162)과 제1 연결 배선(163)은, 제1 반도체층(221)을 이용하여 제1 전송 트랜지스터(TR1)와 플로팅 확산 영역(FD)을 연결시킬 수 있다.
제1 스토리지 노드(SN1)의 제1 전극층(201a)에는 바이어스 신호(S1)가 입력될 수 있다. 마이크로 렌즈(ML)를 향해 광(L)이 입사되는 경우, 제1 유기 광전 변환층(OPD1)은 전하(예를 들어, 전자)를 생성할 수 있다. 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하(즉, 제1 광 신호)는, 제1 패드(201c), 제1 관통 전극(131), 제1 배선(151) 및 제1 컨택(161)을 통해 제1 반도체층(221)의 제1 영역(221a)으로 이동될 수 있다. 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하는, 제1 전송 게이트 전극(201b)에 제1 전송 제어 신호(TX1)가 인가되지 않는 상태에서, 제1 전송 게이트 전극(201b)의 장벽에 의해 제1 반도체층(221)의 제1 영역(221a)에 포획되어 있을 수 있다.
제1 전송 게이트 전극(201b)에 제1 전송 제어 신호(TX1)가 인가되지 않아 제1 유기 광전 변환층(OPD1)에 의해 생성된 전하가 제1 반도체층(221)의 제1 영역(221a)에 포획되어 있는 동안, 리셋 트랜지스터(TRR)는 플로팅 확산 영역(FD)을 전원 전압(VDD)으로 리셋할 수 있다.
플로팅 확산 영역(FD)이 리셋된 후, 제1 전송 제어 신호(TX1)가 제1 전송 게이트 전극(201b)으로 입력될 수 있다. 제1 전송 게이트 전극(201b), 제1 유전체층(211)의 제2 부분(211b) 및 제1 반도체층(221)의 제2 영역(221b)은, MOS 트랜지스터(예를 들어, 제1 전송 트랜지스터(TR1))를 형성할 수 있다. 제1 전송 제어 신호(TX1)가 제1 전송 게이트 전극(201b)으로 입력되어, 제1 전송 게이트 전극(201b)의 장벽은 낮아질 수 있다. 낮아진 제1 전송 게이트 전극(201b)의 장벽에 의해, 제1 반도체층(221)의 제1 영역(221a)에 포획되어 있던 전하들은, 제1 연결 배선(163) 및 제2 컨택(162)을 통해 이동하여 플로팅 확산 영역(FD)에 축적될 수 있다.
이하에서, 도 2, 도 8, 도 9 및 도 10을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다. 도 2, 도 8, 도 9 및 도 10을 참조하면, 이미지 센서는, 제3 관통 전극(133), 제2 유기 광전 변환층(OPD2), 제2 스토리지 노드(SN2) 및 제3 전송 트랜지스터(TR3)를 더 포함할 수 있다. 제2 스토리지 노드(SN2) 및 제3 전송 트랜지스터(TR3)는 제1 그룹(GA)에 포함될 수 있다. 제2 스토리지 노드(SN2)의 일단은 바이어스 신호(S1)를 수신할 수 있다. 제2 스토리지 노드(SN2)의 타단은 제3 전송 트랜지스터(TR3)의 일단 및 제2 유기 광전 변환층(OPD2)과 연결될 수 있다.
제3 전송 트랜지스터(TR3)의 일단은 제2 스토리지 노드(SN2)의 타단 및 제2 유기 광전 변환층(OPD2)과 연결되고, 제3 전송 트랜지스터(TR3)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 제3 전송 트랜지스터(TR3)의 제3 전송 게이트(TG3)는 제3 전송 제어 신호(TX3)에 의해 게이팅될 수 있다.
제1 상부 전극층(231)은, 제3 층간 절연막(109)에 의해 둘러싸일 수 있다. 제3 층간 절연막(109) 상에, 제2 삽입층(202)이 배치될 수 있다. 제2 삽입층(202)은 제2 전극층(202a), 제3 절연 패턴(202P1), 제3 전송 게이트 전극(202b), 제4 절연 패턴(202P2) 및 제2 패드(202c)를 포함할 수 있다. 제2 전극층(202a)에는 바이어스 신호(S1)가 입력될 수 있다. 제2 전극층(202a)과 제3 전송 게이트 전극(202b)은 제3 절연 패턴(202P1)에 의해 분리될 수 있다. 제3 전송 게이트 전극(202b)과 제2 패드(202c)는 제4 절연 패턴(202P2)에 의해 분리될 수 있다.
도 4 및 도 5를 참조하여 설명한 제1 전극층(201a), 제1 절연 패턴(201P1), 제2 절연 패턴(201P2), 제1 유전체층(211), 및 제1 반도체층(221) 각각에 대한 설명은, 제2 전극층(202a), 제3 절연 패턴(202P1), 제4 절연 패턴(202P2), 제2 유전체층(212), 및 제2 반도체층(222) 각각에 대해 적용될 수 있다.
제2 전극층(202a), 제2 유전체층(212)의 제1 부분(212a) 및 제2 반도체층(222)의 제1 부분(222_1)의 제1 영역(222a)은, 제3 층간 절연막(109) 상에서 순차적으로 적층되어, 제2 스토리지 노드(SN2)를 구성할 수 있다. 제3 전송 게이트 전극(202b), 제2 유전체층(212)의 제2 부분(212b) 및 제2 반도체층(222)의 제1 부분(222_1)의 제2 영역(222b)은, 제3 층간 절연막(109) 상에서 순차적으로 적층되어, 제3 전송 트랜지스터(TR3)를 구성할 수 있다.
제2 유기 광전 변환층(OPD2)은 제2 반도체층(222) 상에 배치될 수 있다. 제2 유기 광전 변환층(OPD2)은, 예를 들어, 마이크로 렌즈(ML)를 통해 입사된 광(L) 중, 특정 색의 광에 대해 반응하여 전기 신호(제3 광 신호)를 생성할 수 있다. 제2 유기 광전 변환층(OPD2)은, 제1 유기 광전 변환층(OPD1) 및 반도체 광전 변환층(PD) 각각이 반응하는 색과 다른 색의 광에 대해 반응할 수 있다. 예를 들어, 제2 유기 광전 변환층(OPD2)은, 마이크로 렌즈(ML)를 통해 입사된 광(L)에 반응하여 전하(예를 들어, 전자)를 생성할 수 있다.
몇몇 실시예에서, 이미지 센서가 제1 및 제2 유기 광전 변환층(OPD1, OPD2)을 포함하는 경우, 컬러 필터를 포함하지 않을 수 있다.
제2 상부 전극층(232)은, 제2 유기 광전 변환층(OPD2) 상에 배치될 수 있다. 제2 상부 전극층(232)과 제2 전극층(202a)에는, 예를 들어, 서로 다른 레벨의 전압이 입력될 수 있다. 또한, 제2 상부 전극층(232)과 제3 전송 게이트 전극(202b)에는 예를 들어, 서로 다른 레벨의 전압이 입력될 수 있다.
제1 관통 전극(131)은, 제4 부분(131d)을 더 포함할 수 있다. 제1 관통 전극(131)의 제4 부분(131d)은, 제2 패드(202c)로부터 제1 패드(201c)까지 연장되는 부분일 수 있다. 제1 관통 전극(131)의 제4 부분(131d)은, 제3 층간 절연막(109), 제1 상부 전극층(231), 제1 유기 광전 변환층(OPD1), 및 제1 반도체층(221) 내에 배치될 수 있다. 제1 관통 전극(131)의 제4 부분(131d)은, 제1 패드(201c)를 통해 제1 관통 전극(131)의 제1 부분(131a)과 연결될 수 있다. 제1 관통 전극(131)의 제4 부분(131d)은, 제2 절연막(241)에 의해 둘러싸일 수 있다.
제1 층간 절연막(103)은, 제4 배선(154)을 더 포함할 수 있다. 제4 배선(154)은, 제3 관통 전극(133)을 통해 제3 전송 게이트 전극(202b)과 연결될 수 있다. 제3 전송 제어 신호(TX3)는, 제4 배선(154) 및 제3 관통 전극(133)을 통해, 제3 전송 게이트 전극(202b)에 입력될 수 있다.
제3 관통 전극(133)은, 제2 삽입층(202)의 제3 전송 게이트 전극(202b)으로부터 제4 배선(154)까지 연장될 수 있다. 제3 관통 전극(133)은 제1 관통 전극(131) 및 제2 관통 전극(132) 각각과 이격될 수 있다. 제3 관통 전극(133)은, 제1 부분(133a), 제2 부분(133b), 제3 부분(133c) 및 제4 부분(133d)을 포함할 수 있다.
제3 관통 전극(133)의 제1 부분(133a)은, 제2 층간 절연막(105) 및 보호 평탄막(107) 내에 배치될 수 있다. 제3 관통 전극(133)의 제2 부분(133b)은, 기판(101) 내에 배치될 수 있다. 제3 관통 전극(133)의 제2 부분(133b)은, 예를 들어, 제1 절연막(141)에 의해 둘러싸일 수 있다. 제3 관통 전극(133)의 제3 부분(133c)은, 제1 층간 절연막(103) 내에 배치될 수 있다. 제3 관통 전극(133)의 제3 부분(133c)은 예를 들어, 제4 배선(154)과 접할 수 있다. 제3 관통 전극(133)의 제4 부분(133d)은, 제3 층간 절연막(109), 제1 상부 전극층(231), 제1 유기 광전 변환층(OPD1), 제1 반도체층(221), 제1 유전체층(211) 및 제1 전극층(201a) 내에 배치될 수 있다. 제3 관통 전극(133)의 제4 부분(133d)은, 제2 절연막(241)에 의해 둘러싸일 수 있다.
제1 전극층(201a)과 제2 전극층(202a)은, 제4 관통 전극(134)에 의해 연결될 수 있다. 제4 관통 전극(134)은, 제3 층간 절연막(109)을 관통할 수 있다.
이하에서, 도 2, 도 8 및 도 11을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다. 도 2, 도 8 및 도 11을 참조하면, 이미지 센서의 제2 스토리지 노드(SN2) 및 제3 전송 트랜지스터(TR3)는 베이스 층(100)의 내에 배치될 수 있다. 예를 들어, 제2 스토리지 노드(SN2) 및 제3 전송 트랜지스터(TR3)는, 제1 층간 절연막(103) 내에 배치될 수 있다. 제2 스토리지 노드(SN2)는, 제2 전극층(202a), 제2 유전체층(212)의 제1 부분(212a) 및 제2 반도체층(222)의 제1 영역(222a)을 포함할 수 있다. 제3 전송 트랜지스터(TR3)는, 제3 전송 게이트 전극(202b), 제2 유전체층(212)의 제2 부분(212b) 및 제2 반도체층(222)의 제2 영역(222b)을 포함할 수 있다.
제2' 삽입층(202')은, 제2 패드(202c)만을 포함할 수 있다. 제2 층간 절연막(105)은 컬러 필터를 포함하지 않을 수 있다. 제2 연결 배선층(170)을 통해, 제1 전극층(201a) 및 제2 전극층(202a)에 바이어스 신호(S1)가 입력될 수 있다.
제3 관통 전극(133)은, 제2 유기 광전 변환층(OPD2)과 제2 스토리지 노드(SN2)를 연결시킬 수 있다. 예를 들어, 제1 층간 절연막(103) 내의 제6 배선(156)은, 제5 컨택(165)을 통해 제2 스토리지 노드(SN2)와 연결될 수 있다. 따라서, 제3 관통 전극(133)은, 제6 배선(156) 및 제5 컨택(165)을 이용하여, 제2 유기 광전 변환층(OPD2)과 제2 스토리지 노드(SN2)를 연결시킬 수 있다.
도 7을 참조하여 설명한 제1 전극층(201a), 제1 전송 게이트 전극(201b), 제1 유전체층(211), 및 제1 반도체층(221) 각각에 대한 설명은, 제2 전극층(202a), 제3 전송 게이트 전극(202b), 제2 유전체층(212), 및 제2 반도체층(222) 각각에 적용될 수 있다.
몇몇 실시예에서, 제2 전극층(202a), 제3 전송 게이트 전극(202b), 제2 유전체층(212) 및 제2 반도체층(222)은, BEOL(back end of line) 공정 단계에서 형성될 수 있다.
제1 스토리지 노드(SN1)의 제1 반도체층(221)은, 제4 컨택(164)을 통해 제5 배선(155)과 연결될 수 있다. 제2 스토리지 노드(SN2)의 제2 반도체층(222)은, 제6 컨택(166)을 통해 제7 배선(157)과 연결될 수 있다. 제5 배선(155) 및 제7 배선(157) 각각은, 제1 반도체층(221) 및 제2 반도체층(222) 각각을 이용하여 플로팅 확산 영역(FD)과 연결될 수 있다.
이하에서, 도 2, 도 12, 도 13 및 도 14를 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다. 도 2, 도 12, 도 13 및 도 14를 참조하면, 이미지 센서는, 제5 관통 전극(135), 제3 유기 광전 변환층(OPD3), 제3 스토리지 노드(SN3) 및 제4 전송 트랜지스터(TR4)를 더 포함할 수 있다. 베이스 층(100)은, 제1 층간 절연막(103)을 포함하고, 기판(101) 및 제2 층간 절연막(105)을 포함하지 않을 수 있다.
제3 스토리지 노드(SN3) 및 제4 전송 트랜지스터(TR4)는 제1 그룹(GA)에 포함될 수 있다. 제3 스토리지 노드(SN3)의 일단은 바이어스 신호(S1)를 수신할 수 있다. 제3 스토리지 노드(SN3)의 타단은 제3 유기 광전 변환층(OPD3) 및 제4 전송 트랜지스터(TR4)의 일단과 연결될 수 있다.
제4 전송 트랜지스터(TR4)의 일단은 제3 스토리지 노드(SN3)의 타단 및 제3 유기 광전 변환층(OPD3)과 연결되고, 제4 전송 트랜지스터(TR4)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 제4 전송 트랜지스터(TR4)의 제4 전송 게이트(TG4)는 제4 전송 제어 신호(TX4)에 의해 게이팅될 수 있다.
제2 상부 전극층(232)은, 제4 층간 절연막(110)에 의해 둘러싸일 수 있다. 제4 층간 절연막(110) 상에, 제3 삽입층(203)이 배치될 수 있다. 제3 삽입층(203)은 제3 전극층(203a), 제5 절연 패턴(203P1), 제4 전송 게이트 전극(203b), 제6 절연 패턴(203P2) 및 제3 패드(203c)를 포함할 수 있다. 제3 전극층(203a)에는 바이어스 신호(S1)가 입력될 수 있다. 제3 전극층(203a)과 제4 전송 게이트 전극(203b)은 제5 절연 패턴(203P1)에 의해 분리될 수 있다. 제4 전송 게이트 전극(203b)과 제3 패드(203c)는 제6 절연 패턴(203P2)에 의해 분리될 수 있다.
도 4 및 도 5를 참조하여 설명한 제1 전극층(201a), 제1 절연 패턴(201P1), 제2 절연 패턴(201P2), 제1 유전체층(211), 및 제1 반도체층(221) 각각에 대한 설명은, 제3 전극층(203a), 제5 절연 패턴(203P1), 제6 절연 패턴(203P2), 제3 유전체층(213), 및 제3 반도체층(223) 각각에 대해 적용될 수 있다.
제3 전극층(203a), 제3 유전체층(213)의 제1 부분(213a) 및 제3 반도체층(223)의 제1 부분(223_1)의 제1 영역(223a)은, 제4 층간 절연막(110) 상에서 순차적으로 적층되어, 제3 스토리지 노드(SN3)를 구성할 수 있다. 제4 전송 게이트 전극(203b), 제3 유전체층(213)의 제2 부분(213b) 및 제3 반도체층(223)의 제1 부분(223_1)의 제2 영역(223b)은, 제4 층간 절연막(110) 상에서 순차적으로 적층되어, 제4 전송 트랜지스터(TR4)를 구성할 수 있다.
제3 유기 광전 변환층(OPD3)은 제3 반도체층(223) 상에 배치될 수 있다. 제3 유기 광전 변환층(OPD3)은, 예를 들어, 마이크로 렌즈(ML)를 통해 입사된 광(L) 중, 특정 색의 광에 대해 반응하여 전기 신호(제4 광 신호)를 생성할 수 있다. 제3 유기 광전 변환층(OPD3)은, 제1 및 제2 유기 광전 변환층(OPD1, OPD2) 각각이 반응하는 색과 다른 색의 광에 대해 반응할 수 있다. 예를 들어, 제3 유기 광전 변환층(OPD3)은, 마이크로 렌즈(ML)를 통해 입사된 광(L)에 반응하여 전하(예를 들어, 전자)를 생성할 수 있다.
몇몇 실시예에서, 이미지 센서가 제1, 제2 및 제3 유기 광전 변환층(OPD1, OPD2, OPD3)을 포함하는 경우, 컬러 필터 및 반도체 광전 변환층을 포함하지 않을 수 있다.
제3 상부 전극층(233)은, 제3 유기 광전 변환층(OPD3) 상에 배치될 수 있다. 제3 상부 전극층(233)과 제3 전극층(203a)에는, 예를 들어, 서로 다른 레벨의 전압이 입력될 수 있다. 또한, 제3 상부 전극층(233)과 제4 전송 게이트 전극(203b)에는 예를 들어, 서로 다른 레벨의 전압이 입력될 수 있다.
제1 관통 전극(131)은, 제3 부분(131c), 제4 부분(131d) 및 제5 부분(131e)을 포함하고, 제1 부분(131a) 및 제2 부분(131b)은 포함하지 않을 수 있다. 제1 관통 전극(131)의 제5 부분(131e)은, 제3 패드(203c)로부터 제2 패드(202c)까지 연장되는 부분일 수 있다. 제1 관통 전극(131)의 제5 부분(131e)은, 제4 층간 절연막(110), 제2 상부 전극층(232), 제2 유기 광전 변환층(OPD2), 제2 반도체층(222), 및 제2 유전체층(212) 내에 배치될 수 있다. 제1 관통 전극(131)의 제5 부분(131e)은 제2 패드(201c)를 통해 제1 관통 전극(131)의 제4 부분(131d)과 연결될 수 있다. 제1 관통 전극(131)의 제5 부분(131e)은 제3 절연막(341)에 의해 둘러싸일 수 있다. 제1 관통 전극(131)은 제3 부분(131c), 제4 부분(131d) 및 제5 부분(131e) 각각을 통해, 제1, 제2 및 제3 유기 광전 변환층(OPD1, OPD2, OPD3) 각각과 연결될 수 있다. 제1, 제2 및 제3 유기 광전 변환층(OPD1, OPD2, OPD3) 각각으로부터 생성된 전하는, 제1 관통 전극(131)을 통해 제1 배선(151)에 축적될 수 있다.
제2 관통 전극(132)은 제3 부분(132c)만을 포함할 수 있다. 제1 전송 게이트 전극(201b)과 제2 배선(152)은, 제2 관통 전극(132)의 제3 부분(132c)에 의해 직접 연결될 수 있다. 제3 관통 전극(133)은 제3 부분(133c) 및 제4 부분(133d)을 포함하고, 제1 부분(133a) 및 제2 부분(133b)은 포함하지 않을 수 있다. 제4 관통 전극(134)은, 제1 부분(134a), 제2 부분(134b) 및 제3 부분(134c)을 포함할 수 있다. 제4 관통 전극(134)의 제1 부분(134a)은 제3 전극층(203a)과 제2 전극층(202a) 사이에서 연장될 수 있다. 제4 관통 전극(134)의 제2 부분(134b)은, 제2 전극층(202a)과 제1 전극층(201a) 사이에서 연장될 수 있다. 제4 관통 전극(134)의 제3 부분(134c)은, 제1 층간 절연막(103) 내의 제9 배선(159)과 제1 전극층(201a) 사이에서 연장될 수 있다. 제4 관통 전극(134)을 통해, 제1, 제2 및 제3 전극층(201a, 202a, 203a) 각각에 바이어스 신호(S1)가 입력될 수 있다.
제5 관통 전극(135)은 제4 전송 게이트 전극(203b)으로부터 제1 층간 절연막(103) 내의 제8 배선(158)까지 연장될 수 있다. 제8 배선(158)은, 제5 관통 전극(135)을 통해 제4 전송 게이트 전극(203b)과 연결될 수 있다. 제4 전송 제어 신호(TX4)는, 제8 배선(158) 및 제5 관통 전극(135)을 통해 제4 게이트 전극(203b)에 입력될 수 있다. 제5 관통 전극(135)은, 제1, 제2, 제3 및 제4 관통 전극(131, 132, 133, 134) 각각과 이격될 수 있다. 제5 관통 전극(135)은, 제1 부분(135a), 제2 부분(135b) 및 제3 부분(135c)을 포함할 수 있다.
제5 관통 전극(135)의 제1 부분(135a)은, 제4 층간 절연막(110), 제2 상부 전극층(232), 제2 유기 광전 변환층(OPD2), 제2 반도체층(222), 제2 유전체층(212) 및 제2 전극층(202a) 내에 배치될 수 있다. 제5 관통 전극(135)의 제2 부분(135b)은, 제3 층간 절연막(109), 제1 상부 전극층(231), 제1 유기 광전 변환층(OPD1), 제1 반도체층(221), 제1 유전체층(211) 및 제1 전극층(201a) 내에 배치될 수 있다. 제5 관통 전극(135)의 제1 부분(135a)과 제2 부분(135b)은, 제4 절연막(441)에 의해 둘러싸일 수 있다. 제5 관통 전극(135)의 제3 부분(135c)은 제1 층간 절연막(103) 내에 배치될 수 있다. 제5 관통 전극(135)의 제3 부분(135c)은 예를 들어, 제8 배선(158)과 접할 수 있다.
지금까지 도 13을 참조하여 베이스 층(100)이 제1 층간 절연막(103)만을 포함하는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 베이스 층(100)은, 제1 층간 절연막(103) 상의 제2 층간 절연막(105)을 더 포함할 수 있음은 물론이다. 이 경우, 제1 삽입층(201)은 제2 층간 절연막(105) 상에 배치될 수 있고, 제1, 제2, 제3, 제4 및 제5 관통 전극(131, 132, 133, 134, 135) 각각은 제2 층간 절연막(105)을 관통하여 제1 층간 절연막(103) 내부까지 연장될 수 있다.
이하에서, 도 2, 도 12 및 도 15를 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 간략히 하거나 생략한다. 도 2, 도 12 및 도 15를 참조하면, 이미지 센서의 제3 스토리지 노드(SN3) 및 제4 전송 트랜지스터(TR4)는 베이스 층(100)의 내에 배치될 수 있다. 예를 들어, 제3 스토리지 노드(SN3) 및 제4 전송 트랜지스터(TR4)는, 제1 층간 절연막(103) 내에 배치될 수 있다. 제3 스토리지 노드(SN3)는 제3 전극층(203a), 제3 유전체층(213)의 제1 부분(213a) 및 제3 반도체층(223)의 제1 영역(223a)을 포함할 수 있다. 제4 전송 트랜지스터(TR4)는, 제4 전송 게이트 전극(203b), 제3 유전체층(213)의 제2 부분(213b) 및 제3 반도체층(223)의 제2 영역(223b)을 포함할 수 있다.
제3' 삽입층(203')은, 제3 패드(203c)만을 포함할 수 있다. 제2 연결 배선층(170)을 통해, 제1 전극층(201a), 제2 전극층(202a), 및 제3 전극층(203a)에 바이어스 신호(S1)가 입력될 수 있다.
제6 관통 전극(136)은, 제3 유기 광전 변환층(OPD3)과 제3 스토리지 노드(SN3)를 연결시킬 수 있다. 예를 들어, 제1 층간 절연막(103) 내의 제10 배선(181)은, 제7 컨택(167)을 통해 제3 스토리지 노드(SN3)와 연결될 수 있다. 따라서, 제6 관통 전극(136)은, 제10 배선(181) 및 제7 컨택(167)을 이용하여, 제3 유기 광전 변환층(OPD3)과 제3 스토리지 노드(SN3)를 연결시킬 수 있다.
도 7을 참조하여 설명한 제1 전극층(201a), 제1 전송 게이트 전극(201b), 제1 유전체층(211), 및 제1 반도체층(221) 각각에 대한 설명은, 제3 전극층(203a), 제4 전송 게이트 전극(203b), 제3 유전체층(213), 및 제3 반도체층(223) 각각에 적용될 수 있다.
몇몇 실시예에서, 제3 전극층(203a), 제4 전송 게이트 전극(203b), 제3 유전체층(213) 및 제3 반도체층(223)은, BEOL(back end of line) 공정 단계에서 형성될 수 있다. 제3 스토리지 노드(SN3)의 제3 반도체층(223)은, 제8 컨택(168)을 통해 제11 배선(182)과 연결될 수 있다. 제5, 제7 및 제11 배선(155, 157, 182) 각각은, 제1 반도체층(221), 제2 반도체층(222) 및 제3 반도체층(223) 각각을 이용하여 리셋 트랜지스터(TRR)의 타단과 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 베이스 층 OPD1: 제1 유기 광전 변환층

Claims (20)

  1. 기판을 포함하는 베이스 층 상의 제1 유기(organic) 광전 변환층;
    상기 베이스 층의 상기 기판의 내부에 배치되는 플로팅 확산 영역;
    바이어스 신호가 입력되는 제1 전극층과, 반도체 물질을 포함하는 제1 반도체층과, 상기 제1 전극층 및 상기 제1 반도체층 사이에서 연장되는 제1 유전체층을 포함하는 제1 스토리지 노드로, 상기 제1 유기 광전 변환층과 전기적으로 연결되는 제1 스토리지 노드; 및
    제1 전송 제어 신호가 입력되는 제1 전송 게이트 전극과, 상기 제1 유전체층과, 상기 제1 반도체층을 포함하는 제1 전송 트랜지스터로, 일단이 상기 제1 스토리지 노드와 연결되고, 타단이 상기 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터를 포함하는 이미지 센서.
  2. 제 1항에 있어서, 상기 베이스 층 내의 반도체 광전 변환층; 및
    일단이 상기 반도체 광전 변환층과 연결되고, 타단이 상기 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하는 이미지 센서.
  3. 제 1항에 있어서, 상기 제1 전송 게이트 전극 및 상기 제1 전극층은, 상기 베이스 층과 상기 제1 유기 광전 변환층 사이에서 서로 이격되어 배치되고,
    상기 이미지 센서는, 상기 제1 반도체층으로부터 상기 베이스 층 내의 제1 배선까지, 상기 베이스 층 내로 연장되는 제1 관통 전극; 및
    상기 제1 전송 게이트 전극으로부터 상기 베이스 층 내의 제2 배선까지, 상기 베이스 층 내로 연장되는 제2 관통 전극을 더 포함하고,
    상기 제1 배선과 상기 제2 배선은 서로 이격되고, 상기 제1 관통 전극과 상기 제2 관통 전극은 서로 이격되고, 상기 제1 관통 전극은, 연결 배선층을 통해 상기 플로팅 확산 영역과 연결되는 이미지 센서.
  4. 제 3항에 있어서, 상기 제1 유전체층은, 상기 제1 전송 게이트 전극과 상기 제1 유기 광전 변환층 사이 및 상기 제1 전극층과 상기 제1 유기 광전 변환층 사이에 배치되고,
    상기 제1 반도체층은, 상기 제1 유전체층과 상기 제1 유기 광전 변환층 사이에 배치되는 제1 부분과, 상기 제1 반도체층의 제1 부분으로부터 상기 베이스 층을 향해 돌출되는 제2 부분을 포함하고,
    상기 제1 관통 전극은 상기 제1 반도체층의 제2 부분으로부터 연장되는 이미지 센서.
  5. 제 3항에 있어서, 상기 제1 전송 제어 신호는, 상기 제2 배선 및 상기 제2 관통 전극을 통해 상기 제1 전송 게이트 전극에 입력되는 이미지 센서.
  6. 제 3항에 있어서, 상기 베이스 층 내의 반도체 광전 변환층; 및
    일단이 상기 반도체 광전 변환층과 연결되고, 타단이 상기 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하고,
    상기 베이스 층은, 상기 제1 배선, 상기 제2 배선 및 상기 연결 배선층을 포함하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 상기 반도체 광전 변환층 및 상기 플로팅 확산 영역을 포함하는 기판과, 상기 기판과 상기 제1 전송 게이트 전극 사이 및 상기 기판과 상기 제1 전극층 사이에 배치되고, 컬러 필터를 포함하는 제2 층간 절연막을 포함하는 이미지 센서.
  7. 제 3항에 있어서, 상기 제1 유기 광전 변환층 상의 제2 유기 광전 변환층;
    상기 바이어스 신호가 입력되고, 상기 제1 유기 광전 변환층과 상기 제2 유기 광전 변환층 사이에 배치되는 제2 전극층;
    상기 제1 유기 광전 변환층과 상기 제2 유기 광전 변환층 사이에 배치되고, 상기 제2 전극층과 이격되는 제2 전송 게이트 전극;
    상기 제2 전극층과 상기 제2 전송 게이트 전극 상에 배치되는 제2 유전체층;
    상기 제2 유전체층과 상기 제2 유기 광전 변환층 사이에 배치되는 제1 부분과, 상기 제1 부분으로부터 상기 제1 유기 광전 변환층을 향해 돌출되는 제2 부분을 포함하고, 반도체 물질을 포함하는 제2 반도체층;
    상기 제1 유기 광전 변환층, 상기 제1 반도체층, 상기 제1 유전체층 및 상기 제1 전극층을 관통하여, 상기 제2 전송 게이트 전극으로부터 상기 베이스 층 내의 제3 배선까지 상기 베이스 층 내로 연장되는 제3 관통 전극; 및
    상기 제2 반도체층으로부터, 상기 제1 유기 광전 변환층 및 상기 제1 반도체층을 관통하도록 연장되어, 상기 제1 관통 전극과 연결되는 제4 관통 전극을 더 포함하고,
    상기 제3 관통 전극은, 상기 제1 관통 전극 및 상기 제2 관통 전극과 이격되는 이미지 센서.
  8. 제 1항에 있어서, 상기 제1 전송 게이트 전극 및 상기 제1 스토리지 노드는, 상기 베이스 층 내에 배치되고,
    상기 제1 전극층은 상기 제1 전송 게이트 전극과 이격되고,
    상기 제1 유전체층 및 상기 제1 반도체층은, 상기 제1 전송 게이트 전극 상에 순차적으로 적층되고,
    상기 이미지 센서는, 상기 제1 유기 광전 변환층과 상기 제1 스토리지 노드를 연결시키고, 상기 베이스 층 내로 연장되는 제1 관통 전극을 더 포함하는 이미지 센서.
  9. 제 8항에 있어서, 상기 베이스 층 내의 반도체 광전 변환층; 및
    일단이 상기 반도체 광전 변환층과 연결되고, 타단이 상기 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하는 이미지 센서.
  10. 제 9항에 있어서, 상기 플로팅 확산 영역은, 상기 제1 반도체층과 연결 배선층을 통해 연결되는 이미지 센서.
  11. 제 8항에 있어서, 상기 제1 유기 광전 변환층 상의 제2 유기 광전 변환층;
    상기 베이스 층 내에, 상기 제1 전송 게이트 전극 및 상기 제1 스토리지 노드와 이격되어 배치되고, 상기 바이어스 신호가 인가되는 제2 전극층과, 상기 제2 전극층 상의 제2 유전체층과, 상기 제2 유전체층 상에 배치되고 반도체 물질을 포함하는 제2 반도체층을 포함하는 제2 스토리지 노드;
    상기 베이스 층을 관통하여 상기 제2 유기 광전 변환층과 상기 제2 스토리지 노드를 연결하고, 상기 제1 관통 전극과 이격되는 제2 관통 전극; 및
    제2 전송 제어 신호가 입력되는 제2 전송 게이트 전극과, 상기 제2 유전체층과 상기 제2 반도체층을 포함하는 제2 전송 트랜지스터로, 일단이 상기 제2 스토리지 노드에 연결되고 타단이 상기 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하고,
    상기 제2 전극층과 상기 제2 전송 게이트 전극은 서로 이격되는 이미지 센서.
  12. 제 1항에 있어서, 상기 제1 반도체층은, IGZO(Indium gallium zinc oxide)를 포함하는 이미지 센서.
  13. 기판을 포함하는 베이스 층 상의 제1 유기(organic) 광전 변환층;
    상기 베이스 층 내에 배치되는 제1 전송 게이트 전극;
    상기 베이스 층의 제1 층간 절연막 내에 배치되어 상기 기판과 이격되고, 제1 전극층과, 반도체 물질을 포함하는 제1 반도체층과, 상기 제1 전극층 및 상기 제1 반도체층 사이에서 연장되는 제1 유전체층을 포함하는 제1 스토리지 노드;
    상기 베이스 층의 내부를 관통하여 상기 제1 유기 광전 변환층과 상기 제1 스토리지 노드를 연결하는 관통 전극을 포함하고,
    상기 제1 전극층은 상기 제1 전송 게이트 전극과 이격되고,
    상기 제1 유전체층 및 상기 제1 반도체층은, 상기 제1 전송 게이트 전극 상에 순차적으로 적층되는 이미지 센서.
  14. 제 13항에 있어서, 상기 베이스 층 내에, 상기 제1 스토리지 노드 상에 배치되는 반도체 광전 변환층;
    일단이 상기 반도체 광전 변환층과 연결되고, 타단이 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하고,
    상기 플로팅 확산 영역은, 상기 제1 반도체층과 연결되는 이미지 센서.
  15. 제 14항에 있어서, 제1 전송 제어 신호가 입력되는 상기 제1 전송 게이트 전극, 상기 제1 유전체층 및 상기 제1 반도체층은 제1 전송 트랜지스터를 구성하고,
    상기 제1 전송 트랜지스터의 일단은 상기 제1 스토리지 노드와 연결되고, 타단은 상기 플로팅 확산 영역과 연결되고,
    상기 제2 전송 트랜지스터의 일단은 상기 반도체 광전 변환층과 연결되고, 타단은 상기 플로팅 확산 영역과 연결되는 이미지 센서.
  16. 베이스 층 상의 제1 유기(organic) 광전 변환층;
    상기 베이스 층과 상기 제1 유기 광전 변환층 사이에 배치되는 삽입층;
    상기 제1 유기 광전 변환층과 상기 삽입층 사이에 배치되는 제1 유전체층;
    상기 제1 유전체층과 상기 제1 유기 광전 변환층 사이에 배치되고, 반도체 물질을 포함하는 제1 반도체층;
    상기 제1 반도체층으로부터 상기 베이스 층 내부로 연장되어, 상기 베이스 층 내의 제1 배선과 연결되는 제1 관통 전극; 및
    상기 삽입층으로부터 상기 베이스 층 내부로 연장되어, 상기 베이스 층 내의 제2 배선과 연결되고, 상기 제1 관통 전극과 이격되는 제2 관통 전극을 포함하고,
    상기 삽입층은, 제1 절연 패턴에 의해 분리되는 제1 전송 게이트 전극과 제1 전극층을 포함하고,
    상기 제1 관통 전극은 상기 제1 전송 게이트 전극 및 상기 제1 전극층과 이격되고,
    상기 제2 관통 전극은 상기 제1 전송 게이트 전극과 연결되고, 상기 제1 전극층과 이격되는 이미지 센서.
  17. 삭제
  18. 제 16항에 있어서, 상기 삽입층은, 상기 제1 반도체층과 연결되고, 제2 절연 패턴에 의해 상기 제1 전송 게이트 전극과 분리되는 패드를 포함하고,
    상기 제1 관통 전극은, 상기 패드에 의해 상기 제1 반도체층과 연결되는 이미지 센서.
  19. 제 16항에 있어서, 상기 베이스 층 내의 반도체 광전 변환층;
    상기 베이스 층 내의 플로팅 확산 영역; 및
    일단이 상기 반도체 광전 변환층과 연결되고, 타단이 상기 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하는 이미지 센서.
  20. 제 16항에 있어서, 상기 삽입층은 패드를 더 포함하고,
    상기 패드는 상기 제1 전송 게이트 전극과 이격되고,
    상기 제1 관통 전극은 상기 패드를 통해 상기 제1 반도체층과 연결되고,
    상기 제2 관통 전극은 상기 제1 전극층과 연결되는 이미지 센서.
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