JP2016197704A - 撮像装置 - Google Patents

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Atsushi Hirose
篤志 広瀬
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義元 黒川
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Takayuki Ikeda
隆之 池田
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Abstract

【課題】入射光を適切な電気信号に変換することのできる撮像装置を提供する。
【解決手段】光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有する撮像装置であって、第１のトランジスタのソース電極またはドレイン電極の一方と、光電変換素子の一方の電極とは、第１のトランジスタのソース電極またはドレイン電極の一方と光電変換素子の一方の電極との間に位置する絶縁層に設けられた第１の開口部において電気的な接続部を有し、第１の開口部は、第１のトランジスタのソース電極またはドレイン電極の一方と光電変換素子の一方の電極とが重なる領域において単数で設けられている構成とする。
【選択図】図１

Description

本発明の一態様は、酸化物半導体を用いた撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、特許文献３では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回路に用いる構成の撮像装置が開示されている。
また、特許文献４では、シリコンを有するトランジスタと、酸化物半導体を有するトランジスタと、結晶性シリコン層を有するフォトダイオードを積層する構成の撮像装置が開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報 特開２０１３−２４３３５５号公報
画素回路は、入射光を電気信号に変換する機能を有する。入射光を適切な電気信号に変換するには、トランジスタによるノイズを一定値以下とすることが重要である。つまり、トランジスタのノイズは小さいことが望まれる。
したがって、本発明の一態様では、入射光を適切な電気信号に変換することのできる撮像装置を提供することを目的の一つとする。または、ノイズの少ないトランジスタを有する撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体を用いて形成されたトランジスタを有する撮像装置に関する。
本発明の一態様は、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有する撮像装置であって、第１のトランジスタ乃至第４のトランジスタは、活性層に酸化物半導体を有し、第１のトランジスタのソース電極またはドレイン電極の一方は、光電変換素子の一方の電極と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのゲート電極と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方と、光電変換素子の一方の電極とは、第１のトランジスタのソース電極またはドレイン電極の一方と光電変換素子の一方の電極との間に位置する絶縁層に設けられた第１の開口部において電気的な接続部を有し、第１の開口部は、第１のトランジスタのソース電極またはドレイン電極の一方と光電変換素子の一方の電極とが重なる領域において、単数で設けられていることを特徴とする撮像装置である。
第１のトランジスタのソース電極またはドレイン電極の他方と、第２のトランジスタのゲート電極とは、第１のトランジスタのソース電極またはドレイン電極の他方と第２のトランジスタのゲート電極との間に位置する絶縁層に設けられた第２の開口部において電気的な接続部を有し、第２の開口部は、第１のトランジスタのソース電極またはドレイン電極の他方と第２のトランジスタのゲート電極とが重なる領域において単数で設けられている構成とすることができる。
また、第１のトランジスタのソース電極またはドレイン電極の他方は、容量素子の一方の電極と電気的に接続されている構成とすることができる。
また、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
また、光電変換素子は、光電変換層にセレンを用いることができる。
本発明の一態様を用いることで、入射光を適切な電気信号に変換することのできる撮像装置を提供することができる。または、ノイズの少ないトランジスタを有する撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、低照度下で撮像することができる撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
撮像装置を説明する上面図および断面図。 撮像装置が有する回路を説明する図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 画素回路の構成を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図。 電子機器を説明する図。 トランジスタのＩｄ−Ｖｇ特性およびドレイン耐圧特性を示す図。 トランジスタのＩｄ−Ｖｇ特性およびドレイン耐圧特性を示す図。 トランジスタのゲート耐圧特性を示す図。 トランジスタのドレイン耐圧特性およびゲート耐圧特性を示す図。 ノイズによるドレイン電流の時間変動量を示す図。 トランジスタの１／ｆノイズ特性を示す図。 トランジスタの１／ｆノイズ特性を示す図。 トランジスタの１／ｆノイズ特性を示す図。 トランジスタの１／ｆノイズ特性を示す図。 撮像装置の上面写真。 撮像装置の上面写真および断面写真。 光電変換素子の接続形態を説明する断面図。 電極の表面粗さを示す図。 ＯＳ−ＦＥＴのチャネル長方向の断面ＳＴＥＭ像。 ＯＳ−ＦＥＴのＩｄ−Ｖｇ特性を示す図。 ドレイン電流スペクトル密度（ＳＩｄ）の周波数依存を示す図。 ドレイン電流スペクトル密度（ＳＩｄ）の周波数依存を示す図。 ドレイン電流スペクトル密度（ＳＩｄ）の周波数依存を示す図。 ドレイン電流スペクトル密度（ＳＩｄ）の周波数依存を示す図。 各トランジスタの（ＳＩｄ／Ｉｄ２）と（Ｖｇｓ−Ｖｔｈ）との関係を示す図。 各トランジスタの（ＳＩｄ／Ｉｄ２）と（Ｖｇｓ−Ｖｔｈ）との関係を示す図。 Ｈｏｏｇｅ’ｓ ｐａｒａｍｅｔｅｒ （αＨ）とＩｄの関係を示す図。 各種トランジスタの（ＳＩｄ／Ｉｄ２）の温度依存性を示す図。 移動度の温度依存性を示す図。 （ＳＩｄ／Ｉｄ２）の活性化エネルギーのドレイン電流依存を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図１（Ａ）は、本発明の一態様の撮像装置の画素を示す上面図であり、図２（Ａ）に示す画素回路における光電変換素子６０、トランジスタ５１、トランジスタ５２、トランジスタ５３、トランジスタ５４の具体的な接続形態の一例を示している。また、図１（Ｂ）は、図１（Ａ）に示すＡ１−Ａ２の断面図である。なお、上記図面では、明瞭化のために一部の要素を省いて図示している。
上記要素における電気的な接続の形態は一例である。図面上では各配線、各電極および導電体を個別の要素として図示しているが、それらが電気的に接続しているものについては、同一の要素として設けられる場合もある。また、各要素間には層間絶縁膜や平坦化膜としての機能を有する絶縁層４１、４２が設けられる。
例えば、絶縁層４１、４２は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層４１、４２の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
当該画素回路において、トランジスタ５１のソース電極またはドレイン電極の一方は、光電変換素子６０の一方の電極６６と電気的に接続される。トランジスタ５１のソース電極またはドレイン電極の他方は、トランジスタ５２のゲート電極と電気的に接続される。トランジスタ５１のソース電極またはドレイン電極の他方は、トランジスタ５３のソース電極またはドレイン電極の一方と電気的に接続される。トランジスタ５２のソース電極またはドレイン電極の一方は、トランジスタ５４のソース電極またはドレイン電極の一方と電気的に接続される。図１（Ａ）、（Ｂ）に図示はしないが、図２（Ａ）に示すようにトランジスタ５１のソース電極またはドレイン電極の他方は、容量素子５８の一方の電極と電気的に接続されていてもよい。
各トランジスタのソース電極またはドレイン電極は、配線としての機能を有することができる。例えば、配線７１および配線７９は、一方が電源線、他方が出力線として機能させることができる。配線７２は電源線として機能させることができる。配線７７は電源線（低電位）としての機能を有することができる。配線７５、７６、７８は、トランジスタのオンオフを制御する信号線として機能させることができる。配線７４は接続配線としての機能を有することができる。
トランジスタ５１は、光電変換素子６０の出力に応じて電荷蓄積部（ＦＤ）の電位を制御するための転送トランジスタとして機能させることができる。トランジスタ５２は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能させることができる。トランジスタ５３は、電荷蓄積部（ＦＤ）の電位を初期化するリセットトランジスタとして機能させることができる。トランジスタ５４は画素を選択する選択トランジスタとして機能させることができる。
なお、上記配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が各層に含まれる場合もある。
トランジスタ５１乃至トランジスタ５４には、活性層を酸化物半導体で形成したトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図２（Ａ）に示す回路構成では、光電変換素子６０に入射される光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ５１およびトランジスタ５３の低いオフ電流特性によって電荷蓄積部（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を容易に得ることができる。
また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
図３９（Ａ）に、原子数比と膜厚のそれぞれがＩｎ：Ｇａ：Ｚｎ＝１：３：２（２０ｎｍ）、１：１：１（２０ｎｍ）、１：３：２（５ｎｍ）のＩｎ−Ｇａ−Ｚｎ酸化物の積層であり、ゲート絶縁膜に酸化窒化シリコン膜を用いたトランジスタ（ｎ−ｃｈ型、Ｌ／Ｗ＝０．３８／０．８１μｍ、Ｔｏｘ＝２０ｎｍ、ε＝４．１）のＩｄ−Ｖｇ特性を示し、図３９（Ｂ）にそのドレイン耐圧を測定したデータを示す。
また、図４０（Ａ）に、原子数比と膜厚のそれぞれがＩｎ：Ｇａ：Ｚｎ＝１：３：４（２０ｎｍ）、１：１：１（２０ｎｍ）、１：３：２（５ｎｍ）のＩｎ−Ｇａ−Ｚｎ酸化物の積層であり、ゲート絶縁膜が酸化アルミニウム膜と酸化窒化シリコン膜との積層を用いたトランジスタ（ｎ−ｃｈ型、Ｌ／Ｗ＝０．３８／０．８１μｍ、Ｔｏｘ＝３１ｎｍ、ε＝６．３）のＩｄ−Ｖｇ特性を示し、図４０（Ｂ）にそのドレイン耐圧を測定したデータを示す。
なお、Ｉｄ−Ｖｇ特性の測定条件は、Ｖｄ＝０．１Ｖ、３．３Ｖであり、移動度は破線で示している。また、ドレイン耐圧の測定条件は、Ｖｇ＝Ｖｄ＋２Ｖであり、縦軸のＩｄ［Ａ］は、ゲート−ドレイン間の電流値である。また、上記原子数比は、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタ法で成膜する際に用いるスパッタターゲットの材料の原子数比である。
また、図４１（Ａ）、（Ｂ）に図３９（Ａ）に示すトランジスタのゲート耐圧を測定したデータを示す。図４１（Ａ）はゲート電圧を負の方向に掃引したデータであり、図４１（Ｂ）はゲート電圧を正の方向に掃引したデータである。
図４１（Ｃ）に図４０（Ａ）に示すトランジスタのゲート電圧を負の方向に掃引したときのゲート耐圧を測定したデータを示す。
また、図４２（Ａ）、（Ｂ）、（Ｃ）には、Ｌ＝０．２１μｍ、Ｗ＝０．３５μｍで、ゲート絶縁膜が１３ｎｍの酸化窒化シリコン膜を用いた微細なトランジスタの耐圧特性を示す。図４２（Ａ）はドレイン耐圧である。また、図４２（Ｂ）は、ゲート電圧を負の方向に掃引したときのゲート耐圧である。また、図４２（Ｃ）はゲート電圧を正の方向に掃引したときのゲート耐圧である。
このように、ＯＳトランジスタのドレイン耐圧およびゲート耐圧は、極めて高い特性を示す。
電荷蓄積部（ＦＤ）に蓄積された電荷を極めて正確に決定するには、電荷蓄積部（ＦＤ）に接続されたトランジスタのノイズが小さいことが重要である。
ノイズによる誤差は時間に対してランダムであるのに対し、デバイスの電気特性の誤差は時間に対して一定である。時間に対して一定である誤差は、相関二重サンプリング回路などを用いた信号処理などにより比較的容易に除去することができる。
図４３に、ノイズによるドレイン電流の時間変動量を示す。この図から、ドレイン電流が時間に対して不規則に変動していることが分かる。
図４３に示す電流値に含まれるノイズの主要因が１／ｆノイズである場合、周波数に対する規則性が有るはずである。図４４に、図４３のデータから算出した、１０Ｈｚ乃至１０ｋＨｚまでの周波数（Ｆｒｅｑｕｅｎｃｙ）の範囲におけるＤｒａｉｎ Ｃｕｒｒｅｎｔ Ｓｐｅｃｔｒａｌ Ｄｅｎｓｉｔｙ（以下、ＳＩｄという）と周波数の関係を示す。図４４から、ＳＩｄは、周波数が１桁上昇する毎に１桁下降する、反比例（１／ｆ）の関係にあることがわかる。
このノイズのモデルとしては、キャリアの生成消滅（発生、再結合とも呼ばれる）によるキャリア数揺らぎモデルと、フォノン散乱による移動度揺らぎモデルが提案されている。
キャリアの生成消滅によるキャリア数揺らぎモデルの場合、図４５に示すように、Ｉｄで規格化したＳＩｄ（ＳＩｄをＩｄ２で割った値）が、Ｖｇｓからトランジスタの閾値（以下、Ｖｔｈという）を引いた電圧に対して、−２の傾きを持つ。これは、１／（Ｖｇｓ−Ｖｔｈ）２の関係に有ることを示す。このモデルは、ｎチャネル型のシリコントランジスタ（以下、Ｓｉトランジスタ）に適用できるという説が有る。
フォノン散乱等による移動度揺らぎモデルの場合、図４６に示すように、Ｉｄで規格化したＳＩｄが、ＶｇｓからＶｔｈを引いた電圧に対して、−１の傾きを持つ。これは、１／（Ｖｇｓ−Ｖｔｈ）の関係に有ることを示す。このモデルは、ｐ−ｃｈ型のＳｉトランジスタに適用できるという説が有る。また、ｎチャネル型のＯＳトランジスタにも、同様に適用できる可能性が有る。
さらに、移動度揺らぎモデルは、Ｉｄで規格化したＳＩｄが、Ｉｄに比例する性質も有する。これは、Ｉｄが小さい場合、相対的にノイズも少なくなることを意味する。このことは、Ｓｉトランジスタ等と比べ、ＯＳトランジスタが低電流で動作することの利点となる。この性質は、ノイズの少ない高性能なイメージセンサやメモリを実現するための一助となり得る。
また、ＳＩｄと周波数の関係のグラフに現れるコブは一般に生成消滅によると言われており、図４４の１００Ｈｚ乃至１ｋＨｚ付近でｎチャネル型ＳｉトランジスタのＳＩｄが１／ｆの補助線より上に飛び出したコブが見られる。一方ＯＳトランジスタではコブが見られない。このことも図４５と図４６で示した結果を支持している。即ちＯＳトランジスタは生成消滅が起こりにくく、光電変換素子６０で発生する電荷がトランジスタ５１で増減しにくいといえる。
ここで、ｎ−ｃｈ型のＯＳトランジスタの１／ｆノイズ特性について、評価用トランジスタを用いて測定した結果を説明する。
評価用トランジスタには、Ｌ／Ｗ＝０．８μｍ／０．８μｍ（活性層膜厚ｄ：２０ｎｍ）のトランジスタを用いた。その１／ｆノイズ特性を図４７に示す。図４７では、横軸を１０Ｈｚ乃至１０ｋＨｚまでの範囲の周波数（Ｆｒｅｑｕｅｎｃｙ）、縦軸をｔｈｅ Ｐｏｗｅｒ Ｓｐｅｃｔｒａｌ Ｄｅｎｓｉｔｙ ｏｆ Ｇａｔｅ Ｖｏｌｔａｇｅ（以下、ＳＶｇという）で示している。
測定条件は、基板温度を室温、ソース−ドレイン間電圧（Ｖｄ）を１．８Ｖ、ソース−ゲート間電圧（Ｖｇ）を一定とし、ＳＶｇの変化特性、すなわちＦｒｅｑｕｅｎｃｙ−ＳＶｇ特性を測定した。
なお、上記の測定には、測定機（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ａｎａｌｙｚｅｒ Ａｇｉｌｅｎｔ Ｂ１５００、Ｓｉｇｎａｌ Ｓｏｕｒｃｅ Ａｎａｌｙｚｅｒ Ａｇｉｌｅｎｔ Ｅ５０５２Ｂ）を用いている。上記測定の範囲は、測定機の電圧および電流の仕様の範囲（２００Ｖ／１Ａ、または１００Ｖ／１００ｍＡ）、ならびに周波数の仕様の範囲（５Ｈｚ乃至４０ＭＨｚ）以内である。
図４７に示すように、ＳＶｇが１０Ｈｚで約−８０ｄＢ、１００Ｈｚで約−９０ｄＢ、１ｋＨｚで約−１００ｄＢ程度、１０ｋＨｚで約−１１０ｄＢと、周波数が１桁上昇する毎に１／ｆノイズが約１０ｄＢ下降する反比例関係となっている。
図２に示す画素回路において、トランジスタ５２のゲートの電位（電荷蓄積部ＦＤの電位）を適切に設定するには、トランジスタ（例えばトランジスタ５１など）によるノイズを一定値以下とすることが重要である。つまり、回路仕様を満足するようにトランジスタのノイズは小さくなくてはならない。高周波回路を除いて、周波数領域の回路を動作させる際のノイズは、専ら１／ｆノイズが支配的となる。
例えば、Ｎ［階調］をＥ［Ｖ］の電位差で表現し、かつ特別な補正を施さない場合、１階調の電位差はＥ／Ｎ［Ｖ］である。したがって、回路のノイズが最低限１階調の電位差を下回る必要がある。具体的には、ノイズは１階調の電位差の１／１０倍（−１０ｄＢ）、好ましくは１／１００倍（−２０ｄＢ）、さらに好ましくは１／１０００倍（−３０ｄＢ）と限りなく小さく、できるだけ０に近づけることが望ましい。
酸化物半導体を用いたトランジスタの電流から換算した１／ｆノイズは、１０Ｈｚにて約−８０ｄＢ程度である。したがって、ある信号Ｖ１に対する１／ｆノイズの量Ｖ２は、Ｖ２＝Ｖ１×１０（−８０［ｄＢ］／２０）＝Ｖ１×１０−４程度となる。
最小の階調である１階調の電位差が１０ｍＶである場合、１／ｆノイズによる電位の誤差は、１０ｍＶ×１０−４＝０．００１ｍＶに相当する。これは、１０−４階調に相当するため、ノイズによる階調の誤差は、限りなく０に近いとみなせる。したがって、酸化物半導体を用いたトランジスタの１／ｆノイズは、１階調の電位差に求められるノイズの基準を十分満足するといえる。
最大の階調である２５６階調の電位差が２５６×１０ｍＶ＝２５６０ｍＶである場合、１／ｆノイズによる電位の誤差は、２５６０ｍＶ×１０−４＝０．２５６ｍＶに相当する。これは、０．２５６ｍＶ／１０ｍＶ＝０．０２５６階調に相当する。したがって、酸化物半導体を用いたトランジスタの１／ｆノイズは、２５６階調の電位差に求められるノイズの基準を十分満足するといえる。
また、ノイズによる階調の誤差は、デバイスのサイズや要素に影響する電気特性の誤差が数パーセントから十パーセント程度存在することを考慮すると、十分０に近いとみなせる。例えば、デバイスの電気特性の誤差が１パーセント存在する場合、階調の誤差は２５６０ｍＶ×０．０１＝２５ｍＶ（２．５階調）、１０パーセントの誤差が存在する場合、階調の誤差は２５６０ｍＶ×０．１＝２５０ｍＶ（２５階調）となる。これに対して、１／ｆノイズによる階調の誤差は、約１／１００から１／１０００であり、十分に小さい。
また、ノイズを減少させるという観点からは、回路を構成する素子間におけるノイズの発生要因を改善することが好ましい。例えば、低電流が流れるトランジスタ５１のソース電極またはドレイン電極の一方と光電変換素子６０の電気的な接続部にノイズの発生要因がある場合は、電荷蓄積部（ＦＤ）の電荷を正確に放出することができなくなる。また、トランジスタ５１のソース電極またはドレイン電極の他方と電荷蓄積部（ＦＤ）との接続部にノイズの発生要因がある場合も同様の問題が発生する。
また、トランジスタ５３と電荷蓄積部（ＦＤ）との接続部にノイズの発生要因がある場合は、電荷蓄積部（ＦＤ）の初期化を正確に行うことができなくなる。また、トランジスタ５２のソース電極またはドレイン電極の一方および他方と、それに接続される要素との接続部にノイズ発生要因がある場合は、電荷蓄積部（ＦＤ）の電位が正常であっても正確な出力値が得られなくなることがある。また、トランジスタ５４のソース電極またはドレイン電極の一方および他方と、それに接続される要素との接続部にノイズ発生要因がある場合は、トランジスタ５２の出力が正常であっても正確な出力値が得られなくなることがある。
これらの問題を解決するには、各素子間の電気的な接続が行われる領域を単数とすることが好ましい。これは、電気的な接続が行われる領域が複数ある場合、それぞれの領域において、異なるノイズが発生するためである。したがって、各素子間の電気的な接続が行われる領域を単数とし、多数の種類のノイズの発生を抑えることが好ましい。
また、ノイズ量は、各素子間の電気的な接続が行われる領域の面積と比例関係にあることから、許容される範囲で当該領域の面積は小さいことが好ましい。例えば、当該領域の上面から見た形状を略四角形または略円形とし、その一辺または径を配線のデザインルールを越えない長さとすることが好ましい。即ち、当該領域の一辺または径を配線の幅より小さくすることが好ましい。
一般的には素子の電極等が延在して他の素子の電極と共有されるような場合を除いて、素子間の電気的な接続は、素子の電極と接する絶縁膜に複数の開口部を設け、当該開口部にコンタクトプラグや配線を設けることにより行う。当該開口部を複数とすることにより、冗長的に開口不良などを回避することができる。一方で、開口部を形成する工程歩留りが十分に高ければ、複数の開口部は必ずしも必要な構成ではない。
したがって、本発明の一態様では、図１（Ａ）に示すように、トランジスタ５１のソース電極またはドレイン電極の一方と、光電変換素子６０の一方の電極とは、単数で形成される開口部３１において電気的な接続を行っている。開口部３１は、トランジスタ５１のソース電極またはドレイン電極の一方と、光電変換素子６０の一方の電極との間に形成される絶縁層に設けられている。
また、トランジスタ５１のソース電極またはドレイン電極の他方と、トランジスタ５２のゲート電極とは、単数で形成される開口部３２において電気的な接続を行っている。開口部３２は、トランジスタ５１のソース電極またはドレイン電極の他方と、トランジスタ５２のゲート電極との間に設けられる絶縁層に設けられている。当該絶縁層は、具体的には、各トランジスタのゲート絶縁膜として形成される絶縁層となる。
また、ＯＳトランジスタでは、ソース電極およびドレイン電極が酸化物半導体層と良好な接触界面を形成し、かつ配線としての機能を有することができる。したがって、ＯＳトランジスタで構成した回路は、シリコントランジスタで構成した回路と比較して、回路を構成する素子間におけるノイズの発生要因が少ない構成とすることができる。
また、画素回路における累積動作を制御するトランジスタ５１に酸化物半導体を用いることにより、前述した通り、ノイズは限りなく０に近いとみなせる。この回路構成により、トランジスタ５２のゲートに蓄積された電荷を十分正確に決定することが可能となる。すなわち、本発明の一態様の画素回路は、入射光を正確に電気信号へと変換することが可能となる。
光電変換素子６０は、可視光に対する外部量子効率が高いセレン系材料を光電変換層６１に用いることが好ましい。当該光電変換素子では、アバランシェ増倍により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。また、光感度が大きいことから、セレン系材料を用いた光電変換素子は、低照度環境における撮像にも適しているといえる。また、セレン系材料は光吸収係数が高いため、光電変換層６１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
また、光電変換層６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳ層およびＣＩＧＳ層では、セレンの単層と同様にアバランシェ増倍が利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子６０は、例えば、金属材料などで形成された電極６６と透光性導電層６２との間に光電変換層６１を有する構成とすることができる。また、リーク電流などの防止のため、酸化亜鉛などの酸化物半導体層を光電変換層６１と接して設けてもよい。
なお、図１（Ａ）、（Ｂ）では、光電変換層６１および透光性導電層６２を画素間で分離しない構成としているが、図３（Ａ）に示す断面図のように回路間で分離する構成としてもよい。また、画素間における配線７７および電極６６を有さない領域には、図１（Ｂ）に示すように絶縁体で隔壁６７を設け、光電変換層６１および透光性導電層６２に亀裂が入らないようにすることが好ましいが、図３（Ｂ）に示すように隔壁６７を設けない構成としてもよい。また、図３（Ｃ）、（Ｄ）に示すように透光性導電層６２と配線７７が直接接する形態としてもよい。また、図５０（Ａ）に示すように、絶縁層４２が平坦化処理されていない構成であってもよい。
また、電極６６および配線７７等は多層としてもよい。例えば、図５０（Ｂ）に示すように、電極６６を導電層６６ａ、６６ｂの二層とし、配線７７を導電層７７ａ、７７ｂの二層とすることができる。図５０（Ｂ）の構成においては、例えば、導電層６６ａおよび７７ａを低抵抗の金属等を選択して形成し、導電層６６ｂおよび７７ｂを光電変換層６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層６２と接触することにより電蝕を起こすことがある。そのような金属を導電層７７ａに用いた場合でも導電層７７ｂを介することによって電蝕を防止することができる。
導電層６６ｂおよび導電層７７ｂには、例えば、モリブデンやタングステンなどの金属、またはインジウム錫酸化物（ＩＴＯ）や酸化亜鉛などの導電性酸化物などを用いることができる。また、導電層６６ａおよび導電層７７ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
なお、隔壁６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子６０には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図４（Ａ）は光電変換素子６０にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層６５、ｉ型の半導体層６４、およびｐ型の半導体層６３が順に積層された構成を有している。ｉ型の半導体層６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層６３およびｎ型の半導体層６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図４（Ａ）に示す光電変換素子６０では、カソードとして作用するｎ型の半導体層６５がトランジスタ５１と電気的な接続を有する電極６６と電気的な接続を有する。また、アノードとして作用するｐ型の半導体層６３が配線７７と電気的な接続を有する。
なお、図２（Ａ）に示す回路では、光電変換素子６０の接続形態が図２（Ａ）に示す向きとは逆となる構成であってもよい。そのため、アノードおよびカソードと電極および配線との接続形態が図２（Ａ）とは逆となる場合もある。
なお、いずれの場合においても、ｐ型の半導体層６３が受光面となるように光電変換素子６０を形成することが好ましい。ｐ型の半導体層６３を受光面とすることで、光電変換素子６０の出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子６０の構成、ならびに光電変換素子６０および配線の接続形態は、図５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子６０の構成、光電変換素子６０と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図５（Ａ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２を設けた構成である。透光性導電層６２は電極として作用し、光電変換素子６０の出力電流を高めることができる。
透光性導電層６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６２は単層に限らず、異なる膜の積層であっても良い。
図５（Ｂ）は、光電変換素子６０のｐ型の半導体層６３と配線７４が電気的な接続を直接有する構成である。
図５（Ｃ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２が設けられ、配線７４と透光性導電層６２が電気的な接続を有する構成である。
図５（Ｄ）は、光電変換素子６０を覆う絶縁層にｐ型の半導体層６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層６２と配線７４が電気的な接続を有する構成である。
図５（Ｅ）は、光電変換素子６０を貫通する導電体８１が設けられた構成である。当該構成では、配線７７は導電体８１を介してｐ型の半導体層６３と電気的に接続される。なお、図面上では、配線７７と電極６６とは、ｎ型の半導体層６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体層６５の横方向の抵抗が高いため、配線７７と上記電極との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子６０は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。
図５（Ｆ）は、図５（Ｅ）の光電変換素子６０に対して、ｐ型の半導体層６３と接する透光性導電層６２を設けた構成である。
なお、図５（Ｄ）、図５（Ｅ）、および図５（Ｆ）に示す光電変換素子６０では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、図４（Ｂ）に示すように、絶縁層４１、４２が多層である構成であってもよい。図示するように、絶縁層４１が絶縁層４１ａおよび絶縁層４１ｂを有し、かつ絶縁層４１ａと絶縁層４１ｂとのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。絶縁層４２が絶縁層４２ａおよび絶縁層４２ｂを有する場合も同様である。
また、光電変換素子６０には、図６に示すように、シリコン基板４０を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図１（Ｂ）に示すように、光電変換層６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコン基板を光電変換層とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板４０が積層された構成としてもよい。例えば、図７に示すようにシリコン基板４０に活性領域を有するトランジスタ５５およびトランジスタ５６が画素回路と重なる構成とすることができる。
シリコン基板４０に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図２（Ｂ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ５５（ｎ−ｃｈ型）およびトランジスタ５６（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ５５およびトランジスタ５６は、図７（Ｂ）に示すように、シリコン薄膜の活性層５９を有するトランジスタであってもよい。また、活性層５９は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
上記積層において、トランジスタ５５およびトランジスタ５６を有する層と、トランジスタ５１、トランジスタ５３を有する層との間には絶縁層８０が設けられる。
トランジスタ５５およびトランジスタ５６の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ５５およびトランジスタ５６の信頼性を向上させる効果がある。一方、トランジスタ５１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５５およびトランジスタ５６の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図７に示すような構成では、シリコン基板４０に形成される回路（例えば、駆動回路）と、トランジスタ５１等と、光電変換素子６０とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像装置に用いることが適する。
また、図７（Ａ）に示す撮像装置は、シリコン基板４０には光電変換素子を設けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子６０に対する光路を確保することができ、高開口率の画素を形成することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ５１乃至トランジスタ５４のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ５５およびトランジスタ５６の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
図４８（Ａ）は、図７に示す構成を有する撮像装置の光電変換層６１形成前の上面写真である。白の点線で囲った領域ＰＡが画素領域であり、画素数は１７４×１４４（１画素は２０μｍ角）である。また、当該画素領域の一部を拡大した写真が図４８（Ｂ）である。当該写真中の黒枠の領域Ｐは１つの画素を示しており、その最上層は、電極６６に相当する。
図４９（Ａ）がさらに画素領域を拡大した写真であり、一点鎖線Ｐ１−Ｐ２の断面が図４９（Ｂ）に相当する。
なお、電極６６は、対抗する電極（透光性導電層６２）との短絡を防止するため平坦性が高いことが好ましい。例えば、走査型プローブ顕微鏡（ＤＦＭなど）で測定した最大高低差（Ｐ−Ｖ）は１００ｎｍ以下が好ましく、５０ｎｍ以下がより好ましく、３０ｎｍ以下がさらに好ましい。上記作製した撮像装置の電極６６は、タングステンを用いており、図５１に示すようにＤＦＭでの測定結果において平坦性が良好な表面を有している。なお、図５１に示すように、モリブデンやＩＴＯも平坦性が良好な表面を有するように形成することができる。
図８（Ａ）は、図１（Ａ）、（Ｂ）に示す撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子６０が形成される領域１４００上には、絶縁層１５００が形成される。絶縁層１５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層１５００上には、遮光層１５１０が形成される。遮光層１５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層１５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成される。また、画素別に、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃがそれぞれ形成される。上記それぞれのカラーフィルタに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃ上には、マイクロレンズアレイ１５４０が設けられる。したがって、マイクロレンズアレイ１５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子に照射されるようになる。なお、マイクロレンズアレイ１５４０を設けない構成とすることもできる。
上記撮像装置の構成において、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃの代わりに光学変換層１５５０（図８（Ｂ）参照）を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層１５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層１５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層１５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層１５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子６０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子６０においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
なお、本発明の一態様の撮像装置は、図８（Ｃ）に示すように、領域１４００の下にＯＳトランジスタが設けられた領域１３００を有していてもよい。領域１３００および領域１４００の構成は、例えば、図１（Ａ）、（Ｂ）、図４（Ａ）、（Ｂ）および図６に示す構成とすることができる。
また、本発明の一態様の撮像装置は、図８（Ｄ）に示すように、領域１４００の下にＯＳトランジスタが設けられた領域１３００を有し、領域１３００の下にＳｉトランジスタが設けられた領域１２００を有していてもよい。領域１２００、領域１３００および領域１４００の構成は、例えば、図７（Ａ）、（Ｂ）に示す構成とすることができる。
また、撮像装置は、図９（Ａ１）および図９（Ｂ１）に示すように湾曲させてもよい。図９（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図９（Ａ２）は、図９（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図９（Ａ３）は、図９（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図９（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図９（Ｂ２）は、図９（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図９（Ｂ３）は、図９（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。
本実施の形態は、他の実施の形態および実施例に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した画素回路について説明する。
図２（Ａ）に示す画素回路および各配線との接続形態の詳細を図１０（Ａ）に示す。図１０（Ａ）に示す回路は、光電変換素子６０、トランジスタ５１、トランジスタ５２、トランジスタ５３、およびトランジスタ５４を含んだ構成となっている。
光電変換素子６０のアノードは配線３１６に接続され、カソードはトランジスタ５１のソースまたはドレインの一方と接続される。トランジスタ５１のソースまたはドレインの他方は電荷蓄積部（ＦＤ）と接続され、ゲートは配線３１２（ＴＸ）と接続される。トランジスタ５２のソースまたはドレインの一方は配線３１４（ＧＮＤ）と接続され、ソースまたはドレインの他方はトランジスタ５４のソースまたはドレインの一方と接続され、ゲートは電荷蓄積部（ＦＤ）と接続される。トランジスタ５３のソースまたはドレインの一方は電荷蓄積部（ＦＤ）と接続され、ソースまたはドレインの他方は配線３１７と接続され、ゲートは配線３１１（ＲＳ）と接続される。トランジスタ５４のソースまたはドレインの他方は配線３１５（ＯＵＴ）と接続され、ゲートは配線３１３（ＳＥ）に接続される。なお、上記接続は全て電気的な接続とする。
なお、配線３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。ここで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも、０ボルトであるとは限らないものとする。
光電変換素子６０は受光素子であり、画素回路に入射した光に応じた電流を生成する機能を有する。トランジスタ５１は、光電変換素子６０による電荷蓄積部（ＦＤ）への電荷蓄積を制御する機能を有する。トランジスタ５２は、電荷蓄積部（ＦＤ）の電位に応じた信号を出力する機能を有する。トランジスタ５３は、電荷蓄積部（ＦＤ）の電位のリセットする機能を有する。トランジスタ５４は、読み出し時に画素回路の選択を制御する機能を有する。
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、光電変換素子６０が受ける光の量に応じて変化する電荷を保持する。
なお、トランジスタ５２とトランジスタ５４とは、配線３１５と配線３１４との間で、直列接続されていればよい。したがって、配線３１４、トランジスタ５２、トランジスタ５４、配線３１５の順で並んでもよいし、配線３１４、トランジスタ５４、トランジスタ５２、配線３１５の順で並んでもよい。
配線３１１（ＲＳ）は、トランジスタ５３を制御するための信号線としての機能を有する。配線３１２（ＴＸ）は、トランジスタ５１を制御するための信号線としての機能を有する。配線３１３（ＳＥ）は、トランジスタ５４を制御するための信号線としての機能を有する。配線３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線としての機能を有する。配線３１５（ＯＵＴ）は、トランジスタ５２から出力される信号を読み出すための信号線としての機能を有する。配線３１６は電荷蓄積部（ＦＤ）から光電変換素子６０を介して電荷を出力するための信号線としての機能を有し、図１０（Ａ）の回路においては低電位線である。また、配線３１７は電荷蓄積部（ＦＤ）の電位をリセットするための信号線としての機能を有し、図１０（Ａ）の回路においては高電位線である。
ここで、図１（Ａ）、（Ｂ）および図２（Ａ）に示す配線との関係は次の通りである。配線７６は配線３１１（ＲＳ）に相当する。配線７５は配線３１２（ＴＸ）に相当する。配線７８は配線３１３（ＳＥ）に相当する。配線７９は配線３１４（ＧＮＤ）に相当する。配線７１は配線３１５（ＯＵＴ）に相当する。配線７７は配線３１６に相当する。
また、本発明の一態様の画素回路は、図１０（Ｂ）に示す構成であってもよい。図１０（Ｂ）に示す回路は、図１０（Ａ）に示す回路と構成要素は同じであるが、光電変換素子６０のアノードがトランジスタ５１のソースまたはドレインの一方と電気的に接続され、光電変換素子６０のカソードが配線３１６と電気的に接続される点で異なる。この場合、配線３１６は光電変換素子６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号線としての機能を有し、図１０（Ｂ）の回路においては高電位線となる。また、配線３１７は低電位線となる。
次に、図１０（Ａ）、（Ｂ）に示す各素子の構成について説明する。
光電変換素子６０には、実施の形態１で説明したように、セレン系材料と導電層で構成された素子や、シリコン層によってｐｉｎ型の接合が形成された素子を用いることができる。
トランジスタ５１、トランジスタ５２、トランジスタ５３、およびトランジスタ５４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性を示す特徴を有している。
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ５１およびトランジスタ５３のリーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を用いたトランジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止することができる。
また、トランジスタ５２およびトランジスタ５４においても、リーク電流が大きいと、配線３１４または配線３１５に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい。
図１０（Ａ）の回路の動作の一例について図１１（Ａ）に示すタイミングチャートを用いて説明する。
図１１（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図に示す信号７０１は配線３１１（ＲＳ）の電位、信号７０２は配線３１２（ＴＸ）の電位、信号７０３は配線３１３（ＳＥ）の電位、信号７０４は電荷蓄積部（ＦＤ）の電位、信号７０５は配線３１５（ＯＵＴ）の電位に相当する。なお、配線３１６の電位は常時”Ｌｏｗ”、配線３１７の電位は常時”Ｈｉｇｈ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）（信号７０４）の電位が低下し始める。光電変換素子６０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて電荷蓄積部（ＦＤ）の電位（信号７０４）の低下速度は速くなる。すなわち、光電変換素子６０に照射する光の量に応じて、トランジスタ５２のソースとドレイン間のチャネル抵抗が変化する。
時刻Ｃにおいて、配線３１２の電位（信号７０２）を”Ｌｏｗ”とすると蓄積動作が終了し、電荷蓄積部（ＦＤ）の電位（信号７０４）は一定となる。ここで、当該電位は、蓄積動作中に光電変換素子６０が生成した電荷量により決まる。すなわち、光電変換素子に照射されていた光の量に応じて変化する。また、トランジスタ５１およびトランジスタ５３は、酸化膜半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積部（ＦＤ）の電位を一定に保つことが可能である。
なお、配線３１２の電位（信号７０２）を”Ｌｏｗ”とする際に、配線３１２と電荷蓄積部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中に光電変換素子６０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トランジスタ５１のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、トランジスタ５２のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。
時刻Ｄに、配線３１３の電位（信号７０３）を”Ｈｉｇｈ”にすると、トランジスタ５４が導通して選択動作が開始され、配線３１４と配線３１５が、トランジスタ５２とトランジスタ５４とを介して導通する。そして、配線３１５の電位（信号７０５）は、低下していく。なお、配線３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、配線３１５の電位（信号７０５）が低下する速さは、トランジスタ５２のソースとドレイン間の電流に依存する。すなわち、蓄積動作中に光電変換素子６０に照射されている光の量に応じて変化する。
時刻Ｅにおいて、配線３１３の電位（信号７０３）を”Ｌｏｗ”にすると、トランジスタ５４が遮断されて選択動作は終了し、配線３１５の電位（信号７０５）は、一定値となる。ここで、一定値となる値は、光電変換素子６０に照射されていた光の量に応じて変化する。したがって、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
より具体的には、光電変換素子６０に照射されている光が強いと、電荷蓄積部（ＦＤ）の電位、すなわちトランジスタ５２のゲート電圧は低下する。そのため、トランジスタ５２のソース−ドレイン間に流れる電流は小さくなり、配線３１５の電位（信号７０５）はゆっくりと低下する。したがって、配線３１５からは比較的高い電位を読み出すことができる。
逆に、光電変換素子６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、すなわち、トランジスタ５２のゲート電圧は高くなる。そのため、トランジスタ５２のソース−ドレイン間に流れる電流は大きくなり、配線３１５の電位（信号７０５）は速く低下する。したがって、配線３１５からは比較的低い電位を読み出すことができる。
次に、図１０（Ｂ）の回路の動作の例について図１１（Ｂ）に示すタイミングチャートを用いて説明する。なお、配線３１６の電位は常時”Ｈｉｇｈ”、配線３１７の電位は常時”Ｌｏｗ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線３１７の電位（”Ｌｏｗ”）に初期化され、リセット動作が開始される。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始める。
時刻Ｃ以降の動作は、図１１（Ａ）のタイミングチャートの説明を参照することができ、時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
なお、図１０（Ａ）に示す画素回路は、図１５に示すようにトランジスタ５２乃至トランジスタ５４を複数の画素で共用する形態としてもよい。図１５は垂直方向の複数の画素でトランジスタ５２乃至トランジスタ５４を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ５２乃至トランジスタ５４を共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。なお、図１５ではトランジスタ５２乃至トランジスタ５４が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上であってもよい。また、図１０（Ｂ）に示す画素回路においても同様な構成とすることができる。
また、本発明の一態様の画素回路は、図１２（Ａ）、（Ｂ）に示す構成であってもよい。
図１２（Ａ）に示す回路は、図１０（Ａ）に示す回路の構成からトランジスタ５３、配線３１６および配線３１７を省いた構成であり、配線３１１（ＲＳ）は光電変換素子６０のアノードに電気的に接続される。その他の構成は、図１０（Ａ）に示す回路と同じである。
図１２（Ｂ）に示す回路は、図１２（Ａ）に示す回路と構成要素は同じであるが、光電変換素子６０のアノードがトランジスタ５２のソースまたはドレインの一方と電気的に接続され、光電変換素子６０のカソードが配線３１１（ＲＳ）と電気的に接続される点で異なる。
図１２（Ａ）の回路は図１０（Ａ）の回路と同様に、図１１（Ａ）に示すタイミングチャートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部（ＦＤ）の電位は配線３１１（ＲＳ）の電位（”Ｈｉｇｈ”）に初期化され、リセット状態となる。以上がリセット動作の開始である。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始める。
時刻Ｃ以降の動作は、図１０（Ａ）の回路動作の説明を参照することができ、時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
図１２（Ｂ）の回路は、図１１（Ｃ）に示すタイミングチャートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”、配線３１２の電位（信号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｌｏｗ”のリセット状態となる。以上がリセット動作の開始である。なお、配線３１５電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始める。
時刻Ｃ以降の動作は、図１０（Ａ）の回路動作の説明を参照することができ、時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されていた光の量を知ることができる。
なお、図１２（Ａ）に示す画素回路は、図１６に示すようにトランジスタ５２およびトランジスタ５４を複数の画素で共用する形態としてもよい。図１６は垂直方向の複数の画素でトランジスタ５２およびトランジスタ５４を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ５２およびトランジスタ５４を共用してもよい。なお、図１６ではトランジスタ５２およびトランジスタ５４が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上であってもよい。また、図１２（Ｂ）に示す画素回路においても同様な構成とすることができる。
また、図１０（Ａ）、（Ｂ）および図１２（Ａ）、（Ｂ）では、トランジスタ５１が設けられている場合の例を示したが、本発明の一態様は、これに限定されない。図１３（Ａ）、（Ｂ）に示すように、トランジスタ５１を省くことも可能である。
また、画素回路に用いるトランジスタは、図１４（Ａ）または図１４（Ｂ）に示すように、トランジスタ５１、トランジスタ５２、およびトランジスタ５４にバックゲートを設けた構成であってもよい。図１４（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図１４（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。なお、図１４（Ａ）においては、バックゲートが配線３１４（ＧＮＤ）と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図１４（Ａ）、（Ｂ）は図１２（Ａ）に示す回路においてトランジスタにバックゲートを設けた例を示したが、同様の構成を図１０（Ａ）、（Ｂ）、図１２（Ｂ）、図１３（Ａ）、（Ｂ）に示す回路にも適用することもできる。また、一つの回路に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。
なお、図１４（Ａ）に示す画素回路は、図１７に示すようにトランジスタ５１およびトランジスタ５４を複数の画素で共用する形態としてもよい。また、図１４（Ｂ）に示す画素回路は、図１８に示すようにトランジスタ５２およびトランジスタ５４を複数の画素で共用する形態としてもよい。
本実施の形態は、他の実施の形態および実施例に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、画素回路の駆動方法の一例について説明する。
実施の形態２で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバルシャッタ方式とローリングシャッタ方式が知られている。
図１９（Ａ）は、グローバルシャッタ方式におけるタイミングチャートである。なお、図１９（Ａ）は、マトリクス状に複数の画素回路を有し、当該画素回路に図１０（Ａ）の回路を有する撮像装置を例として、第１行目から第ｎ行目（ｎは３以上の自然数）の画素回路の動作を説明するものである。なお、下記の動作説明は、図１０（Ｂ）、図１２（Ａ）、（Ｂ）、および図１３（Ａ）、（Ｂ）に示す回路にも適用することができる。
図１９（Ａ）において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１１（ＲＳ）に入力される信号である。また、信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１２（ＴＸ）に入力される信号である。また、信号５０７、信号５０８、信号５０９は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１３（ＳＥ）に入力される信号である。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素回路がリセット動作を同時に行っている期間である。また、期間５２０は、各行の画素回路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行われているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体が動体であっても歪の小さい画像を取得することができる。
一方、図１９（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートである。なお、信号５０１乃至５０９は図１９（Ａ）の説明を参照することができる。期間６１０は１回の撮像に要する期間である。また、期間６１１、期間６１２、期間６１３は、それぞれ第１行目、第２行目、第ｎ行目のリセット期間である。また、期間６２１、期間６２２、期間６２３は、それぞれ第１行目、第２行目、第ｎ行目の蓄積動作期間である。また、期間６３１は、１行目の画素回路が選択動作を行っている期間である。このように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、一行目の最終行目では撮像のタイミングが大きく異なるため、動体が被写体である場合は歪の大きい画像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了するまで、電荷蓄積部（ＦＤ）の電位を長時間保つ必要がある。電荷蓄積部（ＦＤ）の電位の長時間の保持は、トランジスタ５１などにチャネル形成領域を酸化物半導体で形成した極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ５１などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、オフ電流が高いために電荷蓄積部（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態および実施例に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図２０（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図２０（Ａ）は上面図であり、図２０（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図２０（Ｂ）に相当する。また、図２０（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図２６（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
ここで、導電層１４０はソース電極、導電層１５０はドレイン電極、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極としてそれぞれ機能することができる。
また、図２０（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極」は、「配線」と言い換えることもできる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、本発明の一態様のトランジスタは、図２１（Ａ）、（Ｂ）に示す構成であってもよい。図２１（Ａ）はトランジスタ１０２の上面図であり、図２１（Ａ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図２１（Ｂ）に相当する。また、図２１（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図２６（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）に示す構成であってもよい。図２２（Ａ）はトランジスタ１０３の上面図であり、図２２（Ａ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図２２（Ｂ）に相当する。また、図２２（Ａ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図２６（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極、導電層１５０はドレイン電極、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極としてそれぞれ機能することができる。
また、図２２（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図２３（Ａ）、（Ｂ）に示す構成であってもよい。図２３（Ａ）はトランジスタ１０４の上面図であり、図２３（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図２３（Ｂ）に相当する。また、図２３（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図２６（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図２３（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極とソース電極およびドレイン電極間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図２４（Ａ）、（Ｂ）に示す構成であってもよい。図２４（Ａ）はトランジスタ１０５の上面図であり、図２４（Ａ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図２６（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極として作用させることができる。
また、本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）に示す構成であってもよい。図２５（Ａ）はトランジスタ１０６の上面図であり、図２５（Ａ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図２６（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極およびドレイン電極として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極およびドレイン電極として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２６（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図２６（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
また、図２０乃至図２５におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２８（Ｂ）、（Ｃ）または図２８（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
図２８（Ａ）は酸化物半導体層１３０の上面図であり、図２８（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図２８（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよい。図２９（Ａ）はトランジスタ１０７の上面図であり、図２９（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）に示す構成であってもよい。図３０（Ａ）はトランジスタ１０８の上面図であり、図３０（Ａ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図３５（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）に示す構成であってもよい。図３１（Ａ）はトランジスタ１０９の上面図であり、図３１（Ａ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３２（Ａ）、（Ｂ）に示す構成であってもよい。図３２（Ａ）はトランジスタ１１０の上面図であり、図３２（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図３２（Ｂ）に相当する。また、図３２（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）に示す構成であってもよい。図３３（Ａ）はトランジスタ１１１の上面図であり、図３３（Ａ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図３３（Ｂ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３４（Ａ）、（Ｂ）に示す構成であってもよい。図３４（Ａ）はトランジスタ１１２の上面図であり、図３４（Ａ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図３５（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３５（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極）および導電層１５０（ドレイン電極）は、図３７（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、いずれの構成においても、ゲート電極である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させることができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとしてもよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明する。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合、トランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、例えば図２８（Ｂ）乃至図２８（Ｅ）に示すように、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比は必ずしも同一とならず、±２０％程度の差を有する。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極として作用する導電層１４０およびドレイン電極として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３８に示す。
図３８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図３８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図３８（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
図３８（Ｃ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図３８（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
図３８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図３８（Ｆ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ９５９には本発明の一態様の撮像装置を用いることができる。
本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。
本実施例では、サブミクロン領域のトップゲート型ＯＳトランジスタの１／ｆノイズを評価した結果を詳細に説明する。
図５２はトップゲートプロセスで作製されたＣＡＡＣ−ＯＳトランジスタの断面ＳＴＥＭ像である。ＣＡＡＣ−ＯＳは絶縁膜上にスパッタ法で成膜した。成膜にはＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩＧＺＯターゲットを用いた。また、ＣＡＡＣ−ＯＳの膜厚は４５ｎｍ、ゲート絶縁膜（酸化シリコン）の膜厚は１８．５ｎｍとした。作製したトランジスタのチャネル長Ｌは０．８μｍおよび０．３５μｍとした。
１／ｆ ｎｏｉｓｅ測定は、Ａｇｉｌｅｎｔ製Ｅ４７２５Ａによって、温度調節機能（２１３Ｋ乃至４７３Ｋ）付きＣａｓｃａｄｅ Ｍｉｃｒｏｔｅｃｈ製ＳＵＭＭＩＴ １１０００Ｂ−Ｍプローバを用い、暗環境下で測定した。被測定サンプルのサブミクロンＣＡＡＣ−ＯＳトランジスタは、チャネル長Ｌ＝０．３５μｍ、０．４５μｍ、０．５μｍ、０．８μｍ、チャネル幅Ｗ＝１０μｍとした。また、比較のため、チャネル長０．８μｍおよび０．３５μｍのＳｉトランジスタ（ＮＭＯＳ、ＰＭＯＳ）も測定した。測定条件において、ドレイン電圧（Ｖｄ）は全て５０ｍＶとした。図５３にチャネル長Ｌ＝０．３５μｍ、０．４５μｍ、０．５μｍ、０．８μｍ、チャネル幅Ｗ＝１０μｍのＣＡＡＣ−ＯＳトランジスタの静特性（Ｖｄ＝５０ｍＶ）を示す。
図５４（Ａ）、（Ｂ）に、ＣＡＡＣ−ＯＳトランジスタ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのｄｒａｉｎ−ｃｕｒｒｅｎｔ ｓｐｅｃｔｒａｌ ｄｅｎｓｉｔｙ （ＳＩｄ）の周波数依存性（ドレイン電流Ｉｄ＝１μＡ）の測定データを示す。図５４（Ａ）はチャネル長Ｌ＝０．８μｍ、チャネル幅Ｗ＝１０μｍのデータであり、図５４（Ｂ）はチャネル長Ｌ＝０．３５μｍ、チャネル幅Ｗ＝１０μｍのデータである。ここで、各トランジスタでゲートバイアス条件が異なるため、断定的な評価はできないが、ＮＭＯＳトランジスタよりＣＡＡＣ−ＯＳトランジスタのノイズレベルが低い傾向となっている。
図５５に複数のチャネル長（Ｌ＝０．３５μｍ、０．４５μｍ、０．５μｍ、０．８μｍ）、チャネル幅Ｗ＝１０μｍに於けるＣＡＡＣ−ＯＳトランジスタのＳＩｄの周波数依存性を示す。また、図５６（Ａ）、（Ｂ）に複数のＩｄ（Ｉｄ＝１．００μＡ、１．５８μＡ、２．５１μＡ、３．９８μＡ）に於けるＳＩｄの周波数依存性を示す。また、図５７（Ａ）、（Ｂ）に、複数の温度（２４８Ｋ、２９８Ｋ、３４８Ｋ）に於けるＳＩｄの周波数依存性を示す。いずれの電流においてもＮＭＯＳトランジスタのような１／ｆの直線からのずれ（こぶ）がＣＡＡＣ−ＯＳトランジスタでは見られない。当該こぶは、キャリアのｇｅｎｅｒａｔｉｏｎ−ｒｅｃｏｍｂｉｎａｔｉｏｎ（ＧＲ）に起因するｒａｎｄｏｍ ｔｅｌｅｇｒａｐｈ ｓｉｇｎａｌ （ＲＴＳ） ｎｏｉｓｅが強く現れていると考えられる。
ＣＡＡＣ−ＯＳはワイドバンドギャップ材料であり、ｖａｌｅｎｃｅ ｂａｎｄ上端が平らであり正孔が重いという特徴がある。すなわちＣＡＡＣ−ＯＳトランジスタではキャリアのＧＲが起こりにくいと考えられる。これは、ＣＡＡＣ−ＯＳトランジスタのイメージセンサへの応用において重要な利点である。
図５８（Ａ）、（Ｂ）、図５９は、３０Ｈｚにおけるｎｏｒｍａｌｉｚｅｄ ｄｒａｉｎ−ｃｕｒｒｅｎｔ ｓｐｅｃｔｒａｌ ｄｅｎｓｉｔｙ （ＳＩｄ／Ｉｄ２） のｇａｔｅ ｏｖｅｒｄｒｉｖｅ ｖｏｌｔａｇｅ（Ｖｇｓ−Ｖｔｈ）依存性を測定した結果である。図５８（Ａ）は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタおよびＣＡＡＣ−ＯＳトランジスタ（Ｌ＝０．８μｍ）の比較、図５８（Ｂ）は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタおよびＣＡＡＣ−ＯＳトランジスタ（Ｌ＝０．３５μｍ）の比較、図５９は、Ｌ長の異なるＣＡＡＣ−ＯＳトランジスタ（Ｌ＝０．３５μｍ、０．４５μｍ、０．５μｍ、０．８μｍ）の比較である。
ＳＩｄ／Ｉｄ２が（Ｖｇｓ−Ｖｔｈ）−２に比例するときは、ｃａｒｒｉｅｒ ｎｕｍｂｅｒ ｆｌｕｃｔｕａｔｉｏｎモデルが適用できる。また、（Ｖｇｓ−Ｖｔｈ）−１に比例するときは、ｍｏｂｉｌｉｔｙ ｆｌｕｃｔｕａｔｉｏｎ（Δμ）モデルが適用できる。
なお、チャネル長Ｌ＝２０μｍのＯＳトランジスタでΔμモデルが適用できることも報告されている。すなわち、ＣＡＡＣ−ＯＳトランジスタでは、１／ｆノイズはキャリアの散乱に起因し、ｃａｒｒｉｅｒ ｎｕｍｂｅｒ ｆｌｕｃｔｕａｔｉｏｎが見えにくい。すなわち、ＧＲが起こりにくいことを示している。
図６０に、３０ＨｚにおけるＳＩｄ／Ｉｄ２の値から算出したＨｏｏｇｅ’ｓ ｐａｒａｍｅｔｅｒ（αＨ）とＩｄの関係を示す。αＨが平坦部を有するＩｄ範囲においてΔμモデルが適用され、Ｌ＝０．３５μｍのＣＡＡＣ−ＯＳトランジスタのαＨは、約７×１０−５と算出される。また、Ｌ＝０．８μｍのＣＡＡＣ−ＯＳトランジスタのαＨは、約９×１０−５と算出される。
図６１（Ａ）、（Ｂ）それぞれに、Ｌ＝０．８μｍおよびＬ＝０，３５μｍのＣＡＡＣ−ＯＳトランジスタの３０Ｈｚ、Ｉｄ＝１μＡにおけるＳＩｄ／Ｉｄ２の温度依存性を示す。ＣＡＡＣ−ＯＳトランジスタは、高温になる程ＳＩｄ／Ｉｄ２が減る傾向を示しているが温度依存性はＮＭＯＳトランジスタに対して小さい。
図６２（Ａ）、（Ｂ）それぞれに各種温度下で測定したＬ＝０．８μｍ、０．３５μｍのＰＭＯＳトランジスタおよびＣＡＡＣ−ＯＳトランジスタのμＦＥの関係を示す。ＳＩｄ／Ｉｄ２はμＦＥと負の相関を示している。
また、ＰＭＯＳトランジスタのμＦＥは高温で下がるがＣＡＡＣ−ＯＳトランジスタのμＦＥは上がっており、異なる傾向を示している。これは、ＰＭＯＳトランジスタにおいてμＦＥを決めている原理、具体的には格子散乱、とは異なる散乱によって、ＣＡＡＣ−ＯＳトランジスタのμＦＥが決まっていることを示唆している。なお、Ａｒｒｈｅｎｉｕｓ ｅｑｕａｔｉｏｎによりＣＡＡＣ−ＯＳトランジスタのμＦＥのａｃｔｉｖａｔｉｏｎ ｅｎｅｒｇｙ（Ｅａ）は、Ｌ／Ｗ＝０．８μｍ／５０μｍでは約３０ｍｅＶ、Ｌ／Ｗ＝０．３５μｍ／５０μｍでは約２０ｍｅＶとそれぞれ算出された。
図６３（Ａ）、（Ｂ）に、図６１（Ａ）、（Ｂ）のＳＩｄ／Ｉｄ２の温度依存性からＡｒｒｈｅｎｉｕｓ ｅｑｕａｔｉｏｎにより算出したＳＩｄ／Ｉｄ２のａｃｔｉｖａｔｉｏｎ ｅｎｅｒｇｙとドレイン電流の関係を示す。ａｃｔｉｖａｔｉｏｎ ｅｎｅｒｇｙは、図６３（Ｂ）に示すように、Ｌ／Ｗ＝０．３５μｍ／５０μｍでは概ね４０乃至７０ｍｅＶの範囲に収まっており、図６３（Ａ）に示すように、Ｌ／Ｗ＝０．８μｍ／５０μｍでは概ね３０乃至６０ｍｅＶの範囲に収まっている。ＣＡＡＣ−ＯＳトランジスタでは、３０乃至７０ｍｅＶ程度のエネルギー障壁によって伝導電子が散乱されていることが示唆される。
上述したように、ＣＡＡＣ−ＯＳトランジスタの１／ｆノイズを評価した。ＣＡＡＣ−ＯＳトランジスタの１／ｆ ｎｏｉｓｅはＮＭＯＳトランジスタおよびＰＭＯＳトランジスタと比較しても良好で、かつ、サブミクロン領域でもｃａｒｒｉｅｒ ｎｕｍｂｅｒ ｆｌｕｃｔｕａｔｉｏｎが見えにくく、温度依存性も少ないことが示された。これらのデバイス特性は、ＣＡＡＣ−ＯＳトランジスタをイメージセンサなどのアナログＬＳＩに応用する際に有効となる。
本実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
３１ 開口部
３２ 開口部
４０ シリコン基板
４１ 絶縁層
４１ａ 絶縁層
４１ｂ 絶縁層
４２ 絶縁層
４２ａ 絶縁層
４２ｂ 絶縁層
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５８ 容量素子
５９ 活性層
６０ 光電変換素子
６１ 光電変換層
６２ 透光性導電層
６３ 半導体層
６４ 半導体層
６５ 半導体層
６６ 電極
６６ａ 導電層
６６ｂ 導電層
６７ 隔壁
７１ 配線
７２ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７７ａ 導電層
７７ｂ 導電層
７８ 配線
７９ 配線
８０ 絶縁層
８１ 導電体
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ 配線
３１６ 配線
３１７ 配線
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 期間
５１１ 期間
５２０ 期間
５３１ 期間
６１０ 期間
６１１ 期間
６１２ 期間
６１３ 期間
６２１ 期間
６２２ 期間
６２３ 期間
６３１ 期間
７０１ 信号
７０２ 信号
７０３ 信号
７０４ 信号
７０５ 信号
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９２１ 筐体
９２２ シャッターボタン
９２３ マイク
９２５ レンズ
９２７ 発光部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５５ ボタン
９５６ 入出力端子
９５７ マイク
９５９ カメラ
１２００ 領域
１３００ 領域
１４００ 領域
１５００ 絶縁層
１５１０ 遮光層
１５２０ 有機樹脂層
１５３０ａ カラーフィルタ
１５３０ｂ カラーフィルタ
１５３０ｃ カラーフィルタ
１５４０ マイクロレンズアレイ
１５５０ 光学変換層

Claims (6)

  1. 光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有する撮像装置であって、
    前記第１のトランジスタ乃至前記第４のトランジスタは、活性層に酸化物半導体を有し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記光電変換素子の一方の電極と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の一方と、前記光電変換素子の一方の電極とは、前記第１のトランジスタのソース電極またはドレイン電極の一方と前記光電変換素子の一方の電極との間に位置する絶縁層に設けられた第１の開口部において電気的な接続部を有し、
    前記第１の開口部は、前記第１のトランジスタのソース電極またはドレイン電極の一方と前記光電変換素子の一方の電極とが重なる領域において単数で設けられていることを特徴とする撮像装置。
  2. 請求項１において、
    前記第１のトランジスタのソース電極またはドレイン電極の他方と、前記第２のトランジスタのゲート電極とは、前記第１のトランジスタのソース電極またはドレイン電極の他方と前記第２のトランジスタのゲート電極との間に位置する絶縁層に設けられた第２の開口部において電気的な接続部を有し、前記第２の開口部は、前記第１のトランジスタのソース電極またはドレイン電極の他方と前記第２のトランジスタのゲート電極とが重なる領域において単数で設けられていることを特徴とする撮像装置。
  3. 請求項１または２のいずれか一項において、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、容量素子の一方の電極と電気的に接続されていることを特徴とする撮像装置。
  4. 請求項１乃至３のいずれか一項において、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
  5. 請求項１乃至４のいずれか一項において、
    前記光電変換素子は、光電変換層にセレンを有することを特徴とする撮像装置。
  6. 請求項１乃至５のいずれか一項に記載の撮像装置と、
    表示装置と、
    を有することを特徴とする電子機器。
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