JP5530083B2 - 光センサ - Google Patents

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Description

本発明は、多機能な光センサに関する。
照度センサは、明るさを検出する光センサである。例えば、周囲の明るさに応じて、ディスプレイの輝度を調整したり、光源の点灯／消灯を行うのに利用される。従って、照度センサには、人間の視感度に近似した分光感度特性が求められる。人間の視感度は、波長５００ｎｍ〜６００ｎｍの間にピークを有する比視感度曲線で表される。
受光素子としては、シリコンフォトダイオードが最も一般的に使用されている。シリコンフォトダイオードの分光感度は、一般にピークが波長６００ｎｍ〜７００ｎｍにあり、その感度は波長３００ｎｍ〜１１００ｎｍに広く分布している。このため、シリコンフォトダイオードを照度センサに使用する場合には、視感度補正を行う必要がある。
例えば、視感度補正を行う方法の１つとして、図２０（Ａ）及び（Ｂ）に示すように、通常のシリコンフォトダイオード「ＰＤ１」と、赤外光側に感度を有するフォトダイオード「ＰＤ２」とを用意し、それぞれの受光電流の差分をとる方法がある。各々の受光電流の差分をとることで、図２０（Ｃ）に示すように、人間の視感度と近似した分光感度特性を得ることができる。
一方、隣接する受光素子間を素子分離する方法としては、ｐｎ接合形成後に素子分離用のトレンチ溝を形成して、リーク電流によるクロストークの発生を防止する方法が提案されている（特許文献１）。同様の目的で、カメラ用の測光（ＡＥ）機能を搭載したオートフォーカス（ＡＦ）センサにおいて、ＡＦフォトダイオードとＡＥフォトダイオードとの間に、回路を介在させた構成が提案されている（特許文献２）。
特開２００１−３５２０９４号公報 特開２００４−１０４０８４号公報
本出願人は、安価で多機能な光センサを開発するために、紫外光センサと可視光センサの双方を備える光センサデバイスを考案した。デバイスの一例を、図２１（Ａ）及び（Ｂ）に示す。図示した通り、このデバイスでは、可視光センサとしての受光素子「ＰＤ１」と受光素子「ＰＤ２」が、シリコン基板上に隣り合うように形成されている。また、紫外光センサとしての受光素子「ＵＶ-ＰＤ」が、シリコン基板上にシリコン酸化膜等の絶縁膜を介して形成された半導体層に形成されている。
即ち、紫外光センサは、いわゆるＳＯＩ構造の半導体層に形成されている。このように、受光素子ＰＤ１及び受光素子ＰＤ２と受光素子ＵＶ-ＰＤとを、絶縁膜を介して同一のシリコン基板上に作製することで、紫外光センサと可視光センサの双方を備える光センサデバイスを得ることができる。
特に、上記の光センサデバイスを安価に提供することを考えると、デバイスの構造を簡略化し、かつチップ面積を少なく抑えることが必要となる。このような観点から、図２１（Ａ）及び（Ｂ）に示す光センサデバイスには、更に改良の余地がある。例えば、受光素子ＰＤ１と受光素子ＰＤ２とがシリコン基板上に隣り合うように形成されているが、チップ面積を縮小するために受光素子ＰＤ１と受光素子ＰＤ２とを近接させて形成すると、シリコン基板は半導体であるために、隣り合う受光素子ＰＤ１と受光素子ＰＤ２との間にリーク電流が流れてしまうという問題がある。
隣接するフォトダイオード間にリーク電流が流れると、光が当っていない場合の暗電流が測定できない。即ち、光が当ったか否かに拘らずリーク電流が流れるため、光を検出する光センサとしての役割を果たせなくなる。これでは、実質的に安価で多機能な光センサを提供できない。
一方、特許文献１のように、シリコン基板にトレンチ溝を形成した構造は、製造工程が煩雑化するという欠点があるため採用することができない。また、特許文献２のように、受光素子ＰＤ１と受光素子ＰＤ２との間のシリコン基板にトランジスタを配置する構造も考えられるが、受光素子ＰＤ１と受光素子ＰＤ２との間のリーク電流がなくなったとしても、トランジスタと受光素子との間でリーク電流が生じる恐れがある。
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、同一基板上で隣り合う素子間でのリーク電流を抑制して、紫外光センサと可視光センサの双方を備える安価で多機能な光センサを提供することにある。
上記目的を達成するために請求項１に記載の光センサは、シリコン基板、該シリコン基板上に形成された絶縁膜、及び該絶縁膜上に形成されたシリコン半導体層を備えたＳＯＩ基板の、前記絶縁膜上の前記シリコン半導体層に形成され、紫外光に感度を有する第１の受光素子と、前記絶縁膜下の前記シリコン基板に形成されると共に、ＳＯＩ基板の主面に沿った面方向において前記第１の受光素子が形成された第１の領域に隣り合う第２の領域に形成され、可視光又は赤外光に感度を有する第２の受光素子と、前記絶縁膜下の前記シリコン基板に形成されると共に、前記面方向において前記第１の受光素子が形成された前記第１の領域に隣り合う第３の領域に形成され、可視光又は赤外光に感度を有する第３の受光素子と、を備え、前記面方向において、前記第３の領域が前記第２の領域とは予め定めた距離だけ離間して配置されると共に、前記第１の領域が前記第２の領域及び前記第３の領域の各々とは前記距離よりも短い距離だけ離間して配置されている。
請求項２に記載の光センサは、請求項１に記載の発明において、前記第３の受光素子は、前記第２の受光素子とは異なる波長の可視光又は赤外光に感度を有することを特徴としている。
請求項３に記載の光センサは、請求項１又は２に記載の発明において、前記シリコン半導体層及び前記シリコン半導体層上に形成され、前記第１の受光素子、前記第２の受光素子及び前記第３の受光素子の各々を制御する制御回路を更に備えたことを特徴としている。
請求項４に記載の光センサは、請求項１〜３の何れか１項に記載の発明において、前記面方向において、前記第１の領域、前記第２の領域、及び前記第３の領域が、前記第２の領域、前記第１の領域、及び前記第３の領域の順序で一次元状に配置されたことを特徴としている。
請求項５に記載の光センサは、請求項１〜３の何れか１項に記載の発明において、前記面方向において、前記第１の領域、前記第２の領域、及び前記第３の領域が、前記第１の領域及び前記第２の領域の配列方向と前記第１の領域及び前記第３の領域の配列方向とが交差するように配置されたことを特徴としている。
請求項６に記載の光センサは、請求項５に記載の発明において、前記面方向において、前記第２の領域を通り且つ前記第１の領域及び前記第３の領域の配列方向と平行な方向と、前記第３の領域を通り且つ前記第１の領域及び前記第２の領域の配列方向と平行な方向とが交差する位置に、前記制御回路が配置されたことを特徴としている。
請求項７に記載の光センサは、請求項６に記載の発明において、前記制御回路が増幅回路を含み、該増幅回路が前記制御回路内において前記第２の領域及び前記第３の領域により近い位置に配置されたことを特徴としている。
請求項８に記載の光センサは、請求項１〜７の何れか１項に記載の発明において、前記面方向において、前記第２の領域と前記第３の領域とが、前記第２の受光素子と前記第３の受光素子との間のリーク電流が１×１０−９Ａ以下となる距離だけ離間されたことを特徴としている。
請求項９に記載の光センサは、請求項１〜７の何れか１項に記載の発明において、前記面方向において、前記第２の領域と前記第３の領域とが、１２０μｍ以上離間されたことを特徴としている。
請求項１０に記載の光センサは、請求項１〜９の何れか１項に記載の発明において、前記第１の受光素子、前記第２の受光素子、及び第３の受光素子の各々が、ｐ型拡散領域とｎ型拡散領域とが前記面方向に配列されたｐｎ接合フォトダイオードであることを特徴としている。
本発明の光センサによれば、同一基板上で隣り合う素子間でのリーク電流を抑制して、紫外光センサと可視光センサの双方を備える安価で多機能な光センサを提供することができる、という効果がある。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
（第１の実施の形態）
＜光センサ＞
図１は本発明の第１の実施の形態に係る光センサの概略平面図である。図１に示す平面図では、複数のフォトダイオード及び制御回路の形成領域を図示している。図１に示すように、本実施の形態に係る光センサは、複数のフォトダイオードが配列されたフォトダイオードアレイ１０と、各フォトダイオードを制御する制御回路１１とが、後述するＳＯＩ（Silicon On Insulator）基板１２上に１チップで形成された、いわゆる「フォトＩＣ」である。
フォトダイオードアレイ１０は、視感度補正がされていない通常のシリコンフォトダイオードＰＤ１、赤外光に感度を有するフォトダイオードＰＤ２、及び紫外光に感度を有するフォトダイオードＵＶ−ＰＤの３種類のフォトダイオードを備えている。この例では、各種類につき１個ずつ、合計３個のフォトダイオードを備えている。
通常のシリコンフォトダイオードＰＤ１は、図２０（Ｂ）に示したように、一般にピークが波長６００ｎｍ〜７００ｎｍにあり、波長３００ｎｍ〜１１００ｎｍの広い範囲に感度を有している。紫外光に感度を有するフォトダイオードＵＶ−ＰＤは、波長４００ｎｍ以下の紫外領域の光に感度を有するフォトダイオードである。
赤外光に感度を有するフォトダイオードＰＤ２は、主に波長８００ｎｍ〜１１００ｎｍの赤外領域に感度を有するフォトダイオードである。一般に、可視領域は波長４００ｎｍ〜８００ｎｍの範囲とされるが、人間が検知できる可視光の主たる範囲は４４０ｎｍ〜７００ｎｍである。従って、フォトダイオードＰＤ２としては、例えば、図２０（Ｂ）に示したように、ピークが波長８００ｎｍ近傍にあり、波長５００ｎｍ〜１１００ｎｍの範囲に感度を有する（即ち、可視領域にも感度を有する）フォトダイオードを用いることができる。
制御回路１１は、後述する増幅回路を含む各種回路が集積された集積回路である。制御回路１１は、各フォトダイオードを制御すると共に、各フォトダイオードの出力信号（電流）を増幅し、視感度補正等の各種の演算処理を行う。
制御回路１１は、長方形状に形成されている。フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤは、制御回路１１に隣り合うように配置され、制御回路１１の長辺の一辺に沿って配列されている。フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤの各々は、矩形状の領域に形成されている。フォトダイオードＰＤ１とＰＤ２とは、フォトダイオードＵＶ−ＰＤを間に挟んで、その両側に配置されている。フォトダイオードＰＤ１、ＰＤ２の各々は、ＵＶ−ＰＤの所定の１辺とＰＤ１の１辺とが互いに対向し、ＵＶ−ＰＤの所定の１辺に対向する１辺とＰＤ２の１辺とが互いに対向するように、フォトダイオードＵＶ−ＰＤに近接して配置されている。即ち、３種類のフォトダイオードは、制御回路１１の隣に、ＰＤ１、ＵＶ−ＰＤ、ＰＤ２の順序で、近接させて一次元状に配列されている。
図２は図１の光センサのフォトダイオードアレイ部分のＡ-Ａ線断面図である。図３は図１の光センサの制御回路部分のＢ-Ｂ線断面図である。図３は実際の断面図でなく、制御回路１１を構成する１個のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）で制御回路を模式的に表したものである。
図２及び図３に示すように、光センサは、シリコン基板１４上に、酸化シリコン（ＳｉＯ２）絶縁膜１６、単結晶シリコンからなるシリコン半導体層１８が形成されたＳＯＩ基板１２を備えている。シリコン半導体層１８は、数ｎｍ〜数十ｎｍの厚さで薄膜形成されている。本実施の形態では、シリコン基板１４としてｐ型シリコン基板を用いている。以下では、シリコン基板１４は、適宜、ｐ型シリコン基板１４と称する。また、酸化シリコン絶縁膜１６は、適宜、絶縁膜１６と略称する
概略的に全体像を説明すると、フォトダイオードＰＤ１及びＰＤ２は、シリコン基板１４に形成されており、フォトダイオードＵＶ−ＰＤ及びＭＯＳＦＥＴの主要部（ソース・ドレイン・チャネル領域）は、絶縁膜１６上のシリコン半導体層１８に形成されている。即ち、フォトダイオードＵＶ−ＰＤ及び制御回路１１の各々は、フォトダイオードＰＤ１及びＰＤ２とは、ＳＯＩ基板１２の酸化シリコン絶縁膜１６で絶縁されている。以下、断面図から積層構造を詳細に説明する。
まず、図２を参照して、フォトダイオードアレイ１０の構造について説明する。シリコン基板１４の表面近傍には、フォトダイオードＰＤ１及びＰＤ２が形成されている。一方、絶縁膜１６上のシリコン半導体層１８には、フォトダイオードＵＶ−ＰＤが形成されている。シリコン半導体層１８は、フォトダイオードＵＶ−ＰＤを残して酸化され、フォトダイオードＵＶ−ＰＤ等の周囲には、酸化シリコンからなるＬＯＣＯＳ酸化膜１９が形成されている。そして、フォトダイオードアレイ１０の表面は、絶縁性の平坦化膜２０で平坦化されている。フォトダイオードアレイ１０は、平坦化膜２０側が受光面である。
フォトダイオードＰＤ１は、ｐ型シリコン基板１４にｎ型不純物を低濃度で拡散させた領域であるｎ-ウエル２２を備えている。ｎ-ウエル２２内には、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域２４と、ｐ型不純物を高濃度で拡散させたｐ＋型拡散領域２６とが形成されている。即ち、フォトダイオードＰＤ１は、ｎ＋型拡散領域２４とｐ＋型拡散領域２６とが、シリコン基板１４に対し基板の主面に沿った方向（面方向）に配置されている。なお、シリコン基板１４の面方向とＳＯＩ基板１２の面方向とは同義である。ｎ-ウエル２２及びｎ＋型拡散領域２４はｎ型領域である。これらｎ型領域とｐ＋型拡散領域２６との間にｐｎ接合が形成されている。ｎ＋型拡散領域２４とｐ＋型拡散領域２６との間の不純物濃度が低い領域に、空乏層が形成される。この空乏層に吸収された光により起電力が発生する。
ｎ＋型拡散領域２４は、カソード電極４０の一端に電気的に接続されている。カソード電極４０は、絶縁膜１６、ＬＯＣＯＳ酸化膜１９及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。一方、ｐ＋型拡散領域２６は、アノード電極４２の一端に電気的に接続されている。アノード電極４２は、絶縁膜１６、ＬＯＣＯＳ酸化膜１９及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。
フォトダイオードＰＤ２は、ｐ型シリコン基板１４にｎ型不純物を低濃度で拡散させた領域であるｎ-ウエル２８を備えている。ｎ-ウエル２８内には、ｐ型不純物を高濃度で拡散させたｐ＋型拡散領域３０と、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域３２とが形成されている。即ち、フォトダイオードＰＤ２は、ｐ＋型拡散領域３０とｎ＋型拡散領域３２とが、シリコン基板１４に対し基板の面方向に配置されている。ｎ-ウエル２８及びｎ＋型拡散領域３２はｎ型領域である。これらｎ型領域とｐ＋型拡散領域３０との間にｐｎ接合が形成されている。ｐ＋型拡散領域３０とｎ＋型拡散領域３２との間の不純物濃度が低い領域に、空乏層が形成される。この空乏層に吸収された光（赤外光）により起電力が発生する。
ｐ＋型拡散領域３０は、アノード電極４８の一端に電気的に接続されている。アノード電極４８は、絶縁膜１６、ＬＯＣＯＳ酸化膜１９及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。ｎ＋型拡散領域３２は、カソード電極５０の一端に電気的に接続されている。カソード電極５０は、絶縁膜１６、ＬＯＣＯＳ酸化膜１９及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。
フォトダイオードＵＶ-ＰＤは、上述した通り、酸化シリコン絶縁膜１６上に在るシリコン半導体層１８に形成されている。即ち、フォトダイオードＵＶ-ＰＤは、酸化シリコン絶縁膜１６を介して、ｐ型シリコン基板１４の上方に形成されている。
フォトダイオードＵＶ-ＰＤは、シリコン半導体層１８内に、ｎ型不純物を高濃度で拡散させた領域であるｎ＋型拡散領域３４、ｐ型不純物を低濃度で拡散させた領域であるｐ−型拡散領域３６、及びｐ型不純物を高濃度で拡散させた領域であるｐ＋型拡散領域３８を備えている。ｐ−型拡散領域３６はｎ＋型拡散領域３４に隣接し、ｐ＋型拡散領域３８はｐ−型拡散領域３６に隣接するように形成されている。即ち、フォトダイオードＵＶ-ＰＤは、ｎ＋型拡散領域３４、ｐ−型拡散領域３６、及びｐ＋型拡散領域３８が、シリコン基板１４に対し基板の面方向（同時にシリコン半導体層１８の面方向でもある）にこの順序で配置されている。
ｐ−型拡散領域３６及びｐ＋型拡散領域３８はｐ型領域である。これらｐ型領域とｎ＋型拡散領域３４との間にｐｎ接合が形成されている。ｎ＋型拡散領域３４とｐ＋型拡散領域３８との間にある不純物濃度が低いｐ−型拡散領域３６に空乏層が形成される。この空乏層に吸収された光（紫外光）により起電力が発生する。
ｎ＋型拡散領域３４は、カソード電極４４の一端に電気的に接続されている。カソード電極４４は、平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。ｐ＋型拡散領域３８は、アノード電極４６の一端に電気的に接続されている。アノード電極４６は、平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。
次に、図３を参照して、制御回路１１を構成するＭＯＳＦＥＴの構造について説明する。図３では、ＭＯＳＦＥＴの一例としてｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を図示している。シリコン半導体層１８には、上述したフォトダイオードＵＶ−ＰＤ以外に、ＭＯＳＦＥＴを含む制御回路１１の一部が形成されている。シリコン半導体層１８は、ＭＯＳＦＥＴ部分を残して酸化され、ＭＯＳＦＥＴ部分の周囲には、酸化シリコンからなるＬＯＣＯＳ酸化膜１９が形成されている。
ＭＯＳＦＥＴは、シリコン半導体層１８内に、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域からなるソース５２、ｐ型不純物を低濃度で拡散させたｐ−型拡散領域からなるチャネル領域５４、及びｎ型不純物を高濃度で拡散させたｎ＋型拡散領域からなるドレイン５６を備えている。ソース５２はチャネル領域５４に隣接し、ドレイン５６はチャネル領域５４に隣接するように形成されている。即ち、ＭＯＳＦＥＴは、ソース５２、チャネル領域５４、及びドレイン５６が、シリコン基板１４に対し基板の面方向（同時にシリコン半導体層１８の面方向でもある）にこの順序で配置されている。
また、ＭＯＳＦＥＴは、シリコン半導体層１８に形成されたチャネル領域５４上に、多結晶シリコンにｎ型不純物を高濃度で拡散させたｎ＋型拡散領域からなるゲート５８を備えている。ゲート５８とチャネル領域５４との間、ゲート５８の側面等、ゲート５８の周囲には、絶縁膜１６と同じ酸化シリコンからなるゲート絶縁膜６０が設けられている。ゲート５８は、ゲート絶縁膜６０によって、シリコン半導体層１８に形成されたソース５２、チャネル領域５４、及びドレイン５６とは絶縁されている。そして、制御回路１１の表面は、絶縁性の平坦化膜２０で平坦化されている。
ソース５２は、ソース電極６２の一端に電気的に接続されている。ソース電極６２は、ゲート絶縁膜６０及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。ドレイン５６は、ドレイン電極６８の一端に電気的に接続されている。ドレイン電極６８は、ゲート絶縁膜６０及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。ゲート５８は、ゲート電極６６の一端に電気的に接続されている。ゲート電極６６は、ゲート絶縁膜６０及び平坦化膜２０を貫通すると共に、他端が平坦化膜２０から露出している。
なお、図３に示すＭＯＳＦＥＴ（ＮＭＯＳ）では、ゲート電極６６からゲート５８に正の電圧が印加されると、スイッチがオン状態となり、ソース５２からドレイン５６に向って電流が流れる。
次に、図４を参照して各電極の電気的な接続関係を説明する。カソード電極４０は、端子ｎｏｄｅ１に接続されている。アノード電極４２は、端子ｎｏｄｅ２に接続されている。アノード電極４８は、端子ｎｏｄｅ３に接続されている。カソード電極５０は、端子ｎｏｄｅ４に接続されている。カソード電極４４の他端は、端子ｎｏｄｅ５に接続されている。アノード電極４６の他端は、端子ｎｏｄｅ６に接続されている。ここでは、ＭＯＳＦＥＴの接続関係については、説明を省略する。
フォトダイオードＰＤ１のカソード電極４０に接続された端子ｎｏｄｅ１は、電源入力端子Ｖｄｄに接続されている。フォトダイオードＰＤ２のアノード電極４８に接続された端子ｎｏｄｅ３は、グラウンド端子Ｇｎｄに接続されている。フォトダイオードＰＤ１のアノード電極４２に接続された端子ｎｏｄｅ２と、フォトダイオードＰＤ２のカソード電極５０に接続された端子ｎｏｄｅ４との接続中点は、電流出力端子Ｉｏｕｔ１に接続されている。
また、フォトダイオードＵＶ-ＰＤのアノード電極４６に接続された端子ｎｏｄｅ６は、グラウンド端子Ｇｎｄに接続されている。フォトダイオードＵＶ-ＰＤのカソード電極４４に接続された端子ｎｏｄｅ５は、電流出力端子Ｉｏｕｔ２に接続されている。
フォトダイオードアレイ１０には、平坦化膜２０側から光が入射する。入射した可視光及び赤外光は、平坦化膜２０、ＬＯＣＯＳ酸化膜１９、絶縁膜１６等を透過して、フォトダイオードＰＤ１、ＰＤ２の各々で受光され、起電力が発生して光電流が流れる。入射した紫外光は、平坦化膜２０を透過して、フォトダイオードＵＶ-ＰＤで受光され、起電力が発生して光電流が流れる。バイアス電圧を印加することにより、これらの光電流を電極から外部に取り出すことができる。
＜等価回路と出力電流＞
図５は、本実施の形態に係る光センサの電気回路図である。図５に示すように、フォトダイオードＰＤ１では、カソード電極４０に接続された端子ｎｏｄｅ１からアノード電極４２に接続された端子ｎｏｄｅ２に向って光電流Ｉｐｈ１が流れる。一方、フォトダイオードＰＤ２では、カソード電極５０に接続された端子ｎｏｄｅ４からアノード電極４８に接続された端子ｎｏｄｅ３に向って光電流Ｉｐｈ２が流れる。従って、端子ｎｏｄｅ２と端子ｎｏｄｅ４との接続中点からは、光電流Ｉｐｈ１と光電流Ｉｐｈ２の差電流（Ｉｐｈ１−Ｉｐｈ２）が、電流出力端子Ｉｏｕｔ１に出力される。差電流を検出することで、赤外光の影響を打ち消すことができる。
また、フォトダイオードＵＶ-ＰＤでは、カソード電極４４に接続された端子ｎｏｄｅ５からアノード電極４６に接続された端子ｎｏｄｅ６に向って光電流Ｉｐｈ３が流れる。従って、端子ｎｏｄｅ５からは、光電流（−Ｉｐｈ３）が電流出力端子Ｉｏｕｔ２に出力される。電流出力端子Ｉｏｕｔ２から出力される光電流（−Ｉｐｈ３）を考慮して、差電流（Ｉｐｈ１−Ｉｐｈ２−Ｉｐｈ３）を検出することで、更に紫外光の影響を打ち消すことができる。これにより、人間の視感度に略一致した分光感度特性を得ることができる。
なお、上記の差電流の検出による視感度補正処理は、光センサの制御回路１１で行われる。各フォトダイオードの出力端子は、制御回路１１の入力端子に接続されている。各フォトダイオードで検出された光電流の値は、制御回路１１に入力される。制御回路１１の視感度補正部（図示せず）では、入力された光電流の値から「差電流」を演算し、紫外光及び赤外光の影響を排除して、視感度補正処理を行う。
＜素子間距離とリーク電流＞
フォトダイオードＰＤ１とＰＤ２とを隣り合うように配置した場合には、不純物イオンを注入して形成されたｎ-ウエル同士が隣り合うことになる。不純物イオンは注入時に横方向に拡散し、不純物イオンの濃度勾配は急峻とはいえない。従って、設計上リーク電流が生じない距離だけ離間させて、フォトダイオードＰＤ１とＰＤ２とを形成しても、素子分離が不完全となる場合が生じ得る。
図６に示すように、フォトダイオードＰＤ１とフォトダイオードＰＤ２とが、シリコン基板に隣り合うように形成されているフォトダイオードアレイについて、離間距離と素子間に流れるリーク電流との相関関係を求める実験をおこなった。実験結果を図７〜図１０に示す。ここで「離間距離」とは、フォトダイオードＰＤ１のｎ−ウエル「ＮＷ１」とフォトダイオードＰＤ２のｎ−ウエル「ＮＷ２」の、互いに対向する側面間の距離ｄである。
図６に示すように、フォトダイオードＰＤ１のカソード端子に−１Ｖ〜５Ｖの電圧（Ｖｎｓ１）を印加した。フォトダイオードＰＤ１のアノード端子の電位と、フォトダイオードＰＤ２のアノード端子及びカソード端子の電位とを０Ｖとした。シリコン基板の端子はフローティングとした。この状態において、フォトダイオードＰＤ１のカソード端子から入力する電流Ｉｎｗ１の絶対値が、「ＮＷ１」及び「ＮＷ２」間でのリーク電流の大きさを表す。以下では、Ｉｎｗ１の値が正になる０Ｖ〜５Ｖの電圧（Ｖｎｓ１）で、離間距離とリーク電流との関係を比較する。
図７に示すように、離間距離ｄが「１５μｍ」の場合には、０Ｖ〜５Ｖの間でのリーク電流の大きさは１×１０−６Ａ〜１×１０−２Ａである。これに対し、図８に示すように、離間距離ｄが「１２２μｍ」の場合には、０Ｖ〜５Ｖの間でのリーク電流の大きさは１×１０−１０Ａ〜１×１０−９Ａである。離間距離ｄが「１５μｍ」の場合に比べて、リーク電流の最大値は６桁以上低下する。なお、このときのＰＤ１の接合面積は０．０２ｍｍ２であり、ＰＤ２の接合面積は０．０１ｍｍ２である。
また、図９に示すように、離間距離ｄが「６１８μｍ」の場合には、０Ｖ〜５Ｖの間でのリーク電流の大きさは１×１０−１０Ａ〜１×１０−９Ａである。同様に、離間距離ｄが「１５μｍ」の場合に比べて、リーク電流の最大値は６桁以上低下する。なお、このときのＰＤ１の接合面積は０．０４ｍｍ２であり、ＰＤ２の接合面積は０．０１ｍｍ２である。
図１０はＶｎｓ１＝３Ｖのときの離間距離ｄとリーク電流の大きさとの関係を示すグラフである。３点のデータではあるが、離間距離１５μｍと１２２μｍとの間でリーク電流は急激に減少し、離間距離を１２０μｍ以上とすれば、離間距離ｄが「１５μｍ」の場合に比べて、リーク電流を６桁以下まで低下させることが可能である。このときのリーク電流の大きさは約１×１０−９Ａであり、実質的にリーク電流は発生していないということができる。
以上説明した通り、第１の実施の形態では、フォトダイオードＰＤ１とＰＤ２とは、フォトダイオードＵＶ−ＰＤを間に挟んで、その両側に配置されている。この通り、フォトダイオードＰＤ１とＰＤ２とは、十分な距離だけ離間されているので、フォトダイオードＰＤ１とＰＤ２との間では、リーク電流が発生しない。リーク電流の発生を防止したことにより、紫外光センサと可視光センサの双方を備える多機能な光センサを、安価に提供することが実質的に可能になる。
１個のフォトダイオードが形成される領域の面積を、例えば約３００μｍ×３００μｍと見積もっても、フォトダイオードＵＶ−ＰＤを間に挟むことで、フォトダイオードＰＤ１とＰＤ２とは、３００μｍと十分な距離だけ離間させることができる。上記の実験データによれば、離間距離を１２０μｍ以上とすれば、リーク電流を６桁以下まで低下させることが可能である。即ち、離間距離を１２０μｍ以上とすれば、実質的にリーク電流は発生しない。
また、フォトダイオードＵＶ−ＰＤは、酸化シリコン絶縁膜１６上のシリコン半導体層１８に形成されている。即ち、フォトダイオードＵＶ−ＰＤは、フォトダイオードＰＤ１及びＰＤ２とは、酸化シリコン絶縁膜１６及びＬＯＣＯＳ酸化膜１９で絶縁分離されている。従って、フォトダイオードＰＤ１及びＰＤ２とフォトダイオードＵＶ−ＰＤとの間では、リーク電流は発生しない。更に、フォトダイオードＵＶ−ＰＤは、ＬＯＣＯＳ酸化膜１９によりＭＯＳＦＥＴとも絶縁分離されている。従って、制御回路１１とフォトダイオードＵＶ−ＰＤとの間では、リーク電流は発生しない。
また、ＭＯＳＦＥＴの主要部（ソース・ドレイン・チャネル領域）は、酸化シリコン絶縁膜１６上のシリコン半導体層１８に形成されている。更に、ＭＯＳＦＥＴのゲートは、シリコン半導体層１８上にゲート絶縁膜６０を介して形成されている。即ち、ＭＯＳＦＥＴは、フォトダイオードＰＤ１及びＰＤ２とは、酸化シリコン絶縁膜１６、ＬＯＣＯＳ酸化膜１９及びゲート絶縁膜６０で絶縁分離されている。従って、フォトダイオードＰＤ１及びＰＤ２とＭＯＳＦＥＴ（即ち、制御回路１１）との間では、リーク電流は発生しない。
（第２の実施の形態）
＜光センサ＞
図１１は本発明の第２の実施の形態に係る光センサの概略平面図である。図１１に示す平面図では、複数のフォトダイオード及び制御回路の形成領域を図示している。図１１に示すように、本実施の形態に係る光センサは、複数のフォトダイオードがＬ字状に配列されたフォトダイオードアレイ１０Ａと、各フォトダイオードを制御する制御回路１１Ａとが、ＳＯＩ基板１２Ａ上に１チップで形成された、いわゆる「フォトＩＣ」である。
フォトダイオードアレイ１０Ａは、第１の実施の形態と同様に、視感度補正がされていない通常のシリコンフォトダイオードＰＤ１、赤外光に感度を有するフォトダイオードＰＤ２、及び紫外光に感度を有するフォトダイオードＵＶ−ＰＤの３種類のフォトダイオードを備えている。この例では、各種類につき１個ずつ、合計３個のフォトダイオードを備えている。
制御回路１１Ａは、増幅回路１３Ａを含む各種回路が集積された集積回路である。第１の実施の形態と同様に、制御回路１１Ａは、各フォトダイオードを制御すると共に、各フォトダイオードの出力信号を増幅し、視感度補正等の演算処理を行う。増幅回路１３Ａは、制御回路１１Ａ内において、フォトダイオードＰＤ１、ＰＤ２の各々に近い位置に設けられている。
制御回路１１Ａは、略矩形状に形成されている。また、フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤの各々は、矩形状の領域に形成されている。フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤは、互いに近接して配置されると共に制御回路１１Ａに隣り合うように配置されている。フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤは、光センサ全体として縦横比の大きくない矩形状となるように、制御回路１１Ａの周りにＬ字状に配列されている。このように、制御回路を小さくし、複数のフォトダイオードをＬ字状に配置とすることで、光センサの形成領域をコンパクト化することができる。これにより、ウエハでのチップの取れ数を増やすことができる。
フォトダイオードＰＤ１とＰＤ２とは、フォトダイオードＵＶ−ＰＤを間に挟んで、その両側に配置されている。より詳しくは、フォトダイオードＵＶ−ＰＤは、制御回路１１Ａの斜め方向（図では左斜め下方向）に配置されている。フォトダイオードＵＶ−ＰＤの制御回路１１Ａ側に配置された隣接する２辺（図では右上の２辺）の各々に対し、ＵＶ−ＰＤの所定の１辺とＰＤ１の１辺とが互いに対向し、ＵＶ−ＰＤの所定の１辺に隣接するる１辺とＰＤ２の１辺とが互いに対向するように、フォトダイオードＰＤ１とＰＤ２とが近接して配置されている。即ち、３種類のフォトダイオードは、制御回路１１Ａの周りに、ＰＤ１、ＵＶ−ＰＤ、ＰＤ２の順序で、互いに近接させてＬ字状に配列されている。
第１の実施の形態で実験データを示したように、フォトダイオードＰＤ１とＰＤ２とを近接配置すると、素子間でリーク電流が発生する。フォトダイオードＰＤ１とＰＤ２の間でのリーク電流の発生を防止するために、ＵＶ−ＰＤも含め各フォトダイオードは所定距離だけ離間させて配置する。酸化シリコン絶縁膜１６で絶縁されたＵＶ−ＰＤも含めて配置を決めるのは、フォトダイオードＰＤ１とＵＶ−ＰＤを近接させ、フォトダイオードＰＤ２とＵＶ−ＰＤを近接させた結果、フォトダイオードＰＤ１とＰＤ２とが近接することになるためである。
フォトダイオードＰＤ１とフォトダイオードＵＶ−ＰＤとの離間距離ｄ１は、２０μｍ以上とするのが好ましい。同様に、フォトダイオードＰＤ２とフォトダイオードＵＶ−ＰＤとの離間距離ｄ２は、２０μｍ以上とするのが好ましい。フォトダイオードＰＤ１とＰＤ２との離間距離ｄ３は、第１の実施の形態の実験結果から、直線距離で１２０μｍ以上とするのが好ましい。
図１２は図１１の光センサのＣ-Ｃ線断面図である。光センサのフォトダイオードアレイ部分と制御回路部分とを１つの図面で表している。また、図１２では、各電極の電気的な接続関係も併せて図示する。なお、制御回路部分は、制御回路１１Ａを構成する１個のＭＯＳＦＥＴで制御回路を模式的に表している。
概略的に全体像を説明すると、第１の実施の形態と同様に、光センサは、シリコン基板１４上に、酸化シリコン絶縁膜１６、単結晶シリコンからなるシリコン半導体層１８が形成されたＳＯＩ基板１２を備えている。フォトダイオードＰＤ１及びＰＤ２は、シリコン基板１４に形成されており、フォトダイオードＵＶ−ＰＤ及びＭＯＳＦＥＴの主要部（ソース・ドレイン・チャネル領域）は、絶縁膜１６上のシリコン半導体層１８に形成されている。即ち、フォトダイオードＵＶ−ＰＤ及び制御回路１１Ａの各々は、フォトダイオードＰＤ１及びＰＤ２とは、ＳＯＩ基板１２の酸化シリコン絶縁膜１６で絶縁されている。
フォトダイオードアレイ１０Ａの構造及び制御回路１１Ａを構成するＭＯＳＦＥＴの構造は、第１の実施の形態と同じ構成であるため、同じ構造部分には同じ符号を付して説明を省略する。
図１３にも示すように、フォトダイオードＰＤ１のアノード電極４２に接続された端子ｎｏｄｅ２と、フォトダイオードＰＤ２のカソード電極５０に接続された端子ｎｏｄｅ４とは、制御回路１１Ａの増幅回路１３Ａの入力に接続されている。増幅回路１３Ａの出力は電流出力端子Ｉｏｕｔ１に接続されている。端子ｎｏｄｅ２、端子ｎｏｄｅ４からの距離を短くして検出精度を高めるために、上述した通り、増幅回路１３ＡはフォトダイオードＰＤ１、ＰＤ２の各々に近い位置に設けられている。
端子ｎｏｄｅ２と端子ｎｏｄｅ４とが接続された増幅回路１３Ａからは、光電流Ｉｐｈ１と光電流Ｉｐｈ２の差電流（Ｉｐｈ１−Ｉｐｈ２）が、電流出力端子Ｉｏｕｔ１に出力される。増幅回路１３Ａは、入力信号（電流）から出力波形を整形して、制御回路１１Ａ内の電流出力端子Ｉｏｕｔ１に「差電流」を出力する。差電流を検出することで、赤外光の影響を打ち消すことができる。
第１の実施の形態と同様に、端子ｎｏｄｅ５からは、光電流（−Ｉｐｈ３）が電流出力端子Ｉｏｕｔ２に出力される。電流出力端子Ｉｏｕｔ２から出力される光電流（−Ｉｐｈ３）を考慮して、差電流（Ｉｐｈ１−Ｉｐｈ２−Ｉｐｈ３）を検出することで、更に紫外光の影響を打ち消すことができる。これにより、人間の視感度に略一致した分光感度特性を得ることができる。
以上説明した通り、第２の実施の形態では、フォトダイオードＰＤ１とＰＤ２とは、フォトダイオードＵＶ−ＰＤを間に挟んで、その両側にＬ字状に配置されている。３種類のフォトダイオードを、ＰＤ１、ＵＶ−ＰＤ、ＰＤ２の順序で、Ｌ字状に配置したことにより、フォトダイオードＰＤ１とＰＤ２とを隣り合うように配置した場合と比べて、フォトダイオードＰＤ１とＰＤ２とは十分な距離だけ離間されている。上記の実験データによれば、離間距離を１２０μｍ以上とすれば、実質的にリーク電流は発生しない。
フォトダイオードＰＤ１とＰＤ２とをＬ字の両端に配置した場合にも、直線距離で上記の離間距離は容易に達成することができる。従って、フォトダイオードＰＤ１とＰＤ２との間で、リーク電流が発生するのを防止することができる。リーク電流の発生を防止したことにより、紫外光センサと可視光センサの双方を備える多機能な光センサを、安価に提供することが実質的に可能になる。
また、フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤは、光センサ全体として縦横比の大きくない矩形状となるように、制御回路１１Ａの周りにＬ字状に配列されている。このように、制御回路を小さくし、複数のフォトダイオードをＬ字状に配置とすることで、光センサの形成領域をコンパクト化することができ、ウエハでのチップの取れ数を増やすことができる。この点で、第１の実施の形態に比べ、光センサを更に安価に提供することが可能になる。
また、フォトダイオードＵＶ−ＰＤは、酸化シリコン絶縁膜１６上のシリコン半導体層１８に形成されている。即ち、フォトダイオードＵＶ−ＰＤは、フォトダイオードＰＤ１及びＰＤ２とは、酸化シリコン絶縁膜１６及びＬＯＣＯＳ酸化膜１９で絶縁分離されている。従って、フォトダイオードＰＤ１及びＰＤ２とフォトダイオードＵＶ−ＰＤとの間では、リーク電流は発生しない。更に、フォトダイオードＵＶ−ＰＤは、ＬＯＣＯＳ酸化膜１９によりＭＯＳＦＥＴとも絶縁分離されている。従って、制御回路１１ＡとフォトダイオードＵＶ−ＰＤとの間では、リーク電流は発生しない。
また、ＭＯＳＦＥＴの主要部（ソース・ドレイン・チャネル領域）は、酸化シリコン絶縁膜１６上のシリコン半導体層１８に形成されている。更に、ＭＯＳＦＥＴのゲートは、シリコン半導体層１８上にゲート絶縁膜６０を介して形成されている。即ち、ＭＯＳＦＥＴは、フォトダイオードＰＤ１及びＰＤ２とは、酸化シリコン絶縁膜１６、ＬＯＣＯＳ酸化膜１９及びゲート絶縁膜６０で絶縁分離されている。従って、フォトダイオードＰＤ１及びＰＤ２とＭＯＳＦＥＴ（即ち、制御回路１１Ａ）との間では、リーク電流は発生しない。
（光センサの製造工程）
次に、図１４〜図１９を参照して、本発明の光センサの製造工程を説明する。第２の実施の形態では、フォトダイオードＰＤ１、ＰＤ２、ＵＶ−ＰＤ及びＭＯＳＦＥＴの各々を１つの断面図（図１１）に表したので、これを用いて本発明の光センサの製造工程を説明する。第１の実施の形態に係る光センサも同様の方法で製造することができる。なお、本発明の光センサは、この製造工程に限定されることなく、既存の半導体プロセスを、適宜、組み合わせて作製することができる。
まず、図１４（Ａ）に示すように、ｐ型シリコン基板１４上に、酸化シリコン（ＳｉＯ２）絶縁膜１６、厚さを５０ｎｍの単結晶シリコンからなるシリコン半導体層１８が形成されたＳＯＩ基板１２を準備する。ＳＯＩ基板１２としては、ＳＩＭＯＸ法、貼り合せ法等、公知の方法により作製されたＳＯＩ基板を用いることができる。ここでは、厚さを５０ｎｍのシリコン半導体層１８が形成されたＳＯＩ基板１２を用いる例について説明するが、シリコン半導体層１８の厚さは、４０ｎｍ〜１００ｎｍの範囲とすることができる。なお、ＳＯＩ基板１２には、フォトダイオードＰＤ１、ＰＤ２、ＵＶ−ＰＤ及びＭＯＳＦＥＴの各々を形成する形成領域が、予め設定されている。
次に、図１４（Ｂ）に示すように、シリコン半導体層１８のＵＶ−ＰＤ及びＭＯＳＦＥＴの形成領域以外の部分に、酸化シリコンからなるＬＯＣＯＳ酸化膜１９を形成する。一方、シリコン半導体層１８のＵＶ−ＰＤ及びＭＯＳＦＥＴの形成領域に、ｐ型不純物を低濃度で拡散させたｐ−型拡散領域３６Ａ及び５４Ａを形成する。
詳細には、シリコン半導体層１８上に、熱酸化法により薄い膜厚のパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン（Ｓｉ３Ｎ４）からなるシリコン窒化膜を形成する。そのシリコン窒化膜上にフォトリソグラフィによりＵＶ−ＰＤ及びＭＯＳＦＥＴ形成領域以外の領域を露出させたレジストマスク（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜を除去してパッド酸化膜を露出させる。
レジストマスクを除去した後、露出したシリコン窒化膜をマスクとしてＬＯＣＯＳ（Local Oxidation Of Silicon）法により、ＵＶ−ＰＤ及びＭＯＳＦＥＴ形成領域以外の領域のシリコン半導体層１８を酸化する。シリコン半導体層１８には、酸化シリコン絶縁膜１６に達するＬＯＣＯＳ酸化膜１９が形成される。ＬＯＣＯＳ酸化膜１９を形成した後、ウェットエッチングによりシリコン窒化膜及びパッド酸化膜を除去する。
次に、フォトリソグラフィにより、シリコン半導体層１８上に、ＵＶ−ＰＤ及びＭＯＳＦＥＴ形成領域を露出させたレジストマスク（不図示）を形成し、これをマスクとして、露出しているＵＶ−ＰＤ及びＭＯＳＦＥＴ形成領域のシリコン半導体層１８に、アルミニウム（Ａｌ）やホウ素（Ｂ）等のｐ型不純物イオンを注入する。シリコン半導体層１８には、ＵＶ−ＰＤ形成領域にｐ−型拡散領域３６Ａが形成されると共に、ＭＯＳＦＥＴ形成領域にｐ−型拡散領域５４Ａが形成される。ｐ−型拡散領域３６Ａ及び５４Ａを形成した後、レジストマスクを除去する。
次に、図１４（Ｃ）に示すように、シリコン半導体層１８のＭＯＳＦＥＴの形成領域に形成されたｐ−型拡散領域５４Ａ上に、ゲート絶縁膜６０を介してシリコン半導体層１８に対向するゲート用半導体層５８Ａを形成する。また、ゲート用半導体層５８Ａの側面に、酸化シリコンからなるサイドウォール絶縁膜６０Ａを形成する。
詳細には、熱酸化法により、シリコン半導体層１８の上面を酸化して酸化シリコンからなるシリコン酸化膜を形成し、そのシリコン酸化膜上にＣＶＤ法により多結晶シリコン（ポリシリコン）を堆積して、比較的厚膜のポリシリコン層を形成する。フォトリソグラフィによりポリシリコン層上に、ＭＯＳＦＥＴ形成領域の中央部に在るゲート用半導体層５８Ａの形成領域を覆うレジストマスク（不図示）を形成する。
これをマスクとして異方性エッチングによりポリシリコン層およびシリコン酸化膜をエッチングしてシリコン半導体層１８を露出させ、ゲート絶縁膜６０を介してシリコン半導体層１８に対向するゲート用半導体層５８Ａを形成する。ゲート用半導体層５８Ａを形成した後、レジストマスクを除去する。
次いで、ゲート用半導体層５８Ａが形成されたシリコン半導体層１８上の全面に、ＣＶＤ法により酸化シリコンを堆積してシリコン酸化膜を形成する。異方性エッチングによりシリコン酸化膜をエッチングして、ゲート用半導体層５８Ａの上面およびシリコン半導体層１８の上面を露出させ、ゲート用半導体層５８Ａの側面にサイドウォール絶縁膜６０Ａを形成する。
次に、図１４（Ｄ）に示すように、フォトリソグラフィにより、ゲート用半導体層５８Ａが形成されたシリコン半導体層１８上に、ＰＤ１形成領域及びＰＤ２形成領域を露出させたレジストマスク７０を形成する。次に、図１４（Ｅ）に示すように、レジストマスク７０を用いて、異方性エッチングにより露出しているＬＯＣＯＳ酸化膜１９及び酸化シリコン絶縁膜１６をエッチングして、ＰＤ１形成領域及びＰＤ２形成領域のｐ型シリコン基板１４を露出させる。レジストマスク７０は一旦除去する。
なお、レジストマスク７０を除去した後に、ゲート用半導体層５８Ａが形成されたシリコン半導体層１８上及び露出させたｐ型シリコン基板１４上の全面に、ＣＶＤ法により、ＮＳＧ（Nondoped Silica Glass）を堆積して絶縁材料層としてのＮＳＧ層（不図示）を所定の膜厚（例えば、１０ｎｍ）に形成することが好ましい。
次に、図１５（Ｆ）に示すように、フォトリソグラフィにより、ゲート用半導体層５８Ａが形成されたシリコン半導体層１８上及び露出させたｐ型シリコン基板１４上（以下、「表面上」という。）に、ＰＤ１形成領域のｐ型シリコン基板１４を露出させたレジストマスク７０を形成する。このレジストマスク７０を用いて、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物イオンを注入する。ｐ型シリコン基板１４の表面近傍には、ｎ型不純物を低濃度で拡散させたＰＤ１のｎ-ウエル２２が形成される。ｎ-ウエル２２はＰＤ１の特性に応じた所定の深さで形成される。例えば、１０００ｎｍ〜２５００ｎｍ程度とすることができる。レジストマスク７０は一旦除去する。
次に、図１５（Ｇ）に示すように、同様にして、表面上に、ＰＤ２形成領域のｐ型シリコン基板１４を露出させたレジストマスク７０を形成する。このレジストマスク７０を用いて、ｎ型不純物イオンを注入する。ｐ型シリコン基板１４の表面近傍には、ｎ型不純物を低濃度で拡散させたＰＤ２のｎ-ウエル２８が形成される。ｎ-ウエル２８はＰＤ２の特性に応じて、ＰＤ１のｎ-ウエル２２とは異なる深さで形成される。例えば、１０００ｎｍ〜２５００ｎｍ程度とすることができる。レジストマスク７０は一旦除去する。
次に、図１５（Ｈ）に示すように、フォトリソグラフィにより、表面上に、ｐ＋型拡散領域２６に対応するｎ-ウエル２２の表面と、ｐ＋型拡散領域３０に対応するｎ-ウエル２８の表面と、を露出させたレジストマスク７０を形成する。次に、図１５（Ｉ）に示すように、このレジストマスク７０を用いて、ｐ型不純物イオンを注入する。ｎ-ウエル２２の表面近傍にはｐ型不純物を高濃度で拡散させたｐ＋型拡散領域２６が形成され、ｎ-ウエル２８の表面近傍にはｐ型不純物を高濃度で拡散させたｐ＋型拡散領域３０が形成される。レジストマスク７０は一旦除去する。なお、ｎ-ウエル２２内の拡散領域の深さは、例えば、２００ｎｍ〜５００ｎｍ程度とすることができる。
次に、図１６（Ｊ）に示すように、フォトリソグラフィにより、表面上に、ｎ＋型拡散領域２４に対応するｎ-ウエル２２の表面と、ｎ＋型拡散領域３２に対応するｎ-ウエル２８の表面と、を露出させたレジストマスク７０を形成する。次に、図１６（Ｋ）に示すように、このレジストマスク７０を用いて、ｎ型不純物イオンを２段階に分けて連続して注入する。ｎ-ウエル２２の表面近傍にはｎ型不純物を高濃度で拡散させたｎ＋型拡散領域２４が形成され、ｎ-ウエル２８の表面近傍にはｎ型不純物を高濃度で拡散させたｎ＋型拡散領域３２が形成される。レジストマスク７０は一旦除去する。なお、ｎ-ウエル２８内の拡散領域の深さは、例えば、２００ｎｍ〜５００ｎｍ程度とすることができる。
次に、図１６（Ｌ）に示すように、フォトリソグラフィにより、ゲート用半導体層５８Ａが形成されたシリコン半導体層１８上に、ＵＶ−ＰＤのｎ＋型拡散領域３４に対応するｐ−型拡散領域３６Ａの表面と、ＭＯＳＦＥＴのゲート５８に対応するゲート用半導体層５８Ａの表面と、ＭＯＳＦＥＴのソース５２及びドレイン５６に対応するｐ−型拡散領域５４Ａの表面と、を露出させたレジストマスク７０を形成する。
次に、図１７（Ｍ）に示すように、このレジストマスク７０を用いて、ｎ型不純物イオンを注入する。ｐ−型拡散領域３６Ａにはｎ型不純物を高濃度で拡散させたＵＶ−ＰＤのｎ＋型拡散領域３４が形成される。ゲート用半導体層５８Ａには、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域からなるゲート５８が形成される。ｐ−型拡散領域５４Ａには、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域からなるソース５２と、ｎ型不純物を高濃度で拡散させたｎ＋型拡散領域からなるドレイン５６とが形成される。ゲート用半導体層５８Ａの直下の領域はｐ−型拡散領域のままであり、ｐ−型拡散領域からなるチャネル領域５４となる。レジストマスク７０は一旦除去する。
次に、図１７（Ｎ）に示すように、フォトリソグラフィにより、シリコン半導体層１８上に、ＵＶ−ＰＤのｐ＋型拡散領域３８に対応するｐ−型拡散領域３６Ａの表面を露出させたレジストマスク７０を形成する。次に、図１７（Ｏ）に示すように、このレジストマスク７０を用いて、ｐ型不純物イオンを注入する。ｐ−型拡散領域３６Ａにはｐ型不純物を高濃度で拡散させたＵＶ−ＰＤのｐ＋型拡散領域３８が形成される。残ったｐ−型拡散領域３６Ａは、ＵＶ−ＰＤのｐ−型拡散領域３６となる。レジストマスク７０は一旦除去する。
次に、図１８（Ｐ）に示すように、レジストマスク７０は一旦除去する。レジストマスク７０を除去した後に、ここで、高温の熱処理により、各注入層に注入された不純物を活性化して、各拡散層に所定の型の不純物を所定の濃度で拡散させる。こうして、フォトダイオードＰＤ１、ＰＤ２、ＵＶ−ＰＤ及びＭＯＳＦＥＴの各々の不純物拡散領域が形成される。
なお、熱処理後に、ＵＶ−ＰＤのｐ−型拡散領域３６を露出させたレジストマスクを更に形成し、異方性エッチングによりシリコン半導体層１８をエッチングして、ｐ−型拡散領域３６を更に薄膜化することが好ましい。シリコン半導体層１８の厚さを４０ｎｍ〜１００ｎｍの範囲とすると、ｐ−型拡散領域３６は３ｎｍ〜３６ｎｍの範囲まで薄膜化することが好ましい。例えば、厚さ３０ｎｍまで薄膜化することができる。
また、図１５（Ｅ）に示すステップでＮＳＧ層（不図示）を形成した場合には、薄膜化されたｐ−型拡散領域３６上にＮＳＧ層を形成した後、ｐ−型拡散領域３６上にＮＳＧ層を残して、ＵＶ−ＰＤ及びＭＯＳＦＥＴ形成領域のＮＳＧ層を異方性エッチングにより除去する。
また、ＵＶ-ＰＤのｎ＋型拡散領域３４及びｐ＋型拡散領域３８の表面や、ＭＯＳＦＥＴのソース５２、ドレイン５６及びゲート５８の表面には、スパッタ法によりシリサイド化材料（例えば、コバルト）からなる層を形成し、ＲＴＡ（Rapid Thermal Anneal）を含むサリサイド処理により、各拡散層にシリサイド層（不図示）を形成することもできる。
次に、図１８（Ｑ）に示すように、フォトダイオードＰＤ１、ＰＤ２、ＵＶ−ＰＤ及びＭＯＳＦＥＴが形成されたｐ型シリコン基板１４及びシリコン半導体層１８上の全面に、ＣＶＤ法によりＮＳＧを比較的厚く堆積し、その上面を平坦化処理して平坦化膜２０を形成する。これにより光センサの受光面は、平坦化された透明な絶縁膜で覆われる。次の図１８（Ｒ）及び図１９では、絶縁膜は一体化したものとして図示する。
次に、図１８（Ｒ）に示すように、平坦化膜２０にコンタクトホール７２を形成する。フォトリソグラフィにより平坦化膜２０上に、コンタクトホール形成用のレジストマスクを形成する。このレジストマスクを用いた異方性エッチングにより、平坦化膜２０を貫通して、ＰＤ１のｎ＋型拡散領域２４及びｐ＋型拡散領域２６、ＰＤ２のｎ＋型拡散領域３２及びｐ＋型拡散領域３０、ＵＶ-ＰＤのｎ＋型拡散領域３４及びｐ＋型拡散領域３８、ＭＯＳＦＥＴのソース５２、ドレイン５６及びゲート５８の各拡散層に到達するコンタクトホール７２を各々形成する。コンタクトホール７２形成後、レジストマスクは除去する。
次に、図１９に示すように、ＣＶＤ法またはスパッタ法により各コンタクトホール７２内に導電材料を埋め込む。埋め込んだ導電材料の上面を平坦化処理し、平坦化膜２０の上面を露出させて、電極４０、４２、４４、４６、４８、５０、６２、６６、６８が完成する。そして、ＣＶＤ法またはスパッタ法により、平坦化膜２０上に導電材料からなる配線層（不図示）を形成し、フォトリソグラフィ及びエッチングにより配線層に所定パターンの配線（不図示）を形成する。
以上の工程により、フォトダイオードＰＤ１、ＰＤ２及びＵＶ−ＰＤが直線状又はＬ字状に配列されたフォトダイオードアレイと、各フォトダイオードを制御する制御回路とが、ＳＯＩ基板上に１チップで形成された、いわゆる「フォトＩＣ」が製造される。
＜変形例＞
なお、上記の実施の形態では、視感度補正がされていない通常のシリコンフォトダイオードＰＤ１、赤外光に感度を有するフォトダイオードＰＤ２、及び紫外光に感度を有するフォトダイオードＵＶ−ＰＤの３種類のフォトダイオードを備える光センサについて説明したが、複数のフォトダイオードは、ＳＯＩ構造を利用して、フォトダイオード間でリーク電流を生じないように配置されていればよく、各フォトダイオードの感度特性はこれには限定されない。
例えば、フォトダイオードＰＤ１及びフォトダイオードＰＤ２の各々を、可視光に感度を有するフォトダイオード、視感度補正がされていない通常のシリコンフォトダイオード、及び赤外光に感度を有するフォトダイオードの中から、適宜、組み合わせて選択することができる。但し、絶縁膜上に配置されるフォトダイオードは、青色光や紫外光など短波長光に感度を有するフォトダイオードとすることが好ましい。
例えば、フォトダイオードＰＤ１を赤色光（Ｒ光）に感度を有するフォトダイオードとし、フォトダイオードＰＤ２を緑色光（Ｇ光）に感度を有するフォトダイオードとすると共に、フォトダイオードＵＶ−ＰＤの代わりに青色光（Ｂ光）に感度を有するフォトダイオードを配置してもよい。このように、Ｒ光、Ｇ光、Ｂ光を別々に検出できるようすることで、カラーの固体撮像素子に適用することも可能となる。
また、上記の実施の形態では、フォトダイオードＰＤ１、フォトダイオードＰＤ２、及びフォトダイオードＵＶ−ＰＤの３個のフォトダイオードが１次元状又はＬ字状に配列されたフォトダイオードアレイについて説明したが、この配置構成には限定されない。複数のフォトダイオードは、ＳＯＩ構造を利用して、フォトダイオード間でリーク電流を生じないように配置されていればよい。
例えば、図２２（Ａ）に示すように、フォトダイオードＰＤ１又はＰＤ２と、フォトダイオードＵＶ−ＰＤとが交互に配列される構成でもよい。この場合にも、フォトダイオードＰＤ１とＰＤ２とは、フォトダイオードＵＶ−ＰＤを間に挟んで配置され、十分な距離だけ離間されているので、両フォトダイオード間ではリーク電流が発生しない。また、フォトダイオードＵＶ−ＰＤは絶縁膜で絶縁分離されているので、フォトダイオードＰＤ１及びＰＤ２と、フォトダイオードＵＶ−ＰＤとの間では、リーク電流は発生しない。
また、図２２（Ｂ）に示すように、フォトダイオードＰＤ１、フォトダイオードＵＶ−ＰＤ、フォトダイオードＰＤ２が１次元状に配列された複数のフォトダイオード列を、千鳥状に配列してもよい。即ち、複数のフォトダイオードを２次元状に配列することもできる。この場合にも、行方向及び列方向の各々について、フォトダイオードＰＤ１とＰＤ２とは、フォトダイオードＵＶ−ＰＤを間に挟んで配置され、フォトダイオード間ではリーク電流が発生しない。但し、隣り合うフォトダイオード列のフォトダイオードＰＤ１とＰＤ２との間でリーク電流が発生しないように、フォトダイオード列を充分な間隔を空けて配置することが望ましい。
また、上記の実施の形態では、人間の視感度と略一致する分光感度特性を備えた光センサを得るためのフォトダイオードアレイの構成について説明したが、本発明のＳＯＩ基板上に複数の受光素子を形成する技術を適用すれば、他の波長に感度を有する光センサを構成することもできる。例えば、異なる波長帯域に感度を有する複数の受光素子が同一基板上に形成された受光素子アレイとし、複数の受光素子の各出力電流に基づいて演算処理を適宜行うことで、ＵＶセンサや赤外光センサ等の光センサを作製することができる。
また、上記の実施の形態では、受光素子としてｐｎ接合フォトダイオードを用いる例について説明したが、受光素子としては、ｐｉｎフォトダイオード等の他のフォトダイオードやフォトトランジスタ等、ＳＯＩ構造を利用できる他の受光素子を用いることができる。
本発明の第１の実施の形態に係る光センサの概略平面図である。 図１の光センサのフォトダイオードアレイ部分のＡ-Ａ線断面図である。 図１の光センサの制御回路部分のＢ-Ｂ線断面図である。 各電極の電気的な接続関係を説明する図である。 第１の実施の形態に係る光センサの電気回路図である。 実験に用いたフォトダイオードアレイの構成を示す概略断面図である。 離間距離１５μｍでの印加電圧に対するリーク電流量を表すグラフである。 離間距離１２２μｍでの印加電圧に対するリーク電流量を表すグラフである。 離間距離６１８μｍでの印加電圧に対するリーク電流量を表すグラフである。 印加電圧３Ｖでの離間距離に対するリーク電流量を表すグラフである。 本発明の第２の実施の形態に係る光センサの概略平面図である。 図１１の光センサのＣ-Ｃ線断面図である。 図１１の光センサの制御回路との接続部を表す平面図である。 （Ａ）〜（Ｅ）は本発明の光センサの製造工程を説明する工程図である。 （Ｆ）〜（Ｉ）は本発明の光センサの製造工程を説明する工程図である。 （Ｊ）〜（Ｌ）は本発明の光センサの製造工程を説明する工程図である。 （Ｍ）〜（Ｏ）は本発明の光センサの製造工程を説明する工程図である。 （Ｐ）〜（Ｒ）は本発明の光センサの製造工程を説明する工程図である。 本発明の光センサの製造工程を説明する工程図である。 （Ａ）〜（Ｃ）は、従来の視感度補正の方法を説明するための図である。 （Ａ）は改良前の多機能光センサの構成を示す平面図であり、（Ｂ）は（Ａ）に示す光センサのＸ-Ｘ線断面図である。 （Ａ）及び（Ｂ）はフォトダイオードの他の配置レイアウトの一例を示す概略平面図である。
符号の説明
１０ フォトダイオードアレイ
１０Ａ フォトダイオードアレイ
１１ 制御回路
１１Ａ 制御回路
１２ ＳＯＩ基板
１２Ａ ＳＯＩ基板
１３Ａ 増幅回路
１４ ｐ型シリコン基板
１６ 酸化シリコン絶縁膜
１８ シリコン半導体層
１９ ＬＯＣＯＳ酸化膜
２０ 平坦化膜
２２ ｎ-ウエル
２４ ｎ＋型拡散領域
２６ ｐ＋型拡散領域
２８ ｎ-ウエル
３０ ｐ＋型拡散領域
３２ ｎ＋型拡散領域
３４ ｎ＋型拡散領域
３６ ｐ−型拡散領域
３６Ａ ｐ−型拡散領域
３８ ｐ＋型拡散領域
４０ カソード電極
４２ アノード電極
４４ カソード電極
４６ アノード電極
４８ アノード電極
５０ カソード電極
５２ ソース
５４ チャネル領域
５４Ａ ｐ−型拡散領域
５６ ドレイン
５８ ゲート
５８Ａ ゲート用半導体層
６０ ゲート絶縁膜
６０Ａ サイドウォール絶縁膜
６２ ソース電極
６６ ゲート電極
６８ ドレイン電極
７０ レジストマスク
７２ コンタクトホール
ＰＤ１ フォトダイオード
ＰＤ２ フォトダイオード
ＵＶ-ＰＤ フォトダイオード
Ｖｄｄ 電源入力端子
Ｇｎｄ グラウンド端子
Ｉｏｕｔ１ 電流出力端子
Ｉｏｕｔ２ 電流出力端子
Ｉｐｈ１ 光電流
Ｉｐｈ２ 光電流
Ｉｐｈ３ 光電流
ｎｏｄｅ１ 端子
ｎｏｄｅ２ 端子
ｎｏｄｅ３ 端子
ｎｏｄｅ４ 端子
ｎｏｄｅ５ 端子
ｎｏｄｅ６ 端子
ｄ 距離
ｄ１ 離間距離
ｄ２ 離間距離
ｄ３ 離間距離

Claims (10)

  1. シリコン基板、該シリコン基板上に形成された絶縁膜、及び該絶縁膜上に形成されたシリコン半導体層を備えたＳＯＩ基板の、前記絶縁膜上の前記シリコン半導体層に形成され、紫外光に感度を有する第１の受光素子と、
    前記絶縁膜下の前記シリコン基板に形成されると共に、ＳＯＩ基板の主面に沿った面方向において前記第１の受光素子が形成された第１の領域に隣り合う第２の領域に形成され、可視光又は赤外光に感度を有する第２の受光素子と、
    前記絶縁膜下の前記シリコン基板に形成されると共に、前記面方向において前記第１の受光素子が形成された前記第１の領域に隣り合う第３の領域に形成され、可視光又は赤外光に感度を有する第３の受光素子と、
    を備え、
    前記面方向において、前記第３の領域が前記第２の領域とは予め定めた距離だけ離間して配置されると共に、前記第１の領域が前記第２の領域及び前記第３の領域の各々とは前記距離よりも短い距離だけ離間して配置された、
    光センサ。
  2. 前記第３の受光素子は、前記第２の受光素子とは異なる波長の可視光又は赤外光に感度を有する請求項１に記載の光センサ。
  3. 前記シリコン半導体層及び前記シリコン半導体層上に形成され、前記第１の受光素子、前記第２の受光素子及び前記第３の受光素子の各々を制御する制御回路を更に備えた請求項１又は２に記載の光センサ。
  4. 前記面方向において、前記第１の領域、前記第２の領域、及び前記第３の領域が、前記第２の領域、前記第１の領域、及び前記第３の領域の順序で一次元状に配置された請求項１〜３の何れか１項に記載の光センサ。
  5. 前記面方向において、前記第１の領域、前記第２の領域、及び前記第３の領域が、前記第１の領域及び前記第２の領域の配列方向と前記第１の領域及び前記第３の領域の配列方向とが交差するように配置された請求項１〜３の何れか１項に記載の光センサ。
  6. 前記面方向において、前記第２の領域を通り且つ前記第１の領域及び前記第３の領域の配列方向と平行な方向と、前記第３の領域を通り且つ前記第１の領域及び前記第２の領域の配列方向と平行な方向とが交差する位置に、前記制御回路が配置された請求項５に記載の光センサ。
  7. 前記制御回路が増幅回路を含み、該増幅回路が前記制御回路内において前記第２の領域及び前記第３の領域により近い位置に配置された請求項６に記載の光センサ。
  8. 前記面方向において、前記第２の領域と前記第３の領域とが、前記第２の受光素子と前記第３の受光素子との間のリーク電流が１×１０−９Ａ以下となる距離だけ離間された請求項１〜７の何れか１項に記載の光センサ。
  9. 前記面方向において、前記第２の領域と前記第３の領域とが、１２０μｍ以上離間された請求項１〜７の何れか１項に記載の光センサ。
  10. 前記第１の受光素子、前記第２の受光素子、及び第３の受光素子の各々が、ｐ型拡散領域とｎ型拡散領域とが前記面方向に配列されたｐｎ接合フォトダイオードである請求項１〜９の何れか１項に記載の光センサ。
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