JP4171723B2 - Ｃｍｏｓイメージセンサー及びその製造方法 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサーに関し、特にカラーフィルターを使用せずともフォトダイオードに照射された光に含まれる赤、緑、青色の光カラー感度を感知するＣＭＯＳイメージセンサーであって、フォトダイオードの外側のトランジスターに対するバックバイアス電圧の影響を防止するようにしたＣＭＯＳイメージセンサー、及びその製造方法に関する。

一般に、イメージセンサーは、光学的映像を電気的信号に変換する半導体素子であり、大別して電荷結合素子（charge coupled device；ＣＣＤ）と、ＣＭＯＳイメージセンサー（ＣＭＯＳ image sensor；ＣＩＳ）とに区分される。

前記電荷結合素子ＣＣＤは、光の信号を電気的信号に変換する複数個のフォトダイオードＰＤがマトリックス形態で配列され、前記マトリックス形態で配列された各垂直方向のフォトダイオードの間に形成され、前記各フォトダイオードで生成された電荷を垂直方向に伝送する複数個の垂直方向電荷伝送領域（Vertical charge coupled device；ＶＣＣＤ）と、前記各垂直方向伝送領域によって伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（horizontal charge coupled device;ＨＣＣＤ）、及び前記水平方向に伝送された電荷をセンシングして、電気的な信号を出力するセンスアンプとを備えて構成される。

しかしながら、このようなＣＣＤは駆動方式が複雑で、電力消費が大きいばかりでなく、多段階のフォト工程が要求されるので、製造工程が複雑であるという短所がある。また、前記電荷結合素子は、制御回路、信号処理回路、アナログ／デジタル変換回路（Ａ／Ｄコンバーター）などを電荷結合素子チップに集積させにくく、製品の小型化が困難であるという短所がある。

最近は、前記電荷結合素子の短所を克服するための次世代イメージセンサーとして、ＣＭＯＳイメージセンサーが注目を浴びている。前記ＣＭＯＳイメージセンサーは、制御回路及び信号処理回路などを周辺回路として使用するＣＭＯＳ技術を用いて、単位画素の数量に当たるＭＯＳトランジスターを半導体基板に形成することで、前記ＭＯＳトランジスターによって各単位画素の出力を順次に検出するスイッチング方式を採用した素子である。
即ち、前記ＣＭＯＳイメージセンサーは、単位画素内にフォトダイオードと、ＭＯＳトランジスターとを形成することで、スイッチング方式で各単位画素の電気的信号を順次に検出して、映像を実現する。

前記ＣＭＯＳイメージセンサーは、ＣＭＯＳ製造技術を用いるので、わずかな電力消費、わずかなフォト工程ステップによる単純な製造工程などのような長所を有する。また、前記ＣＭＯＳイメージセンサーは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサーチップに集積することができるので、製品の小型化が容易であるという長所がある。したがって、前記ＣＭＯＳイメージセンサーは、現在、デジタルカメラ、デジタルビデオカメラなどのような多様な応用部分に広く使用されている。

一般的なＣＭＯＳイメージセンサーを添付の図面に基づいて説明する。

図１は、一般的なＣＭＯＳイメージセンサーの単位画素の等価回路図であり、図２は、従来のＣＭＯＳイメージセンサーの構造断面図である。
一般的なＣＭＯＳイメージセンサーの単位画素は、図１に示すように、一つのフォトダイオードＰＤと、３つのｎＭＯＳトランジスターＴ１，Ｔ２，Ｔ３とで構成される。前記フォトダイオードＰＤのカソードは、第１ｎＭＯＳトランジスターＴ１のドレイン、及び第２ｎＭＯＳトランジスターＴ２のゲートに接続されている。そして、前記第１、第２ｎＭＯＳトランジスターＴ１，Ｔ２のソースは、共に基準電圧ＶＲが供給される電源線に接続されており、第１ｎＭＯＳトランジスターＴ１のゲートには、リセット信号（ＲＳＴ）が供給されるリセット線が接続されている。

また、第３ｎＭＯＳトランジスターＴ３のソースは、前記第２ｎＭＯＳトランジスターのドレインに接続され、前記第３ｎＭＯＳトランジスターＴ３のドレインは、信号線を介して判読回路（図示せず）に接続され、前記第３ｎＭＯＳトランジスターＴ３のゲートは、選択信号ＳＬＣＴが供給される熱選択線に接続されている。したがって、前記第１ｎＭＯＳトランジスターＴ１はリセットトランジスターと称し、第２ｎＭＯＳトランジスターＴ２はドライブ用トランジスター、第３ｎＭＯＳトランジスターＴ３は選択用トランジスターと称する。

以下、このようなＣＭＯＳイメージセンサーの構造について説明する。

図２に示すように、Ｐ型半導体基板１０上にＰ型エピタキシャル層１１が形成され、アクティブ領域と、フィールド領域とに区分され、前記フィールド領域にフィールド絶縁膜（図示せず）が形成される。そして、前記アクティブ領域のうち、フォトダイオード形成領域と、トランジスター形成領域との間に素子分離膜１３が形成され、前記アクティブ領域のフォトダイオードＰＤ形成領域にＮ型不純物イオン注入によってＮ型拡散領域１５が形成される。

そして、前記Ｐ型エピタキシャル層１１の前記トランジスター形成領域にゲート電極Ｇ、及びゲート絶縁膜ＧＩが形成され、前記ゲート電極Ｇの両側の前記Ｐ型エピタキシャル層１１に不純物イオン注入によってソース／ドレイン（Ｓ／Ｄ）領域が形成され、トランジスターＴＲが構成される。

前記フォトダイオードＰＤと、トランジスターＴＲとを含む基板の全面に透明な層間絶縁膜１７が形成され、前記フォトダイオードＰＤの上側の前記層間絶縁膜１７上にカラーフィルター層１８が形成され、前記アラーフィルター層１８を含む前記層間絶縁膜１７上に平坦化層１９が形成され、前記フォトダイオードＰＤの上側の前記平坦化層１９上にマイクロレンズ２１が形成される。

ここで、前記トランジスターＴＲは、前記フォトダイオードＰＤから生成された光電荷を伝送する光電荷伝送部などを構成したもので、前記トランジスターＴＲは、説明の便宜上前記半導体基板１０に二つが配置されているように示されているが、実際には多数個配置されていることは自明である。そして、前記半導体基板１０は、Ｐ型単結晶シリコン基板で形成され、前記カラーフィルター層１８は、赤、緑、青色の染料を使用した減光膜で形成される。

韓国公開特許公報２００３−００５６０９６号 韓国公開特許公報２００２−００３９４５４号

このような構造を有するＣＭＯＳイメージセンサーの場合、前記層間絶縁膜１７上で前記カラーフィルター層１８を順次に形成することが一般的である。これをより詳細に説明すると、前記層間絶縁膜１７上にスピンコーティング工程によって赤色の染料を使用した減光膜をコーティングした後、路光及び現像工程を用いて前記減光膜を前記フォトダイオードＰＤの真上に位置した層間絶縁膜１７のカラーフィルター層形成領域上に残すと共に、残り領域の減光膜を全て除去させることで、前記カラーフィルター層を形成する。
このような方式を繰り返して赤、緑、及び青色のカラーフィルター層１８を形成する。

したがって、従来は、赤、緑、青色のカラーフィルター層１８を有するカラーフィルターアレイを形成するために、コーティング、露光、現像工程を３回繰り返して進めなければならないので、カラーフィルターアレイの製造工程が複雑であるばかりでなく、前記カラーフィルター層１８をそれぞれ透過する赤、緑、青光の透過度を均一に維持しにくい。

最近は、かかるカラーフィルターアレイの問題点を解消するために、カラーフィルターを使用せずとも赤、緑、青色の光をそれぞれ感知する方法が提案された。その方法のうち一つはマイクロプリズムを用いる方法として、韓国公開特許公報２００３−００５６０９６号に開示されている。また、他の一つは多重スリットを用いる方法として、韓国公開特許公報２００２−００３９４５４号に開示されている。しかし、このような方法は、前記マイクロプリズムや多重スリットを形成する工程が非常に複雑であるので、ＣＭＯＳイメージセンサーの複雑な製造工程を根本的に解決するのに限界がある。

本発明は上記の問題点を解決するためのもので、カラーフィルター層を使用せず半導体基板にバックバイアース電圧を変えて印加して、フォトダイオードの空乏領域の幅を変え、前記空乏領域内での光波長による赤、緑、青色の光カラー感度を演算する方法を用いて、赤、緑、青光を容易に感知できるＣＭＯＳイメージセンサーを提供し、前記フォトダイオードの外側の素子に前記バックバイアス電圧の影響を最小化することのできるＣＭＯＳイメージセンサー、及びその製造方法を提供することにその目的がある。

上記目的を達成するための本発明によるＣＭＯＳイメージセンサーは、フォトダイオード領域とトランジスター領域を有し、前記フォトダイオードの空乏領域の幅を変えるバックバイアス電圧が印加される第１導電型半導体基板と、前記半導体基板のトランジスター領域に形成されたトランジスターと、前記半導体基板のフォトダイオード領域に形成されたフォトダイオードと、前記バックバイアス電圧が前記トランジスターに影響を与えることを防止するために、前記トランジスター領域の前記半導体基板内に形成される第２導電型埋没層と、前記トランジスター領域の側面部を包むように前記半導体基板に形成される第１素子分離膜とを含んで構成されることを特徴とする。

ここで、前記埋没層は、Ｕ字形、または水平一字形のうち何れかで形成されることを特徴とする。

また、前記Ｕ字形埋没層は、水平方向に形成される第１埋没層と、前記第１埋没層の両先端と前記素子分離膜との間に形成される第２埋没層とで構成されることを特徴とする。

前記フォトダイオード領域の側面部を包むように前記半導体基板内に形成される第２素子分離膜をさらに含むことを特徴とする。

前記トランジスター領域の側面部の第１素子分離膜は導電層で形成され、前記フォトダイオード領域の側面部の第２素子分離膜は絶縁膜で形成されることを特徴とする。

また、上記目的を達成するための本発明によるＣＭＯＳイメージセンサーの製造方法は、フォトダイオード形成領域と、トランジスター形成領域とを備えた第１導電型半導体基板を用意するステップと、前記トランジスター形成領域の半導体基板に所定の深さで第２導電型第１埋没層を形成するステップと、前記トランジスター形成領域の周辺部に対応する半導体基板に第１トレンチを形成し、前記フォトダイオード形成領域の周辺部に対応する前記半導体基板に第２トレンチを形成するステップと、前記第１トレンチと、前記第１埋没層との間の前記半導体基板に第２埋没層を形成するステップと、前記第１、第２トレンチに素子分離膜を形成するステップと、前記半導体基板のフォトダイオード形成領域にフォトダイオードを形成し、前記半導体基板のトランジスター形成領域にトランジスターを形成するステップと含むことを特徴とする。

ここで、前記トランジスターを含む半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜上に平坦化層を形成するステップと、前記フォトダイオードの真上に位置するように、前記平坦化層上にマイクロレンズを形成するステップとをさらに含むことを特徴とする。

また、上記目的を達成するための本発明によるＣＭＯＳイメージセンサーの製造方法の更なる特徴は、フォトダイオード形成領域と、トランジスター形成領域とを備えた第１導電型半導体基板を用意するステップと、前記トランジスター形成領域の半導体基板に所定の深さで第２導電型埋没層を形成するステップと、前記トランジスター形成領域の周辺部に対応する半導体基板にトレンチを形成するステップと、前記トレンチに素子分離膜を形成するステップと、前記半導体基板のフォトダイオード形成領域にフォトダイオードを形成し、前記半導体基板のトランジスター形成領域にトランジスターを形成するステップとを含んでなることにある。

本発明のＣＭＯＳイメージセンサー、及びその製造方法においては次のような効果がある。

即ち、半導体基板のトランジスター形成領域の底面部にアイソレーション用の第２導電型（例えば、Ｎ−型）埋没層が形成され、前記半導体基板のフォトダイオード形成領域と、トランジスター形成領域の側面部に素子分離膜が形成され、前記半導体基板のフォトダイオード形成領域と、トランジスター形成領域とにフォトダイオードとトランジスターとがそれぞれ形成される。

したがって、カラーフィルター層を使用せず、前記半導体基板にバックバイアス電圧を変えて印加することで、前記フォトダイオードの空乏領域の幅を変え、前記フォトダイオードに照射される赤、緑、青色の光カラー感度を感知できる。そればかりでなく、前記トランジスターは埋没層、及び素子分離膜によって隔離されるので、前記トランジスターは前記バックバイアス電圧の影響を受けず、正確なセンシング動作が行われえる。

以下、本発明によるＣＭＯＳイメージセンサー、及びその製造方法を添付の図面に基づいて詳細に説明する。従来の部分と同一の構成、及び同一の作用を有する部分には同じ符号を付する。

本発明によるＣＭＯＳイメージセンサーは、カラーフィルター層、マイクロプリズム、または多重スリットのような構造物などを全く使用せず、フォトダイオードの空乏領域の幅を半導体基板のバックバイアス電圧（Ｖｂ）の変化によって変えることで、前記赤、緑、青色の光カラー感度を感知できるようにし、フォトダイオード以外の素子には前記バックバイアス電圧（Ｖｂ）が影響を与えないようにしたものである。

したがって、前記カラーフィルター層、マイクロプリズム、または多重スリットのような構造物などを全く使用せず、フォトダイオードの空乏領域の幅を半導体基板のバックバイアス電圧（Ｖｂ）の変化によって変えることで前記赤、緑、青色の光カラー感度を感知できる。ＣＭＯＳイメージセンサー、及びその駆動方法は既に出願されている（日本出願予定、OPP-GZ-2004-0002-JP-00参照）。

これを簡単に説明すると次の通りである。

図３は、本発明の第１実施形態によるＣＭＯＳイメージセンサーの断面構造図であって、前記米国特許出願号に出願されたものである。
即ち、図３に示すように、Ｐ＋型シリコン基板のような半導体基板１０上にＰ型エピタキシャル層１１が形成され、前記Ｐ型エピタキシャル層１１のフォトダイオード領域と、トランジスター形成領域との間に素子分離膜１３が形成され、前記Ｐ型エピタキシャル層１１のフォトダイオード形成領域にフォトダイオードＰＤのためのＮ−型拡散領域１５が形成され、前記Ｐ型エピタキシャル層１１のトランジスター形成領域にトランジスターＴＲのためのソース／ドレイン（Ｓ／Ｄ）領域、及びゲート電極（Ｇ）が形成され、前記フォトダイオード（ＰＤ）と、トランジスター（ＴＲ）上に透明な層間絶縁膜１７が形成され、前記層間絶縁膜１７上に平坦化層１９が形成され、前記フォトダイオード（ＰＤ）の垂直線上に位置するように、前記平坦化層１９上にマイクロレンズ２１が形成された構造からなる。

ここで、前記トランジスター（ＴＲ）は、前記フォトダイオード（ＰＤ）から生成された光電荷を伝送する光電荷伝送部と、前記フォトダイオードに照射された光に対して赤、緑、青色の光カラーを感知する光カラー感度演算部などを構成するトランジスターである。
前記トランジスター（ＴＲ）は、説明の便宜上前記半導体基板１０に二つが配置されているように示されているが、実際は多数個が配置されていることは自明である。

このような本発明の第１実施形態によるＣＭＯＳイメージセンサーは、前記半導体基板１０の後面にバックバイアス電圧（Ｖｂ）を可変印加することで、前記フォトダイオード（ＰＤ）の空乏領域の幅を変え、これを用いて前記フォトダイオードに照射された光に含まれた赤、緑、青色の光カラー感度を感知する。

しかし、前記バックバイアス電圧（Ｖｂ）が、前記光電荷伝送部と、光カラー感度演算部などを構成するトランジスター（ＴＲ）にも印加されることにより、前記トランジスター（ＴＲ）の電気的な特性（しきい電圧など）が変わるようになるので、前記赤、緑、青色のカラー感度を正確に感知することは困難である。

したがって、前記フォトダイオード以外の素子（トランジスター）には前記バックバイアス電圧が影響を与えないようにする必要がある。このように、前記フォトダイオード以外の素子（トランジスター）には前記バックバイアス電圧が影響を与えないようにした本発明の第２、第３実施形態を説明すると次の通りである。

図４は、本発明の第２実施形態によるＣＭＯＳイメージセンサーの断面構造図である。
本発明の第２実施形態によるＣＭＯＳイメージセンサーは、図４に示すように、第１導電型（例えば、Ｐ型）単結晶シリコン基板のような半導体基板１０上にＰ型エピタキシャル層１１が形成される。前記Ｐ型エピクタキシャル層１１のトランジスター形成領域に所定の深さでＵ字型に低濃度の第２導電型（例えば、Ｎ−型）埋没層３０が形成される。前記Ｕ字型のＮ−型埋没型３０は、水平に形成された第１埋没層３１と、前記第１埋没層３１の両端から垂直方向に形成され、前記第１埋没層３１に連結された第２埋没層３３とで構成される。

また、前記Ｐ型エピタキシャル層１１のフォトダイオード形成領域の側面部を囲む形態で第１トレンチ４１が形成され、前記Ｐ型エピタキシャル層１１のトランジスター形成領域の側面部を囲む形態で第２トレンチ４３が前記第１トレンチ４１と同一の深さで形成される。この際、前記第２トレンチ４３は、前記第２埋没層３３の上部に形成される。

前記第１トレンチ４１内に絶縁膜からなる素子分離膜４５が形成され、前記第２トレンチ４３内に導電層４７（例えば、多結晶シリコン層または金属層）が形成される。

また、前記Ｐ型エピタキシャル層１１のフォトダイオード形成領域にフォトダイオードのためのＮ−型拡散領域４９が形成され、前記トランジスター形成領域のＰ型エピタキシャル層１１上にトランジスター（ＴＲ）のゲート電極Ｇ、及びゲート絶縁膜Ｇ１が形成され、前記ゲート電極Ｇの両側の前記Ｐ型エピタキシャル層１１にｎ型不純物イオン注入によってソース／ドレイン（Ｓ／Ｄ）領域が形成される。
ここで、前記フォトダイオードのためのＮ−型拡散領域４９は、前記第１埋没層３１より浅く形成される。

また、前記ゲート電極Ｇを含む前記Ｐ型エピタキシャル層１１の全面に透明な層間絶縁膜５１が形成され、前記層間絶縁膜５１上に平坦化層５３が形成され、前記Ｎ−型拡散領域４９の真上に位置するように前記平坦化層５３上にマイクロレンズ６１が形成される。ここで、前記層間絶縁膜５１は１層に示されているが、実際には多層の透明な絶縁膜で構成することができるし、前記トランジスターのコンタクトホールや金属配線などは省略されているが、実際には存在することは自明なことである。

このように構成された本発明の第２実施形態によるＣＭＯＳイメージセンサーは、前記半導体基板１０の背面にバックバイアス電圧（Ｖｂ）が印加される。このように前記半導体基板１０の背面に印加されたバックバイアス電圧は、前記Ｐ型エピタキシャル層１１を経て前記Ｎ−型拡散領域４９に印加される。したがって、前記バックバイアス電圧が変わるようになると、前記Ｎ−型拡散領域４９の空乏領域（図示せず）の幅が変わるようになる。この際、前記埋没層３０は前記トランジスターを隔離させるので、前記バックバイアス電圧（Ｖｂ）が前記トランジスターのソース／ドレイン（Ｓ／Ｄ）領域に与える電気的な影響を最小化できる。

したがって、本発明の第２実施形態によるＣＭＯＳイメージセンサーは、前記フォトダイオード形成領域の外側に位置した光電荷伝送部、光カラー感度演算部などのトランジスターのような素子の特性変化を防止しながらも、前記Ｎ−型拡散領域４９に照射される光に含まれた赤、緑、青色の光カラー感度を感知できる。前記光カラー感度の感知に関する説明は本発明の要旨と関連性が少ないので省略する。

図５は、本発明の第３実施形態によるＣＭＯＳイメージセンサーの断面構造図である。
本発明の第３実施形態によるＣＭＯＳイメージセンサーは、図５に示すように、第１導電型（例えば、Ｐ型）単結晶シリコン基板のような半導体基板１０上にＰ型エピタキシャル層１１が形成される。前記Ｐ型エピタキシャル層１１のトランジスター形成領域に一定の深さを有して水平方向に第２導電型（例えば、ｎ型）埋没層７０が形成される。前記Ｐ型エピタキシャル層１１のトランジスター形成領域の側面部を囲む形態でトレンチ８３が形成される。そして、前記トレンチ８３内に絶縁膜からなる素子分離膜８５が形成される。
ここで、前記トランチ８３は、前記Ｎ−型埋没層７０の両側に接触するように形成される。

また、前記Ｐ型エピタキシャル層１１のフォトダイオード形成領域にフォトダイオードのためのＮ−型拡散領域８９が形成され、前記トランジスター形成領域の前記Ｐ型エピタキシャル層１１上には、ゲート電極Ｇ及びゲート絶縁膜ＧＩが形成され、前記ゲート電極Ｇの両側の前記Ｐ型エピタキシャル層１１にトランジスターのためのソース／ドレイン（Ｓ／Ｄ）領域が形成される。ここで、前記Ｎ−型拡散領域８９は、前記Ｎ−型埋没層７０よりさらに浅く形成される。

前記ゲート電極Ｇを含む前記半導体基板１０の全面に透明な層間絶縁膜５１が形成され、その層間絶縁膜５１上に平坦化層５３が形成され、前記Ｎ−型拡散領域８９の垂直線上に位置するように前記平坦化層５３上にマイクロレンズ６１が形成される。

このように構成された本発明の第３ＣＭＯＳイメージセンサーは、前記半導体基板１０の背面にバックバイアス電圧（Ｖｂ）が印加される。このように前記半導体基板１０の背面に印加されたバックバイアス電圧は、前記Ｐ型エピタキシャル層１１を経て前記Ｎ−型拡散領域８９に印加される。したがって、前記バックバイアス電圧が変わるようになると、前記Ｎ−型拡散領域８９の空乏領域（図示せず）の幅が変わるようになる。この際、前記埋没層７０及び素子分離膜８５は前記トランジスターを隔離させるので、前記バックバイアス電圧（Ｖｂ）が前記トランジスターのソース／ドレイン（Ｓ／Ｄ）領域に電気的に影響を与えることを最小化できる。

したがって、本発明の第３実施形態によるＣＭＯＳイメージセンサーは、前記フォトダイオード領域の外側に位置した、光電荷伝送部、光カラー感度演算部などのトランジスターのような素子の特性変化を防止しながらも、前記Ｎ−型拡散領域８９に照射される光に含まれる赤、緑、青色の光カラー感度を感知できる。前記光カラー感度の感知に関する説明は本発明の要旨と関連性が少ないので省略する。

また、本発明の第３実施形態によるＣＭＯＳイメージセンサーは、フォトダイオード形成領域と、トランジスター形成領域との間に一つのトレンチを配置させるので、フォトダイオード形成領域と、トランジスター形成領域との間に２つのトレンチを配置させる、本発明の第２実施形態のＣＭＯＳイメージセンサーより単位セルの面積を縮小することができる。

このような特徴を有する本発明の第２、第３実施形態のＣＭＯＳイメージセンサーの製造方法を以下に説明する。

図６ａ乃至図６ｅは、図４のような本発明の第２実施形態によるＣＭＯＳイメージセンサーの工程断面図である。
本発明の第２実施形態によるＣＭＯＳイメージセンサーの製造方法は、図６ａのように、第１導電型（Ｐ型）半導体基板１０上にＰ型エピタキシャル層１１を形成する。
次いで、前記Ｐ型エピタキシャル層１１上に、パッド酸化膜１２ａとパッド窒化膜１２ｂとが積層された構造の犠牲膜１２を形成する。ここで、前記パッド窒化膜１２ｂは、後続するシャロートレンチアイソレーション（shallow trench isolation;ＳＴＩ）工程でハードマスク層としての役割を担当し、また、化学的機械的研磨（chemical mechanical polishing;ＣＭＰ）工程でエッチング停止膜としての役割も果たす。

その後、前記犠牲膜１２上に第１感光膜１４ａを蒸着し、露光及び現像工程で前記トランジスター形成領域がオープンになるようにパターニングする。そして、前記第１感光膜１４ａをマスクに用いて、前記ｐ型エピタキシャル層１１に１ＭｅＶ程度の高エネルギーでｎ型不純物イオンを注入して、前記トランジスター形成領域のｐ型エピタキシャル層１１の所定の深さにｎ型第１埋没層３１を形成する。前記第１埋没層３１は、水平方向に長く形成される。この際、前記感光膜マスクを使用せず、前記のような高エネルギーでｎ型不純物イオンを注入して第１埋没層３１を形成した後、Ｐ型不純物イオンをカウンタードッピングして、フォトダイオードが形成される領域を原状回復させることもできる。

図６ｂのように、前記第１感光膜１４ａを除去し、全面に第２感光膜１４ｂを蒸着する。そして、露光及び現像工程で前記第２感光膜１４ｂをパターニングして、前記フォトダイオード領域の側面部、及び前記トランジスター形成領域の側面部の前記犠牲膜１２が露出されるようにする。

そして、前記第２感光膜１４ｂをマスクに用いて、前記犠牲膜１２及び前記Ｐ型エピタキシャル層１１を選択的に除去して、前記トランジスター形成領域の側面部を囲むように前記Ｐ型エピタキシャル層１１の一部分に第１トレンチ４３を形成すると共に、前記フォトダイオード領域の側面部を囲むように前記Ｐ型エピタキシャル層１１の一部分に第２トレンチ４１を形成する。この際、前記第１、２トレンチ４１、４３は、前記埋没層３１より浅く形成する。

図６ｃのように、前記第２感光膜１４ｂを除去し、全面に第３感光膜１４ｃを蒸着し、露光及び現像して、前記第１トレンチ４３領域のみ露出されるようにパターニングする。そして、ｎ型不純物イオンを前記第１トレンチ４３の下側のＰ型エピタキシャル層１１に注入して、前記第１トレンチ４３と、前記第１埋没層３１との間に第２埋没層３３を形成する。この際、前記第１、第２埋没層３１、３３、及び第１トレンチ４３によって前記トランジスター形成領域が隔離される。

図６ｄのように、前記第１トレンチ４３が満たされるように、多結晶シリコンまたは金属層のような導電層４７を蒸着し、化学的機械的研磨（ＣＭＰ）工程によって平坦化させる。そして、前記第２トレンチ４１に満たされるように、酸化膜のような絶縁膜４５を厚く蒸着し、化学的機械的研磨（ＣＭＰ）工程によって平坦化させる。このような方法で素子分離膜を形成する。この際、前記第１、第２トレンチ４１、４２に満たされるように、前記犠牲膜１２上に酸化膜のような絶縁膜を厚く積層し、前記絶縁膜を化学的機械的研磨（ＣＭＰ）工程によって平坦化させることで、前記第１、２トレンチ４１、４３に前記素子分離膜４５、４７を形成することもできる。

一方、前記素子分離膜４５、４７を形成してから前記第２埋没層３３を形成することも可能である。

図６ｅのように、前記犠牲膜１２を除去し、通常的な工程を用いて前記Ｐ型エピタキシャル層１１のフォトダイオード形成領域にフォトダイオードのためのＮ−型拡散領域４９を形成し、前記Ｐ型エピタキシャル層１１のトランジスター形成領域上にゲート絶縁膜ＧＩを介在させてゲート電極Ｇを形成し、前記ゲート電極Ｇの両側の前記Ｐ型エピタキシャル層１１に不純物イオンを注入して、ソース／ドレイン（Ｓ／Ｄ）領域を形成する。
この際、前記Ｎ−型拡散領域４９と前記埋没層３０とは、互いに連結されないよう充分に距離をおいて離隔して形成される。

その後、前記ゲート電極Ｇ及びＮ−型拡散領域４９を含む前記Ｐ型エピタキシャル層１１の全面に層間絶縁膜５１を形成し、その層間絶縁膜５１上に平坦化層５３を形成する。
そして、前記Ｎ−型拡散領域４９の真上に位置するよう前記平坦化層５３上にマイクロレンズ６１を形成することで、本発明のＣＭＯＳイメージセンサーの製造方法を完了する。

一方、図７ａ乃至図７ｃは、図５のような本発明の第３実施形態によるＣＭＯＳイメージセンサーの工程断面図である。

本発明の第３実施形態によるＣＭＯＳイメージセンサーの製造方法は、図７ａに示すように、ｐ型半導体基板１０上にはＰ型エピタキシャル層１１を成長させる。次いで、前記Ｐ型エピタキシャル層１１上に、パッド酸化膜１２ａと、パッド窒化膜１２ｂとが積層された構造の犠牲膜１２を形成する。ここで、前記パッド窒化膜１２ｂは、後続するシャロートレンチアイソレーション（ＳＴＩ）工程でハードマスク層としての役割を担当し、また、化学的機械的研磨（ＣＭＰ）工程でエッチング停止膜としての役割も果たす。

その後、前記犠牲膜１２上に第１感光膜１４ａを蒸着し、露光及び現像工程で前記トランジスター形成領域がオープンになるようにパターニングする。そして、前記第１感光膜１４ａをマスクに用いて、前記ｐ型エピタキシャル層１１に１ＭｅＶ程度の高エネルギーでｎ型不純物イオンを注入して、前記トランジスター形成領域のｐ型エピタキシャル層１１の所定の深さにｎ型埋没層７０を形成する。前記第１埋没層７０は、水平方向に長く形成される。この際、前記感光膜マスクを使用せず、前記のような高エネルギーでｎ型不純物イオンを注入して、埋没層７０を形成してから、Ｐ型不純物イオンをカウンタードッピングして、フォトダイオードが形成される領域を原状回復させることもできる。

図７ｂのように、シャロートレンチアイソレーション（ＳＴＩ）工程を用いて、酸化膜のような絶縁膜からなる素子分離膜８５を形成する。より詳細に説明すると、前記第１感光膜１４ａを除去し、全面に第２感光膜１４ｂを蒸着する。そして、露光及び現像工程で前記第２感光膜１４ｂをパターニングして、前記トランジスター形成領域の側面部の前記犠牲膜１２が露出されるようにする。そして、前記第２感光膜１４ｂをマスクに用いて、前記犠牲膜１２、及び前記Ｐ型エピタキシャル層１１を選択的に除去して、前記トランジスター形成領域の側面部を囲むように、前記Ｐ型エピタキシャル層１１の一部分にトレンチ８３を形成する。この際、前記トレンチ８３は、前記Ｎ−型埋没層７０の両端部が露出される深さで形成する。

その後、前記トレンチ８３のギャップを満たすために、前記トレンチ８３の内部と、前記犠牲膜１２上に酸化膜のような絶縁膜を厚く積層し、前記絶縁膜を化学的機械的研磨（ＣＭＰ）工程によって平坦化させることで、前記トレンチ８３に前記素子分離膜８５を形成する。

したがって、本発明の第３実施形態では、前記トランジスター形成領域の周辺にのみトレンチを形成するので、本発明の第２実施形態に比べ集積度を向上させることができ、第２埋没層を形成しないので、工程の単純化を図ることができる。

図７ｃのように、通常的な工程を用いて、前記Ｐ型エピタキシャル層１１のフォトダイオード領域にＮ−型拡散領域８９を形成し、前記Ｐ型エピタキシャル層１１のトランジスター形成領域上にゲート絶縁膜ＧＩを介在して、ゲート電極Ｇを形成し、前記ゲート電極Ｇの両側の前記Ｐ型エピタキシャル層１１内にソース／ドレイン（Ｓ／Ｄ）領域を形成する。

その後、前記ゲート電極Ｇ及び前記Ｎ−型拡散領域８９を含み、前記Ｐ型エピタキシャル層１１の全面に層間絶縁膜５１を形成し、その層間絶縁膜５１上に平坦化層５３を形成する。そして、前記Ｎ−型拡散領域８９の真上に位置するように、前記平坦化層５３上にマイクロレンズ６１を形成することで、本発明の第３実施形態によるＣＭＯＳイメージセンサーを製造する。

本発明は、図面及び発明の詳細な説明に記載の内容に限定されず、本発明の思想を外れない範囲内で多様な形態の変形が可能であることは、この分野に通常の知識を有する者には自明なことであろう。

一般的なＣＭＯＳイメージセンサーの単位画素の等価回路図である。 従来のＣＭＯＳイメージセンサーの断面構造図である。 本発明の第１実施形態によるＣＭＯＳイメージセンサーの断面構造図である。 本発明の第２実施形態によるＣＭＯＳイメージセンサーの断面構造図である。 本発明の第３実施形態によるＣＭＯＳイメージセンサーの断面構造図である。 図４のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図４のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図４のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図４のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図４のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図５のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図５のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。 図５のＣＭＯＳイメージセンサーを製造するための製造方法を示す断面工程図である。

符号の説明

１０ 半導体基板
１１ エピタキシャル層
１２ 犠牲膜
１４ａ、１４ｂ、１４ｃ 感光膜
１３、４５、８５ 素子分離膜
１７、５１ 層間絶縁膜
１９、５３ 平坦化層
２１、６１ マイクロレンズ
３０、３１、３３、７０ 埋没層
４１，４３、８３ トレンチ
４７ 導電層
４９、８９ 拡散領域

Claims (14)

1. フォトダイオード領域とトランジスター領域を有し、前記フォトダイオードの空乏領域の幅を変えるバックバイアス電圧が印加される第１導電型半導体基板と、
   前記半導体基板のトランジスター領域に形成されたトランジスターと、
   前記半導体基板のフォトダイオード領域に形成されたフォトダイオードと、
   前記バックバイアス電圧が前記トランジスターに影響を与えることを防止するために、前記トランジスター領域の前記半導体基板内に形成される第２導電型埋没層と、
   前記トランジスター領域の側面部を包むように前記半導体基板に前記第２導電型埋没層に達する深さまで形成される第１素子分離膜とを含んで構成されることを特徴とするＣＭＯＳイメージセンサー。
2. 前記埋没層は、Ｕ字形または水平一字形のうち何れかで形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサー。
3. 前記Ｕ字形埋没層は、水平方向に形成される第１埋没層と、前記第１埋没層の両先端と前記第１素子分離膜との間に形成される第２埋没層とで構成されることを特徴とする請求項２記載のＣＭＯＳイメージセンサー。
4. 前記フォトダイオード領域の側面部を包むように前記半導体基板内に形成される第２素子分離膜をさらに含むことを特徴とする請求項１記載のＣＭＯＳイメージセンサー。
5. 前記トランジスター領域の側面部の第１素子分離膜は導電層で形成され、前記フォトダイオード領域の側面部の第２素子分離膜は絶縁膜で形成されることを特徴とする請求項４記載のＣＭＯＳイメージセンサー。
6. 前記第１、第２素子分離膜は共に絶縁膜で形成されることを特徴とする請求項４記載のＣＭＯＳイメージセンサー。
7. 前記半導体基板は、第１導電型エピタキシャル層を備えることを特徴とする請求項１記載のＣＭＯＳイメージセンサー。
8. 前記フォトダイオードは、前記第１導電型エピタキシャル層と、前記第１導電型エピタキシャル層の表面に形成された第２導電型拡散層とで構成されることを特徴とする請求項７記載のＣＭＯＳイメージセンサー。
9. 前記第２導電型拡散層と、前記埋没層とは互いに隔離されることを特徴とする請求項８記載のＣＭＯＳイメージセンサー。
10. フォトダイオード形成領域と、トランジスター形成領域とを備え、フォトダイオードの空乏領域の幅を変えるバックバイアス電圧が印加される第１導電型半導体基板を用意するステップと、
    前記バックバイアス電圧がトランジスターに影響を与えることを防止するために、前記トランジスター形成領域の半導体基板に所定の深さで第２導電型第１埋没層を形成するステップと、
    前記トランジスター形成領域の周辺部に対応する半導体基板に第１トレンチを形成し、前記フォトダイオード形成領域の周辺部に対応する前記半導体基板に第２トレンチを形成するステップと、
    前記バックバイアス電圧がトランジスターに影響を与えることを防止するために、前記第１トレンチと、前記第１埋没層との間の前記半導体基板に第２導電型の第２埋没層を形成するステップと、
    前記第１、第２トレンチに素子分離膜を、前記第１トレンチの素子分離膜は導電層で形成し、前記第２トレンチの素子分離膜は絶縁膜で形成するステップと、
    前記半導体基板のフォトダイオード形成領域にフォトダイオードを形成し、前記半導体基板のトランジスター形成領域にトランジスターを形成するステップとを含むことを特徴とするＣＭＯＳイメージセンサーの製造方法。
11. 前記トランジスターを含む半導体基板上に層間絶縁膜を形成するステップと、
    前記層間絶縁膜上に平坦化層を形成するステップと、
    前記フォトダイオードの真上に位置するように、前記平坦化層上にマイクロレンズを形成するステップとをさらに含むことを特徴とする請求項１０記載のＣＭＯＳイメージセンサーの製造方法。
12. 前記第１、第２トレンチは、前記第１埋没層よりさらに浅く形成することを特徴とする請求項１０記載のＣＭＯＳイメージセンサーの製造方法。
13. フォトダイオード形成領域とトランジスター形成領域とを備え、フォトダイオードの空乏領域の幅を変えるバックバイアス電圧が印加される第１導電型半導体基板を用意するステップと、
    前記バックバイアス電圧がトランジスターに影響を与えることを防止するために、前記トランジスター形成領域の半導体基板に所定の深さで第２導電型埋没層を形成するステップと、
    前記トランジスター形成領域の周辺部に対応する半導体基板に前記第２導電型埋没層に達する深さまでトレンチを形成するステップと、
    前記トレンチに素子分離膜を形成するステップと、
    前記半導体基板のフォトダイオード形成領域にフォトダイオードを形成し、前記半導体基板のトランジスター形成領域にトランジスターを形成するステップとを含むことを特徴とするＣＭＯＳイメージセンサーの製造方法。
14. 前記トランジスターを含む半導体基板上に層間絶縁膜を形成するステップと、
    前記層間絶縁膜上に平坦化層を形成するステップと、
    前記フォトダイオードの真上に位置するように、前記平坦化層上にマイクロレンズを形成するステップとをさらに含むことを特徴とする請求項１３記載のＣＭＯＳイメージセンサーの製造方法。

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