WO2017130489A1 - 走査アンテナ - Google Patents

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WO2017130489A1
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layer
substrate
slot
electrode
transmission
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中澤　淳
貴俊 大類
中村　渉
忠 大竹
中野　文樹
箕浦　潔
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シャープ株式会社
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a scanning antenna, and more particularly to a scanning antenna (also referred to as a “liquid crystal array antenna”) in which an antenna unit (also referred to as an “element antenna”) has a liquid crystal capacity.
  • a scanning antenna also referred to as a “liquid crystal array antenna”
  • an antenna unit also referred to as an “element antenna”
  • Antennas for mobile communications and satellite broadcasting require a function to change the beam direction (referred to as “beam scanning” or “beam steering”).
  • beam scanning As an antenna having such a function (hereinafter referred to as a “scanned antenna”), a phased array antenna having an antenna unit is known.
  • the conventional phased array antenna is expensive and has become an obstacle to popularization in consumer products. In particular, as the number of antenna units increases, the cost increases significantly.
  • Non-Patent Document 1 Since the dielectric constant of the liquid crystal material has frequency dispersion, in this specification, the dielectric constant in the microwave frequency band (also referred to as “dielectric constant for microwave”) is particularly referred to as “dielectric constant M ( ⁇ M )”. Will be written.
  • Patent Document 3 and Non-Patent Document 1 describe that a low-cost scanning antenna can be obtained by utilizing the technology of a liquid crystal display device (hereinafter referred to as “LCD”).
  • LCD liquid crystal display device
  • an object of the present invention is to provide a scanning antenna that can be mass-produced by using a conventional LCD manufacturing technique.
  • a scanning antenna is a scanning antenna in which a plurality of antenna units are arranged, and includes a first dielectric substrate, a plurality of TFTs supported by the first dielectric substrate, and a plurality of gate buses.
  • a plurality of spacer structures including a substrate, a liquid crystal layer provided between the TFT substrate and the slot substrate, and a plurality of first spacer structures defining a distance between the TFT substrate and the slot substrate And a reflective conductive plate disposed so as to face the second main surface opposite to the first main surface of the second dielectric substrate via a dielectric layer, and the slot electrode includes: Multiple patch electrodes A plurality of slots arranged corresponding to each other, and when viewed from a normal direction of the first dielectric substrate, a first region having a distance of 0.3 mm or less from each edge of the plurality of slots; When the region is a region where the distance from each edge of the plurality of patch electrodes is within 0.3 mm is the second region, the plurality of spacer structures are the first region and / or the second region. Do not overlap.
  • Another scanning antenna is a scanning antenna in which a plurality of antenna units are arranged, and includes a first dielectric substrate, a plurality of TFTs supported on the first dielectric substrate, and a plurality of TFTs.
  • a TFT substrate having a gate bus line, a plurality of source bus lines, and a plurality of patch electrodes, a second dielectric substrate, and a slot electrode formed on the first main surface of the second dielectric substrate.
  • a plurality of spacers including a slot substrate, a liquid crystal layer provided between the TFT substrate and the slot substrate, and a plurality of first spacer structures defining a distance between the TFT substrate and the slot substrate.
  • a structure, and a reflective conductive plate disposed to face a second main surface opposite to the first main surface of the second dielectric substrate via a dielectric layer, and the slot electrode is The plurality of patches A plurality of slots arranged corresponding to the poles, wherein the slot substrate or the TFT substrate has a plurality of photo spacers, and the plurality of photo spacers are in a normal direction of the first dielectric substrate. Photo spacers having a height of 2 ⁇ m or more and 5 ⁇ m or less are included, and the plurality of first spacer structures include a spacer structure including any of the plurality of photo spacers.
  • the plurality of first spacer structures include a first spacer structure including a part of a first metal layer including the plurality of patch electrodes.
  • the plurality of first spacer structures include a first spacer structure including a part of a second metal layer including gate electrodes of the plurality of TFTs and the plurality of gate bus lines.
  • the plurality of first spacer structures include a first spacer structure including a part of a third metal layer including source electrodes of the plurality of TFTs and the plurality of source bus lines.
  • the transmission / reception region defined by the plurality of antenna units and a non-transmission / reception region around the transmission / reception region, wherein the plurality of first spacer structures are a first spacer structure in the transmission / reception region. And a plurality of first spacer structures per unit area when viewed from the normal direction of the first dielectric substrate in the transmission / reception region.
  • the area ratio is 0.05% or more and 0.6% or less.
  • the ratio of the area of the plurality of first spacer structures per unit area when viewed from the normal direction of the first dielectric substrate in the non-transmission / reception region is 0.05% or more and 0 .6% or less.
  • the plurality of spacer structures further include a plurality of second spacer structures lower than the plurality of first spacer structures.
  • the plurality of second spacer structures include a second spacer structure having a height that is 0.2 ⁇ m or more and 0.5 ⁇ m or less smaller than a height of the plurality of first spacer structures.
  • the transmission / reception region defined by the plurality of antenna units and a non-transmission / reception region around the transmission / reception region, wherein the plurality of first spacer structures are a first spacer structure in the transmission / reception region. And a plurality of first spacer structures per unit area when viewed from the normal direction of the first dielectric substrate in the transmission / reception region.
  • the area ratio is 0.05% or more and 0.5% or less.
  • the ratio of the area of the plurality of first spacer structures per unit area when viewed from the normal direction of the first dielectric substrate in the non-transmission / reception region is 0.05% or more and 0 .5% or less.
  • the ratio of the area of the plurality of first spacer structures per unit area when viewed from the normal direction of the first dielectric substrate in the transmission / reception region is 1,
  • the ratio of the area of the plurality of second spacer structures per unit area when viewed from the normal direction of the first dielectric substrate is 1 or more and 10 or less.
  • the non-transmission / reception region is 1 or more and 10 or less.
  • a TFT substrate is a TFT substrate having a dielectric substrate and a plurality of antenna unit regions arranged on the dielectric substrate, and a transmission / reception region including the plurality of antenna unit regions; A non-transmission / reception region located in a region other than the transmission / reception region, wherein each of the plurality of antenna unit regions is a thin film transistor supported by the dielectric substrate, and includes a gate electrode, a semiconductor layer, and the gate electrode And a thin film transistor including a gate insulating layer located between the semiconductor layer, a source electrode and a drain electrode electrically connected to the semiconductor layer, and covering the thin film transistor, and the drain electrode of the thin film transistor A first insulating layer having an exposed first opening; and formed on the first insulating layer and in the first opening; A patch electrode electrically connected to the drain electrode of the transistor, the patch electrode including a metal layer, and the thickness of the metal layer is greater than the thickness of the source electrode and the drain electrode of the thin film transistor .
  • the TFT substrate may further include a second insulating layer that covers the patch electrode.
  • the metal layer may have a thickness of 1 ⁇ m to 30 ⁇ m.
  • the TFT substrate may further include a resistance film formed on the dielectric substrate and a heater terminal connected to the resistance film in the transmission / reception region.
  • the TFT substrate further includes a transfer terminal portion disposed in the non-transmission / reception region, the transfer terminal portion including a patch connection portion formed of the same conductive film as the patch electrode, and the patch connection.
  • a second insulating layer having a second opening extending over the portion and exposing a part of the patch connecting portion; and the patch connecting portion formed on the second insulating layer and in the second opening. And an upper transparent electrode electrically connected to each other.
  • the TFT substrate further includes a gate terminal portion, and the gate terminal portion is formed of the same conductive film as the gate electrode, and the gate bus line extends on the gate bus line.
  • a gate terminal contact hole exposing a part of the gate bus line is formed in the layer and the second insulating layer, and the upper connection portion for the gate terminal is formed on the second insulating layer and the gate terminal contact. It is disposed in the hole and is in contact with the gate bus line in the gate terminal contact hole.
  • the TFT substrate further includes a transfer terminal portion disposed in the non-transmission / reception region, and the transfer terminal portion includes a source connection wiring formed of the same conductive film as the source electrode, and the source connection.
  • a first insulating layer extending on the wiring and having a third opening exposing a part of the source connection wiring and a fourth opening exposing another part of the source connection wiring;
  • a patch connecting portion formed on the insulating layer and in the third opening; and an upper transparent electrode formed on the first insulating layer and in the fourth opening.
  • the patch connecting portion includes the source It is electrically connected to the upper transparent electrode via a connection wiring, the patch connecting portion is formed of the same conductive film as the patch electrode, and the second insulating layer is formed of the transformer. It is extended on ⁇ over the terminal portion, covering the patch connecting portion, and has an opening to expose at least a portion of said upper transparent electrode.
  • the TFT substrate further includes a transfer terminal portion disposed in the non-transmission / reception region, and the transfer terminal portion is formed of the same conductive film as the patch electrode on the first insulating layer.
  • the second insulating layer has an opening extending on the protective conductive layer and exposing a part of the protective conductive layer.
  • the TFT substrate further includes a gate terminal portion, and the gate terminal portion is formed of the same conductive film as the gate electrode, and the gate bus line extends on the gate bus line.
  • the gate insulating layer and the first insulating layer include the gate terminal upper connection portion.
  • An exposed gate terminal contact hole is formed, and the upper connection portion for the gate terminal is disposed on the first insulating layer and in the gate terminal contact hole, and the gate bus line is formed in the gate terminal contact hole.
  • the second insulating layer is extended on the gate terminal upper connection portion, and is open to expose a part of the gate terminal upper connection portion. Having.
  • a scanning antenna is provided between any of the TFT substrates described above, a slot substrate disposed so as to face the TFT substrate, and the TFT substrate and the slot substrate.
  • a liquid crystal layer, and a reflective conductive plate disposed on the surface of the slot substrate opposite to the liquid crystal layer so as to face the dielectric layer, the slot substrate including another dielectric substrate;
  • a slot electrode formed on a surface of the other dielectric substrate on the liquid crystal layer side, the slot electrode has a plurality of slots, and the plurality of slots are the plurality of antenna units of the TFT substrate. It is arranged corresponding to the patch electrode in the region.
  • a scanning antenna is provided between any of the TFT substrates described above, a slot substrate disposed so as to face the TFT substrate, and between the TFT substrate and the slot substrate.
  • a liquid crystal layer and a reflective conductive plate disposed on the surface of the slot substrate opposite to the liquid crystal layer so as to face each other with a dielectric layer interposed therebetween, and the slot substrate is connected to another dielectric substrate.
  • the slot electrode is disposed corresponding to the patch electrode in the unit region, and the slot electrode is connected to the transfer terminal portion of the TFT substrate.
  • a manufacturing method of a TFT substrate includes a transmission / reception region including a plurality of antenna unit regions and a non-transmission / reception region other than the transmission / reception region, and each of the plurality of antenna unit regions includes a thin film transistor and a patch.
  • a method of manufacturing a TFT substrate including an electrode comprising: (a) a step of forming a thin film transistor on a dielectric substrate; and (b) forming a first insulating layer so as to cover the thin film transistor, and forming the first insulating layer on the first insulating layer.
  • said patch electrode comprises a metal layer, the thickness of the metal layer is greater than the thickness of the source electrode and the drain electrode of the thin film transistor.
  • a gate conductive film is formed on a dielectric substrate, and a plurality of gate bus lines and gate electrodes of the thin film transistors are formed by patterning the gate conductive film ( a1), a step (a2) of forming a gate insulating layer covering the plurality of gate bus lines and the gate electrode, a step (a3) of forming a semiconductor layer of the thin film transistor on the gate insulating layer, A source conductive film is formed on the semiconductor layer and the gate insulating layer, and a plurality of source bus lines and a source electrode and a drain electrode in contact with the semiconductor layer are formed by patterning the source conductive film, and a thin film transistor (A4).
  • the TFT substrate further includes a gate terminal portion and a transfer terminal portion in the non-transmission / reception region
  • the step (c) is patch connection to the non-transmission / reception region by patterning the conductive film for patch electrodes.
  • the TFT substrate further includes a gate terminal portion and a transfer terminal portion in the non-transmission / reception region
  • the step (a4) includes source connection wiring in the non-transmission / reception region by patterning of the source conductive film.
  • the step (b) includes forming a first opening in the first insulating layer, a third opening exposing a part of the source connection wiring, and the source connection wiring. Including a step of forming a fourth opening exposing the other part of the gate terminal contact hole and a gate terminal contact hole exposing a part of the gate bus line, between the step (b) and the step (c).
  • step (c) includes the step of patterning the patch electrode conductive film, Forming a transfer terminal portion by forming a patch connection portion in contact with the source connection wiring within the opening, wherein the transfer terminal portion includes the patch connection portion and the upper transparent electrode via the source connection wiring.
  • step (d) a step of forming an opening in the second insulating layer to expose a part of the upper transparent electrode and a part of the gate terminal upper connection part.
  • the TFT substrate further includes a gate terminal portion and a transfer terminal portion in the non-transmission / reception region, and the step (b) forms the first opening in the first insulating layer, and Forming a gate terminal contact hole exposing a part of the gate bus line, forming a transparent conductive film between the step (b) and the step (c), and patterning the transparent conductive film Forming a gate terminal upper connection portion in contact with the gate bus line in the gate terminal contact hole to obtain a gate terminal portion, wherein the step (c) is performed by patterning the patch electrode conductive film.
  • a step of forming a protective conductive layer, and after the step (d), the second insulating layer is provided with an opening exposing a part of the protective conductive layer and a part of the upper connection portion for the gate terminal.
  • the method further includes forming.
  • a scanning antenna is a scanning antenna in which a plurality of antenna units are arranged, and includes a first dielectric substrate, a plurality of TFTs supported on the first dielectric substrate, and a plurality of gates.
  • a TFT substrate having a bus line, a plurality of source bus lines, and a plurality of patch electrodes, a second dielectric substrate, and a slot having a slot electrode formed on the first main surface of the second dielectric substrate.
  • a substrate, a liquid crystal layer provided between the TFT substrate and the slot substrate, and a second main surface opposite to the first main surface of the second dielectric substrate are opposed to each other through a dielectric layer.
  • the slot electrode has a plurality of slots arranged corresponding to the plurality of patch electrodes, and each of the plurality of patch electrodes includes a corresponding TFT. Connect to drain The polarity of the voltage applied to each of the plurality of patch electrodes when the data signal is supplied from the corresponding source bus line during the period selected by the scanning signal supplied from the gate bus line of the corresponding TFT.
  • the frequency at which is inverted is 300 Hz or more.
  • the polarities of voltages applied to the plurality of patch electrodes are the same in an arbitrary frame.
  • polarities of voltages applied to the plurality of patch electrodes are opposite to each other between patch electrodes connected to adjacent gate bus lines.
  • the frequency at which the polarity of the voltage applied to each of the plurality of patch electrodes is inverted is 5 kHz or less.
  • the voltage applied to the slot electrode is an oscillating voltage that is 180 ° out of phase with the voltage applied to the plurality of patch electrodes.
  • a scanning antenna driving method is a scanning antenna in which a plurality of antenna units are arranged, and includes a first dielectric substrate, a plurality of TFTs supported on the first dielectric substrate, and a plurality of TFTs.
  • a TFT substrate having a gate bus line, a plurality of source bus lines, and a plurality of patch electrodes, a second dielectric substrate, and a slot electrode formed on the first main surface of the second dielectric substrate;
  • the polarity of the voltage applied to the record is inverted at frequencies above 300 Hz.
  • the polarity of the voltage applied to the slot electrode is inverted by shifting the polarity of the voltage applied to the plurality of patch electrodes by 180 °.
  • a scanning antenna that can be mass-produced using a conventional LCD manufacturing technique is provided.
  • FIG. 1 It is sectional drawing which shows typically a part of scanning antenna 1000 of 1st Embodiment.
  • A) And (b) is a typical top view which shows the TFT substrate 101 and the slot substrate 201 in the scanning antenna 1000, respectively.
  • (A) And (b) is sectional drawing and the top view which show typically the antenna unit area
  • (A) to (c) are cross-sectional views schematically showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 101, respectively.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 101.
  • FIG. 4 is a cross-sectional view schematically showing an antenna unit region U and a terminal part IT in the slot substrate 201.
  • FIG. 4 is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 101 and the slot substrate 201.
  • FIG. (A)-(c) is sectional drawing which respectively shows the gate terminal part GT of the TFT substrate 102 in 2nd Embodiment, the source terminal part ST, and the transfer terminal part PT.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 102.
  • FIG. (A)-(c) is sectional drawing which respectively shows the gate terminal part GT of the TFT substrate 103 in 3rd Embodiment, the source terminal part ST, and the transfer terminal part PT.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 103.
  • FIG. 4 is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 103 and the slot substrate 203.
  • FIG. (A) is a schematic plan view of the TFT substrate 104 having the heater resistance film 68
  • (b) is a schematic plan view for explaining the sizes of the slot 57 and the patch electrode 15.
  • (A) And (b) is a figure which shows the typical structure of resistance heating structure 80a and 80b, and electric current distribution.
  • (A)-(c) is a figure which shows the typical structure and electric current distribution of resistance heating structure 80c-80e. It is a figure which shows the equivalent circuit of one antenna unit of the scanning antenna by embodiment of this invention.
  • (A)-(c), (e)-(g) is a figure which shows the example of the waveform of each signal used for the drive of the scanning antenna of embodiment, (d) performs dot inversion drive. It is a figure which shows the waveform of the display signal of the LCD panel.
  • (A)-(e) is a figure which shows the other example of the waveform of each signal used for the drive of the scanning antenna of embodiment.
  • (A)-(e) is a figure which shows the further another example of the waveform of each signal used for the drive of the scanning antenna of embodiment. It is sectional drawing which shows typically the example of the structure of the scanning antenna which has the spacer structure 75, and is a figure which shows typically the spacer structure 75 in transmission / reception area
  • FIG. 5 is a schematic plan view of a TFT substrate 105 included in a scanning antenna having a spacer structure 75.
  • FIG. FIG. 6 is a schematic plan view for explaining the relationship between a place where a spacer structure 75 is provided and the positions of slots 57 and patch electrodes 15. The figure which shows the result (unit: micrometer) which measured thickness dLC of liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 about one of the parts which divided the transmission / reception area
  • FIG. 11 is a schematic plan view of a TFT substrate 105 showing still another example of the arrangement of pedestals 75B (spacer structures 75).
  • (A) is a schematic diagram which shows the structure of the conventional LCD900
  • (b) is typical sectional drawing of the LCD panel 900a.
  • TFT-LCD TFT type LCD
  • LCD transmissive TFT-LCD
  • a vertical electric field mode for example, a TN mode or a vertical alignment mode
  • a voltage is applied in the thickness direction of the liquid crystal layer
  • the frame frequency (typically twice the polarity reversal frequency) of the voltage applied to the liquid crystal capacitance of the LCD is 240 Hz even when driven at 4 ⁇ speed, for example, and the dielectric constant ⁇ of the liquid crystal layer as the dielectric layer of the liquid crystal capacitance of the LCD Is different from the dielectric constant M ( ⁇ M ) for microwaves (for example, satellite broadcasting, Ku band (12 to 18 GHz), K band (18 to 26 GHz), Ka band (26 to 40 GHz)).
  • the transmissive LCD 900 includes a liquid crystal display panel 900a, a control circuit CNTL, a backlight (not shown), a power supply circuit (not shown), and the like.
  • the liquid crystal display panel 900a includes a liquid crystal display cell LCC and a drive circuit including a gate driver GD and a source driver SD.
  • the drive circuit may be mounted on the TFT substrate 910 of the liquid crystal display cell LCC, or a part or all of the drive circuit may be integrated (monolithic) on the TFT substrate 910.
  • FIG. 26B schematically shows a cross-sectional view of a liquid crystal display panel (hereinafter, referred to as “LCD panel”) 900 a included in the LCD 900.
  • the LCD panel 900a includes a TFT substrate 910, a counter substrate 920, and a liquid crystal layer 930 provided therebetween.
  • Both the TFT substrate 910 and the counter substrate 920 have transparent substrates 911 and 921 such as glass substrates.
  • a plastic substrate may be used in addition to a glass substrate.
  • the plastic substrate is formed of, for example, a transparent resin (for example, polyester) and glass fiber (for example, a nonwoven fabric).
  • the display area DR of the LCD panel 900a is composed of pixels P arranged in a matrix.
  • a frame region FR that does not contribute to display is formed around the display region DR.
  • the liquid crystal material is sealed in the display region DR by a seal portion (not shown) formed so as to surround the display region DR.
  • the seal portion is formed by curing a sealing material including an ultraviolet curable resin and a spacer (for example, resin beads), and adheres and fixes the TFT substrate 910 and the counter substrate 920 to each other.
  • the spacer in the sealing material controls the gap between the TFT substrate 910 and the counter substrate 920, that is, the thickness of the liquid crystal layer 930 to be constant.
  • columnar spacers are formed using a UV curable resin in a light-shielded portion (for example, on the wiring) in the display region DR.
  • a light-shielded portion for example, on the wiring
  • a TFT 912 In the TFT substrate 910, a TFT 912, a gate bus line (scanning line) GL, a source bus line (display signal line) SL, a pixel electrode 914, an auxiliary capacitance electrode (not shown), a CS bus line (auxiliary capacitance) are formed on a transparent substrate 911. Line) (not shown) is formed.
  • the CS bus line is provided in parallel with the gate bus line.
  • the next stage gate bus line may be used as a CS bus line (CS on gate structure).
  • the pixel electrode 914 is covered with an alignment film (for example, a polyimide film) that controls the alignment of the liquid crystal.
  • the alignment film is provided in contact with the liquid crystal layer 930.
  • the TFT substrate 910 is often arranged on the backlight side (the side opposite to the observer).
  • the counter substrate 920 is often arranged on the viewer side of the liquid crystal layer 930.
  • the counter substrate 920 has a color filter layer (not shown), a counter electrode 924, and an alignment film (not shown) on the transparent substrate 921.
  • the counter electrode 924 is also referred to as a common electrode because it is provided in common to the plurality of pixels P constituting the display region DR.
  • the color filter layer includes a color filter (for example, a red filter, a green filter, and a blue filter) provided for each pixel P, and a black matrix (a light shielding layer) for shielding light unnecessary for display.
  • the black matrix is disposed so as to shield light between the pixels P in the display region DR and the frame region FR, for example.
  • the pixel electrode 914 of the TFT substrate 910, the counter electrode 924 of the counter substrate 920, and the liquid crystal layer 930 therebetween constitute a liquid crystal capacitor Clc.
  • Each liquid crystal capacitor corresponds to a pixel.
  • an auxiliary capacitor CS electrically connected in parallel with the liquid crystal capacitor Clc is formed.
  • the auxiliary capacitor CS typically includes an electrode having the same potential as the pixel electrode 914, an inorganic insulating layer (for example, a gate insulating layer (SiO 2 layer)), and an auxiliary capacitor electrode connected to the CS bus line. Composed.
  • the same common voltage as that of the counter electrode 924 is supplied from the CS bus line.
  • Factors that cause the voltage (effective voltage) applied to the liquid crystal capacitance Clc to decrease are (1) those based on the CR time constant, which is the product of the capacitance value C Clc of the liquid crystal capacitance Clc and the resistance value R, (2) There are interfacial polarization due to ionic impurities contained in the liquid crystal material and / or orientation polarization of liquid crystal molecules. Among these, the CR time constant contributes greatly to the liquid crystal capacitor Clc, and the CR time constant can be increased by providing the auxiliary capacitor CS electrically connected in parallel to the liquid crystal capacitor Clc.
  • the volume resistivity of the liquid crystal layer 930 which is a dielectric layer of the liquid crystal capacitance Clc, exceeds the order of 10 12 ⁇ ⁇ cm in the case of a widely used nematic liquid crystal material.
  • the display signal supplied to the pixel electrode 914 is the source bus line SL connected to the TFT 912 when the TFT 912 selected by the scanning signal supplied from the gate driver GD to the gate bus line GL is turned on.
  • This is a display signal supplied to.
  • the TFTs 912 connected to a certain gate bus line GL are simultaneously turned on, and at that time, a corresponding display signal is supplied from the source bus line SL connected to each TFT 912 of the pixel P in that row.
  • the first row for example, the uppermost row of the display surface
  • the mth row for example, the lowermost row of the display surface
  • An image (frame) is written and displayed. If the pixels P are arranged in a matrix of m rows and n columns, at least one source bus line SL is provided corresponding to each pixel column, and a total of at least n source bus lines SL are provided.
  • Such scanning is called line-sequential scanning, and the time until one pixel row is selected and the next row is selected is called a horizontal scanning period (1H).
  • the time until a row is selected is called the vertical scanning period (1V) or frame.
  • 1V (or one frame) is obtained by adding a blanking period to a period m ⁇ H for selecting all m pixel rows.
  • 1V 1 frame of the conventional LCD panel
  • 1V 1 frame of the conventional LCD panel
  • the NTSC signal is an interlace signal
  • the frame frequency is 30 Hz
  • the field frequency is 60 Hz.
  • 1V (1/60) Drive in sec (60 Hz drive).
  • the LCD panel 900a is so-called AC driven.
  • frame inversion driving is performed in which the polarity of the display signal is inverted every frame (every vertical scanning period). For example, in a conventional LCD panel, polarity inversion is performed every 1/60 sec (the polarity inversion period is 30 Hz).
  • dot inversion driving or line inversion driving is performed in order to uniformly distribute pixels having different polarities of applied voltages even within one frame. This is because it is difficult to completely match the magnitude of the effective voltage applied to the liquid crystal layer between the positive polarity and the negative polarity. For example, if the volume resistivity of the liquid crystal material is on the order of 10 12 ⁇ ⁇ cm, flicker is hardly visually recognized if dot inversion or line inversion driving is performed every 1/60 sec.
  • the scanning signal and the display signal in the LCD panel 900a are supplied to the gate bus line GL and the source bus line SL from the gate driver GD and the source driver SD based on signals supplied from the control circuit CNTL to the gate driver GD and the source driver SD, respectively. Supplied.
  • the gate driver GD and the source driver SD are each connected to corresponding terminals provided on the TFT substrate 910.
  • the gate driver GD and the source driver SD may be mounted as a driver IC in the frame region FR of the TFT substrate 910, or may be formed monolithically in the frame region FR of the TFT substrate 910.
  • the counter electrode 924 of the counter substrate 920 is electrically connected to a terminal (not shown) of the TFT substrate 910 via a conductive portion (not shown) called transfer.
  • the transfer is formed, for example, so as to overlap the seal portion or by imparting conductivity to a part of the seal portion. This is to narrow the frame area FR.
  • a common voltage is directly or indirectly supplied to the counter electrode 924 from the control circuit CNTL. Typically, the common voltage is also supplied to the CS bus line as described above.
  • a scanning antenna using an antenna unit that utilizes the anisotropy (birefringence) of a large dielectric constant M ( ⁇ M ) of a liquid crystal material is a voltage applied to each liquid crystal layer of the antenna unit associated with a pixel of the LCD panel Is controlled to change the effective dielectric constant M ( ⁇ M ) of the liquid crystal layer of each antenna unit, thereby forming a two-dimensional pattern for each antenna unit having a different capacitance (for displaying images on the LCD).
  • a phase difference corresponding to the capacitance of each antenna unit is given to electromagnetic waves (for example, microwaves) emitted from or received by the antenna, and formed by antenna units having different capacitances.
  • Non-Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 for the basic structure and operating principle of a scanning antenna using a liquid crystal material.
  • Non-Patent Document 2 discloses a basic structure of a scanning antenna in which spiral slots are arranged. For reference, the entire disclosures of Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 are incorporated herein by reference.
  • the antenna unit in the scanning antenna according to the embodiment of the present invention is similar to the pixel of the LCD panel, the structure of the pixel of the LCD panel is different, and the arrangement of a plurality of antenna units is also different from the pixel of the LCD panel. The sequence is different.
  • a basic structure of a scanning antenna according to an embodiment of the present invention will be described with reference to FIG. 1 showing a scanning antenna 1000 of a first embodiment described in detail later.
  • the scanning antenna 1000 is a radial inline slot antenna in which slots are concentrically arranged.
  • the scanning antenna according to the embodiment of the present invention is not limited to this, and for example, the slot arrangement may be various known arrangements. Good.
  • FIG. 1 is a cross-sectional view schematically showing a part of the scanning antenna 1000 of the present embodiment, from a feeding pin 72 (see FIG. 2B) provided near the center of the concentrically arranged slots. A part of cross section along a radial direction is shown typically.
  • the scanning antenna 1000 includes a TFT substrate 101, a slot substrate 201, a liquid crystal layer LC disposed therebetween, a slot substrate 201, and a reflective conductive plate 65 disposed so as to face each other with the air layer 54 interposed therebetween. It has.
  • the scanning antenna 1000 transmits and receives microwaves from the TFT substrate 101 side.
  • the TFT substrate 101 includes a dielectric substrate 1 such as a glass substrate, a plurality of patch electrodes 15 formed on the dielectric substrate 1, and a plurality of TFTs 10. Each patch electrode 15 is connected to the corresponding TFT 10. Each TFT 10 is connected to a gate bus line and a source bus line.
  • the slot substrate 201 has a dielectric substrate 51 such as a glass substrate, and a slot electrode 55 formed on the liquid crystal layer LC side of the dielectric substrate 51.
  • the slot electrode 55 has a plurality of slots 57.
  • the reflective conductive plate 65 is disposed so as to face the slot substrate 201 with the air layer 54 interposed therebetween.
  • a layer formed of a dielectric having a low dielectric constant M with respect to microwaves for example, a fluororesin such as PTFE
  • the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 and the air layer 54 therebetween function as the waveguide 301.
  • the patch electrode 15, the portion of the slot electrode 55 including the slot 57, and the liquid crystal layer LC therebetween constitute an antenna unit U.
  • one patch electrode 15 is opposed to the portion of the slot electrode 55 including one slot 57 via the liquid crystal layer LC, thereby forming a liquid crystal capacitor.
  • the structure in which the patch electrode 15 and the slot electrode 55 face each other through the liquid crystal layer LC is similar to the structure in which the pixel electrode 914 and the counter electrode 924 of the LCD panel 900a shown in FIG. Yes. That is, the antenna unit U of the scanning antenna 1000 and the pixel P in the LCD panel 900a have a similar configuration.
  • the antenna unit has a configuration similar to the pixel P in the LCD panel 900a in that it has an auxiliary capacitor (see FIGS. 13A and 16) electrically connected in parallel with the liquid crystal capacitor. ing. However, the scanning antenna 1000 has many differences from the LCD panel 900a.
  • the performance required for the dielectric substrates 1 and 51 of the scanning antenna 1000 is different from the performance required for the substrate of the LCD panel.
  • the dielectric substrates 1 and 51 for the antenna preferably have a small dielectric loss with respect to the microwave (the dielectric loss tangent with respect to the microwave is represented as tan ⁇ M ).
  • the tan ⁇ M of the dielectric substrates 1 and 51 is preferably approximately 0.03 or less, and more preferably 0.01 or less.
  • a glass substrate or a plastic substrate can be used.
  • a glass substrate is superior to a plastic substrate in terms of dimensional stability and heat resistance, and is suitable for forming circuit elements such as TFTs, wirings, and electrodes using LCD technology.
  • the material forming the waveguide is air and glass
  • the glass has a higher dielectric loss, so that the thinner the glass can reduce the waveguide loss, preferably 400 ⁇ m or less. And more preferably 300 ⁇ m or less.
  • the conductive material used for the electrodes is also different.
  • An ITO film is often used as a transparent conductive film for pixel electrodes and counter electrodes of LCD panels.
  • ITO has a large tan ⁇ M for microwaves and cannot be used as a conductive layer in an antenna.
  • the slot electrode 55 functions as a wall of the waveguide 301 together with the reflective conductive plate 65. Therefore, in order to suppress transmission of microwaves through the wall of the waveguide 301, it is preferable that the thickness of the wall of the waveguide 301, that is, the thickness of the metal layer (Cu layer or Al layer) is large.
  • the electromagnetic wave is known to be attenuated to 1/20 (-26 dB), and if it is 5 times, it is attenuated to 1/150 (-43 dB). ing. Therefore, if the thickness of the metal layer is 5 times the skin depth, the electromagnetic wave transmittance can be reduced to 1%. For example, for a microwave of 10 GHz, if a Cu layer having a thickness of 3.3 ⁇ m or more and an Al layer having a thickness of 4.0 ⁇ m or more are used, the microwave can be reduced to 1/150.
  • the slot electrode 55 is preferably formed of a relatively thick Cu layer or Al layer.
  • the thickness of the Cu layer or Al layer there is no particular upper limit to the thickness of the Cu layer or Al layer, and it can be set as appropriate in consideration of the film formation time and cost.
  • Use of the Cu layer provides the advantage that it can be made thinner than using the Al layer.
  • the relatively thick Cu layer or Al layer can be formed not only by the thin film deposition method used in the LCD manufacturing process, but also by other methods such as attaching Cu foil or Al foil to the substrate.
  • the thickness of the metal layer is, for example, 2 ⁇ m or more and 30 ⁇ m or less. When forming by using a thin film deposition method, the thickness of the metal layer is preferably 5 ⁇ m or less.
  • an aluminum plate or a copper plate having a thickness of several millimeters can be used as the reflective conductive plate 65.
  • the patch electrode 15 does not constitute the waveguide 301 like the slot electrode 55, a Cu layer or an Al layer having a thickness smaller than that of the slot electrode 55 can be used.
  • the resistance is low in order to avoid a loss that changes into heat when vibration of free electrons in the vicinity of the slot 57 of the slot electrode 55 induces vibration of free electrons in the patch electrode 15.
  • the arrangement pitch of the antenna units U is greatly different from the pixel pitch.
  • the wavelength ⁇ is 25 mm, for example.
  • the pitch of the antenna unit U is ⁇ / 4 or less and / or ⁇ / 5 or less, it is 6.25 mm or less and / or 5 mm or less. This is more than 10 times larger than the pixel pitch of the LCD panel. Therefore, the length and width of the antenna unit U are also about 10 times larger than the pixel length and width of the LCD panel.
  • the arrangement of the antenna units U may be different from the arrangement of the pixels in the LCD panel.
  • an example in which concentric circles are arranged for example, see Japanese Patent Application Laid-Open No. 2002-217640
  • the present invention is not limited to this.
  • they are arranged in a spiral shape. Also good.
  • they may be arranged in a matrix.
  • the characteristics required for the liquid crystal material of the liquid crystal layer LC of the scanning antenna 1000 are different from the characteristics required for the liquid crystal material of the LCD panel.
  • the LCD panel changes the polarization state by giving a phase difference to the polarization of visible light (wavelength 380 nm to 830 nm) by changing the refractive index of the liquid crystal layer of the pixel (for example, rotating the polarization axis direction of linearly polarized light, or , Changing the degree of circular polarization of circularly polarized light).
  • the scanning antenna 1000 changes the phase of the microwave excited (re-radiated) from each patch electrode by changing the capacitance value of the liquid crystal capacitance of the antenna unit U.
  • the liquid crystal layer preferably has a large anisotropy ( ⁇ M ) of dielectric constant M ( ⁇ M ) with respect to microwaves, and preferably has a small tan ⁇ M.
  • ⁇ M described in M. Wittek et al., SID 2015 DIGESTpp. 824-826 is 4 or more and tan ⁇ M is 0.02 or less (all values are 19 Gz).
  • a liquid crystal material having a ⁇ M of 0.4 or more and a tan ⁇ M of 0.04 or less described in Kuki, Polymer 55, Aug. pp. 599-602 (2006) can be used.
  • the dielectric constant of a liquid crystal material has frequency dispersion, but the dielectric anisotropy ⁇ M for microwaves has a positive correlation with the refractive index anisotropy ⁇ n for visible light. Therefore, it can be said that the liquid crystal material for the antenna unit for the microwave is preferably a material having a large refractive index anisotropy ⁇ n for visible light.
  • the refractive index anisotropy ⁇ n of the liquid crystal material for LCD is evaluated by the refractive index anisotropy with respect to light having a wavelength of 550 nm.
  • nematic liquid crystal having ⁇ n of 0.3 or more, preferably 0.4 or more is used for an antenna unit for microwaves.
  • ⁇ n is preferably 0.4 or less.
  • the thickness of the liquid crystal layer is, for example, 1 ⁇ m to 500 ⁇ m.
  • FIG. 1 is a schematic partial cross-sectional view near the center of the scanning antenna 1000 as described in detail.
  • FIGS. 2A and 2B show the TFT substrate 101 and the slot substrate 201 in the scanning antenna 1000, respectively. It is a typical top view.
  • the scanning antenna 1000 has a plurality of antenna units U arranged two-dimensionally.
  • a plurality of antenna units are arranged concentrically.
  • the region of the TFT substrate 101 and the region of the slot substrate 201 corresponding to the antenna unit U are referred to as “antenna unit region”, and the same reference symbol U as that of the antenna unit is given.
  • an area defined by a plurality of antenna unit areas arranged two-dimensionally in the TFT substrate 101 and the slot substrate 201 is referred to as a “transmission / reception area R1”.
  • An area other than the transmission / reception area R1 is referred to as a “non-transmission / reception area R2”.
  • the non-transmission / reception region R2 is provided with a terminal portion, a drive circuit, and the like.
  • FIG. 2A is a schematic plan view showing the TFT substrate 101 in the scanning antenna 1000.
  • the transmission / reception region R1 has a donut shape when viewed from the normal direction of the TFT substrate 101.
  • the non-transmission / reception region R2 includes a first non-transmission / reception region R2a located at the center of the transmission / reception region R1 and a second non-transmission / reception region R2b located at the periphery of the transmission / reception region R1.
  • the outer diameter of the transmission / reception region R1 is, for example, 200 mm to 1500 mm, and is set according to the amount of communication.
  • each antenna unit region U includes a TFT and a patch electrode electrically connected to the TFT.
  • the source electrode of the TFT is electrically connected to the source bus line SL
  • the gate electrode is electrically connected to the gate bus line GL.
  • the drain electrode is electrically connected to the patch electrode.
  • a seal area Rs is arranged so as to surround the transmission / reception area R1.
  • a seal material (not shown) is applied to the seal region Rs. The sealing material adheres the TFT substrate 101 and the slot substrate 201 to each other and encloses liquid crystal between the substrates 101 and 201.
  • a gate terminal portion GT, a gate driver GD, a source terminal portion ST, and a source driver SD are provided outside the seal region Rs in the non-transmission / reception region R2.
  • Each of the gate bus lines GL is connected to the gate driver GD via the gate terminal portion GT.
  • Each of the source bus lines SL is connected to the source driver SD via the source terminal portion ST.
  • the source driver SD and the gate driver GD are formed on the dielectric substrate 1, but one or both of these drivers may be provided on another dielectric substrate.
  • a plurality of transfer terminal portions PT are also provided.
  • the transfer terminal portion PT is electrically connected to the slot electrode 55 (FIG. 2B) of the slot substrate 201.
  • a connection portion between the transfer terminal portion PT and the slot electrode 55 is referred to as a “transfer portion”.
  • the transfer terminal portion PT (transfer portion) may be disposed in the seal region Rs.
  • a resin containing conductive particles may be used as the sealing material.
  • liquid crystal is sealed between the TFT substrate 101 and the slot substrate 201, and electrical connection between the transfer terminal portion PT and the slot electrode 55 of the slot substrate 201 can be secured.
  • the transfer terminal portion PT is disposed in both the first non-transmission / reception region R2a and the second non-transmission / reception region R2b, but may be disposed in only one of them.
  • the transfer terminal portion PT (transfer portion) may not be arranged in the seal region Rs.
  • the non-transmission / reception region R2 may be disposed outside the seal region Rs.
  • FIG. 2B is a schematic plan view illustrating the slot substrate 201 in the scanning antenna 1000, and shows the surface of the slot substrate 201 on the liquid crystal layer LC side.
  • a slot electrode 55 is formed on the dielectric substrate 51 over the transmission / reception region R1 and the non-transmission / reception region R2.
  • a plurality of slots 57 are arranged in the slot electrode 55.
  • the slot 57 is arranged corresponding to the antenna unit region U in the TFT substrate 101.
  • the plurality of slots 57 are arranged concentrically with a pair of slots 57 extending in directions substantially perpendicular to each other so as to constitute a radial inline slot antenna. Since the scanning antennas 1000 have slots that are substantially orthogonal to each other, the scanning antenna 1000 can transmit and receive circularly polarized waves.
  • a plurality of terminal portions IT of the slot electrodes 55 are provided in the non-transmission / reception region R2.
  • the terminal portion IT is electrically connected to the transfer terminal portion PT (FIG. 2A) of the TFT substrate 101.
  • the terminal portion IT is disposed in the seal region Rs, and is electrically connected to the corresponding transfer terminal portion PT by a seal material containing conductive particles.
  • the power supply pins 72 are arranged on the back side of the slot substrate 201.
  • a microwave is inserted into the waveguide 301 formed by the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 by the power supply pin 72.
  • the power feeding pin 72 is connected to the power feeding device 70. Power is supplied from the center of a concentric circle in which the slots 57 are arranged.
  • the feeding method may be either a direct coupling feeding method or an electromagnetic coupling method, and a known feeding structure can be employed.
  • FIGS. 3A and 3B are a cross-sectional view and a plan view schematically showing the antenna unit region U of the TFT substrate 101, respectively.
  • Each of the antenna unit regions U is formed on a dielectric substrate (not shown), the TFT 10 supported on the dielectric substrate, the first insulating layer 11 covering the TFT 10, and the first insulating layer 11. Connected patch electrodes 15 and a second insulating layer 17 covering the patch electrodes 15.
  • the TFT 10 is disposed in the vicinity of the intersection of the gate bus line GL and the source bus line SL.
  • the TFT 10 includes a gate electrode 3, an island-shaped semiconductor layer 5, a gate insulating layer 4 disposed between the gate electrode 3 and the semiconductor layer 5, a source electrode 7S, and a drain electrode 7D.
  • the structure of the TFT 10 is not particularly limited.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the gate electrode 3 is electrically connected to the gate bus line GL and supplied with a scanning signal from the gate bus line GL.
  • the source electrode 7S is electrically connected to the source bus line SL, and is supplied with a data signal from the source bus line SL.
  • the gate electrode 3 and the gate bus line GL may be formed from the same conductive film (gate conductive film).
  • the source electrode 7S, the drain electrode 7D, and the source bus line SL may be formed of the same conductive film (source conductive film).
  • the gate conductive film and the source conductive film are, for example, metal films. In this specification, a layer (layer) formed using the gate conductive film may be referred to as a “gate metal layer”, and a layer formed using the source conductive film may be referred to as a “source metal layer”.
  • the semiconductor layer 5 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 4 interposed therebetween.
  • a source contact layer 6 ⁇ / b> S and a drain contact layer 6 ⁇ / b> D are formed on the semiconductor layer 5.
  • the source contact layer 6S and the drain contact layer 6D are respectively disposed on both sides of a region (channel region) where a channel is formed in the semiconductor layer 5.
  • the semiconductor layer 5 may be an intrinsic amorphous silicon (ia-Si) layer, and the source contact layer 6S and the drain contact layer 6D may be n + -type amorphous silicon (n + -a-Si) layers.
  • the source electrode 7S is provided in contact with the source contact layer 6S, and is connected to the semiconductor layer 5 through the source contact layer 6S.
  • the drain electrode 7D is provided so as to be in contact with the drain contact layer 6D, and is connected to the semiconductor layer 5 through the drain contact layer 6D.
  • the first insulating layer 11 has a contact hole CH1 reaching the drain electrode 7D of the TFT 10.
  • the patch electrode 15 is provided on the first insulating layer 11 and in the contact hole CH1, and is in contact with the drain electrode 7D in the contact hole CH1.
  • the patch electrode 15 includes a metal layer.
  • the patch electrode 15 may be a metal electrode formed only from a metal layer.
  • the material of the patch electrode 15 may be the same as that of the source electrode 7S and the drain electrode 7D.
  • the thickness of the metal layer in the patch electrode 15 (the thickness of the patch electrode 15 when the patch electrode 15 is a metal electrode) is set to be larger than the thickness of the source electrode 7S and the drain electrode 7D.
  • the thickness of the metal layer in the patch electrode 15 is set to, for example, 0.5 ⁇ m or more when formed with an Al layer.
  • the CS bus line CL may be provided using the same conductive film as the gate bus line GL.
  • the CS bus line CL may be disposed so as to overlap the drain electrode (or an extended portion of the drain electrode) 7D with the gate insulating layer 4 interposed therebetween, and may constitute an auxiliary capacitor CS having the gate insulating layer 4 as a dielectric layer. .
  • An alignment mark (for example, a metal layer) 21 and a base insulating film 2 covering the alignment mark 21 may be formed closer to the dielectric substrate than the gate bus line GL.
  • the alignment mark 21 needs to be performed in a plurality of times when the number of photomasks is n (n ⁇ m). Arise.
  • the number of photomasks (n) is smaller than the number of TFT substrates 101 (m) produced from one glass substrate 1, it is used for photomask alignment.
  • the alignment mark 21 can be omitted.
  • the patch electrode 15 is formed in a layer different from the source metal layer. Thereby, the following merits are obtained.
  • the source metal layer is usually formed using a metal film, it is conceivable to form a patch electrode in the source metal layer (TFT substrate of a reference example).
  • the patch electrode preferably has a low resistance so as not to inhibit the vibration of electrons.
  • the patch electrode is formed of a relatively thick Al layer having a thickness of 0.5 ⁇ m or more. For this reason, in the TFT substrate of the reference example, the source bus line SL and the like are also formed from such a thick metal film, and there is a problem that the controllability of patterning at the time of forming the wiring is lowered.
  • the patch electrode 15 is formed separately from the source metal layer, so that the thickness of the source metal layer and the thickness of the patch electrode 15 can be controlled independently. Therefore, the patch electrode 15 having a desired thickness can be formed while ensuring controllability when forming the source metal layer.
  • the thickness of the patch electrode 15 can be set with a high degree of freedom separately from the thickness of the source metal layer. Since the size of the patch electrode 15 does not need to be controlled as strictly as the source bus line SL or the like, the line width shift (deviation from the design value) may be increased by increasing the thickness of the patch electrode 15. . The case where the thickness of the patch electrode 15 is equal to the thickness of the source metal layer is not excluded.
  • the patch electrode 15 may include a Cu layer or an Al layer as a main layer.
  • the performance of the scanning antenna correlates with the electric resistance of the patch electrode 15, and the thickness of the main layer is set so as to obtain a desired resistance. From the viewpoint of electrical resistance, there is a possibility that the thickness of the patch electrode 15 can be made smaller in the Cu layer than in the Al layer.
  • -Gate terminal part GT, source terminal part ST and transfer terminal part PT 4A to 4C are cross-sectional views schematically showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT, respectively.
  • the gate terminal portion GT includes a gate bus line GL formed on the dielectric substrate, an insulating layer covering the gate bus line GL, and an upper connection portion 19g for the gate terminal.
  • the gate terminal upper connection portion 19g is in contact with the gate bus line GL in the contact hole CH2 formed in the insulating layer.
  • the insulating layer covering the gate bus line GL includes the gate insulating layer 4, the first insulating layer 11, and the second insulating layer 17 from the dielectric substrate side.
  • the gate terminal upper connection portion 19g is, for example, a transparent electrode formed from a transparent conductive film provided on the second insulating layer 17.
  • the source terminal portion ST includes a source bus line SL formed on a dielectric substrate (here, on the gate insulating layer 4), an insulating layer covering the source bus line SL, and a source terminal upper connection portion 19s.
  • the source terminal upper connection portion 19s is in contact with the source bus line SL in the contact hole CH3 formed in the insulating layer.
  • the insulating layer covering the source bus line SL includes the first insulating layer 11 and the second insulating layer 17.
  • the source terminal upper connection portion 19 s is, for example, a transparent electrode formed from a transparent conductive film provided on the second insulating layer 17.
  • the transfer terminal portion PT has a patch connection portion 15p formed on the first insulating layer 11, a second insulating layer 17 covering the patch connection portion 15p, and an upper connection portion 19p for transfer terminals.
  • the transfer terminal upper connection portion 19p is in contact with the patch connection portion 15p in the contact hole CH4 formed in the second insulating layer 17.
  • the patch connection portion 15p is formed of the same conductive film as the patch electrode 15.
  • the transfer terminal upper connecting portion (also referred to as an upper transparent electrode) 19p is a transparent electrode formed from, for example, a transparent conductive film provided on the second insulating layer 17.
  • the upper connection portions 19g, 19s, and 19p of each terminal portion are formed from the same transparent conductive film.
  • the contact holes CH2, CH3, and CH4 of each terminal portion can be formed simultaneously by an etching process after the second insulating layer 17 is formed. A detailed manufacturing process will be described later.
  • the TFT substrate 101 can be manufactured, for example, by the following method.
  • FIG. 5 is a diagram illustrating a manufacturing process of the TFT substrate 101.
  • a metal film for example, Ti film
  • a dielectric substrate for example, a glass substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the base insulating film 2 is formed so as to cover the alignment mark 21.
  • a SiO 2 film is used as the base insulating film 2.
  • a gate metal layer including the gate electrode 3 and the gate bus line GL is formed on the base insulating film 2.
  • the gate electrode 3 can be formed integrally with the gate bus line GL.
  • a gate conductive film (thickness: for example, not less than 50 nm and not more than 500 nm) is formed on the dielectric substrate by sputtering or the like.
  • the gate electrode 3 and the gate bus line GL are obtained by patterning the gate conductive film.
  • the material of the conductive film for gate is not particularly limited. A film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a laminated film in which MoN (thickness: for example, 50 nm), Al (thickness: for example, 200 nm) and MoN (thickness: for example, 50 nm) are laminated in this order is formed as the gate conductive film.
  • the gate insulating layer 4 is formed so as to cover the gate metal layer.
  • the gate insulating layer 4 can be formed by a CVD method or the like.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the gate insulating layer 4 may have a stacked structure.
  • a SiNx layer (thickness: 410 nm, for example) is formed as the gate insulating layer 4.
  • the semiconductor layer 5 and the contact layer are formed on the gate insulating layer 4.
  • an intrinsic amorphous silicon film thickness: for example, 125 nm
  • an n + type amorphous silicon film thickness: for example, 65 nm
  • the semiconductor film used for the semiconductor layer 5 is not limited to an amorphous silicon film.
  • an oxide semiconductor layer may be formed as the semiconductor layer 5.
  • a contact layer may not be provided between the semiconductor layer 5 and the source / drain electrodes.
  • a conductive film for source (thickness: for example, 50 nm or more and 500 nm or less) is formed on the gate insulating layer 4 and the contact layer, and is patterned to form the source electrode 7S, the drain electrode 7D, and the source bus line SL.
  • a source metal layer is formed.
  • the contact layer is also etched to form the source contact layer 6S and the drain contact layer 6D which are separated from each other.
  • the material of the source conductive film is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a stacked film in which MoN (thickness: for example, 30 nm), Al (thickness: for example, 200 nm), and MoN (thickness: for example, 50 nm) are stacked in this order is formed as the source conductive film.
  • Ti thickness: for example 30 nm
  • MoN thickness: for example 30 nm
  • Al thickness: for example 200 nm
  • MoN thickness: for example 50 nm
  • the source conductive film is formed by sputtering, and the source conductive film is patterned (source / drain separation) by wet etching. Thereafter, by dry etching, for example, a portion of the contact layer located on the region to be the channel region of the semiconductor layer 5 is removed to form a gap portion, which is separated into the source contact layer 6S and the drain contact layer 6D. . At this time, the vicinity of the surface of the semiconductor layer 5 is also etched in the gap portion (overetching).
  • the Al film is patterned by wet etching using, for example, an aqueous solution of phosphoric acid, acetic acid and nitric acid, and then dried.
  • the Ti film and the contact layer (n + type amorphous silicon layer) 6 may be patterned simultaneously by etching.
  • the source conductive film and the contact layer can be etched together.
  • the etching amount of the gap portion can be controlled more easily.
  • the first insulating layer 11 is formed so as to cover the TFT 10.
  • the first insulating layer 11 is disposed in contact with the channel region of the semiconductor layer 5. Further, a contact hole CH1 reaching the drain electrode 7D is formed in the first insulating layer 11 by known photolithography.
  • the first insulating layer 11 is an inorganic material such as a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film.
  • An insulating layer may be used.
  • a SiNx layer having a thickness of, for example, 330 nm is formed by, eg, CVD.
  • a patch conductive film is formed on the first insulating layer 11 and in the contact hole CH1, and this is patterned.
  • the patch electrode 15 is formed in the transmission / reception region R1, and the patch connection portion 15p is formed in the non-transmission / reception region R2.
  • the patch electrode 15 is in contact with the drain electrode 7D in the contact hole CH1.
  • a layer including the patch electrode 15 and the patch connection portion 15p formed from the conductive film for patch may be referred to as a “patch metal layer”.
  • the material for the conductive film for patch the same material as the conductive film for gate or the conductive film for source can be used.
  • the patch conductive film is set to be thicker than the gate conductive film and the source conductive film. Thereby, it is possible to reduce the loss that the vibration of free electrons in the patch electrode changes into heat by suppressing the electromagnetic wave transmittance low and reducing the sheet resistance of the patch electrode.
  • a suitable thickness of the patch conductive film is, for example, not less than 1 ⁇ m and not more than 30 ⁇ m.
  • the electromagnetic wave transmittance will be about 30%, the sheet resistance will be 0.03 ⁇ / sq or more, and there is a possibility that the loss will increase, and if it is thick, the patterning property of the slot will deteriorate. Problems can arise.
  • a laminated film in which MoN (thickness: for example, 50 nm), Al (thickness: for example, 1000 nm) and MoN (thickness: for example, 50 nm) are laminated in this order as the conductive film for patch.
  • a laminated film in which Ti (thickness: for example 50 nm), MoN (thickness: for example 50 nm), Al (thickness: for example 2000 nm) and MoN (thickness: for example 50 nm) are laminated in this order.
  • / Al / MoN / Ti may be formed.
  • a laminated film in which Ti (thickness: for example 50 nm), MoN (thickness: for example 50 nm), Al (thickness: for example 500 nm) and MoN (thickness: for example 50 nm) are laminated in this order.
  • / Al / MoN / Ti may be formed.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order Ti / Cu / Ti
  • a laminated film in which a Ti film and a Cu film are laminated in this order Cu / Ti
  • a second insulating layer (thickness: 100 nm or more and 300 nm or less) 17 is formed on the patch electrode 15 and the first insulating layer 11.
  • the second insulating layer 17 is not particularly limited, and for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y).
  • a film or the like can be used as appropriate.
  • the second insulating layer 17 for example, a SiNx layer having a thickness of 200 nm is formed.
  • the inorganic insulating film (the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4) is collectively etched by, for example, dry etching using a fluorine-based gas.
  • the patch electrode 15, the source bus line SL, and the gate bus line GL function as an etch stop.
  • a contact hole CH2 reaching the gate bus line GL is formed in the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4, and the source bus line is formed in the second insulating layer 17 and the first insulating layer 11.
  • a contact hole CH3 reaching SL is formed.
  • a contact hole CH4 reaching the patch connection portion 15p is formed in the second insulating layer 17.
  • the side surfaces of the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4 are aligned on the side wall of the obtained contact hole CH2, and the contact hole CH3
  • the side walls of the second insulating layer 17 and the first insulating layer 11 are aligned with each other.
  • “side surfaces of two or more different layers in a contact hole” means that the side surfaces exposed in the contact hole in these layers are flush with each other in the vertical direction. It also includes a case where an inclined surface such as a tapered shape is continuously formed. Such a configuration can be obtained, for example, by etching these layers using the same mask, or by etching the other layer using one layer as a mask.
  • a transparent conductive film (thickness: 50 nm or more and 200 nm or less) is formed on the second insulating layer 17 and in the contact holes CH2, CH3, and CH4 by, for example, sputtering.
  • the transparent conductive film for example, an ITO (indium tin oxide) film, an IZO film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • a gate terminal upper connection portion 19g, a source terminal upper connection portion 19s and a transfer terminal upper connection portion 19p are formed.
  • the gate terminal upper connection portion 19g, the source terminal upper connection portion 19s, and the transfer terminal upper connection portion 19p are used to protect the electrodes or wiring exposed at each terminal portion.
  • the gate terminal part GT, the source terminal part ST, and the transfer terminal part PT are obtained.
  • FIG. 6 is a cross-sectional view schematically showing the antenna unit region U and the terminal part IT in the slot substrate 201.
  • the slot substrate 201 includes a dielectric substrate 51 having a front surface and a back surface, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a slot electrode. And a fourth insulating layer 58 covering 55.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • a plurality of slots 57 are formed in the slot electrode 55 in the transmission / reception region R1.
  • the slot 57 is an opening that penetrates the slot electrode 55.
  • one slot 57 is arranged in each antenna unit region U.
  • the fourth insulating layer 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer 52.
  • the slot electrode 55 and the liquid crystal layer LC are not in direct contact, so that the reliability can be improved.
  • the slot electrode 55 is formed of a Cu layer, Cu may be eluted into the liquid crystal layer LC.
  • a void may be included in the Al layer.
  • the fourth insulating layer 58 can prevent the liquid crystal material from entering the voids of the Al layer. If the slot electrode 55 is produced by attaching an Al layer to the dielectric substrate 51 with an aluminum foil and bonding it, and then patterning it, the void problem can be avoided.
  • the slot electrode 55 includes a main layer 55M such as a Cu layer or an Al layer.
  • the slot electrode 55 may have a stacked structure including a main layer 55M and an upper layer 55U and a lower layer 55L arranged so as to sandwich the main layer 55M.
  • the thickness of the main layer 55M is set in consideration of the skin effect depending on the material, and may be, for example, 2 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the main layer 55M is typically larger than the thickness of the upper layer 55U and the lower layer 55L.
  • the main layer 55M is a Cu layer
  • the upper layer 55U and the lower layer 55L are Ti layers.
  • the adhesion between the slot electrode 55 and the third insulating layer 52 can be improved.
  • the upper layer 55U corrosion of the main layer 55M (for example, Cu layer) can be suppressed.
  • the reflective conductive plate 65 constitutes the wall of the waveguide 301, the reflective conductive plate 65 preferably has a thickness of 3 times or more, preferably 5 times or more of the skin depth.
  • the reflective conductive plate 65 for example, an aluminum plate or a copper plate having a thickness of several millimeters produced by cutting can be used.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • the terminal portion IT includes a slot electrode 55, a fourth insulating layer 58 that covers the slot electrode 55, and an upper connection portion 60.
  • the fourth insulating layer 58 has an opening reaching the slot electrode 55.
  • the upper connection portion 60 is in contact with the slot electrode 55 in the opening.
  • the terminal portion IT is disposed in the seal region Rs and is connected to the transfer terminal portion in the TFT substrate by a seal resin containing conductive particles (transfer portion).
  • FIG. 7 is a schematic cross-sectional view for explaining a transfer part that connects the transfer terminal part PT of the TFT substrate 101 and the terminal part IT of the slot substrate 201.
  • the same components as those in FIGS. 1 to 4 are denoted by the same reference numerals.
  • the upper connection part 60 of the terminal part IT is electrically connected to the transfer terminal upper connection part 19p of the transfer terminal part PT in the TFT substrate 101.
  • the upper connection portion 60 and the transfer terminal upper connection portion 19p are connected via a resin (seal resin) 73 (also referred to as “seal portion 73”) including conductive beads 71.
  • the upper connection portions 60 and 19p are both transparent conductive layers such as an ITO film and an IZO film, and an oxide film may be formed on the surface thereof.
  • these transparent conductive layers are bonded via a resin containing conductive beads (for example, Au beads) 71, so even if a surface oxide film is formed, the conductive beads are on the surface.
  • the conductive beads 71 may penetrate not only the surface oxide film but also the upper connection portions 60 and 19p, which are transparent conductive layers, and may be in direct contact with the patch connection portion 15p and the slot electrode 55.
  • the transfer part may be disposed both at the center part and the peripheral part of the scanning antenna 1000 (that is, inside and outside the donut-shaped transmission / reception region R1 when viewed from the normal direction of the scanning antenna 1000), You may arrange
  • the transfer part may be disposed in the seal region Rs that encloses the liquid crystal, or may be disposed outside the seal region Rs (on the side opposite to the liquid crystal layer).
  • the slot substrate 201 can be manufactured, for example, by the following method.
  • a third insulating layer (thickness: for example, 200 nm) 52 is formed on a dielectric substrate.
  • a substrate such as a glass substrate or a resin substrate that has a high transmittance with respect to electromagnetic waves (small dielectric constant ⁇ M and dielectric loss tan ⁇ M ) can be used.
  • the dielectric substrate is preferably thin in order to suppress attenuation of electromagnetic waves.
  • the glass substrate may be thinned from the back side. Thereby, the thickness of a glass substrate can be reduced to 500 micrometers or less, for example.
  • components such as TFTs may be formed directly on the resin substrate, or may be formed on the resin substrate using a transfer method.
  • a resin film for example, a polyimide film
  • a constituent element is formed on the resin film by a process described later, and then the resin film on which the constituent element is formed and the glass substrate are combined.
  • a resin has a smaller dielectric constant ⁇ M and dielectric loss tan ⁇ M than glass.
  • the thickness of the resin substrate is, for example, 3 ⁇ m to 300 ⁇ m.
  • the resin material for example, liquid crystal polymer can be used in addition to polyimide.
  • the third insulating layer 52 is not particularly limited, for example, silicon oxide (SiO 2) film, a silicon nitride (SiNx) film, silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y ) A film or the like can be used as appropriate.
  • a metal film is formed on the third insulating layer 52 and patterned to obtain a slot electrode 55 having a plurality of slots 57.
  • a Cu film (or Al film) having a thickness of 2 ⁇ m to 5 ⁇ m may be used.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order is used.
  • a laminated film in which Ti (thickness: for example, 50 nm) and Cu (thickness: for example, 5000 nm) are laminated in this order may be formed.
  • a fourth insulating layer (thickness: for example, 100 nm or 200 nm) 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer.
  • an opening reaching the slot electrode 55 is formed in the fourth insulating layer 58 in the non-transmission / reception region R2.
  • a transparent conductive film is formed on the fourth insulating layer 58 and in the opening of the fourth insulating layer 58, and this is patterned to form the upper connection portion 60 in contact with the slot electrode 55 in the opening. Thereby, the terminal part IT is obtained.
  • a TFT having the semiconductor layer 5 as an active layer is used as a switching element disposed in each pixel.
  • the semiconductor layer 5 is not limited to an amorphous silicon layer, and may be a polysilicon layer or an oxide semiconductor layer.
  • the oxide semiconductor included in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided in a non-transmission / reception area) and a TFT provided in each antenna unit area.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source and drain electrodes are arranged in contact with the upper surface of the semiconductor layer.
  • the channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on a semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the TFT 10 may be an etch stop type TFT in which an etch stop layer is formed on the channel region.
  • the etch stop type TFT the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • an etch stop type TFT is formed by forming an etch stop layer that covers a portion of a semiconductor layer that becomes a channel region, and then forming a conductive film for a source / drain electrode on the semiconductor layer and the etch stop layer. Formed by performing separation.
  • the TFT 10 has a top contact structure in which the source and drain electrodes are in contact with the upper surface of the semiconductor layer, but the source and drain electrodes may be disposed in contact with the lower surface of the semiconductor layer (bottom contact structure). Further, the TFT 10 may have a bottom gate structure having a gate electrode on the dielectric substrate side of the semiconductor layer, or may have a top gate structure having a gate electrode above the semiconductor layer.
  • the TFT substrate in the scanning antenna according to the present embodiment is different from the TFT substrate shown in FIG. 2 in that a transparent conductive layer serving as an upper connection portion of each terminal portion is provided between the first insulating layer and the second insulating layer in the TFT substrate. Different from the TFT substrate 101 shown in FIG.
  • FIG. 8A to 8C are cross-sectional views showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 102 in this embodiment, respectively.
  • the gate terminal portion GT in the present embodiment includes a gate bus line GL formed on a dielectric substrate, an insulating layer covering the gate bus line GL, and an upper connection portion 19g for gate terminals.
  • the gate terminal upper connection portion 19g is in contact with the gate bus line GL in the contact hole CH2 formed in the insulating layer.
  • the insulating layer covering the gate bus line GL includes the gate insulating layer 4 and the first insulating layer 11.
  • a second insulating layer 17 is formed on the gate terminal upper connecting portion 19 g and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18g exposing a part of the gate terminal upper connection portion 19g.
  • the opening 18g of the second insulating layer 17 may be arranged so as to expose the entire contact hole CH2.
  • the source terminal portion ST includes a source bus line SL formed on a dielectric substrate (here, on the gate insulating layer 4), an insulating layer covering the source bus line SL, and a source terminal upper connection portion 19s.
  • the source terminal upper connection portion 19s is in contact with the source bus line SL in the contact hole CH3 formed in the insulating layer.
  • the insulating layer covering the source bus line SL includes only the first insulating layer 11.
  • the second insulating layer 17 extends on the source terminal upper connecting portion 19 s and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18s that exposes a part of the source terminal upper connection portion 19s.
  • the opening 18s of the second insulating layer 17 may be arranged so as to expose the entire contact hole CH3.
  • the transfer terminal portion PT includes a source connection wiring 7p formed of the same conductive film (source conductive film) as the source bus line SL, a first insulating layer 11 extending on the source connection wiring 7p, and a first insulation.
  • the transfer terminal upper connection portion 19p and the patch connection portion 15p are formed on the layer 11.
  • the first insulating layer 11 is provided with contact holes CH5 and CH6 exposing the source connection wiring 7p.
  • the transfer terminal upper connection portion 19p is disposed on the first insulating layer 11 and in the contact hole CH5, and is in contact with the source connection wiring 7p in the contact hole CH5.
  • the patch connection portion 15p is disposed on the first insulating layer 11 and in the contact hole CH6, and is in contact with the source connection wiring 7p in the contact hole CH6.
  • the transfer terminal upper connection portion 19p is a transparent electrode formed of a transparent conductive film.
  • the patch connection portion 15p is formed of the same conductive film as the patch electrode 15.
  • the upper connection portions 19g, 19s, and 19p of each terminal portion may be formed of the same transparent conductive film.
  • the second insulating layer 17 extends on the transfer terminal upper connecting portion 19p, the patch connecting portion 15p, and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18p that exposes a part of the transfer terminal upper connecting portion 19p.
  • the opening 18p of the second insulating layer 17 is disposed so as to expose the entire contact hole CH5.
  • the patch connection portion 15 p is covered with the second insulating layer 17.
  • the transfer terminal upper connection portion 19p of the transfer terminal portion PT and the patch connection portion 15p are electrically connected by the source connection wiring 7p formed in the source metal layer.
  • the transfer terminal upper connecting portion 19p is connected to the slot electrode in the slot substrate 201 by a sealing resin containing conductive particles, as in the above-described embodiment.
  • the contact holes CH1 to CH4 having different depths are collectively formed after the second insulating layer 17 is formed.
  • a relatively thick insulating layer (the gate insulating layer 4, the first insulating layer 11, and the second insulating layer 17) is etched on the gate terminal portion GT, whereas only the second insulating layer 17 is etched in the transfer terminal portion PT. Etch.
  • a conductive film for example, a conductive film for a patch electrode serving as a base of a shallow contact hole may be greatly damaged during etching.
  • the contact holes CH1 to CH3, CH5, and CH6 are formed before the second insulating layer 17 is formed. Since these contact holes are formed only in the first insulating layer 11 or in the laminated film of the first insulating layer 11 and the gate insulating layer 4, the difference in the depth of the contact holes formed at a time is larger than that in the above embodiment. Can be reduced. Therefore, damage to the conductive film which is the base of the contact hole can be reduced.
  • a cap layer such as a MoN layer is formed on the Al film. There are things to do. In such a case, there is no need to increase the thickness of the cap layer in consideration of damage during etching, which is advantageous.
  • the TFT substrate 102 is manufactured by the following method, for example.
  • FIG. 9 is a diagram illustrating a manufacturing process of the TFT substrate 102. In the following description, description of the material, thickness, formation method, and the like of each layer is omitted when the TFT substrate 101 is the same as that described above.
  • an alignment mark, a base insulating layer, a gate metal layer, a gate insulating layer, a semiconductor layer, a contact layer, and a source metal layer are formed on a dielectric substrate by a method similar to that for the TFT substrate 102 to obtain a TFT.
  • the source connection wiring 7p is also formed from the source conductive film.
  • the first insulating layer 11 is formed so as to cover the source metal layer. Thereafter, the first insulating layer 11 and the gate insulating layer 4 are collectively etched to form contact holes CH1 to 3, CH5, and CH6. In the etching, the source bus line SL and the gate bus line GL function as an etch stop. Thus, a contact hole CH1 reaching the drain electrode of the TFT is formed in the first insulating layer 11 in the transmission / reception region R1. In the non-transmission / reception region R2, the contact hole CH2 reaching the gate bus line GL is formed in the first insulating layer 11 and the gate insulating layer 4, and the contact hole CH3 reaching the source bus line SL and the source connection wiring are formed in the first insulating layer 11. Contact holes CH5 and CH6 reaching 7p are formed. The contact hole CH5 may be disposed in the seal region Rs, and the contact hole CH6 may be disposed outside the seal region Rs. Or you may arrange
  • a transparent conductive film is formed on the first insulating layer 11 and in the contact holes CH1 to 3, CH5, and CH6 and patterned. Accordingly, the gate terminal upper connection portion 19g in contact with the gate bus line GL in the contact hole CH2, the source terminal upper connection portion 19s in contact with the source bus line SL in the contact hole CH3, and the source connection wiring in the contact hole CH5. An upper connection portion 19p for transfer terminal in contact with 7p is formed.
  • a conductive film for a patch electrode is formed on the first insulating layer 11, on the gate terminal upper connection portion 19g, the source terminal upper connection portion 19s, the transfer terminal upper connection portion 19p, and in the contact holes CH1 and CH6. Form and pattern.
  • the patch electrode 15 in contact with the drain electrode 7D in the contact hole CH1 is formed in the transmission / reception region R1
  • the patch connection portion 15p in contact with the source connection wiring 7p in the contact hole CH6 is formed in the non-transmission / reception region R2.
  • the patch electrode conductive film may be patterned by wet etching.
  • the transparent conductive film can function as an etch stop when patterning the patch electrode conductive film.
  • the portions exposed by the contact holes CH2, CH3, and CH5 are covered with the etch stop (transparent conductive film) and thus are not etched.
  • the second insulating layer 17 is formed. Thereafter, the second insulating layer 17 is patterned by, for example, dry etching using a fluorine-based gas. Thereby, the opening 18g exposing the gate terminal upper connection portion 19g, the opening 18s exposing the source terminal upper connection portion 19s, and the opening exposing the transfer terminal upper connection portion 19p are formed in the second insulating layer 17. 18p is provided. In this way, the TFT substrate 102 is obtained.
  • a scanning antenna according to a third embodiment will be described with reference to the drawings.
  • the TFT substrate in the scanning antenna of this embodiment is different from the TFT substrate 102 shown in FIG. 8 in that an upper connection portion made of a transparent conductive film is not provided in the transfer terminal portion.
  • 10A to 10C are cross-sectional views showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 103 in the present embodiment, respectively.
  • the structure of the gate terminal portion GT and the source terminal portion ST is the same as the structure of the gate terminal portion and the source terminal portion of the TFT substrate 102 shown in FIG.
  • the transfer terminal portion PT has a patch connection portion 15p formed on the first insulating layer 11, and a protective conductive layer 23 stacked on the patch connection portion 15p.
  • the second insulating layer 17 extends on the protective conductive layer 23 and has an opening 18 p that exposes a part of the protective conductive layer 23.
  • the patch electrode 15 is covered with a second insulating layer 17.
  • the TFT substrate 103 is manufactured by the following method, for example.
  • FIG. 11 is a diagram illustrating a manufacturing process of the TFT substrate 103. In the following description, description of the material, thickness, formation method, and the like of each layer is omitted when the TFT substrate 101 is the same as that described above.
  • an alignment mark, a base insulating layer, a gate metal layer, a gate insulating layer, a semiconductor layer, a contact layer, and a source metal layer are formed on a dielectric substrate by a method similar to that for the TFT substrate 101 to obtain a TFT.
  • the first insulating layer 11 is formed so as to cover the source metal layer. Thereafter, the first insulating layer 11 and the gate insulating layer 4 are etched together to form contact holes CH1 to CH3.
  • the source bus line SL and the gate bus line GL function as an etch stop.
  • a contact hole CH1 reaching the drain electrode of the TFT is formed in the first insulating layer 11, and a contact hole CH2 reaching the gate bus line GL is formed in the first insulating layer 11 and the gate insulating layer 4.
  • a contact hole CH3 reaching the source bus line SL is formed in the first insulating layer 11. No contact hole is formed in the region where the transfer terminal portion is formed.
  • a transparent conductive film is formed on the first insulating layer 11 and in the contact holes CH1, CH2, and CH3, and this is patterned.
  • the gate terminal upper connection portion 19g in contact with the gate bus line GL in the contact hole CH2 and the source terminal upper connection portion 19s in contact with the source bus line SL in the contact hole CH3 are formed.
  • the transparent conductive film is removed.
  • a conductive film for patch electrode is formed on the first insulating layer 11, on the upper connection portion 19g for the gate terminal and the upper connection portion 19s for the source terminal, and in the contact hole CH1, and patterned.
  • the patch electrode 15 in contact with the drain electrode 7D in the contact hole CH1 is formed in the transmission / reception region R1
  • the patch connection portion 15p is formed in the non-transmission / reception region R2.
  • an etchant that can ensure an etching selectivity between the transparent conductive film (ITO or the like) and the patch electrode conductive film is used.
  • the protective conductive layer 23 is formed on the patch connection portion 15p.
  • a Ti layer, an ITO layer, an IZO (indium zinc oxide) layer, or the like can be used as the protective conductive layer 23.
  • a Ti layer thickness: for example, 50 nm
  • a protective conductive layer may be formed on the patch electrode 15.
  • the second insulating layer 17 is formed. Thereafter, the second insulating layer 17 is patterned by, for example, dry etching using a fluorine-based gas.
  • the opening 18g exposing the gate terminal upper connection portion 19g, the opening 18s exposing the source terminal upper connection portion 19s, and the opening 18p exposing the protective conductive layer 23 are formed in the second insulating layer 17.
  • the TFT substrate 103 is obtained.
  • FIG. 12 is a schematic cross-sectional view for explaining a transfer portion for connecting the transfer terminal portion PT of the TFT substrate 103 and the terminal portion IT of the slot substrate 203 in the present embodiment.
  • the same reference numerals are assigned to the same components as those in the above-described embodiment.
  • the slot substrate 203 includes a dielectric substrate 51, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a fourth covering the slot electrode 55. And an insulating layer 58.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • the slot electrode 55 has a laminated structure in which a Cu layer or an Al layer is a main layer 55M. In the transmission / reception region R1, the slot electrode 55 is formed with a plurality of slots 57.
  • the structure of the slot electrode 55 in the transmission / reception region R1 is the same as the structure of the slot substrate 201 described above with reference to FIG.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • an opening exposing the surface of the slot electrode 55 is provided in the fourth insulating layer 58.
  • the exposed region of the slot electrode 55 becomes the contact surface 55c.
  • the contact surface 55 c of the slot electrode 55 is not covered with the fourth insulating layer 58.
  • the protective conductive layer 23 covering the patch connection portion 15p in the TFT substrate 103 and the contact surface 55c of the slot electrode 55 in the slot substrate 203 are connected via a resin (seal resin) including the conductive beads 71. .
  • the transfer unit in the present embodiment may be disposed at both the central portion and the peripheral portion of the scanning antenna, or may be disposed in only one of them, as in the above-described embodiment. Moreover, it may be arrange
  • a transparent conductive film is not provided on the contact surfaces of the transfer terminal portion PT and the terminal portion IT. Therefore, the protective conductive layer 23 and the slot electrode 55 of the slot substrate 203 can be connected via the sealing resin containing conductive particles.
  • the difference in the depth of contact holes formed in a lump is small compared to the first embodiment (FIGS. 3 and 4), so that damage to the conductive film underlying the contact holes is reduced. Can be reduced.
  • the slot substrate 203 is manufactured as follows. Since the material, thickness, and formation method of each layer are the same as those of the slot substrate 201, description thereof is omitted.
  • the third insulating layer 52 and the slot electrode 55 are formed on the dielectric substrate in the same manner as the slot substrate 201, and the plurality of slots 57 are formed in the slot electrode 55.
  • a fourth insulating layer 58 is formed on the slot electrode 55 and in the slot. Thereafter, an opening 18p is provided in the fourth insulating layer 58 so as to expose a region to be a contact surface of the slot electrode 55. In this way, the slot substrate 203 is manufactured.
  • the dielectric anisotropy ⁇ M of the liquid crystal material used for the antenna unit of the antenna is large.
  • a liquid crystal material (nematic liquid crystal) having a large dielectric anisotropy ⁇ M has a large viscosity and a slow response speed.
  • the viscosity increases as the temperature decreases.
  • the environmental temperature of the scanning antenna mounted on a moving body for example, a ship, an aircraft, an automobile
  • the temperature of the liquid crystal material can be adjusted to a certain level or higher, for example, 30 ° C. or higher, or 45 ° C. or higher.
  • the set temperature is preferably set so that the viscosity of the nematic liquid crystal material is approximately 10 cP (centipoise) or less.
  • the scanning antenna according to the embodiment of the present invention preferably has an internal heater structure in addition to the above structure.
  • the internal heater is preferably a resistance heating type heater using Joule heat.
  • the material of the resistance film for the heater is not particularly limited.
  • a conductive material having a relatively high specific resistance such as ITO or IZO can be used.
  • the resistance film may be formed of a fine wire or mesh of metal (for example, nichrome, titanium, chromium, platinum, nickel, aluminum, copper). Fine wires and meshes such as ITO and IZO can also be used. What is necessary is just to set resistance value according to the emitted-heat amount calculated
  • the resistance value of the resistance film is set to 139 ⁇ and the current is set to 0.
  • the power density may be 800 W / m 2 .
  • the resistance value of the resistance film is 82 ⁇ , the current is 1.2 A, and the power density is 1350 W / m 2. .
  • the resistance film for the heater may be provided anywhere as long as it does not affect the operation of the scanning antenna, but is preferably provided near the liquid crystal layer in order to efficiently heat the liquid crystal material.
  • a resistance film 68 may be formed on almost the entire surface of the dielectric substrate 1 as shown in the TFT substrate 104 shown in FIG.
  • FIG. 13A is a schematic plan view of the TFT substrate 104 having the heater resistance film 68.
  • the resistance film 68 is covered with, for example, the base insulating film 2 shown in FIG.
  • the base insulating film 2 is formed to have a sufficient withstand voltage.
  • the resistance film 68 preferably has openings 68a, 68b and 68c.
  • the slot 57 is positioned so as to face the patch electrode 15.
  • the opening 68 a is arranged so that the resistive film 68 does not exist around the distance d from the edge of the slot 57.
  • d is 0.5 mm.
  • the opening 68b is also disposed below the auxiliary capacitor CS, and the opening 68c is also disposed below the TFT.
  • the size of the antenna unit U is, for example, 4 mm ⁇ 4 mm. 13B, for example, the width s2 of the slot 57 is 0.5 mm, the length s1 of the slot 57 is 3.3 mm, and the width p2 of the patch electrode 15 in the width direction of the slot 57 is 0.
  • the width p1 of the patch electrode 15 in the length direction of the slot is 7 mm and 0.5 mm. Note that the size, shape, arrangement relationship, and the like of the antenna unit U, the slot 57, and the patch electrode 15 are not limited to the examples shown in FIGS.
  • a shield conductive layer may be formed.
  • the shield conductive layer is formed on the entire surface of the dielectric substrate 1 on the base insulating film 2. It is not necessary to provide the openings 68a and 68b in the shield conductive layer unlike the resistance film 68, but it is preferable to provide the openings 68c.
  • the shield conductive layer is formed of, for example, an aluminum layer and is set to the ground potential.
  • the resistance value of the resistance film has a distribution so that the liquid crystal layer can be heated uniformly.
  • the maximum temperature ⁇ the minimum temperature (temperature unevenness) is, for example, 15 ° C. or less. If the temperature unevenness exceeds 15 ° C., the phase difference modulation may vary in the surface, and a problem that a good beam formation cannot be performed may occur. Further, when the temperature of the liquid crystal layer approaches the Tni point (for example, 125 ° C.), ⁇ M becomes small, which is not preferable.
  • FIGS. 14A and 14B and FIGS. 15A to 15C show schematic structures and current distributions of the resistance heating structures 80a to 80e.
  • the resistance heating structure includes a resistance film and a heater terminal.
  • the 14A has a first terminal 82a, a second terminal 84a, and a resistance film 86a connected to these.
  • the first terminal 82a is disposed at the center of the circle, and the second terminal 84a is disposed along the entire circumference.
  • the circle corresponds to the transmission / reception region R1.
  • a current IA radially flows from the first terminal 82a to the second terminal 84a. Therefore, the resistance film 86a can generate heat uniformly even if the in-plane resistance value is constant.
  • the direction of current flow may be the direction from the second terminal 84a toward the first terminal 82a.
  • the resistance heating structure 80b has a first terminal 82b, a second terminal 84b, and a resistance film 86b connected thereto.
  • the first terminal 82b and the second terminal 84b are disposed adjacent to each other along the circumference.
  • the resistance value of the resistance film 86b has an in-plane distribution so that the amount of heat generated per unit area generated by the current IA flowing between the first terminal 82b and the second terminal 84b in the resistance film 86b is constant. Yes.
  • the in-plane distribution of the resistance value of the resistance film 86b may be adjusted by, for example, the thickness of the fine line or the density of the fine line when the resistance film 86 is constituted by a fine line.
  • the resistance heating structure 80c shown in FIG. 15A has a first terminal 82c, a second terminal 84c, and a resistance film 86c connected thereto.
  • the first terminal 82c is arranged along the circumference of the upper half of the circle
  • the second terminal 84c is arranged along the circumference of the lower half of the circle.
  • the resistance film 86c is configured by a thin line extending vertically between the first terminal 82c and the second terminal 84c, for example, near the center so that the amount of heat generated per unit area by the current IA is constant in the plane.
  • the thickness and density of the fine wires are adjusted to be high.
  • the resistance heating structure 80d shown in FIG. 15 (b) has a first terminal 82d, a second terminal 84d, and a resistance film 86d connected thereto.
  • the first terminal 82d and the second terminal 84d are provided so as to extend in the vertical direction and the horizontal direction, respectively, along the diameter of the circle.
  • the first terminal 82d and the second terminal 84d are insulated from each other.
  • the resistance heating structure 80e shown in FIG. 15C includes a first terminal 82e, a second terminal 84e, and a resistance film 86e connected thereto. Unlike the resistance heating structure 80d, the resistance heating structure 80e has four portions extending in four directions, up, down, left, and right, from the center of the circle, both of the first terminal 82e and the second terminal 84e. The portion of the first terminal 82e and the portion of the second terminal 84e that form 90 degrees with each other are arranged such that the current IA flows clockwise.
  • the resistance heating structure 80d and the resistance heating structure 80e for example, the side closer to the circumference so that the current IA increases as the circumference is closer, so that the heat generation amount per unit area is uniform in the plane.
  • the fine wires are thicker and the density is adjusted to be higher.
  • Such an internal heater structure may be operated automatically when, for example, the temperature of the scanning antenna is detected and the temperature falls below a preset temperature. Of course, you may make it operate
  • an auxiliary capacitor CS is provided in parallel with the liquid crystal capacitor Clc, and the capacitance value C-Ccs of the auxiliary capacitor CS is sufficiently increased.
  • the capacitance value C-Ccs of the auxiliary capacitor CS is preferably set as appropriate so that the voltage holding ratio of the liquid crystal capacitor Clc is 90% or more.
  • the polarity inversion period of the voltage applied to the liquid crystal layer may be sufficiently shortened.
  • the threshold voltage at which the DS effect occurs increases when the polarity inversion period of the applied voltage is shortened. Therefore, the polarity inversion frequency may be determined so that the maximum value of the voltage (absolute value) applied to the liquid crystal layer is less than the threshold voltage at which the DS effect occurs.
  • the polarity inversion frequency is 300 Hz or more, for example, a voltage having an absolute value of 10 V is applied to a liquid crystal layer having a specific resistance of 1 ⁇ 10 10 ⁇ ⁇ cm and a dielectric anisotropy ⁇ (@ 1 kHz) of about ⁇ 0.6.
  • the polarity inversion frequency typically the same as twice the frame frequency
  • the upper limit of the polarity inversion period is preferably about 5 kHz or less from the viewpoint of power consumption and the like.
  • the temperature of the liquid crystal layer is preferably controlled as appropriate.
  • the physical properties and driving conditions of the liquid crystal material described here are values at the operating temperature of the liquid crystal layer. In other words, it is preferable to control the temperature of the liquid crystal layer so that it can be driven under the above conditions.
  • FIG. 17D shows the waveform of the display signal Vs (LCD) supplied to the source bus line of the LCD panel for comparison.
  • FIG. 17A shows the waveform of the scanning signal Vg supplied to the gate bus line GL1
  • FIG. 17B shows the waveform of the scanning signal Vg supplied to the gate bus line GL2
  • FIG. 17E shows the waveform of the scanning signal Vg supplied to the gate bus line GL3
  • FIG. 17E shows the waveform of the data signal Vda supplied to the source bus line
  • FIG. 17F shows the slot electrode of the slot substrate.
  • the waveform of the slot voltage Vidc supplied to the (slot electrode) is shown
  • FIG. 17G shows the waveform of the voltage applied to the liquid crystal layer of the antenna unit.
  • One horizontal period is from the time when the voltage of the scanning signal Vg of a certain gate bus line is switched from the low level (VgL) to the high level (VgH) until the time when the voltage of the next gate bus line is switched from VgL to VgH.
  • the scanning period (1H) is assumed.
  • a period during which the voltage of each gate bus line is at a high level (VgH) is referred to as a selection period PS.
  • the selection period PS the TFT connected to each gate bus line is turned on, and the current voltage of the data signal Vda supplied to the source bus line is supplied to the corresponding patch electrode.
  • the data signal Vda is, for example, ⁇ 15 V to +15 V (absolute value is 15 V).
  • the data signal Vda having different absolute values corresponding to 12 gradations, preferably 16 gradations is used.
  • the case where the intermediate voltage in all antenna units is applied is illustrated. That is, the voltage of the data signal Vda is assumed to be constant for all antenna units (suppose that they are connected to m gate bus lines). This corresponds to the case where the halftone which is the entire surface is displayed on the LCD panel. At this time, dot inversion driving is performed on the LCD panel. That is, in each frame, the display signal voltage is supplied so that the polarities of adjacent pixels (dots) are opposite to each other.
  • FIG. 17 (d) shows the waveform of the display signal of the LCD panel performing dot inversion driving.
  • the polarity of Vs (LCD) is reversed every 1H.
  • the polarity of Vs (LCD) supplied to the source bus line adjacent to the source bus line to which Vs (LCD) having this waveform is supplied is opposite to the polarity of Vs (LCD) shown in FIG. It has become.
  • the polarity of the display signal supplied to all the pixels is inverted every frame.
  • pixels (dots) to which voltages having different polarities are applied are spatially dispersed in each frame.
  • pixels (dots) having different polarities are arranged in a checkered pattern.
  • the flicker itself is not a problem. That is, it is only necessary that the capacitance value of the liquid crystal capacitance is a desired value, and the spatial distribution of polarity in each frame does not matter. Therefore, from the viewpoint of low power consumption and the like, it is preferable to reduce the number of times of polarity inversion of the data signal Vda supplied from the source bus line, that is, to increase the period of polarity inversion.
  • the polarity inversion period may be set to 10H (polarity inversion every 5H).
  • the polarity inversion period of the data signal Vda is 2 m ⁇ H (m -Polarity inversion every H).
  • the cycle of polarity inversion of the data signal Vda may be equal to 2 frames (polarity inversion every frame).
  • the polarity of the data signal Vda supplied from all the source bus lines may be the same. Therefore, for example, in one frame, the positive data signal Vda may be supplied from all source bus lines, and in the next frame, the negative data signal Vda may be supplied from all source bus lines.
  • the polarities of the data signals Vda supplied from the adjacent source bus lines may be opposite to each other.
  • a positive data signal Vda is supplied from an odd-numbered source bus line
  • a negative data signal Vda is supplied from an even-numbered source bus line.
  • the negative data signal Vda is supplied from the odd-numbered source bus lines
  • the positive data signal Vda is supplied from the even-numbered source bus lines.
  • Such a driving method is called source line inversion driving in the LCD panel.
  • the liquid crystal is connected by connecting (short-circuiting) the adjacent source bus lines before reversing the polarity of the data signal Vda supplied between frames.
  • the charge charged in the capacitor can be canceled between adjacent columns. Therefore, there is an advantage that the amount of charge supplied from the source bus line in each frame can be reduced.
  • the slot electrode voltage Vidc is, for example, a DC voltage, typically a ground potential. Since the capacitance value of the capacitance (liquid crystal capacitance and auxiliary capacitance) for each antenna is larger than the capacitance value of the pixel capacitance of the LCD panel (for example, about 30 times that of a 20-inch LCD panel), the parasitic capacitance of the TFT The voltage supplied to the patch electrode is a positive / negative symmetric voltage even if the slot electrode voltage Vidc is a ground potential and the data signal Vda is a positive / negative symmetric voltage with respect to the ground potential. .
  • the voltage of the counter electrode (common voltage) is adjusted in consideration of the pull-in voltage of the TFT, so that a positive / negative symmetrical voltage is applied to the pixel electrode. This is not necessary, and may be a ground potential. Although not shown in FIG. 17, the same voltage as the slot voltage Vidc is supplied to the CS bus line.
  • the patch electrode voltage that is, the voltage of the data signal Vda shown in FIG. 17E
  • the slot electrode voltage Vidc (FIG. 17F)
  • the slot voltage When Vidc is the ground potential, as shown in FIG. 17G, the waveform coincides with the waveform of the data signal Vda shown in FIG.
  • the waveform of the signal used for driving the scanning antenna is not limited to the above example.
  • a Viac having a vibration waveform may be used as the voltage of the slot electrode.
  • signals as illustrated in FIGS. 18A to 18E can be used.
  • the waveform of the scanning signal Vg supplied to the gate bus line is omitted in FIG. 18, the scanning signal Vg described with reference to FIGS. 17A to 17C is also used here.
  • the case where the polarity of the waveform of the data signal Vda is inverted every 10H cycles (every 5H) is illustrated as in the case shown in FIG.
  • is shown.
  • the polarity of the waveform of the data signal Vda may be inverted every two frames (one frame).
  • the voltage Viac of the slot electrode is an oscillating voltage having a polarity opposite to that of the data signal Vda (ON) and the same period as shown in FIG. 18C.
  • the amplitude of the voltage Viac of the slot electrode is equal to the maximum amplitude
  • the voltage Vlc applied to the liquid crystal capacitance of the antenna unit is the voltage of the patch electrode with respect to the voltage Viac (FIG. 18C) of the slot electrode (that is, the voltage of the data signal Vda (ON) shown in FIG. 18A). Therefore, when the amplitude of the data signal Vda is oscillating at ⁇ Vda max , the voltage applied to the liquid crystal capacitor has a waveform oscillating at twice the amplitude of Vda max as shown in FIG. . Therefore, the maximum amplitude of the data signal Vda necessary for setting the maximum amplitude of the voltage Vlc applied to the liquid crystal capacitance to ⁇ Vda max is ⁇ Vda max / 2.
  • the maximum amplitude of the data signal Vda can be halved.
  • a general-purpose driver IC having a withstand voltage of 20 V or less can be used as the driver circuit that outputs the data signal Vda. Benefits are gained.
  • the data signal Vda (OFF) is changed as shown in FIG. 18 (b).
  • the waveform may be the same as that of the slot voltage Viac.
  • the maximum amplitude of the voltage Vlc applied to the liquid crystal capacitor is ⁇ 15V.
  • the maximum amplitude of Vda shown in FIG. 17 (e) is ⁇ 15V.
  • the Vac shown in FIG. 18C is used as the slot voltage and the maximum amplitude of Vac is ⁇ 7.5 V, the maximum amplitude of Vda (ON) shown in FIG. ⁇ 7.5V.
  • Vda shown in FIG. 17 (e) may be 0V, and the maximum amplitude of Vda (OFF) shown in FIG. 18 (b) is ⁇ 7.5V. And it is sufficient.
  • the amplitude of the voltage Vlc applied to the liquid crystal capacitor is different from the amplitude of Vda, and thus needs to be appropriately converted.
  • FIGS. 19A to 19E Signals as exemplified in FIGS. 19A to 19E can also be used.
  • the signals shown in FIGS. 19A to 19E are similar to the signals shown in FIGS. 18A to 18E, and the voltage Vac of the slot electrode is changed to the data signal Vda as shown in FIG. 19C. (ON) and a vibration voltage whose vibration phase is shifted by 180 °.
  • the data signals Vda (ON), Vda (OFF), and the slot voltage Viac are all voltages that oscillate between 0 V and a positive voltage.
  • the amplitude of the voltage Viac of the slot electrode is equal to the maximum amplitude
  • the drive circuit When such a signal is used, the drive circuit only needs to output a positive voltage, which contributes to cost reduction. Even when a voltage that oscillates between 0 V and a positive voltage is used as described above, the voltage Vlc (ON) applied to the liquid crystal capacitor is inverted in polarity as shown in FIG. In the voltage waveform shown in FIG. 19D, + (positive) indicates that the voltage of the patch electrode is higher than the slot voltage, and ⁇ (negative) indicates that the voltage of the patch electrode is lower than the slot voltage. ing. That is, the direction (polarity) of the electric field applied to the liquid crystal layer is reversed as in the other examples. The amplitude of the voltage Vlc (ON) applied to the liquid crystal capacitor is Vda max .
  • the data signal Vda (OFF) is changed as shown in FIG. 19 (b).
  • the waveform may be the same as that of the slot voltage Viac.
  • the driving method for oscillating (reversing) the voltage Viac of the slot electrode described with reference to FIGS. 18 and 19 corresponds to the driving method for inverting the counter voltage in terms of the driving method of the LCD panel (“common inversion”). Sometimes called "drive.") In the LCD panel, since the flicker cannot be sufficiently suppressed, the common inversion driving is not adopted. On the other hand, since the flicker is not a problem in the scanning antenna, the slot voltage can be reversed.
  • the vibration (inversion) is performed, for example, for each frame (5H in FIGS. 18 and 19 is set to 1 V (vertical scanning period or frame)).
  • a row refers to a set of patch electrodes connected to one gate bus line via a TFT. If the slot electrode is divided into a plurality of row portions in this manner, the polarity of the voltage of each portion of the slot electrode can be made independent of each other. For example, in any frame, the polarity of the voltage applied to the patch electrode can be reversed between the patch electrodes connected to the adjacent gate bus lines.
  • the polarity of the voltage applied to the patch electrode is the same in any frame, and the polarity is reversed every frame.
  • antenna unit arrangement ⁇ Example of antenna unit arrangement, gate bus line, source bus line connection>
  • the antenna units are arranged concentrically, for example.
  • n for example, 30
  • nx for example, 620
  • the number of antenna units connected to each gate bus line is different. Also, m antenna units are connected to nx source bus lines connected to nx antenna units constituting the outermost circle, but connected to antenna units constituting the inner circle. The number of antenna units connected to the source bus line is smaller than m.
  • the arrangement of antenna units in the scanning antenna is different from the arrangement of pixels (dots) in the LCD panel, and the number of connected antenna units differs depending on the gate bus line and / or source bus line. Therefore, if the capacitance of all antenna units (liquid crystal capacitance + auxiliary capacitance) is made the same, the connected electrical load differs depending on the gate bus line and / or source bus line. Then, there is a problem that variation occurs in voltage writing to the antenna unit.
  • each gate bus line is adjusted by adjusting the capacitance value of the auxiliary capacitor or by adjusting the number of antenna units connected to the gate bus line and / or the source bus line. It is preferable that the electrical loads connected to the source bus lines are substantially the same.
  • the scanning antenna according to the embodiment of the present invention is accommodated in, for example, a plastic housing as necessary. It is preferable to use a material having a small dielectric constant ⁇ M that does not affect microwave transmission and reception for the housing. Moreover, you may provide a through-hole in the part corresponding to transmission / reception area
  • the light shielding structure propagates through the dielectric substrate 1 and / or 51 from the side surface of the dielectric substrate 1 of the TFT substrate 101 and / or the dielectric substrate 51 of the slot substrate 201 and shields light incident on the liquid crystal layer. Provide as follows.
  • Some liquid crystal materials having a large dielectric anisotropy ⁇ M are prone to light degradation, and it is preferable to shield not only ultraviolet rays but also short-wavelength blue light in visible light.
  • the light shielding structure can be easily formed at a necessary location by using a light shielding tape such as a black adhesive tape.
  • the thickness of the liquid crystal layer LC is controlled using a spacer, like the LCD panel.
  • a spacer a spacer mixed with a sealing material (sometimes referred to as “granular spacer”) and a columnar spacer (“photo spacer”) formed by a photolithography process using a photosensitive resin such as an ultraviolet curable resin. May be used).
  • the scanning antenna according to the embodiment of the present invention since it is the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 that contributes to the control of the phase of the microwave, from the viewpoint of increasing the operation accuracy of the scanning antenna, the uniformity of the thickness dLC (see FIG. 20) of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 is preferably high.
  • the scanning antenna according to the embodiment described below has a spacer structure that can improve the uniformity of the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55.
  • the degree of unevenness (steps) on the surface of the slot substrate and TFT substrate of the scanning antenna is larger than the unevenness on the surface of the counter substrate and TFT substrate of the LCD.
  • the thickness of the metal layer (for example, Cu layer or Al layer) constituting the slot electrode or patch electrode is as large as 0.5 ⁇ m to 5 ⁇ m, for example. If the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 is set to 5 ⁇ m, for example, the thickness of the liquid crystal layer LC exceeds 10 ⁇ m at the largest thickness.
  • a photo spacer is prepared by applying a precursor solution of a photosensitive resin (for example, an ultraviolet curable resin) onto a substrate (for example, using a spin coater or a slot coater), and applying a solvent as necessary. After removing and pre-baking, a predetermined pattern is formed by exposure and development. Since the thickness of the liquid crystal layer (height of the photo spacer) of the LCD panel is about 2 ⁇ m to 3 ⁇ m, the photo spacer can be formed by the above process. However, it is difficult to form a photo spacer having a height exceeding 5 ⁇ m by the above process.
  • a photosensitive resin for example, an ultraviolet curable resin
  • the scanning antenna according to the embodiment of the present invention described with reference to FIGS. 20 to 22 uses the spacer structure 75 to control the thickness dLC of the liquid crystal layer LC.
  • components having substantially the same functions as the components of the scanning antenna described above are denoted by common reference numerals, and description thereof may be omitted.
  • FIG. 20 is a cross-sectional view schematically showing an example of the structure of the scanning antenna having the spacer structure 75, and schematically showing the spacer structure 75 in the transmission / reception region R1.
  • FIG. 21 is a schematic plan view of the TFT substrate 105 included in the scanning antenna having the spacer structure 75
  • FIG. 22 explains the relationship between the location where the spacer structure 75 is provided and the positions of the slot 57 and the patch electrode 15. It is a typical top view for doing.
  • the plurality of spacer structures 75 included in the scanning antenna may include a plurality of spacer structures in the transmission / reception region R1 and a plurality of spacer structures in the non-transmission / reception region R2.
  • the thickness of the liquid crystal layer LC between the TFT substrate 105 and the slot substrate 205 varies depending on the location.
  • a TFT substrate 105 shown in FIG. 20 is manufactured, for example, in the same manner as the TFT substrate 101 of Embodiment 1 described with reference to FIG.
  • the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 is 5.00 ⁇ m, for example, the TFT substrate 105 (a portion that does not overlap any of the gate metal layer, the source metal layer, and the patch metal layer)
  • the thickness ⁇ L1 of the liquid crystal layer LC is, for example, 7.73 ⁇ m.
  • the thickness ⁇ L2 of the liquid crystal layer LC between the TFT substrate 105 (the portion that does not overlap any of the gate metal layer, the source metal layer, and the patch metal layer) and the slot 57 is, for example, 12.78 ⁇ m.
  • the photo spacer is provided at a position that defines ⁇ L1, but in the scanning antenna shown in FIG. 20, ⁇ L1 exceeds 7 ⁇ m, so it is difficult to form a photo spacer having such a height. .
  • a pedestal 75B is formed on a portion of the TFT substrate 105 having a gap of ⁇ L1, the thickness ⁇ L3 of the liquid crystal layer LC on the pedestal 75B is set to 5 ⁇ m or less, and a photo spacer 59a is provided on the pedestal 75B. It is arranged.
  • the pedestal 75B can be formed using a gate metal layer, a source metal layer, and a patch metal layer that constitute the TFT substrate 105, so there is no need to form a new layer, and the mask pattern for patterning each layer is changed. Can be formed.
  • the gate metal layer is a layer including the gate electrode 3 and the gate bus line GL
  • the source metal layer is a layer including the source electrode 7S, the drain electrode 7D and the source bus line SL, and the patch metal.
  • the layer is a layer including the patch electrode 15 and the patch connection portion 15p.
  • the photo spacer 59a is formed by patterning the organic insulating layer 59 formed on the slot electrode 55, for example.
  • the organic insulating layer 59 is made of, for example, a photosensitive resin (for example, an acrylic resin).
  • the height of the photo spacer 59a is, for example, not less than 2 ⁇ m and not more than 5 ⁇ m.
  • the height of the photo spacer 59a is substantially equal to the thickness ⁇ L3 of the liquid crystal layer LC, for example. That is, the thickness ⁇ L3 of the liquid crystal layer LC on the base 75B is, for example, not less than 2 ⁇ m and not more than 5 ⁇ m.
  • the height of the photo spacer 59a refers to the height of the first dielectric substrate 1 in the normal direction.
  • the thickness of the liquid crystal layer LC refers to the thickness in the normal direction of the first dielectric substrate 1. The same applies to other conductive layers or insulating layers of the scanning antenna unless otherwise specified.
  • the spacer structure 75 includes the photo spacer 59a and the base 75B.
  • the pedestal 75B preferably includes at least a part M3 of the patch metal layer.
  • the pedestal 75B may further include a part M1 of the gate metal layer and / or a part M2 of the source metal layer.
  • a base 75B including a part M1 of the gate metal layer and a part M2 of the source metal layer is formed.
  • the thickness of the photo spacer 59a is A value obtained by subtracting the sum of the thickness of the gate metal layer, the thickness of the source metal layer, and the thickness of the patch metal layer from the thickness ⁇ L1 of the liquid crystal layer LC may be used.
  • the thickness of the patch metal layer is, for example, 0.5 ⁇ m to 2 ⁇ m. The greater the thickness of the patch metal layer, the smaller the height of the photo spacer 59a with respect to the thickness ⁇ L1 of the liquid crystal layer LC.
  • the thickness of the patch metal layer is 2 ⁇ m
  • the photo spacer 59a having a height of 5 ⁇ m
  • the thickness ⁇ L1 of the liquid crystal layer LC is 7 ⁇ m
  • the thickness ⁇ L3 of the liquid crystal layer LC is 5 ⁇ m. be able to.
  • the thickness dLC of the liquid crystal layer LC on the patch electrode 15 is larger than the thickness ⁇ L3 of the liquid crystal layer LC on the pedestal 75B. It will be bigger by a minute.
  • the thickness dLC of the liquid crystal layer LC is substantially the same as the thickness ⁇ L3 of the liquid crystal layer LC on the pedestal 75B. Therefore, by having the spacer structure described above, the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 can be controlled to, for example, 2 ⁇ m or more and 5 ⁇ m or less.
  • the base 75B further includes a part M1 of the gate metal layer and / or a part M2 of the source metal layer in addition to the part M3 of the patch metal layer, whereby the height of the photo spacer 59a can be reduced.
  • the thickness of the gate metal layer and the thickness of the source metal layer are each about 200 nm to 400 nm, for example, which is about 10% to 80% of the thickness of the patch metal layer.
  • the base 75B includes at least a part M3 of the patch metal layer. It is effective.
  • the base 75B may not include a part of the patch metal layer.
  • the spacer structure 75 may not include the pedestal 75B.
  • the pedestal 75B may not include a part of the patch metal layer.
  • the spacer structure 75 may not include the pedestal 75B.
  • the slot substrate 205 includes the photo spacer 59a, but the spacer structure included in the scanning antenna according to the embodiment of the present invention is not limited thereto.
  • the TFT substrate 105 may have a photo spacer.
  • the photo spacer included in the TFT substrate 105 is formed, for example, by patterning an organic insulating layer formed on the second insulating layer 17.
  • the photospacer is formed on the TFT substrate 105 rather than forming the photospacer on the slot substrate 205. May be easier to form.
  • the degree of unevenness (steps) on the surfaces of the TFT substrate 105 and the slot substrate 205 mainly depends on the thickness of the patch metal layer and the thickness of the metal layer (for example, Cu layer or Al layer) constituting the slot electrode, respectively. Determined.
  • spacer structure 75 the alignment of liquid crystal molecules may be disturbed.
  • spacers are arranged so as to overlap the black matrix (light-shielding layer), and the portion where the alignment of liquid crystal molecules may occur in the black matrix Is often covered.
  • the spacer structure does not overlap the slot 57 and its peripheral region when viewed from the normal direction of the scanning antenna 1000, but the patch electrode 15 and its peripheral region. It is preferable not to overlap.
  • first region Rp 1 a region whose distance from each edge of the plurality of slots 57 is within ds is defined as a first region Rp 1
  • second region Rp2 A region whose distance from the region is within dp is defined as a second region Rp2.
  • the first region Rp1 and the second region Rp2 are indicated by dotted lines in FIG.
  • the plurality of spacers preferably do not overlap the first region Rp1 and / or the second region Rp2 when viewed from the normal direction of the first dielectric substrate 1.
  • the distance ds is, for example, 0.3 mm
  • the distance dp is, for example, 0.3 mm.
  • the liquid crystal layer between the patch electrode 15 and the slot electrode 55 without affecting the operation of the scanning antenna.
  • the LC thickness dLC can be kept uniform.
  • the result of measuring the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 will be shown later (FIG. 23). Since the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 is controlled uniformly, the phase of the microwave can be accurately controlled in each antenna unit region U.
  • the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 is preferably controlled to be within a range of ⁇ 5% with respect to a design value (for example, 5 ⁇ m), for example.
  • the arrangement (position and density) of the spacer structure 75 may be arbitrary as long as it does not overlap the first region Rp1 and / or the second region Rp2, for example.
  • a part M1 of the gate metal layer included in the spacer structure 75 is preferably formed separately from the gate electrode 3, the gate bus line GL, and the CS bus line CL.
  • a part M2 of the source metal layer included in the spacer structure 75 is preferably formed separately from the source electrode 7S, the drain electrode 7D, and the source bus line SL. By forming in this way, it becomes easy to control the height of the spacer structure 75 uniformly. More preferably, a part M1 of the gate metal layer included in the spacer structure 75 is formed separately from the auxiliary capacitor CS.
  • a part M3 of the patch metal layer included in the spacer structure 75 is formed separately from the patch electrode 15 and the patch connection portion 15p.
  • the arrangement density of the spacer structures 75 in the transmission / reception region R1 (the ratio of the area of the spacer structures 75 per unit area when viewed from the normal direction of the first dielectric substrate 1) is, for example, 0.05% or more and 0.00. It may be 6% or less. From the viewpoint of keeping the thickness of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 uniform, the arrangement density of the spacer structures 75 in the transmission / reception region R1 is preferably set to 0.35% or more, for example.
  • the area of the spacer structure 75 is the area of the photo spacer 59a (the area when viewed from the normal direction of the first dielectric substrate 1).
  • the pedestal 75B of the spacer structure 75 is preferably made larger in consideration of the ease of arrangement of the photo spacer 59a, and the function of the spacer structure 75 as a spacer depends on the photo spacer 59a.
  • the photo spacer 59a has a circular shape with a diameter of 30 ⁇ m, for example, when viewed from the normal direction of the first dielectric substrate 1.
  • the area circle equivalent diameter may be 30 ⁇ m.
  • the thickness dLC of the liquid crystal layer LC of the scanning antenna 1000 can be effectively and uniformly controlled by the photo spacer 59a having such a shape and size.
  • the spacer when viewed from the normal direction of the substrate surface has, for example, a circular shape with a diameter of 5 ⁇ m to 10 ⁇ m.
  • the spacer structure 75 can be provided in any place in the transmission / reception region R1 and the non-transmission / reception region R2 as long as the operation of the scanning antenna is not affected. .
  • the size of the spacer structure 75 when viewed from the normal direction of the substrate surface is as long as the spacer does not overlap the first region Rp1 and / or the second region Rp2. Not limited. Therefore, in the scanning antenna, the size of the spacer structure 75 when viewed from the normal direction of the substrate surface can be made larger than that of the LCD panel. Thereby, the effect that the thickness of liquid crystal layer LC can be kept more uniform is acquired.
  • a part M3 of the patch metal layer has a circular shape with a diameter of 50 ⁇ m, for example, and a part M2 of the source metal layer has a circular shape with a diameter of 60 ⁇ m, for example.
  • a part M1 of the gate metal layer is, for example, a circular shape having a diameter of 70 ⁇ m.
  • the part M2 of the source metal layer is preferably larger than the part M3 of the patch metal layer.
  • the part M1 of the gate metal layer is preferably larger than the part M2 of the source metal layer.
  • the plurality of spacer structures 75 provided between the TFT substrate and the slot substrate include a plurality of first spacer structures defining a distance between the TFT substrate and the slot substrate, and a plurality of first spacer structures. And a plurality of lower second spacer structures.
  • the height of the second spacer structure is, for example, 0.2 ⁇ m or more and 0.5 ⁇ m or less (eg, 0.3 ⁇ m) smaller than the height of the first spacer structure.
  • the first spacer structure is a spacer structure that controls the thickness of the liquid crystal layer, and the spacer structure 75 described above is the first spacer structure.
  • the arrangement density of spacers (the number of spacers per unit area) is increased in order to improve load bearing characteristics, there is a problem that low-temperature foaming (vacuum bubbles) is likely to occur.
  • low temperature foaming can be suppressed without increasing the effective spacer density so much. That is, since the thickness of the liquid crystal layer in a normal state (no load near room temperature) is controlled only by the first spacer structure, the effective spacer density is defined only by the first spacer structure. .
  • the first spacer structure contracts at a low temperature, the first spacer structure is deformed, and the second spacer structure acts to maintain the thickness of the liquid crystal layer.
  • the thickness of the liquid crystal layer easily follows the shrinkage of the liquid crystal material, the occurrence of low temperature foaming can be suppressed.
  • the thickness of the liquid crystal layer is maintained in both the first spacer structure and the second spacer structure (the effective spacer density at this time is Therefore, high load resistance can be realized.
  • the environmental temperature of a scanning antenna mounted on a moving body such as a ship, an aircraft, or an automobile varies.
  • the environmental temperature varies depending on the storage state of the scanning antenna.
  • the second spacer structure is preferably provided so that low temperature foaming does not occur at ⁇ 25 ° C. or ⁇ 40 ° C.
  • a photo spacer having a height lower than that of the photo spacer 59a included in the first spacer structure 75 is formed by a method such as halftone exposure. Can be obtained by: Alternatively, a pedestal lower than the pedestal 75B included in the first spacer structure 75 may be formed, and the heights of the photo spacers may be the same. Of course, you may use both together.
  • the arrangement density of the first spacer structures in the transmission / reception region R1 is, for example, 0.05% or more and 0
  • the arrangement density of the second spacer structures in the transmission / reception region R1 is, for example, not less than 0.05% and not more than 0.5%.
  • the arrangement density of the second spacer structures may be the same as the arrangement density of the first spacer structures, or may be higher than the arrangement density of the first spacer structures.
  • the arrangement density of the first spacer structures in the transmission / reception region R1 is 1, the arrangement density of the second spacer structures in the transmission / reception region R1 is, for example, 1 or more and 10 or less.
  • the arrangement density of the first spacer structures in the transmission / reception region R1 is, for example, 0.2% or more and 0.6% or less. It is.
  • the first spacer structure 75 is provided not only in the transmission / reception region R1 but also in the non-transmission / reception region R2. Is preferred.
  • the arrangement density of the first spacer structures 75 in the non-transmission / reception region R2 can be, for example, 0.05% or more and 0.6% or less. It is preferable that the arrangement density of the first spacer structures 75 in the non-transmission / reception region R2 is, for example, 0.35% or more.
  • the arrangement density of the first spacer structures 75 in the non-transmission / reception region R2 may be the same as or different from the arrangement density of the first spacer structures 75 in the transmission / reception region R1.
  • the position of the spacer structure 75 in the non-transmission / reception region R2 is not particularly limited and may be arbitrary.
  • the spacer structure 75 may be formed inside the seal portion 73, may be covered with the seal portion 73, or may be formed outside the seal portion 73.
  • a second spacer structure can be provided in addition to the first spacer structure, similarly to the transmission / reception region R1.
  • the arrangement density of the second spacer structures in the non-transmission / reception region R2 is, for example, not less than 0.05% and not more than 0.5%. If the arrangement density of the first spacer structures in the non-transmission / reception region R2 is 1, the arrangement density of the second spacer structures in the non-transmission / reception region R2 is, for example, 1 or more and 10 or less.
  • the arrangement density of the first spacer structures in the non-transmission / reception region R2 is, for example, 0.2% or more and 0.6% or less.
  • FIG. 23 shows the result of measuring the thickness of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 in the scanning antenna having the TFT substrate 105.
  • FIG. 23 shows the result (unit: ⁇ m) of the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 for one of the divided portions of the transmission / reception region R1 of the scanning antenna. ).
  • the used scanning antenna has a first spacer structure (arrangement density: 0.35%) in the transmission / reception region R1, and does not have a second spacer structure.
  • Each numerical value was obtained by averaging the measurement results in nine antenna unit regions U adjacent to each other.
  • Each numerical value is described corresponding to the position in the transmission / reception region R1 of the scanning antenna portion of the antenna unit region U.
  • the thickness dLC of the liquid crystal layer LC between the patch electrode 15 and the slot electrode 55 in each antenna unit region U was obtained as follows.
  • the thickness of the liquid crystal layer LC between the TFT substrate 105 (the portion that does not overlap any of the gate metal layer, the source metal layer, and the patch metal layer) and the slot electrode 55 is obtained by measuring the retardation. It was obtained by subtracting the thickness (measured value) and the thickness of the slot electrode 55 (measured value).
  • the minimum value was 5.12 ⁇ m
  • the maximum value was 5.33 ⁇ m
  • the average value of all values was 5.24 ⁇ m. .
  • the result exists in the range of 0.24 ⁇ m, and the ratio of the fluctuation range to the average value (0.24 / 5.24) is 4.0%.
  • the ratio (0.24 / 5) of the fluctuation range to the design value (5 ⁇ m) is 4.8%. Since both are within a range of ⁇ 5%, it can be said that the thickness dLC of the liquid crystal layer LC is uniformly controlled to the extent that the scanning antenna is operated with high accuracy.
  • the arrangement of the spacer structure 75 is not limited to the above example.
  • the pedestals 75B may be arranged at a constant interval (pitch) to form a spacer structure including the pedestals 75B.
  • the pitch of the pedestal 75B is, for example, 100 ⁇ m.
  • each of the pedestals 75B has a part M1 of the gate metal layer, a part M2 of the source metal layer, and a part M3 of the patch metal layer. That is, a part M1 of the gate metal layer, a part M2 of the source metal layer, and a part M3 of the patch metal layer are formed at regular intervals.
  • the design for determining the position of the pedestal 75B, that is, the spacer structure 75 can be efficiently performed. Further, by arranging the spacer structures 75 at a constant pitch, the thickness dLC of the liquid crystal layer LC can be more uniformly controlled.
  • the pedestal 75B may be formed on the entire surface where the spacer structure 75 can be provided.
  • the photo spacer 59a (not shown in FIG. 25) is disposed at a predetermined position on the base 75B.
  • the photo spacer 59a is formed on the slot substrate 205 as described above. If it does so, when bonding a TFT substrate and a slot substrate, the advantage that it becomes unnecessary to consider the alignment shift
  • the embodiment according to the present invention is used for, for example, a scanning antenna for satellite communication or satellite broadcasting mounted on a mobile body (for example, a ship, an aircraft, an automobile) and the manufacture thereof.
  • a scanning antenna for satellite communication or satellite broadcasting mounted on a mobile body (for example, a ship, an aircraft, an automobile) and the manufacture thereof.
  • Dielectric substrate 2 Base insulating film 3: Gate electrode 4: Gate insulating layer 5: Semiconductor layer 6D: Drain contact layer 6S: Source contact layer 7D: Drain electrode 7S: Source electrode 7p: Source connection wiring 11: First Insulating layer 15: Patch electrode 15p: Patch connecting part 17: Second insulating layers 18g, 18s, 18p: Opening 19g: Upper connecting part for gate terminal 19p: Upper connecting part for transfer terminal 19s: Upper connecting part for source terminal 21 : Alignment mark 23: Protective conductive layer 51: Dielectric substrate 52: Third insulating layer 54: Dielectric layer (air layer) 55: Slot electrode 55L: Lower layer 55M: Main layer 55U: Upper layer 55c: Contact surface 57: Slot 58: Fourth insulating layer 59a: Photo spacer 60: Upper connection portion 65: Reflective conductive plate 68: Heater resistance film 70: Power supply Device 71: Conductive bead 72: Feeding pin 73: Seal portion 75: Spacer structure 75B: Spacer structure base 101, 102

Abstract

走査アンテナ（１０００）は、アンテナ単位（Ｕ）が配列された走査アンテナであって、第１誘電体基板（１）と、ＴＦＴと、ゲートバスラインと、ソースバスラインと、パッチ電極（１５）とを有するＴＦＴ基板（１０１）と、第２誘電体基板（５１）と、スロット電極（５５）とを有するスロット基板（２０１）と、ＴＦＴ基板とスロット基板との間に設けられた液晶層（ＬＣ）と、反射導電板（６５）とを有する。スロット電極は、パッチ電極にそれぞれ対応して配置されたスロット（５７）を有する。第１誘電体基板の法線方向から見たとき、スロットのエッジからの距離が０．３ｍｍ以内である領域を第１領域（Ｒｐ１）とし、パッチ電極のエッジからの距離が０．３ｍｍ以内である領域を第２領域（Ｒｐ２）とすると、ＴＦＴ基板とスロット基板との間に設けられた複数のスペーサ構造体（７５）は、第１領域および／または第２領域と重ならないように配置されている。

Description

走査アンテナ
　本発明は、走査アンテナに関し、特に、アンテナ単位（「素子アンテナ」ということもある。）が液晶容量を有する走査アンテナ（「液晶アレイアンテナ」ということもある。）に関する。
　移動体通信や衛星放送用のアンテナは、ビームの方向を変えられる（「ビーム走査」または「ビームステアリング」と言われる。）機能を必要とする。このような機能を有するアンテナ（以下、「走査アンテナ（scanned antenna）」という。）として、アンテナ単位を備えるフェイズドアレイアンテナが知られている。しかしながら、従来のフェイズドアレイアンテナは高価であり、民生品への普及の障害となっている。特に、アンテナ単位の数が増えると、コストが著しく上昇する。
　そこで、液晶材料（ネマチック液晶、高分子分散液晶を含む）の大きな誘電異方性（複屈折率）を利用した走査アンテナが提案されている（特許文献１～４および非特許文献１）。液晶材料の誘電率は周波数分散を有するので、本明細書において、マイクロ波の周波数帯における誘電率（「マイクロ波に対する誘電率」ということもある。）を特に「誘電率Ｍ（εM）」と表記することにする。
　特許文献３および非特許文献１には、液晶表示装置（以下、「ＬＣＤ」という。）の技術を利用することによって低価格な走査アンテナが得られると記載されている。
特開２００７－１１６５７３号公報 特開２００７－２９５０４４号公報 特表２００９－５３８５６５号公報 特表２０１３－５３９９４９号公報
R. A. Stevenson et al., "Rethinking Wireless Communications:Advanced Antenna Design using LCD Technology", SID 2015 DIGEST, pp.827-830. M. ANDO et al., "A Radial Line Slot Antenna for 12GHz Satellite TV Reception", IEEE Transactions of Antennas and Propagation, Vol. AP-33, No.12, pp. 1347-1353 (1985).
　上述したように、ＬＣＤ技術を適用することによって低価格な走査アンテナを実現すると言うアイデアは知られてはいるものの、ＬＣＤ技術を利用した走査アンテナの構造、その製造方法、およびその駆動方法を具体的に記載した文献はない。
　そこで、本発明は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナを提供することを目的とする。
　本発明の実施形態による走査アンテナは、複数のアンテナ単位が配列された走査アンテナであって、第１誘電体基板と、前記第１誘電体基板に支持された複数のＴＦＴと、複数のゲートバスラインと、複数のソースバスラインと、複数のパッチ電極とを有するＴＦＴ基板と、第２誘電体基板と、前記第２誘電体基板の第１主面上に形成されたスロット電極とを有するスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記ＴＦＴ基板と前記スロット基板との間の距離を規定する複数の第１スペーサ構造体を含む複数のスペーサ構造体と、前記第２誘電体基板の前記第１主面と反対側の第２主面に誘電体層を介して対向するように配置された反射導電板とを有し、前記スロット電極は、前記複数のパッチ電極に対応して配置された複数のスロットを有し、前記第１誘電体基板の法線方向から見たとき、前記複数のスロットのそれぞれのエッジからの距離が０．３ｍｍ以内である領域を第１領域とし、前記複数のパッチ電極のそれぞれのエッジからの距離が０．３ｍｍ以内である領域を第２領域とすると、前記複数のスペーサ構造体は、前記第１領域および／または前記第２領域と重ならない。
　本発明の実施形態による他の走査アンテナは、複数のアンテナ単位が配列された走査アンテナであって、第１誘電体基板と、前記第１誘電体基板に支持された複数のＴＦＴと、複数のゲートバスラインと、複数のソースバスラインと、複数のパッチ電極とを有するＴＦＴ基板と、第２誘電体基板と、前記第２誘電体基板の第１主面上に形成されたスロット電極とを有するスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記ＴＦＴ基板と前記スロット基板との間の距離を規定する複数の第１スペーサ構造体を含む複数のスペーサ構造体と、前記第２誘電体基板の前記第１主面と反対側の第２主面に誘電体層を介して対向するように配置された反射導電板とを有し、前記スロット電極は、前記複数のパッチ電極に対応して配置された複数のスロットを有し、前記スロット基板または前記ＴＦＴ基板は、複数のフォトスペーサを有し、前記複数のフォトスペーサは、前記第１誘電体基板の法線方向において２μｍ以上５μｍ以下の高さを有するフォトスペーサを含み、前記複数の第１スペーサ構造体は、前記複数のフォトスペーサのいずれかを含むスペーサ構造体を含む。
　ある実施形態において、前記複数の第１スペーサ構造体は、前記複数のパッチ電極を含む第１金属層の一部を含む第１スペーサ構造体を含む。
　ある実施形態において、前記複数の第１スペーサ構造体は、前記複数のＴＦＴのゲート電極および前記複数のゲートバスラインを含む第２金属層の一部を含む第１スペーサ構造体を含む。
　ある実施形態において、前記複数の第１スペーサ構造体は、前記複数のＴＦＴのソース電極および前記複数のソースバスラインを含む第３金属層の一部を含む第１スペーサ構造体を含む。
　ある実施形態において、前記複数のアンテナ単位によって画定される送受信領域と、前記送受信領域の周辺の非送受信領域とを備え、前記複数の第１スペーサ構造体は、前記送受信領域にある第１スペーサ構造体と、前記非送受信領域にある第１スペーサ構造体とを含み、前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．６％以下である。
　ある実施形態において、前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．６％以下である。
　ある実施形態において、前記複数のスペーサ構造体は、前記複数の第１スペーサ構造体よりも低い複数の第２スペーサ構造体をさらに含む。
　ある実施形態において、前記複数の第２スペーサ構造体は、前記複数の第１スペーサ構造体の高さよりも０．２μｍ以上０．５μｍ以下小さい高さを有する第２スペーサ構造体を含む。
　ある実施形態において、前記複数のアンテナ単位によって画定される送受信領域と、前記送受信領域の周辺の非送受信領域とを備え、前記複数の第１スペーサ構造体は、前記送受信領域にある第１スペーサ構造体と、前記非送受信領域にある第１スペーサ構造体とを含み、前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．５％以下である。
　ある実施形態において、前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．５％以下である。
　ある実施形態において、前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合を１とすると、前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第２スペーサ構造体の面積の割合は、１以上１０以下である。
　ある実施形態において、前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合を１とすると、前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第２スペーサ構造体の面積の割合は、１以上１０以下である。
　本発明の一実施形態のＴＦＴ基板は、誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域を有するＴＦＴ基板であって、前記複数のアンテナ単位領域を含む送受信領域と、前記送受信領域以外の領域に位置する非送受信領域とを含み、前記複数のアンテナ単位領域のそれぞれは、前記誘電体基板に支持された薄膜トランジスタであって、ゲート電極と、半導体層と、前記ゲート電極と前記半導体層との間に位置するゲート絶縁層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極とを含む薄膜トランジスタと、前記薄膜トランジスタを覆い、かつ、前記薄膜トランジスタの前記ドレイン電極を露出する第１開口部を有する第１絶縁層と、前記第１絶縁層上および前記第１開口部内に形成され、前記薄膜トランジスタの前記ドレイン電極に電気的に接続されたパッチ電極とを備え、前記パッチ電極は金属層を含み、前記金属層の厚さは、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極の厚さよりも大きい。
　ある実施形態において、上記ＴＦＴ基板は、前記パッチ電極を覆う第２絶縁層をさらに備えてもよい。前記金属層の厚さは、１μｍ以上３０μｍ以下であってもよい。
　ある実施形態において、上記ＴＦＴ基板は、前記送受信領域において、前記誘電体基板上に形成された抵抗膜と、前記抵抗膜に接続されたヒーター用端子とをさらに有してもよい。
　ある実施形態において、上記ＴＦＴ基板は、前記非送受信領域に配置されたトランスファー端子部をさらに備え、前記トランスファー端子部は、前記パッチ電極と同じ導電膜から形成されたパッチ接続部と、前記パッチ接続部上に延設され、前記パッチ接続部の一部を露出する第２開口部を有する前記第２絶縁層と、前記第２絶縁層上および前記第２開口部内に形成され、前記パッチ接続部と電気的に接続された上部透明電極とを有する。
　ある実施形態において、上記ＴＦＴ基板は、ゲート端子部をさらに備え、前記ゲート端子部は、前記ゲート電極と同じ導電膜から形成されたゲートバスラインと、前記ゲートバスライン上に延設された前記ゲート絶縁層、前記第１絶縁層および前記第２絶縁層と、前記上部透明電極と同じ透明導電膜から形成されたゲート端子用上部接続部とを有し、前記ゲート絶縁層、前記第１絶縁層および前記第２絶縁層には、前記ゲートバスラインの一部を露出するゲート端子コンタクトホールが形成されており、前記ゲート端子用上部接続部は、前記第２絶縁層上および前記ゲート端子コンタクトホール内に配置され、前記ゲート端子コンタクトホール内で前記ゲートバスラインと接している。
　ある実施形態において、上記ＴＦＴ基板は、前記非送受信領域に配置されたトランスファー端子部をさらに備え、前記トランスファー端子部は、前記ソース電極と同じ導電膜から形成されたソース接続配線と、前記ソース接続配線上に延設され、前記ソース接続配線の一部を露出する第３開口部および前記ソース接続配線の他の一部を露出する第４開口部を有する前記第１絶縁層と、前記第１絶縁層上および前記第３開口部内に形成されたパッチ接続部と、前記第１絶縁層上および前記第４開口部内に形成された上部透明電極とを有し、前記パッチ接続部は、前記ソース接続配線を介して前記上部透明電極と電気的に接続されており、前記パッチ接続部は前記パッチ電極と同じ導電膜から形成されており、前記第２絶縁層は、前記トランスファー端子部上に延設されており、前記パッチ接続部を覆い、かつ、前記上部透明電極の少なくとも一部を露出する開口を有する。
　ある実施形態において、上記ＴＦＴ基板は、前記非送受信領域に配置されたトランスファー端子部をさらに備え、前記トランスファー端子部は、前記第１絶縁層上に、前記パッチ電極と同じ導電膜から形成されたパッチ接続部と、前記パッチ接続部を覆う保護導電層とを有し、前記第２絶縁層は、前記保護導電層上に延設され、前記保護導電層の一部を露出する開口を有する。
　ある実施形態において、上記ＴＦＴ基板は、ゲート端子部をさらに備え、前記ゲート端子部は、前記ゲート電極と同じ導電膜から形成されたゲートバスラインと、前記ゲートバスライン上に延設された前記ゲート絶縁層および前記第１絶縁層と、透明導電膜から形成されたゲート端子用上部接続部とを有し、前記ゲート絶縁層および前記第１絶縁層には、前記ゲート端子用上部接続部を露出するゲート端子コンタクトホールが形成されており、前記ゲート端子用上部接続部は、前記第１絶縁層上および前記ゲート端子コンタクトホール内に配置され、前記ゲート端子コンタクトホール内で前記ゲートバスラインと接しており、前記第２絶縁層は、前記ゲート端子用上部接続部上に延設され、前記ゲート端子用上部接続部の一部を露出する開口を有する。
　本発明の一実施形態の走査アンテナは、上記のいずれかに記載のＴＦＴ基板と、前記ＴＦＴ基板と対向するように配置されたスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板とを備え、前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、前記スロット電極は複数のスロットを有し、前記複数のスロットは、前記ＴＦＴ基板の前記複数のアンテナ単位領域における前記パッチ電極に対応して配置されている。
　本発明の他の実施形態の走査アンテナは、上記のいずれかに記載のＴＦＴ基板と、前記ＴＦＴ基板と対向するように配置されたスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板とを備え、前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、前記スロット電極は複数のスロットを有し、前記複数のスロットは、前記ＴＦＴ基板の前記複数のアンテナ単位領域における前記パッチ電極に対応して配置されており、前記スロット電極は、前記ＴＦＴ基板の前記トランスファー端子部に接続されている。
　本発明の一実施形態のＴＦＴ基板の製造方法は、複数のアンテナ単位領域を含む送受信領域と、前記送受信領域以外の非送受信領域とを有し、前記複数のアンテナ単位領域のそれぞれは薄膜トランジスタおよびパッチ電極を備えるＴＦＴ基板の製造方法であって、（ａ）誘電体基板上に薄膜トランジスタを形成する工程と、（ｂ）前記薄膜トランジスタを覆うように第１絶縁層を形成し、前記第１絶縁層に前記薄膜トランジスタのドレイン電極の一部を露出する第１開口部を形成する工程と、（ｃ）前記第１絶縁層上および前記第１開口部内にパッチ電極用導電膜を形成し、前記パッチ電極用導電膜のパターニングにより、前記第１開口部内で前記ドレイン電極と接するパッチ電極を形成する工程と、（ｄ）前記パッチ電極を覆う第２絶縁層を形成する工程とを包含し、前記パッチ電極は金属層を含み、前記金属層の厚さは、前記薄膜トランジスタのソース電極およびドレイン電極の厚さよりも大きい。
　ある実施形態において、前記工程（ａ）は、誘電体基板上にゲート用導電膜を形成し、前記ゲート用導電膜のパターニングにより、複数のゲートバスラインおよび前記薄膜トランジスタのゲート電極を形成する工程（ａ１）と、前記複数のゲートバスラインおよび前記ゲート電極を覆うゲート絶縁層を形成する工程（ａ２）と、前記ゲート絶縁層上に、前記薄膜トランジスタの半導体層を形成する工程（ａ３）と、前記半導体層上および前記ゲート絶縁層上にソース用導電膜を形成し、前記ソース用導電膜のパターニングにより、複数のソースバスラインと、前記半導体層に接するソース電極およびドレイン電極とを形成し、薄膜トランジスタを得る工程（ａ４）とを包含する。
　ある実施形態において、前記ＴＦＴ基板は、前記非送受信領域にゲート端子部およびトランスファー端子部をさらに備え、前記工程（ｃ）は、前記パッチ電極用導電膜のパターニングにより、前記非送受信領域にパッチ接続部を形成する工程を含み、前記工程（ｄ）の後に、前記ゲート絶縁層、前記第１絶縁層および前記第２絶縁層を一括してエッチングする工程であって、これにより、前記第２絶縁層に前記パッチ接続部を露出する第２開口部を形成するとともに、前記ゲート絶縁層、前記第１絶縁層および前記第２絶縁層に前記ゲートバスラインの一部を露出するゲート端子コンタクトホールを形成する工程と、前記第２絶縁層上、前記第２開口部内、および前記ゲート端子コンタクトホール内に透明導電膜を形成し、前記透明導電膜のパターニングにより、前記第２開口部内で前記パッチ接続部に接する上部透明電極を形成してトランスファー端子部を得るとともに、前記ゲート端子コンタクトホール内で前記ゲートバスラインに接するゲート端子用上部接続部を形成してゲート端子部を得る工程とを包含する。
　ある実施形態において、前記ＴＦＴ基板は、前記非送受信領域にゲート端子部およびトランスファー端子部をさらに備え、前記工程（ａ４）は、前記ソース用導電膜のパターニングにより、前記非送受信領域にソース接続配線を形成する工程を含み、前記工程（ｂ）は、前記第１絶縁層に前記第１開口部を形成するとともに、前記ソース接続配線の一部を露出する第３開口部と、前記ソース接続配線の他の一部を露出する第４開口部と、前記ゲートバスラインの一部を露出するゲート端子コンタクトホールとを形成する工程を含み、前記工程（ｂ）と前記工程（ｃ）との間に、透明導電膜を形成し、前記透明導電膜のパターニングにより、前記第３開口部内で前記ソース接続配線に接する上部透明電極を形成するとともに、前記ゲート端子コンタクトホール内で前記ゲートバスラインに接するゲート端子用上部接続部を形成してゲート端子部を得る工程をさらに含み、前記工程（ｃ）は、前記パッチ電極用導電膜のパターニングにより、前記第４開口部内で前記ソース接続配線と接するパッチ接続部とを形成してトランスファー端子部を得る工程をさらに含み、前記トランスファー端子部では、前記ソース接続配線を介して前記パッチ接続部と前記上部透明電極とが電気的に接続され、前記工程（ｄ）の後に、前記第２絶縁層に、前記上部透明電極の一部および前記ゲート端子用上部接続部の一部をそれぞれ露出する開口を形成する工程をさらに含む。
　ある実施形態において、前記ＴＦＴ基板は、前記非送受信領域にゲート端子部およびトランスファー端子部をさらに備え、前記工程（ｂ）は、前記第１絶縁層に前記第１開口部を形成するとともに、前記ゲートバスラインの一部を露出するゲート端子コンタクトホールを形成する工程を含み、前記工程（ｂ）と前記工程（ｃ）との間に、透明導電膜を形成し、前記透明導電膜のパターニングにより、前記ゲート端子コンタクトホール内で前記ゲートバスラインに接するゲート端子用上部接続部を形成してゲート端子部を得る工程をさらに含み、前記工程（ｃ）は、前記パッチ電極用導電膜のパターニングにより、前記非送受信領域にパッチ接続部を形成する工程を含み、前記工程（ｃ）と前記工程（ｄ）との間に、前記パッチ接続部を覆う保護導電層を形成する工程をさらに含み、前記工程（ｄ）の後に、前記第２絶縁層に、前記保護導電層の一部および前記ゲート端子用上部接続部の一部をそれぞれ露出する開口を形成する工程をさらに含む。
　本発明のある実施形態による走査アンテナは、複数のアンテナ単位が配列された走査アンテナであって、第１誘電体基板と、前記第１誘電体基板に支持された複数のＴＦＴと、複数のゲートバスラインと、複数のソースバスラインと、複数のパッチ電極とを有するＴＦＴ基板と、第２誘電体基板と、前記第２誘電体基板の第１主面上に形成されたスロット電極と有するスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記第２誘電体基板の前記第１主面と反対側の第２主面に誘電体層を介して対向するように配置された反射導電板とを有し、前記スロット電極は、前記複数のパッチ電極に対応して配置された複数のスロットを有し、前記複数のパッチ電極のそれぞれは、対応するＴＦＴのドレインに接続されており、対応するＴＦＴのゲートバスラインから供給される走査信号によって選択される期間に、対応するソースバスラインからデータ信号が供給され、前記複数のパッチ電極のそれぞれに印加される電圧の極性が反転する周波数は３００Ｈｚ以上である。
　ある実施形態において、任意のフレームにおいて、前記複数のパッチ電極に印加される電圧の極性は全て同じである。
　ある実施形態において、任意のフレームにおいて、前記複数のパッチ電極に印加される電圧の極性は、隣接するゲートバスラインに接続されたパッチ電極間で互いに逆である。
　ある実施形態において、前記複数のパッチ電極のそれぞれに印加される電圧の極性が反転する周波数は５ｋＨｚ以下である。
　ある実施形態において、前記スロット電極に印加される電圧は、前記複数のパッチ電極に印加される電圧と１８０°位相がずれた振動電圧である。
　本発明の実施形態による走査アンテナの駆動方法は、複数のアンテナ単位が配列された走査アンテナであって、第１誘電体基板と、前記第１誘電体基板に支持された複数のＴＦＴと、複数のゲートバスラインと、複数のソースバスラインと、複数のパッチ電極とを有するＴＦＴ基板と、第２誘電体基板と、前記第２誘電体基板の第１主面上に形成されたスロット電極と有するスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記第２誘電体基板の前記第１主面と反対側の第２主面に誘電体層を介して対向するように配置された反射導電板とを有し、前記スロット電極は、前記複数のパッチ電極に対応して配置された複数のスロットを有する走査アンテナの駆動方法であって、前記複数のパッチ電極のそれぞれに印加される電圧の極性を３００Ｈｚ以上の周波数で反転させる。
　ある実施形態において、前記スロット電極に印加される電圧の極性を前記複数のパッチ電極に印加される電圧の極性と１８０°位相をずらして反転させる。
　本発明のある実施形態によると、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナが提供される。
第１の実施形態の走査アンテナ１０００の一部を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、走査アンテナ１０００におけるＴＦＴ基板１０１およびスロット基板２０１を示す模式的な平面図である。 （ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１０１のアンテナ単位領域Ｕを模式的に示す断面図および平面図である。 （ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０１のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを模式的に示す断面図である。 ＴＦＴ基板１０１の製造工程の一例を示す図である。 スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。 ＴＦＴ基板１０１およびスロット基板２０１におけるトランスファー部を説明するための模式的な断面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態におけるＴＦＴ基板１０２のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。 ＴＦＴ基板１０２の製造工程の一例を示す図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態におけるＴＦＴ基板１０３のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。 ＴＦＴ基板１０３の製造工程の一例を示す図である。 ＴＦＴ基板１０３およびスロット基板２０３におけるトランスファー部を説明するための模式的な断面図である。 （ａ）は、ヒーター用抵抗膜６８を有するＴＦＴ基板１０４の模式的な平面図であり、（ｂ）はスロット５７およびパッチ電極１５のサイズを説明するための模式的な平面図である。 （ａ）および（ｂ）は、抵抗加熱構造８０ａおよび８０ｂの模式的な構造と電流の分布を示す図である。 （ａ）～（ｃ）は、抵抗加熱構造８０ｃ～８０ｅの模式的な構造と電流の分布を示す図である。 本発明の実施形態による走査アンテナの１つアンテナ単位の等価回路を示す図である。 （ａ）～（ｃ）、（ｅ）～（ｇ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形の例を示す図であり、（ｄ）は、ドット反転駆動を行っているＬＣＤパネルの表示信号の波形を示す図である。 （ａ）～（ｅ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形の他の例を示す図である。 （ａ）～（ｅ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形のさらに他の例を示す図である。 スペーサ構造体７５を有する走査アンテナの構造の例を模式的に示す断面図であり、送受信領域Ｒ１にあるスペーサ構造体７５を模式的に示す図である。 スペーサ構造体７５を有する走査アンテナが有するＴＦＴ基板１０５の模式的な平面図である。 スペーサ構造体７５を設ける場所とスロット５７およびパッチ電極１５の位置との関係を説明するための模式的な平面図である。 走査アンテナの送受信領域Ｒ１を４つに分割した部分の内の１つについて、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを測定した結果（単位：μｍ）を示す図である。 台座７５Ｂ（スペーサ構造体７５）の配置の他の例を示すＴＦＴ基板１０５の模式的な平面図である。 台座７５Ｂ（スペーサ構造体７５）の配置のさらに他の例を示すＴＦＴ基板１０５の模式的な平面図である。 （ａ）は、従来のＬＣＤ９００の構造を示す模式図であり、（ｂ）はＬＣＤパネル９００ａの模式的な断面図である。
　以下、図面を参照して、本発明の実施形態による走査アンテナおよびその製造方法を説明する。以下の説明においては、まず、公知のＴＦＴ型ＬＣＤ（以下、「ＴＦＴ－ＬＣＤ」という。）の構造および製造方法を説明する。ただし、ＬＣＤの技術分野で周知の事項については説明を省略することがある。ＴＦＴ－ＬＣＤの基本的な技術については、例えば、Liquid Crystals, Applications and Uses, Vol. １－３（Editor: Birenda Bahadur, Publisher: World Scientific Pub Co Inc）などを参照されたい。参考のために、上記の文献の開示内容の全てを本明細書に援用する。
　図２６（ａ）および（ｂ）を参照して、典型的な透過型のＴＦＴ－ＬＣＤ（以下、単に「ＬＣＤ」という。）９００の構造および動作を説明する。ここでは、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）のＬＣＤ９００を例示する。ＬＣＤの液晶容量に印加される電圧のフレーム周波数（典型的には極性反転周波数の２倍）は例えば４倍速駆動でも２４０Ｈｚであり、ＬＣＤの液晶容量の誘電体層としての液晶層の誘電率εは、マイクロ波（例えば、衛星放送やＫｕバンド（１２～１８ＧＨｚ）、Ｋバンド（１８～２６ＧＨｚ）、Ｋａバンド（２６～４０ＧＨｚ））に対する誘電率Ｍ（εM）と異なる。
　図２６（ａ）に模式的に示すように、透過型のＬＣＤ９００は、液晶表示パネル９００ａと、制御回路ＣＮＴＬと、バックライト（不図示）と、電源回路（不図示）などを備えている。液晶表示パネル９００ａは、液晶表示セルＬＣＣと、ゲートドライバＧＤおよびソースドライバＳＤを含む駆動回路とを含む。駆動回路は、例えば、液晶表示セルＬＣＣのＴＦＴ基板９１０に実装されてもよいし、駆動回路の一部または全部は、ＴＦＴ基板９１０に一体化（モノリシック化）されてもよい。
　図２６（ｂ）に、ＬＣＤ９００が有する液晶表示パネル（以下、「ＬＣＤパネル」という。）９００ａの模式的に断面図を示す。ＬＣＤパネル９００ａは、ＴＦＴ基板９１０と、対向基板９２０と、これらの間に設けられた液晶層９３０とを有している。ＴＦＴ基板９１０および対向基板９２０は、いずれもガラス基板などの透明基板９１１、９２１を有している。透明基板９１１、９２１としては、ガラス基板の他、プラスチック基板が用いられることもある。プラスチック基板は、例えば、透明な樹脂（例えばポリエステル）とガラス繊維（例えば不織布）で形成される。
　ＬＣＤパネル９００ａの表示領域ＤＲは、マトリクス状に配列された画素Ｐによって構成されている。表示領域ＤＲの周辺には表示に寄与しない額縁領域ＦＲが形成されている。液晶材料は表示領域ＤＲを包囲するように形成されたシール部（不図示）によって表示領域ＤＲ内に封止されている。シール部は、例えば、紫外線硬化性樹脂とスペーサ（例えば樹脂ビーズ）とを含むシール材を硬化させることによって形成され、ＴＦＴ基板９１０と対向基板９２０とを互いに接着、固定する。シール材中のスペーサは、ＴＦＴ基板９１０と対向基板９２０との間隙、すなわち液晶層９３０の厚さを一定に制御する。液晶層９３０の厚さの面内ばらつきを抑制するために、表示領域ＤＲ内の遮光される部分（例えば配線上）に、柱状スペーサが紫外線硬化性樹脂を用いて形成される。近年、液晶テレビやスマートフォン用のＬＣＤパネルに見られるように、表示に寄与しない額縁領域ＦＲの幅は非常に狭くなっている。
　ＴＦＴ基板９１０では、透明基板９１１上に、ＴＦＴ９１２、ゲートバスライン（走査線）ＧＬ、ソースバスライン（表示信号線）ＳＬ、画素電極９１４、補助容量電極（不図示）、ＣＳバスライン（補助容量線）（不図示）が形成されている。ＣＳバスラインはゲートバスラインと平行に設けられる。あるいは、次段のゲートバスラインをＣＳバスラインとして用いることもある（ＣＳオンゲート構造）。
　画素電極９１４は、液晶の配向を制御する配向膜（例えばポリイミド膜）に覆われている。配向膜は、液晶層９３０と接するように設けられる。ＴＦＴ基板９１０はバックライト側（観察者とは反対側）に配置されることが多い。
　対向基板９２０は、液晶層９３０の観察者側に配置されることが多い。対向基板９２０は、透明基板９２１上に、カラーフィルタ層（不図示）と、対向電極９２４と、配向膜（不図示）とを有している。対向電極９２４は、表示領域ＤＲを構成する複数の画素Ｐに共通に設けられるので、共通電極とも呼ばれる。カラーフィルタ層は、画素Ｐ毎に設けられるカラーフィルタ（例えば、赤フィルタ、緑フィルタ、青フィルタ）と、表示に不要な光を遮光するためのブラックマトリクス（遮光層）とを含む。ブラックマトリクスは、例えば、表示領域ＤＲ内の画素Ｐの間、および額縁領域ＦＲを遮光するように配置される。
　ＴＦＴ基板９１０の画素電極９１４と、対向基板９２０の対向電極９２４と、これらの間の液晶層９３０が、液晶容量Ｃｌｃを構成する。個々の液晶容量が画素に対応する。液晶容量Ｃｌｃに印加された電圧を保持するために（いわゆる電圧保持率を高くするために）、液晶容量Ｃｌｃと電気的に並列に接続された補助容量ＣＳが形成されている。補助容量ＣＳは、典型的には、画素電極９１４と同電位とされる電極と、無機絶縁層（例えばゲート絶縁層（ＳｉＯ2層））と、ＣＳバスラインに接続された補助容量電極とで構成される。ＣＳバスラインからは、典型的には、対向電極９２４と同じ共通電圧が供給される。
　液晶容量Ｃｌｃに印加された電圧（実効電圧）が低下する要因としては、（１）液晶容量Ｃｌｃの容量値ＣClcと、抵抗値Ｒとの積であるＣＲ時定数に基づくもの、（２）液晶材料中に含まれるイオン性不純物に起因する界面分極、および／または、液晶分子の配向分極などがある。これらのうち、液晶容量ＣｌｃのＣＲ時定数による寄与が大きく、液晶容量Ｃｌｃに電気的に並列に接続された補助容量ＣＳを設けることによって、ＣＲ時定数を大きくすることができる。なお、液晶容量Ｃｌｃの誘電体層である液晶層９３０の体積抵抗率は、汎用されているネマチック液晶材料の場合、１０12Ω・ｃｍのオーダを超えている。
　画素電極９１４に供給される表示信号は、ゲートバスラインＧＬにゲートドライバＧＤから供給される走査信号によって選択されたＴＦＴ９１２がオン状態となったときに、そのＴＦＴ９１２に接続されているソースバスラインＳＬに供給されている表示信号である。したがって、あるゲートバスラインＧＬに接続されているＴＦＴ９１２が同時にオン状態となり、その時に、その行の画素ＰのそれぞれのＴＦＴ９１２に接続されているソースバスラインＳＬから対応する表示信号が供給される。この動作を、１行目（例えば表示面の最上行）からｍ行目（例えば表示面の最下行）まで順次に行うことによって、ｍ行の画素行で構成された表示領域ＤＲに１枚の画像（フレーム）が書き込まれ、表示される。画素Ｐがｍ行ｎ列にマトリクス状に配列されているとすると、ソースバスラインＳＬは各画素列に対応して少なくとも１本、合計で少なくともｎ本設けられる。
　このような走査は線順次走査と呼ばれ、１つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間（１Ｈ）と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間（１Ｖ）またはフレームと呼ばれる。なお、一般に、１Ｖ（または１フレーム）は、ｍ本の画素行を全て選択する期間ｍ・Ｈに、ブランキング期間を加えたものとなる。
　例えば、入力映像信号がＮＴＳＣ信号の場合、従来のＬＣＤパネルの１Ｖ（＝１フレーム）は、１／６０ｓｅｃ（１６．７ｍｓｅｃ）であった。ＮＴＳＣ信号はインターレース信号であり、フレーム周波数は３０Ｈｚで、フィールド周波数は６０Ｈｚであるが、ＬＣＤパネルにおいては各フィールドで全ての画素に表示信号を供給する必要があるので、１Ｖ＝（１／６０）ｓｅｃで駆動する（６０Ｈｚ駆動）。なお、近年では、動画表示特性を改善するために、２倍速駆動（１２０Ｈｚ駆動、１Ｖ＝（１／１２０）ｓｅｃ）で駆動されるＬＣＤパネルや、３Ｄ表示のために４倍速（２４０Ｈｚ駆動、１Ｖ＝（１／２４０）ｓｅｃ）で駆動されるＬＣＤパネルもある。
　液晶層９３０に直流電圧が印加されると実効電圧が低下し、画素Ｐの輝度が低下する。この実効電圧の低下には、上記の界面分極および／または配向分極の寄与があるので、補助容量ＣＳを設けても完全に防止することは難しい。例えば、ある中間階調に対応する表示信号を全ての画素にフレーム毎に書き込むと、フレーム毎に輝度が変動し、フリッカーとして観察される。また、液晶層９３０に長時間にわたって直流電圧が印加されると液晶材料の電気分解が起こることがある。また、不純物イオンが片側の電極に偏析し、液晶層に実効的な電圧が印加されなくなり、液晶分子が動かなくなることもある。これらを防止するために、ＬＣＤパネル９００ａはいわゆる、交流駆動される。典型的には、表示信号の極性を１フレーム毎（１垂直走査期間毎）に反転する、フレーム反転駆動が行われる。例えば、従来のＬＣＤパネルでは、１／６０ｓｅｃ毎に極性反転が行われている（極性反転の周期は３０Ｈｚ）。
　また、１フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、ドット反転駆動またはライン反転駆動などが行われている。これは、正極性と負極性とで、液晶層に印加される実効電圧の大きさを完全に一致させることが難しいからである。例えば、液晶材料の体積抵抗率が１０12Ω・ｃｍのオーダ超であれば、１／６０ｓｅｃ毎に、ドット反転またはライン反転駆動を行えば、フリッカーはほとんど視認されない。
　ＬＣＤパネル９００ａにおける走査信号および表示信号は、制御回路ＣＮＴＬからゲートドライバＧＤおよびソースドライバＳＤに供給される信号に基づいて、ゲートドライバＧＤおよびソースドライバＳＤがゲートバスラインＧＬおよびソースバスラインＳＬにそれぞれ供給される。例えば、ゲートドライバＧＤおよびソースドライバＳＤは、それぞれ、ＴＦＴ基板９１０に設けられた対応する端子に接続されている。ゲートドライバＧＤおよびソースドライバＳＤは、例えば、ドライバＩＣとしてＴＦＴ基板９１０の額縁領域ＦＲに実装されることもあるし、ＴＦＴ基板９１０の額縁領域ＦＲにモノリシックに形成されることもある。
　対向基板９２０の対向電極９２４は、トランスファー（転移）と呼ばれる導電部（不図示）を介して、ＴＦＴ基板９１０の端子（不図示）に電気的に接続される。トランスファーは、例えば、シール部と重なるように、あるいは、シール部の一部に導電性を付与することによって形成される。額縁領域ＦＲを狭くするためである。対向電極９２４には、制御回路ＣＮＴＬから、直接または間接的に共通電圧が供給される。典型的には、共通電圧は、上述したように、ＣＳバスラインにも供給される。
　［走査アンテナの基本構造］
　液晶材料の大きな誘電率Ｍ（εM）の異方性（複屈折率）を利用したアンテナ単位を用いた走査アンテナは、ＬＣＤパネルの画素に対応付けられるアンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する（ＬＣＤによる画像の表示に対応する。）。アンテナから出射される、または、アンテナによって受信される電磁波（例えば、マイクロ波）には、各アンテナ単位の静電容量に応じた位相差が与えられ、静電容量の異なるアンテナ単位によって形成された２次元的なパターンに応じて、特定の方向に強い指向性を有することになる（ビーム走査）。例えば、アンテナから出射される電磁波は、入力電磁波が各アンテナ単位に入射し、各アンテナ単位で散乱された結果得られる球面波を、各アンテナ単位によって与えられる位相差を考慮して積分することによって得られる。各アンテナ単位が、「フェイズシフター：phase shifter」として機能していると考えることもできる。液晶材料を用いた走査アンテナの基本的な構造および動作原理については、特許文献１～４および非特許文献１、２を参照されたい。非特許文献２は、らせん状のスロットが配列された走査アンテナの基本的な構造を開示している。参考のために、特許文献１～４および非特許文献１、２の開示内容の全てを本明細書に援用する。
　なお、本発明の実施形態による走査アンテナにおけるアンテナ単位はＬＣＤパネルの画素に類似してはいるものの、ＬＣＤパネルの画素の構造とは異なっているし、複数のアンテナ単位の配列もＬＣＤパネルにおける画素の配列とは異なっている。後に詳細に説明する第１の実施形態の走査アンテナ１０００を示す図１を参照して、本発明の実施形態による走査アンテナの基本構造を説明する。走査アンテナ１０００は、スロットが同心円状に配列されたラジアルインラインスロットアンテナであるが、本発明の実施形態による走査アンテナはこれに限られず、例えば、スロットの配列は、公知の種々の配列であってよい。
　図１は、本実施形態の走査アンテナ１０００の一部を模式的に示す断面図であり、同心円状に配列されたスロットの中心近傍に設けられた給電ピン７２（図２（ｂ）参照）から半径方向に沿った断面の一部を模式的に示す。
　走査アンテナ１０００は、ＴＦＴ基板１０１と、スロット基板２０１と、これらの間に配置された液晶層ＬＣと、スロット基板２０１と、空気層５４を介して対向するように配置された反射導電板６５とを備えている。走査アンテナ１０００は、ＴＦＴ基板１０１側からマイクロ波を送受信する。
　ＴＦＴ基板１０１は、ガラス基板などの誘電体基板１と、誘電体基板１上に形成された複数のパッチ電極１５と、複数のＴＦＴ１０とを有している。各パッチ電極１５は、対応するＴＦＴ１０に接続されている。各ＴＦＴ１０は、ゲートバスラインとソースバスラインとに接続されている。
　スロット基板２０１は、ガラス基板などの誘電体基板５１と、誘電体基板５１の液晶層ＬＣ側に形成されたスロット電極５５とを有している。スロット電極５５は複数のスロット５７を有している。
　スロット基板２０１と、空気層５４を介して対向するように反射導電板６５が配置されている。空気層５４に代えて、マイクロ波に対する誘電率Ｍが小さい誘電体（例えば、ＰＴＦＥなどのフッ素樹脂）で形成された層を用いることができる。スロット電極５５と反射導電板６５と、これらの間の誘電体基板５１および空気層５４とが導波路３０１として機能する。
　パッチ電極１５と、スロット５７を含むスロット電極５５の部分と、これらの間の液晶層ＬＣとがアンテナ単位Ｕを構成する。各アンテナ単位Ｕにおいて、１つのパッチ電極１５が１つのスロット５７を含むスロット電極５５の部分と液晶層ＬＣを介して対向しており、液晶容量を構成している。パッチ電極１５とスロット電極５５とが液晶層ＬＣを介して対向する構造は、図２６に示したＬＣＤパネル９００ａの画素電極９１４と対向電極９２４とが液晶層９３０を介して対向する構造と似ている。すなわち、走査アンテナ１０００のアンテナ単位Ｕと、ＬＣＤパネル９００ａにおける画素Ｐとは似た構成を有している。また、アンテナ単位は、液晶容量と電気的に並列に接続された補助容量（図１３（ａ）、図１６参照）を有している点でもＬＣＤパネル９００ａにおける画素Ｐと似た構成を有している。しかしながら、走査アンテナ１０００は、ＬＣＤパネル９００ａと多くの相違点を有している。
　まず、走査アンテナ１０００の誘電体基板１、５１に求められる性能は、ＬＣＤパネルの基板に求められる性能と異なる。
　一般にＬＣＤパネルには、可視光に透明な基板が用いられ、例えば、ガラス基板またはプラスチック基板が用いられる。反射型のＬＣＤパネルにおいては、背面側の基板には透明性が必要ないので、半導体基板が用いられることもある。これに対し、アンテナ用の誘電体基板１、５１としては、マイクロ波に対する誘電損失（マイクロ波に対する誘電正接をｔａｎδMと表すことにする。）が小さいことが好ましい。誘電体基板１、５１のｔａｎδMは、概ね０．０３以下であることが好ましく、０．０１以下がさらに好ましい。具体的には、ガラス基板またはプラスチック基板を用いることができる。ガラス基板はプラスチック基板よりも寸法安定性、耐熱性に優れ、ＴＦＴ、配線、電極等の回路要素をＬＣＤ技術を用いて形成するのに適している。例えば、導波路を形成する材料が空気とガラスである場合、ガラスの方が上記誘電損失が大きいため、ガラスがより薄い方が導波ロスを減らすことができるとの観点から、好ましくは４００μｍ以下であり、３００μｍ以下がさらに好ましい。下限は特になく、製造プロセスにおいて、割れることなくハンドリングできればよい。
　電極に用いられる導電材料も異なる。ＬＣＤパネルの画素電極や対向電極には透明導電膜としてＩＴＯ膜が用いられることが多い。しかしながら、ＩＴＯはマイクロ波に対するｔａｎδMが大きく、アンテナにおける導電層として用いることができない。スロット電極５５は、反射導電板６５とともに導波路３０１の壁として機能する。したがって、導波路３０１の壁におけるマイクロ波の透過を抑制するためには、導波路３０１の壁の厚さ、すなわち、金属層（Ｃｕ層またはＡｌ層）の厚さは大きいことが好ましい。金属層の厚さが表皮深さの３倍であれば、電磁波は１／２０（－２６ｄＢ）に減衰され、５倍であれば１／１５０（－４３ｄＢ）程度に減衰されることが知られている。したがって、金属層の厚さが表皮深さの５倍であれば、電磁波の透過率を１％に低減することができる。例えば、１０ＧＨｚのマイクロ波に対しては、厚さが３．３μｍ以上のＣｕ層、および厚さが４．０μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。また、３０ＧＨｚのマイクロ波に対しては、厚さが１．９μｍ以上のＣｕ層、および厚さが２．３μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。このように、スロット電極５５は、比較的厚いＣｕ層またはＡｌ層で形成することが好ましい。Ｃｕ層またはＡｌ層の厚さに上限は特になく、成膜時間やコストを考慮して、適宜設定され得る。Ｃｕ層を用いると、Ａｌ層を用いるよりも薄くできるという利点が得られる。比較的厚いＣｕ層またはＡｌ層の形成は、ＬＣＤの製造プロセスで用いられる薄膜堆積法だけでなく、Ｃｕ箔またはＡｌ箔を基板に貼り付ける等、他の方法を採用することもできる。金属層の厚さは、例えば、２μｍ以上３０μｍ以下である。薄膜堆積法を用いて形成する場合、金属層の厚さは５μｍ以下であることが好ましい。なお、反射導電板６５は、例えば、厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　パッチ電極１５は、スロット電極５５のように導波路３０１を構成する訳ではないので、スロット電極５５よりも厚さが小さいＣｕ層またはＡｌ層を用いることができる。ただし、スロット電極５５のスロット５７付近の自由電子の振動がパッチ電極１５内の自由電子の振動を誘起する際に熱に変わるロスを避けるために、抵抗が低い方が好ましい。量産性の観点からはＣｕ層よりもＡｌ層を用いることが好ましく、Ａｌ層の厚さは例えば０．５μｍ～２μｍが好ましい。
　また、アンテナ単位Ｕの配列ピッチは、画素ピッチと大きく異なる。例えば、１２ＧＨｚ（Ｋｕ　ｂａｎｄ）のマイクロ波用のアンテナを考えると、波長λは、例えば２５ｍｍである。そうすると、特許文献４に記載されているように、アンテナ単位Ｕのピッチはλ／４以下および／またはλ／５以下であるので、６．２５ｍｍ以下および／または５ｍｍ以下ということになる。これはＬＣＤパネルの画素のピッチと比べて１０倍以上大きい。したがって、アンテナ単位Ｕの長さおよび幅もＬＣＤパネルの画素長さおよび幅よりも約１０倍大きいことになる。
　もちろん、アンテナ単位Ｕの配列はＬＣＤパネルにおける画素の配列と異なり得る。ここでは、同心円状に配列した例（例えば、特開２００２－２１７６４０号公報参照）を示すが、これに限られず、例えば、非特許文献２に記載されているように、らせん状に配列されてもよい。さらに、特許文献４に記載されているようにマトリクス状に配列してもよい。
　走査アンテナ１０００の液晶層ＬＣの液晶材料に求められる特性は、ＬＣＤパネルの液晶材料に求められる特性と異なる。ＬＣＤパネルは画素の液晶層の屈折率変化によって、可視光（波長３８０ｎｍ～８３０ｎｍ）の偏光に位相差を与えることによって、偏光状態を変化させる（例えば、直線偏光の偏光軸方向を回転させる、または、円偏光の円偏光度を変化させる）ことによって、表示を行う。これに対して実施形態による走査アンテナ１０００は、アンテナ単位Ｕが有する液晶容量の静電容量値を変化させることによって、各パッチ電極から励振（再輻射）されるマイクロ波の位相を変化させる。したがって、液晶層は、マイクロ波に対する誘電率Ｍ（εM）の異方性（ΔεM）が大きいことが好ましく、ｔａｎδMは小さいことが好ましい。例えば、M. Wittek et al., SID 2015 DIGESTpp.824-826に記載のΔεMが４以上で、ｔａｎδMが０．０２以下（いずれも１９Ｇｚの値）を好適に用いることができる。この他、九鬼、高分子５５巻８月号pp.599-602(2006)に記載のΔεMが０．４以上、ｔａｎδMが０．０４以下の液晶材料を用いることができる。
　一般に液晶材料の誘電率は周波数分散を有するが、マイクロ波に対する誘電異方性ΔεMは、可視光に対する屈折率異方性Δｎと正の相関がある。したがって、マイクロ波に対するアンテナ単位用の液晶材料は、可視光に対する屈折率異方性Δｎが大きい材料が好ましいと言える。ＬＣＤ用の液晶材料の屈折率異方性Δｎは５５０ｎｍの光に対する屈折率異方性で評価される。ここでも５５０ｎｍの光に対するΔｎ（複屈折率）を指標に用いると、Δｎが０．３以上、好ましくは０．４以上のネマチック液晶が、マイクロ波に対するアンテナ単位用に用いられる。Δｎに特に上限はない。ただし、Δｎが大きい液晶材料は極性が強い傾向にあるので、信頼性を低下させる恐れがある。信頼性の観点からは、Δｎは０．４以下であることが好ましい。液晶層の厚さは、例えば、１μｍ～５００μｍである。
　以下、本発明の実施形態による走査アンテナの構造および製造方法をより詳細に説明する。
　（第１の実施形態）
　まず、図１および図２を参照する。図１は詳述した様に走査アンテナ１０００の中心付近の模式的な部分断面図であり、図２（ａ）および（ｂ）は、それぞれ、走査アンテナ１０００におけるＴＦＴ基板１０１およびスロット基板２０１を示す模式的な平面図である。
　走査アンテナ１０００は２次元に配列された複数のアンテナ単位Ｕを有しており、ここで例示する走査アンテナ１０００では、複数のアンテナ単位が同心円状に配列されている。以下の説明においては、アンテナ単位Ｕに対応するＴＦＴ基板１０１の領域およびスロット基板２０１の領域を「アンテナ単位領域」と呼び、アンテナ単位と同じ参照符号Ｕを付すことにする。また、図２（ａ）および（ｂ）に示す様に、ＴＦＴ基板１０１およびスロット基板２０１において、２次元的に配列された複数のアンテナ単位領域によって画定される領域を「送受信領域Ｒ１」と呼び、送受信領域Ｒ１以外の領域を「非送受信領域Ｒ２」と呼ぶ。非送受信領域Ｒ２には、端子部、駆動回路などが設けられる。
　図２（ａ）は、走査アンテナ１０００におけるＴＦＴ基板１０１を示す模式的な平面図である。
　図示する例では、ＴＦＴ基板１０１の法線方向から見たとき、送受信領域Ｒ１はドーナツ状である。非送受信領域Ｒ２は、送受信領域Ｒ１の中心部に位置する第１非送受信領域Ｒ２ａと、送受信領域Ｒ１の周縁部に位置する第２非送受信領域Ｒ２ｂとを含む。送受信領域Ｒ１の外径は、例えば２００ｍｍ～１５００ｍｍで、通信量などに応じて設定される。
　ＴＦＴ基板１０１の送受信領域Ｒ１には、誘電体基板１に支持された複数のゲートバスラインＧＬおよび複数のソースバスラインＳＬが設けられ、これらの配線によってアンテナ単位領域Ｕが規定されている。アンテナ単位領域Ｕは、送受信領域Ｒ１において、例えば同心円状に配列されている。アンテナ単位領域Ｕのそれぞれは、ＴＦＴと、ＴＦＴに電気的に接続されたパッチ電極とを含んでいる。ＴＦＴのソース電極はソースバスラインＳＬに、ゲート電極はゲートバスラインＧＬにそれぞれ電気的に接続されている。また、ドレイン電極は、パッチ電極と電気的に接続されている。
　非送受信領域Ｒ２（Ｒ２ａ、Ｒ２ｂ）には、送受信領域Ｒ１を包囲するようにシール領域Ｒｓが配置されている。シール領域Ｒｓにはシール材（不図示）が付与されている。シール材は、ＴＦＴ基板１０１およびスロット基板２０１を互いに接着させるとともに、これらの基板１０１、２０１の間に液晶を封入する。
　非送受信領域Ｒ２のうちシール領域Ｒｓの外側には、ゲート端子部ＧＴ、ゲートドライバＧＤ、ソース端子部ＳＴおよびソースドライバＳＤが設けられている。ゲートバスラインＧＬのそれぞれはゲート端子部ＧＴを介してゲートドライバＧＤに接続されている。ソースバスラインＳＬのそれぞれはソース端子部ＳＴを介してソースドライバＳＤに接続されている。なお、この例では、ソースドライバＳＤおよびゲートドライバＧＤは誘電体基板１上に形成されているが、これらのドライバの一方または両方は他の誘電体基板上に設けられていてもよい。
　非送受信領域Ｒ２には、また、複数のトランスファー端子部ＰＴが設けられている。トランスファー端子部ＰＴは、スロット基板２０１のスロット電極５５（図２（ｂ））と電気的に接続される。本明細書では、トランスファー端子部ＰＴとスロット電極５５との接続部を「トランスファー部」と称する。図示するように、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されてもよい。この場合、シール材として導電性粒子を含有する樹脂を用いてもよい。これにより、ＴＦＴ基板１０１とスロット基板２０１との間に液晶を封入させるとともに、トランスファー端子部ＰＴとスロット基板２０１のスロット電極５５との電気的な接続を確保できる。この例では、第１非送受信領域Ｒ２ａおよび第２非送受信領域Ｒ２ｂの両方にトランスファー端子部ＰＴが配置されているが、いずれか一方のみに配置されていてもよい。
　なお、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
　図２（ｂ）は、走査アンテナ１０００におけるスロット基板２０１を例示する模式的な平面図であり、スロット基板２０１の液晶層ＬＣ側の表面を示している。
　スロット基板２０１では、誘電体基板５１上に、送受信領域Ｒ１および非送受信領域Ｒ２に亘ってスロット電極５５が形成されている。
　スロット基板２０１の送受信領域Ｒ１では、スロット電極５５には複数のスロット５７が配置されている。スロット５７は、ＴＦＴ基板１０１におけるアンテナ単位領域Ｕに対応して配置されている。図示する例では、複数のスロット５７は、ラジアルインラインスロットアンテナを構成するように、互いに概ね直交する方向に延びる一対のスロット５７が同心円状に配列されている。互いに概ね直交するスロットを有するので、走査アンテナ１０００は、円偏波を送受信することができる。
　非送受信領域Ｒ２には、複数の、スロット電極５５の端子部ＩＴが設けられている。端子部ＩＴは、ＴＦＴ基板１０１のトランスファー端子部ＰＴ（図２（ａ））と電気的に接続される。この例では、端子部ＩＴは、シール領域Ｒｓ内に配置されており、導電性粒子を含有するシール材によって対応するトランスファー端子部ＰＴと電気的に接続される。
　また、第１非送受信領域Ｒ２ａにおいて、スロット基板２０１の裏面側に給電ピン７２が配置されている。給電ピン７２によって、スロット電極５５、反射導電板６５および誘電体基板５１で構成された導波路３０１にマイクロ波が挿入される。給電ピン７２は給電装置７０に接続されている。給電は、スロット５７が配列された同心円の中心から行う。給電の方式は、直結給電方式および電磁結合方式のいずれであってもよく、公知の給電構造を採用することができる。
　以下、図面を参照して、走査アンテナ１０００の各構成要素をより詳しく説明する。
　＜ＴＦＴ基板１０１の構造＞
　・アンテナ単位領域Ｕ
　図３（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１０１のアンテナ単位領域Ｕを模式的に示す断面図および平面図である。
　アンテナ単位領域Ｕのそれぞれは、誘電体基板（不図示）と、誘電体基板に支持されたＴＦＴ１０と、ＴＦＴ１０を覆う第１絶縁層１１と、第１絶縁層１１上に形成され、ＴＦＴ１０に電気的に接続されたパッチ電極１５と、パッチ電極１５を覆う第２絶縁層１７とを備える。ＴＦＴ１０は、例えば、ゲートバスラインＧＬおよびソースバスラインＳＬの交点近傍に配置されている。
　ＴＦＴ１０は、ゲート電極３、島状の半導体層５、ゲート電極３と半導体層５との間に配置されたゲート絶縁層４、ソース電極７Ｓおよびドレイン電極７Ｄを備える。ＴＦＴ１０の構造は特に限定しない。この例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。
　ゲート電極３は、ゲートバスラインＧＬに電気的に接続されており、ゲートバスラインＧＬから走査信号を供給される。ソース電極７Ｓは、ソースバスラインＳＬに電気的に接続されており、ソースバスラインＳＬからデータ信号を供給される。ゲート電極３およびゲートバスラインＧＬは同じ導電膜（ゲート用導電膜）から形成されていてもよい。ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬは同じ導電膜（ソース用導電膜）から形成されていてもよい。ゲート用導電膜およびソース用導電膜は、例えば金属膜である。本明細書では、ゲート用導電膜を用いて形成された層（レイヤー）を「ゲートメタル層」、ソース用導電膜を用いて形成された層を「ソースメタル層」と呼ぶことがある。
　半導体層５は、ゲート絶縁層４を介してゲート電極３と重なるように配置されている。図示する例では、半導体層５上に、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄが形成されている。ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄは、それぞれ、半導体層５のうちチャネルが形成される領域（チャネル領域）の両側に配置されている。半導体層５は真性アモルファスシリコン（ｉ－ａ－Ｓｉ）層であり、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄはｎ+型アモルファスシリコン（ｎ+－ａ－Ｓｉ）層であってもよい。
　ソース電極７Ｓは、ソースコンタクト層６Ｓに接するように設けられ、ソースコンタクト層６Ｓを介して半導体層５に接続されている。ドレイン電極７Ｄは、ドレインコンタクト層６Ｄに接するように設けられ、ドレインコンタクト層６Ｄを介して半導体層５に接続されている。
　第１絶縁層１１は、ＴＦＴ１０のドレイン電極７Ｄに達するコンタクトホールＣＨ１を有している。
　パッチ電極１５は、第１絶縁層１１上およびコンタクトホールＣＨ１内に設けられており、コンタクトホールＣＨ１内で、ドレイン電極７Ｄと接している。パッチ電極１５は、金属層を含む。パッチ電極１５は、金属層のみから形成された金属電極であってもよい。パッチ電極１５の材料は、ソース電極７Ｓおよびドレイン電極７Ｄと同じであってもよい。ただし、パッチ電極１５における金属層の厚さ（パッチ電極１５が金属電極の場合にはパッチ電極１５の厚さ）は、ソース電極７Ｓおよびドレイン電極７Ｄの厚さよりも大きくなるように設定される。パッチ電極１５における金属層の厚さは、Ａｌ層で形成する場合、例えば０．５μｍ以上に設定される。
　ゲートバスラインＧＬと同じ導電膜を用いて、ＣＳバスラインＣＬが設けられていてもよい。ＣＳバスラインＣＬは、ゲート絶縁層４を介してドレイン電極（またはドレイン電極の延長部分）７Ｄと重なるように配置され、ゲート絶縁層４を誘電体層とする補助容量ＣＳを構成してもよい。
　ゲートバスラインＧＬよりも誘電体基板側に、アライメントマーク（例えば金属層）２１と、アライメントマーク２１を覆う下地絶縁膜２とが形成されていてもよい。アライメントマーク２１は、１枚のガラス基板から例えばｍ枚のＴＦＴ基板を作製する場合において、フォトマスク枚がｎ枚（ｎ＜ｍ）であると、各露光工程を複数回に分けて行う必要が生じる。このようにフォトマスクの枚数（ｎ枚）が１枚のガラス基板１から作製されるＴＦＴ基板１０１の枚数（ｍ枚）よりも少ないとき、フォトマスクのアライメントに用いられる。アライメントマーク２１は省略され得る。
　本実施形態では、ソースメタル層とは異なる層内にパッチ電極１５を形成する。これにより、次のようなメリットが得られる。
　ソースメタル層は、通常金属膜を用いて形成されることから、ソースメタル層内にパッチ電極を形成することも考えられる（参考例のＴＦＴ基板）。しかしながら、パッチ電極は、電子の振動を阻害しない程度に低抵抗であることが好ましく、例えば、厚さが０．５μｍ以上の比較的厚いＡｌ層で形成される。このため、参考例のＴＦＴ基板では、そのような厚い金属膜からソースバスラインＳＬなども形成することになり、配線を形成する際のパターニングの制御性が低くなるという問題がある。これに対し、本実施形態では、ソースメタル層とは別個にパッチ電極１５を形成するので、ソースメタル層の厚さとパッチ電極１５の厚さとを独立して制御できる。したがって、ソースメタル層を形成する際の制御性を確保しつつ、所望の厚さのパッチ電極１５を形成できる。
　本実施形態では、パッチ電極１５の厚さを、ソースメタル層の厚さとは別個に、高い自由度で設定できる。なお、パッチ電極１５のサイズは、ソースバスラインＳＬ等ほど厳密に制御される必要がないので、パッチ電極１５を厚くすることによって線幅シフト（設計値とのずれ）が大きくなっても構わない。なお、パッチ電極１５の厚さとソースメタル層の厚さが等しい場合を排除するものではない。
　パッチ電極１５は、主層としてＣｕ層またはＡｌ層を含んでもよい。走査アンテナの性能はパッチ電極１５の電気抵抗と相関があり、主層の厚さは、所望の抵抗が得られるように設定される。電気抵抗の観点から、Ｃｕ層の方がＡｌ層よりもパッチ電極１５の厚さを小さくできる可能性がある。
　・ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴ
　図４（ａ）～（ｃ）は、それぞれ、ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを模式的に示す断面図である。
　ゲート端子部ＧＴは、誘電体基板上に形成されたゲートバスラインＧＬ、ゲートバスラインＧＬを覆う絶縁層、およびゲート端子用上部接続部１９ｇを備えている。ゲート端子用上部接続部１９ｇは、絶縁層に形成されたコンタクトホールＣＨ２内で、ゲートバスラインＧＬと接している。この例では、ゲートバスラインＧＬを覆う絶縁層は、誘電体基板側からゲート絶縁層４、第１絶縁層１１および第２絶縁層１７を含む。ゲート端子用上部接続部１９ｇは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。
　ソース端子部ＳＴは、誘電体基板上（ここではゲート絶縁層４上）に形成されたソースバスラインＳＬ、ソースバスラインＳＬを覆う絶縁層、およびソース端子用上部接続部１９ｓを備えている。ソース端子用上部接続部１９ｓは、絶縁層に形成されたコンタクトホールＣＨ３内で、ソースバスラインＳＬと接している。この例では、ソースバスラインＳＬを覆う絶縁層は、第１絶縁層１１および第２絶縁層１７を含む。ソース端子用上部接続部１９ｓは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。
　トランスファー端子部ＰＴは、第１絶縁層１１上に形成されたパッチ接続部１５ｐと、パッチ接続部１５ｐを覆う第２絶縁層１７と、トランスファー端子用上部接続部１９ｐとを有している。トランスファー端子用上部接続部１９ｐは、第２絶縁層１７に形成されたコンタクトホールＣＨ４内で、パッチ接続部１５ｐと接している。パッチ接続部１５ｐは、パッチ電極１５と同じ導電膜から形成されている。トランスファー端子用上部接続部（上部透明電極ともいう。）１９ｐは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。本実施形態では、各端子部の上部接続部１９ｇ、１９ｓおよび１９ｐは、同じ透明導電膜から形成されている。
　本実施形態では、第２絶縁層１７を形成した後のエッチング工程により、各端子部のコンタクトホールＣＨ２、ＣＨ３、ＣＨ４を同時に形成することができるという利点がある。詳細な製造プロセスは後述する。
　＜ＴＦＴ基板１０１の製造方法＞
　ＴＦＴ基板１０１は、例えば以下の方法で製造され得る。図５は、ＴＦＴ基板１０１の製造工程を例示する図である。
　まず、誘電体基板上に、金属膜（例えばＴｉ膜）を形成し、これをパターニングすることにより、アライメントマーク２１を形成する。誘電体基板としては、例えばガラス基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。次いで、アライメントマーク２１を覆うように、下地絶縁膜２を形成する。下地絶縁膜２として、例えばＳｉＯ2膜を用いる。
　続いて、下地絶縁膜２上に、ゲート電極３およびゲートバスラインＧＬを含むゲートメタル層を形成する。
　ゲート電極３は、ゲートバスラインＧＬと一体的に形成され得る。ここでは、誘電体基板上に、スパッタ法などによって、図示しないゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート用導電膜をパターニングすることにより、ゲート電極３およびゲートバスラインＧＬを得る。ゲート用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ゲート用導電膜として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成する。
　次いで、ゲートメタル層を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４は、ＣＶＤ法等によって形成され得る。ゲート絶縁層４としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。ここでは、ゲート絶縁層４として、ＳｉＮｘ層（厚さ：例えば４１０ｎｍ）を形成する。
　次いで、ゲート絶縁層４上に半導体層５およびコンタクト層を形成する。ここでは、真性アモルファスシリコン膜（厚さ：例えば１２５ｎｍ）およびｎ+型アモルファスシリコン膜（厚さ：例えば６５ｎｍ）をこの順で形成し、パターニングすることにより、島状の半導体層５およびコンタクト層を得る。半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。例えば、半導体層５として酸化物半導体層を形成してもよい。この場合には、半導体層５とソース・ドレイン電極との間にコンタクト層を設けなくてもよい。
　次いで、ゲート絶縁層４上およびコンタクト層上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬを含むソースメタル層を形成する。このとき、コンタクト層もエッチングされ、互いに分離されたソースコンタクト層６Ｓとドレインコンタクト層６Ｄとが形成される。
　ソース用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用導電膜として、ＭｏＮ（厚さ：例えば３０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成する。なお、代わりに、ソース用導電膜として、Ｔｉ（厚さ：例えば３０ｎｍ）、ＭｏＮ（厚さ：例えば３０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成してもよい。
　ここでは、例えば、スパッタ法でソース用導電膜を形成し、ウェットエッチングによりソース用導電膜のパターニング（ソース・ドレイン分離）を行う。この後、例えばドライエッチングにより、コンタクト層のうち、半導体層５のチャネル領域となる領域上に位置する部分を除去してギャップ部を形成し、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄとに分離する。このとき、ギャップ部において、半導体層５の表面近傍もエッチングされる（オーバーエッチング）。
　なお、例えばソース用導電膜としてＴｉ膜およびＡｌ膜をこの順で積層した積層膜を用いる場合には、例えばリン酸酢酸硝酸水溶液を用いて、ウェットエッチングでＡｌ膜のパターニングを行った後、ドライエッチングでＴｉ膜およびコンタクト層（ｎ+型アモルファスシリコン層）６を同時にパターニングしてもよい。あるいは、ソース用導電膜およびコンタクト層を一括してエッチングすることも可能である。ただし、ソース用導電膜またはその下層とコンタクト層６とを同時にエッチングする場合には、基板全体における半導体層５のエッチング量（ギャップ部の掘れ量）の分布の制御が困難となる場合がある。これに対し、上述したように、ソース・ドレイン分離とギャップ部の形成と別個のエッチング工程で行うと、ギャップ部のエッチング量をより容易に制御できる。
　次に、ＴＦＴ１０を覆うように第１絶縁層１１を形成する。この例では、第１絶縁層１１は、半導体層５のチャネル領域と接するように配置される。また、公知のフォトリソグラフィにより、第１絶縁層１１に、ドレイン電極７Ｄに達するコンタクトホールＣＨ１を形成する。
　第１絶縁層１１は、例えば、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁層であってもよい。ここでは、第１絶縁層１１として、例えばＣＶＤ法により、厚さが例えば３３０ｎｍのＳｉＮｘ層を形成する。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１内にパッチ用導電膜を形成し、これをパターニングする。これにより、送受信領域Ｒ１にパッチ電極１５を形成し、非送受信領域Ｒ２にパッチ接続部１５ｐを形成する。パッチ電極１５は、コンタクトホールＣＨ１内でドレイン電極７Ｄと接する。なお、本明細書では、パッチ用導電膜から形成された、パッチ電極１５、パッチ接続部１５ｐを含む層を「パッチメタル層」と呼ぶことがある。
　パッチ用導電膜の材料として、ゲート用導電膜またはソース用導電膜と同様の材料が用いられ得る。ただし、パッチ用導電膜は、ゲート用導電膜およびソース用導電膜よりも厚くなるように設定される。これにより、電磁波の透過率を低く抑えること、パッチ電極のシート抵抗を低減させることで、パッチ電極内の自由電子の振動が熱に変わるロスを低減させることが可能になる。パッチ用導電膜の好適な厚さは、例えば、１μｍ以上３０μｍ以下である。これよりも薄いと、電磁波の透過率が３０％程度となり、シート抵抗が０．０３Ω／ｓｑ以上となり、ロスが大きくなるという問題が生じる可能性があり、厚いとスロットのパターニング性が悪化するという問題が生じる可能性がある。
　ここでは、パッチ用導電膜として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば１０００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成する。なお、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば２０００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を形成してもよい。あるいは、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば５００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を形成してもよい。または、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ｃｕ／Ｔｉ）、あるいは、Ｔｉ膜およびＣｕ膜をこの順で積層した積層膜（Ｃｕ／Ｔｉ）を用いてもよい。
　次いで、パッチ電極１５および第１絶縁層１１上に第２絶縁層（厚さ：例えば１００ｎｍ以上３００ｎｍ以下）１７を形成する。第２絶縁層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、第２絶縁層１７として、例えば厚さ２００ｎｍのＳｉＮｘ層を形成する。
　この後、例えばフッ素系ガスを用いたドライエッチングにより、無機絶縁膜（第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４）を一括してエッチングする。エッチングでは、パッチ電極１５、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２が形成され、第２絶縁層１７および第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３が形成される。また、第２絶縁層１７に、パッチ接続部１５ｐに達するコンタクトホールＣＨ４が形成される。
　この例では、無機絶縁膜を一括してエッチングするため、得られたコンタクトホールＣＨ２の側壁では、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４の側面が整合し、コンタクトホールＣＨ３の側壁では、第２絶縁層１７および第１絶縁層１１の側壁が整合する。なお、本明細書において、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、一方の層をマスクとして他方の層のエッチングを行うこと等によって得られる。
　次に、第２絶縁層１７上、およびコンタクトホールＣＨ２、ＣＨ３、ＣＨ４内に、例えばスパッタ法により透明導電膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を形成する。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　次いで、透明導電膜をパターニングすることにより、ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓおよびトランスファー端子用上部接続部１９ｐを形成する。ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓおよびトランスファー端子用上部接続部１９ｐは、各端子部で露出した電極または配線を保護するために用いられる。このようにして、ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴが得られる。
　＜スロット基板２０１の構造＞
　次いで、スロット基板２０１の構造をより具体的に説明する。
　図６は、スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。
　スロット基板２０１は、表面および裏面を有する誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。スロット５７はスロット電極５５を貫通する開口である。この例では、各アンテナ単位領域Ｕに１個のスロット５７が配置されている。
　第４絶縁層５８は、スロット電極５５上およびスロット５７内に形成されている。第４絶縁層５８の材料は、第３絶縁層５２の材料と同じであってもよい。第４絶縁層５８でスロット電極５５を覆うことにより、スロット電極５５と液晶層ＬＣとが直接接触しないので、信頼性を高めることができる。スロット電極５５がＣｕ層で形成されていると、Ｃｕが液晶層ＬＣに溶出することがある。また、スロット電極５５を薄膜堆積技術を用いてＡｌ層で形成すると、Ａｌ層にボイドが含まれることがある。第４絶縁層５８は、Ａｌ層のボイドに液晶材料が侵入するのを防止することができる。なお、Ａｌ層をアルミ箔を接着材により誘電体基板５１に貼り付け、これをパターニングすることによってスロット電極５５を作製すれば、ボイドの問題を回避できる。
　スロット電極５５は、Ｃｕ層、Ａｌ層などの主層５５Ｍを含む。スロット電極５５は、主層５５Ｍと、それを挟むように配置された上層５５Ｕおよび下層５５Ｌとを含む積層構造を有していてもよい。主層５５Ｍの厚さは、材料に応じて表皮効果を考慮して設定され、例えば２μｍ以上３０μｍ以下であってもよい。主層５５Ｍの厚さは、典型的には上層５５Ｕおよび下層５５Ｌの厚さよりも大きい。
　図示する例では、主層５５ＭはＣｕ層、上層５５Ｕおよび下層５５ＬはＴｉ層である。主層５５Ｍと第３絶縁層５２との間に下層５５Ｌを配置することにより、スロット電極５５と第３絶縁層５２との密着性を向上できる。また、上層５５Ｕを設けることにより、主層５５Ｍ（例えばＣｕ層）の腐食を抑制できる。
　反射導電板６５は、導波路３０１の壁を構成するので、表皮深さの３倍以上、好ましくは５倍以上の厚さを有することが好ましい。反射導電板６５は、例えば、削り出しによって作製された厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴは、スロット電極５５と、スロット電極５５を覆う第４絶縁層５８と、上部接続部６０とを備える。第４絶縁層５８は、スロット電極５５に達する開口を有している。上部接続部６０は、開口内でスロット電極５５に接している。本実施形態では、端子部ＩＴは、シール領域Ｒｓ内に配置され、導電性粒子を含有するシール樹脂によって、ＴＦＴ基板におけるトランスファー端子部と接続される（トランスファー部）。
　・トランスファー部
　図７は、ＴＦＴ基板１０１のトランスファー端子部ＰＴと、スロット基板２０１の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図７では、図１～図４と同様の構成要素には同じ参照符号を付している。
　トランスファー部では、端子部ＩＴの上部接続部６０は、ＴＦＴ基板１０１におけるトランスファー端子部ＰＴのトランスファー端子用上部接続部１９ｐと電気的に接続される。本実施形態では、上部接続部６０とトランスファー端子用上部接続部１９ｐとを、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して接続する。
　上部接続部６０、１９ｐは、いずれも、ＩＴＯ膜、ＩＺＯ膜などの透明導電層であり、その表面に酸化膜が形成される場合がある。酸化膜が形成されると、透明導電層同士の電気的な接続が確保できず、コンタクト抵抗が高くなる可能性がある。これに対し、本実施形態では、導電性ビーズ（例えばＡｕビーズ）７１を含む樹脂を介して、これらの透明導電層を接着させるので、表面酸化膜が形成されていても、導電性ビーズが表面酸化膜を突き破る（貫通する）ことにより、コンタクト抵抗の増大を抑えることが可能である。導電性ビーズ７１は、表面酸化膜だけでなく、透明導電層である上部接続部６０、１９ｐをも貫通し、パッチ接続部１５ｐおよびスロット電極５５に直接接していてもよい。
　トランスファー部は、走査アンテナ１０００の中心部および周縁部（すなわち、走査アンテナ１０００の法線方向から見たとき、ドーナツ状の送受信領域Ｒ１の内側および外側）の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。トランスファー部は、液晶を封入するシール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　＜スロット基板２０１の製造方法＞
　スロット基板２０１は、例えば以下の方法で製造され得る。
　まず、誘電体基板上に第３絶縁層（厚さ：例えば２００ｎｍ）５２を形成する。誘電体基板としては、ガラス基板、樹脂基板などの、電磁波に対する透過率の高い（誘電率εMおよび誘電損失ｔａｎδMが小さい）基板を用いることができる。誘電体基板は電磁波の減衰を抑制するために薄い方が好ましい。例えば、ガラス基板の表面に後述するプロセスでスロット電極５５などの構成要素を形成した後、ガラス基板を裏面側から薄板化してもよい。これにより、ガラス基板の厚さを例えば５００μｍ以下に低減できる。
　誘電体基板として樹脂基板を用いる場合、ＴＦＴ等の構成要素を直接、樹脂基板上に形成してもよいし、転写法を用いて樹脂基板上に形成してもよい。転写法によると、例えば、ガラス基板上に樹脂膜（例えばポリイミド膜）を形成し、樹脂膜上に後述するプロセスで構成要素を形成した後、構成要素が形成された樹脂膜とガラス基板とを分離させる。一般に、ガラスよりも樹脂の方が誘電率εMおよび誘電損失ｔａｎδMが小さい。樹脂基板の厚さは、例えば、３μｍ～３００μｍである。樹脂材料としては、ポリイミドの他、例えば、液晶高分子を用いることもできる。
　第３絶縁層５２としては、特に限定しないが、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
　次いで、第３絶縁層５２の上に金属膜を形成し、これをパターニングすることによって、複数のスロット５７を有するスロット電極５５を得る。金属膜としては、厚さが２μｍ～５μｍのＣｕ膜（またはＡｌ膜）を用いてもよい。ここでは、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜を用いる。なお、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）およびＣｕ（厚さ：例えば５０００ｎｍ）をこの順で積層した積層膜を形成してもよい。
　この後、スロット電極５５上およびスロット５７内に第４絶縁層（厚さ：例えば１００ｎｍまたは２００ｎｍ）５８を形成する。第４絶縁層５８の材料は、第３絶縁層の材料と同じであってもよい。この後、非送受信領域Ｒ２において、第４絶縁層５８に、スロット電極５５に達する開口部を形成する。
　次いで、第４絶縁層５８上および第４絶縁層５８の開口部内に透明導電膜を形成し、これをパターニングすることにより、開口部内でスロット電極５５と接する上部接続部６０を形成する。これにより、端子部ＩＴを得る。
　＜ＴＦＴ１０の材料および構造＞
　本実施形態では、各画素に配置されるスイッチング素子として、半導体層５を活性層とするＴＦＴが用いられる。半導体層５はアモルファスシリコン層に限定されず、ポリシリコン層、酸化物半導体層であってもよい。
　酸化物半導体層を用いる場合、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、非送受信領域に設けられる駆動回路に含まれるＴＦＴ）および各アンテナ単位領域に設けられるＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　図３に示す例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　なお、ＴＦＴ１０は、チャネル領域上にエッチストップ層が形成されたエッチストップ型ＴＦＴであってもよい。エッチストップ型ＴＦＴでは、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　また、ＴＦＴ１０は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有するが、ソースおよびドレイン電極は半導体層の下面と接するように配置されていてもよい（ボトムコンタクト構造）。さらに、ＴＦＴ１０は、半導体層の誘電体基板側にゲート電極を有するボトムゲート構造であってもよいし、半導体層の上方にゲート電極を有するトップゲート構造であってもよい。
　（第２の実施形態）
　図面を参照しながら、第２の実施形態の走査アンテナを説明する。本実施形態の走査アンテナにおけるＴＦＴ基板は、各端子部の上部接続部となる透明導電層が、ＴＦＴ基板における第１絶縁層と第２絶縁層との間に設けられている点で、図２に示すＴＦＴ基板１０１と異なる。
　図８（ａ）～（ｃ）は、それぞれ、本実施形態におけるＴＦＴ基板１０２のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。図４と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、アンテナ単位領域Ｕの断面構造は前述の実施形態（図３）と同様であるので図示および説明を省略する。
　本実施形態におけるゲート端子部ＧＴは、誘電体基板上に形成されたゲートバスラインＧＬ、ゲートバスラインＧＬを覆う絶縁層、およびゲート端子用上部接続部１９ｇを備えている。ゲート端子用上部接続部１９ｇは、絶縁層に形成されたコンタクトホールＣＨ２内で、ゲートバスラインＧＬと接している。この例では、ゲートバスラインＧＬを覆う絶縁層は、ゲート絶縁層４および第１絶縁層１１を含む。ゲート端子用上部接続部１９ｇおよび第１絶縁層１１上には第２絶縁層１７が形成されている。第２絶縁層１７は、ゲート端子用上部接続部１９ｇの一部を露出する開口部１８ｇを有している。この例では、第２絶縁層１７の開口部１８ｇは、コンタクトホールＣＨ２全体を露出するように配置されていてもよい。
　ソース端子部ＳＴは、誘電体基板上（ここではゲート絶縁層４上）に形成されたソースバスラインＳＬ、ソースバスラインＳＬを覆う絶縁層、およびソース端子用上部接続部１９ｓを備えている。ソース端子用上部接続部１９ｓは、絶縁層に形成されたコンタクトホールＣＨ３内で、ソースバスラインＳＬと接している。この例では、ソースバスラインＳＬを覆う絶縁層は、第１絶縁層１１のみを含む。第２絶縁層１７は、ソース端子用上部接続部１９ｓおよび第１絶縁層１１上に延設されている。第２絶縁層１７は、ソース端子用上部接続部１９ｓの一部を露出する開口部１８ｓを有している。第２絶縁層１７の開口部１８ｓは、コンタクトホールＣＨ３全体を露出するように配置されていてもよい。
　トランスファー端子部ＰＴは、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）から形成されたソース接続配線７ｐと、ソース接続配線７ｐ上に延設された第１絶縁層１１と、第１絶縁層１１上に形成されたトランスファー端子用上部接続部１９ｐおよびパッチ接続部１５ｐとを有している。
　第１絶縁層１１には、ソース接続配線７ｐを露出するコンタクトホールＣＨ５およびＣＨ６が設けられている。トランスファー端子用上部接続部１９ｐは、第１絶縁層１１上およびコンタクトホールＣＨ５内に配置され、コンタクトホールＣＨ５内で、ソース接続配線７ｐと接している。パッチ接続部１５ｐは、第１絶縁層１１上およびコンタクトホールＣＨ６内に配置され、コンタクトホールＣＨ６内でソース接続配線７ｐと接している。トランスファー端子用上部接続部１９ｐは、透明導電膜から形成された透明電極である。パッチ接続部１５ｐは、パッチ電極１５と同じ導電膜から形成されている。なお、各端子部の上部接続部１９ｇ、１９ｓおよび１９ｐは、同じ透明導電膜から形成されていてもよい。
　第２絶縁層１７は、トランスファー端子用上部接続部１９ｐ、パッチ接続部１５ｐおよび第１絶縁層１１上に延設されている。第２絶縁層１７は、トランスファー端子用上部接続部１９ｐの一部を露出する開口部１８ｐを有している。この例では、第２絶縁層１７の開口部１８ｐは、コンタクトホールＣＨ５全体を露出するように配置されている。一方、パッチ接続部１５ｐは、第２絶縁層１７で覆われている。
　このように、本実施形態では、ソースメタル層に形成されたソース接続配線７ｐによって、トランスファー端子部ＰＴのトランスファー端子用上部接続部１９ｐと、パッチ接続部１５ｐとを電気的に接続している。図示していないが、前述の実施形態と同様に、トランスファー端子用上部接続部１９ｐは、スロット基板２０１におけるスロット電極と、導電性粒子を含有するシール樹脂によって接続される。
　前述した実施形態では、第２絶縁層１７の形成後に、深さが異なるコンタクトホールＣＨ１～ＣＨ４を一括して形成する。例えばゲート端子部ＧＴ上では、比較的厚い絶縁層（ゲート絶縁層４、第１絶縁層１１および第２絶縁層１７）をエッチングするのに対し、トランスファー端子部ＰＴでは、第２絶縁層１７のみをエッチングする。このため、浅いコンタクトホールの下地となる導電膜（例えばパッチ電極用導電膜）がエッチング時に大きなダメージを受ける可能性がある。
　これに対し、本実施形態では、第２絶縁層１７を形成する前にコンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６を形成する。これらのコンタクトホールは第１絶縁層１１のみ、または第１絶縁層１１およびゲート絶縁層４の積層膜に形成されるので、前述の実施形態よりも、一括形成されるコンタクトホールの深さの差を低減できる。したがって、コンタクトホールの下地となる導電膜へのダメージを低減できる。特に、パッチ電極用導電膜にＡｌ膜を用いる場合には、ＩＴＯ膜とＡｌ膜とを直接接触させると良好なコンタクトが得られないことから、Ａｌ膜の上層にＭｏＮ層などのキャップ層を形成することがある。このような場合に、エッチングの際のダメージを考慮してキャップ層の厚さを大きくする必要がないので有利である。
　＜ＴＦＴ基板１０２の製造方法＞
　ＴＦＴ基板１０２は、例えば次のような方法で製造される。図９は、ＴＦＴ基板１０２の製造工程を例示する図である。なお、以下では、各層の材料、厚さ、形成方法などが、前述したＴＦＴ基板１０１と同様である場合には説明を省略する。
　まず、ＴＦＴ基板１０２と同様の方法で、誘電体基板上に、アライメントマーク、下地絶縁層、ゲートメタル層、ゲート絶縁層、半導体層、コンタクト層およびソースメタル層を形成し、ＴＦＴを得る。ソースメタル層を形成する工程では、ソース用導電膜から、ソースおよびドレイン電極、ソースバスラインに加えて、ソース接続配線７ｐも形成する。
　次に、ソースメタル層を覆うように第１絶縁層１１を形成する。この後、第１絶縁層１１およびゲート絶縁層４を一括してエッチングし、コンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６を形成する。エッチングでは、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、送受信領域Ｒ１において、第１絶縁層１１に、ＴＦＴのドレイン電極に達するコンタクトホールＣＨ１が形成される。また、非送受信領域Ｒ２において、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２、第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３およびソース接続配線７ｐに達するコンタクトホールＣＨ５、ＣＨ６が形成される。コンタクトホールＣＨ５をシール領域Ｒｓに配置し、コンタクトホールＣＨ６をシール領域Ｒｓの外側に配置してもよい。あるいは、両方ともシール領域Ｒｓの外部に配置してもよい。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６に透明導電膜を形成し、これをパターニングする。これにより、コンタクトホールＣＨ２内でゲートバスラインＧＬと接するゲート端子用上部接続部１９ｇ、コンタクトホールＣＨ３内でソースバスラインＳＬと接するソース端子用上部接続部１９ｓ、およびコンタクトホールＣＨ５内でソース接続配線７ｐと接するトランスファー端子用上部接続部１９ｐを形成する。
　次に、第１絶縁層１１上、ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓ、トランスファー端子用上部接続部１９ｐ上、およびコンタクトホールＣＨ１、ＣＨ６内に、パッチ電極用導電膜を形成し、パターニングを行う。これにより、送受信領域Ｒ１に、コンタクトホールＣＨ１内でドレイン電極７Ｄと接するパッチ電極１５、非送受信領域Ｒ２に、コンタクトホールＣＨ６内でソース接続配線７ｐと接するパッチ接続部１５ｐを形成する。パッチ電極用導電膜のパターニングは、ウェットエッチングによって行ってもよい。ここでは、透明導電膜（ＩＴＯなど）とパッチ電極用導電膜（例えばＡｌ膜）とのエッチング選択比を大きくできるエッチャントを用いる。これにより、パッチ電極用導電膜のパターニングの際に、透明導電膜をエッチストップとして機能させることができる。ソースバスラインＳＬ、ゲートバスラインＧＬおよびソース接続配線７ｐのうちコンタクトホールＣＨ２、ＣＨ３、ＣＨ５で露出された部分は、エッチストップ（透明導電膜）で覆われているため、エッチングされない。
　続いて、第２絶縁層１７を形成する。この後、例えばフッ素系ガスを用いたドライエッチングにより、第２絶縁層１７のパターニングを行う。これにより、第２絶縁層１７に、ゲート端子用上部接続部１９ｇを露出する開口部１８ｇ、ソース端子用上部接続部１９ｓを露出する開口部１８ｓおよびトランスファー端子用上部接続部１９ｐを露出する開口部１８ｐを設ける。このようにして、ＴＦＴ基板１０２を得る。
　（第３の実施形態）
　図面を参照しながら、第３の実施形態の走査アンテナを説明する。本実施形態の走査アンテナにおけるＴＦＴ基板は、透明導電膜からなる上部接続部をトランスファー端子部に設けない点で、図８に示すＴＦＴ基板１０２と異なる。
　図１０（ａ）～（ｃ）は、それぞれ、本実施形態におけるＴＦＴ基板１０３のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。図８と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、アンテナ単位領域Ｕの構造は前述の実施形態（図３）と同様であるので図示および説明を省略する。
　ゲート端子部ＧＴおよびソース端子部ＳＴの構造は、図８に示すＴＦＴ基板１０２のゲート端子部およびソース端子部の構造と同様である。
　トランスファー端子部ＰＴは、第１絶縁層１１上に形成されたパッチ接続部１５ｐと、パッチ接続部１５ｐ上に積み重ねられた保護導電層２３とを有している。第２絶縁層１７は、保護導電層２３上に延設され、保護導電層２３の一部を露出する開口部１８ｐを有している。一方、パッチ電極１５は、第２絶縁層１７で覆われている。
　＜ＴＦＴ基板１０３の製造方法＞
　ＴＦＴ基板１０３は、例えば次のような方法で製造される。図１１は、ＴＦＴ基板１０３の製造工程を例示する図である。なお、以下では、各層の材料、厚さ、形成方法などが、前述したＴＦＴ基板１０１と同様である場合には説明を省略する。
　まず、ＴＦＴ基板１０１と同様の方法で、誘電体基板上に、アライメントマーク、下地絶縁層、ゲートメタル層、ゲート絶縁層、半導体層、コンタクト層およびソースメタル層を形成し、ＴＦＴを得る。
　次に、ソースメタル層を覆うように第１絶縁層１１を形成する。この後、第１絶縁層１１およびゲート絶縁層４を一括してエッチングし、コンタクトホールＣＨ１～３を形成する。エッチングでは、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、第１絶縁層１１に、ＴＦＴのドレイン電極に達するコンタクトホールＣＨ１が形成されるとともに、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２が形成され、第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３が形成される。トランスファー端子部が形成される領域にはコンタクトホールを形成しない。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１、ＣＨ２、ＣＨ３内に透明導電膜を形成し、これをパターニングする。これにより、コンタクトホールＣＨ２内でゲートバスラインＧＬと接するゲート端子用上部接続部１９ｇ、およびコンタクトホールＣＨ３内でソースバスラインＳＬと接するソース端子用上部接続部１９ｓを形成する。トランスファー端子部が形成される領域では、透明導電膜は除去される。
　次に、第１絶縁層１１上、ゲート端子用上部接続部１９ｇおよびソース端子用上部接続部１９ｓ上、およびコンタクトホールＣＨ１内にパッチ電極用導電膜を形成し、パターニングを行う。これにより、送受信領域Ｒ１に、コンタクトホールＣＨ１内でドレイン電極７Ｄと接するパッチ電極１５を形成し、非送受信領域Ｒ２に、パッチ接続部１５ｐを形成する。前述の実施形態と同様に、パッチ電極用導電膜のパターニングには、透明導電膜（ＩＴＯなど）とパッチ電極用導電膜とのエッチング選択比を確保できるエッチャントを用いる。
　続いて、パッチ接続部１５ｐ上に保護導電層２３を形成する。保護導電層２３として、Ｔｉ層、ＩＴＯ層およびＩＺＯ（インジウム亜鉛酸化物）層など（厚さ：例えば５０ｎｍ以上１００ｎｍ以下）を用いることができる。ここでは、保護導電層２３として、Ｔｉ層（厚さ：例えば５０ｎｍ）を用いる。なお、保護導電層をパッチ電極１５の上に形成してもよい。
　次いで、第２絶縁層１７を形成する。この後、例えばフッ素系ガスを用いたドライエッチングにより、第２絶縁層１７のパターニングを行う。これにより、第２絶縁層１７に、ゲート端子用上部接続部１９ｇを露出する開口部１８ｇ、ソース端子用上部接続部１９ｓを露出する開口部１８ｓ、および保護導電層２３を露出する開口部１８ｐを設ける。このようにして、ＴＦＴ基板１０３を得る。
　＜スロット基板２０３の構造＞
　図１２は、本実施形態における、ＴＦＴ基板１０３のトランスファー端子部ＰＴと、スロット基板２０３の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図１２では、前述の実施形態と同様の構成要素には同じ参照符号を付している。
　まず、本実施形態におけるスロット基板２０３を説明する。スロット基板２０３は、誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　スロット電極５５は、Ｃｕ層またはＡｌ層を主層５５Ｍとする積層構造を有している。送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。送受信領域Ｒ１におけるスロット電極５５の構造は、図６を参照しながら前述したスロット基板２０１の構造と同じである。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴでは、第４絶縁層５８に、スロット電極５５の表面を露出する開口が設けられている。スロット電極５５の露出した領域がコンタクト面５５ｃとなる。このように、本実施形態では、スロット電極５５のコンタクト面５５ｃは、第４絶縁層５８で覆われていない。
　トランスファー部では、ＴＦＴ基板１０３におけるパッチ接続部１５ｐを覆う保護導電層２３と、スロット基板２０３におけるスロット電極５５のコンタクト面５５ｃとを、導電性ビーズ７１を含む樹脂（シール樹脂）を介して接続する。
　本実施形態におけるトランスファー部は、前述の実施形態と同様に、走査アンテナの中心部および周縁部の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。また、シール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　本実施形態では、トランスファー端子部ＰＴおよび端子部ＩＴのコンタクト面に透明導電膜を設けない。このため、保護導電層２３と、スロット基板２０３のスロット電極５５とを、導電性粒子を含有するシール樹脂を介して接続させることができる。
　また、本実施形態では、第１の実施形態（図３および図４）と比べて、一括形成されるコンタクトホールの深さの差が小さいので、コンタクトホールの下地となる導電膜へのダメージを低減できる。
　＜スロット基板２０３の製造方法＞
　スロット基板２０３は、次のようにして製造される。各層の材料、厚さおよび形成方法は、スロット基板２０１と同様であるので、説明を省略する。
　まず、スロット基板２０１と同様の方法で、誘電体基板上に、第３絶縁層５２およびスロット電極５５を形成し、スロット電極５５に複数のスロット５７を形成する。次いで、スロット電極５５上およびスロット内に第４絶縁層５８を形成する。この後、スロット電極５５のコンタクト面となる領域を露出するように、第４絶縁層５８に開口部１８ｐを設ける。このようにして、スロット基板２０３が製造される。
　＜内部ヒーター構造＞
　上述したように、アンテナのアンテナ単位に用いられる液晶材料の誘電異方性ΔεMは大きいことが好ましい。しかしながら、誘電異方性ΔεMが大きい液晶材料（ネマチック液晶）の粘度は大きく、応答速度が遅いという問題がある。特に、温度が低下すると、粘度は上昇する。移動体（例えば、船舶、航空機、自動車）に搭載された走査アンテナの環境温度は変動する。したがって、液晶材料の温度をある程度以上、例えば３０℃以上、あるいは４５℃以上に調整できることが好ましい。設定温度は、ネマチック液晶材料の粘度が概ね１０ｃＰ（センチポアズ）以下となるように設定することが好ましい。
　本発明の実施形態の走査アンテナは、上記の構造に加えて、内部ヒーター構造を有することが好ましい。内部ヒーターとしては、ジュール熱を利用する抵抗加熱方式のヒーターが好ましい。ヒーター用の抵抗膜の材料としては、特に限定されないが、例えば、ＩＴＯやＩＺＯなど比較的比抵抗の高い導電材料を用いることができる。また、抵抗値の調整のために、金属（例えば、ニクロム、チタン、クロム、白金、ニッケル、アルミニウム、銅）の細線やメッシュで抵抗膜を形成してもよい。ＩＴＯやＩＺＯなどの細線やメッシュを用いることもできる。求められる発熱量に応じて、抵抗値を設定すればよい。
　例えば、直径が３４０ｍｍの円の面積（約９０、０００ｍｍ2）を１００Ｖ交流（６０Ｈｚ）で、抵抗膜の発熱温度を３０℃にするためには、抵抗膜の抵抗値を１３９Ω、電流を０．７Ａで、電力密度を８００Ｗ／ｍ2とすればよい。同じ面積を１００Ｖ交流（６０Ｈｚ）で、抵抗膜の発熱温度を４５℃にするためには、抵抗膜の抵抗値を８２Ω、電流を１．２Ａで、電力密度を１３５０Ｗ／ｍ2とすればよい。
　ヒーター用の抵抗膜は、走査アンテナの動作に影響を及ぼさない限りどこに設けてもよいが、液晶材料を効率的に加熱するためには、液晶層の近くに設けることが好ましい。例えば、図１３（ａ）に示すＴＦＴ基板１０４に示す様に、誘電体基板１のほぼ全面に抵抗膜６８を形成してもよい。図１３（ａ）は、ヒーター用抵抗膜６８を有するＴＦＴ基板１０４の模式的な平面図である。抵抗膜６８は、例えば、図３に示した下地絶縁膜２で覆われる。下地絶縁膜２は、十分な絶縁耐圧を有するように形成される。
　抵抗膜６８は、開口部６８ａ、６８ｂおよび６８ｃを有することが好ましい。ＴＦＴ基板１０４とスロット基板とが貼り合せられたとき、パッチ電極１５と対向するようにスロット５７が位置する。このときに、スロット５７のエッジから距離ｄの周囲には抵抗膜６８が存在しないよう開口部６８ａを配置する。ｄは例えば０．５ｍｍである。また、補助容量ＣＳの下部にも開口部６８ｂを配置し、ＴＦＴの下部にも開口部６８ｃを配置することが好ましい。
　なお、アンテナ単位Ｕのサイズは、例えば４ｍｍ×４ｍｍである。また、図１３（ｂ）に示すように、例えば、スロット５７の幅ｓ２は０．５ｍｍ、スロット５７の長さｓ１は３．３ｍｍ、スロット５７の幅方向のパッチ電極１５の幅ｐ２は０．７ｍｍ、スロットの長さ方向のパッチ電極１５の幅ｐ１は０．５ｍｍである。なお、アンテナ単位Ｕ、スロット５７およびパッチ電極１５のサイズ、形状、配置関係などは図１３（ａ）および（ｂ）に示す例に限定されない。
　ヒーター用抵抗膜６８からの電界の影響をさらに低減するために、シールド導電層を形成してもよい。シールド導電層は、例えば、下地絶縁膜２の上に誘電体基板１のほぼ全面に形成される。シールド導電層には、抵抗膜６８のように開口部６８ａ、６８ｂを設ける必要はないが、開口部６８ｃを設けることが好ましい。シールド導電層は、例えば、アルミニウム層で形成され、接地電位とされる。
　また、液晶層を均一に加熱できるように、抵抗膜の抵抗値に分布を持たせることが好ましい。液晶層の温度分布は、最高温度－最低温度（温度むら）が、例えば１５℃以下となることが好ましい。温度むらが１５℃を超えると、位相差変調が面内でばらつき、良好なビーム形成ができなくなるという不具合が発生することがある。また、液晶層の温度がＴｎｉ点（例えば１２５℃）に近づくと、ΔεMが小さくなるので好ましくない。
　図１４（ａ）、（ｂ）および図１５（ａ）～（ｃ）を参照して、抵抗膜における抵抗値の分布を説明する。図１４（ａ）、（ｂ）および図１５（ａ）～（ｃ）に、抵抗加熱構造８０ａ～８０ｅの模式的な構造と電流の分布を示す。抵抗加熱構造は、抵抗膜と、ヒーター用端子とを備えている。
　図１４（ａ）に示す抵抗加熱構造８０ａは、第１端子８２ａと第２端子８４ａとこれらに接続された抵抗膜８６ａとを有している。第１端子８２ａは、円の中心に配置され、第２端子８４ａは円周の全体に沿って配置されている。ここで円は、送受信領域Ｒ１に対応する。第１端子８２ａと第２端子８４ａとの間に直流電圧を供給すると、例えば、第１端子８２ａから第２端子８４ａに放射状に電流ＩＡが流れる。したがって、抵抗膜８６ａは面内の抵抗値は一定であっても、均一に発熱することができる。もちろん、電流の流れる向きは、第２端子８４ａから第１端子８２ａに向かう方向でもよい。
　図１４（ｂ）に抵抗加熱構造８０ｂは、第１端子８２ｂと第２端子８４ｂとこれらに接続された抵抗膜８６ｂとを有している。第１端子８２ｂおよび第２端子８４ｂは円周に沿って互いに隣接して配置されている。抵抗膜８６ｂにおける第１端子８２ｂと第２端子８４ｂとの間を流れる電流ＩＡによって発生する単位面積当たりの発熱量が一定になるように、抵抗膜８６ｂの抵抗値は面内分布を有している。抵抗膜８６ｂの抵抗値の面内分布は、例えば、抵抗膜８６を細線で構成する場合、細線の太さや、細線の密度で調整すればよい。
　図１５（ａ）に示す抵抗加熱構造８０ｃは、第１端子８２ｃと第２端子８４ｃとこれらに接続された抵抗膜８６ｃとを有している。第１端子８２ｃは、円の上側半分の円周に沿って配置されており、第２端子８４ｃは円の下側半分の円周に沿って配置されている。抵抗膜８６ｃを例えば第１端子８２ｃと第２端子８４ｃとの間を上下に延びる細線で構成する場合、電流ＩＡによる単位面積あたりの発熱量が面内で一定になるように、例えば、中央付近の細線の太さや密度が高くなるように調整されている。
　図１５（ｂ）に示す抵抗加熱構造８０ｄは、第１端子８２ｄと第２端子８４ｄとこれらに接続された抵抗膜８６ｄとを有している。第１端子８２ｄと第２端子８４ｄとは、それぞれ円の直径に沿って上下方向、左右方向に延びるように設けられている。図では簡略化しているが、第１端子８２ｄと第２端子８４ｄとは互いに絶縁されている。
　また、図１５（ｃ）に示す抵抗加熱構造８０ｅは、第１端子８２ｅと第２端子８４ｅとこれらに接続された抵抗膜８６ｅとを有している。抵抗加熱構造８０ｅは、抵抗加熱構造８０ｄと異なり、第１端子８２ｅおよび第２端子８４ｅのいずれも円の中心から上下左右の４つの方向に延びる４つの部分を有している。互いに９０度を成す第１端子８２ｅの部分と第２端子８４ｅの部分とは、電流ＩＡが、時計回りに流れるように配置されている。
　抵抗加熱構造８０ｄおよび抵抗加熱構造８０ｅのいずれにおいても、単位面積当たりの発熱量が面内で均一になるように、円周に近いほど電流ＩＡが多くなるように、例えば、円周に近い側の細線を太く、密度が高くなるように調整されている。
　このような内部ヒーター構造は、例えば、走査アンテナの温度を検出して、予め設定された温度を下回ったときに自動的に動作するようにしてもよい。もちろん、使用者の操作に呼応して動作するようにしてもよい。
　＜駆動方法＞
　本発明の実施形態による走査アンテナが有するアンテナ単位のアレイは、ＬＣＤパネルと類似した構造を有しているので、ＬＣＤパネルと同様に線順次駆動を行う。しかしながら、従来のＬＣＤパネルの駆動方法を適用すると、以下の問題が発生する恐れがある。図１６に示す、走査アンテナの１つのアンテナ単位の等価回路図を参照しつつ、走査アンテナに発生し得る問題点を説明する。
　まず、上述したように、マイクロ波領域の誘電異方性ΔεM（可視光に対する複屈折Δｎ）が大きい液晶材料の比抵抗は低いので、ＬＣＤパネルの駆動方法をそのまま適用すると、液晶層に印加される電圧を十分に保持できない。そうすると、液晶層に印加される実効電圧が低下し、液晶容量の静電容量値が目標値に到達しない。
　このように液晶層に印加された電圧が所定の値からずれると、アンテナのゲインが最大となる方向が所望する方向からずれることになる。そうすると、例えば、通信衛星を正確に追尾できないことになる。これを防止するために、液晶容量Ｃｌｃと電気的に並列に補助容量ＣＳを設け、補助容量ＣＳの容量値Ｃ－Ｃｃｓを十分に大きくする。補助容量ＣＳの容量値Ｃ－Ｃｃｓは、液晶容量Ｃｌｃの電圧保持率が９０％以上となるように適宜設定することが好ましい。
　また、比抵抗が低い液晶材料を用いると、界面分極および／または配向分極による電圧低下も起こる。これらの分極による電圧低下を防止するために、電圧降下分を見込んだ十分に高い電圧を印加することが考えられる。しかしながら、比抵抗が低い液晶層に高い電圧を印加すると、動的散乱効果（ＤＳ効果）が起こる恐れがある。ＤＳ効果は、液晶層中のイオン性不純物の対流に起因し、液晶層の誘電率εMは平均値（（εM∥+２εM⊥）／３）に近づく。また、液晶層の誘電率εMを多段階（多階調）で制御するためには、常に十分に高い電圧を印加することもできない。
　上記のＤＳ効果および／または分極による電圧降下を抑制するためには、液晶層に印加する電圧の極性反転周期を十分に短くすればよい。よく知られているように、印加電圧の極性反転周期を短くするとＤＳ効果が起こるしきい値電圧が高くなる。したがって、液晶層に印加する電圧（絶対値）の最大値が、ＤＳ効果が起こるしきい値電圧未満となるように、極性反転周波数を決めればよい。極性反転周波数が３００Ｈｚ以上であれば、例えば比抵抗が１×１０10Ω・ｃｍ、誘電異方性Δε（＠１ｋＨｚ）が－０．６程度の液晶層に絶対値が１０Ｖの電圧を印加しても、良好な動作を確保することができる。また、極性反転周波数（典型的にはフレーム周波数の２倍と同じ）が３００Ｈｚ以上であれば、上記の分極に起因する電圧降下も抑制される。極性反転周期の上限は、消費電力などの観点から約５ｋＨｚ以下であることが好ましい。
　上述したように液晶材料の粘度は温度に依存するので、液晶層の温度は適宜制御されることが好ましい。ここで述べた液晶材料の物性および駆動条件は、液晶層の動作温度における値である。逆に言うと、上記の条件で駆動できるように、液晶層の温度を制御することが好ましい。
　図１７（ａ）～（ｇ）を参照して、走査アンテナの駆動に用いられる信号の波形の例を説明する。なお、図１７（ｄ）に、比較のために、ＬＣＤパネルのソースバスラインに供給される表示信号Ｖｓ（ＬＣＤ）の波形を示している。
　図１７（ａ）はゲートバスラインＧ－Ｌ１に供給される走査信号Ｖｇの波形、図１７（ｂ）はゲートバスラインＧ－Ｌ２に供給される走査信号Ｖｇの波形、図１７（ｃ）はゲートバスラインＧ－Ｌ３に供給される走査信号Ｖｇの波形を示し、図１７（ｅ）はソースバスラインに供給されるデータ信号Ｖｄａの波形を示し、図１７（ｆ）はスロット基板のスロット電極（スロット電極）に供給されるスロット電圧Ｖｉｄｃの波形を示し、図１７（ｇ）はアンテナ単位の液晶層に印加される電圧の波形を示す。
　図１７（ａ）～（ｃ）に示す様に、ゲートバスラインに供給される走査信号Ｖｇの電圧が、順次、ローレベル（ＶｇＬ）からハイレベル（ＶｇＨ）に切替わる。ＶｇＬおよびＶｇＨは、ＴＦＴの特性に応じて適宜設定され得る。例えば、ＶｇＬ＝－５Ｖ～０Ｖ、Ｖｇｈ＝＋２０Ｖである。また、ＶｇＬ＝－２０Ｖ、Ｖｇｈ＝＋２０Ｖとしてもよい。あるゲートバスラインの走査信号Ｖｇの電圧がローレベル（ＶｇＬ）からハイレベル（ＶｇＨ）に切替わる時刻から、その次のゲートバスラインの電圧がＶｇＬからＶｇＨに切替わる時刻までの期間を１水平走査期間（１Ｈ）ということにする。また、各ゲートバスラインの電圧がハイレベル（ＶｇＨ）になっている期間を選択期間ＰＳという。この選択期間ＰＳにおいて、各ゲートバスラインに接続されたＴＦＴがオン状態となり、ソースバスラインに供給されているデータ信号Ｖｄａのその時の電圧が、対応するパッチ電極に供給される。データ信号Ｖｄａは例えば－１５Ｖ～＋１５Ｖ（絶対値が１５Ｖ）であり、例えば、１２階調、好ましくは１６階調に対応する絶対値の異なるデータ信号Ｖｄａを用いる。
　ここでは、全てのアンテナ単位にある中間電圧を印加している場合を例示する。すなわち、データ信号Ｖｄａの電圧は、全てのアンテナ単位（ｍ本のゲートバスラインに接続されているとする。）に対して一定であるとする。これはＬＣＤパネルにおいて全面である中間調を表示している場合に対応する。このとき、ＬＣＤパネルでは、ドット反転駆動が行われる。すなわち、各フレームにおいて、互いに隣接する画素（ドット）の極性が互いに逆になるように、表示信号電圧が供給される。
　図１７（ｄ）はドット反転駆動を行っているＬＣＤパネルの表示信号の波形を示している。図１７（ｄ）に示したように、１Ｈ毎にＶｓ（ＬＣＤ）の極性が反転している。この波形を有するＶｓ（ＬＣＤ）が供給されているソースバスラインに隣接するソースバスラインに供給されるＶｓ（ＬＣＤ）の極性は、図１７（ｄ）に示すＶｓ（ＬＣＤ）の極性と逆になっている。また、全ての画素に供給される表示信号の極性は、フレーム毎に反転する。ＬＣＤパネルでは、正極性と負極性とで、液晶層に印加される実効電圧の大きさを完全に一致させることが難しく、かつ、実効電圧の差が輝度の差となり、フリッカーとして観察される。このフリッカーを観察され難くするために、各フレームにおいて極性の異なる電圧が印加される画素（ドット）を空間的に分散させている。典型的には、ドット反転駆動を行うことによって、極性が異なる画素（ドット）を市松模様に配列させる。
　これに対して、走査アンテナにおいては、フリッカー自体は問題とならない。すなわち、液晶容量の静電容量値が所望の値でありさえすればよく、各フレームにおける極性の空間的な分布は問題とならない。したがって、低消費電力等の観点から、ソースバスラインから供給されるデータ信号Ｖｄａの極性反転の回数を少なくする、すなわち、極性反転の周期を長くすることが好ましい。例えば、図１７（ｅ）に示す様に、極性反転の周期を１０Ｈ（５Ｈ毎に極性反転）にすればよい。もちろん、各ソースバスラインに接続されているアンテナ単位の数（典型的には、ゲートバスラインの本数に等しい。）をｍ個とすると、データ信号Ｖｄａの極性反転の周期を２ｍ・Ｈ（ｍ・Ｈ毎に極性反転）としてもよい。データ信号Ｖｄａの極性反転の周期は、２フレーム（１フレーム毎に極性反転）と等しくてもよい。
　また、全てのソースバスラインから供給するデータ信号Ｖｄａの極性を同じにしてもよい。したがって、例えば、あるフレームでは、全てのソースバスラインから正極性のデータ信号Ｖｄａを供給し、次にフレームでは、全てのソースバスラインから負極性のデータ信号Ｖｄａを供給してもよい。
　あるいは、互いに隣接するソースバスラインから供給するデータ信号Ｖｄａの極性を互いに逆極性にしてもよい。例えば、あるフレームでは、奇数列のソースバスラインからは正極性のデータ信号Ｖｄａを供給し、偶数列のソースバスラインからは負極性のデータ信号Ｖｄａを供給する。そして、次のフレームでは、奇数列のソースバスラインからは負極性のデータ信号Ｖｄａを供給し、偶数列のソースバスラインからは正極性のデータ信号Ｖｄａを供給する。このような駆動方法は、ＬＣＤパネルでは、ソースライン反転駆動と呼ばれる。隣接するソースバスラインから供給するデータ信号Ｖｄａを逆極性にすると、フレーム間で供給するデータ信号Ｖｄａの極性を反転させる前に、隣接するソースバスラインを互いに接続する（ショートさせる）ことによって、液晶容量に充電された電荷を隣接する列間でキャンセルさせることができる。したがって、各フレームにおいてソースバスラインから供給する電荷の量を少なくできるという利点が得られる。
　スロット電極の電圧Ｖｉｄｃは図１７（ｆ）に示す様に、例えば、ＤＣ電圧であり、典型的にはグランド電位である。アンテナ単位の容量（液晶容量および補助容量）の容量値は、ＬＣＤパネルの画素容量の容量値よりも大きい（例えば、２０型程度のＬＣＤパネルと比較して約３０倍）ので、ＴＦＴの寄生容量に起因する引込電圧の影響がなく、スロット電極の電圧Ｖｉｄｃをグランド電位として、データ信号Ｖｄａをグランド電位を基準に正負対称な電圧としても、パッチ電極に供給される電圧は正負対称な電圧となる。ＬＣＤパネルにおいては、ＴＦＴの引込電圧を考慮して、対向電極の電圧（共通電圧）を調整することによって、画素電極に正負対称な電圧が印加されるようにしているが、走査アンテナのスロット電圧についてはその必要がなく、グランド電位であってよい。また、図１７に図示しないが、ＣＳバスラインには、スロット電圧Ｖｉｄｃと同じ電圧が供給される。
　アンテナ単位の液晶容量に印加される電圧は、スロット電極の電圧Ｖｉｄｃ（図１７（ｆ））に対するパッチ電極の電圧（すなわち、図１７（ｅ）に示したデータ信号Ｖｄａの電圧）なので、スロット電圧Ｖｉｄｃがグランド電位のとき、図１７（ｇ）に示す様に、図１７（ｅ）に示したデータ信号Ｖｄａの波形と一致する。
　走査アンテナの駆動に用いられる信号の波形は、上記の例に限られない。例えば、図１８および図１９を参照して以下に説明するように、スロット電極の電圧として振動波形を有するＶｉａｃを用いてもよい。
　例えば、図１８（ａ）～（ｅ）に例示する様な信号を用いることができる。図１８では、ゲートバスラインに供給される走査信号Ｖｇの波形を省略しているが、ここでも、図１７（ａ）～（ｃ）を参照して説明した走査信号Ｖｇを用いる。
　図１８（ａ）に示す様に、図１７（ｅ）に示したのと同様に、データ信号Ｖｄａの波形が１０Ｈ周期（５Ｈ毎）で極性反転している場合を例示する。ここでは、データ信号Ｖｄａとして、振幅が最大値｜Ｖｄａmax｜の場合を示す。上述したように、データ信号Ｖｄａの波形は、２フレーム周期（１フレーム毎）で極性反転させてもよい。
　ここで、スロット電極の電圧Ｖｉａｃは、図１８（ｃ）に示す様に、データ信号Ｖｄａ（ＯＮ）と極性が逆で、振動の周期は同じ、振動電圧とする。スロット電極の電圧Ｖｉａｃの振幅は、データ信号Ｖｄａの振幅の最大値｜Ｖｄａmax｜と等しい。すなわち、スロット電圧Ｖｉａｃは、データ信号Ｖｄａ（ＯＮ）と極性反転の周期は同じで、極性が逆（位相が１８０°異なる）で、－Ｖｄａmaxと＋Ｖｄａmaxとの間を振動する電圧とする。
　アンテナ単位の液晶容量に印加される電圧Ｖｌｃは、スロット電極の電圧Ｖｉａｃ（図１８（ｃ））に対するパッチ電極の電圧（すなわち、図１８（ａ）に示したデータ信号Ｖｄａ（ＯＮ）の電圧）なので、データ信号Ｖｄａの振幅が±Ｖｄａmaxで振動しているとき、液晶容量に印加される電圧は、図１８（ｄ）に示す様に、Ｖｄａmaxの２倍の振幅で振動する波形となる。したがって、液晶容量に印加される電圧Ｖｌｃの最大振幅を±Ｖｄａmaxとするために必要なデータ信号Ｖｄａの最大振幅は、±Ｖｄａmax／２となる。
　このようなスロット電圧Ｖｉａｃを用いることによって、データ信号Ｖｄａの最大振幅を半分にできるので、データ信号Ｖｄａを出力するドライバ回路として、例えば、耐圧が２０Ｖ以下の汎用のドライバＩＣを用いることができるという利点が得られる。
　なお、図１８（ｅ）に示す様に、アンテナ単位の液晶容量に印加される電圧Ｖｌｃ（ＯＦＦ）をゼロとするとために、図１８（ｂ）に示す様に、データ信号Ｖｄａ（ＯＦＦ）をスロット電圧Ｖｉａｃと同じ波形にすればよい。
　例えば、液晶容量に印加される電圧Ｖｌｃの最大振幅を±１５Ｖとする場合を考える。スロット電圧として、図１７（ｆ）に示したＶｉｄｃを用い、Ｖｉｄｃ＝０Ｖとすると、図１７（ｅ）に示したＶｄａの最大振幅は、±１５Ｖとなる。これに対して、スロット電圧として、図１８（ｃ）に示したＶｉａｃを用い、Ｖｉａｃの最大振幅を±７．５Ｖとすると、図１８（ａ）に示したＶｄａ（ＯＮ）の最大振幅は、±７．５Ｖとなる。
　液晶容量に印加される電圧Ｖｌｃを０Ｖとする場合、図１７（ｅ）に示したＶｄａを０Ｖとすればよく、図１８（ｂ）に示したＶｄａ（ＯＦＦ）の最大振幅は±７．５Ｖとすればよい。
　図１８（ｃ）に示したＶｉａｃを用いる場合は、液晶容量に印加される電圧Ｖｌｃの振幅は、Ｖｄａの振幅とは異なるので、適宜変換する必要がある。
　図１９（ａ）～（ｅ）に例示する様な信号を用いることもできる。図１９（ａ）～（ｅ）に示す信号は、図１８（ａ）～（ｅ）に示した信号と同様に、スロット電極の電圧Ｖｉａｃを図１９（ｃ）に示す様に、データ信号Ｖｄａ（ＯＮ）と振動の位相が１８０°ずれた振動電圧とする。ただし、図１９（ａ）～（ｃ）にそれぞれ示す様に、データ信号Ｖｄａ（ＯＮ）、Ｖｄａ（ＯＦＦ）およびスロット電圧Ｖｉａｃをいずれも０Ｖと正の電圧との間で振動する電圧としている。スロット電極の電圧Ｖｉａｃの振幅は、データ信号Ｖｄａの振幅の最大値｜Ｖｄａmax｜と等しい。
　このような信号を用いると、駆動回路は正の電圧だけを出力すればよく、低コスト化に寄与する。このように０Ｖと正の電圧との間で振動する電圧を用いても、図１９（ｄ）に示すように、液晶容量に印加される電圧Ｖｌｃ（ＯＮ）は、極性反転する。図１９（ｄ）に示す電圧波形において、＋（正）は、パッチ電極の電圧がスロット電圧よりも高いことを示し、－（負）は、パッチ電極の電圧がスロット電圧よりも低いことを示している。すなわち、液晶層に印加される電界の向き（極性）は、他の例と同様に反転している。液晶容量に印加される電圧Ｖｌｃ（ＯＮ）の振幅はＶｄａmaxである。
　なお、図１９（ｅ）に示す様に、アンテナ単位の液晶容量に印加される電圧Ｖｌｃ（ＯＦＦ）をゼロとするとために、図１９（ｂ）に示す様に、データ信号Ｖｄａ（ＯＦＦ）をスロット電圧Ｖｉａｃと同じ波形にすればよい。
　図１８および図１９を参照して説明したスロット電極の電圧Ｖｉａｃを振動させる（反転させる）駆動方法は、ＬＣＤパネルの駆動方法でいうと、対向電圧を反転させる駆動方法に対応する（「コモン反転駆動」といわれることがある。）。ＬＣＤパネルでは、フリッカーを十分に抑制できないことから、コモン反転駆動は採用されていない。これに対し、走査アンテナでは、フリッカーは問題とならないので、スロット電圧を反転させることができる。振動（反転）は、例えば、フレーム毎に行われる（図１８および図１９における５Ｈを１Ｖ（垂直走査期間またはフレーム）とする）。
　上記の説明では、スロット電極の電圧Ｖｉａｃは１つの電圧が印加される例、すなわち、全てのパッチ電極に対して共通のスロット電極が設けられている例を説明したが、スロット電極を、パッチ電極の１行、または、２以上の行に対応して分割してもよい。ここで、行とは、１つのゲートバスラインにＴＦＴを介して接続されたパッチ電極の集合を指す。このようにスロット電極を複数の行部分に分割すれば、スロット電極の各部分の電圧の極性を互いに独立にできる。例えば、任意のフレームにおいて、パッチ電極に印加される電圧の極性を、隣接するゲートバスラインに接続されたパッチ電極間で互いに逆にできる。このように、パッチ電極の１行毎に極性を反転させる行反転（１Ｈ反転）だけでなく、２以上の行毎に極性を反転させるｍ行反転（ｍＨ反転）を行うことができる。もちろん、行反転とフレーム反転とは組合せられる。
　駆動の単純さの観点からは、任意のフレームにおいて、パッチ電極に印加される電圧の極性を全て同じにし、フレーム毎に極性が反転する駆動が好ましい。
　＜アンテナ単位の配列、ゲートバスライン、ソースバスラインの接続の例＞
　本発明の実施形態の走査アンテナにおいて、アンテナ単位は例えば、同心円状に配列される。
　例えば、ｍ個の同心円に配列されている場合、ゲートバスラインは例えば、各円に対して１本ずつ設けられ、合計ｍ本のゲートバスラインが設けられる。送受信領域Ｒ１の外径を、例えば８００ｍｍとすると、ｍは例えば、２００である。最も内側のゲートバスラインを１番目とすると、１番目のゲートバスラインには、ｎ個（例えば３０個）のアンテナ単位が接続され、ｍ番目のゲートバスラインにはｎｘ個（例えば６２０個）のアンテナ単位が接続されている。
　このような配列では、各ゲートバスラインに接続されているアンテナ単位の数が異なる。また、最も外側の円を構成するｎｘ個のアンテナ単位に接続されているｎｘ本のソースバスラインには、ｍ個のアンテナ単位が接続されているが、内側の円を構成するアンテナ単位に接続されているソースバスラインに接続されているアンテナ単位の数はｍよりも小さくなる。
　このように、走査アンテナにおけるアンテナ単位の配列は、ＬＣＤパネルにおける画素（ドット）の配列とは異なり、ゲートバスラインおよび／またはソースバスラインによって、接続されているアンテナ単位の数が異なる。したがって、全てのアンテナ単位の容量（液晶容量＋補助容量）を同じにすると、ゲートバスラインおよび／またはソースバスラインによって、接続されている電気的な負荷が異なることになる。そうすると、アンテナ単位への電圧の書き込みにばらつきが生じるという問題がある。
　そこで、これを防止するために、例えば、補助容量の容量値を調整することによって、あるいは、ゲートバスラインおよび／またはソースバスラインに接続するアンテナ単位の数を調整することによって、各ゲートバスラインおよび各ソースバスラインに接続されている電気的な負荷を略同一にすることが好ましい。
　本発明の実施形態による走査アンテナは、必要に応じて、例えばプラスチック製の筺体に収容される。筺体にはマイクロ波の送受信に影響を与えない誘電率εMが小さい材料を用いることが好ましい。また、筺体の送受信領域Ｒ１に対応する部分には貫通孔を設けてもよい。さらに、液晶材料が光に曝されないように、遮光構造を設けてもよい。遮光構造は、例えば、ＴＦＴ基板１０１の誘電体基板１および／またはスロット基板２０１の誘電体基板５１の側面から誘電体基板１および／または５１内を伝播し、液晶層に入射する光を遮光するように設ける。誘電異方性ΔεMが大きな液晶材料は、光劣化しやすいものがあり、紫外線だけでなく、可視光の中でも短波長の青色光も遮光することが好ましい。遮光構造は、例えば、黒色の粘着テープなどの遮光性のテープを用いることによって、必要な個所に容易に形成できる。
　＜スペーサ構造＞
　本発明の実施形態による走査アンテナは、ＬＣＤパネルと同様に、スペーサを用いて液晶層ＬＣの厚さが制御される。スペーサとしては、シール材に混合されたスペーサ（「粒状スペーサ」ということがある。）と、紫外線硬化性樹脂などの感光性樹脂を用いてフォトリソグラフィプロセスで形成される柱状スペーサ（「フォトスペーサ」ということがある。）とが用いられる。
　本発明の実施形態による走査アンテナにおいて、マイクロ波の位相の制御に寄与するのはパッチ電極１５とスロット電極５５との間の液晶層ＬＣであるので、走査アンテナの動作精度を高める観点からは、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣ（図２０参照）の均一性が高いことが好ましい。以下で説明する実施形態の走査アンテナは、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣの均一性を向上させることができるスペーサ構造を有する。
　走査アンテナが有するスロット基板およびＴＦＴ基板の表面の凹凸（段差）の程度は、ＬＣＤの対向基板およびＴＦＴ基板の表面の凹凸よりも大きい。これは、スロット電極やパッチ電極を構成する金属層（例えば、Ｃｕ層またはＡｌ層）の厚さが、例えば０．５μｍ～５μｍと大きいことが１つの要因である。パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを例えば５μｍに設定すると、液晶層ＬＣの厚さが最も大きい箇所では１０μｍを超える。
　ＬＣＤパネルの製造方法において、フォトスペーサは、感光性樹脂（例えば、紫外線硬化樹脂）の前駆体溶液を基板上に（例えば、スピンコータまたはスロットコータを用いて）塗布して、必要に応じて溶剤を除去、プリベークした後、所定のパターンに露光・現像することによって形成される。ＬＣＤパネルの液晶層の厚さ（フォトスペーサの高さ）は２μｍ～３μｍ程度なので、上記のプロセスでフォトスペーサを形成することができる。しかしながら、上記のプロセスで高さが５μｍを超えるフォトスペーサを形成することは難しい。
　そこで、図２０から図２２を参照して説明する本発明の実施形態による走査アンテナは、スペーサ構造体７５を用いて、液晶層ＬＣの厚さｄＬＣを制御する。以下の図において、先に説明した走査アンテナの構成要素と実質的に同じ機能を有する構成要素は共通の参照符号を付して、説明を省略することがある。
　図２０は、スペーサ構造体７５を有する走査アンテナの構造の例を模式的に示す断面図であり、送受信領域Ｒ１にあるスペーサ構造体７５を模式的に示す図である。図２１は、スペーサ構造体７５を有する走査アンテナが有するＴＦＴ基板１０５の模式的な平面図であり、図２２はスペーサ構造体７５を設ける場所とスロット５７およびパッチ電極１５の位置との関係を説明するための模式的な平面図である。なお、走査アンテナが有する複数のスペーサ構造体７５は、送受信領域Ｒ１にある複数のスペーサ構造体および非送受信領域Ｒ２にある複数のスペーサ構造体を含んでよい。
　図２０に示す様に、ＴＦＴ基板１０５とスロット基板２０５との間の液晶層ＬＣの厚さは場所によって異なる。図２０に示すＴＦＴ基板１０５は、例えば、図１を参照して説明した実施形態１のＴＦＴ基板１０１と同様に作製される。ここで、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを例えば５．００μｍとすると、ＴＦＴ基板１０５（ゲートメタル層、ソースメタル層およびパッチメタル層のいずれとも重ならない部分）とスロット電極５５との間の液晶層ＬＣの厚さΔＬ１は、例えば７．７３μｍとなる。ＴＦＴ基板１０５（ゲートメタル層、ソースメタル層およびパッチメタル層のいずれとも重ならない部分）とスロット５７との間の液晶層ＬＣの厚さΔＬ２は、例えば１２．７８μｍとなる。従来のＬＣＤパネルにおいては、フォトスペーサはΔＬ１を規定する位置に設けられるが、図２０に示す走査アンテナにおいて、ΔＬ１は７μｍを超えるので、このような高さを有するフォトスペーサを形成することは難しい。
　そこで、この走査アンテナでは、ΔＬ１の間隙を有する部分のＴＦＴ基板１０５に、台座７５Ｂを形成し、台座７５Ｂ上の液晶層ＬＣの厚さΔＬ３を５μｍ以下とし、この台座７５Ｂ上にフォトスペーサ５９ａを配置している。台座７５Ｂは、ＴＦＴ基板１０５を構成するゲートメタル層、ソースメタル層およびパッチメタル層を用いて形成され得るので、新たな層を形成する必要はなく、各層をパターニングする際のマスクのパターンを変更することによって形成され得る。既に説明したように、ゲートメタル層は、ゲート電極３およびゲートバスラインＧＬを含む層であり、ソースメタル層は、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬを含む層であり、パッチメタル層は、パッチ電極１５およびパッチ接続部１５ｐを含む層である。フォトスペーサ５９ａは、例えば、スロット電極５５上に形成された有機絶縁層５９をパターニングすることによって形成される。有機絶縁層５９は、例えば感光性樹脂（例えばアクリル樹脂）から形成されている。フォトスペーサ５９ａの高さは、例えば２μｍ以上５μｍ以下である。フォトスペーサ５９ａの高さは、例えば液晶層ＬＣの厚さΔＬ３とほぼ等しい。すなわち、台座７５Ｂの上の液晶層ＬＣの厚さΔＬ３は、例えば２μｍ以上５μｍ以下である。フォトスペーサ５９ａの高さは、第１誘電体基板１の法線方向における高さをいう。液晶層ＬＣの厚さは、第１誘電体基板１の法線方向における厚さをいう。走査アンテナが有する他の導電層または絶縁層についても、特に断らない限り同様である。
　このように、スペーサ構造体７５は、フォトスペーサ５９ａと台座７５Ｂとを含む。台座７５Ｂは、少なくともパッチメタル層の一部Ｍ３を含むことが好ましい。台座７５Ｂは、ゲートメタル層の一部Ｍ１および／またはソースメタル層の一部Ｍ２をさらに含んでもよい。ここでは、液晶層ＬＣの厚さΔＬ３を小さくするために、ゲートメタル層の一部Ｍ１およびソースメタル層の一部Ｍ２を含む台座７５Ｂを形成している。
　例えば図２０に示すように、台座７５Ｂが、ゲートメタル層の一部Ｍ１と、ソースメタル層の一部Ｍ２と、パッチメタル層の一部Ｍ３とを有するときは、フォトスペーサ５９ａの厚さは、液晶層ＬＣの厚さΔＬ１から、ゲートメタル層の厚さと、ソースメタル層の厚さと、パッチメタル層の厚さとの和を引いた値とすればよい。パッチメタル層の厚さは、例えば０．５μｍ～２μｍである。パッチメタル層の厚さが大きいほど、液晶層ＬＣの厚さΔＬ１に対してフォトスペーサ５９ａの高さを小さくすることができる。例えばパッチメタル層の厚さが２μｍであるとき、５μｍの高さを有するフォトスペーサ５９ａを用いることによって、液晶層ＬＣの厚さΔＬ１が７μｍのとき、液晶層ＬＣの厚さΔＬ３を５μｍとすることができる。
　なお、パッチ電極１５の下にはゲートメタル層が存在しないので、パッチ電極１５上の液晶層ＬＣの厚さｄＬＣは、台座７５Ｂ上の液晶層ＬＣの厚さΔＬ３よりもゲートメタル層の厚さ分だけ大きいことになる。液晶層ＬＣの厚さｄＬＣは、台座７５Ｂ上の液晶層ＬＣの厚さΔＬ３とほぼ同じとなる。従って、上記のスペーサ構造を有することによって、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを、例えば２μｍ以上５μｍ以下に制御することができる。
　台座７５Ｂが、パッチメタル層の一部Ｍ３に加えて、ゲートメタル層の一部Ｍ１および／またはソースメタル層の一部Ｍ２をさらに含むことによって、フォトスペーサ５９ａの高さを小さくすることができる。ゲートメタル層の厚さおよびソースメタル層の厚さは、それぞれ、例えば２００ｎｍ～４００ｎｍ程度であり、これはパッチメタル層の厚さの１０％～８０％程度である。ゲートメタル層の厚さおよびソースメタル層の厚さと比べてパッチメタル層の厚さが大きいほど、フォトスペーサ５９ａの高さを小さくするために、台座７５Ｂは少なくともパッチメタル層の一部Ｍ３を含むことが効果的である。
　液晶層ＬＣの厚さΔＬ１が小さい場合は、上記問題が生じないことがある。この場合は、台座７５Ｂはパッチメタル層の一部を含まなくてもよい。あるいは、スペーサ構造体７５は、台座７５Ｂを含まなくてもよい。例えば液晶層ＬＣの厚さΔＬ１が５μｍ以下の場合には、台座７５Ｂはパッチメタル層の一部を含まなくてもよい。例えば液晶層ＬＣの厚さΔＬ１が５μｍ以下の場合には、スペーサ構造体７５は、台座７５Ｂを含まなくてもよい。
　例示したスペーサ構造においては、スロット基板２０５がフォトスペーサ５９ａを有するが、本発明の実施形態による走査アンテナが有するスペーサ構造は、これに限られない。ＴＦＴ基板１０５がフォトスペーサを有していてもよい。ＴＦＴ基板１０５が有するフォトスペーサは、例えば、第２絶縁層１７上に形成された有機絶縁層をパターニングすることによって形成される。ＴＦＴ基板１０５の表面の凹凸（段差）の程度が、スロット基板２０５の表面の凹凸（段差）の程度よりも小さい場合、スロット基板２０５上にフォトスペーサを形成するよりもＴＦＴ基板１０５上にフォトスペーサを形成する方が容易であることがある。ＴＦＴ基板１０５およびスロット基板２０５の表面の凹凸（段差）の程度は、それぞれ、主に、パッチメタル層の厚さおよびスロット電極を構成する金属層（例えば、Ｃｕ層またはＡｌ層）の厚さによって決まる。
　スペーサ構造体７５の周りでは、液晶分子の配向に乱れが生じることがある。ＬＣＤパネルにおいては、液晶分子の配向の乱れによる表示品位の低下を抑制するために、スペーサをブラックマトリクス（遮光層）に重なるように配置し、ブラックマトリクスで液晶分子の配向の乱れが生じ得る部分を覆うことが多い。
　これに対して、走査アンテナにおいては、表示品位の低下という問題は生じないが、スペーサ構造体７５による液晶分子の配向の乱れが生じる場所によっては、各アンテナ単位領域Ｕにおけるマイクロ波の位相の制御の精度が低下するおそれがある。従って、走査アンテナの動作に影響を及ぼさないためには、スペーサ構造体は、走査アンテナ１０００の法線方向から見たとき、スロット５７およびその周辺領域と重ならず、パッチ電極１５およびその周辺領域と重ならないことが好ましい。例えば、第１誘電体基板１の法線方向から見たとき、複数のスロット５７のそれぞれのエッジからの距離がｄｓ以内である領域を第１領域Ｒｐ１とし、複数のパッチ電極１５のそれぞれのエッジからの距離がｄｐ以内である領域を第２領域Ｒｐ２とする。第１領域Ｒｐ１および第２領域Ｒｐ２は、図２２において点線で表示している。複数のスペーサは、第１誘電体基板１の法線方向から見たとき、第１領域Ｒｐ１および／または第２領域Ｒｐ２と重ならないことが好ましい。距離ｄｓは例えば０．３ｍｍであり、距離ｄｐは例えば０．３ｍｍである。
　スペーサ構造体７５を第１領域Ｒｐ１および／または第２領域Ｒｐ２と重ならないように配置することによって、走査アンテナの動作に影響を及ぼすことなく、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを均一に保つことができる。パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを測定した結果を後に示す（図２３）。パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣが均一に制御されるので、各アンテナ単位領域Ｕにおいてマイクロ波の位相を精度良く制御することができる。パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣは、例えば、設計値（例えば５μｍ）に対して±５％の範囲内にあるように制御されていることが好ましい。
　図２１に示すように、スペーサ構造体７５の配置（位置および密度）は、例えば第１領域Ｒｐ１および／または第２領域Ｒｐ２と重ならない限り、任意であってよい。スペーサ構造体７５が有するゲートメタル層の一部Ｍ１は、ゲート電極３、ゲートバスラインＧＬおよびＣＳバスラインＣＬとは別に形成されていることが好ましい。同様に、スペーサ構造体７５が有するソースメタル層の一部Ｍ２は、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬとは別に形成されていることが好ましい。このように形成することによって、スペーサ構造体７５の高さを均一に制御し易くなる。スペーサ構造体７５が有するゲートメタル層の一部Ｍ１は、補助容量ＣＳとも別に形成されていることがさらに好ましい。なお、スペーサ構造体７５が有するパッチメタル層の一部Ｍ３は、パッチ電極１５およびパッチ接続部１５ｐとは別に形成されている。
　非送受信領域Ｒ２においては、スペーサ構造体７５を設ける場所について、避けるべき場所はないので、例えば一定の間隔でスペーサを設ければよい。
　送受信領域Ｒ１におけるスペーサ構造体７５の配置密度（第１誘電体基板１の法線方向から見たときの単位面積当たりのスペーサ構造体７５の面積の割合）は、例えば０．０５％以上０．６％以下であればよい。パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さを均一に保つ観点からは、送受信領域Ｒ１におけるスペーサ構造体７５の配置密度を例えば０．３５％以上とすることが好ましい。なお、配置密度の算出に当たり、スペーサ構造体７５の面積は、フォトスペーサ５９ａの面積（第１誘電体基板１の法線方向から見たときの面積）とする。スペーサ構造体７５の台座７５Ｂは、フォトスペーサ５９ａの配置の容易さを考慮して大きめに作ることが好ましく、スペーサ構造体７５のスペーサとしての機能はフォトスペーサ５９ａに依存するからである。
　フォトスペーサ５９ａは、第１誘電体基板１の法線方向から見たとき、例えば直径が３０μｍの円形状である。フォトスペーサ５９ａの形状が円でない場合には、面積円相当直径が３０μｍであればよい。以下に説明するように、このような形状および大きさを有するフォトスペーサ５９ａによって、走査アンテナ１０００の液晶層ＬＣの厚さｄＬＣを効果的に均一に制御することができる。
　上述したように、ＬＣＤパネルにおいては、スペーサによる液晶分子の配向の乱れに起因して表示品位が低下するという問題が生じ得る。ＬＣＤパネルにおいて、基板面の法線方向から見たときのスペーサは、例えば直径が５μｍ～１０μｍの円形状である。走査アンテナにおいては、表示品位の低下という問題は生じないので、スペーサ構造体７５は、走査アンテナの動作に影響を及ぼさない限り、送受信領域Ｒ１および非送受信領域Ｒ２の任意の場所に設けることができる。例えば、基板面の法線方向から見たとき、スペーサが第１領域Ｒｐ１および／または第２領域Ｒｐ２と重ならない限り、基板面の法線方向から見たときのスペーサ構造体７５の大きさは制限されない。従って、走査アンテナにおいては、ＬＣＤパネルに比べて、基板面の法線方向から見たときのスペーサ構造体７５の大きさを大きくすることができる。これにより、液晶層ＬＣの厚さをより均一に保つことができるという効果が得られる。
　第１誘電体基板１の法線方向から見たとき、パッチメタル層の一部Ｍ３は、例えば直径が５０μｍの円形状であり、ソースメタル層の一部Ｍ２は、例えば直径が６０μｍの円形状であり、ゲートメタル層の一部Ｍ１は、例えば直径が７０μｍの円形状である。第１誘電体基板１の法線方向から見たとき、ソースメタル層の一部Ｍ２は、パッチメタル層の一部Ｍ３よりも大きいことが好ましい。第１誘電体基板１の法線方向から見たとき、ゲートメタル層の一部Ｍ１は、ソースメタル層の一部Ｍ２よりも大きいことが好ましい。
　ＴＦＴ基板とスロット基板との間に設けられた複数のスペーサ構造体７５は、ＴＦＴ基板とスロット基板との間の距離を規定する複数の第１スペーサ構造体と、複数の第１スペーサ構造体よりも低い複数の第２スペーサ構造体とを含んでいてもよい。第２スペーサ構造体の高さは、第１スペーサ構造体の高さよりも、例えば０．２μｍ以上０．５μｍ以下（例えば０．３μｍ）小さい。第１スペーサ構造体は、液晶層の厚さを制御するスペーサ構造体であり、上述のスペーサ構造体７５は、第１スペーサ構造体である。第１スペーサ構造体に加えて、第２スペーサ構造体を設けると、ＬＣＤパネルにおいて知られているように、以下のような効果を得られる。
　耐荷重特性を向上させるためにスペーサの配置密度（単位面積当たりのスペーサの数）を高くすると、低温発泡（真空気泡）が発生しやすくなるという問題がある。第１スペーサ構造体に加えて第２スペーサ構造体を設けることによって、実効的なスペーサ密度をあまり上げずに、低温発泡を抑制することができる。すなわち、通常の状態（室温付近で荷重が無い状態）の液晶層の厚さは、第１スペーサ構造体のみで制御されるので、実効的なスペーサ密度は第１スペーサ構造体のみで規定される。低温において、液晶材料が収縮すると、第１スペーサ構造体が変形し、第２スペーサ構造体が液晶層の厚さを保持するように作用する。このように、液晶層の厚さが、液晶材料の収縮に追従しやすいので、低温発泡の発生を抑制することができる。また、荷重が加わって液晶層の厚さが狭くなったときには、第１スペーサ構造体および第２スペーサ構造体の両方で液晶層の厚さが保持される（このときの実効的なスペーサ密度は第１スペーサ構造体および第２スペーサ構造体の両方で規定される）ので、高い耐荷重特性を実現できる。例えば、船舶、航空機、自動車などの移動体に搭載された走査アンテナの環境温度は変動する。また、走査アンテナの保管状態によっても環境温度は異なる。例えば、－２５℃あるいは－４０℃において、低温発泡が起こらないように、第２スペーサ構造体を設けることが好ましい。
　第２スペーサ構造体は、例えば、フォトスペーサ５９ａを形成する工程で、ハーフトーン露光などの方法によって、第１スペーサ構造体７５に含まれるフォトスペーサ５９ａよりも高さが低いフォトスペーサを形成することによって得ることができる。あるいは、第１スペーサ構造体７５に含まれる台座７５Ｂよりも低い台座を形成し、フォトスペーサの高さは同じにしてもよい。勿論、両方を併用してもよい。
　複数のスペーサ構造体７５が、複数の第１スペーサ構造体と、複数の第２スペーサ構造体とを含むとき、送受信領域Ｒ１における第１スペーサ構造体の配置密度は、例えば０．０５％以上０．５％以下であり、送受信領域Ｒ１における第２スペーサ構造体の配置密度は、例えば０．０５％以上０．５％以下である。第２スペーサ構造体の配置密度は、第１スペーサ構造体の配置密度と同じであってもよいし、第１スペーサ構造体の配置密度よりも高くてもよい。送受信領域Ｒ１における第１スペーサ構造体の配置密度を１とすると、送受信領域Ｒ１における第２スペーサ構造体の配置密度は、例えば１以上１０以下である。これに対して、複数のスペーサ構造体７５が、複数の第２スペーサ構造体を含まないとき、送受信領域Ｒ１における第１スペーサ構造体の配置密度は、例えば０．２％以上０．６％以下である。
　パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを均一に制御するという観点からは、送受信領域Ｒ１だけでなく、非送受信領域Ｒ２にも第１スペーサ構造体７５を設けることが好ましい。非送受信領域Ｒ２における第１スペーサ構造体７５の配置密度は、例えば０．０５％以上０．６％以下とすることができる。非送受信領域Ｒ２における第１スペーサ構造体７５の配置密度を例えば０．３５％以上とすることが好ましい。非送受信領域Ｒ２における第１スペーサ構造体７５の配置密度は、送受信領域Ｒ１における第１スペーサ構造体７５の配置密度と同じであってもよいし、異なってもよい。非送受信領域Ｒ２におけるスペーサ構造体７５の位置は、特に制限されず、任意であってよい。スペーサ構造体７５は、シール部７３の内側に形成されていてもよいし、シール部７３に覆われていてもよいし、シール部７３の外側に形成されていてもよい。
　非送受信領域Ｒ２においても、送受信領域Ｒ１と同様に、第１スペーサ構造体に加えて第２スペーサ構造体を設けることができる。非送受信領域Ｒ２における第２スペーサ構造体の配置密度は、例えば０．０５％以上０．５％以下である。非送受信領域Ｒ２における第１スペーサ構造体の配置密度を１とすると、非送受信領域Ｒ２における第２スペーサ構造体の配置密度は、例えば１以上１０以下である。非送受信領域Ｒ２において複数の第２スペーサ構造体が設けられていないときは、非送受信領域Ｒ２における第１スペーサ構造体の配置密度は、例えば０．２％以上０．６％以下である。
　図２３に、ＴＦＴ基板１０５を有する走査アンテナにおいて、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さを測定した結果を示す。図２３は、走査アンテナの送受信領域Ｒ１を４つに分割した部分の内の１つについて、パッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣを測定した結果（単位：μｍ）を示す図である。用いた走査アンテナは、送受信領域Ｒ１に第１スペーサ構造体（配置密度：０．３５％）を有し、第２スペーサ構造体は有しない。各数値は、互いに隣接する９個のアンテナ単位領域Ｕにおける測定結果を平均することによって得た。各数値は、アンテナ単位領域Ｕの走査アンテナ部分の送受信領域Ｒ１における位置に対応して記載している。
　各アンテナ単位領域Ｕにおけるパッチ電極１５とスロット電極５５との間の液晶層ＬＣの厚さｄＬＣは、以下のようにして得た。ＴＦＴ基板１０５（ゲートメタル層、ソースメタル層およびパッチメタル層のいずれとも重ならない部分）とスロット電極５５との間の液晶層ＬＣの厚さを、リタデーションを測定することによって求め、パッチ電極１５の厚さ（測定値）およびスロット電極５５の厚さ（測定値）を差し引くことによって得た。
　図２３に示す液晶層ＬＣの厚さｄＬＣについて得られた値の内、最小値は５．１２μｍであり、最大値は５．３３μｍであり、全ての値の平均値は５．２４μｍであった。結果は０．２４μｍの範囲内に存在しており、平均値に対する変動範囲の割合（０．２４／５．２４）は４．０％である。設計値（５μｍ）に対する変動範囲の割合（０．２４／５）は４．８％である。いずれも±５％の範囲内にあるので、精度良く走査アンテナを動作させる程度に、液晶層ＬＣの厚さｄＬＣが均一に制御されていると言える。また、液晶層ＬＣの厚さｄＬＣについて得られた値について、３σは０．１２μｍであった。ここで、ある確率変数が正規分布に従うとき、平均値±３σの範囲に変数が含まれる確率は９９．７％である。液晶層ＬＣの厚さｄＬＣはばらつきが小さいと言える。
　スペーサ構造体７５の配置は上記の例に限られない。例えば、図２４に示すＴＦＴ基板１０５のように一定の間隔（ピッチ）で台座７５Ｂを配置し、台座７５Ｂを含むスペーサ構造体を形成してもよい。台座７５Ｂのピッチは例えば１００μｍである。図２４に示す例では、台座７５Ｂのそれぞれは、ゲートメタル層の一部Ｍ１、ソースメタル層の一部Ｍ２およびパッチメタル層の一部Ｍ３を有する。すなわち、ゲートメタル層の一部Ｍ１、ソースメタル層の一部Ｍ２およびパッチメタル層の一部Ｍ３を一定の間隔で形成する。一定のピッチで台座７５Ｂを配置することによって、台座７５Ｂ、すなわちスペーサ構造体７５の位置を決める設計を効率的に行うことができる。また、一定のピッチでスペーサ構造体７５を配置することによって、液晶層ＬＣの厚さｄＬＣをより均一に制御することができる。
　図２５に示すＴＦＴ基板１０５のように、台座７５Ｂをスペーサ構造体７５が設けられ得る場所の全面に形成してもよい。フォトスペーサ５９ａ（図２５では不図示）は、台座７５Ｂ上の所定の位置に配置する。フォトスペーサ５９ａは、例えば、上述したようにスロット基板２０５上に形成される。そうすると、ＴＦＴ基板とスロット基板とを貼り合わせる際に、台座７５Ｂとフォトスペーサ５９ａとのアライメントずれを考慮する必要がなくなるという利点が得られる。
　本発明による実施形態は、例えば、移動体（例えば、船舶、航空機、自動車）に搭載される衛星通信や衛星放送用の走査アンテナおよびその製造に用いられる。
１　　　　：誘電体基板
２　　　　：下地絶縁膜
３　　　　：ゲート電極
４　　　　：ゲート絶縁層
５　　　　：半導体層
６Ｄ　　　：ドレインコンタクト層
６Ｓ　　　：ソースコンタクト層
７Ｄ　　　：ドレイン電極
７Ｓ　　　：ソース電極
７ｐ　　　：ソース接続配線
１１　　　：第１絶縁層
１５　　　：パッチ電極
１５ｐ　　：パッチ接続部
１７　　　：第２絶縁層
１８ｇ、１８ｓ、１８ｐ　　：開口部
１９ｇ　　：ゲート端子用上部接続部
１９ｐ　　：トランスファー端子用上部接続部
１９ｓ　　：ソース端子用上部接続部
２１　　　：アライメントマーク
２３　　　：保護導電層
５１　　　：誘電体基板
５２　　　：第３絶縁層
５４　　　：誘電体層（空気層）
５５　　　：スロット電極
５５Ｌ　　：下層
５５Ｍ　　：主層
５５Ｕ　　：上層
５５ｃ　　：コンタクト面
５７　　　：スロット
５８　　　：第４絶縁層
５９ａ　　：フォトスペーサ
６０　　　：上部接続部
６５　　　：反射導電板
６８　　　：ヒーター用抵抗膜
７０　　　：給電装置
７１　　　：導電性ビーズ
７２　　　：給電ピン
７３　　　：シール部
７５　　　：スペーサ構造体
７５Ｂ　　：スペーサ構造体の台座
１０１、１０２、１０３、１０４、１０５　　：ＴＦＴ基板
２０１、２０３、２０５　　：スロット基板
１０００　：走査アンテナ
ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５、ＣＨ６　　：コンタクトホール
ＧＤ　　　：ゲートドライバ
ＧＬ　　　：ゲートバスライン
ＧＴ　　　：ゲート端子部
ＳＤ　　　：ソースドライバ
ＳＬ　　　：ソースバスライン
ＳＴ　　　：ソース端子部
ＰＴ　　　：トランスファー端子部
ＩＴ　　　：端子部
ＬＣ　　　：液晶層
Ｒ１　　　：送受信領域
Ｒ２　　　：非送受信領域
Ｒｓ　　　：シール領域
Ｕ　　　　：アンテナ単位、アンテナ単位領域

Claims (13)

  1. 　複数のアンテナ単位が配列された走査アンテナであって、
    　第１誘電体基板と、前記第１誘電体基板に支持された複数のＴＦＴと、複数のゲートバスラインと、複数のソースバスラインと、複数のパッチ電極とを有するＴＦＴ基板と、
    　第２誘電体基板と、前記第２誘電体基板の第１主面上に形成されたスロット電極とを有するスロット基板と、
    　前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、
    　前記ＴＦＴ基板と前記スロット基板との間の距離を規定する複数の第１スペーサ構造体を含む複数のスペーサ構造体と、
    　前記第２誘電体基板の前記第１主面と反対側の第２主面に誘電体層を介して対向するように配置された反射導電板とを有し、
    　前記スロット電極は、前記複数のパッチ電極に対応して配置された複数のスロットを有し、
    　前記第１誘電体基板の法線方向から見たとき、前記複数のスロットのそれぞれのエッジからの距離が０．３ｍｍ以内である領域を第１領域とし、前記複数のパッチ電極のそれぞれのエッジからの距離が０．３ｍｍ以内である領域を第２領域とすると、前記複数のスペーサ構造体は、前記第１領域および／または前記第２領域と重ならない、走査アンテナ。
  2. 　複数のアンテナ単位が配列された走査アンテナであって、
    　第１誘電体基板と、前記第１誘電体基板に支持された複数のＴＦＴと、複数のゲートバスラインと、複数のソースバスラインと、複数のパッチ電極とを有するＴＦＴ基板と、
    　第２誘電体基板と、前記第２誘電体基板の第１主面上に形成されたスロット電極とを有するスロット基板と、
    　前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、
    　前記ＴＦＴ基板と前記スロット基板との間の距離を規定する複数の第１スペーサ構造体を含む複数のスペーサ構造体と、
    　前記第２誘電体基板の前記第１主面と反対側の第２主面に誘電体層を介して対向するように配置された反射導電板とを有し、
    　前記スロット電極は、前記複数のパッチ電極に対応して配置された複数のスロットを有し、
    　前記スロット基板または前記ＴＦＴ基板は、複数のフォトスペーサを有し、
    　前記複数のフォトスペーサは、前記第１誘電体基板の法線方向において２μｍ以上５μｍ以下の高さを有するフォトスペーサを含み、
    　前記複数の第１スペーサ構造体は、前記複数のフォトスペーサのいずれかを含むスペーサ構造体を含む、走査アンテナ。
  3. 　前記複数の第１スペーサ構造体は、前記複数のパッチ電極を含む第１金属層の一部を含む第１スペーサ構造体を含む、請求項１または２に記載の走査アンテナ。
  4. 　前記複数の第１スペーサ構造体は、前記複数のＴＦＴのゲート電極および前記複数のゲートバスラインを含む第２金属層の一部を含む第１スペーサ構造体を含む、請求項１から３のいずれかに記載の走査アンテナ。
  5. 　前記複数の第１スペーサ構造体は、前記複数のＴＦＴのソース電極および前記複数のソースバスラインを含む第３金属層の一部を含む第１スペーサ構造体を含む、請求項１から４のいずれかに記載の走査アンテナ。
  6. 　前記複数のアンテナ単位によって画定される送受信領域と、前記送受信領域の周辺の非送受信領域とを備え、
    　前記複数の第１スペーサ構造体は、前記送受信領域にある第１スペーサ構造体と、前記非送受信領域にある第１スペーサ構造体とを含み、
    　前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．６％以下である、請求項１から５のいずれかに記載の走査アンテナ。
  7. 　前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．６％以下である、請求項６に記載の走査アンテナ。
  8. 　前記複数のスペーサ構造体は、前記複数の第１スペーサ構造体よりも低い複数の第２スペーサ構造体をさらに含む、請求項１から７のいずれかに記載の走査アンテナ。
  9. 　前記複数の第２スペーサ構造体は、前記複数の第１スペーサ構造体の高さよりも０．２μｍ以上０．５μｍ以下小さい高さを有する第２スペーサ構造体を含む、請求項８に記載の走査アンテナ。
  10. 　前記複数のアンテナ単位によって画定される送受信領域と、前記送受信領域の周辺の非送受信領域とを備え、
    　前記複数の第１スペーサ構造体は、前記送受信領域にある第１スペーサ構造体と、前記非送受信領域にある第１スペーサ構造体とを含み、
    　前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．５％以下である、請求項８または９に記載の走査アンテナ。
  11. 　前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合は、０．０５％以上０．５％以下である、請求項１０に記載の走査アンテナ。
  12. 　前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合を１とすると、前記送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第２スペーサ構造体の面積の割合は、１以上１０以下である、請求項１０または１１に記載の走査アンテナ。
  13. 　前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第１スペーサ構造体の面積の割合を１とすると、前記非送受信領域における、前記第１誘電体基板の法線方向から見たときの単位面積当たりの前記複数の第２スペーサ構造体の面積の割合は、１以上１０以下である、請求項１０から１２のいずれかに記載の走査アンテナ。
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