WO2017130776A1 - 半導体装置およびその製造方法 - Google Patents

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貴翁 斉藤
庸輔 神崎
中澤　淳
一篤 伊東
誠二 金子
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シャープ株式会社
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    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • the active matrix substrate includes, for example, a thin film transistor (hereinafter, “TFT”) as a switching element for each pixel.
  • TFT thin film transistor
  • pixel TFT a thin film transistor
  • amorphous TFTs using an amorphous silicon film as an active layer and crystalline silicon TFTs using a crystalline silicon film such as a polycrystalline silicon film as an active layer have been widely used as pixel TFTs.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the pixel TFT and the TFT constituting the driving circuit (circuit TFT) can be formed using the same semiconductor film.
  • this semiconductor film for example, a polycrystalline silicon film having a high field effect mobility is used.
  • oxide semiconductor instead of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT. It has also been proposed to use an In—Ga—Zn—O-based semiconductor containing indium, gallium, zinc, and oxygen as main components as an oxide semiconductor. Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area. Therefore, the pixel TFT and the circuit TFT can be formed over the same substrate using the oxide semiconductor film.
  • Patent Document 1 discloses an active matrix liquid crystal panel including an oxide semiconductor TFT as a pixel TFT and a TFT (for example, a crystalline silicon TFT) having a non-oxide semiconductor film as an active layer as a circuit TFT. Disclosure.
  • the source and drain electrodes of the crystalline silicon TFT and the oxide semiconductor TFT are formed using the same conductive film as the source bus line, and protective insulation is provided so as to cover these electrodes. A film is formed.
  • detection electrodes of the touch sensor may be provided on the active matrix substrate (for example, Patent Document 2).
  • the active matrix substrate disclosed in Patent Document 1 has a problem that the parasitic capacitance between the source bus line and the gate bus line is increased.
  • a driving wiring for driving the touch sensor is formed on the active matrix substrate. That is, it is necessary to form a wiring layer different from the gate electrode, source and drain electrodes of the oxide semiconductor TFT on the substrate. For this reason, it is difficult to apply the configuration of the active matrix substrate disclosed in Patent Document 1 to an in-cell touch panel display device as it is.
  • the present inventor examined a configuration that can reduce parasitic capacitance and can be applied to, for example, an in-cell touch panel display device.
  • an active matrix substrate it has been found that with such an active matrix substrate, it is difficult to form a contact portion for connecting an oxide semiconductor TFT or a crystalline silicon TFT and a predetermined wiring by a simple process. Details will be described later.
  • One embodiment of the present invention has been made in view of the above circumstances, and provides a semiconductor device having an oxide semiconductor TFT and a crystalline silicon TFT on the same substrate and having excellent contact characteristics.
  • a semiconductor device includes a substrate, and a first thin film transistor and a second thin film transistor supported by the substrate, wherein the first thin film transistor includes a first gate electrode, a crystalline silicon semiconductor layer, A first gate insulating layer disposed between the first gate electrode and the crystalline silicon semiconductor layer; and a first source electrode and a first drain electrode electrically connected to the crystalline silicon semiconductor layer.
  • the second thin film transistor includes a second gate electrode, an oxide semiconductor layer, a second gate insulating layer disposed between the second gate electrode and the oxide semiconductor layer, and the oxide semiconductor layer. A second source electrode and a second drain electrode which are electrically connected, and the first source electrode and the first drain electrode are connected to the crystalline silicon semiconductor.
  • the crystalline silicon semiconductor is provided in a first source contact hole and a first drain contact hole provided on the first layer via a first interlayer insulating layer and formed in the first interlayer insulating layer, respectively.
  • the second source electrode is electrically connected to a wiring formed of the same conductive film as the first source electrode and the first drain electrode, and the wiring is connected to the second source. And is in contact with the second source electrode in a second contact hole provided on the electrode through a second interlayer insulating layer and including an opening formed in the second interlayer insulating layer,
  • the two source electrodes have a laminated structure including a main layer and an upper layer disposed on the main layer, and the upper layer has a first opening portion below the opening of the second interlayer insulating layer. And the main layer is second open. Has a part or recess, when viewed from the normal direction of the substrate, the second opening or the recess is larger than the first opening.
  • a side surface of the second opening or the recess of the main layer is not in contact with the wiring.
  • the wiring is in contact with a side surface of the first opening in the upper layer.
  • the semiconductor device further includes a conductive layer formed from the conductive film and positioned in the second opening or the recess, and the conductive layer is electrically separated from the wiring.
  • the main layer has the recess
  • the first opening in the upper layer exposes at least a part of the bottom surface of the recess
  • the wiring has the second contact hole. In contact with the bottom surface of the recess.
  • the second source electrode further includes a lower layer located on the substrate side of the main layer, the main layer has the second opening, and the second opening is one of the lower layers.
  • the wiring is in contact with the exposed portion of the lower layer in the second contact hole.
  • a side surface of the first opening in the upper layer is not in contact with the wiring.
  • the upper layer is made of a material having a lower etching rate with respect to hydrofluoric acid than the main layer.
  • the main layer includes Al or Cu.
  • the upper layer includes Ti or Mo.
  • the first thin film transistor has a top gate structure
  • the second thin film transistor has a bottom gate structure
  • the first gate electrode and the second gate electrode are provided in the same layer
  • the first interlayer insulating layer includes the first gate insulating layer, the second gate insulating layer, and the second interlayer insulating layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may include a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • the second thin film transistor is a channel etch type.
  • a method of manufacturing a semiconductor device includes a first thin film transistor having a crystalline silicon semiconductor layer as an active layer and a second thin film transistor having an oxide semiconductor layer as an active layer on a substrate, A method of manufacturing a semiconductor device in which a first thin film transistor is disposed in a first TFT formation region and the second thin film transistor is disposed in a second TFT formation region, and (A) the crystalline silicon is disposed in the first TFT formation region.
  • a semiconductor layer and a first interlayer insulating layer covering the crystalline silicon semiconductor layer are formed, and a source electrode and a drain electrode of the second thin film transistor, and the source electrode and the drain electrode are formed in the second TFT formation region.
  • the second opening or the recess is larger than the first opening when viewed from the normal direction of the substrate.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may include a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • the second thin film transistor has a channel etch structure.
  • the semiconductor device further includes a drive wiring for an in-cell touch panel, and the drive wiring for the in-cell touch panel is formed of the same conductor film as the wiring.
  • An in-cell touch panel display device includes any one of the semiconductor devices described above.
  • a semiconductor device having an oxide semiconductor TFT and a crystalline silicon TFT on the same substrate and having excellent contact characteristics can be realized.
  • FIG. 1A is sectional drawing of the crystalline silicon TFT101 and the oxide semiconductor TFT102 in the semiconductor device of 1st Embodiment, respectively, (c) and (d) are respectively crystalline silicon TFT101.
  • 2 is a plan view of an oxide semiconductor TFT 102.
  • FIGS. 7A to 7C are schematic enlarged cross-sectional views for explaining a method of forming a second contact portion in the semiconductor device of the first embodiment.
  • FIGS. 5A to 5F are process cross-sectional views for explaining a method for manufacturing the crystalline silicon TFT 101 and the oxide semiconductor TFT 102 in the first embodiment.
  • FIG. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the crystalline silicon TFT 101 and the oxide semiconductor TFT 102 in the first embodiment.
  • 6 is an enlarged cross-sectional view illustrating a second contact portion in a semiconductor device according to a second embodiment
  • FIG. (A) And (b) is an expanded sectional view which shows the other example of the 2nd contact part in the semiconductor device of 2nd Embodiment, respectively.
  • FIG. 10 is an enlarged cross-sectional view illustrating a second contact portion in a semiconductor device according to a third embodiment. It is an expanded sectional view showing other examples of the 2nd contact part in the semiconductor device of a 3rd embodiment.
  • FIG. 1 It is an expanded sectional view showing other examples of the 2nd contact part in the semiconductor device of a 1st embodiment.
  • (A) And (b) is sectional drawing and a top view which illustrate a part of display area in the active matrix substrate for in-cell touch panel type display devices, respectively.
  • (A)-(c) is process sectional drawing which shows the process of the reference example which forms an oxide semiconductor TFT and a crystalline silicon TFT on the same board
  • (A)-(c) is an expanded sectional view which respectively shows the formation method of the 2nd contact part in a reference example.
  • the present inventor has repeatedly studied the configuration of an active matrix substrate that includes a crystalline silicon TFT and an oxide semiconductor TFT on the same substrate and can also be applied to, for example, an in-cell touch panel display device. .
  • the inventors have arrived at a structure in which a wiring layer is formed on the insulating protective film covering the oxide semiconductor TFT using a conductive film different from the source and drain electrodes of the oxide semiconductor TFT.
  • the source bus line is provided in the wiring layer, the parasitic capacitance between the source bus line and the gate bus line can be reduced.
  • the source and drain electrodes of the crystalline silicon TFT are formed in the wiring layer, the number of steps for forming the contact hole may be reduced.
  • the contact portion (first contact portion) that connects the crystalline silicon semiconductor layer and the source and drain electrodes in the wiring layer, the source electrode of the oxide semiconductor TFT, and the wiring layer in the wiring layer It has been found that good contact characteristics may not be obtained in both the contact portion (second contact portion) connecting to the source wiring.
  • 11 (a) to 11 (c) are process cross-sectional views showing processes of a reference example in which an oxide semiconductor TFT and a crystalline silicon TFT are formed on the same substrate, respectively.
  • a method of forming a crystalline silicon semiconductor TFT 1001 having a top gate structure and a top contact type oxide semiconductor TFT 1002 having a bottom gate structure on the substrate 11 is exemplified.
  • the crystalline silicon semiconductor layer 13 and the first layer that covers the crystalline silicon semiconductor layer 13 are formed.
  • An insulating layer, a first gate electrode 15 disposed on the first insulating layer, and an insulating layer 21 covering the first gate electrode 15 are formed.
  • the second gate electrode 17, the second insulating layer 19 covering the second gate electrode 17, and the second insulating layer 19 are disposed.
  • An oxide semiconductor TFT 1002 having the oxide semiconductor layer 23 and the second source electrode 25S and the second drain electrode 25D in contact with the oxide semiconductor layer 23 is formed.
  • a third insulating layer 27 is formed on the oxide semiconductor TFT 1002.
  • the insulating layers 14, 21, and 27 are etched using a resist mask (not shown).
  • a resist mask not shown.
  • CH1d (may be collectively referred to as “first contact hole CH1”) is formed, and the second contact hole CH2 that exposes a part of the second source electrode 25S to the third insulating layer 27 in the second TFT formation region.
  • the first source electrode 31 and the first drain electrode 33 of the crystalline silicon TFT 1001 and the wiring 35 of the oxide semiconductor TFT 1002 are formed using the same conductive film. .
  • the first source electrode 31 and the first drain electrode 33 are in contact with the crystalline silicon semiconductor layer 13 in the first source contact hole CH1s and the first drain contact hole CH1d, respectively.
  • the wiring 35 is in contact with the oxide semiconductor layer 23 in the second contact hole CH2. In this way, a semiconductor device is obtained.
  • connection portion between the first source electrode 31 and the first drain electrode 33 and the crystalline silicon semiconductor layer 13 in the first contact hole CH1 is referred to as a “first contact portion”
  • second contact hole CH2 is in the second contact hole CH2.
  • a connection portion between the wiring 35 and the source electrode 25S in FIG. 5 is referred to as a “second contact portion”.
  • the second source electrode 25S (typically a metal electrode) exposed by the second contact hole CH2 is also exposed to the HF solution at the same time, and the second source electrode 25S may be etched.
  • FIG. 12A to 12C are process cross-sectional views for explaining a method of manufacturing a semiconductor device as a reference example in the case where a cleaning process is performed, and an enlarged view of a second contact portion.
  • FIG. 12A corresponds to the step shown in FIG.
  • an opening 27p exposing a part of the second source electrode 25S is formed in the third insulating layer 27.
  • the crystalline silicon exposed in the first contact hole CH1 is cleaned using HF liquid.
  • the second source electrode 25S exposed through the opening 27p is also exposed to the HF liquid.
  • an opening 25p is formed in the second source electrode 25S. If the second source electrode 25S is a metal electrode such as Al or Cu, the opening 25p may be larger than the opening 27p of the third insulating layer 27 when viewed from the normal direction of the substrate.
  • the wiring 35 is disposed on the third insulating layer 27 and on the side surface of the third insulating layer 27 and does not contact the second source electrode 25S.
  • the conductive film part 35 a may be located in the opening of the second source electrode 25 ⁇ / b> S while being separated from the wiring 35.
  • the present inventor has found a configuration in which good contact characteristics can be obtained even when the second source electrode 25S is etched by a cleaning process or the like, and has arrived at the present invention.
  • crystalline silicon TFT refers to a TFT having an active region (region in which a channel is formed) mainly containing crystalline silicon, such as a crystalline silicon TFT, a single crystal silicon TFT, etc. including.
  • Oxide semiconductor TFT refers to a TFT having an active region mainly containing an oxide semiconductor.
  • the semiconductor device according to the embodiment of the present invention only needs to include an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate, such as a circuit substrate such as an active matrix substrate, a liquid crystal display device, and an organic EL.
  • Various display devices such as display devices, image sensors, electronic devices, etc. are widely included.
  • the semiconductor device of this embodiment has the same configuration as the semiconductor device of the reference example described above with reference to FIG. However, the structure of the second source electrode 25S is different from the structure of the second contact portion.
  • FIGS. 1A and 1B are cross-sectional views of the crystalline silicon TFT 101 and the oxide semiconductor TFT 102 in the semiconductor device of this embodiment, respectively.
  • FIGS. 1C and 1D are FIGS. It is a top view of (a) and (b).
  • FIG. 1 the same components as those in the semiconductor device of the reference example (FIG. 11) are denoted by the same reference numerals.
  • the semiconductor device of this embodiment includes a substrate 11, a crystalline silicon TFT 101 (also referred to as “first thin film transistor”) and an oxide semiconductor TFT 102 (also referred to as “second thin film transistor”) supported by the substrate 11. .
  • the crystalline silicon TFT 101 overlaps the crystalline silicon semiconductor layer 13 and at least a part of the crystalline silicon semiconductor layer 13 via the first insulating layer 14.
  • the first gate electrode 15 is disposed, and the first source electrode 31 and the first drain electrode 33 are electrically connected to the crystalline silicon semiconductor layer 13.
  • the first source electrode 31 and the first drain electrode 33 are provided on the crystalline silicon semiconductor layer 13 via the first interlayer insulating layer L1.
  • the crystalline silicon semiconductor layer 13 includes a channel region 13c and a source region 13s and a drain region 13d disposed on both sides of the channel region 13c.
  • the crystalline silicon TFT 101 may have a top gate structure.
  • the first insulating layer 14 is formed so as to cover the crystalline silicon semiconductor layer 13, and the first gate electrode 15 is disposed on the first insulating layer 14.
  • the first gate electrode 15 is disposed so as to overlap the channel region 13 c of the crystalline silicon semiconductor layer 13 with the first insulating layer 14 interposed therebetween.
  • the crystalline silicon semiconductor layer 13 and the first gate electrode 15 are covered with an insulating layer 21.
  • the first source contact hole CH1s and the first drain contact hole CH1d reaching the crystalline silicon semiconductor layer 13 are formed.
  • the first source electrode 31 is disposed on the insulating layer 21 and in the first source contact hole CH1s, and contacts the crystalline silicon semiconductor layer 13 in the first source contact hole CH1s.
  • the first drain electrode 33 is disposed on the insulating layer 21 and in the first drain contact hole CH1d, and contacts the crystalline silicon semiconductor layer 13 in the first drain contact hole CH1d.
  • an insulating layer here, the first insulating layer that is located between the crystalline silicon semiconductor layer 13 and the first source electrode 31 and the first drain electrode 33 and in which the first contact hole CH1 is formed. 14 and insulating layer 21) are referred to as "first interlayer insulating layer L1".
  • the oxide semiconductor TFT 102 is disposed so as to overlap with the oxide semiconductor layer 23 and at least a part of the oxide semiconductor layer 23 with the second insulating layer 19 interposed therebetween.
  • the second gate electrode 17 and the second source electrode 25S and the second drain electrode 25D electrically connected to the oxide semiconductor layer 23 are provided.
  • the second source electrode 25S has a laminated structure including a main layer 25m and an upper layer 25u disposed on the main layer 25m.
  • the second drain electrode 25D may also have a similar stacked structure.
  • the materials of the upper layer 25u and the main layer 25m are selected so that the etching rate of the upper layer 25u with respect to the HF liquid is smaller than that of the main layer 25m.
  • the main layer 25m may include, for example, Al or Cu.
  • the upper layer 25u may contain Ti or Mo, for example.
  • the main layer 25m is made of a material having a lower electrical resistance than the upper layer 25u, and may be thicker than the upper layer 25u.
  • the oxide semiconductor TFT 102 may have a bottom gate structure.
  • the second gate electrode 17 is formed on the first insulating layer 14.
  • the second gate electrode 17 is covered with a second insulating layer 19, and an oxide semiconductor layer 23 is formed on the second insulating layer 19.
  • the second source electrode 25S and the second drain electrode 25D may be disposed so as to be in contact with the upper surface of the oxide semiconductor layer 23, respectively.
  • a region in contact with the second source electrode 25S in the oxide semiconductor layer 23 is referred to as a source contact region 23s, and a region in contact with the second drain electrode 25D is referred to as a drain contact region 23d.
  • the oxide semiconductor layer 23, the second source electrode 25S, and the second drain electrode 25D are covered with a third insulating layer 27.
  • the second source electrode 25S is electrically connected to a wiring (here, a source bus line) 35 formed of the same conductive film as the first source electrode 31 and the first drain electrode 33 of the crystalline silicon TFT 101 in the second contact portion. It is connected.
  • the wiring 35 is provided on the second source electrode 25S via the third insulating layer 27.
  • the wiring 35 is formed in the second contact hole CH2 including the opening 27p formed in the third insulating layer 27. 2 is in direct contact with the source electrode 25S.
  • an insulating layer herein, the third insulating layer 27 that is located between the oxide semiconductor layer 23 and the wiring 35 and in which the second contact hole CH2 is formed is referred to as a “second interlayer insulating layer L2”. Call it.
  • the second contact hole CH2 includes the opening 27p, the first opening p1 in the upper layer 25u of the source electrode 25S, and the second opening p2 in the main layer 25m.
  • the second opening p2 is larger than the first opening p1.
  • the wiring 35 is in contact with, for example, the side surface of the upper layer 25u in the second contact hole CH2. Thereby, the second source electrode 25S and the wiring 35 are connected.
  • a conductive layer 35a separated from the wiring 35 may be disposed in the second opening p2.
  • FIG. 2A to 2C are schematic enlarged cross-sectional views showing a method for forming the second contact portion.
  • FIG. 2 the same components as those of the semiconductor device of the reference example shown in FIG.
  • the second source electrode 25S of the oxide semiconductor TFT is formed so as to be in contact with the oxide semiconductor layer (not shown) formed on the substrate.
  • the second source electrode 25S has a stacked structure including a main layer (for example, an Al layer) 25m and an upper layer (for example, a Ti layer) 25u disposed on the main layer 25m.
  • a third insulating layer 27 is formed so as to cover the source electrode 25 ⁇ / b> S, and an opening 27 p is formed in the third insulating layer 27.
  • the opening 27p is formed simultaneously with the first contact hole (not shown) of the crystalline silicon TFT.
  • the crystalline silicon exposed through the first contact hole is cleaned with HF solution.
  • the source electrode 25S exposed through the opening 27p of the third insulating layer 27 is also exposed to the HF liquid.
  • the upper layer 25u and the main layer 25m of the source electrode 25S are etched to form the first opening p1 in the upper layer 25u and the second opening p2 in the main layer 25m.
  • These openings p1 and p2 are formed at positions overlapping the openings 27p when viewed from the normal direction of the substrate.
  • the second contact hole CH2 including the opening 27p of the third insulating layer 27, the first opening p1 of the upper layer 25u of the source electrode 25S, and the second opening p2 of the main layer 25m is obtained.
  • the cleaning liquid is not limited to the HF liquid.
  • a solution containing hydrofluoric acid can be used as the cleaning liquid.
  • buffered hydrofluoric acid BHF which is a mixed liquid of hydrofluoric acid and ammonium fluoride solution may be used.
  • the second opening p2 is larger than the first opening p1 when viewed from the normal direction of the substrate 11 due to the difference in etching rate between the main layer 25m and the upper layer 25u.
  • the side surface s1 of the first opening p1 protrudes from the side surface s2 of the second opening p2 into the second contact hole CH2. Therefore, in the second contact portion, the second source electrode 25S has an overhang structure.
  • the side surface s1 of the first opening p1 may be substantially aligned with the side surface of the opening 27p of the third insulating layer 27.
  • a first source electrode is formed by forming a conductive film on the third insulating layer 27, in the first contact hole and in the second contact hole CH2, and patterning the conductive film.
  • a first drain electrode (not shown) and a wiring 35 are formed.
  • the wiring 35 is in contact with the source electrode 25S in the second contact hole CH2.
  • the wiring 35 is disposed so as to be in contact with the upper surface of the third insulating layer 27, the side surface of the third insulating layer 27, and the side surface s1 of the upper layer 25u. In this way, the wiring 35 can be formed so as to be in direct contact with the upper layer 25u of the second source electrode 25S on the side wall (tapered portion) of the second contact hole CH2.
  • the side surface s2 of the main layer 25m may not be in contact with the wiring 35. Further, a part of the conductive film may be disposed in the second opening p2 to form the conductive layer 35a.
  • the conductive layer 35a may be electrically separated from the wiring 35 as shown in FIG. Alternatively, as illustrated in FIG. 9, the conductive layer 35 a is connected to a portion of the conductive film located on the side surface of the third insulating layer 27, and may be a part of the wiring 35.
  • the wiring 35 and the second source electrode 25S can be more reliably connected.
  • the silicon surface can be cleaned using HF liquid, so that good contact characteristics can be obtained.
  • the active matrix substrate disclosed in Patent Document 1 since the insulating layer (the gate insulating layer of the pixel TFT) located between the source bus line and the gate bus line is thin, the parasitic capacitance is increased. There was a problem.
  • the wiring 35 that functions as the source bus line is formed on the third insulating layer 27 (for example, the planarization layer), the parasitic capacitance between the source bus line and the gate bus line is reduced. It becomes possible.
  • FIGS. 4 (a) to 4 (d) are process cross-sectional views showing a method for manufacturing the crystalline silicon TFT 101 and the oxide semiconductor TFT 102, respectively.
  • a base film 12 is formed on a substrate 11, and a crystalline silicon film (here, a polysilicon (p-Si) film) 13 'is formed thereon.
  • a crystalline silicon film here, a polysilicon (p-Si) film
  • various substrates such as a glass substrate, a resin plate, or a resin film can be used.
  • the a-Si film can be formed by a known method such as a plasma CVD (Chemical Vapor Deposition) method or a sputtering method.
  • the a-Si film may be crystallized by, for example, irradiating the a-Si film with excimer laser light 104.
  • the p-Si film 13 ′ is patterned, and an island-like crystalline silicon semiconductor layer (thickness: for example, 30 nm or more and 70 nm or less) 13 is formed in the first TFT formation region.
  • a first insulating layer (thickness: 50 nm or more and 130 nm or less) 14 is formed so as to cover the crystalline silicon semiconductor layer 13.
  • the first insulating layer 14 is not particularly limited, but may mainly include, for example, silicon oxide (SiOx).
  • the first insulating layer 14 functions as a gate insulating layer (first gate insulating layer) of the crystalline silicon TFT 101.
  • the first insulating layer 14 is also extended to the second TFT formation region.
  • the material of the gate electrode film is not particularly limited, and is a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc.
  • a film containing an alloy thereof can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • the patterning method is not particularly limited, and known photolithography and dry etching can be used.
  • impurities are implanted into the crystalline silicon semiconductor layer 13 to form a source region 13s and a drain region 13d.
  • a region of the crystalline silicon semiconductor layer 13 where no impurity is implanted becomes an active region (channel region) 13c.
  • a second insulating layer (thickness: for example, 180 nm or more and 550 nm or less) 19 that covers the first insulating layer 14, the first gate electrode 15, and the second gate electrode 17 is formed.
  • the second insulating layer 19 functions as a gate insulating layer (second gate insulating layer) of the oxide semiconductor TFT 102.
  • membrane can be used.
  • a stacked film having a silicon nitride (SiNx) layer (thickness: 150 nm to 450 nm or less) as a lower layer and a silicon oxide (SiOx) layer (thickness: 30 nm to 100 nm or less) as an upper layer may be used.
  • the second insulating layer 19 may also extend to the first TFT formation region.
  • the oxide semiconductor layer 23 is formed on the second insulating layer 19. Specifically, first, an oxide semiconductor film is formed by, for example, a sputtering method, and the oxide semiconductor film is patterned to obtain the island-shaped oxide semiconductor layer 23.
  • an oxide semiconductor film for example, an In—Ga—Zn—O-based semiconductor film (thickness: 40 nm to 120 nm, for example) may be used.
  • source / drain electrode films are formed on the second insulating layer 19 and the oxide semiconductor layer 23 by, for example, sputtering. Subsequently, the source / drain electrode film is patterned. Thus, the second source electrode 25S and the second drain electrode 25D that are in contact with the upper surface of the oxide semiconductor layer 23 are formed. Portions of the oxide semiconductor layer 23 that are in contact with the second source electrode 25S and the second drain electrode 25D become the source contact region 23s and the drain contact region 23d, respectively. A portion of the oxide semiconductor layer 23 that overlaps with the gate electrode 17 (via the second insulating layer 19) and is located between the source contact region 23s and the drain contact region 23d becomes a channel region 23c.
  • the source / drain electrode film has a stacked structure including a main layer 25m and an upper layer 25u disposed on the main layer 25m.
  • the main layer 25m may be a Cu layer, an Al layer, Cu or an alloy layer containing Al, for example.
  • the materials of the upper layer 25u and the main layer 25m are selected so that the etching rate of the upper layer 25u with respect to the HF liquid is smaller than that of the main layer 25m.
  • the upper layer 25u may be, for example, a Ti layer, a Mo layer, an alloy layer containing Ti or Mo, or the like.
  • the source / drain electrode film may have a laminated structure of three or more layers including the main layer 25m and the upper layer 25u.
  • the thickness of the upper layer 25u is, for example, 15 nm or more and 25 nm or less. If it is 15 nm or more, the contact area with the wiring 35 can be secured, and the contact resistance can be further reduced. If it is 25 nm or less, the electrical resistance can be reduced while suppressing the thickness of the second source electrode 25S and the second drain electrode 25D.
  • the thickness of the main layer 25m is not particularly limited, but may be larger than the thickness of the upper layer 25u.
  • the thickness of the main layer 25m may be, for example, 100 nm or more and 500 nm or less.
  • the third insulating layer 27 includes an inorganic insulating film such as a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, An organic insulating film such as a photosensitive resin film can be used as appropriate.
  • the thickness of the third insulating layer 27 may be, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • the second and third insulating layers 19 and 27 are formed on the first insulating layer 14 in the first TFT formation region.
  • the first insulating layer 14 and the insulating layer 21 are exposed to a part of the source region 13s.
  • a source contact hole CH1s and a first drain contact hole CH1d exposing a part of the drain region 13d are formed.
  • an opening 27p is formed in the third insulating layer 27 (second interlayer insulating layer L2). A part of the upper layer 25u of the source electrode 25S is exposed through the opening 27p.
  • the crystalline silicon exposed by the first source contact hole CH1s and the first drain contact hole CH1d is cleaned using HF liquid.
  • the source electrode 25S exposed through the second contact hole CH2 is also exposed to the HF liquid.
  • the upper layer 25u and the main layer 25m of the source electrode 25S are etched to form the first opening in the upper layer 25u and the second opening in the main layer 25m.
  • the second contact hole CH2 is obtained.
  • the second contact hole CH2 has the structure described above with reference to FIG.
  • the conditions for the cleaning process are not particularly limited.
  • the processing time of the HF solution Is, for example, 15 sec.
  • the cleaning liquid is not limited to the HF liquid, and may be a BHF liquid.
  • a conductive film is formed on the third insulating layer 27 in the first source contact hole CH1s, the first drain contact hole CH1d, and the second contact hole CH2, and the conductive film is patterned.
  • the first source electrode 31 in contact with the source region 13s in the first source contact hole CH1s, the first drain electrode 33 in contact with the drain region 13d in the first drain contact hole CH1d, and the second in the second contact hole CH2.
  • a wiring 35 in contact with the source electrode 25S is formed.
  • the wiring 35 may be arranged in contact with the side surface s1 of the upper layer 25u in the second contact hole CH2.
  • a conductive layer 35a that is electrically separated from the wiring 35 may be formed by disposing a part of the conductive film in the second opening p2. In this way, a semiconductor device including the crystalline silicon TFT 101 and the oxide semiconductor TFT 102 is manufactured.
  • the structure and manufacturing method of the crystalline silicon TFT 101 and the oxide semiconductor TFT 102 are not limited to the structure shown in FIG.
  • the crystalline silicon TFT 101 may have a bottom gate structure. Further, a method for forming a crystalline silicon semiconductor layer such as a method for crystallizing an amorphous silicon film is not limited to the above.
  • the oxide semiconductor TFT 102 may be a channel etch type TFT or an etch stop type TFT.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is in contact with the upper surface of the oxide semiconductor layer. Is arranged.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • etch stop type TFT in which an etch stop layer is formed on the channel region
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located on the etch stop layer, for example.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer.
  • the oxide semiconductor TFT 102 illustrated in FIG. 1 has a top contact structure in which the source and drain electrodes are in contact with the upper surface of the oxide semiconductor layer 23, but may have a bottom contact structure in contact with the lower surface of the oxide semiconductor layer 23. .
  • the first gate electrode 15 and the second gate electrode 17 are formed using the same conductive film, but the first gate electrode 15 of the crystalline silicon TFT 101 and the second source electrode 25S of the oxide semiconductor TFT 102 and The second drain electrode 25D may be formed using the same conductive film.
  • the first interlayer insulating layer L1 is the first to third insulating layers 14, 19, and 27, and the second interlayer insulating layer L2 is the third insulating layer 27.
  • the configuration of the first interlayer insulating layer L1 and the second interlayer insulating layer L2 may be different from the above configuration.
  • This embodiment is applied to a configuration in which at least one of the first source contact hole and the first drain contact hole of the crystalline silicon TFT 101 and the second contact hole of the oxide semiconductor TFT 102 are formed at the same time.
  • the oxide semiconductor included in the oxide semiconductor layer 23 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 23 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 23 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 23 may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer 23 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 23 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 23 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 23 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor
  • a Zr—In—Zn—O based semiconductor an Hf—In—Zn—O based semiconductor, or the like may be included.
  • the semiconductor device according to the second embodiment is different from the first embodiment in that, in the second contact portion of the oxide semiconductor TFT 102, a part of the main layer 25m of the source electrode 25S is thinned to form a recess p3. This is different from the semiconductor device of the embodiment (FIG. 1).
  • FIG. 5 is an enlarged cross-sectional view of the second contact portion in the semiconductor device of this embodiment. Constituent elements similar to those in FIG. Since the structure other than the second contact portion is the same as that of the semiconductor device of the first embodiment (FIG. 1), description thereof is omitted.
  • a first opening p1 is formed in the upper layer 25u of the source electrode 25S below the opening 27p in the third insulating layer 27, and a recess p3 is formed in the main layer 25m. ing.
  • the recess p3 has a side surface s3 and a bottom surface b3.
  • the second contact hole CH2 includes an opening 27p, a first opening p1, and a recess p3.
  • the bottom surface b3 of the recess p3 becomes the bottom surface of the second contact hole CH2.
  • the recess p3 is larger than the first opening p1 when viewed from the normal direction of the substrate 11.
  • the side surface s1 of the upper layer 25u protrudes more into the second contact hole CH2 than the side surface s3 of the recess p3.
  • the second source electrode 25S has an overhang structure in the second contact portion.
  • the wiring 35 is provided on the third insulating layer 27 and in the second contact hole CH2.
  • the wiring 35 may be in contact with the main layer 25m in the recess p3 of the main layer 25m in the second contact hole CH2.
  • the wiring 35 is disposed on the third insulating layer 27, the side surface of the third insulating layer 27, and the bottom surface b3 of the recess p3.
  • the side surface s3 of the recess p3 and the side surface s1 of the upper layer 25u may not be in direct contact with the wiring 35.
  • the height h1 from the bottom surface b3 of the recess p3 to the lower surface of the third insulating layer 27 may be substantially equal to or less than the thickness d of the wiring 35.
  • the semiconductor device of this embodiment can be formed by a method similar to the method described above with reference to FIGS.
  • the time for the main layer 25m to be exposed to the HF liquid is shortened because the upper layer 25u having a relatively high etching rate is exposed to the HF liquid.
  • a part of the layer 25m remains without being removed.
  • the recess p3 is formed.
  • This configuration can be obtained by appropriately selecting the material, thickness, processing conditions with the HF liquid, and the like of the upper layer 25u and the main layer 25m of the source electrode 25S.
  • the wiring 35 is formed so as to be in contact with at least a part of the bottom surface b3 of the recess p3.
  • a part of the main layer 25m is thinned substantially uniformly, but the thickness of the thinned part may not be uniform.
  • the wiring 35 may contact not only the bottom surface b3 of the main layer 25m but also the side surface s1 of the upper layer 25u.
  • the wiring 35 may be in contact with the side surface s1 of the upper layer 25u and may not be in contact with the main layer 25m.
  • a conductive layer 35a separated from the wiring 35 may be formed in the recess p3.
  • the semiconductor device of the third embodiment is different from the above-described embodiment in that the source electrode 25S and the drain electrode 25D have a three-layer structure including an upper layer 25u, a main layer 25m, and a lower layer 25t.
  • the semiconductor device of the first embodiment FIG. 1
  • FIG. 7 is an enlarged cross-sectional view of the second contact portion in the semiconductor device of this embodiment. Constituent elements similar to those in FIG.
  • the source electrode 25S and the drain electrode 25D are three layers including a main layer 25m, an upper layer 25u disposed on the main layer 25m, and a lower layer 25t disposed on the substrate 11 side of the main layer 25m. It has a structure. Note that the source electrode 25S and the drain electrode 25D only need to include these three layers, and may have a stacked structure of four or more layers.
  • the materials of the upper layer 25u and the lower layer 25t in the source electrode 25S and the drain electrode 25D are selected so that the etching rate of the upper layer 25u and the lower layer 25t with respect to the HF liquid is smaller than that of the main layer 25m.
  • the main layer 25m may include, for example, Al, Cu, or an alloy thereof.
  • the upper layer 25u and the lower layer 25t may include, for example, Ti, Mo, or an alloy thereof.
  • the main layer 25m is formed of a material having a lower electrical resistance than the upper layer 25u and the lower layer 25t, and may be thicker than the upper layer 25u and the lower layer 25t.
  • an Al layer is used as the main layer 25m
  • a Ti layer is used as the upper layer 25u and the lower layer 25t.
  • the materials of the upper layer 25u and the lower layer 25t may be different from each other.
  • a first opening p1 is formed in the upper layer 25u of the source electrode 25S below the opening 27p in the third insulating layer 27, and a second opening p2 is formed in the main layer 25m.
  • the second opening p2 is larger than the upper layer 25u. That is, the side surface s1 of the first opening p1 protrudes from the side surface s2 of the second opening p2 into the second contact hole CH2.
  • the lower layer 25t remains without being removed. For this reason, the surface s4 of the lower layer 25t is exposed by the first and second openings p1 and p2. In some cases, only the surface portion of the lower layer 25t is removed with the HF liquid, and the film is made thinner than other portions of the lower layer 25t.
  • the second contact hole CH2 is composed of the opening 27p, the first opening p1, and the second opening p2, and the surface s4 of the lower layer 25t is the bottom surface of the second contact hole CH2.
  • the wiring 35 is provided on the third insulating layer 27 and in the second contact hole CH2.
  • the wiring 35 may be in contact with the exposed surface s4 of the lower layer 25t in the second contact hole CH2.
  • the wiring 35 is disposed on the third insulating layer 27, the side surface of the third insulating layer 27, and the exposed surface s4 of the lower layer 25t.
  • the side surface s3 of the recess p3 and the side surface s1 of the upper layer 25u may not be in direct contact with the wiring 35.
  • the wiring 35 may be in contact with the side surface s1 of the upper layer 25u.
  • the height h2 from the surface s4 of the lower layer 25t to the lower surface of the third insulating layer 27 may be substantially equal to or less than the thickness d of the wiring 35.
  • the thickness of the upper layer 25u is, for example, not less than 10 nm and not more than 100 nm.
  • the thickness of the lower layer 25t is, for example, not less than 10 nm and not more than 100 nm. If it is 10 nm or more, it is more reliably left in the second contact hole CH2 without being removed by the cleaning step with the HF solution, and therefore it can be brought into contact with the wiring 35. If it is 100 nm or less, the electrical resistance can be reduced while suppressing the thickness of the source electrode 25S and the drain electrode 25D.
  • the thickness of the main layer 25m is not particularly limited, but may be larger than the thickness of the upper layer 25u and the lower layer 25t.
  • the thickness of the main layer 25m may be, for example, 100 nm or more and 500 nm or less.
  • the second contact portion of the present embodiment can be formed by a method similar to the method described above with reference to FIGS.
  • the upper layer 25u having a relatively high etching rate is exposed to the HF liquid, so that the time during which the lower layer 25t is exposed to the HF liquid is shortened.
  • the lower layer 25t Remains without being removed.
  • This configuration can be obtained by appropriately selecting the material, thickness, processing conditions with the HF liquid, and the like of the upper layer 25u, the lower layer 25t, and the main layer 25m of the source electrode 25S.
  • the wiring 35 is formed so as to be in contact with at least a part of the exposed surface s4 of the lower layer 25t.
  • the first to third embodiments described above can be suitably applied to, for example, an active matrix substrate.
  • the crystalline silicon TFT 101 may be used as a circuit TFT constituting a driving circuit, and the oxide semiconductor TFT 102 may be used as a pixel TFT arranged in each pixel.
  • the wiring 35 connected to the source electrode 25S of the oxide semiconductor TFT 102 is a source bus line.
  • the drain electrode 25D of the oxide semiconductor TFT 102 is connected to a pixel electrode (not shown).
  • the first to third embodiments are particularly preferably applied to an active matrix substrate of an in-cell touch panel display device.
  • a drive wiring (drive electrode wiring or detection electrode wiring) of the touch panel by using the same conductor film as the source bus line (wiring 35).
  • a touch panel drive wiring 45 and a touch panel electrode 47 may be provided on the wiring (source bus line) 35 via an organic insulating film 43.
  • the wiring 35 is connected to the source electrode 25S in the contact hole CH2 provided in the third insulating layer 27 including the inorganic insulating film 27a and the organic insulating film 27b.
  • the second contact portion may have any of the structures described above with reference to FIGS. 1 and 5 to 9.
  • the in-cell touch panel type display device in order to perform touch panel sensing and pixel writing, it is required to further shorten the pixel writing time.
  • the parasitic capacitance between the source bus line and the gate bus line can be reduced, so that the writing time to the pixel can be shortened. become.
  • Embodiments of the present invention can be widely applied to devices and electronic devices including a plurality of thin film transistors.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as radiation detectors and image sensors, image input devices,
  • EL organic electroluminescence
  • the present invention can be applied to an electronic device such as a fingerprint reading device.
  • Substrate 12 Base film 13: Crystalline silicon semiconductor layer 14: First insulating layer 15: First gate electrode 17: Second gate electrode 19: Second insulating layer 21: Insulating layer 23: Oxide semiconductor layer 25D: Second drain electrode 25S: second source electrode 25u: upper layer 25m: main layer 25t: lower layer 27: third insulating layer 27p: opening 31: first source electrode 33: first drain electrode 35: wiring 35a: conductive layer 101: Crystalline silicon TFT 102: Oxide semiconductor TFT CH1d: first drain contact hole CH1s: first source contact hole CH2: second contact hole p1: first opening p2: second opening p3: recess

Abstract

半導体装置は、結晶質シリコン半導体層（１３）を有する第１薄膜トランジスタ（１０１）と、酸化物半導体層（２３）を有する第２薄膜トランジスタ（１０２）とを備え、第１薄膜トランジスタ（１０１）の第１ソース・ドレイン電極（３１）、（３３）は、結晶質シリコン半導体層の上に第１の層間絶縁層（Ｌ１）を介して設けられ、第２薄膜トランジスタ（１０２）の第２ソース電極（２５Ｓ）は、第１ソース・ドレイン電極と同じ導電膜から形成された配線（３５）に電気的に接続されており、配線（３５）は、第２ソース電極（２５Ｓ）の上に第２の層間絶縁層（Ｌ２）を介して設けられ、かつ、第２の層間絶縁層（Ｌ２）に形成された開口を含む第２コンタクトホール内で第２ソース電極（２５Ｓ）と接し、第２ソース電極は、主層（２５ｍ）と、主層の上に配置された上層（２５ｕ）とを含む積層構造を有し、第２の層間絶縁層の開口の下方において、上層（２５ｕ）は第１開口部を有し、主層（２５ｍ）は第２開口部（ｐ２）または凹部を有し、基板の法線方向から見たとき、第２開口部（ｐ２）または凹部は第１開口部（ｐ１）よりも大きい。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　アクティブマトリクス基板は、画素毎にスイッチング素子として、例えば薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするアモルファスシリコンＴＦＴや、多結晶シリコン膜などの結晶質シリコン膜を活性層とする結晶質シリコンＴＦＴが広く用いられている。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。画素用ＴＦＴと、駆動回路を構成するＴＦＴ（回路用ＴＦＴ）とは、同じ半導体膜を用いて形成され得る。この半導体膜としては、例えば、電界効果移動度の高い多結晶シリコン膜が用いられる。
　また、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体として、インジウム、ガリウム、亜鉛および酸素を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いることも提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。従って、酸化物半導体膜を用いて、画素用ＴＦＴおよび回路用ＴＦＴを同一基板上に一体的に形成することも可能である。
　しかしながら、多結晶シリコン膜および酸化物半導体膜の何れを用いても、画素用ＴＦＴおよび回路用ＴＦＴの両方に要求される特性を十分に満足することは困難である。
　これに対し、特許文献１は、画素用ＴＦＴとして酸化物半導体ＴＦＴ、回路用ＴＦＴとして非酸化物半導体膜を活性層とするＴＦＴ（例えば結晶質シリコンＴＦＴ）を備えたアクティブマトリクス型の液晶パネルを開示している。特許文献１に開示された半導体装置では、結晶質シリコンＴＦＴおよび酸化物半導体ＴＦＴのソースおよびドレイン電極は、ソースバスラインと同一の導電膜を用いて形成され、これらの電極を覆うように保護絶縁膜が形成されている。
　一方、アクティブマトリクス基板を、タッチセンサ機能を内蔵した表示装置（以下、「インセルタッチパネル型表示装置」）に適用する場合には、アクティブマトリクス基板に、タッチセンサの検出電極が設けられることがある（例えば特許文献２）。
特開２０１０－３９１０号公報 国際公開第２０１５／０５９９９５号
　特許文献１に開示されたアクティブマトリクス基板では、ソースバスラインとゲートバスラインとの間の寄生容量が大きくなってしまうという問題があった。
　また、例えばインセルタッチパネル型表示装置では、アクティブマトリクス基板に、タッチセンサを駆動させるための駆動用配線が形成される。すなわち、酸化物半導体ＴＦＴのゲート電極、ソースおよびドレイン電極とは別の配線層を基板上に形成する必要がある。このため、特許文献１に開示されたアクティブマトリクス基板の構成をそのままインセルタッチパネル型表示装置に適用することは困難であった。
　そこで、本発明者は、寄生容量を低減でき、かつ、例えばインセルタッチパネル型表示装置にも適用可能な構成を検討した。しかしながら、そのようなアクティブマトリクス基板では、簡便なプロセスで、酸化物半導体ＴＦＴまたは結晶質シリコンＴＦＴと所定の配線とを接続するコンタクト部を形成するのは難しいことが分かった。詳細は後述する。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴを同一基板上に備え、コンタクト特性に優れた半導体装置を提供する。
　本発明の一実施形態の半導体装置は、基板と、前記基板に支持された第１薄膜トランジスタおよび第２薄膜トランジスタとを備え、前記第１薄膜トランジスタは、第１ゲート電極と、結晶質シリコン半導体層と、前記第１ゲート電極および前記結晶質シリコン半導体層の間に配置された第１ゲート絶縁層と、前記結晶質シリコン半導体層に電気的に接続された第１ソース電極および第１ドレイン電極とを有し、前記第２薄膜トランジスタは、第２ゲート電極と、酸化物半導体層と、前記第２ゲート電極および前記酸化物半導体層の間に配置された第２ゲート絶縁層と、前記酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極とを有し、前記第１ソース電極および前記第１ドレイン電極は、前記結晶質シリコン半導体層の上に第１の層間絶縁層を介して設けられ、かつ、前記第１の層間絶縁層に形成された第１ソースコンタクトホールおよび第１ドレインコンタクトホール内で、それぞれ、前記結晶質シリコン半導体層と接しており、前記第２ソース電極は、前記第１ソース電極および前記第１ドレイン電極と同じ導電膜から形成された配線に電気的に接続されており、前記配線は、前記第２ソース電極の上に第２の層間絶縁層を介して設けられ、かつ、前記第２の層間絶縁層に形成された開口を含む第２コンタクトホール内で前記第２ソース電極と接しており、前記第２ソース電極は、主層と、前記主層の上に配置された上層とを含む積層構造を有し、前記第２の層間絶縁層の前記開口の下方において、前記上層は第１開口部を有し、前記主層は第２開口部または凹部を有し、前記基板の法線方向から見たとき、前記第２開口部または前記凹部は前記第１開口部よりも大きい。
　ある実施形態において、前記主層の前記第２開口部または前記凹部の側面は、前記配線と接していない。
　ある実施形態において、前記配線は、前記上層の前記第１開口部の側面と接している。
　ある実施形態において、前記導電膜から形成された、前記第２開口部内または前記凹部内に位置する導電層をさらに有し、前記導電層は前記配線とは電気的に分離されている。
　ある実施形態において、前記主層は前記凹部を有しており、前記上層の前記第１開口部は、前記凹部の底面の少なくとも一部を露出しており、前記配線は、前記第２コンタクトホール内で前記凹部の前記底面と接している。
　ある実施形態において、前記第２ソース電極は、前記主層の前記基板側に位置する下層をさらに含み、前記主層は前記第２開口部を有し、前記第２開口部は前記下層の一部を露出しており、前記配線は、前記第２コンタクトホール内で前記下層の露出した部分と接している。
　ある実施形態において、前記上層の前記第１開口部の側面は前記配線と接していない。
　ある実施形態において、前記上層は、前記主層よりもフッ化水素酸に対するエッチングレートの小さい材料から形成されている。
　ある実施形態において、前記主層はＡｌまたはＣｕを含む。
　ある実施形態において、前記上層はＴｉまたはＭｏを含む。
　ある実施形態において、前記第１薄膜トランジスタはトップゲート構造を有し、前記第２薄膜トランジスタはボトムゲート構造を有し、前記第１ゲート電極および前記第２ゲート電極は同じ層内に設けられており、前記第１の層間絶縁層は、前記第１ゲート絶縁層、前記第２ゲート絶縁層および前記第２の層間絶縁層を含む。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含んでもよい。
　ある実施形態において、前記酸化物半導体層は積層構造を有する。
　ある実施形態において、前記第２薄膜トランジスタはチャネルエッチ型である。
　本発明の一実施形態の半導体装置の製造方法は、基板上に、結晶質シリコン半導体層を活性層とする第１薄膜トランジスタと、酸化物半導体層を活性層とする第２薄膜トランジスタとを備え、前記第１薄膜トランジスタは第１ＴＦＴ形成領域に配置され、前記第２薄膜トランジスタは第２ＴＦＴ形成領域に配置されている、半導体装置の製造方法であって、（Ａ）前記第１ＴＦＴ形成領域に、前記結晶質シリコン半導体層と、前記結晶質シリコン半導体層を覆う第１の層間絶縁層とが形成され、前記第２ＴＦＴ形成領域に、前記第２薄膜トランジスタのソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極を覆う第２の層間絶縁層とが形成された基板を用意する工程であって、前記ソース電極および前記ドレイン電極は、主層と、前記主層の上に位置し、前記主層よりもフッ化水素酸に対するエッチングレートの小さい上層とを含む積層構造を有する、工程と、（Ｂ）前記第１の層間絶縁層に、前記結晶質シリコン半導体層に達する第１ソースコンタクトホールおよび第１ドレインコンタクトホールを形成し、かつ、前記第２の層間絶縁層に、前記ソース電極に達する開口を形成する工程と、（Ｃ）前記第１ソースコンタクトホールおよび前記第１ドレインコンタクトホールによって露出した前記結晶質シリコン半導体層の表面を、フッ化水素酸を含む洗浄液を用いて洗浄する工程であって、前記洗浄液によって前記ソース電極の前記上層および前記主層がエッチングされて、前記第２の層間絶縁層の前記開口の下方において、前記上層には第１開口部が形成され、前記主層には第２開口部または凹部が形成され、これにより、前記開口と、前記第１開口部と、前記第２開口部または前記凹部とから構成される第２コンタクトホールが形成される、工程と、（Ｄ）前記第２の層間絶縁層上および前記第２コンタクトホール内に、前記第２コンタクトホール内で前記ソース電極と接する配線とを形成する工程とを包含する。
　ある実施形態において、前記基板の法線方向から見たとき、前記第２開口部または前記凹部は前記第１開口部よりも大きい。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含んでもよい。
　ある実施形態において、前記酸化物半導体層は積層構造を有する。
　ある実施形態において、前記第２薄膜トランジスタはチャネルエッチ構造を有する。
　ある実施形態において、上記半導体装置は、インセルタッチパネルの駆動用配線をさらに備え、前記インセルタッチパネルの駆動用配線は、前記配線と同じ導電体膜から形成されている。
　本発明の一実施形態のインセルタッチパネル型表示装置は、上記のいずれかの半導体装置を備える。
　本発明の一実施形態によると、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴを同一基板上に備え、コンタクト特性に優れた半導体装置を実現できる。
（ａ）および（ｂ）は、それぞれ、第１の実施形態の半導体装置における結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の断面図であり、（ｃ）および（ｄ）は、それぞれ、結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の平面図である。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置における第２コンタクト部の形成方法を説明するための模式的な拡大断面図である。 （ａ）～（ｆ）は、それぞれ、第１の実施形態における結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の製造方法を説明するための工程断面図である。 （ａ）～（ｄ）は、それぞれ、第１の実施形態における結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の製造方法を説明するための工程断面図である。 第２の実施形態の半導体装置における第２コンタクト部を例示する拡大断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置における第２コンタクト部の他の例を示す拡大断面図である。 第３の実施形態の半導体装置における第２コンタクト部を例示する拡大断面図である。 第３の実施形態の半導体装置における第２コンタクト部の他の例を示す拡大断面図である。 第１の実施形態の半導体装置における第２コンタクト部の他の例を示す拡大断面図である。 （ａ）および（ｂ）は、それぞれ、インセルタッチパネル型表示装置用のアクティブマトリクス基板における表示領域の一部を例示する断面図および平面図である。 （ａ）～（ｃ）は、それぞれ、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴを同一基板上に形成する参考例のプロセスを示す工程断面図である。 （ａ）～（ｃ）は、それぞれ、参考例における第２コンタクト部の形成方法を示す拡大断面図である。
　上述したように、本発明者は、結晶質シリコンＴＦＴおよび酸化物半導体ＴＦＴを同一基板上に備え、かつ、例えばインセルタッチパネル型表示装置にも適用可能なアクティブマトリクス基板の構成について、検討を重ねた。この結果、酸化物半導体ＴＦＴを覆う絶縁保護膜上に、酸化物半導体ＴＦＴのソースおよびドレイン電極とは異なる導電膜を用いて配線層を形成する構造に想到した。この配線層内にソースバスラインを設けると、ソースバスラインとゲートバスラインとの寄生容量を低減することが可能になる。さらに、この配線層内に、結晶質シリコンＴＦＴのソースおよびドレイン電極を形成すれば、コンタクトホールを形成する工程の数を低減できる場合がある。
　しかしながら、上記の構造によると、結晶質シリコン半導体層と上記配線層内のソースおよびドレイン電極とを接続するコンタクト部（第１コンタクト部）と、酸化物半導体ＴＦＴのソース電極と上記配線層内のソース配線とを接続するコンタクト部（第２コンタクト部）との両方で良好なコンタクト特性が得られない可能性があることを見出した。
　以下、図面を参照しながら、上記の構造を有する半導体装置（参考例の半導体装置）の製造方法およびその課題を説明する。
　図１１（ａ）～（ｃ）は、それぞれ、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴを同一基板上に形成する参考例のプロセスを示す工程断面図である。ここでは、トップゲート構造を有する結晶質シリコン半導体ＴＦＴ１００１、およびボトムゲート構造を有するトップコンタクト型の酸化物半導体ＴＦＴ１００２を基板１１上に形成する方法を例示する。
　まず、図１１（ａ）に示すように、基板１１のうち結晶質シリコンＴＦＴ１００１を形成する領域（第１ＴＦＴ形成領域）には、結晶質シリコン半導体層１３、結晶質シリコン半導体層１３を覆う第１絶縁層１４、第１絶縁層１４上に配置された第１ゲート電極１５、および第１ゲート電極１５を覆う絶縁層２１を形成する。
　基板１１のうち酸化物半導体ＴＦＴ１００２を形成する領域（第２ＴＦＴ形成領域）には、第２ゲート電極１７、第２ゲート電極１７を覆う第２絶縁層１９、第２絶縁層１９上に配置された酸化物半導体層２３、および、酸化物半導体層２３と接する第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄを有する酸化物半導体ＴＦＴ１００２を形成する。酸化物半導体ＴＦＴ１００２上には第３絶縁層２７を形成する。
　次いで、図示しないレジストマスクを用いて絶縁層１４、２１、２７のエッチングを行う。これにより、図１１（ｂ）に示すように、第１ＴＦＴ形成領域において、絶縁層１４、２１に、結晶質シリコン半導体層１３の一部を露出する第１ソースコンタクトホールＣＨ１ｓおよび第１ドレインコンタクトホールＣＨ１ｄ（「第１コンタクトホールＣＨ１」と総称することがある。）を形成するとともに、第２ＴＦＴ形成領域において、第３絶縁層２７に第２ソース電極２５Ｓの一部を露出する第２コンタクトホールＣＨ２を形成する。
　この後、図１１（ｃ）に示すように、同一の導電膜を用いて、結晶質シリコンＴＦＴ１００１の第１ソース電極３１および第１ドレイン電極３３と、酸化物半導体ＴＦＴ１００２の配線３５とを形成する。第１ソース電極３１および第１ドレイン電極３３は、それぞれ、第１ソースコンタクトホールＣＨ１ｓおよび第１ドレインコンタクトホールＣＨ１ｄ内で結晶質シリコン半導体層１３と接する。配線３５は、第２コンタクトホールＣＨ２内で酸化物半導体層２３と接する。このようにして、半導体装置を得る。
　なお、本明細書では、第１コンタクトホールＣＨ１内における第１ソース電極３１および第１ドレイン電極３３と結晶質シリコン半導体層１３との接続部を「第１コンタクト部」、第２コンタクトホールＣＨ２内における配線３５とソース電極２５Ｓとの接続部を「第２コンタクト部」と称する。
　上記の方法において、第１ソース電極３１および第１ドレイン電極３３と結晶質シリコン半導体層１３とのコンタクト抵抗を低減する目的で、図１１（ｂ）に示す工程で、第１コンタクトホールＣＨ１によって露出された結晶質シリコンの表面をフッ化水素酸（ＨＦ液）で洗浄する場合がある。このとき、第２コンタクトホールＣＨ２によって露出された第２ソース電極２５Ｓ（典型的には金属電極）も同時にＨＦ液に曝される結果、第２ソース電極２５Ｓがエッチングされてしまうおそれがある。
　図１２（ａ）～（ｃ）は、それぞれ、洗浄工程を行う場合の参考例の半導体装置の製造方法を説明するための工程断面図であり、第２コンタクト部を拡大して示している。図１２（ａ）は、図１１（ｂ）に示す工程と対応している。
　図１２（ａ）に示すように、第３絶縁層２７に、第２ソース電極２５Ｓの一部を露出する開口２７ｐを形成する。次いで、上述したように、ＨＦ液を用いて、第１コンタクトホールＣＨ１内に露出した結晶質シリコンの洗浄を行う。このとき、開口２７ｐによって露出された第２ソース電極２５ＳもＨＦ液に曝される。この結果、例えば図１２（ｂ）に示すように、第２ソース電極２５Ｓに開口部２５ｐが形成されてしまう。第２ソース電極２５Ｓが例えばＡｌ、Ｃｕ等の金属電極であれば、基板の法線方向から見て、開口部２５ｐは第３絶縁層２７の開口２７ｐよりも大きくなる可能性がある。この状態で、配線３５を形成するための導電膜を形成しても、図１２（ｃ）に示すように、導電膜を第２ソース電極２５Ｓと接触させることが困難になる。この例では、配線３５は第３絶縁層２７上および第３絶縁層２７の側面上に配置され、第２ソース電極２５Ｓとは接しない。また、導電膜の一部３５ａは、配線３５とは分離された状態で、第２ソース電極２５Ｓの開口部内に位置する場合もある。
　このように、ＨＦ液を用いた洗浄工程を行うと、第２コンタクト部において、第２ソース電極２５Ｓと配線３５との良好なコンタクトを実現できなくなる。一方、ＨＦ液による洗浄工程を行わなければ、第１コンタクト部において、結晶質シリコン半導体層１３と第１ソース電極３１および第１ドレイン電極３３とのコンタクト抵抗が高くなってしまう。従って、第１コンタクト部および第２コンタクト部の両方で良好なコンタクト特性を得ることは困難である。
　これに対し、本発明者は、洗浄工程等によって第２ソース電極２５Ｓがエッチングされた場合でも、良好なコンタクト特性が得られる構成を見出し、本願発明に想到した。
　なお、本明細書では、「結晶質シリコンＴＦＴ」とは、結晶質シリコンを主に含む活性領域（チャネルが形成される領域）を有するＴＦＴを指し、例えば結晶質シリコンＴＦＴ、単結晶シリコンＴＦＴなどを含む。「酸化物半導体ＴＦＴ」は、酸化物半導体を主として含む活性領域を有するＴＦＴを指す。また、本発明による実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えていればよく、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などを広く含む。
　（第１の実施形態）
　以下、図面を参照しながら、第１の実施形態の半導体装置を説明する。
　本実施形態の半導体装置は、図１１（ｃ）を参照しながら前述した参考例の半導体装置と同様の構成を有する。ただし、第２ソース電極２５Ｓの構造および第２コンタクト部の構造が異なっている。
　図１（ａ）および（ｂ）は、それぞれ、本実施形態の半導体装置における結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の断面図であり、図１（ｃ）および（ｄ）は、それぞれ、図１（ａ）および（ｂ）の平面図である。図１では、参考例の半導体装置（図１１）と同様の構成要素には同じ参照符号を付している。
　本実施形態の半導体装置は、基板１１と、基板１１に支持された結晶質シリコンＴＦＴ１０１（「第１薄膜トランジスタ」ともいう。）および酸化物半導体ＴＦＴ１０２（「第２薄膜トランジスタ」ともいう。）とを備える。
　結晶質シリコンＴＦＴ１０１は、図１（ａ）および（ｃ）に示すように、結晶質シリコン半導体層１３と、第１絶縁層１４を介して結晶質シリコン半導体層１３の少なくとも一部と重なるように配置された第１ゲート電極１５と、結晶質シリコン半導体層１３に電気的に接続された第１ソース電極３１および第１ドレイン電極３３とを有する。第１ソース電極３１および第１ドレイン電極３３は、結晶質シリコン半導体層１３の上に第１の層間絶縁層Ｌ１を介して設けられている。結晶質シリコン半導体層１３は、チャネル領域１３ｃと、チャネル領域１３ｃの両側にそれぞれ配置されたソース領域１３ｓおよびドレイン領域１３ｄとを含んでいる。
　結晶質シリコンＴＦＴ１０１はトップゲート構造を有していてもよい。この場合、第１絶縁層１４は結晶質シリコン半導体層１３を覆うように形成され、第１ゲート電極１５は第１絶縁層１４上に配置されている。第１ゲート電極１５は、第１絶縁層１４を介して結晶質シリコン半導体層１３のチャネル領域１３ｃと重なるように配置されている。結晶質シリコン半導体層１３および第１ゲート電極１５は絶縁層２１で覆われている。
　第１絶縁層１４および絶縁層２１には、結晶質シリコン半導体層１３に達する第１ソースコンタクトホールＣＨ１ｓおよび第１ドレインコンタクトホールＣＨ１ｄが形成されている。第１ソース電極３１は、絶縁層２１上および第１ソースコンタクトホールＣＨ１ｓ内に配置され、第１ソースコンタクトホールＣＨ１ｓ内で結晶質シリコン半導体層１３と接する。第１ドレイン電極３３は、絶縁層２１上および第１ドレインコンタクトホールＣＨ１ｄ内に配置され、第１ドレインコンタクトホールＣＨ１ｄ内で結晶質シリコン半導体層１３と接する。なお、本明細書では、結晶質シリコン半導体層１３と第１ソース電極３１および第１ドレイン電極３３との間に位置し、第１コンタクトホールＣＨ１が形成される絶縁層（ここでは第１絶縁層１４および絶縁層２１）を「第１の層間絶縁層Ｌ１」と呼ぶ。
　酸化物半導体ＴＦＴ１０２は、図１（ｂ）および（ｄ）に示すように、酸化物半導体層２３と、第２絶縁層１９を介して酸化物半導体層２３の少なくとも一部と重なるように配置された第２ゲート電極１７と、酸化物半導体層２３に電気的に接続された第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄとを有する。
　第２ソース電極２５Ｓは、主層２５ｍと、主層２５ｍの上に配置された上層２５ｕとを含む積層構造を有している。第２ドレイン電極２５Ｄも、同様の積層構造を有していてもよい。上層２５ｕおよび主層２５ｍの材料は、上層２５ｕのＨＦ液に対するエッチングレートが主層２５ｍよりも小さくなるように選択される。主層２５ｍは、例えばＡｌまたはＣｕを含んでもよい。上層２５ｕは、例えばＴｉまたはＭｏを含んでもよい。主層２５ｍは、上層２５ｕよりも電気抵抗の低い材料から形成され、かつ、上層２５ｕよりも厚くてもよい。
　酸化物半導体ＴＦＴ１０２は、ボトムゲート構造を有していてもよい。この例では、第１絶縁層１４上に、第２ゲート電極１７が形成されている。第２ゲート電極１７は、第２絶縁層１９で覆われており、第２絶縁層１９上に酸化物半導体層２３が形成されている。第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄは、それぞれ、酸化物半導体層２３の上面に接するように配置されていてもよい。酸化物半導体層２３のうち第２ソース電極２５Ｓと接する領域をソースコンタクト領域２３ｓ、第２ドレイン電極２５Ｄと接する領域をドレインコンタクト領域２３ｄと呼ぶ。酸化物半導体層２３、第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄは、第３絶縁層２７で覆われている。
　第２ソース電極２５Ｓは、第２コンタクト部において、結晶質シリコンＴＦＴ１０１の第１ソース電極３１および第１ドレイン電極３３と同じ導電膜から形成された配線（ここではソースバスライン）３５に電気的に接続されている。配線３５は、第２ソース電極２５Ｓの上に第３絶縁層２７を介して設けられ、第２コンタクト部において、第３絶縁層２７に形成された開口２７ｐを含む第２コンタクトホールＣＨ２内で第２ソース電極２５Ｓと直接接している。本明細書では、酸化物半導体層２３と配線３５との間に位置し、第２コンタクトホールＣＨ２が形成される絶縁層（ここでは第３絶縁層２７）を「第２の層間絶縁層Ｌ２」と呼ぶ。
　この例では、第３絶縁層２７に形成された開口２７ｐの下方において、ソース電極２５Ｓの上層２５ｕは第１開口部ｐ１を有し、主層２５ｍは第２開口部ｐ２を有している。従って、第２コンタクトホールＣＨ２は、開口２７ｐ、ソース電極２５Ｓの上層２５ｕの第１開口部ｐ１および主層２５ｍの第２開口部ｐ２から構成されている。基板１１の法線方向から見たとき、第２開口部ｐ２は第１開口部ｐ１よりも大きい。配線３５は、第２コンタクトホールＣＨ２内において、例えば上層２５ｕの側面と接している。これにより、第２ソース電極２５Ｓと配線３５とが接続されている。なお、第２開口部ｐ２内には、配線３５とは分離された導電層３５ａが配置されていてもよい。
　ここで、本実施形態における第２コンタクト部の構造および形成方法を説明する。
　図２（ａ）～（ｃ）は、第２コンタクト部の形成方法を示す模式的な拡大断面図である。図２では、図１２に示す参考例の半導体装置と同様の構成要素には同じ参照符号を付している。
　まず、図２（ａ）に示すように、基板上に形成された酸化物半導体層（不図示）と接するように酸化物半導体ＴＦＴの第２ソース電極２５Ｓを形成する。第２ソース電極２５Ｓは、主層（例えばＡｌ層）２５ｍと、主層２５ｍ上に配置された上層（例えばＴｉ層）２５ｕとを含む積層構造を有する。
　次いで、ソース電極２５Ｓを覆うように第３絶縁層２７を形成し、第３絶縁層２７に開口２７ｐを形成する。開口２７ｐは、結晶質シリコンＴＦＴの第１コンタクトホール（不図示）と同時に形成される。
　この後、ＨＦ液を用いて、第１コンタクトホールによって露出された結晶質シリコンの洗浄を行う。この工程において、第３絶縁層２７の開口２７ｐによって露出されたソース電極２５ＳもＨＦ液に曝される。この結果、図２（ｂ）に示すように、ソース電極２５Ｓの上層２５ｕおよび主層２５ｍがエッチングされ、上層２５ｕに第１開口部ｐ１、主層２５ｍに第２開口部ｐ２が形成される。これらの開口部ｐ１、ｐ２は、基板の法線方向から見たとき、開口２７ｐと重なる位置に形成される。このようにして、第３絶縁層２７の開口２７ｐ、ソース電極２５Ｓの上層２５ｕの第１開口部ｐ１および主層２５ｍの第２開口部ｐ２から構成される第２コンタクトホールＣＨ２が得られる。
　なお、洗浄液はＨＦ液に限定されない。洗浄液として、フッ化水素酸を含む溶液を用いることができる。例えば、フッ化水素酸とフッ化アンモニウム溶液との混合液であるバッファードフッ酸（ＢＨＦ）を用いてもよい。
　第２コンタクトホールＣＨ２では、主層２５ｍおよび上層２５ｕのエッチングレートの差に起因して、基板１１の法線方向から見たとき、第２開口部ｐ２は第１開口部ｐ１よりも大きくなる。言い換えると、第１開口部ｐ１の側面ｓ１は、第２開口部ｐ２の側面ｓ２から第２コンタクトホールＣＨ２内に突出する。従って、第２コンタクト部において、第２ソース電極２５Ｓはオーバーハング構造を有する。第１開口部ｐ１の側面ｓ１は、第３絶縁層２７の開口２７ｐの側面と略整合していてもよい。
　次いで、図２（ｃ）に示すように、第３絶縁層２７上、第１コンタクトホール内および第２コンタクトホールＣＨ２内に導電膜を形成し、導電膜をパターニングすることにより、第１ソース電極および第１ドレイン電極（不図示）と配線３５とを形成する。配線３５は、第２コンタクトホールＣＨ２内でソース電極２５Ｓと接する。この例では、配線３５は、第３絶縁層２７の上面、第３絶縁層２７の側面および上層２５ｕの側面ｓ１と接するように配置される。このように、第２コンタクトホールＣＨ２の側壁（テーパー部分）において、第２ソース電極２５Ｓの上層２５ｕと直接接するように配線３５を形成できる。
　主層２５ｍの側面ｓ２は、配線３５と接していなくてもよい。また、導電膜の一部が第２開口部ｐ２内に配置され、導電層３５ａを形成してもよい。導電層３５ａは、図２（ｃ）に示すように、配線３５とは電気的に分離されていてもよい。あるいは、図９に例示するように、導電層３５ａは、導電膜のうち第３絶縁層２７の側面上に位置する部分と接続されており、配線３５の一部であってもよい。
　このように、本実施形態によると、ＨＦ液によるエッチングシフトが第２ソース電極２５Ｓに生じた場合でも、配線３５と第２ソース電極２５Ｓとをより確実に接続することが可能になる。一方、結晶質シリコンＴＦＴの第１コンタクト部においても、ＨＦ液を用いてシリコン表面の洗浄を行うことができるので、良好なコンタクト特性が得られる。
　また、特許文献１に開示されたアクティブマトリクス基板では、ソースバスラインとゲートバスラインとの間に位置する絶縁層（画素ＴＦＴのゲート絶縁層）が薄いために、寄生容量が大きくなってしまうという問題があった。これに対し、本実施形態では、ソースバスラインとして機能する配線３５が第３絶縁層２７（例えば平坦化層）上に形成されるので、ソースバスラインとゲートバスライン間の寄生容量を低減することが可能になる。
　次いで、図面を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
　図３（ａ）～（ｆ）および図４（ａ）～（ｄ）は、それぞれ、結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の製造方法を示す工程断面図である。
　まず、図３（ａ）に示すように、基板１１上に、下地膜１２を形成し、その上に結晶質シリコン膜（ここではポリシリコン（ｐ－Ｓｉ）膜）１３’を形成する。基板１１として、ガラス基板、樹脂板または樹脂フィルムなどの種々の基板を用いることができる。ａ－Ｓｉ膜の形成は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法などの公知の方法で行うことができる。ａ－Ｓｉ膜の結晶化は、例えばａ－Ｓｉ膜にエキシマレーザー光１０４を照射することによって行ってもよい。
　次に、図３（ｂ）に示すように、ｐ－Ｓｉ膜１３’のパターニングを行い、第１ＴＦＴ形成領域に、島状の結晶質シリコン半導体層（厚さ：例えば３０ｎｍ以上７０ｎｍ以下）１３を形成する。この後、結晶質シリコン半導体層１３を覆うように第１絶縁層（厚さ：例えば５０ｎｍ以上１３０ｎｍ以下）１４を形成する。第１絶縁層１４は、特に限定しないが、例えば酸化珪素（ＳｉＯｘ）を主に含んでもよい。第１絶縁層１４は、結晶質シリコンＴＦＴ１０１のゲート絶縁層（第１ゲート絶縁層）として機能する。ここでは、第１絶縁層１４を第２ＴＦＴ形成領域にも延設する。
　続いて、図３（ｃ）に示すように、ゲート用電極膜（厚さ：２００ｎｍ以上５００ｎｍ以下）を形成した後、これをパターニングする。これにより、結晶質シリコンＴＦＴ１０１の第１ゲート電極１５と、酸化物半導体ＴＦＴ１０２の第２ゲート電極１７とを得る。ゲート用電極膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。パターニング方法は特に限定されず、公知のフォトリソグラフィおよびドライエッチングを用いることができる。
　この後、第１ゲート電極１５をマスクとして、結晶質シリコン半導体層１３に不純物を注入し、ソース領域１３ｓおよびドレイン領域１３ｄを形成する。結晶質シリコン半導体層１３のうち不純物を注入されなかった領域が活性領域（チャネル領域）１３ｃとなる。
　続いて、図３（ｄ）に示すように、第１絶縁層１４および第１ゲート電極１５および第２ゲート電極１７を覆う第２絶縁層（厚さ：例えば１８０ｎｍ以上５５０ｎｍ以下）１９を形成する。第２絶縁層１９は、酸化物半導体ＴＦＴ１０２のゲート絶縁層（第２ゲート絶縁層）として機能する。第２絶縁層１９として、特に限定されないが、例えば窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜を用いることができる。例えば窒化珪素（ＳｉＮｘ）層（厚さ：例えば１５０ｎｍ以上４５０ｎｍ以下）を下層とし、酸化珪素（ＳｉＯｘ）層（厚さ：例えば３０ｎｍ以上１００ｎｍ以下）を上層とする積層膜を用いてもよい。第２絶縁層１９は、第１ＴＦＴ形成領域にも延設されてもよい。
　次いで、図３（ｅ）に示すように、第２絶縁層１９上に酸化物半導体層２３を形成する。具体的には、まず、例えばスパッタリング法により、酸化物半導体膜を形成し、酸化物半導体膜のパターニングを行い、島状の酸化物半導体層２３を得る。酸化物半導体膜として、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜（厚さ：例えば４０ｎｍ以上１２０ｎｍ以下）を用いてもよい。
　この後、図３（ｆ）に示すように、第２絶縁層１９上および酸化物半導体層２３上に、例えばスパッタリング法によりソース・ドレイン用電極膜を形成する。続いて、ソース・ドレイン用電極膜のパターニングを行う。これにより、酸化物半導体層２３の上面と接する第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄが形成される。酸化物半導体層２３のうち第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄと接する部分は、それぞれ、ソースコンタクト領域２３ｓおよびドレインコンタクト領域２３ｄとなる。酸化物半導体層２３のうちゲート電極１７と（第２絶縁層１９を介して）重なり、かつ、ソースコンタクト領域２３ｓおよびドレインコンタクト領域２３ｄの間に位置する部分は、チャネル領域２３ｃとなる。
　ソース・ドレイン用電極膜は、主層２５ｍと、主層２５ｍの上に配置された上層２５ｕとを含む積層構造を有している。主層２５ｍは、例えばＣｕ層、Ａｌ層、ＣｕまたはＡｌを含む合金層などであってもよい。上層２５ｕおよび主層２５ｍの材料は、上層２５ｕのＨＦ液に対するエッチングレートが主層２５ｍよりも小さくなるように選択される。上層２５ｕは、例えばＴｉ層、Ｍｏ層、ＴｉまたはＭｏを含む合金層などであってもよい。ソース・ドレイン用電極膜は、主層２５ｍおよび上層２５ｕを含む３層以上の積層構造を有していてもよい。
　上層２５ｕの厚さは、例えば１５ｎｍ以上２５ｎｍ以下である。１５ｎｍ以上であれば、配線３５との接触面積を確保でき、コンタクト抵抗をより小さくできる。２５ｎｍ以下であれば、第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄの厚さを抑えつつ、電気抵抗を小さくできる。主層２５ｍの厚さは、特に限定しないが、上層２５ｕの厚さよりも大きくてもよい。主層２５ｍの厚さは、例えば１００ｎｍ以上５００ｎｍ以下であってもよい。
　この後、図４（ａ）に示すように、第１および第２ＴＦＴ形成領域に第３絶縁層２７を形成する。第３絶縁層２７は、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜、感光性樹脂膜などの有機絶縁膜を適宜用いることができる。第３絶縁層２７が有機絶縁膜などの平坦化膜を含む場合、第３絶縁層２７の厚さは例えば１μｍ以上３μｍ以下であってもよい。この例では、第１ＴＦＴ形成領域において、第１絶縁層１４上に、第２および第３絶縁層１９、２７（図１に示す絶縁層２１に相当する）が形成される。
　次に、図４（ｂ）に示すように、第１ＴＦＴ形成領域において、第１絶縁層１４および絶縁層２１（第１の層間絶縁層Ｌ１）に、ソース領域１３ｓの一部を露出する第１ソースコンタクトホールＣＨ１ｓと、ドレイン領域１３ｄの一部を露出する第１ドレインコンタクトホールＣＨ１ｄとを形成する。同時に、第３絶縁層２７（第２の層間絶縁層Ｌ２）に開口２７ｐを形成する。開口２７ｐによって、ソース電極２５Ｓの上層２５ｕの一部が露出する。
　この後、ＨＦ液を用いて、第１ソースコンタクトホールＣＨ１ｓおよび第１ドレインコンタクトホールＣＨ１ｄによって露出された結晶質シリコンの洗浄を行う。この工程において、第２コンタクトホールＣＨ２によって露出されたソース電極２５ＳもＨＦ液に曝される。この結果、図４（ｃ）に示すように、ソース電極２５Ｓの上層２５ｕおよび主層２５ｍがエッチングされ、上層２５ｕに第１開口部、主層２５ｍに第２開口部が形成される。これにより、第２コンタクトホールＣＨ２が得られる。第２コンタクトホールＣＨ２は、例えば、図２（ｂ）を参照しながら前述した構造を有する。洗浄処理の条件は特に限定しないが、例えば、主層２５ｍをＡｌ層（厚さ：３００ｎｍ）、上層２５ｕをＴｉ層（厚さ：５０ｎｍ）とすると、ＨＦ液（濃度：１％）の処理時間は例えば１５ｓｅｃである。また、洗浄液もＨＦ液に限定されず、ＢＨＦ液であってもよい。
　次いで、図４（ｄ）に示すように、第３絶縁層２７上、第１ソースコンタクトホールＣＨ１ｓ、第１ドレインコンタクトホールＣＨ１ｄおよび第２コンタクトホールＣＨ２内に導電膜を形成し、導電膜をパターニングする。これにより、第１ソースコンタクトホールＣＨ１ｓ内でソース領域１３ｓと接する第１ソース電極３１、第１ドレインコンタクトホールＣＨ１ｄ内でドレイン領域１３ｄと接する第１ドレイン電極３３、第２コンタクトホールＣＨ２内で第２ソース電極２５Ｓと接する配線３５が形成される。配線３５は、第２コンタクトホールＣＨ２内で、上層２５ｕの側面ｓ１と接するように配置されてもよい。導電膜の一部が第２開口部ｐ２内に配置されることにより、配線３５とは電気的に分離された導電層３５ａが形成されてもよい。このようにして、結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２を備えた半導体装置が製造される。
　結晶質シリコンＴＦＴ１０１および酸化物半導体ＴＦＴ１０２の構造および製造方法は図１に示す構造に限定されない。
　結晶質シリコンＴＦＴ１０１はボトムゲート構造であってもよい。また、非晶質シリコン膜の結晶化方法などの結晶質シリコン半導体層の形成方法も上記に限定されない。
　酸化物半導体ＴＦＴ１０２は、チャネルエッチ型のＴＦＴであってもよいし、エッチストップ型のＴＦＴであってもよい。チャネルエッチ型のＴＦＴでは、図１に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　さらに、図１に示す酸化物半導体ＴＦＴ１０２は、ソースおよびドレイン電極が酸化物半導体層２３の上面と接するトップコンタクト構造であるが、酸化物半導体層２３の下面と接するボトムコンタクト構造であってもよい。
　上記方法では、第１ゲート電極１５および第２ゲート電極１７を同じ導電膜を用いて形成しているが、結晶質シリコンＴＦＴ１０１の第１ゲート電極１５と酸化物半導体ＴＦＴ１０２の第２ソース電極２５Ｓおよび第２ドレイン電極２５Ｄとを同じ導電膜を用いて形成してもよい。また、上記方法では、第１の層間絶縁層Ｌ１は第１～第３絶縁層１４、１９、２７であり、第２の層間絶縁層Ｌ２は第３絶縁層２７であるが、ＴＦＴ構造および製造方法によって、第１の層間絶縁層Ｌ１および第２の層間絶縁層Ｌ２の構成は、上記構成と異なり得る。
　本実施形態は、結晶質シリコンＴＦＴ１０１の第１ソースコンタクトホールおよび第１ドレインコンタクトホールの少なくとも一方と、酸化物半導体ＴＦＴ１０２の第２コンタクトホールとが同時に形成される構成に適用される。
　ここで、本実施形態で用いる酸化物半導体層２３を説明する。酸化物半導体層２３に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層２３は、２層以上の積層構造を有していてもよい。酸化物半導体層２３が積層構造を有する場合には、酸化物半導体層２３は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層２３が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層２３は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層２３は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層２３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層２３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層２３は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（第２の実施形態）
　第２の実施形態の半導体装置は、酸化物半導体ＴＦＴ１０２の第２コンタクト部において、ソース電極２５Ｓの主層２５ｍの一部が薄膜化されて凹部ｐ３が形成されている点で、第１の実施形態の半導体装置（図１）と異なっている。
　図５は、本実施形態の半導体装置における第２コンタクト部の拡大断面図である。図２と同様の構成要素には同じ参照符号を付している。なお、第２コンタクト部以外の構造は、第１の実施形態の半導体装置（図１）と同じであるため、説明を省略する。
　本実施形態における第２コンタクト部では、第３絶縁層２７の開口２７ｐの下方において、ソース電極２５Ｓの上層２５ｕに第１開口部ｐ１が形成されるとともに、主層２５ｍには凹部ｐ３が形成されている。凹部ｐ３は、側面ｓ３および底面ｂ３を有している。第２コンタクトホールＣＨ２は、開口２７ｐ、第１開口部ｐ１および凹部ｐ３で構成される。凹部ｐ３の底面ｂ３は、第２コンタクトホールＣＨ２の底面になる。本実施形態でも、上層２５ｕは、主層２５ｍよりもＨＦ液に対するエッチングレートが小さいので、基板１１の法線方向から見たときに凹部ｐ３は第１開口部ｐ１よりも大きくなっている。言い換えると、上層２５ｕの側面ｓ１は、凹部ｐ３の側面ｓ３よりも第２コンタクトホールＣＨ２の内部に突出している。第２ソース電極２５Ｓは、第２コンタクト部において、オーバーハング構造を有する。
　配線３５は、第３絶縁層２７上および第２コンタクトホールＣＨ２内に設けられている。配線３５は、第２コンタクトホールＣＨ２内で主層２５ｍの凹部ｐ３内で主層２５ｍと接していてもよい。この例では、配線３５は、第３絶縁層２７上、第３絶縁層２７の側面、および凹部ｐ３の底面ｂ３上に配置されている。凹部ｐ３の側面ｓ３、上層２５ｕの側面ｓ１は、配線３５と直接接していなくてもよい。
　凹部ｐ３の底面ｂ３から第３絶縁層２７の下面までの高さｈ１は、配線３５の厚さｄと略同等またはそれ以下であってもよい。これにより、配線３５のうち第３絶縁層２７の側面上に位置する部分と、凹部ｐ３の底面ｂ３上に位置する部分とがより確実に接続される。
　本実施形態の半導体装置は、図２～図４を参照しながら前述した方法と同様の方法で形成され得る。ただし、本実施形態では、ＨＦ液による洗浄工程において、エッチングレートが比較的大きい上層２５ｕからＨＦ液に曝されるため、主層２５ｍがＨＦ液に曝される時間が短くなり、その結果、主層２５ｍの一部が除去されずに残る。このようにして、凹部ｐ３が形成される。この構成は、ソース電極２５Ｓの上層２５ｕおよび主層２５ｍの材料、厚さ、ＨＦ液による処理条件などを適宜選択することによって得られる。この後、凹部ｐ３の底面ｂ３の少なくとも一部と接するように配線３５が形成される。なお、図示する例では、主層２５ｍの一部が略均等に薄膜化されているが、薄膜化された部分の厚さは均等でなくてもよい。
　本実施形態における第２コンタクト部の構成は、図５に示す例に限定されない。図６（ａ）に例示するように、配線３５は主層２５ｍの底面ｂ３だけでなく、上層２５ｕの側面ｓ１とも接していてもよい。または、図６（ｂ）に例示するように、配線３５は上層２５ｕの側面ｓ１と接し、主層２５ｍとは接していなくてもよい。この場合、凹部ｐ３内に、配線３５とは分離された導電層３５ａが形成されていてもよい。
　（第３の実施形態）
　第３の実施形態の半導体装置は、ソース電極２５Ｓおよびドレイン電極２５Ｄが、上層２５ｕ、主層２５ｍおよび下層２５ｔを含む３層構造を有する点で、前述の実施形態と異なっている。以下の説明では、第１の実施形態の半導体装置（図１）と異なる点を説明する。
　図７は、本実施形態の半導体装置における第２コンタクト部の拡大断面図である。図２と同様の構成要素には同じ参照符号を付している。
　本実施形態では、ソース電極２５Ｓおよびドレイン電極２５Ｄは、主層２５ｍと、主層２５ｍの上に配置された上層２５ｕと、主層２５ｍの基板１１側に配置された下層２５ｔとを含む３層構造を有している。なお、ソース電極２５Ｓおよびドレイン電極２５Ｄは、これらの３層を含んでいればよく、４層以上の積層構造を有していてもよい。
　ソース電極２５Ｓおよびドレイン電極２５Ｄにおける上層２５ｕおよび下層２５ｔの材料は、上層２５ｕおよび下層２５ｔのＨＦ液に対するエッチングレートが主層２５ｍよりも小さくなるように選択される。主層２５ｍは、例えばＡｌ、Ｃｕまたはこれらの合金を含んでもよい。上層２５ｕおよび下層２５ｔは、例えばＴｉ、Ｍｏ、またはこれらの合金を含んでもよい。主層２５ｍは、上層２５ｕおよび下層２５ｔよりも電気抵抗の低い材料から形成され、かつ、上層２５ｕおよび下層２５ｔよりも厚くてもよい。この例では、主層２５ｍとしてＡｌ層、上層２５ｕおよび下層２５ｔとしてＴｉ層を用いる。なお、上層２５ｕおよび下層２５ｔの材料は互いに異なっていてもよい。
　本実施形態における第２コンタクト部では、第３絶縁層２７の開口２７ｐの下方において、ソース電極２５Ｓの上層２５ｕに第１開口部ｐ１が形成され、主層２５ｍには第２開口部ｐ２が形成されている。基板１１の法線方向から見たとき、第２開口部ｐ２は上層２５ｕよりも大きい。すなわち、第１開口部ｐ１の側面ｓ１は、第２開口部ｐ２の側面ｓ２から第２コンタクトホールＣＨ２内に突出している。一方、下層２５ｔは除去されずに残っている。このため、第１および第２開口部ｐ１、ｐ２によって下層２５ｔの表面ｓ４が露出している。なお、ＨＦ液で下層２５ｔの表面部分のみが除去されて、下層２５ｔの他の部分よりも薄膜化されている場合もある。
　このように、本実施形態では、第２コンタクトホールＣＨ２は、開口２７ｐ、第１開口部ｐ１および第２開口部ｐ２で構成され、下層２５ｔの表面ｓ４は第２コンタクトホールＣＨ２の底面になる。
　配線３５は、第３絶縁層２７上および第２コンタクトホールＣＨ２内に設けられている。配線３５は、第２コンタクトホールＣＨ２内で下層２５ｔの露出した表面ｓ４と接していてもよい。この例では、配線３５は、第３絶縁層２７上、第３絶縁層２７の側面、および下層２５ｔの露出した表面ｓ４上に配置されている。凹部ｐ３の側面ｓ３、上層２５ｕの側面ｓ１は、配線３５と直接接していなくてもよい。あるいは、図８に例示するように、配線３５は上層２５ｕの側面ｓ１とも接していてもよい。下層２５ｔの表面ｓ４から第３絶縁層２７の下面までの高さｈ２は、配線３５の厚さｄと略同等またはそれ以下であってもよい。これにより、配線３５のうち第３絶縁層２７の側面上に位置する部分と、下層２５ｔの表面ｓ４上に位置する部分とがより確実に接続される。
　上層２５ｕの厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。下層２５ｔの厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。１０ｎｍ以上であれば、より確実に、ＨＦ液による洗浄工程で除去されずに第２コンタクトホールＣＨ２内に残るので、配線３５と接触させることが可能になる。１００ｎｍ以下であれば、ソース電極２５Ｓおよびドレイン電極２５Ｄの厚さを抑えつつ、電気抵抗を小さくできる。主層２５ｍの厚さは、特に限定しないが、上層２５ｕおよび下層２５ｔの厚さよりも大きくてもよい。主層２５ｍの厚さは、例えば１００ｎｍ以上５００ｎｍ以下であってもよい。
　本実施形態の第２コンタクト部は、図２～図４を参照しながら前述した方法と同様の方法で形成され得る。ただし、本実施形態では、ＨＦ液による洗浄工程において、エッチングレートが比較的大きい上層２５ｕからＨＦ液に曝されるため、下層２５ｔがＨＦ液に曝される時間が短くなり、その結果、下層２５ｔが除去されずに残る。この構成は、ソース電極２５Ｓの上層２５ｕ、下層２５ｔおよび主層２５ｍの材料、厚さ、ＨＦ液による処理条件などを適宜選択することによって得られる。この後、下層２５ｔの露出した表面ｓ４の少なくとも一部と接するように配線３５が形成される。
　上述した第１～第３の実施形態は、例えばアクティブマトリクス基板に好適に適用され得る。アクティブマトリクス基板において、結晶質シリコンＴＦＴ１０１は駆動回路を構成する回路ＴＦＴ、酸化物半導体ＴＦＴ１０２は各画素に配置される画素ＴＦＴとして用いてもよい。この場合、酸化物半導体ＴＦＴ１０２のソース電極２５Ｓに接続される配線３５はソースバスラインである。また、酸化物半導体ＴＦＴ１０２のドレイン電極２５Ｄは、不図示の画素電極に接続される。第１～第３の実施形態は、インセルタッチパネル型表示装置のアクティブマトリクス基板に特に好適に適用される。この場合、ソースバスライン（配線３５）と同一の導電体膜を用いて、タッチパネルの駆動用配線（駆動電極用配線または検出電極用配線）を形成することも可能である。あるいは、図１０（ａ）および（ｂ）に示すように、配線（ソースバスライン）３５上に、有機絶縁膜４３を介してタッチパネルの駆動用配線４５およびタッチパネル電極４７を設けてもよい。この例では、第２コンタクト部において、配線３５は、無機絶縁膜２７ａおよび有機絶縁膜２７ｂを含む第３絶縁層２７に設けられたコンタクトホールＣＨ２内で、ソース電極２５Ｓと接続される。図示を省略しているが、この第２コンタクト部は、図１、図５～図９を参照しながら前述したいずれかの構造を有し得る。インセルタッチパネル型表示装置では、タッチパネルのセンシングと画素への書き込みとを行うために、画素への書き込み時間をより短くすることが求められている。上記の実施形態を適用し、ソースバスラインを平坦化層上に設けることにより、ソースバスラインとゲートバスラインとの間の寄生容量を低減できるので、画素への書き込み時間を短縮することが可能になる。
　本発明の実施形態は、複数の薄膜トランジスタを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
１１　　　　　　　　　：基板
１２　　　　　　　　　：下地膜
１３　　　　　　　　　：結晶質シリコン半導体層
１４　　　　　　　　　：第１絶縁層
１５　　　　　　　　　：第１ゲート電極
１７　　　　　　　　　：第２ゲート電極
１９　　　　　　　　　：第２絶縁層
２１　　　　　　　　　：絶縁層
２３　　　　　　　　　：酸化物半導体層
２５Ｄ　　　　　　　　：第２ドレイン電極
２５Ｓ　　　　　　　　：第２ソース電極
２５ｕ　　　　　　　　：上層
２５ｍ　　　　　　　　：主層
２５ｔ　　　　　　　　：下層
２７　　　　　　　　　：第３絶縁層
２７ｐ　　　　　　　　：開口
３１　　　　　　　　　：第１ソース電極
３３　　　　　　　　　：第１ドレイン電極
３５　　　　　　　　　：配線
３５ａ　　　　　　　　：導電層
１０１　　　　　：結晶質シリコンＴＦＴ
１０２　　　　　：酸化物半導体ＴＦＴ
ＣＨ１ｄ　　　　　　　：第１ドレインコンタクトホール
ＣＨ１ｓ　　　　　　　：第１ソースコンタクトホール
ＣＨ２　　　　　　　　：第２コンタクトホール
ｐ１　　　　　　　　　：第１開口部
ｐ２　　　　　　　　　：第２開口部
ｐ３　　　　　　　　　：凹部

Claims (23)

  1. 　基板と、前記基板に支持された第１薄膜トランジスタおよび第２薄膜トランジスタとを備え、
    　前記第１薄膜トランジスタは、第１ゲート電極と、結晶質シリコン半導体層と、前記第１ゲート電極および前記結晶質シリコン半導体層の間に配置された第１ゲート絶縁層と、前記結晶質シリコン半導体層に電気的に接続された第１ソース電極および第１ドレイン電極とを有し、
    　前記第２薄膜トランジスタは、第２ゲート電極と、酸化物半導体層と、前記第２ゲート電極および前記酸化物半導体層の間に配置された第２ゲート絶縁層と、前記酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極とを有し、
    　前記第１ソース電極および前記第１ドレイン電極は、前記結晶質シリコン半導体層の上に第１の層間絶縁層を介して設けられ、かつ、前記第１の層間絶縁層に形成された第１ソースコンタクトホールおよび第１ドレインコンタクトホール内で、それぞれ、前記結晶質シリコン半導体層と接しており、
    　前記第２ソース電極は、前記第１ソース電極および前記第１ドレイン電極と同じ導電膜から形成された配線に電気的に接続されており、
    　前記配線は、前記第２ソース電極の上に第２の層間絶縁層を介して設けられ、かつ、前記第２の層間絶縁層に形成された開口を含む第２コンタクトホール内で前記第２ソース電極と接しており、
    　前記第２ソース電極は、主層と、前記主層の上に配置された上層とを含む積層構造を有し、前記第２の層間絶縁層の前記開口の下方において、前記上層は第１開口部を有し、前記主層は第２開口部または凹部を有し、前記基板の法線方向から見たとき、前記第２開口部または前記凹部は前記第１開口部よりも大きい、半導体装置。
  2. 　前記主層の前記第２開口部または前記凹部の側面は、前記配線と接していない、請求項１に記載の半導体装置。
  3. 　前記配線は、前記上層の前記第１開口部の側面と接している、請求項１または２に記載の半導体装置。
  4. 　前記導電膜から形成された、前記第２開口部内または前記凹部内に位置する導電層をさらに有し、前記導電層は前記配線とは電気的に分離されている、請求項３に記載の半導体装置。
  5. 　前記主層は前記凹部を有しており、前記上層の前記第１開口部は、前記凹部の底面の少なくとも一部を露出しており、
    　前記配線は、前記第２コンタクトホール内で前記凹部の前記底面と接している、請求項１から３のいずれかに記載の半導体装置。
  6. 　前記第２ソース電極は、前記主層の前記基板側に位置する下層をさらに含み、
    　前記主層は前記第２開口部を有し、前記第２開口部は前記下層の一部を露出しており、
    　前記配線は、前記第２コンタクトホール内で前記下層の露出した部分と接している、請求項１から３のいずれかに記載の半導体装置。
  7. 　前記上層の前記第１開口部の側面は前記配線と接していない、請求項５または６に記載の半導体装置。
  8. 　前記上層は、前記主層よりもフッ化水素酸に対するエッチングレートの小さい材料から形成されている、請求項１から７のいずれかに記載の半導体装置。
  9. 　前記主層はＡｌまたはＣｕを含む、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記上層はＴｉまたはＭｏを含む請求項１から９のいずれかに記載の半導体装置。
  11. 　前記第１薄膜トランジスタはトップゲート構造を有し、前記第２薄膜トランジスタはボトムゲート構造を有し、前記第１ゲート電極および前記第２ゲート電極は同じ層内に設けられており、
    　前記第１の層間絶縁層は、前記第１ゲート絶縁層、前記第２ゲート絶縁層および前記第２の層間絶縁層を含む、請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１２に記載の半導体装置。
  14. 　前記酸化物半導体層は積層構造を有する、請求項１から１３のいずれかに記載の半導体装置。
  15. 　前記第２薄膜トランジスタはチャネルエッチ型である、請求項１から１４のいずれかに記載の半導体装置。
  16. 　基板上に、結晶質シリコン半導体層を活性層とする第１薄膜トランジスタと、酸化物半導体層を活性層とする第２薄膜トランジスタとを備え、前記第１薄膜トランジスタは第１ＴＦＴ形成領域に配置され、前記第２薄膜トランジスタは第２ＴＦＴ形成領域に配置されている、半導体装置の製造方法であって、
    　（Ａ）前記第１ＴＦＴ形成領域に、前記結晶質シリコン半導体層と、前記結晶質シリコン半導体層を覆う第１の層間絶縁層とが形成され、前記第２ＴＦＴ形成領域に、前記第２薄膜トランジスタのソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極を覆う第２の層間絶縁層とが形成された基板を用意する工程であって、前記ソース電極および前記ドレイン電極は、主層と、前記主層の上に位置し、前記主層よりもフッ化水素酸に対するエッチングレートの小さい上層とを含む積層構造を有する、工程と、
    　（Ｂ）前記第１の層間絶縁層に、前記結晶質シリコン半導体層に達する第１ソースコンタクトホールおよび第１ドレインコンタクトホールを形成し、かつ、前記第２の層間絶縁層に、前記ソース電極に達する開口を形成する工程と、
    　（Ｃ）前記第１ソースコンタクトホールおよび前記第１ドレインコンタクトホールによって露出した前記結晶質シリコン半導体層の表面を、フッ化水素酸を含む洗浄液を用いて洗浄する工程であって、前記洗浄液によって前記ソース電極の前記上層および前記主層がエッチングされて、前記第２の層間絶縁層の前記開口の下方において、前記上層には第１開口部が形成され、前記主層には第２開口部または凹部が形成され、これにより、前記開口と、前記第１開口部と、前記第２開口部または前記凹部とから構成される第２コンタクトホールが形成される、工程と、
    　（Ｄ）前記第２の層間絶縁層上および前記第２コンタクトホール内に、前記第２コンタクトホール内で前記ソース電極と接する配線とを形成する工程と
    を包含する半導体装置の製造方法。
  17. 　前記基板の法線方向から見たとき、前記第２開口部または前記凹部は前記第１開口部よりも大きい、請求項１６に記載の半導体装置の製造方法。
  18. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１６または１７に記載の半導体装置の製造方法。
  19. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１８に記載の半導体装置の製造方法。
  20. 　前記酸化物半導体層は積層構造を有する、請求項１６から１９のいずれかに記載の半導体装置の製造方法。
  21. 　前記第２薄膜トランジスタはチャネルエッチ構造を有する、請求項１６から２０のいずれかに記載の半導体装置の製造方法。
  22. 　インセルタッチパネルの駆動用配線をさらに備え、前記インセルタッチパネルの駆動用配線は、前記配線と同じ導電体膜から形成されている、請求項１から１５のいずれかに記載の半導体装置。
  23. 　請求項２２に記載の半導体装置を備えたインセルタッチパネル型表示装置。
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