JP2019050323A - アクティブマトリクス基板およびデマルチプレクサ回路 - Google Patents

Abstract

【課題】アクティブマトリクス基板に形成されたデマルチプレクサ回路のＴＦＴのサイズを低減する。【解決手段】デマルチプレクサ回路における各単位回路は、少なくともｎ個のＴＦＴ３０と、１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、各ＴＦＴ３０は、酸化物半導体層７と、酸化物半導体層上にゲート絶縁層９を介して配置された上部ゲート電極１１と、第１電極１３および第２電極１５を有し、酸化物半導体層および上部ゲート電極を覆う第１層間絶縁層２１と、第１層間絶縁層上に配置された第２層間絶縁層２３とをさらに備え、第１電極１３は、第１層間絶縁層２１と第２層間絶縁層２３との間に配置され且つ第１層間絶縁層に形成された第１コンタクトホールＣＨ１内で酸化物半導体層と接し、第２電極１５は、第２層間絶縁層２３上に配置され且つ第１および第２層間絶縁層に形成された第２コンタクトホールＣＨ２内で酸化物半導体層と接している。【選択図】図３

Description

本発明は、デマルチプレクサ回路を備えたアクティブマトリクス基板、およびデマルチプレクサ回路に関する。

液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域において、複数の画素は行方向および列方向に２次元に配列されている。各画素は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。

ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。

アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路をモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装される場合がある。

スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている（例えば特許文献１）。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソースバスラインへビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部が配置される領域（端子部形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。

駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちデマルチプレクサ回路（またはＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」（または「ＳＳＤ回路用ＴＦＴ」）と呼ぶ。画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、回路ＴＦＴとして、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴを形成することが好ましい。

国際公開第２０１１／１１８０７９号

ＳＳＤ回路用ＴＦＴなどのＤＭＸ回路用ＴＦＴには比較的大電流を流すため、ＴＦＴサイズ（チャネル幅）が大きくなる。特に、ＤＭＸ回路用ＴＦＴとして酸化物半導体ＴＦＴを用いる場合、酸化物半導体は多結晶シリコンよりも移動度が約１桁小さいことから、多結晶シリコンＴＦＴを用いる場合よりもチャネル幅が大きい。これは、デマルチプレクサ回路の面積（または額縁領域）を増大させる要因となる。このため、ＤＭＸ回路用ＴＦＴのサイズ（例えばチャネル長方向の幅）をさらに低減することが求められる。

本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、デマルチプレクサ回路がモノリシックに形成されたアクティブマトリクス基板において、デマルチプレクサ回路を構成するＴＦＴのサイズを低減することにある。

本発明による一実施形態のアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において、第１方向に延びる複数のソースバスラインおよび前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備えたアクティブマトリクス基板であって、前記デマルチプレクサ回路は、それぞれが、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配する複数の単位回路を有し、前記複数の単位回路のそれぞれは、少なくともｎ個のＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、前記少なくともｎ個のＴＦＴのそれぞれは、酸化物半導体層と、前記酸化物半導体層上にゲート絶縁層を介して配置された上部ゲート電極と、前記酸化物半導体層に電気的に接続された第１電極および第２電極を有し、前記第１電極および前記第２電極の一方は、前記ｎ本のソースバスラインの１つに電気的に接続されたドレイン電極であり、他方は、前記ｎ本の分岐配線の１つに電気的に接続されたソース電極であり、前記酸化物半導体層および前記上部ゲート電極を覆う第１層間絶縁層と、前記第１層間絶縁層上に配置された第２層間絶縁層とをさらに備え、前記第１電極は、前記第１層間絶縁層と前記第２層間絶縁層との間に配置され、かつ、前記第１層間絶縁層に形成された第１コンタクトホール内で前記酸化物半導体層と接し、前記第２電極は、前記第２層間絶縁層上に配置され、かつ、前記第２層間絶縁層および前記第１層間絶縁層に形成された第２コンタクトホール内で前記酸化物半導体層と接している。

ある実施形態において、前記少なくともｎ個のＴＦＴのそれぞれにおいて、前記第１電極は、前記第１層間絶縁層を介して前記上部ゲート電極と部分的に重なっており、前記第２電極は、前記第１層間絶縁層および前記第２層間絶縁層を介して前記上部ゲート電極と部分的に重なっている。

ある実施形態において、前記少なくともｎ個のＴＦＴのチャネル長方向は前記第１方向であり、チャネル幅方向は前記第２方向である。

ある実施形態において、前記少なくともｎ個のＴＦＴのそれぞれは、前記酸化物半導体層の前記基板側に配置された下部電極をさらに有する。

ある実施形態において、前記下部電極は接地されている。

ある実施形態において、前記下部電極は前記上部ゲート電極に電気的に接続されている。

ある実施形態において、前記下部電極は、前記上部ゲート電極と異なる電位に設定される。

ある実施形態において、前記デマルチプレクサ回路は、前記第１電極がソース電極、前記第２電極がドレイン電極である第１ＴＦＴと、前記第１電極がドレイン電極、前記第２電極がソース電極である第２ＴＦＴとを含む。

ある実施形態において、前記デマルチプレクサ回路は、複数のサブ回路を含み、各サブ回路は、前記複数の単位回路のうちの少なくとも第１単位回路および第２単位回路を含み、前記各サブ回路において、前記第１単位回路の前記ｎ本のソースバスラインと、前記第２単位回路の前記ｎ本のソースバスラインとは、前記第２方向に１本ずつ交互に配列されている。

ある実施形態において、前記第１単位回路および前記第２単位回路のそれぞれにおいて、前記少なくともｎ個のＴＦＴは前記第１方向に配列されており、前記各サブ回路において、前記第１単位回路の前記少なくともｎ個のＴＦＴが配置された第１単位回路形成領域は、前記第２単位回路の前記少なくともｎ個のＴＦＴが配置された第２単位回路形成領域と前記表示領域との間に位置している。

ある実施形態において、前記第１単位回路および前記第２単位回路のそれぞれの前記少なくともｎ個のＴＦＴは、前記第１電極がソース電極、前記第２電極がドレイン電極である第１ＴＦＴと、前記第１電極がドレイン電極、前記第２電極がソース電極である第２ＴＦＴとを含む。

ある実施形態において、前記少なくともｎ個のＴＦＴのそれぞれのチャネル長方向の幅は、前記複数のソースバスラインの配列ピッチよりも小さい。

ある実施形態において、上記のアクティブマトリクス基板は、前記複数の画素のそれぞれに配置された画素ＴＦＴをさらに備え、前記画素ＴＦＴは、他の酸化物半導体層、他のソース電極、他のドレイン電極、および前記他の酸化物半導体層の前記基板と反対側に絶縁膜を介して配置された他の上部ゲート電極を有し、前記他のソース電極は、前記複数のソースバスラインと同じ導電層内に形成され、前記他のドレイン電極は、前記導電層よりも上に位置する他の導電層内に形成されている。

ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。

ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。

本発明による一実施形態のデマルチプレクサ回路は、それぞれが、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配する複数の単位回路を有し、前記複数の単位回路のそれぞれは、少なくともｎ個のＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、前記少なくともｎ個のＴＦＴのそれぞれは、酸化物半導体層と、前記酸化物半導体層上にゲート絶縁層を介して配置された上部ゲート電極と、前記酸化物半導体層に電気的に接続された第１電極および第２電極を有し、前記第１電極および前記第２電極の一方は、前記ｎ本のソースバスラインの１つに電気的に接続されたドレイン電極であり、他方は、前記ｎ本の分岐配線の１つに電気的に接続されたソース電極であり、前記酸化物半導体層および前記上部ゲート電極を覆う第１層間絶縁層と、前記第１層間絶縁層上に配置された第２層間絶縁層とをさらに備え、前記第１電極は、前記第１層間絶縁層と前記第２層間絶縁層との間に配置され、かつ、前記第１層間絶縁層に形成された第１コンタクトホール内で前記酸化物半導体層と接し、前記第２電極は、前記第２層間絶縁層上に配置され、かつ、前記第２層間絶縁層および前記第１層間絶縁層に形成された第２コンタクトホール内で前記酸化物半導体層と接している。

本発明の一実施形態によると、デマルチプレクサ回路がモノリシックに形成されたアクティブマトリクス基板において、デマルチプレクサ回路を構成するＴＦＴのサイズを低減することが可能になる。

第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 第１の実施形態のアクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸ＿Ａを示す図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態におけるＤＭＸ回路用ＴＦＴ３０を例示する平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態における他のＤＭＸ回路用ＴＦＴ３１を例示する平面図および断面図である。 ＴＦＴ３１のＶｇ−Ｉｄ特性の下部電極−ソース電極間電圧Ｖｂｇ依存性を例示する図である。 デマルチプレクサ回路ＤＭＸ＿Ａにおける単位回路１００のレイアウトを例示する平面図である。 第１の実施形態における他のデマルチプレクサ回路ＤＭＸ＿Ｂのサブ回路２００を示す図である。 デマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトの概略を例示する平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ａのレイアウトの一例を示す平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ｂのレイアウトの他の例を示す平面図である。 （ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における画素領域Ｐの平面図およびＩＶ−ＩＶ’線に沿った断面図である。 （ａ）および（ｂ）は、参考例のＤＭＸ回路用ＴＦＴ１３０を示す平面図および断面図である。 画素領域の比較例を示す平面図である。

（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下では、デマルチプレクサ回路（ＳＳＤ回路）およびゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、少なくともＳＳＤ回路がモノリシックに形成されていればよい。

＜アクティブマトリクス基板の構造＞
図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。

アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐによって構成されている。画素領域Ｐ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。

非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、デマルチプレクサ回路ＤＭＸなどがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。図示する例では、ゲートドライバＧＤは表示領域ＤＲを挟んで両側に位置する領域ＦＲａに配置され、ソースドライバＳＤは表示領域ＤＲの下側に位置する領域ＦＲｂに実装されている。デマルチプレクサ回路ＤＭＸは、領域ＦＲｂにおいて、非表示領域ＦＲとソースドライバＳＤとの間に配置されており、ＳＳＤ回路として機能する。

表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域Ｐは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。

各画素領域Ｐは、ＴＦＴ（以下、「画素ＴＦＴ」）１０と、画素電極ＰＥとを有している。画素ＴＦＴ１０のゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。

＜デマルチプレクサ回路ＤＭＸの構成＞
図２は、本実施形態のアクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸ＿Ａの構成および動作を説明するための図である。

ソースドライバＳＤと表示領域ＤＲとの間には、デマルチプレクサ回路ＤＭＸ＿Ａが配置されている。

デマルチプレクサ回路ＤＭＸ＿Ａは、複数の単位回路１００（１）〜１００（ｉ）（ｉは２以上の整数）（以下、「単位回路１００」と総称することがある）と、ｎ本（ここでは３本）の制御信号幹線ＡＳＷ〜CＳＷとを含んでいる。制御信号幹線ＡＳＷ〜CＳＷは制御回路１５０に接続されている。

ソースドライバＳＤの出力ピンＰＩＮのそれぞれには、複数のビデオ信号線ＤＯ（１）〜ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本（ｎは２以上の整数、ここではｎ＝３）のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、単位回路１００がビデオ信号線単位で設けられている。単位回路１００は、１つのビデオ信号線ＤＯから、ｎ本ソースバスラインＳＬへビデオデータを分配する。

ここでは、複数のビデオ信号線ＤＯ（１）〜ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられた単位回路１００およびソースバスラインＳＬを、それぞれ、１００（Ｎ）、ＳＬ（Ｎ−１）〜ＳＬ（Ｎ−ｎ）とする。ソースバスラインＳＬ（Ｎ−１）〜ＳＬ（Ｎ−ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。

単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）に接続されたｎ本の分岐配線Ｂ１〜Ｂｎと、ｎ個のＤＭＸ回路用ＴＦＴ３０（１）〜３０（ｎ）（以下、「ＴＦＴ３０」と総称することがある）とを備える。

ＴＦＴ３０は選択スイッチとして機能する。ＴＦＴ３０のゲート電極は、ｎ本の制御信号幹線ＡＳＷ、ＢＳＷ、ＣＳＷのうちの対応する１つに電気的に接続されている。ＴＦＴ３０のソース電極は、分岐配線Ｂ１〜Ｂｎのうちの対応する１つに電気的に接続されている。ＴＦＴ３０のドレイン電極は、ソースバスラインＳＬ（Ｎ−１）〜ＳＬ（Ｎ−３）のうちの対応する１つのソースバスラインに接続されている。

ＴＦＴ３０のゲート電極には、制御信号幹線ＡＳＷ〜ＣＳＷの１つから選択信号が供給される。選択信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ−１）〜ソースバスラインＳＬ（Ｎ−ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤの出力ピンＰＩＮの数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。

なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８−２２５０３６号公報、特開２００６−１１９４０４号公報、国際公開２０１１／１１８０７９号（特許文献１）などに開示されている。本明細書では、参考のため、特開２００８−２２５０３６号公報、特開２００６−１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。

＜ＤＭＸ回路用ＴＦＴの構造＞
図３（ａ）および（ｂ）は、それぞれ、デマルチプレクサ回路ＤＭＸにおけるＴＦＴ３０を例示する平面図および断面図である。

本実施形態におけるＴＦＴ３０は、活性層として酸化物半導体層７を含む酸化物半導体ＴＦＴである。ＴＦＴ３０は、例えばトップゲート構造を有する。

ＴＦＴ３０は、基板１に支持されており、酸化物半導体層７、ゲート絶縁層９、上部ゲート電極１１、第１電極１３および第２電極１５を有する。

酸化物半導体層７は、基板１上に形成されている。酸化物半導体層７は、基板１に形成された絶縁層５の上に配置されていてもよい。酸化物半導体層７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。

ゲート絶縁層９は、酸化物半導体層７の一部上に設けられている。ゲート絶縁層９は、上部ゲート電極１１に重なる領域にのみ島状に形成されていてもよい。

上部ゲート電極１１は、ゲート絶縁層９上に設けられている。上部ゲート電極１１は、ゲート絶縁層９を介して酸化物半導体層７に対向する。

酸化物半導体層７、ゲート絶縁層９および上部ゲート電極１１は、第１層間絶縁層２１および第２層間絶縁層２３で覆われている。第２層間絶縁層２３は第１層間絶縁層２１上に配置されている。

第１電極１３および第２電極１５は、それぞれ、酸化物半導体層７に電気的に接続されている。第１電極１３および第２電極１５のうちの一方がソース電極、他方がドレイン電極として機能する。

本実施形態では、第１電極１３および第２電極１５は、それぞれ、異なる導電層に形成されている。この例では、第１電極１３は、第１層間絶縁層２１と第２層間絶縁層２３との間に配置されており、第１層間絶縁層２１に形成された第１コンタクトホールＣＨ１内で酸化物半導体層７に接続されている。第２電極１５は、第２層間絶縁層２３上に配置されている。第２電極１５は、第１層間絶縁層２１および第２層間絶縁層２３に形成された第２コンタクトホールＣＨ２内で酸化物半導体層７に接続されている。これにより、後で詳述するように、第１電極１３と第２電極１５との間隔（ソース−ドレイン間距離）ｗＳを小さくできるので、ＴＦＴ３０のチャネル長方向の幅ｗＴを低減できる。

本明細書では、上部ゲート電極１１上に絶縁膜を介して配置され、第１電極１３を含む導電層を「下部導電層」と呼ぶ。また、下部導電層上に絶縁膜を介して配置され、第２電極１５を含む導電層を「上部導電層」と呼ぶ。下部導電層は、ソースバスラインＳＬ（図１）と同一の導電膜を用いて形成された（すなわち、ソースバスラインＳＬを含む）ソースメタル層であってもよい。上部導電層は、画素電極または共通電極と同じ透明導電膜を用いて形成された透明導電層であってもよい。あるいは、表示領域において、共通電極と接するように、共通電極よりも低抵抗な金属補助配線を設ける場合には、上部導電層は、金属補助配線と同じ金属膜を用いて形成された金属層であってもよい。

また、本明細書では、酸化物半導体層７のうち、第１電極１３と接する部分を第１コンタクト領域７ａ、第２電極１５と接する部分を第２コンタクト領域７ｂと呼ぶ。基板１の法線方向から見たとき、第１コンタクト領域７ａおよび第２コンタクト領域７ｂの間に位置し、上部ゲート電極１１と重なっている領域が「チャネル領域７ｃ」となる。酸化物半導体層７は、チャネル領域７ｃと、第１コンタクト領域７ａおよび／または第２コンタクト領域７ｂとの間に位置するオフセット領域７ｏｆｆをさらに含んでいてもよい。また、本明細書では、基板１に平行な面内において、チャネル領域７ｃにおいて電流が流れる方向に平行な方向ＤＬを「チャネル長方向」、チャネル長方向ＤＬに直交する方向ＤＷを「チャネル幅方向」と呼ぶ。チャネル領域７ｃにおけるチャネル長方向ＤＬに沿った長さがチャネル長Ｌ、チャネル幅方向ＤＷに沿った長さがチャネル幅Ｗとなる。この例では、チャネル長方向ＤＬは、第１電極１３のチャネル領域７ｃ側の端部ｐ１と、第２電極１５のチャネル領域７ｃ側の端部ｐ２とを（最短距離で）結ぶ方向である。

基板１の法線方向から見て、酸化物半導体層７のうち上部ゲート電極１１と重なっていない部分、すなわち第１コンタクト領域７ａ、第２コンタクト領域７ｂおよびオフセット領域７ｏｆｆは、いずれも、チャネル領域７ｃよりも低い電気抵抗を有していてもよい。このような構成は、第１層間絶縁層２１として、第１コンタクト領域７ａ、第２コンタクト領域７ｂおよびオフセット領域７ｏｆｆと接するように、酸化物半導体を還元させる絶縁膜を形成することで得られる。あるいは、上部ゲート電極１１をマスクとして、酸化物半導体層７にプラズマ処理などの低抵抗化処理を行ってもよい。

ゲート絶縁層９は、酸化物半導体層７と上部ゲート電極１１との間にのみ形成されていてもよい。これにより、酸化物半導体層７のチャネル領域７ｃと、チャネル領域以外の領域（オフセット領域７ｏｆｆ、コンタクト領域７ａ、７ｂ）とを異なる絶縁膜と接触させることができる。一例として、ゲート絶縁層９を酸化シリコン膜などの酸化物膜を用いて形成すると、酸化物半導体層７のチャネル領域７ｃに生じた酸化欠損を酸化物膜によって低減できるので、所望のＴＦＴ特性を確保できる。また、第１層間絶縁層２１を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７のうち第１層間絶縁層２１と接するオフセット領域７ｏｆｆの酸化物半導体が還元され、酸素欠損が増加する。この結果、キャリア濃度が高くなって低抵抗化されるので、オン抵抗の低下を抑制できる。

上部ゲート電極１１およびゲート絶縁層９は、例えば、同一のマスクを用いてパターニングされていてもよい。この場合、基板１の法線方向から見たとき、ゲートバスラインＧＬまたは上部ゲート電極１１の周縁とゲート絶縁層９の周縁とは整合していてもよい。また、上部ゲート電極１１の下面の略全体はゲート絶縁層９と接していてもよい。

＜ＴＦＴ構造による効果＞
図３に示したように、本実施形態のデマルチプレクサ回路ＤＭＸでは、ＴＦＴ３０のソース電極とドレイン電極とが別層に形成される。この効果を、ソースおよびドレイン電極が同じ層に形成されたＴＦＴ（参考例のＴＦＴ）と比較して説明する。

図１２（ａ）および（ｂ）は、参考例のＴＦＴ１３０を示す平面図および断面図である。図１２では、図３と同様の構成要素には同じ参照符号を付している。

参考例のＴＦＴ１３０では、酸化物半導体層７、ゲート絶縁層９および上部ゲート電極１１を覆うように層間絶縁層２２が設けられている。層間絶縁層２２上に、ソース電極ＳＥおよびドレイン電極ＤＥが配置されている。ソース電極ＳＥおよびドレイン電極ＤＥは、同じ導電層内に形成されている。例えば、ソース電極ＳＥおよびドレイン電極ＤＥは、ソースバスラインＳＬと同じ導電膜をパターニングすることで形成される。ソース電極ＳＥとドレイン電極ＤＥとは、間隔（以下、「ソースードレイン間距離」）ｗSを空けて配置される。

参考例のＴＦＴ１３０では、ソース電極ＳＥおよびドレイン電極ＤＥの幅（配線幅）、ソースードレイン間距離ｗＳなどの下限値（設計値）は、プロセス加工上の制約（ラインおよびスペース制約）によって決まる。例えば、ソースードレイン間距離ｗＳを狭くしすぎると、位置合わせズレによって、ソース電極ＳＥとドレイン電極ＤＥとが接触し、動作不良を生じるおそれがある。また、ソース電極ＳＥおよびドレイン電極ＤＥと上部ゲート電極１１との重なり容量が増大するおそれがある。このため、通常は、基板１の法線方向から見たとき、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、ゲート電極１１（すなわちチャネル領域７ｃ）と重ならないように配置される。従って、ＴＦＴ１３０のチャネル長方向の幅ｗＴを小さくすることが難しい。

本発明者が検討したところ、デマルチプレクサ回路ＤＭＸにおいて、例えば、隣接する２本のソースバスラインの間に、ソースバスラインＳＬの延びる方向とチャネル幅方向とが平行になるようにＤＭＸ回路用ＴＦＴを配置すると、回路面積の増大を抑えつつ、チャネル幅の大きいＤＭＸ回路用ＴＦＴを配置できると考えられる。しかしながら、参考例のＴＦＴ１３０を用いると、特にソースバスラインＳＬの配列ピッチの狭い（例えば１０μｍ以下）高精細なアクティブマトリクス基板では、ソースバスラインＳＬの間隔に配置することが困難な場合がある。

これに対し、本実施形態におけるＴＦＴ３０では、第１電極１３と第２電極１５とを、第２層間絶縁層２３で分離された別々の導電層内に形成するので、ソースードレイン間距離（第１電極１３の端部ｐ１と第２電極１５の端部ｐ２との距離）ｗＳをより狭く設計することが可能である（例えばｗＳ＜2μｍ）。このため、参考例のＴＦＴ１３０よりも、チャネル長方向の幅ｗＴを小さくできる。なお、本実施形態では、基板１の法線方向から見たとき、第１電極１３と第２電極１５とが部分的に重なっていてもよい（すなわち、ｗＳ＝０）。その場合でも、第１電極１３の端部ｐ１がコンタクトホールＣＨ２内の第２電極１５と接しなければ、ソース・ドレインの導通による不良は生じない。

また、ＴＦＴ３０の第１電極１３および／または第２電極１５は、基板１の法線方向から見たとき、上部ゲート電極１１と重なるように設計されていてもよい。これにより、ＴＦＴ３０のチャネル長方向の幅ｗＴをさらに小さくできる。本実施形態によると、第２電極１５と上部ゲート電極１１との間に位置する絶縁膜を厚くできるので、第２電極１５を第１層間絶縁層２１上に設ける場合よりも、第２電極１５と上部ゲート電極１１との重なりによる寄生容量（第２電極１５がドレイン電極の場合には容量Ｃｇｄ）を減少させることができる。従って、寄生容量の増大を抑えつつ、ＴＦＴ３０のチャネル長方向の幅ｗＴを低減することが可能になる。

第１電極１３および第２電極１５と上部ゲート電極１１とが重なる部分のチャネル長方向ＤＬの長さｘａ、ｘｂは、第１電極１３または第２電極１５と上部ゲート電極１１とそれらの間の絶縁層とで構成される容量の大きさ、加工精度などを考慮して設定され得る。

ＴＦＴ３０のドレイン側では、ソース側よりも重なり容量（寄生容量）が小さいことが好ましい。この観点から、第１電極１３はソース電極であり、第２電極１５はドレイン電極であってもよい。これにより、上部ゲート電極１１−ドレイン電極間の寄生容量Ｃｄｇを、上部ゲート電極１１−ソース電極間の寄生容量Ｃｓｇよりも小さくできる。

このように、本実施形態によると、設計の自由度が高くなり、ＴＦＴ３０のチャネル長方向の幅ｗＴを従来よりも低減できる。チャネル長方向の幅ｗＴを低減することで、例えば、高精細なアクティブマトリクス基板においても、隣接するソースバスラインＳＬの間にＴＦＴ３０を配置したり、後述する２段構成のデマルチプレクサ回路にＴＦＴ３０を適用することが可能になる。従って、デマルチプレクサ回路ＤＭＸの面積を小さく抑え、狭額縁化を実現できる。

また、酸化物半導体ＴＦＴでは、一般に、酸化物半導体層に光が入射することにより、閾値がシフトし、劣化が生じ得るという問題がある。参考例のＴＦＴ１３０では、酸化物半導体層７のオフセット領域７ｏｆｆの一部は、上部ゲート電極１１、ソース電極ＳＥおよびドレイン電極ＤＥのいずれにも覆われていないため、上方からオフセット領域７ｏｆｆに光が入射し、劣化を生じるおそれがある。

これに対し、本実施形態によると、ＴＦＴ３０の酸化物半導体層７のオフセット領域７ｏｆｆは、第１電極１３または第２電極１５で覆われているので、光が上方から酸化物半導体層７に入射し難い。従って、酸化物半導体層７の光劣化を抑制できる。なお、基板１側から酸化物半導体層７に向かう光については、例えば、基板１と酸化物半導体層７との間に遮光層または下部電極を設けることで、酸化物半導体層７への入射を抑制できる。

＜ＴＦＴ３０の製造方法＞
図３に示すＴＦＴ３０は、例えば次のようにして製造され得る。

まず、基板１を用意する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。

次いで、基板１上に、下地絶縁膜として絶縁層５を形成する。絶縁層５として、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることができる。ここでは、絶縁層５として、ＳｉＯ_２膜（厚さ：３７５ｎｍ）をＣＶＤ法で形成する。

続いて、絶縁層５上に、例えばスパッタリング法で酸化物半導体膜（厚さ：例えば３０ｎｍ以上１００ｎｍ以下）を形成する。酸化物半導体膜は、特に限定しないが、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜であってもよい。この後、公知のフォトリソグラフィ工程で酸化物半導体膜のパターニングを行うことにより、島状の酸化物半導体層７を形成する。

この後、酸化物半導体層７を覆うように、ゲート絶縁膜および上部ゲート用導電膜を形成する。

ゲート絶縁膜として、酸化珪素（ＳｉＯ_２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。ゲート絶縁層９は、積層構造を有していてもよい。ここでは、ゲート絶縁膜として、ＣＶＤ法を用いて、酸化シリコン（ＳｉＯｘ）層（厚さ：８０ｎｍ以上２５０ｎｍ以下、例えば１５０ｎｍ）を形成する。

上部ゲート用導電膜として、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。ここでは、上部ゲート用導電膜として、Ａｌ膜（厚さ：３５０ｎｍ）を下層、ＭｏＮ膜（厚さ：５０ｎｍ）を上層とする積層膜をスパッタリング法で形成する。

次いで、上部ゲート用導電膜およびゲート絶縁膜のエッチングを行い、上部ゲート電極１１およびゲート絶縁層９を得る。ここでは、上部ゲート用導電膜上にレジストマスクを形成し、レジストマスクを用いて、上部ゲート用導電膜およびゲート絶縁膜のエッチング（ここではドライエッチング）を同時に行う。従って、ゲート絶縁膜のうち上部ゲート電極１１で覆われていない部分は除去される。

この後、上部ゲート電極１１の上方から、基板１の全面にプラズマ処理を施す。例えば、水素プラズマ処理やＨｅプラズマ処理などが挙げられる。この場合、上部ゲート電極１１がマスクとして機能するので、酸化物半導体層７のうち上部ゲート電極１１で覆われていない領域のみがプラズマ処理によって低抵抗化される。

続いて、酸化物半導体層７、ゲート絶縁層９および上部ゲート電極１１を覆うように、第１層間絶縁層２１（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を形成する。第１層間絶縁層２１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を単層又は積層させて形成することができる。ここでは、第１層間絶縁層２１として、ＳｉＮｘ（厚さ：１００ｎｍ）およびＳｉＯ_２膜（厚さ：３００ｎｍ）をＣＶＤ法で連続して形成する。

なお、上部ゲート電極１１およびゲート絶縁層９のパターニング後に、酸化物半導体層７の上面のうち上部ゲート電極１１から露出している部分と接するように、酸化物半導体を還元させる絶縁膜（例えばＳｉＮｘなどの窒化膜）を第１層間絶縁層２１として形成してもよい。これにより、酸化物半導体層７の露出部分が還元されて低抵抗化される（セルフアライメント構造）。この場合には、上述したプラズマ処理を行わなくてもよい。

この後、公知のフォトリソグラフィ工程により、第１層間絶縁層２１に、酸化物半導体層７の一部を露出するコンタクトホールＣＨ１を形成する。

続いて、第１層間絶縁層２１上およびコンタクトホールＣＨ１内に、第１電極用導電膜を形成し、パターニングを行うことで、第１電極１３を得る。第１電極用導電膜として、上部ゲート電極用導電膜として例示した導電膜を用いることができる。ここでは、Ｔｉ膜（厚さ：３０ｎｍ）を下層、Ａｌ膜（厚さ：３００ｎｍ）を主層およびＴｉ膜（厚さ：５０ｎｍ）を上層とする積層膜を用いる。

次いで、第１電極１３を覆うように第２層間絶縁層２３（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を形成する。第２層間絶縁層２３として、第１層間絶縁層２１と同様の絶縁膜を用いることができる。ここでは、第２層間絶縁層２３として、ＳｉＮｘ（厚さ：１００ｎｍ）およびＳｉＯ_２膜（厚さ：３００ｎｍ）をＣＶＤ法で連続して形成する。

この後、第２層間絶縁層２３に酸化物半導体層７の一部を露出するコンタクトホールＣＨ２を設ける。

続いて、第２層間絶縁層２３上およびコンタクトホールＣＨ２内に、第２電極用導電膜を形成し、パターニングを行うことで、第２電極１５を得る。第２電極用導電膜として、上部ゲート電極用導電膜として例示した導電膜を用いることができる。ここでは、Ｔｉ膜（厚さ：３０ｎｍ）を下層、Ａｌ膜（厚さ：３００ｎｍ）を主層およびＴｉ膜（厚さ：５０ｎｍ）を上層とする積層膜を用いる。このようにして、ＴＦＴ３０が製造される。なお、ＴＦＴ３０を覆うように、保護膜または平坦化膜を形成してもよい。

図４（ａ）および（ｂ）は、それぞれ、本実施形態におけるＤＭＸ回路用ＴＦＴの他の例を示す平面図および断面図である。

図４に示すＴＦＴ３１は、基板１と絶縁層５との間に下部電極（シールド電極ともいう。）３をさらに備える点で、図３に示すＴＦＴ３０と異なる。

下部電極３は、基板１の法線方向から見たとき、少なくともチャネル領域７ｃと重なるように配置されている。下部電極３は金属層であってもよい。これにより、下部電極３は、ＴＦＴ３１の遮光層としても機能し得る。例えば、下部電極３は、ゲートバスラインＧＬ（図１）と同じ導電膜から形成されていてもよい。

下部電極３は、例えば、ＧＮＤ電位（０Ｖ）に固定されていてもよい。これにより、ＴＦＴ３１の特性の安定性を確保できる。

あるいは、下部電極３の電位を調整することで、ＴＦＴ３１の閾値電圧Ｖｔｈを制御することも可能である。例えば、図５に例示するように、下部電極３−ソース電極間電圧Ｖｂｇをプラス方向に大きくすると、閾値電圧Ｖｔｈは実効的にマイナス方向にシフトする。従って、同じゲート電圧Ｖｇｓでオン電流を増加させることができ、表示パネルの消費電力を低く抑えることが可能になる。

さらに、下部電極３が上部ゲート電極１１と同電位になるように、下部電極３を上部ゲート電極１１（またはゲートバスライン）に電気的に接続させてもよい。このようなダブルゲート駆動を行うことにより、オン電流を高くできるので、ＴＦＴ３１の駆動力を向上できる。

ＴＦＴ３１は、基板１上に下部電極３を形成する点以外は、上述したＴＦＴ３０と同様の方法で製造され得る。

下部電極３は、基板１上に下部電極用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、パターニングを行うことで形成される。下部電極用導電膜として、上部ゲート電極用導電膜と同様の膜を用いることができる。ここでは、下部電極用導電膜として、Ａｌ膜（厚さ：３５０ｎｍ）を下層、ＭｏＮ膜（厚さ：５０ｎｍ）を上層とする積層膜をスパッタリング法で形成する。下部電極用導電膜のパターニングは、例えばドライエッチングで行う。

次いで、下部電極３を覆うように、絶縁層５を形成する。この後、ＴＦＴ３０と同様の工程で、酸化物半導体層７、上部ゲート電極１１、第１電極１３および第２電極１５を形成し、ＴＦＴ３１を得る。

＜デマルチプレクサ回路ＤＭＸ＿Ａのレイアウト例＞
図６は、デマルチプレクサ回路ＤＭＸ＿Ａの単位回路１００のレイアウトを例示する平面図である。ここでは、単位回路１００は、Ｒ、Ｇ、Ｂ画素に対応付けられたソースバスラインＳＬ１〜ＳＬ３に対して配置されている（つまりｎ＝３である）。

単位回路１００は、基板１に支持された３個のＴＦＴ３０（１）〜（３）（以下、「ＴＦＴ３０」と総称することがある）と、表示領域ＤＲから延設されたソースバスラインＳＬ１〜ＳＬ３（以下、「ソースバスラインＳＬ」と総称することがある）と、１つのビデオ信号線ＤＯと、分岐配線Ｂ１〜Ｂ３（以下、「分岐配線Ｂ」と総称することがある）と、制御信号幹線ＡＳＷ〜ＣＳＷ（以下、「制御信号幹線ＳＷ」と総称することがある）とを備える。ビデオ信号線ＤＯは、分岐配線Ｂ１〜Ｂ３に電気的に接続されている。この例では、ソースバスラインＳＬはｙ方向に延びており、制御信号幹線ＳＷはｙ方向に交差するｘ方向に延びている。

ＴＦＴ３０は、それぞれ、図３を参照しながら前述したＴＦＴ３０と同様の構造を有している。この例では、下部導電層に形成された第１電極１３はソース電極ＳＥ、上部導電層内に形成された第２電極１５はドレイン電極ＤＥである。図６では、下部導電層を実線、上部導電層を破線で示す。

なお、ＴＦＴ３０は、図４に示すように、酸化物半導体層７の基板１側に下部電極３をさらに備えていてもよい。

分岐配線Ｂ、ビデオ信号線ＤＯおよびＴＦＴ３０のソース電極ＳＥは、ソースメタル層内に（つまり、ソースバスラインＳＬと同じ導電膜を用いて）形成されていてもよい。ＴＦＴ３０のドレイン電極ＤＥは、ソースメタル層よりも上層にある導電層（例えば透明導電層）内に形成されていてもよい。

制御信号幹線ＳＷおよび上部ゲート電極１１は、同じ導電層内、例えばゲートメタル層内に形成されていてもよい。あるいは、制御信号幹線ＳＷはゲートメタル層内に形成され、上部ゲート電極１１は、ゲートメタル層とソースメタル層との間に設けられた他の導電層内に形成されていてもよい。

ソースバスラインＳＬは、表示領域からソースドライバＳＤ側にｙ方向に延びており、ＴＦＴ３０は、それぞれ、隣接する２つのソースバスラインＳＬの間に配置されていてもよい。この例では、ＴＦＴ３０は、そのチャネル長方向ＤＬがｘ方向に略平行となり、チャネル幅方向ＤＷがｙ方向に略平行となるように配置されている。

ＴＦＴ３０のドレイン電極ＤＥおよびソース電極ＳＥは、それぞれ、基板１の法線方向から見たとき、酸化物半導体層７をｙ方向（チャネル幅方向ＤＷ）に横切って延びている。

ドレイン電極ＤＥは、対応するソースバスラインＳＬに電気的に接続されている。この例では、ドレイン電極ＤＥ、ソースバスラインＳＬに向かってｙ方向に延設されている。延設された部分ＤＥｃを「ドレイン延設部」と称する。ドレイン延設部ＤＥｃは、第２層間絶縁層２３に形成された開口部２３ｐ内でソースバスラインＳＬに電気的に接続されている。

ソース電極ＳＥは、対応する分岐配線Ｂに電気的に接続されている。この例では、分岐配線Ｂは、基板１の法線方向から見たとき、ビデオ信号線ＤＯから表示領域側にｙ方向に延び、ＴＦＴ３０のソース電極ＳＥとして機能する部分を含む。すなわち、分岐配線Ｂとソース電極ＳＥとは一体的に形成されている。

ＴＦＴ３０の上部ゲート電極１１は、対応する制御信号幹線ＳＷに電気的に接続されている。この例では、上部ゲート電極１１は、制御信号幹線ＳＷに向かってｙ方向に延設されている。延設された部分１１ｃを「ゲート延設部」と称する。ゲート延設部１１ｃは、ソースメタル層内に形成された接続配線２５を介して、対応する制御信号幹線ＳＷに電気的に接続されている。接続配線２５は、例えば、第１層間絶縁層２１に設けられた第１開口部２１ｐ内でゲート延設部１１ｃと接し、かつ、第１層間絶縁層２１（または第１層間絶縁層２１および絶縁層５）に設けられた第２開口部２１ｑ内で制御信号幹線ＳＷと接していてもよい。

本実施形態によると、ソース電極ＳＥとドレイン電極ＤＥとは異なる層内に形成されているので、前述したように、ソース電極ＳＥとドレイン電極ＤＥとの間隔ｗＳを小さくできる。この結果、ＴＦＴ３０のチャネル長方向の幅ｗＴを小さくできるので、隣接する２つのソースバスラインＳＬ間に配置することが可能になる。本実施形態のＴＦＴ３０は、高精細なアクティブマトリクス基板にデマルチプレクサ回路ＤＭＸを形成する際に好適に適用され得る。

本実施形態のデマルチプレクサ回路ＤＭＸの構成は、上記に限定されない。ＴＦＴ３０のドレイン電極ＤＥが下部導電層層内に形成され、ソース電極ＳＥが上部導電層内に形成されていてもよい。その場合、ドレイン電極ＤＥおよびソースバスラインＳＬが一体的に形成され、ソース電極ＳＥは、第１層間絶縁層２１に形成された開口部内で分岐配線Ｂに接続されていてもよい。

（変形例）
本実施形態のデマルチプレクサ回路ＤＭＸの構成は、上記構成に限定されない。

デマルチプレクサ回路ＤＭＸは、少なくとも２つの単位回路（以下、「第１単位回路」、「第２単位回路」と呼ぶ）からなるサブ回路を含んでもよい。第１単位回路のＤＭＸ回路用ＴＦＴに接続されたｎ本のソースバスラインＳＬと、第２単位回路のＤＭＸ回路用ＴＦＴに接続されたｎ本のソースバスラインＳＬとが行方向にＺ本ずつ（Ｚは１以上の整数、例えばＺ＝１）交互に配列されてもよい。

図７は、本実施形態における他のデマルチプレクサ回路ＤＭＸ＿Ｂの一部を示す図であり、第１単位回路および第２単位回路からなるサブ回路２００を示している。

図７では、複数のソースバスラインＳＬのうち４本のソースバスラインのみを示している。これらのソースバスラインを、一方の端部（ここでは左端）から順に、それぞれ、第１ソースバスラインＳＬ１、第２ソースバスラインＳＬ２、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４と呼ぶ。

サブ回路２００は、第１単位回路および第２単位回路と、複数の制御信号幹線ＳＷ（ここでは、２本の制御信号幹線ＡＳＷ、ＢＳＷ）とを備える。

この例では、各単位回路は、２本のソースバスラインＳＬに対応付けられている（すなわちｎ＝２）。第１単位回路は、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に対応付けられている。対応するビデオ信号線ＤＯ１からのビデオ信号Ｖ１は、第１単位回路を介して、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に分配される。第２単位回路は、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に対応付けられている。第１単位回路とは異なるビデオ信号線ＤＯ２からのビデオ信号Ｖ２は、第２単位回路を介して、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に分配される。

第１単位回路は、２つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ１ａ、Ｔ１ｂと、２本の分岐配線Ｂ１ａ、Ｂ１ｂとを備える。第２単位回路は、２つの薄膜トランジスタＴ２ａ、Ｔ２ｂと、２本の分岐配線Ｂ２ａ、Ｂ２ｂとを備える。薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂは、図３および図４を参照しながら前述した構造を有している。

第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂのドレイン電極は、それぞれ、第１ソースバスラインＳＬ１、第３ソースバスラインＳＬ３に接続されている。ソース電極は、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂに接続され、分岐配線Ｂ１ａ、Ｂ１ｂを介してビデオ信号線ＤＯ１に電気的に接続されている。

第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂのドレイン電極は、それぞれ、第２ソースバスラインＳＬ２、第４ソースバスラインＳＬ４に接続されている。ソース電極は、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂと一体的に形成されており、分岐配線Ｂ２ａ、Ｂ２ｂを介してビデオ信号線ＤＯ２に電気的に接続されている。

薄膜トランジスタＴ１ａ、Ｔ２ａのゲート電極は、それぞれ、制御信号幹線ＡＳＷに接続されており、制御信号幹線ＡＳＷから制御信号が供給される。薄膜トランジスタＴ１ｂ、Ｔ２ｂのゲート電極は、それぞれ、制御信号幹線ＢＳＷに接続されており、制御信号幹線ＢＳＷから制御信号が供給される。

図８は、本実施形態のデマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトの一例を示す平面図である。デマルチプレクサ回路ＤＭＸ＿Ｂは、複数のサブ回路２００を有している。各サブ回路２００は、図７を参照しながら前述したように、第１単位回路および第２単位回路を有している。第１単位回路および第２単位回路は、それぞれ、２本のソースバスラインＳＬに対応付けられている。

図示するように、基板１の法線方向から見たとき、デマルチプレクサ回路ＤＭＸ＿Ｂにおける複数のサブ回路２００は、ｘ方向に配列されていてもよい。各サブ回路２００は、ｙ方向に延伸された形状を有していてもよい。また、各サブ回路２００において、第１単位回路のＤＭＸ回路用ＴＦＴが配置されている第１単位回路形成領域ｕ１は、第２単位回路のＤＭＸ回路用ＴＦＴが配置されている第２単位回路形成領域ｕ２の表示領域側に位置していてもよい。つまり、第１単位回路は、第２単位回路と表示領域との間に位置していてもよい。本明細書では、このような構成を「２段構成」と呼ぶ。

デマルチプレクサ回路ＤＭＸ＿Ｂの各サブ回路２００は、ｎ本（ここでは２本）の制御信号枝線Ｃ１、Ｃ２を備える。制御信号枝線Ｃ１、Ｃ２は、それぞれ、制御信号幹線ＡＳＷ、ＢＳＷに電気的に接続されている。各サブ回路２００において、第１単位回路と第２単位回路とで、制御信号枝線Ｃ１、Ｃ２を共有している。

図示していないが、デマルチプレクサ回路ＤＭＸ＿Ｂと非表示領域ＦＲの周縁との間には、ＣＯＧ実装されたソースドライバが設けられている。制御信号幹線ＳＷおよびビデオ信号線ＤＯは、例えば、デマルチプレクサ回路ＤＭＸ＿Ｂとソースドライバとの間に配置されている。制御信号幹線ＡＳＷ、ＢＳＷはｘ方向に延びていてもよい。

このように、本変形例によると、２以上の単位回路に共通の制御信号枝線Ｃを設けることが可能である。これにより、デマルチプレクサ回路ＤＭＸに要する面積をより効果的に低減できる。また、チャネル幅Ｗをｙ方向に大きくすることで、電流駆動力をさらに高くできる。なお、ここでは、２段構成の例を示しているが、３段以上の構成も採用し得る。

＜サブ回路２００のレイアウト例１＞
図９は、デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ａのレイアウトを例示する拡大平面図である。この例では、各薄膜トランジスタのソース電極ＳＥは下部導電層（例えばソースメタル層）、ドレイン電極ＤＥは上部導電層（例えば透明導電層）内に形成されている。図９では、下部導電層を実線、上部導電層を破線で示す。

第１単位回路は、第１単位回路形成領域ｕ１に配置された薄膜トランジスタＴ１ａ、Ｔ１ｂと、分岐配線Ｂ１ａ、Ｂ１ｂとを有する。第２単位回路は、第２単位回路形成領域ｕ２に配置された薄膜トランジスタＴ２ａ、Ｔ２ｂと、分岐配線Ｂ２ａ、Ｂ２ｂとを有する。第１および第２単位回路は、共通の制御信号枝線Ｃ１、Ｃ２をさらに有している。ここでは、ｙ方向に隣接する薄膜トランジスタＴ１ａ、Ｔ２ａが制御信号枝線Ｃ１を共有し、ｙ方向に隣接する薄膜トランジスタＴ１ｂ、Ｔ２ｂが制御信号枝線Ｃ２を共有している。制御信号枝線Ｃ１、Ｃ２は、それぞれ、制御信号幹線ＡＳＷ、ＢＳＷに電気的に接続されている。

第１単位回路および第２単位回路の分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂ（「分岐配線Ｂ」と総称することがある。）、制御信号枝線Ｃ１、Ｃ２およびソースバスラインＳＬ１〜ＳＬ４は、いずれも、ｙ方向に延びている。この例では、各薄膜トランジスタのチャネル長方向ＤＬがｘ方向に略平行となり、チャネル幅方向ＤＷがｙ方向に略平行である。

制御信号枝線Ｃ１、Ｃ２は、それぞれ、対応するＤＭＸ回路用ＴＦＴのゲート電極として機能する部分を含む。例えば、制御信号枝線Ｃ１は、基板１の法線方向から見たとき、分岐配線Ｂ１ａと分岐配線Ｂ２ａとの間に位置している。制御信号枝線Ｃ１は、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ２ａのゲート電極として機能する凸部と、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ１ａのゲート電極として機能する凸部とを有している。薄膜トランジスタＴ１ａおよび薄膜トランジスタＴ２ａの酸化物半導体層７は、それぞれ、制御信号枝線Ｃ１のこれらの凸部上に配置されている。このように、第１単位回路におけるＤＭＸ回路用ＴＦＴの１つと、第２単位回路におけるＤＭＸ回路用ＴＦＴの１つとは、同一の制御信号枝線Ｃに一体的に形成されたゲート電極を有しており、同一の制御信号枝線Ｃの上に間隔を空けて配置されている（２段構成）。

この例では、各薄膜トランジスタのソース電極、分岐配線Ｂおよびビデオ信号線ＤＯは、ソースメタル層内に形成されている。ソース電極は、対応する分岐配線Ｂと一体的に形成されている。各薄膜トランジスタのドレイン電極は、ソースメタル層よりも上層にある導電層（例えば透明導電層）に形成されている。ドレイン電極から延設されたドレイン延設部ＤＥｃは、デマルチプレクサ回路ＤＭＸ＿Ｂと表示領域との間で、ソースメタル層内に形成された対応するソースバスラインＳＬに接続されている。上部ゲート電極１１および制御信号幹線ＳＷは、同じ導電層内（例えばゲートメタル層内）に形成されていてもよい。あるいは、制御信号幹線ＳＷはゲートメタル層内に形成され、上部ゲート電極１１はゲートメタル層とソースメタル層との間の他の導電層内に形成されていてもよい。

基板１の法線方向から見たとき、第１単位回路のＤＭＸ回路用ＴＦＴは、第２単位回路に対応付けられたＮ番目および（Ｎ＋２）番目のソースバスラインＳＬの間に配置されている（Ｎは自然数）。例えば、薄膜トランジスタＴ１ｂは、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４の間に配置されている。また、第２単位回路のＤＭＸ回路用ＴＦＴは、第１単位回路における隣接する２つの分岐配線Ｂの間に配置されている。例えば、薄膜トランジスタＴ２ａは、第１単位回路の分岐配線Ｂ１ａ、Ｂ２ａの間に配置されている。

＜サブ回路２００のレイアウト例２＞
デマルチプレクサ回路ＤＭＸを構成する複数のＤＭＸ回路用ＴＦＴのうち一部のＤＭＸ回路用ＴＦＴは、ソース電極がドレイン電極よりも下層にある第１ＴＦＴであり、他の一部のＴＦＴは、ソース電極がドレイン電極よりも上層にある第２ＴＦＴであってもよい。例えば、２つのＤＭＸ回路用ＴＦＴの間に他の電極配線を配置させる場合、一方のＤＭＸ回路用ＴＦＴを第１ＴＦＴとし、他方を第２ＴＦＴとしてもよい。このように、第１ＴＦＴと第２ＴＦＴとを他の電極・配線を間に挟んで隣接して配置すると、各ＴＦＴの内側の電極と他の電極・配線とを別層に形成できるので、これらのＴＦＴの間隔をさらに狭くできる。

図１０は、デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ｂのレイアウトの他の例を示す平面図である。図１０では、下部導電層を実線、上部導電層を破線で示す。

この例では、各単位回路は、第１ＴＦＴと、第２ＴＦＴとを含んでいる。第１ＴＦＴのソース電極は下部導電層（例えばソースメタル層）、ドレイン電極は上部導電層（例えば透明導電層）内に形成されている。第２ＴＦＴのソース電極は上部導電層、ドレイン電極は下部導電層内に形成されている、以下、図９に示すサブ回路２００Ａのレイアウトと異なる点を主に説明し、同様の構成については適宜説明を省略する。

各サブ回路２００Ｂにおいて、ｙ方向に隣接する２つのＴＦＴは互いに異なる構造を有し、ｘ方向に隣接する２つのＴＦＴは互いに異なる構造を有してもよい。この例では、第１単位回路における薄膜トランジスタＴ１ａ、Ｔ１ｂは、それぞれ、第１ＴＦＴおよび第２ＴＦＴである。また、第２単位回路における薄膜トランジスタＴ２ａ、Ｔ２ｂは、それぞれ、第２ＴＦＴおよび第１ＴＦＴである。

分岐配線Ｂ、ビデオ信号線ＤＯ、第１ＴＦＴのソース電極および第２ＴＦＴのドレイン電極は、例えば、ソースメタル層内に形成されている。また、第１ＴＦＴのドレイン電極および第２ＴＦＴのソース電極はソースメタル層よりも上層にある導電層（例えば透明導電層）内に形成されている。

第１ＴＦＴのソース電極は、対応する分岐配線Ｂと一体的に形成されていてもよい。第１ＴＦＴのドレイン電極は、ｙ方向に延びるドレイン延設部ＤＥｃを有する。ドレイン延設部ＤＥｃは、デマルチプレクサ回路ＤＭＸ＿Ｂと表示領域との間で、ソースメタル層内に形成された対応するソースバスラインＳＬに接続されてもよい。

第２ＴＦＴのソース電極は、ｙ方向に延びるソース延設部ＳＥｃを有する。ソース延設部ＳＥｃは、デマルチプレクサ回路ＤＭＸ＿Ｂとソースドライバとの間で、対応する分岐配線Ｂに接続されていてもよい。第２ＴＦＴのドレイン電極は、対応するソースバスラインＳＬと一体的に形成されていてもよい。

このようなレイアウトによると、デマルチプレクサ回路ＤＭＸ＿Ｂにおいて、上部導電層内に形成された電極・配線と、下部導電層内に形成された電極・配線とを交互に配列させることができる。このため、隣接する電極・配線の間隔をより狭くすることが可能になり、回路面積をさらに縮小できる。

例えば、第１単位回路領域において、左側から、下部導電層内の薄膜トランジスタＴ１ａのソース電極、上部導電層内の薄膜トランジスタＴ１ａのドレイン電極、下部導電層内の第２ソースバスラインＳＬ２、上部導電層内の薄膜トランジスタＴ１ｂのソース電極、下部導電層内の薄膜トランジスタＴ１ｂのドレイン電極、および上部導電層内の薄膜トランジスタＴ２ｂのドレイン延設部ＤＥｃがこの順で配列されている。このため、各薄膜トランジスタのソース−ドレイン間距離ｗＳだけでなく、隣接する２つの薄膜トランジスタの間隔も小さくすることができる。

なお、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂが第２ＴＦＴであり、第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂが第１ＴＦＴであってもよい。また、ここでは、２段構成の例を示したが、３段以上の構成も採用し得る。

（画素領域Ｐの構成）
次いで、アクティブマトリクス基板１０００における各画素領域Ｐの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。

図１１（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域Ｐの平面図およびＩＶ−ＩＶ’線に沿った断面図である。

画素領域Ｐは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持されたＴＦＴ（以下、「画素ＴＦＴ」）１０と、下部透明電極１１５と、上部透明電極１１９とを有している。図示していないが、上部透明電極１１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１１５は共通電極ＣＥであり、上部透明電極１１９は画素電極ＰＥである。

画素ＴＦＴ１０は、ＤＭＸ回路用ＴＦＴと同様に、ソース電極ＳＥおよびドレイン電極ＤＥが異なる導電層内に形成された構造を有するトップゲート構造ＴＦＴまたはダブルゲート構造ＴＦＴである。画素ＴＦＴ１０のソース電極ＳＥおよびドレイン電極ＤＥを異なる導電層に形成することで、画素電極ＰＥとソースバスラインＳＬとの間隔を小さくできる。また、基板１の法線方向から見たとき、上部ゲート電極１１１と画素電極ＰＥおよびソースバスラインＳＬとを部分的に重ならせてもよい。これにより、ソースバスラインＳＬとゲートバスラインＧＬとの交差部分の下方に画素ＴＦＴ１０を配置できるので、ソースおよびドレイン電極が同層で形成されたトップゲート構造ＴＦＴ１１０を画素ＴＦＴとして用いた比較例（図１３）と比べて、画素開口率を高めることができる。

次いで、画素ＴＦＴ１０の構造をより詳細に説明する。

画素ＴＦＴ１０は、酸化物半導体層１０７、ソース電極ＳＥ、ドレイン電極ＤＥおよび上部ゲート電極１１１を備える。上部ゲート電極１１１は、酸化物半導体層１０７の一部上に、ゲート絶縁層１０９を介して配置されている。上部ゲート電極１１１は層間絶縁層１２１で覆われている。層間絶縁層１２１上には、層間絶縁層１２３が形成されている。ソース電極ＳＥは、層間絶縁層１２１上に配置され、層間絶縁層１２１に形成されたコンタクトホールＣＨ３内で酸化物半導体層１０７と接する。ドレイン電極ＤＥは、例えば層間絶縁層１２３上に配置され、層間絶縁層１２１、１２３に形成されたコンタクトホールＣＨ４内で酸化物半導体層１０７と接する。画素ＴＦＴ１０は、酸化物半導体層１０７の基板１側にシールド電極１０３をさらに備えてもよい。

画素ＴＦＴ１０の上部ゲート電極１１１は対応するゲートバスラインＧＬに接続され、ソース電極ＳＥは対応するソースバスラインＳＬに接続されている。ドレイン電極ＤＥは画素電極ＰＥと電気的に接続されている。この例では、上部ゲート電極１１１およびゲートバスラインＧＬは、ゲートメタル層内において一体的に形成されている。また、ソース電極ＳＥおよびソースバスラインＳＬは、ソースメタル層内において一体的に形成され、ドレイン電極ＤＥは、画素電極ＰＥと一体的に形成されている。

層間絶縁層１２３は、絶縁層１１６と、絶縁層１１６上に形成された誘電体層１１７とを含む。絶縁層１１６上には、画素電極ＰＥおよび共通電極ＣＥが、誘電体層１１７を介して部分的に重なるように配置されている。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。この例では、共通電極ＣＥは、絶縁層１１６上に形成されている。共通電極ＣＥは、画素ＴＦＴ１０が形成されている領域上に開口部を有し、この領域を除く画素領域Ｐ全体に亘って形成されていてもよい。画素電極ＰＥは、誘電体層１１７上およびコンタクトホールＣＨ４内に形成され、コンタクトホールＣＨ４内で酸化物半導体層１０７と接している。

画素ＴＦＴ１０のソース電極ＳＥと、ＤＭＸ回路用ＴＦＴであるＴＦＴ３０（図２）の第１電極１３とは同じ導電層内（例えばソースメタル層内）に形成されていてもよい。同様に、画素ＴＦＴ１０のドレイン電極ＤＥとＴＦＴ３０の第２電極１５とは同じ導電層内に形成されていてもよい。あるいは、画素ＴＦＴ１０のドレイン電極ＤＥは画素電極ＰＥと一体的に形成され、ＴＦＴ３０の第２電極１５は共通電極ＣＥと同じ導電層内に形成されていてもよい。

このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。

なお、図示していないが、共通電極ＣＥと接するように、共通電極ＣＥよりも低抵抗な金属補助配線を設ける場合には、ＴＦＴ１１０のドレイン電極ＤＥを、金属補助配線と同じ金属膜を用いて形成してもよい。

共通電極ＣＥ上に誘電体層１１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１１７を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明電極１１５が画素電極ＰＥであり、上部透明電極１１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８−０３２８９９号公報、特開２０１０−００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８−０３２８９９号公報および特開２０１０−００８７５８号公報の開示内容の全てを本明細書に援用する。

＜酸化物半導体について＞
酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。

酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。

なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ_２Ｏ_３−ＳｎＯ_２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。

本発明の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。

１ ：基板
３ ：シールド電極
５ ：絶縁層
７ ：酸化物半導体層
７ａ ：第１コンタクト領域
７ｂ ：第２コンタクト領域
７ｃ ：チャネル領域
７ｏｆｆ ：オフセット領域
９ ：ゲート絶縁層
１１ ：上部ゲート電極
１１ｃ ：ゲート延設部
１３ ：第１電極
１５ ：第２電極
２１ ：第１層間絶縁層
２３ ：第２層間絶縁層
１００ ：単位回路
２００、２００A、２００B ：サブ回路
１０００ ：アクティブマトリクス基板
ＣＨ１、ＣＨ２ ：コンタクトホール
ＤＥ ：ドレイン電極
ＤＥｃ ：ドレイン延設部
ＳＥ ：ソース電極
ＤＭＸ ：デマルチプレクサ回路
ＤＯ、ＤＯ１、ＤＯ２ ：ビデオ信号線
Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ ：薄膜トランジスタ
ｕ１ ：第１単位回路形成領域
ｕ２ ：第２単位回路形成領域
ＤＬ ：チャネル長方向
ＤＷ ：チャネル幅方向
ＤＲ ：表示領域
ＦＲ ：非表示領域
ＧＤ ：ゲートドライバ
ＳＤ ：ソースドライバ
Ｐ ：画素領域
ＰＥ ：画素電極
ＧＬ ：ゲートバスライン
ＳＬ ：ソースバスライン
Ｂ、Ｂ１〜Ｂ３、Ｂ１ａ、Ｂ１ｂ、Ｂ２ａ、Ｂ２ｂ ：分岐配線
ＳＷ、ＡＳＷ〜ＣＳＷ ：制御信号線

Claims (16)

1. 複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
   基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において、第１方向に延びる複数のソースバスラインおよび前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備えたアクティブマトリクス基板であって、
   前記デマルチプレクサ回路は、それぞれが、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配する複数の単位回路を有し、
   前記複数の単位回路のそれぞれは、少なくともｎ個のＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、
   前記少なくともｎ個のＴＦＴのそれぞれは、酸化物半導体層と、前記酸化物半導体層上にゲート絶縁層を介して配置された上部ゲート電極と、前記酸化物半導体層に電気的に接続された第１電極および第２電極を有し、前記第１電極および前記第２電極の一方は、前記ｎ本のソースバスラインの１つに電気的に接続されたドレイン電極であり、他方は、前記ｎ本の分岐配線の１つに電気的に接続されたソース電極であり、
   前記酸化物半導体層および前記上部ゲート電極を覆う第１層間絶縁層と、前記第１層間絶縁層上に配置された第２層間絶縁層とをさらに備え、
   前記第１電極は、前記第１層間絶縁層と前記第２層間絶縁層との間に配置され、かつ、前記第１層間絶縁層に形成された第１コンタクトホール内で前記酸化物半導体層と接し、
   前記第２電極は、前記第２層間絶縁層上に配置され、かつ、前記第２層間絶縁層および前記第１層間絶縁層に形成された第２コンタクトホール内で前記酸化物半導体層と接している、アクティブマトリクス基板。
2. 前記少なくともｎ個のＴＦＴのそれぞれにおいて、前記第１電極は、前記第１層間絶縁層を介して前記上部ゲート電極と部分的に重なっており、前記第２電極は、前記第１層間絶縁層および前記第２層間絶縁層を介して前記上部ゲート電極と部分的に重なっている、請求項１に記載のアクティブマトリクス基板。
3. 前記少なくともｎ個のＴＦＴのチャネル長方向は前記第１方向であり、チャネル幅方向は前記第２方向である、請求項１または２に記載のアクティブマトリクス基板。
4. 前記少なくともｎ個のＴＦＴのそれぞれは、前記酸化物半導体層の前記基板側に配置された下部電極をさらに有する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
5. 前記下部電極は接地されている、請求項４に記載のアクティブマトリクス基板。
6. 前記下部電極は前記上部ゲート電極に電気的に接続されている、請求項４に記載のアクティブマトリクス基板。
7. 前記下部電極は、前記上部ゲート電極と異なる電位に設定される、請求項４に記載のアクティブマトリクス基板。
8. 前記デマルチプレクサ回路は、前記第１電極がソース電極、前記第２電極がドレイン電極である第１ＴＦＴと、前記第１電極がドレイン電極、前記第２電極がソース電極である第２ＴＦＴとを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
9. 前記デマルチプレクサ回路は、複数のサブ回路を含み、
   各サブ回路は、前記複数の単位回路のうちの少なくとも第１単位回路および第２単位回路を含み、
   前記各サブ回路において、前記第１単位回路の前記ｎ本のソースバスラインと、前記第２単位回路の前記ｎ本のソースバスラインとは、前記第２方向に１本ずつ交互に配列されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
10. 前記第１単位回路および前記第２単位回路のそれぞれにおいて、前記少なくともｎ個のＴＦＴは前記第１方向に配列されており、
    前記各サブ回路において、前記第１単位回路の前記少なくともｎ個のＴＦＴが配置された第１単位回路形成領域は、前記第２単位回路の前記少なくともｎ個のＴＦＴが配置された第２単位回路形成領域と前記表示領域との間に位置している、請求項９に記載のアクティブマトリクス基板。
11. 前記第１単位回路および前記第２単位回路のそれぞれの前記少なくともｎ個のＴＦＴは、前記第１電極がソース電極、前記第２電極がドレイン電極である第１ＴＦＴと、前記第１電極がドレイン電極、前記第２電極がソース電極である第２ＴＦＴとを含む、請求項１０に記載のアクティブマトリクス基板。
12. 前記少なくともｎ個のＴＦＴのそれぞれのチャネル長方向の幅は、前記複数のソースバスラインの配列ピッチよりも小さい、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
13. 前記複数の画素のそれぞれに配置された画素ＴＦＴをさらに備え、
    前記画素ＴＦＴは、他の酸化物半導体層、他のソース電極、他のドレイン電極、および前記他の酸化物半導体層の前記基板と反対側に絶縁膜を介して配置された他の上部ゲート電極を有し、
    前記他のソース電極は、前記複数のソースバスラインと同じ導電層内に形成され、前記他のドレイン電極は、前記導電層よりも上に位置する他の導電層内に形成されている、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
14. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
15. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１４に記載のアクティブマトリクス基板。
16. それぞれが、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配する複数の単位回路を有し、
    前記複数の単位回路のそれぞれは、少なくともｎ個のＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、
    前記少なくともｎ個のＴＦＴのそれぞれは、酸化物半導体層と、前記酸化物半導体層上にゲート絶縁層を介して配置された上部ゲート電極と、前記酸化物半導体層に電気的に接続された第１電極および第２電極を有し、前記第１電極および前記第２電極の一方は、前記ｎ本のソースバスラインの１つに電気的に接続されたドレイン電極であり、他方は、前記ｎ本の分岐配線の１つに電気的に接続されたソース電極であり、
    前記酸化物半導体層および前記上部ゲート電極を覆う第１層間絶縁層と、前記第１層間絶縁層上に配置された第２層間絶縁層とをさらに備え、
    前記第１電極は、前記第１層間絶縁層と前記第２層間絶縁層との間に配置され、かつ、前記第１層間絶縁層に形成された第１コンタクトホール内で前記酸化物半導体層と接し、
    前記第２電極は、前記第２層間絶縁層上に配置され、かつ、前記第２層間絶縁層および前記第１層間絶縁層に形成された第２コンタクトホール内で前記酸化物半導体層と接している、デマルチプレクサ回路。

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