JP2019134032A - Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 - Google Patents

Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 Download PDF

Info

Publication number
JP2019134032A
JP2019134032A JP2018013951A JP2018013951A JP2019134032A JP 2019134032 A JP2019134032 A JP 2019134032A JP 2018013951 A JP2018013951 A JP 2018013951A JP 2018013951 A JP2018013951 A JP 2018013951A JP 2019134032 A JP2019134032 A JP 2019134032A
Authority
JP
Japan
Prior art keywords
layer
source
metal layer
source metal
tft substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018013951A
Other languages
English (en)
Inventor
克紀 美▲崎▼
Katsunori Misaki
克紀 美▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2018013951A priority Critical patent/JP2019134032A/ja
Priority to CN201910081931.1A priority patent/CN110098197B/zh
Priority to US16/259,803 priority patent/US10819006B2/en
Publication of JP2019134032A publication Critical patent/JP2019134032A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q13/00—Waveguide horns or mouths; Slot antennas; Leaky-waveguide antennas; Equivalent structures causing radiation along the transmission path of a guided wave
    • H01Q13/10—Resonant slot antennas
    • H01Q13/103—Resonant slot antennas with variable reactance for tuning the antenna
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/44—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the electric or magnetic characteristics of reflecting, refracting, or diffracting devices associated with the radiating element
    • H01Q3/443—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the electric or magnetic characteristics of reflecting, refracting, or diffracting devices associated with the radiating element varying the phase velocity along a leaky transmission line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/064—Two dimensional planar arrays using horn or slot aerials

Abstract

【課題】アンテナ特性の低下を抑制することができる走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法を提供する。【解決手段】ＴＦＴ基板（１０１Ａ）は、半導体層（５）と、ゲート電極（３Ｇ）を含むゲートメタル層（３）と、ゲート絶縁層（４）と、ソース電極（７Ｓ）およびドレイン電極を含むソースメタル層（７）と、ソースコンタクト部（６Ｓ）とドレインコンタクト部（６Ｄ）とを含むコンタクト層（６）とを有する。ソースメタル層は、下部ソースメタル層（Ｓ１）と上部ソースメタル層（Ｓ２）とを含む積層構造を有し、下部ソースメタル層のエッジは、上部ソースメタル層のエッジよりも内側にある。誘電体基板の法線方向から見たとき、少なくとも、複数のアンテナ単位領域の下部ソースメタル層のエッジおよび上部ソースメタル層のエッジのうちのソースコンタクト部またはドレインコンタクト部と重なっていない部分は、少なくとも２つの無機層で覆われている。【選択図】図１０

Description

本発明は、走査アンテナに関し、特に、アンテナ単位（「素子アンテナ」ということもある。）が液晶容量を有する走査アンテナ（「液晶アレイアンテナ」ということもある。）、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法に関する。
移動体通信や衛星放送用のアンテナは、ビームの方向を変えられる（「ビーム走査」または「ビームステアリング」と言われる。）機能を必要とする。このような機能を有するアンテナ（以下、「走査アンテナ（ｓｃａｎｎｅｄ ａｎｔｅｎｎａ）」という。）として、アンテナ単位を備えるフェイズドアレイアンテナが知られている。しかしながら、従来のフェイズドアレイアンテナは高価であり、民生品への普及の障害となっている。特に、アンテナ単位の数が増えると、コストが著しく上昇する。
そこで、液晶材料（ネマチック液晶、高分子分散液晶を含む）の大きな誘電異方性（複屈折率）を利用した走査アンテナが提案されている（特許文献１〜５および非特許文献１）。液晶材料の誘電率は周波数分散を有するので、本明細書において、マイクロ波の周波数帯における誘電率（「マイクロ波に対する誘電率」ということもある。）を特に「誘電率Ｍ（εM）」と表記することにする。
特許文献３および非特許文献１には、液晶表示装置（以下、「ＬＣＤ」という。）の技術を利用することによって低価格な走査アンテナが得られると記載されている。
本出願人は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナを開発している。本出願人による特許文献６は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板ならびにそのような走査アンテナの製造方法および駆動方法を開示している。参考のために、特許文献６の開示内容の全てを本明細書に援用する。
特開２００７−１１６５７３号公報 特開２００７−２９５０４４号公報 特表２００９−５３８５６５号公報 特表２０１３−５３９９４９号公報 国際公開第２０１５／１２６５５０号 国際公開第２０１７／０６１５２７号
Ｒ． Ａ． Ｓｔｅｖｅｎｓｏｎ ｅｔ ａｌ．， "Ｒｅｔｈｉｎｋｉｎｇ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：Ａｄｖａｎｃｅｄ Ａｎｔｅｎｎａ Ｄｅｓｉｇｎ ｕｓｉｎｇ ＬＣＤ Ｔｅｃｈｎｏｌｏｇｙ"， ＳＩＤ ２０１５ ＤＩＧＥＳＴ， ｐｐ．８２７−８３０． Ｍ． ＡＮＤＯ ｅｔ ａｌ．， "Ａ Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ ｆｏｒ １２ＧＨｚ Ｓａｔｅｌｌｉｔｅ ＴＶ Ｒｅｃｅｐｔｉｏｎ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ Ａｎｔｅｎｎａｓ ａｎｄ Ｐｒｏｐａｇａｔｉｏｎ， Ｖｏｌ． ＡＰ−３３， Ｎｏ．１２， ｐｐ． １３４７−１３５３ （１９８５）．
特許文献６に記載の走査アンテナのアンテナ性能および量産性をさらに向上させるために、種々の構造を検討している過程で、試作した走査アンテナのアンテナ特性が低下することがあった。後述するように、アンテナ特性が低下した走査アンテナでは、液晶層にソースメタル層から金属が溶け出していることが分かった。本発明は、アンテナ特性の低下を抑制することができる走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法を提供することを目的とする。
本発明の実施形態によるＴＦＴ基板は、誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極と電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有するＴＦＴ基板であって、前記ＴＦＴの半導体層と、前記ＴＦＴのゲート電極を含むゲートメタル層と、前記ゲートメタル層と前記半導体層との間に形成されたゲート絶縁層と、前記半導体層上に形成されたソースメタル層であって、前記半導体層と電気的に接続されたソース電極および前記ドレイン電極を含むソースメタル層と、前記半導体層と前記ソース電極との間に形成されたソースコンタクト部と、前記半導体層と前記ドレイン電極との間に形成されたドレインコンタクト部とを含むコンタクト層とを有し、前記ソースメタル層は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む積層構造を有し、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジは、前記上部ソースメタル層のエッジよりも内側にあり、前記誘電体基板の法線方向から見たとき、少なくとも、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジのうちの前記ソースコンタクト部または前記ドレインコンタクト部と重なっていない部分は、少なくとも２つの無機層で覆われている。
ある実施形態において、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジは、前記少なくとも２つの無機層で覆われている。
ある実施形態において、前記半導体層は、前記ゲート電極上に位置しており、前記ＴＦＴ基板は、前記ＴＦＴを覆う層間絶縁層と、前記層間絶縁層上に形成された上部導電層とをさらに有し、前記少なくとも２つの無機層は、前記層間絶縁層と、前記上部導電層とを含む。
ある実施形態において、前記ソースメタル層は、前記パッチ電極をさらに含む。
ある実施形態において、前記上部導電層は、透明導電層を含む。
ある実施形態において、前記上部導電層は、透明導電層を含む第１層と、前記第１層の下に形成され、Ｔｉ層、ＭｏＮｂ層、ＭｏＮｂＮｉ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される少なくとも１つの層から形成されている第２層とを含む。
ある実施形態において、前記ＴＦＴ基板は、前記複数のアンテナ単位領域以外の領域に配置された端子部をさらに有し、前記端子部は、前記ゲートメタル層に含まれる下部接続部と、前記ゲート絶縁層および前記層間絶縁層に形成された、前記下部接続部に達するコンタクトホールと、前記上部導電層に含まれ、前記コンタクトホール内で前記下部接続部と接続された上部接続部とを有する。
ある実施形態において、前記上部導電層は、前記誘電体基板の法線方向から見たとき、少なくとも、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジのうちの前記ソースコンタクト部または前記ドレインコンタクト部と重なっていない部分を覆うように形成されている。
ある実施形態において、前記上部導電層は、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように形成されている。
ある実施形態において、前記上部導電層は、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層および前記上部ソースメタル層を覆うように形成されている。
ある実施形態において、前記ゲート電極は、前記ソース電極および前記ドレイン電極の上に位置しており、前記ＴＦＴ基板は、前記ＴＦＴを覆う層間絶縁層と、前記層間絶縁層上に形成された第１上部導電層と、前記第１上部導電層上に形成された第２上部導電層とをさらに有し、前記少なくとも２つの無機層は、前記ゲート絶縁層、前記層間絶縁層、前記第１上部導電層および前記第２上部導電層のいずれかを含む。
ある実施形態において、前記ソースメタル層は、前記パッチ電極をさらに含む。
ある実施形態において、前記誘電体基板の法線方向から見たとき、前記パッチ電極の前記下部ソースメタル層のエッジおよび前記パッチ電極の前記上部ソースメタル層のエッジは、前記第１上部導電層および前記第２上部導電層で覆われている。
ある実施形態において、前記ゲート絶縁層および前記層間絶縁層には、前記パッチ電極に達するコンタクトホールが形成されており、前記第１上部導電層および／または前記第２上部導電層は、前記コンタクトホール内で露出された前記パッチ電極を覆う。
ある実施形態において、前記第１上部導電層および前記第２上部導電層は、それぞれ透明導電層を含む。
ある実施形態において、前記第２上部導電層は、透明導電層を含む第１層と、前記第１層の下に形成され、Ｔｉ層、ＭｏＮｂ層、ＭｏＮｂＮｉ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される少なくとも１つの層から形成されている第２層とを含む。
ある実施形態において、前記ＴＦＴ基板は、前記複数のアンテナ単位領域以外の領域に配置された端子部をさらに有し、前記端子部は、前記ソースメタル層に含まれる下部接続部と、前記ゲート絶縁層および前記層間絶縁層に形成された、前記下部接続部に達する第２コンタクトホールと、前記第１上部導電層および／または前記第２上部導電層に含まれ、前記第２コンタクトホール内で前記下部接続部と接続された上部接続部とを有する。
本発明の実施形態による走査アンテナは、上記のいずれかのＴＦＴ基板と、前記ＴＦＴ基板と対向するように配置されたスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板とを備え、前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、前記スロット電極は複数のスロットを有し、前記複数のスロットのそれぞれは、前記ＴＦＴ基板の前記複数のアンテナ単位領域のそれぞれにおける前記パッチ電極に対応して配置されている。
本発明の実施形態によるＴＦＴ基板の製造方法は、誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、前記ＴＦＴのソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、前記誘電体基板上に、前記ＴＦＴのゲート電極を形成する工程（ａ）と、前記ゲート電極上に、絶縁膜を介して前記ゲート電極と重なる前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト部とを形成する工程（ｂ）と、前記コンタクト部上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（ｃ）と、前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（ｄ）と、前記上部導電膜上に、レジスト層を形成する工程（ｅ）と、前記レジスト層をエッチングマスクとして前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程（ｆ）と、前記レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（ｇ）と、前記レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト部をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（ｈ）と、前記ＴＦＴを覆う層間絶縁層を形成する工程（ｉ）と、前記層間絶縁層上に導電膜を形成する工程（ｊ）と、前記導電膜をパターニングすることによって、前記層間絶縁層上に上部導電層を形成する工程（ｋ）とを包含し、前記工程（ｋ）は、前記上部導電層が、前記誘電体基板の法線方向から見たとき、少なくとも、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジのうちの前記ソースコンタクト部または前記ドレインコンタクト部と重なっていない部分を覆うように、前記上部導電層を形成する工程を包含する。
ある実施形態において、前記工程（ｋ）は、前記上部導電層が、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように、前記上部導電層を形成する工程を包含する。
ある実施形態において、前記工程（ｋ）は、前記上部導電層が、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層および前記上部ソースメタル層を覆うように、前記上部導電層を形成する工程を包含する。
本発明の他の実施形態によるＴＦＴ基板の製造方法は、誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、前記ＴＦＴのソース電極、前記ドレイン電極および前記パッチ電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、前記誘電体基板上に、前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト部とを形成する工程（Ａ）と、前記コンタクト部上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（Ｂ）と、前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（Ｃ）と、前記上部導電膜上に、レジスト層を形成する工程（Ｄ）と、前記レジスト層をエッチングマスクとして前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程（Ｅ）と、前記レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（Ｆ）と、前記レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト部をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（Ｇ）と、前記ソース電極および前記ドレイン電極の上に、ゲート絶縁膜を形成する工程（Ｈ）と、前記ゲート絶縁膜上に、前記ゲート絶縁膜を介して前記半導体層と重なる前記ＴＦＴのゲート電極を形成する工程（Ｉ）と、前記ゲート電極上に、前記ＴＦＴを覆う層間絶縁膜を形成する工程（Ｊ）と、前記ゲート絶縁膜および前記層間絶縁膜に前記パッチ電極に達するコンタクトホールを形成することによって、ゲート絶縁層および層間絶縁層を形成する工程（Ｋ）と、前記層間絶縁層上に第１上部導電膜を形成する工程（Ｌ）と、前記第１上部導電膜をパターニングすることによって、前記層間絶縁層上に第１上部導電層を形成する工程（Ｍ）と、前記第１上部導電層上に第２上部導電膜を形成する工程（Ｎ）と、前記第２上部導電膜をパターニングすることによって、前記第１上部導電層上に第２上部導電層を形成する工程（Ｏ）とを包含し、前記工程（Ｍ）は、前記第１上部導電層が、前記誘電体基板の法線方向から見たとき、前記パッチ電極の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように、前記第１上部導電層を形成する工程を包含し、前記工程（Ｏ）は、前記第２上部導電層が、前記誘電体基板の法線方向から見たとき、前記パッチ電極の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように、前記第２上部導電層を形成する工程を包含する。
ある実施形態において、前記工程（Ｍ）および前記工程（Ｏ）は、前記第１上部導電層および／または前記第２上部導電層が、前記コンタクトホール内で露出された前記パッチ電極を覆うように、前記第１上部導電層および前記第２上部導電層を形成する工程を包含する。
本発明の実施形態によると、アンテナ特性の低下を抑制することができる走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法が提供される。
本発明の第１の実施形態による走査アンテナ１０００Ａの一部を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａおよびスロット基板２０１を示す模式的な平面図である。 （ａ）は、参考例１のＴＦＴ基板１０１Ｒの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの非送受信領域Ｒ２の模式的な平面図である。 （ａ）〜（ｅ）は、参考例１のＴＦＴ基板１０１Ｒの模式的な断面図である。 参考例１のＴＦＴ基板１０１Ｒの模式的な断面図である。 （ａ）〜（ｄ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）〜（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）〜（ｄ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）〜（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの第２の製造方法を説明するための模式的な断面図である。 （ａ）は、ＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な平面図である。 （ａ）〜（ｅ）は、ＴＦＴ基板１０１Ａの模式的な断面図である。 ＴＦＴ基板１０１Ａの模式的な断面図である。 ＴＦＴ基板１０１Ａの模式的な断面図であり、図１１（ａ）の一部を拡大して示す図である。 （ａ）は、第１の実施形態の変形例１のＴＦＴ基板１０１Ｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な平面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１０１Ｂの模式的な断面図である。 （ａ）は、第１の実施形態の変形例２のＴＦＴ基板１０１Ｃの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｃの非送受信領域Ｒ２の模式的な平面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１０１Ｃの模式的な断面図である。 （ａ）は、第１の実施形態の変形例３のＴＦＴ基板１０１Ｄの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｄの非送受信領域Ｒ２の模式的な平面図である。 ＴＦＴ基板１０１Ｄの模式的な断面図である。 （ａ）は、スロット基板２０１を模式的に示す断面図であり、（ｂ）は、ＴＦＴ基板１０１Ａおよびスロット基板２０１におけるトランスファー部を説明するための模式的な断面図である。 （ａ）は、参考例２のＴＦＴ基板１０２Ｒの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの非送受信領域Ｒ２の模式的な平面図である。 （ａ）〜（ｅ）は、参考例２のＴＦＴ基板１０２Ｒの模式的な断面図である。 （ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの模式的な断面図である。 （ａ）〜（ｅ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）〜（ｄ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を説明するための模式的な断面図である。 （ａ）は、本発明の第２の実施形態によるＴＦＴ基板１０２Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０２Ａの非送受信領域Ｒ２の模式的な平面図である。 ＴＦＴ基板１０２Ａの模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０２Ａの製造方法を説明するための模式的な断面図である。 （ａ）は、第２の実施形態の変形例のＴＦＴ基板１０２Ｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０２Ｂの非送受信領域Ｒ２の模式的な平面図である。 （ａ）〜（ｅ）は、ＴＦＴ基板１０２Ｂの模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１０２Ｂの模式的な断面図である。
以下で、図面を参照しながら本発明の実施形態による走査アンテナ、走査アンテナの製造方法、および走査アンテナに用いられるＴＦＴ基板を説明する。なお、本発明は以下で例示する実施形態に限られない。また、本発明の実施形態は図面に限定されるものではない。例えば、断面図における層の厚さ、平面図における導電部および開口部のサイズ等は例示である。
（走査アンテナの基本構造）
液晶材料の大きな誘電率Ｍ（εM）の異方性（複屈折率）を利用したアンテナ単位を用いた走査アンテナは、ＬＣＤパネルの画素に対応付けられるアンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する（ＬＣＤによる画像の表示に対応する。）。アンテナから出射される、または、アンテナによって受信される電磁波（例えば、マイクロ波）には、各アンテナ単位の静電容量に応じた位相差が与えられ、静電容量の異なるアンテナ単位によって形成された２次元的なパターンに応じて、特定の方向に強い指向性を有することになる（ビーム走査）。例えば、アンテナから出射される電磁波は、入力電磁波が各アンテナ単位に入射し、各アンテナ単位で散乱された結果得られる球面波を、各アンテナ単位によって与えられる位相差を考慮して積分することによって得られる。各アンテナ単位が、「フェイズシフター：ｐｈａｓｅ ｓｈｉｆｔｅｒ」として機能していると考えることもできる。液晶材料を用いた走査アンテナの基本的な構造および動作原理については、特許文献１〜４および非特許文献１、２を参照されたい。非特許文献２は、らせん状のスロットが配列された走査アンテナの基本的な構造を開示している。参考のために、特許文献１〜４および非特許文献１、２の開示内容の全てを本明細書に援用する。
なお、本発明の実施形態による走査アンテナにおけるアンテナ単位はＬＣＤパネルの画素に類似してはいるものの、ＬＣＤパネルの画素の構造とは異なっているし、複数のアンテナ単位の配列もＬＣＤパネルにおける画素の配列とは異なっている。後に詳細に説明する第１の実施形態の走査アンテナ１０００Ａを示す図１を参照して、本発明の実施形態による走査アンテナの基本構造を説明する。走査アンテナ１０００Ａは、スロットが同心円状に配列されたラジアルインラインスロットアンテナであるが、本発明の実施形態による走査アンテナはこれに限られず、例えば、スロットの配列は、公知の種々の配列であってよい。特に、スロットおよび／またはアンテナ単位の配列について、特許文献５の全ての開示内容を参考のために本明細書に援用する。
図１は、本実施形態の走査アンテナ１０００Ａの一部を模式的に示す断面図であり、同心円状に配列されたスロットの中心近傍に設けられた給電ピン７２（図２（ｂ）参照）から半径方向に沿った断面の一部を模式的に示す。
走査アンテナ１０００Ａは、ＴＦＴ基板１０１Ａと、スロット基板２０１と、これらの間に配置された液晶層ＬＣと、スロット基板２０１と、空気層５４を介して対向するように配置された反射導電板６５とを備えている。走査アンテナ１０００Ａは、ＴＦＴ基板１０１Ａ側からマイクロ波を送受信する。
ＴＦＴ基板１０１Ａは、ガラス基板などの誘電体基板１と、誘電体基板１上に形成された複数のパッチ電極１５と、複数のＴＦＴ１０とを有している。各パッチ電極１５は、対応するＴＦＴ１０に接続されている。各ＴＦＴ１０は、ゲートバスラインとソースバスラインとに接続されている。
スロット基板２０１は、ガラス基板などの誘電体基板５１と、誘電体基板５１の液晶層ＬＣ側に形成されたスロット電極５５とを有している。スロット電極５５は複数のスロット５７を有している。
スロット基板２０１と、空気層５４を介して対向するように反射導電板６５が配置されている。空気層５４に代えて、マイクロ波に対する誘電率Ｍが小さい誘電体（例えば、ＰＴＦＥなどのフッ素樹脂）で形成された層を用いることができる。スロット電極５５と反射導電板６５と、これらの間の誘電体基板５１および空気層５４とが導波路３０１として機能する。
パッチ電極１５と、スロット５７を含むスロット電極５５の部分と、これらの間の液晶層ＬＣとがアンテナ単位Ｕを構成する。各アンテナ単位Ｕにおいて、１つのパッチ電極１５が１つのスロット５７を含むスロット電極５５の部分と液晶層ＬＣを介して対向しており、液晶容量を構成している。また、各アンテナ単位Ｕは、液晶容量と電気的に並列に接続された補助容量（図３参照）を有している。走査アンテナ１０００Ａのアンテナ単位Ｕと、ＬＣＤパネルにおける画素とは似た構成を有している。しかしながら、走査アンテナ１０００Ａは、ＬＣＤパネルと多くの相違点を有している。
まず、走査アンテナ１０００Ａの誘電体基板１、５１に求められる性能は、ＬＣＤパネルの基板に求められる性能と異なる。
一般にＬＣＤパネルには、可視光に透明な基板が用いられ、例えば、ガラス基板またはプラスチック基板が用いられる。反射型のＬＣＤパネルにおいては、背面側の基板には透明性が必要ないので、半導体基板が用いられることもある。これに対し、アンテナ用の誘電体基板１、５１としては、マイクロ波に対する誘電損失（マイクロ波に対する誘電正接をｔａｎδMと表すことにする。）が小さいことが好ましい。誘電体基板１、５１のｔａｎδMは、概ね０．０３以下であることが好ましく、０．０１以下がさらに好ましい。具体的には、ガラス基板またはプラスチック基板を用いることができる。ガラス基板はプラスチック基板よりも寸法安定性、耐熱性に優れ、ＴＦＴ、配線、電極等の回路要素をＬＣＤ技術を用いて形成するのに適している。例えば、導波路を形成する材料が空気とガラスである場合、ガラスの方が上記誘電損失が大きいため、ガラスがより薄い方が導波ロスを減らすことができるとの観点から、好ましくは４００μｍ以下であり、３００μｍ以下がさらに好ましい。下限は特になく、製造プロセスにおいて、割れることなくハンドリングできればよい。
電極に用いられる導電材料も異なる。ＬＣＤパネルの画素電極や対向電極には透明導電膜としてＩＴＯ膜が用いられることが多い。しかしながら、ＩＴＯはマイクロ波に対するｔａｎδMが大きく、アンテナにおける導電層として用いることができない。スロット電極５５は、反射導電板６５とともに導波路３０１の壁として機能する。したがって、導波路３０１の壁におけるマイクロ波の透過を抑制するためには、導波路３０１の壁の厚さ、すなわち、金属層（Ｃｕ層またはＡｌ層）の厚さは大きいことが好ましい。金属層の厚さが表皮深さの３倍であれば、電磁波は１／２０（−２６ｄＢ）に減衰され、５倍であれば１／１５０（−４３ｄＢ）程度に減衰されることが知られている。したがって、金属層の厚さが表皮深さの５倍であれば、電磁波の透過率を１％に低減することができる。例えば、１０ＧＨｚのマイクロ波に対しては、厚さが３．３μｍ以上のＣｕ層、および厚さが４．０μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。また、３０ＧＨｚのマイクロ波に対しては、厚さが１．９μｍ以上のＣｕ層、および厚さが２．３μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。このように、スロット電極５５は、比較的厚いＣｕ層またはＡｌ層で形成することが好ましい。Ｃｕ層またはＡｌ層の厚さに上限は特になく、成膜時間やコストを考慮して、適宜設定され得る。Ｃｕ層を用いると、Ａｌ層を用いるよりも薄くできるという利点が得られる。比較的厚いＣｕ層またはＡｌ層の形成は、ＬＣＤの製造プロセスで用いられる薄膜堆積法だけでなく、Ｃｕ箔またはＡｌ箔を基板に貼り付ける等、他の方法を採用することもできる。金属層の厚さは、例えば、２μｍ以上３０μｍ以下である。薄膜堆積法を用いて形成する場合、金属層の厚さは５μｍ以下であることが好ましい。なお、反射導電板６５は、例えば、厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
パッチ電極１５は、スロット電極５５のように導波路３０１を構成する訳ではないので、スロット電極５５よりも厚さが小さいＣｕ層またはＡｌ層を用いることができる。ただし、スロット電極５５のスロット５７付近の自由電子の振動がパッチ電極１５内の自由電子の振動を誘起する際に熱に変わるロスを避けるために、抵抗が低い方が好ましい。量産性の観点からはＣｕ層よりもＡｌ層を用いることが好ましく、Ａｌ層の厚さは例えば０．３μｍ以上２μｍ以下が好ましい。
また、アンテナ単位Ｕの配列ピッチは、画素ピッチと大きく異なる。例えば、１２ＧＨｚ（Ｋｕ ｂａｎｄ）のマイクロ波用のアンテナを考えると、波長λは、例えば２５ｍｍである。そうすると、特許文献４に記載されているように、アンテナ単位Ｕのピッチはλ／４以下および／またはλ／５以下であるので、６．２５ｍｍ以下および／または５ｍｍ以下ということになる。これはＬＣＤパネルの画素のピッチと比べて１０倍以上大きい。したがって、アンテナ単位Ｕの長さおよび幅もＬＣＤパネルの画素長さおよび幅よりも約１０倍大きいことになる。
もちろん、アンテナ単位Ｕの配列はＬＣＤパネルにおける画素の配列と異なり得る。ここでは、同心円状に配列した例（例えば、特開２００２−２１７６４０号公報参照）を示すが、これに限られず、例えば、非特許文献２に記載されているように、らせん状に配列されてもよい。さらに、特許文献４に記載されているようにマトリクス状に配列してもよい。
走査アンテナ１０００Ａの液晶層ＬＣの液晶材料に求められる特性は、ＬＣＤパネルの液晶材料に求められる特性と異なる。ＬＣＤパネルは画素の液晶層の屈折率変化によって、可視光（波長３８０ｎｍ〜８３０ｎｍ）の偏光に位相差を与えることによって、偏光状態を変化させる（例えば、直線偏光の偏光軸方向を回転させる、または、円偏光の円偏光度を変化させる）ことによって、表示を行う。これに対して実施形態による走査アンテナ１０００Ａは、アンテナ単位Ｕが有する液晶容量の静電容量値を変化させることによって、各パッチ電極から励振（再輻射）されるマイクロ波の位相を変化させる。したがって、液晶層は、マイクロ波に対する誘電率Ｍ（εM）の異方性（ΔεM）が大きいことが好ましく、ｔａｎδMは小さいことが好ましい。例えば、Ｍ． Ｗｉｔｔｅｋ ｅｔ ａｌ．， ＳＩＤ ２０１５ ＤＩＧＥＳＴｐｐ．８２４−８２６に記載のΔεMが４以上で、ｔａｎδMが０．０２以下（いずれも１９Ｇｚの値）を好適に用いることができる。この他、九鬼、高分子５５巻８月号ｐｐ．５９９−６０２（２００６）に記載のΔεMが０．４以上、ｔａｎδMが０．０４以下の液晶材料を用いることができる。
一般に液晶材料の誘電率は周波数分散を有するが、マイクロ波に対する誘電異方性ΔεMは、可視光に対する屈折率異方性Δｎと正の相関がある。したがって、マイクロ波に対するアンテナ単位用の液晶材料は、可視光に対する屈折率異方性Δｎが大きい材料が好ましいと言える。ＬＣＤ用の液晶材料の屈折率異方性Δｎは５５０ｎｍの光に対する屈折率異方性で評価される。ここでも５５０ｎｍの光に対するΔｎ（複屈折率）を指標に用いると、Δｎが０．３以上、好ましくは０．４以上のネマチック液晶が、マイクロ波に対するアンテナ単位用に用いられる。Δｎに特に上限はない。ただし、Δｎが大きい液晶材料は極性が強い傾向にあるので、信頼性を低下させる恐れがある。液晶層の厚さは、例えば、１μｍ〜５００μｍである。
以下、本発明の実施形態による走査アンテナの構造および製造方法をより詳細に説明する。
（第１の実施形態）
まず、図１および図２を参照する。図１は詳述した様に走査アンテナ１０００Ａの中心付近の模式的な部分断面図であり、図２（ａ）および（ｂ）は、それぞれ、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａおよびスロット基板２０１を示す模式的な平面図である。
走査アンテナ１０００Ａは２次元に配列された複数のアンテナ単位Ｕを有しており、ここで例示する走査アンテナ１０００Ａでは、複数のアンテナ単位が同心円状に配列されている。以下の説明においては、アンテナ単位Ｕに対応するＴＦＴ基板１０１Ａの領域およびスロット基板２０１の領域を「アンテナ単位領域」と呼び、アンテナ単位と同じ参照符号Ｕを付すことにする。また、図２（ａ）および（ｂ）に示す様に、ＴＦＴ基板１０１Ａおよびスロット基板２０１において、２次元的に配列された複数のアンテナ単位領域によって画定される領域を「送受信領域Ｒ１」と呼び、送受信領域Ｒ１以外の領域を「非送受信領域Ｒ２」と呼ぶ。非送受信領域Ｒ２には、端子部、駆動回路などが設けられる。
図２（ａ）は、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａを示す模式的な平面図である。
図示する例では、ＴＦＴ基板１０１Ａの法線方向から見たとき、送受信領域Ｒ１はドーナツ状である。非送受信領域Ｒ２は、送受信領域Ｒ１の中心部に位置する第１非送受信領域Ｒ２ａと、送受信領域Ｒ１の周縁部に位置する第２非送受信領域Ｒ２ｂとを含む。送受信領域Ｒ１の外径は、例えば２００ｍｍ〜１５００ｍｍで、通信量などに応じて設定される。
ＴＦＴ基板１０１Ａの送受信領域Ｒ１には、誘電体基板１に支持された複数のゲートバスラインＧＬおよび複数のソースバスラインＳＬが設けられ、これらの配線によってアンテナ単位領域Ｕが規定されている。アンテナ単位領域Ｕは、送受信領域Ｒ１において、例えば同心円状に配列されている。アンテナ単位領域Ｕのそれぞれは、ＴＦＴと、ＴＦＴに電気的に接続されたパッチ電極とを含んでいる。ＴＦＴのソース電極はソースバスラインＳＬに、ゲート電極はゲートバスラインＧＬにそれぞれ電気的に接続されている。また、ドレイン電極は、パッチ電極と電気的に接続されている。
非送受信領域Ｒ２（Ｒ２ａ、Ｒ２ｂ）には、送受信領域Ｒ１を包囲するようにシール領域Ｒｓが配置されている。シール領域Ｒｓにはシール材（不図示）が付与されている。シール材は、ＴＦＴ基板１０１Ａおよびスロット基板２０１を互いに接着させるとともに、これらの基板１０１Ａ、２０１の間に液晶を封入する。
非送受信領域Ｒ２のうちシール領域Ｒｓの外側には、ゲート端子部ＧＴ、ゲートドライバＧＤ、ソース端子部ＳＴおよびソースドライバＳＤが設けられている。ゲートバスラインＧＬのそれぞれはゲート端子部ＧＴを介してゲートドライバＧＤに接続されている。ソースバスラインＳＬのそれぞれはソース端子部ＳＴを介してソースドライバＳＤに接続されている。なお、この例では、ソースドライバＳＤおよびゲートドライバＧＤは誘電体基板１上に形成されているが、これらのドライバの一方または両方は他の誘電体基板上に設けられていてもよい。
非送受信領域Ｒ２には、また、複数のトランスファー端子部ＰＴが設けられている。トランスファー端子部ＰＴは、スロット基板２０１のスロット電極５５（図２（ｂ））と電気的に接続される。本明細書では、トランスファー端子部ＰＴとスロット電極５５との接続部を「トランスファー部」と称する。図示するように、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されてもよい。この場合、シール材として導電性粒子を含有する樹脂を用いてもよい。これにより、ＴＦＴ基板１０１Ａとスロット基板２０１との間に液晶を封入させるとともに、トランスファー端子部ＰＴとスロット基板２０１のスロット電極５５との電気的な接続を確保できる。この例では、第１非送受信領域Ｒ２ａおよび第２非送受信領域Ｒ２ｂの両方にトランスファー端子部ＰＴが配置されているが、いずれか一方のみに配置されていてもよい。
なお、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
図２（ｂ）は、走査アンテナ１０００Ａにおけるスロット基板２０１を例示する模式的な平面図であり、スロット基板２０１の液晶層ＬＣ側の表面を示している。
スロット基板２０１では、誘電体基板５１上に、送受信領域Ｒ１および非送受信領域Ｒ２に亘ってスロット電極５５が形成されている。
スロット基板２０１の送受信領域Ｒ１では、スロット電極５５には複数のスロット５７が配置されている。スロット５７は、ＴＦＴ基板１０１Ａにおけるアンテナ単位領域Ｕに対応して配置されている。図示する例では、複数のスロット５７は、ラジアルインラインスロットアンテナを構成するように、互いに概ね直交する方向に延びる一対のスロット５７が同心円状に配列されている。互いに概ね直交するスロットを有するので、走査アンテナ１０００Ａは、円偏波を送受信することができる。
非送受信領域Ｒ２には、複数の、スロット電極５５の端子部ＩＴが設けられている。端子部ＩＴは、ＴＦＴ基板１０１Ａのトランスファー端子部ＰＴ（図２（ａ））と電気的に接続される。この例では、端子部ＩＴは、シール領域Ｒｓ内に配置されており、導電性粒子を含有するシール材によって対応するトランスファー端子部ＰＴと電気的に接続される。
また、第１非送受信領域Ｒ２ａにおいて、スロット基板２０１の裏面側に給電ピン７２が配置されている。給電ピン７２によって、スロット電極５５、反射導電板６５および誘電体基板５１で構成された導波路３０１にマイクロ波が挿入される。給電ピン７２は給電装置７０に接続されている。給電は、スロット５７が配列された同心円の中心から行う。給電の方式は、直結給電方式および電磁結合方式のいずれであってもよく、公知の給電構造を採用することができる。
図２（ａ）および（ｂ）では、シール領域Ｒｓは、送受信領域Ｒ１を含む比較的狭い領域を包囲するように設けた例を示したが、これに限られない。特に、送受信領域Ｒ１の外側に設けられるシール領域Ｒｓは、送受信領域Ｒ１から一定以上の距離を持つように、例えば、誘電体基板１および／または誘電体基板５１の辺の近傍に設けてもよい。もちろん、非送受信領域Ｒ２に設けられる、例えば端子部や駆動回路は、シール領域Ｒｓの外側（すなわち、液晶層が存在しない側）に形成してもよい。送受信領域Ｒ１から一定以上の離れた位置にシール領域Ｒｓを形成することによって、シール材（特に、硬化性樹脂）に含まれている不純物（特にイオン性不純物）の影響を受けてアンテナ特性が低下することを抑制することができる。
＜参考例１のＴＦＴ基板１０１Ｒ（アンテナ単位領域Ｕ）＞
本実施形態のＴＦＴ基板１０１Ａの詳細な構造を説明する前に、まず、図３〜図５を参照しながら、参考例１のＴＦＴ基板１０１Ｒを説明する。本発明者が、参考例１のＴＦＴ基板１０１Ｒを備える走査アンテナを試作し、駆動させると、アンテナ特性が低下することがあった。なお、以下の説明において、本実施形態のＴＦＴ基板１０１Ａと共通する構成については、重複を避けるために、説明を省略することがある。図３（ａ）〜（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの模式的な平面図であり、図４（ａ）〜（ｅ）および図５は、参考例１のＴＦＴ基板１０１Ｒの模式的な断面図である。
図３（ａ）および図４（ａ）を参照しながら、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕの構造を説明する。図３（ａ）は、参考例１のＴＦＴ基板１０１Ｒの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。図４（ａ）は、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕの模式的な断面図であり、図３（ａ）中のＡ−Ａ’線に沿った断面を示している。
図３（ａ）および図４（ａ）に示すように、参考例１のＴＦＴ基板１０１Ｒは、誘電体基板１と、誘電体基板１上に配列され、それぞれが、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄと電気的に接続されたパッチ電極１５とを有する複数のアンテナ単位領域Ｕとを有する。ＴＦＴ１０は、半導体層５と、ゲート電極３Ｇと、ゲート電極３Ｇと半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成され、半導体層５と電気的に接続されたソース電極７Ｓおよびドレイン電極７Ｄと、半導体層５とソース電極７Ｓとの間に形成されたソースコンタクト部６Ｓと、半導体層５とドレイン電極７Ｄとの間に形成されたドレインコンタクト部６Ｄとを有する。図４（ａ）に示すように、ソース電極７Ｓおよびドレイン電極７Ｄを含むソースメタル層７は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層Ｓ１と、下部ソースメタル層Ｓ１上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層Ｓ２とを含む積層構造を有する。すなわち、ソース電極７Ｓおよびドレイン電極７Ｄは、それぞれ、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む。誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側にある。
なお、平面図では、簡単のために、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとを区別せず、ソースメタル層７のエッジとして示している場合がある。ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄのエッジについても同様に、下部ソースメタル層Ｓ１のエッジおよび／または上部ソースメタル層Ｓ２のエッジと区別していない場合がある。
図４（ａ）に示すように、参考例１のＴＦＴ基板１０１Ｒにおいて、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にある。すなわち、ソースメタル層７は、逆テーパー状の側面を有する。本明細書において、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にある構造を指して、「逆テーパー状」または「逆テーパー側面」ということがある。ソースメタル層７の側面が逆テーパー状であることにより、ソースメタル層７上に形成された無機層（ここでは、ＴＦＴ１０を覆うように形成された層間絶縁層１１）に欠陥１１ｄが生じている。本明細書では、ソースメタル層７が、ソースメタル層７上に形成された無機層（例えば無機絶縁層または酸化物導電層（「透明導電層」ということがある。例えばＩＴＯ層。））で完全に被覆されていない箇所を指して、その無機層の欠陥という。層間絶縁層１１の欠陥１１ｄにおいて、例えば、層間絶縁層１１は不連続である。
なお、断面図では、簡単のために、ゲート絶縁層４および／または層間絶縁層１１を平坦化層のように表している場合があるが、一般に、薄膜堆積法（例えばＣＶＤ法、スパッタ法、真空蒸着法）によって形成される層は、下地の段差を反映した表面を有する。
参考例１のＴＦＴ基板１０１Ｒの層間絶縁層１１が欠陥１１ｄを有するので、参考例１のＴＦＴ基板１０１Ｒを備える走査アンテナにおいて、ソースメタル層７から金属イオン（ＣｕイオンまたはＡｌイオン）が液晶層に溶け出すことにより、液晶材料が劣化し、アンテナ特性が低下することが分かった。
この例では、ソースメタル層７に含まれる電極および導電部のうち、上部ソースメタル層Ｓ２を含むいずれの電極または導電部からも金属イオンが溶け出す。例えば図示する例では、ソースメタル層７は、ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極１５を含む。ソースメタル層７は、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む積層構造を有する。従って、ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極１５のそれぞれは、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む。従って、これらの電極のいずれからも金属イオンが溶け出す。
上述したように、走査アンテナは、アンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する。マイクロ波領域の誘電異方性ΔεM（可視光に対する複屈折率Δｎ）が大きい液晶材料の比抵抗は低いので、液晶容量に印加された電圧の保持率が低い。液晶容量の電圧保持率が低下すると、液晶層に印加される実効電圧が低下し、液晶層に目的の電圧が印加されない。その結果、アンテナ単位の液晶層がマイクロ波に与える位相差が所定の値からずれることになる。位相差が所定の値からずれると、アンテナ特性が低下する。実際には、走査アンテナは予め決められた共振周波数でゲインが最大となるように設計されるので、電圧保持率の低下は、例えば、ゲインの低下として現れる。
マイクロ波領域の誘電異方性ΔεMが大きい液晶材料は、例えば、イソチオシアネート基（−ＮＣＳ）またはチオシアネート基（−ＳＣＮ）を含む。イソチオシアネート基またはチオシアネート基を含む液晶材料は劣化しやすい。液晶材料が劣化すると、比抵抗がさらに低下し、電圧保持率がさらに低下する。イソチオシアネート基またはチオシアネート基を含む液晶材料は、強い極性を有し、化学的な安定性が、現在ＬＣＤに用いられている液晶材料に比べて低い。イソチオシアネート基およびチオシアネート基は、強い極性を有するので、水分を吸収しやすく、また、金属イオン（例えばＣｕイオンまたはＡｌイオン）と反応することがある。また、直流電圧が印加され続けると、電気的な分解反応を起こすことがある。また、イソチオシアネート基またはチオシアネート基を含む液晶材料は、紫外領域から４３０ｎｍ付近までの光を吸収し、光分解しやすい。また、イソチオシアネート基またはチオシアネート基を含む液晶材料は、熱にも比較的弱い。これらに起因して、液晶材料の比抵抗が低下する、および／または、イオン性不純物が増えるので、液晶容量の電圧保持率が低下する。
本発明者の検討によると、参考例１のＴＦＴ基板１０１Ｒが有する、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にあるという構造は、参考例１のＴＦＴ基板１０１Ｒの製造プロセスに起因して生じることが分かった。
＜参考例１のＴＦＴ基板１０１Ｒの構造（非送受信領域Ｒ２）＞
図３〜図５を参照して、参考例１のＴＦＴ基板１０１Ｒの非送受信領域Ｒ２の構造を説明する。図３〜図５に示すように、非送受信領域Ｒ２においても、ソースメタル層７は、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む積層構造を有し、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側にある。ただし、参考例１のＴＦＴ基板１０１Ｒの非送受信領域Ｒ２の構造は、図示する例に限定されない。上述したアンテナ特性が低下するという問題は、非送受信領域Ｒ２のうちのシール領域Ｒｓの外側の構造にかかわらず生じ得る。非送受信領域Ｒ２のうちのシール領域Ｒｓの外側には液晶層ＬＣがないので、上部ソースメタル層Ｓ２から液晶層ＬＣに金属イオンが溶け出すという問題が生じないためである。
なお、後述する本実施形態のＴＦＴ基板１０１Ａ（図１０〜図１２参照）は、非送受信領域Ｒ２の構造において、参考例１のＴＦＴ基板１０１Ｒと基本的に同じであるので、参考例１のＴＦＴ基板１０１Ｒとあわせて説明することがある。
図３（ｂ）は、非送受信領域Ｒ２に設けられたトランスファー端子部ＰＴ、ゲート端子部ＧＴおよびＣＳ端子部ＣＴを示しており、図３（ｃ）は、非送受信領域Ｒ２に設けられたソース−ゲート接続部ＳＧおよびソース端子部ＳＴを示している。
トランスファー端子部ＰＴは、シール領域Ｒｓに位置する第１トランスファー端子部ＰＴ１と、シール領域Ｒｓの外側（液晶層がない側）に設けられた第２トランスファー端子部ＰＴ２とを含む。図示する例では、第１トランスファー端子部ＰＴ１は、シール領域Ｒｓに沿って、送受信領域Ｒ１を包囲するように延びている。
図４（ｂ）は、図３（ｂ）中のＢ−Ｂ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図４（ｃ）は、図３（ｃ）中のＣ−Ｃ’線に沿ったソース−ゲート接続部ＳＧの断面を示しており、図４（ｄ）は、図３（ｃ）中のＤ−Ｄ’線に沿ったソース端子部ＳＴの断面を示しており、図４（ｅ）は、図３（ｂ）中のＥ−Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示しており、図５は、図３（ｃ）中のＦ−Ｆ’線に沿ったソース−ゲート接続部ＳＧおよびソース端子部ＳＴの断面を示している。
一般に、ゲート端子部ＧＴおよびソース端子部ＳＴはそれぞれゲートバスライン毎およびソースバスライン毎に設けられる。ソース−ゲート接続部ＳＧは、一般に各ソースバスラインに対応して設けられる。図３（ｂ）には、ゲート端子部ＧＴと並べて、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２を図示しているが、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数および配置は、それぞれゲート端子部ＧＴとは独立に設定される。通常、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数は、ゲート端子部ＧＴの個数より少なく、ＣＳ電極およびスロット電極の電圧の均一性を考慮して適宜設定される。また、第２トランスファー端子部ＰＴ２は、第１トランスファー端子部ＰＴ１が形成されている場合には省略され得る。
各ＣＳ端子部ＣＴは、例えば、各ＣＳバスラインに対応して設けられる。各ＣＳ端子部ＣＴは、複数のＣＳバスラインに対応して設けられていてもよい。例えば、各ＣＳバスラインにスロット電圧と同じ電圧が供給される場合、参考例１のＴＦＴ基板１０１Ｒは、ＣＳ端子部ＣＴを少なくとも１つ有すればよい。ただし、配線抵抗を下げるためには、参考例１のＴＦＴ基板１０１Ｒは複数のＣＳ端子部ＣＴを有することが好ましい。なお、スロット電圧は、例えばグランド電位である。また、ＣＳバスラインにスロット電圧と同じ電圧が供給される場合、ＣＳ端子部ＣＴまたは第２トランスファー端子部ＰＴ２のいずれかは省略され得る。
・ソース−ゲート接続部ＳＧ
参考例１のＴＦＴ基板１０１Ｒは、図３（ｃ）に示すように、非送受信領域Ｒ２にソース−ゲート接続部ＳＧを有する。ソース−ゲート接続部ＳＧは、一般に、ソースバスラインＳＬ毎に設けられる。ソース−ゲート接続部ＳＧは、各ソースバスラインＳＬをゲートメタル層３内に形成された接続配線（「ソース下部接続配線」ということがある。）に電気的に接続する。後述するように、ソース−ゲート接続部ＳＧを設けることによって、ソース端子部ＳＴの下部接続部をゲートメタル層３で形成することができる。これにより、参考例１のＴＦＴ基板１０１Ｒのソース端子部ＳＴは、信頼性に優れる。
図３（ｃ）、図４（ｃ）および図５に示すように、ソース−ゲート接続部ＳＧは、ソース下部接続配線３ｓｇと、ゲート絶縁層４に形成された開口部４ｓｇ１と、ソースバスライン接続部７ｓｇと、層間絶縁層１１に形成された開口部１１ｓｇ１および開口部１１ｓｇ２と、ソースバスライン上部接続部１９ｓｇとを有する。
ソース下部接続配線３ｓｇは、ゲートメタル層３に含まれる。ソース下部接続配線３ｓｇは、ゲートバスラインＧＬと電気的に分離されている。
ゲート絶縁層４に形成された開口部４ｓｇ１は、ソース下部接続配線３ｓｇに達している。
ソースバスライン接続部７ｓｇは、ソースメタル層７に含まれ、ソースバスラインＳＬに電気的に接続されている。この例では、ソースバスライン接続部７ｓｇは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。ソースバスライン接続部７ｓｇは、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を含む。ソースバスライン接続部７ｓｇの幅は、ソースバスラインＳＬの幅よりも大きくてもよい。
層間絶縁層１１に形成された開口部１１ｓｇ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｇ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｇ１および層間絶縁層１１に形成された開口部１１ｓｇ１は、コンタクトホールＣＨ＿ｓｇ１を構成する。
層間絶縁層１１に形成された開口部１１ｓｇ２は、ソースバスライン接続部７ｓｇに達している。開口部１１ｓｇ２をコンタクトホールＣＨ＿ｓｇ２ということがある。
ソースバスライン上部接続部１９ｓｇ（単に「上部接続部１９ｓｇ」ということがある。）は、上部導電層１９に含まれる。上部接続部１９ｓｇは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｇ１内、およびコンタクトホールＣＨ＿ｓｇ２内に形成され、コンタクトホールＣＨ＿ｓｇ１内でソース下部接続配線３ｓｇと接続されており、コンタクトホールＣＨ＿ｓｇ２内でソースバスライン接続部７ｓｇと接続されている。例えばここでは、上部接続部１９ｓｇは、ゲート絶縁層４に形成された開口部４ｓｇ１内でソース下部接続配線３ｓｇと接触しており、層間絶縁層１１に形成された開口部１１ｓｇ２内でソースバスライン接続部７ｓｇと接触している。
ソース下部接続配線３ｓｇの内、開口部４ｓｇ１によって露出されている部分は、上部接続部１９ｓｇで覆われていることが好ましい。ソースバスライン接続部７ｓｇの内、開口部１１ｓｇ２によって露出されている部分は、上部接続部１９ｓｇで覆われていることが好ましい。
上部導電層１９は、例えば透明導電層（例えばＩＴＯ層）を含む。上部導電層１９は、例えば透明導電層のみから形成されていてもよい。あるいは、上部導電層１９は、透明導電層を含む第１層と、第１層の下に形成された第２層とを含む積層構造を有していてもよい。第２層は、例えば、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている。
図４（ｃ）に示すように、参考例１のＴＦＴ基板１０１Ｒのソース−ゲート接続部ＳＧにおいて、ソースメタル層７が逆テーパー側面を有しており、層間絶縁層１１が欠陥１１ｄを有している。ソース−ゲート接続部ＳＧが非送受信領域Ｒ２のうちのシール領域Ｒｓの内側に配置されている場合は、層間絶縁層１１が欠陥１１ｄを有することによって、上部ソースメタル層Ｓ２から液晶層ＬＣに金属イオンが溶け出すという問題が生じ得る。ただし、ソース−ゲート接続部ＳＧが非送受信領域Ｒ２のうちのシール領域Ｒｓの外側に配置されている場合は、上述したように、層間絶縁層１１が欠陥１１ｄを有しても、上部ソースメタル層Ｓ２から液晶層ＬＣに金属イオンが溶け出すという問題は生じない。
図示する例では、コンタクトホールＣＨ＿ｓｇ２は、コンタクトホールＣＨ＿ｓｇ１から離間した位置に形成されている。本実施形態はこれに限られず、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、連続していてもよい（すなわち、単一のコンタクトホールとして形成されていてもよい）。コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、単一のコンタクトホールとして同じ工程で形成されてもよい。具体的には、ソース下部接続配線３ｓｇおよびソースバスライン接続部７ｓｇに達する単一のコンタクトホールをゲート絶縁層４および層間絶縁層１１に形成し、このコンタクトホール内および層間絶縁層１１上に上部接続部１９ｓｇを形成してもよい。このとき、上部接続部１９ｓｇは、ソース下部接続配線３ｓｇおよびソースバスライン接続部７ｓｇの内、コンタクトホールによって露出されている部分を覆うように形成されることが好ましい。
・ソース端子部ＳＴ
参考例１のＴＦＴ基板１０１Ｒは、図３（ｃ）に示すように、非送受信領域Ｒ２にソース端子部ＳＴを有する。ソース端子部ＳＴは、一般に、各ソースバスラインＳＬに対応して設けられる。ここでは、各ソースバスラインＳＬに対応して、ソース端子部ＳＴおよびソース−ゲート接続部ＳＧが設けられている。
ソース端子部ＳＴは、図３（ｃ）、図４（ｃ）および図５に示すように、ソース−ゲート接続部ＳＧに形成されたソース下部接続配線３ｓｇに接続されたソース端子用下部接続部３ｓ（単に「下部接続部３ｓ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓと、層間絶縁層１１に形成された開口部１１ｓと、ソース端子用上部接続部１９ｓ（単に「上部接続部１９ｓ」ということもある。）とを有している。
下部接続部３ｓは、ゲートメタル層３に含まれる。下部接続部３ｓは、ソース−ゲート接続部ＳＧに形成されているソース下部接続配線３ｓｇと電気的に接続されている。この例では、下部接続部３ｓは、ソース下部接続配線３ｓｇから延設され、ソース下部接続配線３ｓｇと一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓに達している。
層間絶縁層１１に形成された開口部１１ｓは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓに重なっている。ゲート絶縁層４に形成された開口部４ｓ、および層間絶縁層１１に形成された開口部１１ｓは、コンタクトホールＣＨ＿ｓを構成する。
上部接続部１９ｓは、上部導電層１９に含まれる。上部接続部１９ｓは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｓ内に形成され、コンタクトホールＣＨ＿ｓ内で、下部接続部３ｓと接続されている。ここでは、上部接続部１９ｓは、ゲート絶縁層４に形成された開口部４ｓ内で、下部接続部３ｓと接触している。
この例では、ソース端子部ＳＴは、ソースメタル層７に含まれる導電部を含まない。
ソース端子部ＳＴは、ゲートメタル層３に含まれる下部接続部３ｓを有するので、優れた信頼性を有する。
端子部、特にシール領域Ｒｓよりも外側（液晶層と反対側）に設けられた端子部には、大気中の水分（不純物を含み得る。）によって腐食が生じることがある。大気中の水分は、下部接続部に達するコンタクトホールから侵入し、下部接続部に達し、下部接続部に腐食が起こり得る。腐食の発生を抑制する観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
また、誘電体基板としてガラス基板を有するＴＦＴ基板を作製する工程において、ガラス基板の破片や切り屑（カレット）によって、端子部の下部接続部にキズや断線が生じることがある。例えば、１つのマザー基板から複数のＴＦＴ基板が作製される。カレットは、例えば、マザー基板を切断する時、マザー基板にスクライブラインを形成する時、等に生じる。端子部の下部接続部のキズや断線を防ぐ観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
参考例１のＴＦＴ基板１０１Ｒのソース端子部ＳＴにおいて、下部接続部３ｓはゲートメタル層３に含まれているので、下部接続部３ｓに達するコンタクトホールＣＨ＿ｓは、ゲート絶縁層４に形成された開口部４ｓおよび層間絶縁層１１に形成された開口部１１ｓを有する。コンタクトホールＣＨ＿ｓの深さは、ゲート絶縁層４の厚さおよび層間絶縁層１１の厚さの和である。これに対して、例えば下部接続部がソースメタル層７に含まれている場合、下部接続部に達するコンタクトホールは、層間絶縁層１１に形成された開口部のみを有し、その深さは層間絶縁層１１の厚さであり、コンタクトホールＣＨ＿ｓの深さよりも小さい。ここで、コンタクトホールの深さおよび絶縁層の厚さは、それぞれ、誘電体基板１の法線方向における深さおよび厚さをいう。他のコンタクトホールおよび絶縁層についても特に断らない限り同様である。このように、参考例１のＴＦＴ基板１０１Ｒのソース端子部ＳＴは、下部接続部３ｓがゲートメタル層３に含まれているので、例えば下部接続部がソースメタル層７に含まれている場合に比べて、優れた信頼性を有する。
ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓの一部のみを露出するように形成されている。誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓの内側にある。従って、開口部４ｓ内の全ての領域は、誘電体基板１上に下部接続部３ｓおよび上部接続部１９ｓを有する積層構造を有する。ソース端子部ＳＴにおいて、下部接続部３ｓの外側は、ゲート絶縁層４および層間絶縁層１１を有する積層構造を有する。これにより、参考例１のＴＦＴ基板１０１Ｒのソース端子部ＳＴは優れた信頼性を有する。優れた信頼性を得る観点からは、ゲート絶縁層４の厚さおよび層間絶縁層１１の厚さの和が大きいことが好ましい。
下部接続部３ｓの内、開口部４ｓによって露出されている部分は、上部接続部１９ｓで覆われている。
・ゲート端子部ＧＴ
参考例１のＴＦＴ基板１０１Ｒは、図３（ｂ）に示すように、非送受信領域Ｒ２にゲート端子部ＧＴを有する。ゲート端子部ＧＴは、図３（ｂ）に示すように、例えばソース端子部ＳＴと同様の構成を有する。ゲート端子部ＧＴは、一般に、ゲートバスラインＧＬ毎に設けられる。
図３（ｂ）に示すように、この例では、ゲート端子部ＧＴは、ゲート端子用下部接続部３ｇ（単に「下部接続部３ｇ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇと、層間絶縁層１１に形成された開口部１１ｇと、ゲート端子用上部接続部１９ｇ（単に「上部接続部１９ｇ」ということもある。）とを有している。
下部接続部３ｇは、ゲートメタル層３に含まれ、ゲートバスラインＧＬと電気的に接続されている。この例では、下部接続部３ｇは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｇは、下部接続部３ｇに達している。
層間絶縁層１１に形成された開口部１１ｇは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇに重なっている。ゲート絶縁層４に形成された開口部４ｇ、および層間絶縁層１１に形成された開口部１１ｇは、コンタクトホールＣＨ＿ｇを構成する。
上部接続部１９ｇは、上部導電層１９に含まれる。上部接続部１９ｇは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｇ内に形成され、コンタクトホールＣＨ＿ｇ内で、下部接続部３ｇと接続されている。ここでは、上部接続部１９ｇは、ゲート絶縁層４に形成された開口部４ｇ内で、下部接続部３ｇと接触している。
この例では、ゲート端子部ＧＴは、ソースメタル層７に含まれる導電部を有しない。
ゲート端子部ＧＴは、ゲートメタル層３に含まれる下部接続部３ｇを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
・ＣＳ端子部ＣＴ
参考例１のＴＦＴ基板１０１Ｒは、図３（ｂ）に示すように、非送受信領域Ｒ２にＣＳ端子部ＣＴを有する。ＣＳ端子部ＣＴは、ここでは、図３（ｂ）に示すように、ソース端子部ＳＴおよびゲート端子部ＧＴと同様の構成を有する。ＣＳ端子部ＣＴは、例えば各ＣＳバスラインＣＬに対応して設けられていてもよい。
図３（ｂ）に示すように、ＣＳ端子部ＣＴは、ＣＳ端子用下部接続部３ｃ（単に「下部接続部３ｃ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃと、層間絶縁層１１に形成された開口部１１ｃと、ＣＳ端子用上部接続部１９ｃ（単に「上部接続部１９ｃ」ということもある。）とを有している。
下部接続部３ｃは、ゲートメタル層３に含まれる。下部接続部３ｃは、ＣＳバスラインＣＬと電気的に接続されている。この例では、下部接続部３ｃは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｃは、下部接続部３ｃに達している。
層間絶縁層１１に形成された開口部１１ｃは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃに重なっている。ゲート絶縁層４に形成された開口部４ｃ、および層間絶縁層１１に形成された開口部１１ｃは、コンタクトホールＣＨ＿ｃを構成する。
上部接続部１９ｃは、上部導電層１９に含まれる。上部接続部１９ｃは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｃ内に形成され、コンタクトホールＣＨ＿ｃ内で、下部接続部３ｃと接続されている。ここでは、上部接続部１９ｃは、ゲート絶縁層４に形成された開口部４ｃ内で、下部接続部３ｃと接触している。
この例では、ＣＳ端子部ＣＴは、ソースメタル層７に含まれる導電部を有しない。
ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる下部接続部３ｃを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
・トランスファー端子部ＰＴ
参考例１のＴＦＴ基板１０１Ｒは、図３（ｂ）に示すように、非送受信領域Ｒ２に第１トランスファー端子部ＰＴ１を有する。第１トランスファー端子部ＰＴ１は、ここでは、シール領域Ｒｓ内に設けられている（すなわち、第１トランスファー端子部ＰＴ１は、液晶層を包囲するシール部に設けられている）。
第１トランスファー端子部ＰＴ１は、図３（ｂ）および図４（ｂ）に示すように、第１トランスファー端子用下部接続部３ｐ１（単に「下部接続部３ｐ１」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１と、層間絶縁層１１に形成された開口部１１ｐ１と、第１トランスファー端子用上部接続部１９ｐ１（単に「上部接続部１９ｐ１」ということもある。）とを有している。
下部接続部３ｐ１は、ゲートメタル層３に含まれる。すなわち、下部接続部３ｐ１は、ゲートバスラインＧＬと同じ導電膜から形成されている。下部接続部３ｐ１は、ゲートバスラインＧＬと電気的に分離されている。例えば、ＣＳバスラインＣＬにスロット電圧と同じ電圧が供給されている場合、下部接続部３ｐ１は、例えばＣＳバスラインＣＬと電気的に接続されている。図示するように、下部接続部３ｐ１は、ＣＳバスラインから延設されていてもよい。ただしこの例に限られず、下部接続部３ｐ１は、ＣＳバスラインと電気的に分離されていてもよい。
ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部３ｐ１に達している。
層間絶縁層１１に形成された開口部１１ｐ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１に重なっている。ゲート絶縁層４に形成された開口部４ｐ１および層間絶縁層１１に形成された開口部１１ｐ１は、コンタクトホールＣＨ＿ｐ１を構成する。
上部接続部１９ｐ１は、上部導電層１９に含まれる。上部接続部１９ｐ１は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ１内に形成され、コンタクトホールＣＨ＿ｐ１内で、下部接続部３ｐ１と接続されている。ここでは、上部接続部１９ｐ１は、ゲート絶縁層４に形成された開口部４ｐ１内で、下部接続部３ｐ１と接触している。上部接続部１９ｐ１は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用上部接続部と接続される（図２０（ｂ）参照）。
この例では、第１トランスファー端子部ＰＴ１は、ソースメタル層７に含まれる導電部を有しない。
この例では、下部接続部３ｐ１は、互いに隣接する２つのゲートバスラインＧＬの間に配置されている。ゲートバスラインＧＬを挟んで配置された２つの下部接続部３ｐ１は、導電接続部（不図示）を介して電気的に接続されていてもよい。２つの下部接続部３ｐ１を電気的に接続する導電接続部は、例えばソースメタル層７に含まれていてもよい。
ここでは、１つのコンタクトホールＣＨ＿ｐ１が設けられることによって、下部接続部３ｐ１が、上部接続部１９ｐ１と接続されているが、コンタクトホールＣＨ＿ｐ１は、１つの下部接続部３ｐ１に対して１つ以上設けられていればよい。１つの下部接続部３ｐ１に対して複数のコンタクトホールが設けられていてもよい。コンタクトホールの個数や形状は図示する例に限られない。
第２トランスファー端子部ＰＴ２は、シール領域Ｒｓの外側（送受信領域Ｒ１と反対側）に設けられている。ここでは、第２トランスファー端子部ＰＴ２は、図３（ｂ）および図４（ｅ）に示すように、第１トランスファー端子部ＰＴ１と同じ断面構造を有している。第２トランスファー端子用下部接続部３ｐ２（単に「下部接続部３ｐ２」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ２と、層間絶縁層１１に形成された開口部１１ｐ２と、第２トランスファー端子用上部接続部１９ｐ２（単に「上部接続部１９ｐ２」ということもある。）とを有している。
下部接続部３ｐ２は、ゲートメタル層３に含まれる。ここでは、下部接続部３ｐ２は、第１トランスファー端子用下部接続部３ｐ１から延設され、第１トランスファー端子用下部接続部３ｐ１と一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｐ２は、下部接続部３ｐ２に達している。
層間絶縁層１１に形成された開口部１１ｐ２は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ２に重なっている。ゲート絶縁層４に形成された開口部４ｐ２および層間絶縁層１１に形成された開口部１１ｐ２は、コンタクトホールＣＨ＿ｐ２を構成する。
上部接続部１９ｐ２は、上部導電層１９に含まれる。上部接続部１９ｐ２は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ２内に形成され、コンタクトホールＣＨ＿ｐ２内で、下部接続部３ｐ２と接続されている。ここでは、上部接続部１９ｐ２は、ゲート絶縁層４に形成された開口部４ｐ２内で、下部接続部３ｐ２と接触している。
第２トランスファー端子部ＰＴ２においても、上部接続部１９ｐ２が、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用上部接続部と接続されていてもよい。
この例では、第２トランスファー端子部ＰＴ２は、ソースメタル層７に含まれる導電部を有しない。
＜参考例１のＴＦＴ基板１０１Ｒの第１の製造方法＞
参考例１のＴＦＴ基板１０１Ｒを用いると、ソースメタル層７から金属元素（ＣｕまたはＡｌ）が液晶層に溶出するという問題が発生するのは、以下に説明する製造方法において、ソースメタル層を覆う無機層に欠陥が形成されることによって、ソースメタル層が無機層から露出されるからである。無機層の欠陥は、特に、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成するプロセスに起因して形成される。
図６〜図８を参照して、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明する。
図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）および図８（ａ）〜（ｄ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図４（ａ）、（ｃ）および（ｄ）に対応する断面（参考例１のＴＦＴ基板１０１ＲのＡ−Ａ’断面、Ｃ−Ｃ’断面およびＤ−Ｄ’断面）を示している。
まず、図６（ａ）に示すように、誘電体基板１上に、スパッタ法などによって、ゲート用導電膜３’を形成する。ゲート用導電膜３’の材料は特に限定されず、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ゲート用導電膜３’として、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成する。
次いで、ゲート用導電膜３’をパターニングすることにより、図６（ｂ）に示すように、ゲートメタル層３を形成する。具体的には、アンテナ単位形成領域にゲート電極３Ｇ、ゲートバスラインＧＬ、補助容量対向電極３Ｃ、およびＣＳバスラインＣＬを形成し、ソース−ゲート接続部形成領域にソース下部接続配線３ｓｇを形成し、各端子部形成領域に下部接続部３ｓ、３ｇ、３ｃ、３ｐ１および３ｐ２を形成する。ここでは、ゲート用導電膜３’のパターニングは、例えばウェットエッチングによって行う。
この後、図６（ｃ）に示すように、ゲートメタル層３を覆うようにゲート絶縁膜４’、真性アモルファスシリコン膜５’およびｎ＋型アモルファスシリコン膜６’をこの順で形成する。ゲート絶縁膜４’は、ＣＶＤ法等によって形成され得る。ゲート絶縁膜４’としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、ゲート絶縁膜４’として、例えば厚さ３５０ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。また、例えば厚さ１２０ｎｍの真性アモルファスシリコン膜５’および例えば厚さ３０ｎｍのｎ＋型アモルファスシリコン膜６’を形成する。あるいは、半導体膜５’として結晶質シリコン膜（例えばポリシリコン膜）を形成してもよい。
次いで、真性アモルファスシリコン膜５’およびｎ＋型アモルファスシリコン膜６’をパターニングすることにより、図６（ｄ）に示すように、島状の半導体層５およびコンタクト部６ａ’を形成する。ここで、真性アモルファスシリコン膜５’およびｎ＋型アモルファスシリコン膜６’のパターニングは、例えば、同一のエッチングマスク（フォトレジスト）を用いて、ドライエッチングによってエッチングすることによって行う。コンタクト部６ａ’は、半導体層５の上面に接するように形成される。
次いで、図７（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト部６ａ’上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いてレジスト層８０を形成する。ソース用下部導電膜Ｓ１’は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含み、ソース用上部導電膜Ｓ２’は、ＣｕまたはＡｌを含む。ここでは、ソース用下部導電膜Ｓ１’として、Ｔｉ膜（厚さ：例えば２０ｎｍ）を形成し、ソース用上部導電膜Ｓ２’として、Ｃｕ膜（厚さ：例えば５００ｎｍ）を形成する（この場合、形成されるソースメタル層７は、Ｔｉ層およびＣｕ層がこの順で積層された積層構造（Ｃｕ／Ｔｉ）を有する）。あるいは、ソース用下部導電膜Ｓ１’として、Ｔｉ膜（厚さ：例えば２０ｎｍ）を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜（厚さ：例えば７５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成してもよい（この場合、形成されるソースメタル層７は、Ｔｉ層、Ａｌ層およびＭｏＮ層がこの順で積層された積層構造（ＭｏＮ／Ａｌ／Ｔｉ）を有する）。
次いで、図７（ｂ）に示すように、ソース用上部導電膜Ｓ２’をエッチングすることによって上部ソースメタル層Ｓ２を形成する。また、図７（ｃ）に示すように、ソース用下部導電膜Ｓ１’をエッチングすることによって下部ソースメタル層Ｓ１を形成し、コンタクト部６ａ’をエッチングすることによってソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。以下で説明するように、ソース用下部導電膜Ｓ１’およびソース用上部導電膜Ｓ２’のパターニングは、ともにレジスト層８０をエッチングマスクとして用いることによって行われる。これにより、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む積層構造を有するソースメタル層７が形成される。ソースメタル層７は、アンテナ単位形成領域にソース電極７Ｓ、ドレイン電極７Ｄ、ソースバスラインＳＬ、補助容量電極７Ｃ、およびパッチ電極１５を含み、ソース−ゲート接続部形成領域にソースバスライン接続部７ｓｇを含む。ソースメタル層７は、上記積層構造を有するので、ソース電極７Ｓ、ドレイン電極７Ｄ、ソースバスラインＳＬ、補助容量電極７Ｃ、パッチ電極１５、およびソースバスライン接続部７ｓｇのそれぞれは、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を含む。ソースコンタクト部６Ｓは、半導体層５とソース電極７Ｓとを接続するように形成され、ドレインコンタクト部６Ｄは、半導体層５とドレイン電極７Ｄとを接続するように形成される。
具体的には、まず、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図７（ｂ）に示すように上部ソースメタル層Ｓ２を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いる。
例えば、ソース用上部導電膜Ｓ２’としてＣｕ膜を形成した場合は、例えば混酸水溶液を用いてソース用上部導電膜Ｓ２’のエッチングを行う。ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＭｏＮ膜をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成した場合は、ソース用上部導電膜Ｓ２’のエッチングは、例えばリン酸、硝酸および酢酸を含む水溶液を用いて行う。このとき、ＭｏＮ膜およびＡｌ膜は同じエッチャントを用いてエッチングされる。これに限られず、ＭｏＮ膜およびＡｌ膜は異なるエッチャントを用いてエッチングしてもよい。
次いで、レジスト層８０をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト部６ａ’をドライエッチングによってエッチングすることによって、図７（ｃ）に示すように、下部ソースメタル層Ｓ１と、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ここでは、ソース用下部導電膜Ｓ１’およびコンタクト部６ａ’のエッチングは、例えば塩素系ガスを用いて行う。
このドライエッチング工程を行う前の時点において、図７（ｂ）に示すように、レジスト層８０から露出されている領域は、コンタクト部６ａ’を有する領域ｒａと、コンタクト部６ａ’を有しない領域ｒｂとを含む。領域ｒａおよび領域ｒｂのいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂにおいては、領域ｒａに比べて、コンタクト部６ａ’を有しない分だけ、ソース用下部導電膜Ｓ１’および／またはゲート絶縁膜４’がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、図７（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる（アンダーカット）。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図７（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
なお、このドライエッチング工程は、半導体層５へのプロセスダメージを抑制する観点から、半導体層５のエッチングレートが低い条件で行うことが好ましい。このような観点からエッチング条件（例えばエッチャント）を選択すると、上述したように、ソースメタル層７の側面が逆テーパー状になることがあった。
ここで、ソース−ゲート接続部形成領域において、ソース下部接続配線３ｓｇの少なくとも一部は、ソースバスライン接続部７ｓｇと重ならないようにソースメタル層７が形成されている。また、各端子部形成領域は、ソースメタル層７に含まれる導電部を有しない。
次いで、レジスト層８０を除去し、その後、図８（ａ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように層間絶縁膜１１’を形成する。層間絶縁膜１１’は、例えばＣＶＤ法によって形成される。層間絶縁膜１１’としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。この例では、層間絶縁膜１１’は、半導体層５のチャネル領域と接するように形成される。ここでは、層間絶縁膜１１’として、例えば厚さ１００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。
このとき、ソースメタル層７が逆テーパー状の側面を有するので、層間絶縁膜１１’は、ソースメタル層７の側面を完全に覆うことができない場合がある。すなわち、層間絶縁膜１１’には、欠陥（例えば不連続部分）１１ｄが形成される。なお、ゲート絶縁膜４’のうち、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥ（図７（ｃ）参照）がエッチングされていることによって、層間絶縁膜１１’の欠陥（不連続部分）１１ｄがより大きくなり得る。上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１の厚さにもよるが、例えば、層間絶縁膜１１’の厚さが２００ｎｍ以下である場合、層間絶縁膜１１’に欠陥１１ｄが発生しやすい傾向にある。
続いて、図８（ｂ）に示すように、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、層間絶縁層１１およびゲート絶縁層４を形成する。具体的には、ソース−ゲート接続部形成領域においては、ソース下部接続配線３ｓｇに達するコンタクトホールＣＨ＿ｓｇ１をゲート絶縁膜４’および層間絶縁膜１１’に形成し、ソースバスライン接続部７ｓｇに達する開口部１１ｓｇ２（コンタクトホールＣＨ＿ｓｇ２）を層間絶縁膜１１’に形成する。各端子部形成領域においては、それぞれ、下部接続部３ｓ、３ｇ、３ｃ、３ｐ１および３ｐ２に達するコンタクトホールＣＨ＿ｓ、ＣＨ＿ｇ、ＣＨ＿ｃ、ＣＨ＿ｐ１およびＣＨ＿ｐ２を層間絶縁膜１１’およびゲート絶縁膜４’に形成する。
このエッチング工程では、ソースメタル層７をエッチストップとして層間絶縁膜１１’およびゲート絶縁膜４’のエッチングが行われる。
ソース−ゲート接続部形成領域では、ソース下部接続配線３ｓｇに重なる領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされる（例えば同じエッチングマスクおよび同じエッチャントを用いてエッチングされる）とともに、ソースバスライン接続部７ｓｇに重なる領域においてはソースバスライン接続部７ｓｇがエッチストップとして機能することにより層間絶縁膜１１’がエッチングされる。これにより、コンタクトホールＣＨ＿ｓｇ１およびＣＨ＿ｓｇ２が得られる。
コンタクトホールＣＨ＿ｓｇ１は、ゲート絶縁層４に形成された開口部４ｓｇ１と、層間絶縁層１１に形成された開口部１１ｓｇ１とを有する。ここで、ソース下部接続配線３ｓｇの少なくとも一部は、ソースバスライン接続部７ｓｇと重ならないように形成されているので、ゲート絶縁膜４’および層間絶縁膜１１’にコンタクトホールＣＨ＿ｓｇ１が形成される。コンタクトホールＣＨ＿ｓｇ１の側面において、開口部４ｓｇ１の側面と開口部１１ｓｇ１の側面とが整合していてもよい。
本明細書において、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、上方の層をマスクとして下方の層のエッチングを行うこと等によって得られる。
ソース端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｓが形成される。コンタクトホールＣＨ＿ｓは、ゲート絶縁膜４’に形成された開口部４ｓと、層間絶縁膜１１’に形成された開口部１１ｓとを有する。コンタクトホールＣＨ＿ｓの側面において、開口部４ｓの側面と開口部１１ｓの側面とが整合していてもよい。
ゲート端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｇが形成される。コンタクトホールＣＨ＿ｇは、ゲート絶縁膜４’に形成された開口部４ｇと、層間絶縁膜１１’に形成された開口部１１ｇとを有する。コンタクトホールＣＨ＿ｇの側面において、開口部４ｇの側面と開口部１１ｇの側面とが整合していてもよい。
ＣＳ端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｃが形成される。コンタクトホールＣＨ＿ｃは、ゲート絶縁膜４’に形成された開口部４ｃと、層間絶縁膜１１’に形成された開口部１１ｃとを有する。コンタクトホールＣＨ＿ｃの側面において、開口部４ｃの側面と開口部１１ｃの側面とが整合していてもよい。
第１トランスファー端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ１が形成される。コンタクトホールＣＨ＿ｐ１は、ゲート絶縁膜４’に形成された開口部４ｐ１と、層間絶縁膜１１’に形成された開口部１１ｐ１とを有する。コンタクトホールＣＨ＿ｐ１の側面において、開口部４ｐ１の側面と開口部１１ｐ１の側面とが整合していてもよい。
第２トランスファー端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ２が形成される。コンタクトホールＣＨ＿ｐ２は、ゲート絶縁膜４’に形成された開口部４ｐ２と、層間絶縁膜１１’に形成された開口部１１ｐ２とを有する。コンタクトホールＣＨ＿ｐ２の側面において、開口部４ｐ２の側面と開口部１１ｐ２の側面とが整合していてもよい。
次いで、図８（ｃ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内およびコンタクトホールＣＨ＿ｐ２内に、例えばスパッタ法により上部導電膜１９’を形成する。上部導電膜１９’は、例えば透明導電膜を含む。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、上部導電膜１９’として、例えば厚さ７０ｎｍのＩＴＯ膜を用いる。あるいは、上部導電膜１９’として、Ｔｉ（厚さ：例えば５０ｎｍ）およびＩＴＯ（厚さ：例えば７０ｎｍ）をこの順で積層した積層膜（ＩＴＯ／Ｔｉ）を用いてもよい。Ｔｉ膜に代えて、ＭｏＮｂＮｉ膜、ＭｏＮｂ膜、ＭｏＷ膜、Ｗ膜およびＴａ膜からなる群から選択される１つの膜または２以上の膜の積層膜を用いてもよい。すなわち、上部導電膜１９’として、Ｔｉ膜、ＭｏＮｂＮｉ膜、ＭｏＮｂ膜、ＭｏＷ膜、Ｗ膜およびＴａ膜からなる群から選択される１つの膜または２以上の膜の積層膜と、ＩＴＯ膜とをこの順で積層した積層膜を用いてもよい。
次いで、上部導電膜１９’をパターニングすることにより、図８（ｄ）に示すように、上部導電層１９を形成する。具体的には、ソース−ゲート接続部形成領域において、コンタクトホールＣＨ＿ｓｇ１内でソース下部接続配線３ｓｇに接続され、コンタクトホールＣＨ＿ｓｇ２内でソースバスライン接続部７ｓｇに接続される上部接続部１９ｓｇを形成する。ソース端子部形成領域においては、コンタクトホールＣＨ＿ｓ内で下部接続部３ｓと接触する上部接続部１９ｓを形成し、ゲート端子部形成領域においては、コンタクトホールＣＨ＿ｇ内で下部接続部３ｓと接触する上部接続部１９ｇを形成し、ＣＳ端子部形成領域においては、コンタクトホールＣＨ＿ｃ内で下部接続部３ｃと接触する上部接続部１９ｃを形成し、第１トランスファー端子部形成領域においては、コンタクトホールＣＨ＿ｐ１内で下部接続部３ｐ１と接触する上部接続部１９ｐ１を形成し、第２トランスファー端子部形成領域においては、コンタクトホールＣＨ＿ｐ２内で下部接続部３ｐ２と接触する上部接続部１９ｐ２を形成する。上部導電膜１９’として、Ｔｉ膜およびＩＴＯ膜をこの順で積層した積層膜（ＩＴＯ／Ｔｉ）を形成した場合は、例えば、シュウ酸を用いてＩＴＯ膜をウェットエッチングした後、塩素系ガスを用いてＴｉ膜をドライエッチングする。
これにより、アンテナ単位領域Ｕ、ソース−ゲート接続部ＳＧ、ソース端子部ＳＴ、ゲート端子部ＧＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、および第２トランスファー端子部ＰＴ２が得られる。
このようにして、参考例１のＴＦＴ基板１０１Ｒが製造される。
図８（ｂ）に示すように、層間絶縁層１１上に上部導電膜１９’を形成したとき、欠陥１１ｄに露出されているソースメタル層７の側面は、上部導電膜１９’によって被覆され得る。しかしながら、図８（ｄ）に示すように、製造された参考例１のＴＦＴ基板１０１Ｒにおいては、アンテナ単位領域Ｕに上部導電層１９が形成されていないので、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕにおいて、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２が無機層（ここでは層間絶縁層１１および上部導電層１９を含む。）で覆われずに露出されている箇所が生じる。
また、図８（ｄ）に示すように、ソース−ゲート接続部ＳＧにおいて、上部接続部１９ｓｇは、ソースバスライン接続部７ｓｇの側面を覆わないように形成されている。これにより、ソース−ゲート接続部ＳＧにおいても、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２が無機層（ここでは層間絶縁層１１および上部導電層１９を含む。）で覆われずに露出されている箇所が生じ得る。
＜参考例１のＴＦＴ基板１０１Ｒの第２の製造方法＞
参考例１のＴＦＴ基板１０１Ｒは、以下で説明する方法でも製造される。
図９を参照して、参考例１のＴＦＴ基板１０１Ｒの第２の製造方法を説明する。
参考例１のＴＦＴ基板１０１Ｒの第２の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図６〜図８を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、ソース用下部導電膜Ｓ１’およびコンタクト部６ａ’をドライエッチングによってエッチングした。これに対して、第２の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、コンタクト部６ａ’をドライエッチングによってエッチングする。
図９（ａ）〜（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの第２の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図４（ａ）、（ｃ）および（ｄ）に対応する断面（参考例１のＴＦＴ基板１０１ＲのＡ−Ａ’断面、Ｃ−Ｃ’断面およびＤ−Ｄ’断面）を示している。以下では、第１の製造方法と異なる点を主に説明する。
まず、図６（ａ）〜（ｄ）に示したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４’、島状の半導体層５、およびコンタクト部６ａ’を形成する。
次いで、図９（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト部６ａ’上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上に、フォトレジストを用いてレジスト層８０を形成する。ソース用下部導電膜Ｓ１’およびソース用上部導電膜Ｓ２’として、例えば、第１の製造方法で例示したものを形成してもよい。あるいは、ソース用下部導電膜Ｓ１’として、Ｔｉ膜（厚さ：例えば１００ｎｍ）を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜（厚さ：例えば７５０ｎｍ）およびＴｉ膜（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（Ｔｉ／Ａｌ）を形成してもよい（この場合、形成されるソースメタル層７は、Ｔｉ層、Ａｌ層およびＴｉ層がこの順で積層された積層構造（Ｔｉ／Ａｌ／Ｔｉ）を有する）。
次に、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図９（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートはソース用上部導電膜Ｓ２’のエッチングレート以下である。従って、このエッチング工程を終えた時点では、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らない。図９（ｂ）には、簡単のために、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとが一致している例を示している。ただし、図示する例に限られず、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジの外側にあってもよい。
例えば、ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’としてＣｕ膜を形成した場合は、例えば混酸水溶液を用いたウェットエッチングによって、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行う。ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＭｏＮ膜をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成した場合は、例えば混酸水溶液を用いたウェットエッチングによって、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行う。ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ）を形成した場合は、塩素系ガスを用いたドライエッチングによって、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行う。Ａｌ膜およびＴｉ膜の積層膜は、ドライエッチングに限られず、公知のエッチング液を用いてウェットエッチングによってエッチングすることもできる。
なお、複数のエッチャントを用いてソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行ってもよいが、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレート以下という条件を満たすことが好ましい。例えば、上記の例では、Ｔｉ膜およびＡｌ膜は同じエッチャントを用いてエッチングされるが、これに限られず、Ｔｉ膜およびＡｌ膜を異なるエッチャントを用いてエッチングしてもよい。
次いで、レジスト層８０をエッチングマスクとして、コンタクト部６ａ’をドライエッチングによってエッチングすることによって、図９（ｃ）に示すように、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。ここでは、コンタクト部６ａ’のエッチングは、例えば塩素系ガスを用いて行う。
このドライエッチング工程を行う前の時点において、図９（ｂ）に示すように、レジスト層８０から露出されている領域は、コンタクト部６ａ’を有する領域ｒａ’と、コンタクト部６ａ’を有しない領域ｒｂ’とを含む。領域ｒａ’および領域ｒｂ’はソース用下部導電膜Ｓ１’を有しない点において、第１の製造方法と異なる。ドライエッチング工程において、領域ｒｂ’においては、領域ｒａ’に比べて、コンタクト部６ａ’を有しない分だけ、ソース用下部導電膜Ｓ１’のサイドエッチングおよび／またはゲート絶縁膜４’のオーバーエッチングが生じる。このドライエッチング工程で用いられるエッチャントの、下部ソースメタル層Ｓ１のエッチングレートが上部ソースメタル層Ｓ２のエッチングレートよりも高いと、ドライエッチング工程において下部ソースメタル層Ｓ１がさらにエッチングされる。従って、図９（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、下部ソースメタル層Ｓ１のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図９（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
なお、このドライエッチング工程は、半導体層５へのプロセスダメージを抑制する観点から、半導体層５のエッチングレートが低い条件で行うことが好ましい。このような観点からエッチング条件（例えばエッチャント）を選択すると、上述したように、ソースメタル層７の側面が逆テーパー状になることがあった。
この後、図８（ａ）〜（ｃ）を参照して説明した工程と同様の工程を行うことによって、参考例１のＴＦＴ基板１０１Ｒが製造される。図８（ａ）〜（ｃ）を参照して説明したように、ソースメタル層７の側面が逆テーパー状であるので、層間絶縁層１１に欠陥１１ｄが生じる。これにより、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕにおいて、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２が無機層で覆われずに露出されている箇所が生じる。
＜ＴＦＴ基板１０１Ａの構造（アンテナ単位領域Ｕ）＞
図１０（ａ）および図１１（ａ）を参照しながら、本実施形態のＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの構造を説明する。
図１０（ａ）は、ＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。図１１（ａ）は、ＴＦＴ基板１０１Ａの模式的な断面図であり、図１０（ａ）中のＡ−Ａ’線に沿った断面を示している。
図１０（ａ）および図１１（ａ）に示すように、ＴＦＴ基板１０１Ａは、誘電体基板１と、誘電体基板１上に配列され、それぞれが、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄと電気的に接続されたパッチ電極１５とを有する複数のアンテナ単位領域Ｕとを有する。ＴＦＴ基板１０１Ａは、ＴＦＴ１０の半導体層５と、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ゲートメタル層３と半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成されたソースメタル層７であって、半導体層５と電気的に接続されたソース電極７Ｓおよびドレイン電極７Ｄを含むソースメタル層７と、半導体層５とソース電極７Ｓとの間に形成されたソースコンタクト部６Ｓと、半導体層５とドレイン電極７Ｄとの間に形成されたドレインコンタクト部６Ｄとを含むコンタクト層６とを有する。ソースメタル層７は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層Ｓ１と、下部ソースメタル層Ｓ１上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層Ｓ２とを含む積層構造を有する。誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側にある。誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジは、少なくとも２つの無機層（ここでは層間絶縁層１１および上部導電層１９）で覆われている。この例では、層間絶縁層１１は、アンテナ単位領域Ｕのほぼ全面を覆うように形成され、アンテナ単位領域Ｕの上部導電層１９ｃｖＡは、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように形成されている。
ここで、「少なくとも２つの無機層で覆われている」とは、互いに異なるエッチングマスクを用いて形成された複数の無機層で覆われていることをいうことにする。すなわち、同一のエッチングマスクを用いて形成された、積層構造を有する無機層は１つの無機層とカウントする。無機層とは、有機化合物を含まず、無機化合物（無機酸化物、無機窒化物、金属酸化物、金属窒化物、およびこれらの混合物を含む。）から形成されている層をいう。無機層は、絶縁層であってもよいし、導電層であってもよい。無機絶縁層は例えば酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層であり、無機導電層は例えばＩＴＯ層、ＩＺＯ層（ＩＺＯは登録商標）などの酸化物導電層（透明導電層ともいう。）を含む。
ＴＦＴ基板１０１Ａにおいては、層間絶縁層１１の欠陥１１ｄから露出された上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１は、上部導電層１９で覆われている。これにより、ＴＦＴ基板１０１Ａを備える走査アンテナ１０００Ａにおいて、ソースメタル層７から液晶層ＬＣに金属イオン（ＣｕイオンまたはＡｌイオン）が溶け出すことを抑制することができる。走査アンテナ１０００Ａは、アンテナ特性の低下を抑制することができる。図１３を参照してこの効果について説明する。
図１３は、図１１（ａ）の一部を拡大して示すＴＦＴ基板１０１Ａの模式的な断面図である。本実施形態の例として、図１３に各層の厚さ等を記載しているが、数値は例示であり、本実施形態はこれに限定されるものではない。例えば、図１３に示すように、ＴＦＴ基板１０１Ａは、下部ソースメタル層Ｓ１として厚さ２０ｎｍのＴｉ層を有し、層間絶縁層１１として厚さ１００ｎｍの窒化珪素（ＳｉｘＮｙ）層を有し、上部導電層１９は、Ｔｉ層（厚さ：５０ｎｍ）およびＩＴＯ層（厚さ：７０ｎｍ）をこの順で積層した積層構造（ＩＴＯ／Ｔｉ）を有する。下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりもΔＳ（ここでは５０ｎｍ）内側に入っている。ゲート絶縁層４は、図７および図９を参照して説明したように、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成するためにコンタクト部６ａ’をドライエッチングする工程において、エッチングされている。深さ方向のエッチング量をΔＤ（ここでは７０ｎｍ）と表す。面内方向（基板面に平行な面）においては、例えば上部ソースメタル層Ｓ２のエッジからΔＳだけサイドエッチングされている。図示する例では、ゲート絶縁層４のサイドエッチ量は、下部ソースメタル層Ｓ１のサイドエッチ量ΔＳと等しいが、これに限られない。ソースメタル層７の逆テーパー側面に起因して、層間絶縁層１１に欠陥１１ｄが生じている。ここでは、欠陥１１ｄの幅Ｗ１１ｄは２０ｎｍであり、欠陥１１ｄの高さＨ１１ｄは３０ｎｍである。上部導電層１９の厚さ（１２０ｎｍ）は、欠陥１１ｄの幅Ｗ１１ｄおよび高さＨ１１ｄよりも十分に大きいので、欠陥１１ｄから露出されたソースメタル層７を覆うことができる。
既に述べたように、層間絶縁層１１の欠陥１１ｄは、層間絶縁層１１の厚さが小さい場合（例えば２００ｎｍ以下）に生じやすい傾向にある。層間絶縁層１１の欠陥１１ｄが発生しやすい条件は、これに限られない。例えば、下部ソースメタル層Ｓ１の厚さが大きい（例えば２０ｎｍ以上）と、層間絶縁層１１の欠陥１１ｄが発生しやすい。また、下部ソースメタル層Ｓ１のサイドエッチ量ΔＳが大きい（例えば２０ｎｍ以上）と、層間絶縁層１１の欠陥１１ｄが発生しやすい。ゲート絶縁層４の深さ方向のエッチング量ΔＤが大きい（例えば３０ｎｍ以上）と、層間絶縁層１１の欠陥１１ｄが発生しやすい。
下部ソースメタル層Ｓ１およびゲート絶縁層４がサイドエッチングされることによって、層間絶縁層１１を形成しても、層間絶縁層１１の内側に空間（空洞）が形成され得る。この空間の大きさは、下部ソースメタル層Ｓ１およびゲート絶縁層４のサイドエッチ量ΔＳ、ゲート絶縁層４の深さ方向のエッチング量ΔＤ、下部ソースメタル層Ｓ１の厚さ等によって特徴づけられる。なお、図面では、簡単のために、層間絶縁層１１の内側に形成された空間が上部導電層１９で完全に埋められているように表しているが、本実施形態はこれに限られない。上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１が、無機層（上部導電層１９および層間絶縁層１１）から露出されていなければよい。すなわち、層間絶縁層１１の欠陥１１ｄから露出された上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１が、上部導電層１９で覆われていればよく、層間絶縁層１１の内側に形成された空間は、上部導電層１９で完全に埋められていなくてもよい。
上述したように、上部導電層１９は、例えば透明導電層（例えばＩＴＯ層）を含む。上部導電層１９は、例えば透明導電層のみから形成されていてもよい。上部導電層１９は、透明導電層を含む第１層と、第１層の下に形成された第２層とを含む積層構造を有していることが好ましい。第２層は、例えば、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている。ソースメタル層７の逆テーパー側面をより確実に覆うために、上部導電層１９の厚さは２０ｎｍ以上であることが好ましい。第２層の厚さを例えば４０ｎｍ以上としてもよい。
上部導電層１９は、既に述べたように、各端子部の上部接続部を含む導電層である。上部導電層１９を含む少なくとも２つの無機層によって、アンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジが覆われているので、ＴＦＴ基板１０１Ａはアンテナ特性の低下を抑制することができる。すなわち、別途無機層を形成する必要がないので、ＴＦＴ基板１０１Ａは、製造工程数（例えばフォトマスク数）および製造コストの増加を抑制しつつ、アンテナ特性の低下を抑制することができる。
なお、参考例１のＴＦＴ基板１０１Ｒにおいて、層間絶縁層１１の厚さを大きくすることによっても、層間絶縁層１１の欠陥１１ｄの発生を防ぐことができるようにも思われる。しかしながら、一般に、アンテナ性能の観点から、パッチ電極を覆う無機層（特に無機絶縁層）の厚さは小さいことが好ましい。例えば、層間絶縁層１１の厚さが大きいと、層間絶縁層１１の厚さのばらつきの幅が大きくなる。層間絶縁層１１の厚さがばらつくと、液晶層の厚さもばらつく。その結果、パッチ電極とスロット電極との間の静電容量がばらつくことがある。
ＴＦＴ基板１０１Ａのアンテナ単位領域Ｕの構造をより詳細に説明する。
図１０（ａ）および図１１（ａ）に示すように、ＴＦＴ基板１０１Ａは、誘電体基板１に支持されたゲートメタル層３と、ゲートメタル層３上に形成された半導体層５と、ゲートメタル層３と半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成されたソースメタル層７と、半導体層５とソースメタル層７との間に形成されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを含むコンタクト層６と、ソースメタル層７上に形成された層間絶縁層１１と、層間絶縁層１１上に形成された上部導電層１９とを有する。層間絶縁層１１は、ＴＦＴ１０を覆うように形成されている。
図１０（ａ）および図１１（ａ）に示すように、ＴＦＴ基板１０１Ａの各アンテナ単位領域Ｕが有するＴＦＴ１０は、ボトムゲート構造を有するＴＦＴである。すなわち、半導体層５は、ゲート電極３Ｇ上に位置している。また、ＴＦＴ１０は、ソース電極７Ｓおよびドレイン電極７Ｄが半導体層５の上に配置されているトップコンタクト構造を有する。
半導体層５は、ゲート絶縁層４を介してゲート電極３Ｇと重なるように配置されている。
ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄは、誘電体基板１の法線方向から見たとき、半導体層５のうちチャネルが形成される領域（チャネル領域）の両側に配置されている。ここでは、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄは、半導体層５の上面と接するように形成されている。半導体層５は、例えば真性アモルファスシリコン（ｉ−ａ−Ｓｉ）層であり、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄは、例えばｎ+型アモルファスシリコン（ｎ+−ａ−Ｓｉ）層である。半導体層５は、結晶質シリコン層（例えばポリシリコン層）であってもよい。
ソース電極７Ｓおよびドレイン電極７Ｄは、それぞれ、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを介して、半導体層５と電気的に接続されている。ここでは、ソース電極７Ｓは、ソースコンタクト部６Ｓに接するように設けられ、ドレイン電極７Ｄは、ドレインコンタクト部６Ｄに接するように設けられている。
ゲート電極３Ｇは、ゲートバスラインＧＬに電気的に接続されており、ゲートバスラインＧＬから走査信号電圧を供給される。ソース電極７Ｓは、ソースバスラインＳＬに電気的に接続されており、ソースバスラインＳＬからデータ信号電圧を供給される。この例では、ゲート電極３ＧおよびゲートバスラインＧＬは同じ導電膜（ゲート用導電膜）から形成されている。ここでは、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬは同じ導電膜（ソース用導電膜）から形成されている。ゲート用導電膜およびソース用導電膜は、例えば金属膜である。
本明細書では、ゲート用導電膜を用いて形成された、ゲート電極３Ｇを含む層（レイヤー）を「ゲートメタル層３」と呼ぶことがあり、ソース用導電膜を用いて形成された、ソース電極７Ｓを含む層を「ソースメタル層７」と呼ぶことがある。ゲートメタル層３は、ＴＦＴ１０のゲート電極３Ｇと、ゲートバスラインＧＬとを含み、ソースメタル層７は、ＴＦＴ１０のソース電極７Ｓおよびドレイン電極７Ｄと、ソースバスラインＳＬとを含む。また、ある導電膜（例えばｎ＋型アモルファスシリコン膜）を用いて形成された、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを含む層をコンタクト層６ということがある。他の導電層および絶縁層についても、「層」は、同じ膜を用いて形成された部分を全て含むことがある。
ここでは、パッチ電極１５は、ソースメタル層７に含まれている。パッチ電極１５は、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を含む。パッチ電極１５は、層間絶縁層１１に覆われている。この例では、パッチ電極１５は、主層としてＣｕ層またはＡｌ層を含む。パッチ電極１５の上部ソースメタル層Ｓ２を「主層」と呼ぶことがある。
上部ソースメタル層Ｓ２は、ＣｕまたはＡｌを含む層（典型的にはＣｕ層またはＡｌ層）と、高融点金属含有層との積層構造を有していてもよい。例えば、高融点金属含有層は、ＣｕまたはＡｌを含む層の上に形成されていてもよい。「高融点金属含有層」は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）からなる群から選択される少なくとも１つの元素を含む層である。「高融点金属含有層」は積層構造であってもよい。例えば、高融点金属含有層は、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、これらを含む合金、およびこれらの窒化物、ならびに前記金属または合金と前記窒化物との固溶体のいずれかで形成された層を指す。
走査アンテナの性能はパッチ電極１５の電気抵抗と相関があり、主層の厚さは、所望の抵抗が得られるように設定される。電気抵抗の観点から、Ｃｕ層の方がＡｌ層よりもパッチ電極１５の厚さを小さくできる可能性がある。パッチ電極１５が有する主層の厚さは、Ａｌ層で形成する場合は、例えば０．３μｍ以上に設定され、Ｃｕ層で形成する場合は、例えば０．２μｍ以上に設定される。
ここでは、各アンテナ単位領域Ｕは、液晶容量と電気的に並列に接続された補助容量を有している。この例では、補助容量は、ドレイン電極７Ｄと電気的に接続された補助容量電極７Ｃと、ゲート絶縁層４と、ゲート絶縁層４を介して補助容量電極７Ｃと対向する補助容量対向電極３Ｃとによって構成される。補助容量対向電極３Ｃはゲートメタル層３に含まれており、補助容量電極７Ｃはソースメタル層７に含まれている。ゲートメタル層３は、補助容量対向電極３Ｃに接続されたＣＳバスライン（補助容量線）ＣＬをさらに含む。ＣＳバスラインＣＬは、例えば、ゲートバスラインＧＬと略平行に延びている。この例では、補助容量対向電極３Ｃは、ＣＳバスラインＣＬと一体的に形成されている。補助容量対向電極３Ｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。また、この例では、補助容量電極７Ｃは、ドレイン電極７Ｄから延設されている。補助容量電極７Ｃの幅は、ドレイン電極７Ｄから延設された部分のうち補助容量電極７Ｃ以外の部分の幅よりも大きくてもよい。なお、補助容量とパッチ電極１５との配置関係は図示する例に限定されない。
＜実施例１のＴＦＴ基板１０１Ａ（非送受信領域Ｒ２）＞
図１０〜図１２を参照して、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の構造を説明する。図１０（ｂ）および図１０（ｃ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な平面図であり、図１１（ｂ）〜（ｅ）および図１２は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な断面図である。それぞれ、図３（ｂ）、図３（ｃ）、図４（ｂ）〜（ｅ）および図５に示した参考例１のＴＦＴ基板１０１Ｒの非送受信領域Ｒ２に対応している。以下では、参考例１のＴＦＴ基板１０１Ｒの非送受信領域Ｒ２と異なる点を中心に説明する。
図１０（ｂ）は、非送受信領域Ｒ２に設けられたトランスファー端子部ＰＴ、ゲート端子部ＧＴおよびＣＳ端子部ＣＴを示しており、図１０（ｃ）は、非送受信領域Ｒ２に設けられたソース−ゲート接続部ＳＧおよびソース端子部ＳＴを示している。
図１１（ｂ）は、図１０（ｂ）中のＢ−Ｂ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図１１（ｃ）は、図１０（ｃ）中のＣ−Ｃ’線に沿ったソース−ゲート接続部ＳＧの断面を示しており、図１１（ｄ）は、図１０（ｃ）中のＤ−Ｄ’線に沿ったソース端子部ＳＴの断面を示しており、図１１（ｅ）は、図１０（ｂ）中のＥ−Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示しており、図１２は、図１０（ｃ）中のＦ−Ｆ’線に沿ったソース−ゲート接続部ＳＧおよびソース端子部ＳＴの断面を示している。
図１０（ｃ）、図１１（ｃ）および図１２に示すように、ＴＦＴ基板１０１Ａのソース−ゲート接続部ＳＧの上部接続部１９ｓｇＡの平面形状は、参考例１のＴＦＴ基板１０１Ｒと異なる。ＴＦＴ基板１０１Ａの上部接続部１９ｓｇＡは、誘電体基板１の法線方向から見たとき、ソース−ゲート接続部ＳＧの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように形成されている。これにより、ソース−ゲート接続部ＳＧが非送受信領域Ｒ２のうちのシール領域Ｒｓの内側に配置されていても、上部ソースメタル層Ｓ２から液晶層ＬＣに金属イオンが溶け出すという問題の発生を抑制することができる。ソース−ゲート接続部ＳＧがシール領域Ｒｓの外側に配置されている場合は、上記問題の発生を抑制する観点からは、非送受信領域Ｒ２の構造は、上部導電層１９の平面形状を含めて任意であってよい。
なお、図示するＴＦＴ基板１０１Ａの各端子部の構造は、参考例１のＴＦＴ基板１０１Ｒと同様であるので、説明を省略する。
ＴＦＴ基板１０１Ａは、参考例１のＴＦＴ基板１０１Ｒの製造方法から、上部導電膜１９’のパターニング形状を変更することによって、製造することができる。すなわち、上部導電層１９が、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように、上部導電層１９を形成すればよい。
（変形例１）
図１４および図１５を参照しながら、本実施形態の変形例１のＴＦＴ基板１０１Ｂを説明する。ＴＦＴ基板１０１Ａと共通する構成には共通の参照符号を付し、説明を省略することがある。
図１４（ａ）は、ＴＦＴ基板１０１Ｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図１４（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な平面図である。図１５（ａ）は、ＴＦＴ基板１０１Ｂのアンテナ単位領域Ｕの模式的な断面図であり、図１４（ａ）中のＡ−Ａ’線に沿った断面を示している。図１５（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な断面図であり、それぞれ、図１４（ｃ）中のＣ−Ｃ’線に沿った断面および図１４（ｃ）中のＦ−Ｆ’線に沿った断面を示している。ＴＦＴ基板１０１Ｂの他の断面については、ＴＦＴ基板１０１Ａと同じであるので、図示および説明を省略する。
図１４（ａ）および図１５（ａ）に示すように、ＴＦＴ基板１０１Ｂのアンテナ単位領域Ｕの上部導電層１９ｃｖＢは、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を覆うように形成されている。
このような構造を有するＴＦＴ基板１０１Ｂを有する走査アンテナにおいても、ＴＦＴ基板１０１Ａを有する走査アンテナ１０００Ａと同様の効果を得ることができる。
また、図１４（ｃ）、図１５（ｂ）および図１５（ｃ）に示すように、ＴＦＴ基板１０１Ｂのソース−ゲート接続部ＳＧの上部接続部１９ｓｇＢは、誘電体基板１の法線方向から見たとき、ソース−ゲート接続部ＳＧの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を覆うように形成されている。ただし、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２は、図示する例に限られず、上述のＴＦＴ基板の非送受信領域Ｒ２のいずれをも適用することができる。
ＴＦＴ基板１０１Ｂは、ＴＦＴ基板１０１Ａの製造方法から、上部導電膜１９’のパターニング形状を変更することによって、製造することができる。すなわち、上部導電層１９が、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を覆うように、上部導電層１９を形成すればよい。
（変形例２）
図１６および図１７を参照しながら、本実施形態の変形例２のＴＦＴ基板１０１Ｃを説明する。ＴＦＴ基板１０１Ａと共通する構成には共通の参照符号を付し、説明を省略することがある。
図１６（ａ）は、ＴＦＴ基板１０１Ｃの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図１６（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｃの非送受信領域Ｒ２の模式的な平面図である。図１７（ａ）は、ＴＦＴ基板１０１Ｃのアンテナ単位領域Ｕの模式的な断面図であり、図１６（ａ）中のＡ−Ａ’線に沿った断面を示している。図１７（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｃの非送受信領域Ｒ２の模式的な断面図であり、それぞれ、図１６（ｃ）中のＣ−Ｃ’線に沿った断面および図１６（ｃ）中のＦ−Ｆ’線に沿った断面を示している。ＴＦＴ基板１０１Ｃの他の断面については、ＴＦＴ基板１０１Ａと同じであるので、図示および説明を省略する。
図１６（ａ）および図１７（ａ）に示すように、ＴＦＴ基板１０１Ｃのアンテナ単位領域Ｕの上部導電層１９ｃｖＣは、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっていない部分を覆うように形成されている。つまり、ＴＦＴ基板１０１Ｃの上部導電層１９ｃｖＣは、ＴＦＴ基板１０１Ａの上部導電層１９ｃｖＡと比べて、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっている部分を覆っていない点において異なる。ＴＦＴ基板１０１Ａにおいて、ソース電極７Ｓとドレイン電極７Ｄとの間のチャネル長方向の距離が小さい場合、ソース電極７Ｓのエッジおよびドレイン電極７Ｄのエッジを覆うように上部導電層１９を形成すると、ソース電極７Ｓとドレイン電極７Ｄとの間に短絡が発生することがある、および／または、ソース・ドレイン電極間の短絡の発生を抑制するために高い精度で上部導電層１９をパターニングすることが求められる。ＴＦＴ基板１０１Ｃは、ＴＦＴ基板１０１Ａに比べて、ソース電極７Ｓとドレイン電極７Ｄとの間に短絡が生じることを抑制することができる。
このような構造を有するＴＦＴ基板１０１Ｃを有する走査アンテナにおいても、ＴＦＴ基板１０１Ａを有する走査アンテナ１０００Ａと同様の効果を得ることができる。複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうち、ソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっている部分の上部導電層１９を省略しても、ソースメタル層７から金属元素（ＣｕまたはＡｌ）が液晶層に溶出することを抑制する観点からは影響が小さい理由は以下の通りである。
図１３を参照して説明したように、層間絶縁層１１の欠陥１１ｄは、下部ソースメタル層Ｓ１の下に形成されたゲート絶縁層４のサイドエッチ量ΔＳおよび／または深さ方向のエッチング量ΔＤが大きいと生じやすい傾向にある。エッチング量ΔＳおよびΔＤは、ゲート絶縁層４が、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成するためにコンタクト部６ａ’をドライエッチングする工程において、エッチングされることに起因している。しかしながら、下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうち、ソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっている部分においては、下部ソースメタル層Ｓ１の下にはコンタクト層６が形成されている。コンタクト層６は、ゲート絶縁層４に比べて、コンタクト部６ａ’をドライエッチングする工程においてサイドエッチングされ難い。従って、下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうち、ソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっている部分には、層間絶縁層１１に欠陥が生じ難い。
このように、本発明の実施形態によるＴＦＴ基板は、誘電体基板１の法線方向から見たとき、少なくとも、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっていない部分が、少なくとも２つの無機層で覆われていればよい。少なくとも２つの無機層は、誘電体基板１の法線方向から見たときに、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジの全てを覆うように形成されていてもよいし、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２の全てを覆うように形成されていてもよい。
図１６（ｃ）、図１７（ｂ）および図１７（ｃ）に示すように、ＴＦＴ基板１０１Ｃのソース−ゲート接続部ＳＧの上部接続部１９ｓｇＣの平面形状は、ＴＦＴ基板１０１Ａのソース−ゲート接続部ＳＧの上部接続部１９ｓｇＡおよびＴＦＴ基板１０１Ｂのソース−ゲート接続部ＳＧの上部接続部１９ｓｇＢと異なるが、ＴＦＴ基板１０１Ｃの上部接続部１９ｓｇＣも、誘電体基板１の法線方向から見たとき、ソース−ゲート接続部ＳＧの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように形成されている。ＴＦＴ基板１０１Ｃの非送受信領域Ｒ２は、図示する例に限られず、上述のＴＦＴ基板の非送受信領域Ｒ２のいずれをも適用することができる。
ＴＦＴ基板１０１Ｃは、ＴＦＴ基板１０１Ａの製造方法から、上部導電膜１９’のパターニング形状を変更することによって、製造することができる。すなわち、上部導電層１９が、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっていない部分を覆うように、上部導電層１９を形成すればよい。
（変形例３）
図１８および図１９を参照しながら、本実施形態の変形例３のＴＦＴ基板１０１Ｄを説明する。ＴＦＴ基板１０１Ｂと共通する構成には共通の参照符号を付し、説明を省略することがある。
図１８（ａ）は、ＴＦＴ基板１０１Ｄの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図１８（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ｄの非送受信領域Ｒ２の模式的な平面図である。図１９は、ＴＦＴ基板１０１Ｄのアンテナ単位領域Ｕの模式的な断面図であり、図１８（ａ）中のＡ−Ａ’線に沿った断面を示している。ＴＦＴ基板１０１Ｄの他の断面については、ＴＦＴ基板１０１Ｂと同じであるので、図示および説明を省略する。
図１８（ａ）および図１９に示すように、ＴＦＴ基板１０１Ｄのアンテナ単位領域Ｕの上部導電層１９ｃｖＤは、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２のうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっていない部分を覆うように形成されている。つまり、ＴＦＴ基板１０１Ｄの上部導電層１９ｃｖＤは、ＴＦＴ基板１０１Ｂの上部導電層１９ｃｖＢと比べて、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２のうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっている部分を覆っていない点において異なる。ＴＦＴ基板１０１Ｄは、ＴＦＴ基板１０１Ｂに比べて、ソース電極７Ｓとドレイン電極７Ｄとの間に短絡が生じることを抑制することができる。
このような構造を有するＴＦＴ基板１０１Ｄを有する走査アンテナにおいても、ＴＦＴ基板１０１Ｂを有する走査アンテナと同様の効果を得ることができる。
ＴＦＴ基板１０１Ｄの非送受信領域Ｒ２は、図１８（ｂ）および（ｃ）に示す例に限られず、上述のＴＦＴ基板の非送受信領域Ｒ２のいずれをも適用することができる。
ＴＦＴ基板１０１Ｄは、ＴＦＴ基板１０１Ａの製造方法から、上部導電膜１９’のパターニング形状を変更することによって、製造することができる。すなわち、上部導電層１９が、誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２のうちのソースコンタクト部６Ｓまたはドレインコンタクト部６Ｄと重なっていない部分を覆うように、上部導電層１９を形成すればよい。
ここまで、パッチ電極１５がソースメタル層７に含まれているＴＦＴ基板を例に説明してきたが、本発明の実施形態はこれに限られない。上述してきたように、アンテナ特性が低下するという問題は、アンテナ単位領域Ｕにおいてソースメタル層７の側面が逆テーパー状であると、ソースメタル層７上に形成された無機層に欠陥が生じることによって発生する。一般に、アンテナ性能の観点から、パッチ電極を覆う無機層の厚さは小さいことが好ましい。ソースメタル層７上に形成された無機層の厚さの和が小さいほど、無機層に欠陥が生じやすい（例えば不連続になりやすい）ので、ソースメタル層７が露出される可能性が高い。従って、ソースメタル層７に含まれるパッチ電極１５から金属が液晶層に溶出するという問題が生じやすいので、パッチ電極１５がソースメタル層７に含まれているＴＦＴ基板を本発明の実施形態として例示した。本実施形態のＴＦＴ基板は、パッチ電極１５がソースメタル層７に含まれているので、製造工程数（例えばフォトマスク数）および製造コストを低減することができるというメリットを有する。
パッチ電極は、上述した例に限られず、ゲートメタル層３に含まれていてもよいし、ゲートメタル層３およびソースメタル層７のいずれとも異なる導電層に含まれていてもよい。この場合、パッチ電極を含む導電層（「パッチメタル層」と呼ぶことがある。）は、上記の例に限定されない。パッチメタル層は、例えば、低抵抗金属層と、低抵抗金属層の下に高融点金属含有層とを有する積層構造を有する。積層構造は、低抵抗金属層の上に高融点金属含有層をさらに有していてもよい。パッチメタル層の低抵抗金属層を「主層」と呼ぶことがあり、低抵抗金属層の下および上の高融点金属含有層を、それぞれ「下層」および「上層」と呼ぶことがある。「高融点金属含有層」は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）からなる群から選択される少なくとも１つの元素を含む層である。「高融点金属含有層」は積層構造であってもよい。例えば、高融点金属含有層は、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、これらを含む合金、およびこれらの窒化物、ならびに前記金属または合金と前記窒化物との固溶体のいずれかで形成された層を指す。「低抵抗金属層」は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）および金（Ａｕ）からなる群から選択される少なくとも１つの元素を含む層である。「低抵抗金属層」は、積層構造であってもよい。
また、半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。例えば、半導体層５として酸化物半導体層を形成してもよい。一般に、酸化物半導体層と、ソース電極およびドレイン電極との間にはソースコンタクト部およびドレインコンタクト部を設けなくてもよいことが知られているが、設けてももちろんよい。酸化物半導体層と、ソース電極およびドレイン電極との間にソースコンタクト部およびドレインコンタクト部を設けることで、本発明の実施形態を適用できる。
＜スロット基板２０１の構造＞
図２０（ａ）および図２０（ｂ）を参照しながら、スロット基板２０１の構造をより具体的に説明する。
図２０（ａ）は、スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。
スロット基板２０１は、表面および裏面を有する誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。スロット５７はスロット電極５５を貫通する開口である。この例では、各アンテナ単位領域Ｕに１個のスロット５７が配置されている。
第４絶縁層５８は、スロット電極５５上およびスロット５７内に形成されている。第４絶縁層５８の材料は、第３絶縁層５２の材料と同じであってもよい。第４絶縁層５８でスロット電極５５を覆うことにより、スロット電極５５と液晶層ＬＣとが直接接触しないので、信頼性を高めることができる。スロット電極５５がＣｕ層で形成されていると、Ｃｕが液晶層ＬＣに溶出することがある。また、スロット電極５５を薄膜堆積技術を用いてＡｌ層で形成すると、Ａｌ層にボイドが含まれることがある。第４絶縁層５８は、Ａｌ層のボイドに液晶材料が侵入するのを防止することができる。なお、Ａｌ層をアルミ箔を接着材により誘電体基板５１に貼り付け、これをパターニングすることによってスロット電極５５を作製すれば、ボイドの問題を回避できる。
スロット電極５５は、Ｃｕ層、Ａｌ層などの主層５５Ｍを含む。スロット電極５５は、主層５５Ｍと、それを挟むように配置された上層５５Ｕおよび下層５５Ｌとを含む積層構造を有していてもよい。主層５５Ｍの厚さは、材料に応じて表皮効果を考慮して設定され、例えば２μｍ以上３０μｍ以下であってもよい。主層５５Ｍの厚さは、典型的には上層５５Ｕおよび下層５５Ｌの厚さよりも大きい。
図示する例では、主層５５ＭはＣｕ層、上層５５Ｕおよび下層５５ＬはＴｉ層である。主層５５Ｍと第３絶縁層５２との間に下層５５Ｌを配置することにより、スロット電極５５と第３絶縁層５２との密着性を向上できる。また、上層５５Ｕを設けることにより、主層５５Ｍ（例えばＣｕ層）の腐食を抑制できる。
反射導電板６５は、導波路３０１の壁を構成するので、表皮深さの３倍以上、好ましくは５倍以上の厚さを有することが好ましい。反射導電板６５は、例えば、削り出しによって作製された厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴは、スロット電極５５と、スロット電極５５を覆う第４絶縁層５８と、上部接続部６０とを備える。第４絶縁層５８は、スロット電極５５に達する開口部を有している。上部接続部６０は、開口部内でスロット電極５５に接している。本実施形態では、端子部ＩＴは、シール領域Ｒｓ内に配置され、導電性粒子を含有するシール樹脂によって、ＴＦＴ基板におけるトランスファー端子部と接続される（トランスファー部）。
・トランスファー部
図２０（ｂ）は、ＴＦＴ基板１０１Ａの第１トランスファー端子部ＰＴ１と、スロット基板２０１の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図２０（ｂ）では、先の図面と同様の構成要素には同じ参照符号を付している。
トランスファー部では、端子部ＩＴの上部接続部６０は、ＴＦＴ基板１０１Ａにおける第１トランスファー端子部ＰＴ１の第１トランスファー端子用上部接続部１９ｐ１と電気的に接続される。本実施形態では、上部接続部６０と上部接続部１９ｐ１とを、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して接続する。
上部接続部６０、１９ｐ１は、いずれも、ＩＴＯ膜、ＩＺＯ膜などの透明導電層であり、その表面に酸化膜が形成される場合がある。酸化膜が形成されると、透明導電層同士の電気的な接続が確保できず、コンタクト抵抗が高くなる可能性がある。これに対し、本実施形態では、導電性ビーズ（例えばＡｕビーズ）７１を含む樹脂を介して、これらの透明導電層を接着させるので、表面酸化膜が形成されていても、導電性ビーズが表面酸化膜を突き破る（貫通する）ことにより、コンタクト抵抗の増大を抑えることが可能である。導電性ビーズ７１は、表面酸化膜だけでなく、透明導電層である上部接続部６０、１９ｐ１をも貫通し、下部接続部３ｐ１およびスロット電極５５に直接接していてもよい。
トランスファー部は、走査アンテナ１０００Ａの中心部および周縁部（すなわち、走査アンテナ１０００Ａの法線方向から見たとき、ドーナツ状の送受信領域Ｒ１の内側および外側）の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。トランスファー部は、液晶を封入するシール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
＜スロット基板２０１の製造方法＞
スロット基板２０１は、例えば以下の方法で製造され得る。
まず、誘電体基板上に第３絶縁層（厚さ：例えば２００ｎｍ）５２を形成する。誘電体基板としては、ガラス基板、樹脂基板などの、電磁波に対する透過率の高い（誘電率εMおよび誘電損失ｔａｎδMが小さい）基板を用いることができる。誘電体基板は電磁波の減衰を抑制するために薄い方が好ましい。例えば、ガラス基板の表面に後述するプロセスでスロット電極５５などの構成要素を形成した後、ガラス基板を裏面側から薄板化してもよい。これにより、ガラス基板の厚さを例えば５００μｍ以下に低減できる。
誘電体基板として樹脂基板を用いる場合、ＴＦＴ等の構成要素を直接、樹脂基板上に形成してもよいし、転写法を用いて樹脂基板上に形成してもよい。転写法によると、例えば、ガラス基板上に樹脂膜（例えばポリイミド膜）を形成し、樹脂膜上に後述するプロセスで構成要素を形成した後、構成要素が形成された樹脂膜とガラス基板とを分離させる。一般に、ガラスよりも樹脂の方が誘電率εMおよび誘電損失ｔａｎδMが小さい。樹脂基板の厚さは、例えば、３μｍ〜３００μｍである。樹脂材料としては、ポリイミドの他、例えば、液晶高分子を用いることもできる。
第３絶縁層５２としては、特に限定しないが、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
次いで、第３絶縁層５２の上に金属膜を形成し、これをパターニングすることによって、複数のスロット５７を有するスロット電極５５を得る。金属膜としては、厚さが２μｍ〜５μｍのＣｕ膜（またはＡｌ膜）を用いてもよい。ここでは、Ｔｉ（厚さ：例えば２０ｎｍ）およびＣｕ（厚さ：例えば３０００ｎｍ）をこの順で積層した積層膜を用いる。なお、代わりに、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜を形成してもよい。
この後、スロット電極５５上およびスロット５７内に第４絶縁層（厚さ：例えば１００ｎｍまたは２００ｎｍ）５８を形成する。第４絶縁層５８の材料は、第３絶縁層の材料と同じであってもよい。この後、非送受信領域Ｒ２において、第４絶縁層５８に、スロット電極５５に達する開口部を形成する。
次いで、第４絶縁層５８上および第４絶縁層５８の開口部内に透明導電膜を形成し、これをパターニングすることにより、開口部内でスロット電極５５と接する上部接続部６０を形成する。これにより、端子部ＩＴを得る。
＜ＴＦＴ１０の材料および構造＞
本実施形態では、各画素に配置されるスイッチング素子として、半導体層５を活性層とするＴＦＴが用いられる。半導体層５はアモルファスシリコン層に限定されず、ポリシリコン層、酸化物半導体層であってもよい。
酸化物半導体層を用いる場合、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、非送受信領域に設けられる駆動回路に含まれるＴＦＴ）および各アンテナ単位領域に設けられるＴＦＴとして好適に用いられる。
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
（第２の実施形態）
先の実施形態においては、ＴＦＴはボトムゲート構造を有していた。すなわち、半導体層は、ゲート電極上に位置していた。本実施形態は、ＴＦＴがトップゲート構造を有する点において、先の実施形態と異なる。
＜参考例２のＴＦＴ基板１０２Ｒ（アンテナ単位領域Ｕ）＞
本実施形態のＴＦＴ基板１０２Ａの詳細な構造を説明する前に、まず、参考例２のＴＦＴ基板１０２Ｒを説明する。本発明者が、参考例２のＴＦＴ基板１０２Ｒを備える走査アンテナを試作し、駆動させると、アンテナ特性が低下することがあった。なお、以下の説明において、本実施形態のＴＦＴ基板１０２Ａと共通する構成については、重複を避けるために、説明を省略することがある。また、先の実施形態と共通する構成要素には共通の参照符号を付し、説明を省略することがある。図２１（ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの模式的な平面図であり、図２２（ａ）〜（ｅ）および図２３（ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの模式的な断面図である。
図２１（ａ）および図２２（ａ）を参照しながら、参考例２のＴＦＴ基板１０２Ｒを説明する。図２１（ａ）は、参考例２のＴＦＴ基板１０２Ｒの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。図２２（ａ）は、参考例２のＴＦＴ基板１０２Ｒのアンテナ単位領域Ｕの模式的な断面図であり、図２１（ａ）中のＡ−Ａ’線に沿った断面を示している。
図２１（ａ）および図２２（ａ）に示すように、参考例２のＴＦＴ基板１０２Ｒはトップゲート構造のＴＦＴ１０を有する点において、図３（ａ）および図４（ａ）に示した参考例１のＴＦＴ基板１０１Ｒと異なる。ゲート電極３Ｇは、ソース電極７Ｓおよびドレイン電極７Ｄの上に位置している。すなわち、参考例２のＴＦＴ基板１０２Ｒにおいて、ゲートメタル層３は、ソースメタル層７の上に位置している。ゲート電極３Ｇは、ゲート絶縁層４を介して半導体層５と重なるように配置されている。参考例２のＴＦＴ基板１０２Ｒは、誘電体基板１に支持された半導体層５と、半導体層５上に形成されたソースメタル層７と、半導体層５とソースメタル層７との間に形成されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄと、ソースメタル層７上に形成されたゲートメタル層３と、ゲートメタル層３上に形成された層間絶縁層１１とを有する。層間絶縁層１１は、ＴＦＴ１０を覆うように形成されている。参考例２のＴＦＴ基板１０２Ｒは、層間絶縁層１１上に形成された上部導電層１９（「第１上部導電層１９」ということがある。）をさらに有する。
参考例２のＴＦＴ基板１０２Ｒは、誘電体基板１と半導体層５との間に下地絶縁層２０をさらに有していてもよい。下地絶縁層２０は、例えば誘電体基板１の全面に形成されていてもよい。なお、下地絶縁層２０は、省略され得る。
ゲート絶縁層４および層間絶縁層１１には、パッチ電極１５に達するコンタクトホールＣＨ＿ａが形成されている。
ゲート絶縁層４は、パッチ電極１５に達する開口部４ａを有する。層間絶縁層１１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ａと重なる開口部１１ａを有する。ゲート絶縁層４に形成された開口部４ａおよび層間絶縁層１１に形成された開口部１１ａは、コンタクトホールＣＨ＿ａを構成する。
上部導電層１９は、コンタクトホールＣＨ＿ａ内でパッチ電極１５に接続されるパッチ導電部１９ａを含む。パッチ導電部１９ａは、開口部４ａ内で露出されたソースメタル層７（パッチ電極１５を含む）を覆うように形成されている。
図２２（ａ）に示すように、参考例２のＴＦＴ基板１０２Ｒにおいて、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にある。すなわち、ソースメタル層７は、逆テーパー状の側面を有する。ソースメタル層７の側面が逆テーパー状であることにより、ソースメタル層７上に形成された無機層に欠陥が生じている。ここでは、コンタクトホールＣＨ＿ａで露出されたパッチ電極１５を覆うように形成された上部導電層１９（パッチ導電部１９ａ）に欠陥１９ｄが生じている。参考例２のＴＦＴ基板１０２Ｒの上部導電層１９が欠陥１９ｄを有するので、参考例２のＴＦＴ基板１０２Ｒを備える走査アンテナにおいて、ソースメタル層７（特にパッチ電極１５）から金属イオン（ＣｕイオンまたはＡｌイオン）が液晶層に溶け出すことにより、液晶材料が劣化し、アンテナ特性が低下する。
なお、平面図では、簡単のために、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとを区別していない場合がある。ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄのエッジについても同様に、下部ソースメタル層Ｓ１のエッジおよび／または上部ソースメタル層Ｓ２のエッジと区別していない場合がある。
この例では、ソースメタル層７に含まれる電極および導電部のうち、主にパッチ電極１５から金属イオンが溶け出す。パッチ電極１５は、コンタクトホールＣＨ＿ａによってゲート絶縁層４および層間絶縁層１１から露出されており、上部導電層１９（例えば透明導電層）で覆われている。これに対して、パッチ電極１５以外のソースメタル層７上には、ゲート絶縁層４および層間絶縁層１１が形成されている。すなわち、誘電体基板１の法線方向から見たとき、パッチ電極１５以外のソースメタル層７は、２つの無機層（ゲート絶縁層４および層間絶縁層１１）で覆われている。
なお、断面図では、簡単のために、ゲート絶縁層４および／または層間絶縁層１１を平坦化層のように表している場合があるが、一般に、薄膜堆積法（例えばＣＶＤ法、スパッタ法、真空蒸着法）によって形成される層は、下地の段差を反映した表面を有する。
＜参考例２のＴＦＴ基板１０２Ｒの構造（非送受信領域Ｒ２）＞
図２１〜図２３を参照して、参考例２のＴＦＴ基板１０２Ｒの非送受信領域Ｒ２の構造を説明する。図２１〜図２３に示すように、非送受信領域Ｒ２においても、ソースメタル層７は、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む積層構造を有し、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側にある。ただし、参考例２のＴＦＴ基板１０２Ｒの非送受信領域Ｒ２の構造は、図示する例に限定されない。上述したアンテナ特性が低下するという問題は、非送受信領域Ｒ２のうちのシール領域Ｒｓの外側の構造にかかわらず生じ得る。
なお、後述する本実施形態のＴＦＴ基板１０２Ａ（図２８および図２９参照）は、非送受信領域Ｒ２の構造において、参考例２のＴＦＴ基板１０２Ｒと基本的に同じであるので、参考例２のＴＦＴ基板１０２Ｒとあわせて説明することがある。
図２１（ｂ）および図２１（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの非送受信領域Ｒ２の模式的な平面図であり、図２２（ｂ）〜（ｅ）および図２３（ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの非送受信領域Ｒ２の模式的な断面図である。
図２１（ｂ）は、非送受信領域Ｒ２に設けられたゲート端子部ＧＴ、ＣＳ端子部ＣＴ、トランスファー端子部ＰＴ、ソース−ゲート接続部ＳＧ、および、ＣＳ−ソース接続部ＳＣを示し、図２１（ｃ）は、非送受信領域Ｒ２に設けられたソース端子部ＳＴを示している。図２２（ｂ）は、図２１（ｂ）中のＢ−Ｂ’線に沿ったソース−ゲート接続部ＳＧの断面を示し、図２２（ｃ）は、図２１（ｂ）中のＣ−Ｃ’線に沿ったゲート端子部ＧＴの断面を示し、図２２（ｄ）は、図２１（ｃ）中のＤ−Ｄ’線に沿ったソース端子部ＳＴの断面を示し、図２２（ｅ）は、図２１（ｂ）中のＥ−Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図２３（ａ）は、図２１（ｂ）中のＦ−Ｆ’線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図２３（ｂ）は、図２１（ｂ）中のＧ−Ｇ’線に沿ったソース−ゲート接続部ＳＧの断面を示し、図２３（ｃ）は、図２１（ｂ）中のＨ−Ｈ’線に沿ったソース−ゲート接続部ＳＧの断面を示している。
・ソース−ゲート接続部ＳＧ
参考例２のＴＦＴ基板１０２Ｒは、非送受信領域Ｒ２にソース−ゲート接続部ＳＧを有する。ソース−ゲート接続部ＳＧは、各ゲートバスラインＧＬをソースメタル層７内に形成された接続配線（「ゲート下部接続配線」ということがある。）に電気的に接続する。ソース−ゲート接続部ＳＧを設けることによって、ゲート端子部ＧＴの下部接続部をソースメタル層７で形成することができる。ソースメタル層７で形成された下部接続部を有するゲート端子部ＧＴは、信頼性に優れる。
図２１（ｂ）、図２２（ｂ）、図２３（ｂ）および図２３（ｃ）に示すように、ソース−ゲート接続部ＳＧは、ゲートバスラインＧＬと、ゲート下部接続配線７ｓｇＧとを、ソースバスライン上部接続部１９ｓｇを介して電気的に接続する。
具体的には、ソース−ゲート接続部ＳＧは、ゲート下部接続配線７ｓｇＧと、ゲート絶縁層４に形成された開口部４ｓｇ１と、ゲートバスラインＧＬに接続されたゲートバスライン接続部３ｓｇＧと、層間絶縁層１１に形成された開口部１１ｓｇ１および開口部１１ｓｇ２と、上部接続部１９ｓｇとを有している。
ゲート下部接続配線７ｓｇＧは、ソースメタル層７に含まれ、ソースバスラインＳＬとは電気的に分離されている。
ゲート絶縁層４に形成された開口部４ｓｇ１は、ゲート下部接続配線７ｓｇＧに達している。
ゲートバスライン接続部３ｓｇＧは、ゲートメタル層３に含まれ、ゲートバスラインＧＬに接続されている。この例では、ゲートバスライン接続部３ｓｇＧは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。ゲートバスライン接続部３ｓｇＧの幅は、ゲートバスラインＧＬの幅よりも大きくてもよい。
層間絶縁層１１に形成された開口部１１ｓｇ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｇ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｇ１および層間絶縁層１１に形成された開口部１１ｓｇ１は、コンタクトホールＣＨ＿ｓｇ１を構成する。
層間絶縁層１１に形成された開口部１１ｓｇ２は、ゲートバスライン接続部３ｓｇＧに達している。層間絶縁層１１に形成された開口部１１ｓｇ２を、コンタクトホールＣＨ＿ｓｇ２ということがある。
上部接続部１９ｓｇは、上部導電層１９に含まれる。上部接続部１９ｓｇは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｇ１内およびコンタクトホールＣＨ＿ｓｇ２内に形成され、コンタクトホールＣＨ＿ｓｇ１内でゲート下部接続配線７ｓｇＧと接続され、コンタクトホールＣＨ＿ｓｇ２内でゲートバスライン接続部３ｓｇＧと接続されている。すなわち、上部接続部１９ｓｇは、ゲート絶縁層４に形成された開口部４ｓｇ１内でゲート下部接続配線７ｓｇＧに接触し、層間絶縁層１１に形成された開口部１１ｓｇ２内でゲートバスライン接続部３ｓｇＧに接触している。
図示する例では、コンタクトホールＣＨ＿ｓｇ２は、コンタクトホールＣＨ＿ｓｇ１から離間した位置に形成されている。本実施形態はこれに限られず、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、連続していてもよい（すなわち、単一のコンタクトホールとして形成されていてもよい）。コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、単一のコンタクトホールとして同じ工程で形成されてもよい。具体的には、ゲート下部接続配線７ｓｇＧおよびゲートバスライン接続部３ｓｇＧに達する単一のコンタクトホールをゲート絶縁層４および層間絶縁層１１に形成し、このコンタクトホール内および層間絶縁層１１上に上部接続部１９ｓｇを形成してもよい。
・ゲート端子部ＧＴ
参考例２のＴＦＴ基板１０２Ｒは、非送受信領域Ｒ２にゲート端子部ＧＴを有する。ゲート端子部ＧＴは、一般に、ゲートバスライン毎に設けられたソース−ゲート接続部ＳＧに対応して設けられる。
ゲート端子部ＧＴは、図２１（ｂ）および図２２（ｃ）に示すように、ゲート端子用下部接続部７ｇ（単に「下部接続部７ｇ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇと、層間絶縁層１１に形成された開口部１１ｇと、ゲート端子用上部接続部１９ｇ（単に「上部接続部１９ｇ」ということもある。）とを有している。
下部接続部７ｇは、ソースメタル層７に含まれる。下部接続部７ｇは、ソース−ゲート接続部ＳＧに形成されているゲート下部接続配線７ｓｇＧと接続されている。この例では、下部接続部７ｇは、ゲート下部接続配線７ｓｇＧから延設され、ゲート下部接続配線７ｓｇＧと一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｇは、下部接続部７ｇに達している。
層間絶縁層１１に形成された開口部１１ｇは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇに重なっている。ゲート絶縁層４に形成された開口部４ｇおよび層間絶縁層１１に形成された開口部１１ｇは、コンタクトホールＣＨ＿ｇを構成する。
上部接続部１９ｇは、上部導電層１９に含まれる。上部接続部１９ｇは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｇ内に形成され、コンタクトホールＣＨ＿ｇ内で、下部接続部７ｇと接続されている。すなわち、上部接続部１９ｇは、ゲート絶縁層４に形成された開口部４ｇ内で、下部接続部７ｇに接触している。
誘電体基板１の法線方向から見たとき、上部接続部１９ｇの全ては、下部接続部７ｇと重なっていてもよい。
ゲート端子部ＧＴは、ゲートメタル層３に含まれる導電部を含まない。
ゲート端子部ＧＴは、ソースメタル層７に含まれる下部接続部７ｇを有するので、ＴＦＴ基板１０１Ａの各端子部と同様に、優れた信頼性を有する。
・ソース端子部ＳＴ
ソース端子部ＳＴは、図２１（ｃ）および図２２（ｄ）に示すように、ゲート端子部ＧＴと同様の構成を有し得る。ソース端子部ＳＴは、一般に、ソースバスライン毎に設けられる。
ソース端子部ＳＴは、ソース端子用下部接続部７ｓ（単に「下部接続部７ｓ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓと、層間絶縁層１１に形成された開口部１１ｓと、ソース端子用上部接続部１９ｓ（単に「上部接続部１９ｓ」ということもある。）とを有している。
下部接続部７ｓは、ソースメタル層７に含まれ、ソースバスラインＳＬに接続されている。この例では、下部接続部７ｓは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｓは、下部接続部７ｓに達している。
層間絶縁層１１に形成された開口部１１ｓは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓに重なっている。ゲート絶縁層４に形成された開口部４ｓおよび層間絶縁層１１に形成された開口部１１ｓは、コンタクトホールＣＨ＿ｓを構成する。
上部接続部１９ｓは、上部導電層１９に含まれる。上部接続部１９ｓは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｓ内に形成され、コンタクトホールＣＨ＿ｓ内で、下部接続部７ｓと接続されている。すなわち、上部接続部１９ｓは、ゲート絶縁層４に形成された開口部４ｓ内で、下部接続部７ｓに接触している。
誘電体基板１の法線方向から見たとき、上部接続部１９ｓの全ては、下部接続部７ｓと重なっていてもよい。
ソース端子部ＳＴは、ゲートメタル層３に含まれる導電部を含まない。
ソース端子部ＳＴは、ソースメタル層７に含まれる下部接続部７ｓを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
・ＣＳ端子部ＣＴ、ＣＳ−ソース接続部ＳＣ
参考例２のＴＦＴ基板１０２Ｒは、図２１（ｂ）に示すように、非送受信領域Ｒ２に、ＣＳ端子部ＣＴおよびＣＳ−ソース接続部ＳＣを有する。ＣＳ−ソース接続部ＳＣは、例えば、ＣＳバスライン毎に設けられる。ＣＳ端子部ＣＴは、例えばＣＳバスライン毎に設けられたＣＳ−ソース接続部ＳＣに対応して設けられている。ＣＳ端子部ＣＴは、断面構造の図示を省略するが、図２１（ｂ）に示すように、ゲート端子部ＧＴと同様の構成を有していてもよい。ＣＳ−ソース接続部ＳＣについても断面構造の図示を省略するが、ＣＳ−ソース接続部ＳＣは、この例ではソース−ゲート接続部ＳＧと同様の構成を有している。
具体的には、ＣＳ−ソース接続部ＳＣは、ＣＳ下部接続配線７ｓｃと、ゲート絶縁層４に形成された開口部４ｓｃ１と、ＣＳバスラインＣＬに接続されたＣＳバスライン接続部３ｓｃと、層間絶縁層１１に形成された開口部１１ｓｃ１および開口部１１ｓｃ２と、ＣＳ上部接続部１９ｓｃ（単に「上部接続部１９ｓｃ」ということがある。）とを有している。
ＣＳ下部接続配線７ｓｃは、ソースメタル層７に含まれ、ソースバスラインＳＬとは電気的に分離されている。
ゲート絶縁層４に形成された開口部４ｓｃ１は、ＣＳ下部接続配線７ｓｃに達している。
ＣＳバスライン接続部３ｓｃは、ゲートメタル層３に含まれ、ＣＳバスラインＣＬに接続されている。この例では、ＣＳバスライン接続部３ｓｃは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。ＣＳバスライン接続部３ｓｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。
層間絶縁層１１に形成された開口部１１ｓｃ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｃ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｃ１および層間絶縁層１１に形成された開口部１１ｓｃ１は、コンタクトホールＣＨ＿ｓｃ１を構成する。
層間絶縁層１１に形成された開口部１１ｓｃ２は、ＣＳバスライン接続部３ｓｃに達している。層間絶縁層１１に形成された開口部１１ｓｃ２を、コンタクトホールＣＨ＿ｓｃ２ということがある。
ＣＳ上部接続部１９ｓｃは、上部導電層１９に含まれる。ＣＳ上部接続部１９ｓｃは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｃ１内およびコンタクトホールＣＨ＿ｓｃ２内に形成され、コンタクトホールＣＨ＿ｓｃ１内でＣＳ下部接続配線７ｓｃと接続され、コンタクトホールＣＨ＿ｓｃ２内でＣＳバスライン接続部３ｓｃと接続されている。すなわち、ＣＳ上部接続部１９ｓｃは、ゲート絶縁層４に形成された開口部４ｓｃ１内でＣＳ下部接続配線７ｓｃに接触し、層間絶縁層１１に形成された開口部１１ｓｃ２内でＣＳバスライン接続部３ｓｃに接触している。
ＣＳ−ソース接続部ＳＣを設けることによって、ＣＳ端子部ＣＴの下部接続部をソースメタル層７で形成することができる。これにより、参考例２のＴＦＴ基板１０２ＲのＣＳ端子部ＣＴは優れた信頼性を有する。
ＣＳ端子部ＣＴは、ＣＳ端子用下部接続部７ｃ（単に「下部接続部７ｃ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃと、層間絶縁層１１に形成された開口部１１ｃと、ＣＳ端子用上部接続部１９ｃ（単に「上部接続部１９ｃ」ということもある。）とを有している。
下部接続部７ｃは、ソースメタル層７に含まれる。下部接続部７ｃは、ＣＳ−ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと接続されている。この例では、下部接続部７ｃは、ＣＳ下部接続配線７ｓｃから延設されている。この例では、ＣＳ下部接続配線７ｓｃから延設された部分は、後述する第１トランスファー端子部ＰＴ１の下部接続部７ｐ１、第２トランスファー端子部ＰＴ２の下部接続部７ｐ２、および、下部接続部７ｃを含んでいる。
ゲート絶縁層４に形成された開口部４ｃは、下部接続部７ｃに達している。
層間絶縁層１１に形成された開口部１１ｃは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃに重なっている。ゲート絶縁層４に形成された開口部４ｃおよび層間絶縁層１１に形成された開口部１１ｃは、コンタクトホールＣＨ＿ｃを構成する。
上部接続部１９ｃは、上部導電層１９に含まれる。上部接続部１９ｃは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｃ内に形成され、コンタクトホールＣＨ＿ｃ内で、下部接続部７ｃと接続されている。すなわち、上部接続部１９ｃは、ゲート絶縁層４に形成された開口部４ｃ内で、下部接続部７ｃに接触している。
誘電体基板１の法線方向から見たとき、上部接続部１９ｃの全ては、下部接続部７ｃと重なっていてもよい。
ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる導電部を含まない。
ＣＳ端子部ＣＴは、ソースメタル層７に含まれる下部接続部７ｃを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
図示する例では、ソース−ゲート接続部ＳＧおよびＣＳ−ソース接続部ＳＣは、シール領域Ｒｓの内側（液晶層側）に設けられている。本実施形態はこれに限られず、ソース−ゲート接続部ＳＧおよび／またはＣＳ−ソース接続部ＳＣは、シール領域Ｒｓの外側（液晶層と反対側）に設けられていてもよい。
・トランスファー端子部ＰＴ
第１トランスファー端子部ＰＴ１は、図２１（ｂ）および図２３（ａ）に示すように、第１トランスファー端子用下部接続部７ｐ１（単に「下部接続部７ｐ１」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１と、層間絶縁層１１に形成された開口部１１ｐ１と、第１トランスファー端子用上部接続部１９ｐ１（単に「上部接続部１９ｐ１」ということもある。）とを有している。
下部接続部７ｐ１は、ソースメタル層７に含まれる。下部接続部７ｐ１は、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ１は、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ１は、ＣＳ−ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部７ｐ１に達している。
層間絶縁層１１に形成された開口部１１ｐ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１に重なっている。ゲート絶縁層４に形成された開口部４ｐ１および層間絶縁層１１に形成された開口部１１ｐ１は、コンタクトホールＣＨ＿ｐ１を構成する。
上部接続部１９ｐ１は、上部導電層１９に含まれる。上部接続部１９ｐ１は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ１内に形成され、コンタクトホールＣＨ＿ｐ１内で、下部接続部７ｐ１と接続されている。すなわち、上部接続部１９ｐ１は、ゲート絶縁層４に形成された開口部４ｐ１内で、下部接続部７ｐ１に接触している。上部接続部１９ｐ１は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続される。
第１トランスファー端子部ＰＴ１は、この例では、ゲートメタル層３に含まれる導電部を有しない。
第１トランスファー端子部ＰＴ１は、ソースメタル層７に含まれる下部接続部７ｐ１を有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
この例では、ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部７ｐ１の一部のみを露出するように形成されている。誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部７ｐ１の内側にある。従って、開口部４ｐ１内の全ての領域は、誘電体基板１上に下部接続部７ｐ１および上部接続部１９ｐ１を有する積層構造を有する。第１トランスファー端子部ＰＴ１において、下部接続部７ｐ１を有しない領域の全ては、ゲート絶縁層４および層間絶縁層１１を有する積層構造を有する。これにより、参考例２のＴＦＴ基板１０２Ｒの第１トランスファー端子部ＰＴ１は優れた信頼性を有する。優れた信頼性を有するという効果を得る観点からは、ゲート絶縁層４および／または層間絶縁層１１の厚さは大きいことが好ましい。
下部接続部７ｐ１の内、開口部４ｐ１内にある部分は、上部接続部１９ｐ１で覆われている。
誘電体基板１の法線方向から見たとき、上部接続部１９ｐ１の全ては、下部接続部７ｐ１と重なっていてもよい。
この例では、下部接続部７ｐ１は、互いに隣接する２つのゲートバスラインＧＬの間に配置されている。ゲートバスラインＧＬを挟んで配置された２つの下部接続部７ｐ１は、導電接続部（不図示）を介して電気的に接続されていてもよい。導電接続部は、ゲートメタル層３から形成されていてもよい。
なお、ここでは、下部接続部７ｐ１は、１つのコンタクトホールＣＨ＿ｐ１によって上部接続部１９ｐ１と接続されているが、１つの下部接続部７ｐ１に対して複数のコンタクトホールが設けられていてもよい。
第２トランスファー端子部ＰＴ２は、シール領域Ｒｓの外側（送受信領域Ｒ１と反対側）に設けられている。第２トランスファー端子部ＰＴ２は、図２２（ｅ）に示すように、図２３（ａ）に示す第１トランスファー端子部ＰＴ１と同様の断面構造を有している。すなわち、第２トランスファー端子部ＰＴ２は、図２２（ｅ）に示すように、第２トランスファー端子用下部接続部７ｐ２（単に「下部接続部７ｐ２」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ２と、層間絶縁層１１に形成された開口部１１ｐ２と、第２トランスファー端子用上部接続部１９ｐ２（単に「上部接続部１９ｐ２」ということもある。）とを有している。
下部接続部７ｐ２は、ソースメタル層７に含まれる。下部接続部７ｐ２は、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ２は、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ２は、ＣＳ−ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃから延設された第１トランスファー端子用下部接続部７ｐ１から延設され、下部接続部７ｐ１と一体的に形成されている。
ゲート絶縁層４に形成された開口部４ｐ２は、下部接続部７ｐ２に達している。
層間絶縁層１１に形成された開口部１１ｐ２は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ２に重なっている。ゲート絶縁層４に形成された開口部４ｐ２および層間絶縁層１１に形成された開口部１１ｐ２は、コンタクトホールＣＨ＿ｐ２を構成する。
上部接続部１９ｐ２は、上部導電層１９に含まれる。上部接続部１９ｐ２は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ２内に形成され、コンタクトホールＣＨ＿ｐ２内で、下部接続部７ｐ２と接続されている。すなわち、上部接続部１９ｐ２は、ゲート絶縁層４に形成された開口部４ｐ２内で、下部接続部７ｐ２に接触している。
この例では、第２トランスファー端子部ＰＴ２は、ゲートメタル層３に含まれる導電部を有しない。
第２トランスファー端子部ＰＴ２は、ソースメタル層７に含まれる下部接続部７ｐ２を有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
第２トランスファー端子部ＰＴ２においても、上部接続部１９ｐ２は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続されていてもよい。
＜参考例２のＴＦＴ基板１０２Ｒの第１の製造方法＞
図２４〜図２６を参照して、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明する。
図２４（ａ）〜（ｅ）、図２５（ａ）〜（ｄ）および図２６（ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図２２（ａ）〜（ｃ）に対応する断面（参考例２のＴＦＴ基板１０２ＲのＡ−Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面）を示している。
まず、図２４（ａ）に示すように、誘電体基板１上に、下地絶縁層２０、真性アモルファスシリコン膜５’およびｎ＋型アモルファスシリコン膜６’をこの順で形成する。ここでは、下地絶縁層２０として、例えば厚さ２００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。さらに、例えば厚さ１２０ｎｍの真性アモルファスシリコン膜５’および例えば厚さ３０ｎｍのｎ＋型アモルファスシリコン膜６’を形成する。あるいは、半導体膜５’として結晶質シリコン膜（例えばポリシリコン膜）を形成してもよい。
次いで、真性アモルファスシリコン膜５’およびｎ＋型アモルファスシリコン膜６’を
パターニングすることにより、図２４（ｂ）に示すように、島状の半導体層５およびコンタクト部６ａ’を得る。
次いで、図２４（ｃ）に示すように、下地絶縁層２０上およびコンタクト部６ａ’上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いてレジスト層８０を形成する。ソース用下部導電膜Ｓ１’およびソース用上部導電膜Ｓ２’としては、例えば、先の実施形態で例示したものと同様のものを形成することができる。
次いで、図２４（ｄ）に示すように、ソース用上部導電膜Ｓ２’をエッチングすることによって上部ソースメタル層Ｓ２を形成する。図２４（ｅ）に示すように、ソース用下部導電膜Ｓ１’をエッチングすることによって下部ソースメタル層Ｓ１を形成し、コンタクト部６ａ’をエッチングすることによってソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。これにより、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む積層構造を有するソースメタル層７が形成される。
具体的には、まず、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図２４（ｄ）に示すように上部ソースメタル層Ｓ２を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いる。エッチャントとしては、例えば、先の実施形態で例示したものと同様のものを用いることができる。
次いで、レジスト層８０をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト部６ａ’をドライエッチングによってエッチングすることによって、図２４（ｃ）に示すように、下部ソースメタル層Ｓ１と、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ここでは、ソース用下部導電膜Ｓ１’およびコンタクト部６ａ’のエッチングは、例えば塩素系ガスを用いて行う。
このドライエッチング工程を行う前の時点において、図２４（ｄ）に示すように、レジスト層８０から露出されている領域は、コンタクト部６ａ’を有する領域ｒａと、コンタクト部６ａ’を有しない領域ｒｂとを含む。領域ｒａおよび領域ｒｂのいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂにおいては、領域ｒａに比べて、コンタクト部６ａ’を有しない分だけ、ソース用下部導電膜Ｓ１’および／または下地絶縁層２０がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、図２４（ｅ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる（アンダーカット）。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図２４（ｅ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
次に、レジスト層８０を除去し、その後、図２５（ａ）に示すように、ソースメタル層７および下地絶縁層２０を覆うようにゲート絶縁膜４’を形成する。この例では、ゲート絶縁膜４’は、半導体層５のチャネル領域と接するように配置される。ここでは、ゲート絶縁膜４’として、例えば厚さ３５０ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。このとき、ソースメタル層７が逆テーパー状の側面を有するので、ゲート絶縁膜４’は、ソースメタル層７の側面を完全に覆うことができない場合がある。すなわち、ゲート絶縁膜４’には、欠陥（不図示）が形成される。なお、下地絶縁層２０のうち、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥ（図２４（ｅ）参照）がエッチングされていることによって、ゲート絶縁膜４’の欠陥が大きくなり得る。
次いで、図２５（ｂ）に示すように、ゲート絶縁膜４’上にゲート用導電膜３’を形成する。ここでは、ゲート用導電膜３’として、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成する。
次いで、ゲート用導電膜３’をパターニングすることにより、図２５（ｃ）に示すように、ゲートメタル層３を得る。具体的には、ゲート絶縁膜４’を介して半導体層５と対向する部分を含むゲート電極３Ｇと、ゲート電極３Ｇに接続されたゲートバスラインＧＬと、ゲート絶縁膜４’を介して補助容量電極７Ｃと対向する部分を含む補助容量対向電極３Ｃと、補助容量対向電極３Ｃに接続されたＣＳバスラインＣＬと、ソース−ゲート接続部形成領域のゲートバスライン接続部３ｓｇＧと、ＣＳ−ソース接続部形成領域のＣＳバスライン接続部３ｓｃとを形成する。ここでは、ゲート用導電膜３’のパターニングは、ウェットエッチングによって行う。このようにして、ＴＦＴ１０が得られる。
ここでは、ソース−ゲート接続部形成領域において、ゲート下部接続配線７ｓｇＧの少なくとも一部は、ゲートバスライン接続部３ｓｇＧと重ならないように形成されている。ＣＳ−ソース接続部形成領域において、ＣＳ下部接続配線７ｓｃの少なくとも一部は、ＣＳバスライン接続部３ｓｃと重ならないように形成されている。アンテナ単位形成領域において、ゲートメタル層３は、パッチ電極１５と重ならないように形成されている。また、各端子部形成領域は、ゲートメタル層３に含まれる導電部を有しない。
次に、図２５（ｄ）に示すように、ＴＦＴ１０およびゲートメタル層３を覆うように層間絶縁膜１１’を形成する。ここでは、層間絶縁膜１１’として、例えば厚さ３００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。層間絶縁膜１１’を形成したとき、ゲート絶縁層４の欠陥から露出されているソースメタル層７の側面は、層間絶縁膜１１’によって被覆され得る。
次いで、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、図２６（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。具体的には、アンテナ単位形成領域においてパッチ電極１５に達するコンタクトホールＣＨ＿ａと、ゲート端子部形成領域において下部接続部７ｇに達するコンタクトホールＣＨ＿ｇと、ソース端子部形成領域において下部接続部７ｓに達するコンタクトホールＣＨ＿ｓと、ＣＳ端子部形成領域において下部接続部７ｃに達するコンタクトホールＣＨ＿ｃと、第１トランスファー端子部形成領域において下部接続部７ｐ１に達するコンタクトホールＣＨ＿ｐ１と、第２トランスファー端子部形成領域において下部接続部７ｐ２に達するコンタクトホールＣＨ＿ｐ２と、ソース−ゲート接続部形成領域においてゲート下部接続配線７ｓｇＧに達するコンタクトホールＣＨ＿ｓｇ１およびゲートバスライン接続部３ｓｇＧに達するコンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）と、ＣＳ−ソース接続部形成領域においてＣＳ下部接続配線７ｓｃに達するコンタクトホールＣＨ＿ｓｃ１およびＣＳバスライン接続部３ｓｃに達するコンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）とを形成する。
アンテナ単位形成領域において、コンタクトホールＣＨ＿ａは、パッチ電極１５の側面を露出するように形成される。すなわち、ソースメタル層７に含まれるパッチ電極１５の逆テーパー側面が露出される。
このエッチング工程では、ゲートメタル層３をエッチストップとして層間絶縁膜１１’およびゲート絶縁膜４’のエッチングが行われる。例えばソース−ゲート接続部形成領域では、コンタクトホールＣＨ＿ｓｇ１形成領域においては層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされるとともに、コンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）形成領域においてはゲートバスライン接続部３ｓｇＧがエッチストップとして機能することにより層間絶縁膜１１’のみがエッチングされる。これにより、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）が得られる。コンタクトホールＣＨ＿ｓｇ１は、ゲート絶縁層４に形成され、ゲート下部接続配線７ｓｇＧに達する開口部４ｓｇ１と、層間絶縁層１１に形成され、開口部４ｓｇ１に重なる開口部１１ｓｇ１とを有する。ここで、ゲート下部接続配線７ｓｇＧの少なくとも一部は、ゲートバスライン接続部３ｓｇＧと重ならないように形成されているので、開口部４ｓｇ１と開口部１１ｓｇ１とを有するコンタクトホールＣＨ＿ｓｇ１が形成される。コンタクトホールＣＨ＿ｓｇ１の側面において、開口部４ｓｇ１の側面と開口部１１ｓｇ１の側面とが整合していてもよい。
層間絶縁膜１１’およびゲート絶縁膜４’は、例えば、同一のエッチャントを用いて一括してエッチングされる。ここでは、フッ素系ガスを用いたドライエッチングによって層間絶縁膜１１’およびゲート絶縁膜４’をエッチングする。層間絶縁膜１１’およびゲート絶縁膜４’は、異なるエッチャントを用いてエッチングされてもよい。
このように、形成されるコンタクトホールのうち、層間絶縁層１１に形成された開口部とゲート絶縁層４に形成された開口部とを有するコンタクトホールにおいて、層間絶縁層１１に形成された開口部の側面とゲート絶縁層４に形成された開口部の側面とは整合し得る。
ＣＳ−ソース接続部形成領域では、コンタクトホールＣＨ＿ｓｃ１形成領域においては層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされるとともに、コンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）形成領域においてはＣＳバスライン接続部３ｓｃがエッチストップとして機能することにより層間絶縁膜１１’のみがエッチングされる。これにより、コンタクトホールＣＨ＿ｓｃ１およびコンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）が得られる。コンタクトホールＣＨ＿ｓｃ１は、ゲート絶縁層４に形成され、ＣＳ下部接続配線７ｓｃに達する開口部４ｓｃ１と、層間絶縁層１１に形成され、開口部４ｓｃ１に重なる開口部１１ｓｃ１とを有する。ここで、ＣＳ下部接続配線７ｓｃの少なくとも一部は、ＣＳバスライン接続部３ｓｃと重ならないように形成されているので、開口部４ｓｃ１と開口部１１ｓｃ１とを有するコンタクトホールＣＨ＿ｓｃ１が形成される。コンタクトホールＣＨ＿ｓｃ１の側面において、開口部４ｓｃ１の側面と開口部１１ｓｃ１の側面とが整合していてもよい。
アンテナ単位形成領域においては、誘電体基板１の法線方向から見たとき、パッチ電極１５と重ならないようにゲートメタル層３が形成されているので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ａが形成される。コンタクトホールＣＨ＿ａは、ゲート絶縁層４に形成され、パッチ電極１５に達する開口部４ａと、層間絶縁層１１に形成され、開口部４ａに重なる開口部１１ａとを有する。コンタクトホールＣＨ＿ａの側面において、開口部４ａの側面と開口部１１ａの側面とが整合していてもよい。
各端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされる。
ゲート端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｇが形成される。コンタクトホールＣＨ＿ｇは、ゲート絶縁層４に形成され、下部接続部７ｇに達する開口部４ｇと、層間絶縁層１１に形成され、開口部４ｇに重なる開口部１１ｇとを有する。コンタクトホールＣＨ＿ｇの側面において、開口部４ｇの側面と開口部１１ｇの側面とが整合していてもよい。
ソース端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｓが形成される。コンタクトホールＣＨ＿ｓは、ゲート絶縁層４に形成され、下部接続部７ｓに達する開口部４ｓと、層間絶縁層１１に形成され、開口部４ｓに重なる開口部１１ｓとを有する。コンタクトホールＣＨ＿ｓの側面において、開口部４ｓの側面と開口部１１ｓの側面とが整合していてもよい。
ＣＳ端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｃが形成される。コンタクトホールＣＨ＿ｃは、ゲート絶縁層４に形成され、下部接続部７ｃに達する開口部４ｃと、層間絶縁層１１に形成され、開口部４ｃに重なる開口部１１ｃとを有する。コンタクトホールＣＨ＿ｃの側面において、開口部４ｃの側面と開口部１１ｃの側面とが整合していてもよい。
第１トランスファー端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ１が形成される。コンタクトホールＣＨ＿ｐ１は、ゲート絶縁層４に形成され、下部接続部７ｐ１に達する開口部４ｐ１と、層間絶縁層１１に形成され、開口部４ｐ１に重なる開口部１１ｐ１とを有する。コンタクトホールＣＨ＿ｐ１の側面において、開口部４ｐ１の側面と開口部１１ｐ１の側面とが整合していてもよい。
第２トランスファー端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ２が形成される。コンタクトホールＣＨ＿ｐ２は、ゲート絶縁層４に形成され、下部接続部７ｐ２に達する開口部４ｐ２と、層間絶縁層１１に形成され、開口部４ｐ２に重なる開口部１１ｐ２とを有する。コンタクトホールＣＨ＿ｐ２の側面において、開口部４ｐ２の側面と開口部１１ｐ２の側面とが整合していてもよい。
次いで、図２６（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ａ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、例えばスパッタ法により上部導電膜１９’（「第１上部導電膜１９’」ということがある。）を形成する。上部導電膜１９’としては、例えば、先の実施形態で例示したものと同様のものを形成することができる。
次いで、上部導電膜１９’をパターニングすることにより、図２６（ｃ）に示すように、上部導電層１９を得る。具体的には、アンテナ単位領域ＵにおいてコンタクトホールＣＨ＿ａ内でパッチ電極１５を覆うパッチ導電部１９ａと、ゲート端子部ＧＴにおいてコンタクトホールＣＨ＿ｇ内で下部接続部７ｇと接続される上部接続部１９ｇと、ソース端子部ＳＴにおいてコンタクトホールＣＨ＿ｓ内で下部接続部７ｓと接続される上部接続部１９ｓと、ＣＳ端子部ＣＴにおいてコンタクトホールＣＨ＿ｃ内で下部接続部７ｃと接続される上部接続部１９ｃと、第１トランスファー端子部ＰＴ１においてコンタクトホールＣＨ＿ｐ１内で下部接続部７ｐ１と接続される上部接続部１９ｐ１と、第２トランスファー端子部ＰＴ２においてコンタクトホールＣＨ＿ｐ２内で下部接続部７ｐ２と接触する上部接続部１９ｐ２と、ソース−ゲート接続部ＳＧにおいてコンタクトホールＣＨ＿ｓｇ１内でゲート下部接続配線７ｓｇＧと接続され、コンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）内でゲートバスライン接続部３ｓｇＧと接続される上部接続部１９ｓｇと、ＣＳ−ソース接続部ＳＣにおいてコンタクトホールＣＨ＿ｓｃ１内でＣＳ下部接続配線７ｓｃと接続され、コンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）内でＣＳバスライン接続部３ｓｃと接続されるＣＳ上部接続部１９ｓｃとを形成する。
パッチ電極１５の側面が逆テーパー状を有するので、パッチ導電部１９ａは、パッチ電極１５の側面を完全に覆うことができない場合がある。すなわち、上部導電層１９（パッチ導電部１９ａ）には、欠陥１９ｄが生じる。このようにして、参考例２のＴＦＴ基板１０２Ｒのアンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じる。
これにより、アンテナ単位領域Ｕ、ゲート端子部ＧＴ、ソース端子部ＳＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、第２トランスファー端子部ＰＴ２、ソース−ゲート接続部ＳＧ、および、ＣＳ−ソース接続部ＳＣが得られる。
このようにして、参考例２のＴＦＴ基板１０２Ｒが製造される。
＜参考例２のＴＦＴ基板１０２Ｒの第２の製造方法＞
参考例２のＴＦＴ基板１０２Ｒは、以下で説明する方法でも製造される。
図２７を参照して、参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を説明する。
参考例２のＴＦＴ基板１０２Ｒの第２の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図２４〜図２６を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、ソース用下部導電膜Ｓ１’およびコンタクト部６ａ’をドライエッチングによってエッチングした。これに対して、第２の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、コンタクト部６ａ’をドライエッチングによってエッチングする。
図２７（ａ）〜（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図２２（ａ）〜（ｃ）に対応する断面（参考例２のＴＦＴ基板１０２ＲのＡ−Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面）を示している。以下では、第１の製造方法と異なる点を主に説明する。
まず、図２４（ａ）および（ｂ）に示したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、およびコンタクト部６ａ’を形成する。
次いで、図２７（ａ）に示すように、下地絶縁層２０上およびコンタクト部６ａ’上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上に、フォトレジストを用いてレジスト層８０を形成する。
次に、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図２７（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートはソース用上部導電膜Ｓ２’のエッチングレート以下である。従って、このエッチング工程を終えた時点では、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らない。
次いで、レジスト層８０をエッチングマスクとして、コンタクト部６ａ’をドライエッチングによってエッチングすることによって、図２７（ｃ）に示すように、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。ここでは、コンタクト部６ａ’のエッチングは、例えば塩素系ガスを用いて行う。
このドライエッチング工程を行う前の時点において、図２７（ｂ）に示すように、レジスト層８０から露出されている領域は、コンタクト部６ａ’を有する領域ｒａ’と、コンタクト部６ａ’を有しない領域ｒｂ’とを含む。領域ｒａ’および領域ｒｂ’はソース用下部導電膜Ｓ１’を有しない点において、第１の製造方法と異なる。ドライエッチング工程において、領域ｒｂ’においては、領域ｒａ’に比べて、コンタクト部６ａ’を有しない分だけ、ソース用下部導電膜Ｓ１’のサイドエッチングおよび／または下地絶縁層２０のオーバーエッチングが生じる。このドライエッチング工程で用いられるエッチャントの、下部ソースメタル層Ｓ１のエッチングレートが上部ソースメタル層Ｓ２のエッチングレートよりも高いと、ドライエッチング工程において下部ソースメタル層Ｓ１がさらにエッチングされる。従って、図２７（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、下部ソースメタル層Ｓ１のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図２７（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
この後、図２５（ａ）〜（ｄ）および図２６（ａ）〜（ｃ）を参照して説明した工程と同様の工程を行うことによって、参考例２のＴＦＴ基板１０２Ｒが製造される。図２６（ｄ）を参照して説明したように、ソースメタル層７に含まれるパッチ電極１５の側面が逆テーパー状であるので、上部導電層１９（パッチ導電部１９ａ）に欠陥１９ｄが生じる。これにより、参考例２のＴＦＴ基板１０２Ｒのアンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じる。
＜ＴＦＴ基板１０２Ａ＞
図２８（ａ）および図２９を参照しながら、本実施形態の走査アンテナが備えるＴＦＴ基板１０２Ａのアンテナ単位領域Ｕの構造を説明する。
図２８（ａ）は、ＴＦＴ基板１０２Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。図２９は、ＴＦＴ基板１０２Ａの模式的な断面図であり、図２８（ａ）中のＡ−Ａ’線に沿った断面を示している。
図２８（ａ）および図２９に示すように、ＴＦＴ基板１０２Ａはトップゲート構造のＴＦＴ１０を有する点において、ＴＦＴ基板１０１Ａと異なる。ゲート電極３Ｇは、ソース電極７Ｓおよびドレイン電極７Ｄの上に位置している。すなわち、ゲートメタル層３は、ソースメタル層７の上に位置している。また、ＴＦＴ基板１０２Ａは、第１上部導電層１９の上に形成された第２上部導電層をさらに有する点において、参考例２のＴＦＴ基板１０２Ｒと異なる。
図２８（ａ）および図２９に示すように、ＴＦＴ基板１０２Ａは、誘電体基板１と、誘電体基板１上に配列され、それぞれが、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄと電気的に接続されたパッチ電極１５とを有する複数のアンテナ単位領域Ｕとを有する。ＴＦＴ基板１０２Ａは、ＴＦＴ１０の半導体層５と、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ゲートメタル層３と半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成されたソースメタル層７であって、半導体層５と電気的に接続されたソース電極７Ｓおよびドレイン電極７Ｄを含むソースメタル層７と、半導体層５とソース電極７Ｓとの間に形成されたソースコンタクト部６Ｓと、半導体層５とドレイン電極７Ｄとの間に形成されたドレインコンタクト部６Ｄとを含むコンタクト層６とを有する。ＴＦＴ基板１０２Ａは、ＴＦＴ１０を覆う層間絶縁層１１と、層間絶縁層１１上に形成された第１上部導電層１９と、第１上部導電層１９上に形成された第２上部導電層２１とをさらに有する。ソースメタル層７は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層Ｓ１と、下部ソースメタル層Ｓ１上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層Ｓ２とを含む積層構造を有する。誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側にある。誘電体基板１の法線方向から見たとき、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジは、少なくとも２つの無機層で覆われている。少なくとも２つの無機層は、ゲート絶縁層４、層間絶縁層１１、第１上部導電層１９および第２上部導電層２１のいずれかを含む。
これにより、ＴＦＴ基板１０２Ａを備える走査アンテナにおいて、ソースメタル層７から液晶層ＬＣに金属イオン（ＣｕイオンまたはＡｌイオン）が溶け出すことを抑制することができる。ＴＦＴ基板１０２Ａを備える走査アンテナは、アンテナ特性の低下を抑制することができる。
この例では、ソースメタル層７はパッチ電極１５を含み、ゲート絶縁層４および層間絶縁層１１には、パッチ電極１５に達するコンタクトホールＣＨ＿ａが形成されている。ゲート絶縁層４および層間絶縁層１１は、コンタクトホールＣＨ＿ａを除いてアンテナ単位領域Ｕのほぼ全面を覆うように形成されている。アンテナ単位領域Ｕの第１上部導電層１９（パッチ導電部１９ａ）は、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出された下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２（パッチ電極１５を含む）を覆うように形成されている。アンテナ単位領域Ｕの第２上部導電層２１ｃｖＡは、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出されたソースメタル層７（パッチ電極１５を含む）の下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように形成されている。従って、複数のアンテナ単位領域Ｕの下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジのうち、コンタクトホールＣＨ＿ａ内で露出された下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジは、誘電体基板１の法線方向から見たとき、第１上部導電層１９および第２上部導電層２１で覆われており、それ以外の下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジは、誘電体基板１の法線方向から見たとき、少なくともゲート絶縁層４および層間絶縁層１１で覆われている。
本実施形態においては、ソース電極７Ｓおよびドレイン電極７Ｄはゲート絶縁層４および層間絶縁層１１（すなわち２つの無機層）で覆われているので、さらに導電層を形成する必要がない。従って、ソース電極７Ｓとドレイン電極７Ｄとの間の短絡の発生の可能性を考慮しなくてよい。
第１上部導電層１９および第２上部導電層２１の形状は、図示する例に限られない。第１上部導電層１９および／または第２上部導電層２１は、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出されたパッチ電極１５を覆うように形成されていることが好ましい。第１上部導電層１９および／または第２上部導電層２１は、誘電体基板１の法線方向から見たとき、ソースメタル層７のうち、コンタクトホールＣＨ＿ａ内で露出された部分を覆うように形成されていることが好ましい。
第１上部導電層１９および第２上部導電層２１は、それぞれ、例えば透明導電層（例えばＩＴＯ層）を含む。第１上部導電層１９および第２上部導電層２１は、それぞれ独立に、例えば透明導電層のみから形成されていてもよいし、透明導電層を含む第１層と、第１層の下に形成された第２層とを含む積層構造を有していてもよい。第２層は、例えば、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている。ソースメタル層７の逆テーパー側面をより確実に覆うために、第１上部導電層１９および第２上部導電層２１の厚さの和は４０ｎｍ以上であることが好ましい。
図２８（ｂ）および（ｃ）は、ＴＦＴ基板１０２Ａの非送受信領域Ｒ２の模式的な平面図である。図２８（ｂ）および（ｃ）に示すＴＦＴ基板１０２Ａの非送受信領域Ｒ２の構造は、参考例２のＴＦＴ基板１０２Ｒと同じであるので、説明を省略する。ＴＦＴ基板１０２Ａの非送受信領域Ｒ２は、図２８（ｂ）および（ｃ）に示す例に限られず、任意であってよい。
＜ＴＦＴ基板１０２Ａの製造方法＞
図３０を参照して、ＴＦＴ基板１０２Ａの製造方法を説明する。
図３０（ａ）および（ｂ）は、ＴＦＴ基板１０２Ａの製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、ＴＦＴ基板１０２ＡのＡ−Ａ’断面（図２９に対応する断面）、Ｂ−Ｂ’断面およびＣ−Ｃ’断面を示している。以下では、図２４〜図２６を参照して説明した参考例２のＴＦＴ基板１０２Ｒの第１の製造方法と異なる点を主に説明する。
まず、図２４（ａ）〜（ｅ）、図２５（ａ）〜（ｄ）および図２６（ａ）〜（ｃ）を参照して説明したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、コンタクト層６、ソースメタル層７、ゲート絶縁層４、ゲートメタル層３、層間絶縁層１１および第１上部導電層１９を形成する。
次いで、図３０（ａ）に示すように、第１上部導電層１９上、層間絶縁層１１上、およびコンタクトホールＣＨ＿ａ内に例えばスパッタ法により第２上部導電膜２１’を形成する。第２上部導電膜２１’は、例えば透明導電膜を含む。第２上部導電膜２１’としては、例えば、第１上部導電膜１９’と同様のものを形成することができる。ここでは、第２上部導電膜２１’として、Ｔｉ（厚さ：例えば５０ｎｍ）およびＩＴＯ（厚さ：例えば７０ｎｍ）をこの順で積層した積層膜（ＩＴＯ／Ｔｉ）を用いる。
次いで、第２上部導電膜２１’をパターニングすることにより、図３０（ｂ）に示すように、第２上部導電層２１（２１ｃｖＡ）を得る。第２上部導電層２１（２１ｃｖＡ）は、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出されたソースメタル層７（パッチ電極１５を含む）の下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように形成されている。第２上部導電膜２１’のパターニングは、例えば第１上部導電膜１９’と同様のエッチャントを用いて行うことができる。
これにより、アンテナ単位領域Ｕ、ゲート端子部ＧＴ、ソース端子部ＳＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、第２トランスファー端子部ＰＴ２、ソース−ゲート接続部ＳＧ、および、ＣＳ−ソース接続部ＳＣが得られる。
このようにして、ＴＦＴ基板１０２Ａが製造される。
ここでは、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法と異なる点を主に説明したが、図２７を参照して説明した参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を適用して、本実施形態のＴＦＴ基板１０２Ａを製造してもよい。
（変形例）
図３１〜図３３を参照しながら、本実施形態の変形例のＴＦＴ基板１０２Ｂを説明する。ＴＦＴ基板１０２Ａと共通する構成には共通の参照符号を付し、説明を省略することがある。
図３１（ａ）は、ＴＦＴ基板１０２Ｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図３１（ｂ）および（ｃ）は、ＴＦＴ基板１０２Ｂの非送受信領域Ｒ２の模式的な平面図である。図３２（ａ）は、ＴＦＴ基板１０２Ｂのアンテナ単位領域Ｕの模式的な断面図であり、図３１（ａ）中のＡ−Ａ’線に沿った断面を示している。図３２（ｂ）は、図３１（ｂ）中のＢ−Ｂ’線に沿ったソース−ゲート接続部ＳＧの断面を示し、図３２（ｃ）は、図３１（ｂ）中のＣ−Ｃ’線に沿ったゲート端子部ＧＴの断面を示し、図３２（ｄ）は、図３１（ｃ）中のＤ−Ｄ’線に沿ったソース端子部ＳＴの断面を示し、図３２（ｅ）は、図３１（ｂ）中のＥ−Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図３３（ａ）は、図３１（ｂ）中のＦ−Ｆ’線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図３３（ｂ）は、図３１（ｂ）中のＧ−Ｇ’線に沿ったソース−ゲート接続部ＳＧの断面を示し、図３３（ｃ）は、図３１（ｂ）中のＨ−Ｈ’線に沿ったソース−ゲート接続部ＳＧの断面を示している。
図３１（ａ）および図３２（ａ）に示すように、ＴＦＴ基板１０２Ｂのアンテナ単位領域Ｕの第２上部導電層２１ｃｖＢは、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出されたソースメタル層７（パッチ電極１５を含む）の下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を覆うように形成されている。
このような構造を有するＴＦＴ基板１０２Ｂを有する走査アンテナにおいても、ＴＦＴ基板１０２Ａを有する走査アンテナと同様の効果を得ることができる。
また、以下で説明するように、ＴＦＴ基板１０２Ｂの各端子部、ソース−ゲート接続部ＳＧおよびＣＳ−ソース接続部ＳＣは、第１上部導電層１９に含まれる上部接続部の上に形成された、第２上部導電層２１に含まれる上部接続部をさらに有する。各端子部が第２上部導電層２１に含まれる上部接続部をさらに有すると、下部接続部に腐食が生じることを効果的に抑制することができる。第２上部導電層２１が、ＴＦＴ基板１０２Ｂの各端子部の第１上部導電層１９に含まれる上部接続部を覆うように形成されていると、下部接続部の腐食を抑制する観点からはさらに効果的である。
ただし、ＴＦＴ基板１０２Ｂの非送受信領域Ｒ２は、図示する例に限られず、例えばＴＦＴ基板１０２Ａと同じであってもよいし、ＴＦＴ基板１０２Ａと適宜組み合わせてもよいし、任意であってよい。ＴＦＴ基板１０２Ａの各端子部、ソース−ゲート接続部ＳＧおよびＣＳ−ソース接続部ＳＣの上部接続部は、第１上部導電層１９に含まれるが、これに代えて第２上部導電層２１に含まれる上部接続部を有していてもよい。
・ソース−ゲート接続部ＳＧ
図３１（ｂ）、図３２（ｂ）、図３３（ｂ）および図３３（ｃ）に示すように、ＴＦＴ基板１０２Ｂのソース−ゲート接続部ＳＧは、第２上部導電層２１に含まれる上部接続部２１ｓｇをさらに有する点において、ＴＦＴ基板１０２Ａのソース−ゲート接続部ＳＧと異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｓｇは、上部接続部１９ｓｇを覆うように形成されていてもよい。
・ゲート端子部ＧＴ
図３１（ｂ）および図３２（ｃ）に示すように、ＴＦＴ基板１０２Ｂのゲート端子部ＧＴは、第２上部導電層２１に含まれる上部接続部２１ｇをさらに有する点において、ＴＦＴ基板１０２Ａのゲート端子部ＧＴと異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｇは、上部接続部１９ｇを覆うように形成されていてもよい。
・ソース端子部ＳＴ
図３１（ｃ）および図３２（ｄ）に示すように、ＴＦＴ基板１０２Ｂのソース端子部ＳＴは、第２上部導電層２１に含まれる上部接続部２１ｓをさらに有する点において、ＴＦＴ基板１０２Ａのソース端子部ＳＴと異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｓは、上部接続部１９ｓを覆うように形成されていてもよい。
・ＣＳ端子部ＣＴ、ＣＳ−ソース接続部ＳＣ
図３１（ｂ）に示すように、ＴＦＴ基板１０２ＢのＣＳ端子部ＣＴは、第２上部導電層２１に含まれる上部接続部２１ｃをさらに有する点において、ＴＦＴ基板１０２ＡのＣＳ端子部ＣＴと異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｃは、上部接続部１９ｃを覆うように形成されていてもよい。
また、図３１（ｂ）に示すように、ＴＦＴ基板１０２ＢのＣＳ−ソース接続部ＳＣは、第２上部導電層２１に含まれる上部接続部２１ｓｃをさらに有する点において、ＴＦＴ基板１０２ＡのＣＳ−ソース接続部ＳＣと異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｓｃは、上部接続部１９ｓｃを覆うように形成されていてもよい。
・トランスファー端子部ＰＴ
図３１（ｂ）および図３３（ａ）に示すように、ＴＦＴ基板１０２Ｂの第１トランスファー端子部ＰＴ１は、第２上部導電層２１に含まれる上部接続部２１ｐ１をさらに有する点において、ＴＦＴ基板１０２Ａの第１トランスファー端子部ＰＴ１と異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｐ１は、上部接続部１９ｐ１を覆うように形成されていてもよい。この場合、上部接続部２１ｐ１が、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続される。
図３２（ｅ）に示すように、ＴＦＴ基板１０２Ｂの第２トランスファー端子部ＰＴ２は、第２上部導電層２１に含まれる上部接続部２１ｐ２をさらに有する点において、ＴＦＴ基板１０２Ａの第２トランスファー端子部ＰＴ２と異なる。誘電体基板１の法線方向から見たとき、上部接続部２１ｐ２は、上部接続部１９ｐ２を覆うように形成されていてもよい。
ＴＦＴ基板１０２Ｂは、ＴＦＴ基板１０２Ａの製造方法から、第１上部導電膜１９’および第２上部導電膜２１’のパターニング形状を変更することによって、製造することができる。すなわち、第１上部導電層１９が、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出されたソースメタル層７（パッチ電極１５を含む）の下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を覆うように、第１上部導電層１９を形成すればよく、第２上部導電層２１が、誘電体基板１の法線方向から見たとき、コンタクトホールＣＨ＿ａ内で露出されたソースメタル層７（パッチ電極１５を含む）の下部ソースメタル層Ｓ１のエッジおよび上部ソースメタル層Ｓ２のエッジを覆うように、第２上部導電層２１を形成すればよい。また、第２上部導電層２１が、非送受信領域Ｒ２の各端子部およびソース−ゲート接続部ＳＧの、第１上部導電層１９に含まれる上部接続部を覆うように、第２上部導電層２１を形成すればよい。
本実施形態のＴＦＴ基板の製造方法は、上述した例に限られない。例えば、第１上部導電層１９および／または第２上部導電層２１が、コンタクトホールＣＨ＿ａ内で露出された下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２（パッチ電極１５を含む）を覆うように、第１上部導電層１９および第２上部導電層２１を形成することが好ましい。
（アンテナ単位の配列、ゲートバスライン、ソースバスラインの接続の例）
本発明の実施形態による走査アンテナにおいて、アンテナ単位は例えば、同心円状に配列される。
例えば、ｍ個の同心円に配列されている場合、ゲートバスラインは例えば、各円に対して１本ずつ設けられ、合計ｍ本のゲートバスラインが設けられる。送受信領域Ｒ１の外径を、例えば８００ｍｍとすると、ｍは例えば、２００である。最も内側のゲートバスラインを１番目とすると、１番目のゲートバスラインには、ｎ個（例えば３０個）のアンテナ単位が接続され、ｍ番目のゲートバスラインにはｎｘ個（例えば６２０個）のアンテナ単位が接続されている。
このような配列では、各ゲートバスラインに接続されているアンテナ単位の数が異なる。また、最も外側の円を構成するｎｘ個のアンテナ単位に接続されているｎｘ本のソースバスラインのうち、最も内側の円を構成するアンテナ単位にも接続されているｎ本のソースバスラインには、ｍ個のアンテナ単位が接続されているが、その他のソースバスラインに接続されているアンテナ単位の数はｍよりも小さい。
このように、走査アンテナにおけるアンテナ単位の配列は、ＬＣＤパネルにおける画素（ドット）の配列とは異なり、ゲートバスラインおよび／またはソースバスラインによって、接続されているアンテナ単位の数が異なる。したがって、全てのアンテナ単位の容量（液晶容量＋補助容量）を同じにすると、ゲートバスラインおよび／またはソースバスラインによって、接続されている電気的な負荷が異なることになる。そうすると、アンテナ単位への電圧の書き込みにばらつきが生じるという問題がある。
そこで、これを防止するために、例えば、補助容量の容量値を調整することによって、あるいは、ゲートバスラインおよび／またはソｓｓースバスラインに接続するアンテナ単位の数を調整することによって、各ゲートバスラインおよび各ソースバスラインに接続されている電気的な負荷を略同一にすることが好ましい。
本発明の実施形態による走査アンテナは、必要に応じて、例えばプラスチック製の筺体に収容される。筺体にはマイクロ波の送受信に影響を与えない誘電率εMが小さい材料を用いることが好ましい。また、筺体の送受信領域Ｒ１に対応する部分には貫通孔を設けてもよい。さらに、液晶材料が光に曝されないように、遮光構造を設けてもよい。遮光構造は、例えば、ＴＦＴ基板１０１Ａの誘電体基板１および／またはスロット基板２０１の誘電体基板５１の側面から誘電体基板１および／または５１内を伝播し、液晶層に入射する光を遮光するように設ける。誘電異方性ΔεMが大きな液晶材料は、光劣化しやすいものがあり、紫外線だけでなく、可視光の中でも短波長の青色光も遮光することが好ましい。遮光構造は、例えば、黒色の粘着テープなどの遮光性のテープを用いることによって、必要な個所に容易に形成できる。
本発明による実施形態は、例えば、移動体（例えば、船舶、航空機、自動車）に搭載される衛星通信や衛星放送用の走査アンテナおよびその製造に用いられる。
１ ：誘電体基板
３ ：ゲートメタル層
３Ｃ ：補助容量対向電極
３Ｇ ：ゲート電極
３ｃ、３ｇ、３ｐ１、３ｐ２、３ｓ ：下部接続部
３ｓｃ ：ＣＳバスライン接続部
３ｓｇ ：ソース下部接続配線
３ｓｇＧ：ゲートバスライン接続部
４ ：ゲート絶縁層
４ａ、４ｃ、４ｇ、４ｐ１、４ｐ２、４ｓ：開口部
４ｓｃ１、４ｓｇ１：開口部
５ ：半導体層
６Ｄ ：ドレインコンタクト部
６Ｓ ：ソースコンタクト部
７ ：ソースメタル層
７Ｃ ：補助容量電極
７Ｄ ：ドレイン電極
７Ｓ ：ソース電極
７ｃ、７ｇ、７ｐ１、７ｐ２、７ｓ：下部接続部
７ｓｃ ：ＣＳ下部接続配線
７ｓｇ ：ソースバスライン接続部
７ｓｇＧ：ゲート下部接続配線
１１ ：層間絶縁層
１１ｄ ：欠陥
１１ａ、１１ｃ、１１ｇ、１１ｐ１、１１ｐ２：開口部
１１ｓ、１１ｓｃ１、１１ｓｃ２、１１ｓｇ１、１１ｓｇ２：開口部
１５ ：パッチ電極
１９ ：上部導電層（第１上部導電層）
１９ｃｖＡ、１９ｃｖＢ、１９ｃｖＣ、１９ｃｖＤ：上部導電層
１９ａ ：パッチ導電部
１９ｃ、１９ｇ、１９ｐ１、１９ｐ２、１９ｓ：上部接続部
１９ｓｃ、１９ｓｇ、１９ｓｇＡ、１９ｓｇＢ、１９ｓｇＣ：上部接続部
２０ ：下地絶縁層
２１ ：第２上部導電層
２１ｃｖＡ、２１ｃｖＢ：上部導電層
２１ｃ、２１ｇ、２１ｐ１、２１ｐ２、２１ｓ、２１ｓｃ、２１ｓｇ：上部接続部
５１ ：誘電体基板
５２ ：第３絶縁層
５４ ：誘電層（空気層）
５５ ：スロット電極
５５Ｌ ：下層
５５Ｍ ：主層
５５Ｕ ：上層
５７ ：スロット
５８ ：第４絶縁層
６０ ：上部接続部
６５ ：反射導電板
７０ ：給電装置
７１ ：導電性ビーズ
７２ ：給電ピン
７３ ：シール部
８０ ：レジスト層
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ、１０２Ａ、１０２Ｂ ：ＴＦＴ基板
１０１Ｒ、１０２Ｒ ：ＴＦＴ基板
２０１ ：スロット基板
３０１ ：導波路
１０００Ａ ：走査アンテナ
ＣＨ＿ａ、ＣＨ＿ｃ、ＣＨ＿ｇ：コンタクトホール
ＣＨ＿ｐ１、ＣＨ＿ｐ２、ＣＨ＿ｓ、ＣＨ＿ｓｃ１、ＣＨ＿ｓｃ２：コンタクトホール
ＣＨ＿ｓｇ１、ＣＨ＿ｓｇ２：コンタクトホール
ＣＬ ：ＣＳバスライン
ＣＴ ：ＣＳ端子部
ＧＤ ：ゲートドライバ
ＧＬ ：ゲートバスライン
ＧＴ ：ゲート端子部
ＩＴ ：端子部
ＬＣ ：液晶層
ＰＴ ：トランスファー端子部
ＰＴ１ ：第１トランスファー端子部
ＰＴ２ ：第２トランスファー端子部
Ｒ１ ：送受信領域
Ｒ２ ：非送受信領域
Ｒ２ａ ：第１非送受信領域
Ｒ２ｂ ：第２非送受信領域
Ｒｓ ：シール領域
Ｓ１ ：下部ソースメタル層
Ｓ２ ：上部ソースメタル層
ＳＣ ：ＣＳ−ソース接続部
ＳＤ ：ソースドライバ
ＳＧ ：ソース−ゲート接続部
ＳＬ ：ソースバスライン
ＳＴ ：ソース端子部
Ｕ ：アンテナ単位、アンテナ単位領域

Claims (23)

  1. 誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極と電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有するＴＦＴ基板であって、
    前記ＴＦＴの半導体層と、
    前記ＴＦＴのゲート電極を含むゲートメタル層と、
    前記ゲートメタル層と前記半導体層との間に形成されたゲート絶縁層と、
    前記半導体層上に形成されたソースメタル層であって、前記半導体層と電気的に接続されたソース電極および前記ドレイン電極を含むソースメタル層と、
    前記半導体層と前記ソース電極との間に形成されたソースコンタクト部と、前記半導体層と前記ドレイン電極との間に形成されたドレインコンタクト部とを含むコンタクト層と
    を有し、
    前記ソースメタル層は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む積層構造を有し、
    前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジは、前記上部ソースメタル層のエッジよりも内側にあり、
    前記誘電体基板の法線方向から見たとき、少なくとも、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジのうちの前記ソースコンタクト部または前記ドレインコンタクト部と重なっていない部分は、少なくとも２つの無機層で覆われている、ＴＦＴ基板。
  2. 前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジは、前記少なくとも２つの無機層で覆われている、請求項１に記載のＴＦＴ基板。
  3. 前記半導体層は、前記ゲート電極上に位置しており、
    前記ＴＦＴ基板は、前記ＴＦＴを覆う層間絶縁層と、前記層間絶縁層上に形成された上部導電層とをさらに有し、
    前記少なくとも２つの無機層は、前記層間絶縁層と、前記上部導電層とを含む、請求項１または２に記載のＴＦＴ基板。
  4. 前記ソースメタル層は、前記パッチ電極をさらに含む、請求項３に記載のＴＦＴ基板。
  5. 前記上部導電層は、透明導電層を含む、請求項３または４に記載のＴＦＴ基板。
  6. 前記上部導電層は、透明導電層を含む第１層と、前記第１層の下に形成され、Ｔｉ層、ＭｏＮｂ層、ＭｏＮｂＮｉ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される少なくとも１つの層から形成されている第２層とを含む、請求項３から５のいずれかに記載のＴＦＴ基板。
  7. 前記複数のアンテナ単位領域以外の領域に配置された端子部をさらに有し、
    前記端子部は、
    前記ゲートメタル層に含まれる下部接続部と、
    前記ゲート絶縁層および前記層間絶縁層に形成された、前記下部接続部に達するコンタクトホールと、
    前記上部導電層に含まれ、前記コンタクトホール内で前記下部接続部と接続された上部接続部と
    を有する、請求項３から６のいずれかに記載のＴＦＴ基板。
  8. 前記上部導電層は、前記誘電体基板の法線方向から見たとき、少なくとも、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジのうちの前記ソースコンタクト部または前記ドレインコンタクト部と重なっていない部分を覆うように形成されている、請求項３から７のいずれかに記載のＴＦＴ基板。
  9. 前記上部導電層は、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように形成されている、請求項３から８のいずれかに記載のＴＦＴ基板。
  10. 前記上部導電層は、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層および前記上部ソースメタル層を覆うように形成されている、請求項３から９のいずれかに記載のＴＦＴ基板。
  11. 前記ゲート電極は、前記ソース電極および前記ドレイン電極の上に位置しており、
    前記ＴＦＴ基板は、前記ＴＦＴを覆う層間絶縁層と、前記層間絶縁層上に形成された第１上部導電層と、前記第１上部導電層上に形成された第２上部導電層とをさらに有し、
    前記少なくとも２つの無機層は、前記ゲート絶縁層、前記層間絶縁層、前記第１上部導電層および前記第２上部導電層のいずれかを含む、請求項１または２に記載のＴＦＴ基板。
  12. 前記ソースメタル層は、前記パッチ電極をさらに含む、請求項１１に記載のＴＦＴ基板。
  13. 前記誘電体基板の法線方向から見たとき、前記パッチ電極の前記下部ソースメタル層のエッジおよび前記パッチ電極の前記上部ソースメタル層のエッジは、前記第１上部導電層および前記第２上部導電層で覆われている、請求項１２に記載のＴＦＴ基板。
  14. 前記ゲート絶縁層および前記層間絶縁層には、前記パッチ電極に達する第１コンタクトホールが形成されており、
    前記第１上部導電層および／または前記第２上部導電層は、前記第１コンタクトホール内で露出された前記パッチ電極を覆う、請求項１２または１３に記載のＴＦＴ基板。
  15. 前記第１上部導電層および前記第２上部導電層は、それぞれ透明導電層を含む、請求項１１から１４のいずれかに記載のＴＦＴ基板。
  16. 前記第２上部導電層は、透明導電層を含む第１層と、前記第１層の下に形成され、Ｔｉ層、ＭｏＮｂ層、ＭｏＮｂＮｉ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される少なくとも１つの層から形成されている第２層とを含む、請求項１１から１５のいずれかに記載のＴＦＴ基板。
  17. 前記複数のアンテナ単位領域以外の領域に配置された端子部をさらに有し、
    前記端子部は、
    前記ソースメタル層に含まれる下部接続部と、
    前記ゲート絶縁層および前記層間絶縁層に形成された、前記下部接続部に達する第２コンタクトホールと、
    前記第１上部導電層および／または前記第２上部導電層に含まれ、前記第２コンタクトホール内で前記下部接続部と接続された上部接続部と
    を有する、請求項１１から１６のいずれかに記載のＴＦＴ基板。
  18. 請求項１から１７のいずれかに記載のＴＦＴ基板と、
    前記ＴＦＴ基板と対向するように配置されたスロット基板と、
    前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、
    前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板と
    を備え、
    前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、
    前記スロット電極は複数のスロットを有し、前記複数のスロットのそれぞれは、前記ＴＦＴ基板の前記複数のアンテナ単位領域のそれぞれにおける前記パッチ電極に対応して配置されている、走査アンテナ。
  19. 誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、
    前記ＴＦＴのソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、
    前記誘電体基板上に、前記ＴＦＴのゲート電極を形成する工程（ａ）と、
    前記ゲート電極上に、絶縁膜を介して前記ゲート電極と重なる前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト部とを形成する工程（ｂ）と、
    前記コンタクト部上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（ｃ）と、
    前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（ｄ）と、
    前記上部導電膜上に、レジスト層を形成する工程（ｅ）と、
    前記レジスト層をエッチングマスクとして前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程（ｆ）と、
    前記レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（ｇ）と、
    前記レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト部をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（ｈ）と、
    前記ＴＦＴを覆う層間絶縁層を形成する工程（ｉ）と、
    前記層間絶縁層上に導電膜を形成する工程（ｊ）と、
    前記導電膜をパターニングすることによって、前記層間絶縁層上に上部導電層を形成する工程（ｋ）と
    を包含し、
    前記工程（ｋ）は、前記上部導電層が、前記誘電体基板の法線方向から見たとき、少なくとも、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジのうちの前記ソースコンタクト部または前記ドレインコンタクト部と重なっていない部分を覆うように、前記上部導電層を形成する工程を包含する、ＴＦＴ基板の製造方法。
  20. 前記工程（ｋ）は、前記上部導電層が、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように、前記上部導電層を形成する工程を包含する、請求項１９に記載のＴＦＴ基板の製造方法。
  21. 前記工程（ｋ）は、前記上部導電層が、前記誘電体基板の法線方向から見たとき、前記複数のアンテナ単位領域の前記下部ソースメタル層および前記上部ソースメタル層を覆うように、前記上部導電層を形成する工程を包含する、請求項１９または２０に記載のＴＦＴ基板の製造方法。
  22. 誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、
    前記ＴＦＴのソース電極、前記ドレイン電極および前記パッチ電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、
    前記誘電体基板上に、前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト部とを形成する工程（Ａ）と、
    前記コンタクト部上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（Ｂ）と、
    前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（Ｃ）と、
    前記上部導電膜上に、レジスト層を形成する工程（Ｄ）と、
    前記レジスト層をエッチングマスクとして前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程（Ｅ）と、
    前記レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（Ｆ）と、
    前記レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト部をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（Ｇ）と、
    前記ソース電極および前記ドレイン電極の上に、ゲート絶縁膜を形成する工程（Ｈ）と、
    前記ゲート絶縁膜上に、前記ゲート絶縁膜を介して前記半導体層と重なる前記ＴＦＴのゲート電極を形成する工程（Ｉ）と、
    前記ゲート電極上に、前記ＴＦＴを覆う層間絶縁膜を形成する工程（Ｊ）と、
    前記ゲート絶縁膜および前記層間絶縁膜に前記パッチ電極に達するコンタクトホールを形成することによって、ゲート絶縁層および層間絶縁層を形成する工程（Ｋ）と、
    前記層間絶縁層上に第１上部導電膜を形成する工程（Ｌ）と、
    前記第１上部導電膜をパターニングすることによって、前記層間絶縁層上に第１上部導電層を形成する工程（Ｍ）と、
    前記第１上部導電層上に第２上部導電膜を形成する工程（Ｎ）と、
    前記第２上部導電膜をパターニングすることによって、前記第１上部導電層上に第２上部導電層を形成する工程（Ｏ）と
    を包含し、
    前記工程（Ｍ）は、前記第１上部導電層が、前記誘電体基板の法線方向から見たとき、前記パッチ電極の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように、前記第１上部導電層を形成する工程を包含し、
    前記工程（Ｏ）は、前記第２上部導電層が、前記誘電体基板の法線方向から見たとき、前記パッチ電極の前記下部ソースメタル層のエッジおよび前記上部ソースメタル層のエッジを覆うように、前記第２上部導電層を形成する工程を包含する、ＴＦＴ基板の製造方法。
  23. 前記工程（Ｍ）および前記工程（Ｏ）は、前記第１上部導電層および／または前記第２上部導電層が、前記コンタクトホール内で露出された前記パッチ電極を覆うように、前記第１上部導電層および前記第２上部導電層を形成する工程を包含する、請求項２２に記載のＴＦＴ基板の製造方法。
JP2018013951A 2018-01-30 2018-01-30 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 Pending JP2019134032A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018013951A JP2019134032A (ja) 2018-01-30 2018-01-30 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
CN201910081931.1A CN110098197B (zh) 2018-01-30 2019-01-28 Tft基板、具备tft基板的扫描天线、以及tft基板的制造方法
US16/259,803 US10819006B2 (en) 2018-01-30 2019-01-28 TFT substrate, scanned antenna having TFT substrate, and method for manufacturing TFT substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018013951A JP2019134032A (ja) 2018-01-30 2018-01-30 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法

Publications (1)

Publication Number Publication Date
JP2019134032A true JP2019134032A (ja) 2019-08-08

Family

ID=67392397

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018013951A Pending JP2019134032A (ja) 2018-01-30 2018-01-30 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法

Country Status (3)

Country Link
US (1) US10819006B2 (ja)
JP (1) JP2019134032A (ja)
CN (1) CN110098197B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018230448A1 (ja) * 2017-06-15 2018-12-20 シャープ株式会社 Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ
CN108808181B (zh) * 2018-07-20 2020-05-29 成都天马微电子有限公司 液晶移相器和天线
JP7284613B2 (ja) * 2019-03-29 2023-05-31 シャープ株式会社 アクティブマトリクス基板およびその製造方法
US20210351512A1 (en) * 2020-04-02 2021-11-11 Kymeta Corporation Routing and layout in an antenna
CN113871818B (zh) * 2020-06-30 2022-07-26 上海天马微电子有限公司 移相器及其制作方法、天线及其制作方法
CN113068314A (zh) * 2021-03-18 2021-07-02 江苏协和电子股份有限公司 一种液晶pcb线路板生产工艺

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217640A (ja) 2001-01-17 2002-08-02 Radial Antenna Kenkyusho:Kk 平面アンテナ及び導波管
KR100858295B1 (ko) 2002-02-26 2008-09-11 삼성전자주식회사 반사-투과형 액정표시장치 및 이의 제조 방법
JP2007295044A (ja) 2006-04-20 2007-11-08 Matsushita Electric Ind Co Ltd フェーズドアレイアンテナ
JP2007116573A (ja) 2005-10-24 2007-05-10 Toyota Central Res & Dev Lab Inc アレーアンテナ
US7466269B2 (en) 2006-05-24 2008-12-16 Wavebender, Inc. Variable dielectric constant-based antenna and array
CN101930134B (zh) 2009-06-19 2013-08-07 台均科技（深圳）有限公司 电磁感应式液晶面板及其制造方法和液晶显示器
JP6014041B2 (ja) 2010-10-15 2016-10-25 シーレイト リミテッド ライアビリティー カンパニーＳｅａｒｅｔｅ Ｌｌｃ 表面散乱アンテナ
KR101995082B1 (ko) 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434452B1 (ko) * 2012-07-18 2014-08-26 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법
US9385435B2 (en) 2013-03-15 2016-07-05 The Invention Science Fund I, Llc Surface scattering antenna improvements
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10431899B2 (en) 2014-02-19 2019-10-01 Kymeta Corporation Dynamic polarization and coupling control from a steerable, multi-layered cylindrically fed holographic antenna
ES2935284T3 (es) 2014-02-19 2023-03-03 Kymeta Corp Antena holográfica que se alimenta de forma cilíndrica orientable
US10263331B2 (en) 2014-10-06 2019-04-16 Kymeta Corporation Device, system and method to mitigate side lobes with an antenna array
US9893435B2 (en) 2015-02-11 2018-02-13 Kymeta Corporation Combined antenna apertures allowing simultaneous multiple antenna functionality
US9905921B2 (en) 2015-03-05 2018-02-27 Kymeta Corporation Antenna element placement for a cylindrical feed antenna
US9887455B2 (en) 2015-03-05 2018-02-06 Kymeta Corporation Aperture segmentation of a cylindrical feed antenna
US10170826B2 (en) 2015-10-09 2019-01-01 Sharp Kabushiki Kaisha TFT substrate, scanning antenna using same, and method for manufacturing TFT substrate

Also Published As

Publication number Publication date
CN110098197A (zh) 2019-08-06
US10819006B2 (en) 2020-10-27
US20190237849A1 (en) 2019-08-01
CN110098197B (zh) 2023-07-04

Similar Documents

Publication Publication Date Title
JP2019134032A (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
US10873128B2 (en) TFT substrate, scanned antenna having TFT substrate, and method for manufacturing TFT substrate
US11431106B2 (en) TFT substrate, method for manufacturing TFT substrate, and scanned antenna
US11387260B2 (en) TFT substrate, scanning antenna provided with TFT substrate, and manufacturing method of TFT substrate
US11239370B2 (en) TFT substrate and scanning antenna provided with TFT substrate
US11223142B2 (en) TFT substrate and scanning antenna provided with TFT substrate
US11217611B2 (en) Scanned antenna and method for manufacturing same
US11316248B2 (en) Scanned antenna and TFT substrate
US11088282B2 (en) TFT substrate, scanned antenna having TFT substrate, and method for manufacturing TFT substrate
JP6578334B2 (ja) Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ
JP2021016148A (ja) 走査アンテナおよび走査アンテナの製造方法
US11349209B2 (en) Scanning antenna and method for manufacturing scanning antenna
JP7027571B2 (ja) 走査アンテナおよび走査アンテナの製造方法
TW202030928A (zh) 掃描天線及掃描天線的製造方法